KR102647695B1 - 트랜지스터 표시판 및 그 제조 방법 - Google Patents

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Abstract

일 실시예에 따른 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계, 상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계, 연마 장치를 이용하여 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계, 상기 제1 절연막 및 상기 액티브층과 접촉하는 제2 절연막을 형성하는 단계를 포함하고, 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계는 상기 액티브층의 연마율을 감소시키는 제1 슬러리를 상기 제1 절연막의 표면에 도포하는 단계를 포함한다.

Description

트랜지스터 표시판 및 그 제조 방법{TRANSISTOR ARRAY PANEL AND MANUFACTUING METHOD THEREOF}
본 개시는 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
트랜지스터(transistor)의 액티브층(active layer)에 사용되는 비정질 실리콘(Amorphous Silicon)은 전하 운반체인 전자의 이동도가 낮다. 그러나, 다결정 실리콘(Polycrystal Silicon)으로 제조된 액티브층을 가지는 트랜지스터는 비정질 실리콘으로 제조된 트랜지스터에서는 기판 위에 구현하기 어려웠던 구동 회로를 기판 위에 구현할 수 있다.
이러한 다결정 실리콘 트랜지스터를 저온 조건에서 제조하는 방법으로는 고상 결정화법(Solid Phase Crystallization, SPC), 금속유도 결정화법(Metal Induced Crystallization, MIC), 금속유도측면 결정화법(Metal Induced Lateral Crystallization, MILC), 엑시머 레이저 열처리법(Excimer Laser Annealing, ELA) 등이 있다. 특히, 유기 발광 표시 장치(Organic Light Emitting Diode display, OLED) 또는 액정 표시 장치(Liquid Crystal Display, LCD)의 제조 공정에서는 높은 에너지를 갖는 레이저 빔을 이용하여 결정화하는 엑시머 레이저 열처리법(ELA)을 사용한다.
그러나, 엑시머 레이저 열처리법(ELA)으로 비정질 실리콘으로 제조된 액티브층을 결정화하는 경우, 액티브층의 그레인 바운더리(grain boundary)에 의도하지 않은 돌기가 발생한다. 이러한 돌기는 액티브층의 특성에 영향을 미치므로 원하는 특성의 트랜지스터를 제조하기 어렵게 된다.
일 실시예는 트랜지스터의 특성을 향상시킬 수 있는 트랜지스터 표시판 및 그 제조 방법에 관한 것이다.
본 발명의 일 실시예에 따른 트랜지스터 표시판의 제조 방법은 기판 위에 다결정 실리콘층을 형성하는 단계, 상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계, 상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계, 연마 장치를 이용하여 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계, 상기 제1 절연막 및 상기 액티브층과 접촉하는 제2 절연막을 형성하는 단계를 포함하고, 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계는 상기 액티브층의 연마율을 감소시키는 제1 슬러리를 상기 제1 절연막의 표면에 도포하는 단계를 포함한다.
상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계에서 상기 액티브층의 돌기를 제거하여 상기 액티브층을 평탄화할 수 있다.
상기 제1 슬러리는 연마재, 상기 액티브층의 연마율을 감소시키는 연마율 감소제를 포함할 수 있다.
상기 제1 슬러리는 상기 액티브층과 용이하게 결합하는 소수성 반응물을 더 포함할 수 있다.
상기 제1 슬러리를 상기 제1 절연막의 표면에 도포하는 단계 이후에 상기 액티브층과 용이하게 결합하는 소수성 반응물을 상기 제1 절연막의 표면에 도포하는 단계를 더 포함할 수 있다.
상기 연마 장치는 회전하며 대상물을 연마하는 연마부, 그리고 상기 연마부의 마찰력의 변화를 측정하여 상기 연마부의 회전 속도를 조절하는 연마 조절부를 포함하고, 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계는 상기 연마 조절부가 상기 연마부의 회전 속도를 감지하여 상기 연마부의 마찰력의 변화를 측정하는 단계, 상기 연마 조절부가 상기 마찰력의 변화 시점에서 상기 연마부의 회전을 정지시키는 단계를 더 포함할 수 있다.
상기 제2 절연막 위의 상기 액티브층과 중첩하는 위치에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행할 수 있다.
상기 액티브층의 높이는 상기 제1 절연막의 높이보다 높을 수 있다.
상기 연마 장치를 이용하여 상기 다결정 실리콘층의 돌기를 제거하여 상기 다결정 실리콘층을 평탄화하는 단계를 더 포함할 수 있다.
상기 다결정 실리콘층을 평탄화하는 단계는 상기 다결정 실리콘층을 연마하는 연마재를 포함하는 제2 슬러리를 상기 다결정 실리콘층의 표면에 도포하는 단계를 포함할 수 있다.
상기 제2 절연막 위의 상기 액티브층과 중첩하는 위치에 게이트 전극을 형성하는 단계를 더 포함하고, 상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행할 수 있다.
또한, 일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하며 다결정 실리콘층을 포함하는 액티브층, 상기 액티브층의 옆에 위치하는 제1 절연막, 상기 액티브층 및 제1 절연막과 접촉하는 제2 절연막, 상기 제2 절연막 위에 위치하며 상기 액티브층과 중첩하는 게이트 전극을 포함하고, 상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행하고, 상기 액티브층의 높이는 상기 제1 절연막의 높이보다 높다.
상기 제1 절연막과 상기 제2 절연막 사이에는 상기 제1 절연막과 상기 제2 절연막을 구분하는 경계부가 위치할 수 있다.
일 실시예에 따르면, 액티브층의 평탄화 공정과 게이트 절연막의 평탄화 공정을 동시에 진행함으로써, 제조 공정 수를 감소시켜 제조 비용을 절감할 수 있다.
또한, 액티브층의 돌기가 제거되므로 액티브층의 균일도를 향상시켜 전기적 전도도를 향상시킬 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
또한, 액티브층과 중첩하는 게이트 절연막의 단차를 제거함으로써, 액티브층과 게이트 전극 사이에 전계 이상 현상이 발생하는 것을 방지할 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
또한, 액티브층과 중첩하는 게이트 절연막의 단차를 제거함으로써, 게이트 절연막의 패터닝(patterning)을 용이하게 할 수 있다. 따라서, 고해상도의 트랜지스터 표시판을 용이하게 제조할 수 있다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타낸 단면도이다.
도 2는 도 1의 다음 단계를 나타낸 도면이다.
도 3은 도 2의 다음 단계를 나타낸 도면이다.
도 4는 도 3의 다음 단계를 나타낸 도면이다.
도 5는 도 4의 다음 단계를 나타낸 도면이다.
도 6은 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용되는 연마 장치의 개략적인 사시도이다.
도 7은 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용되는 연마 장치의 제1 슬러리의 구조를 개략적으로 설명한 도면이다.
도 8은 일 실시예에 따른 트랜지스터 표시판의 제1 절연막의 연마율에 따른 마찰력을 나타낸 도면이다.
도 9는 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용하는 연마 장치의 연마 시간에 따른 마찰력을 나타낸 도면이다.
도 10은 광학 측정기를 이용하여 연마부의 회전을 자동으로 정지시키는 방법에 대한 설명도이다.
도 11은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 12는 일 실시예에 따른 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 화소의 등가 회로도이다.
도 13은 도 12의 유기 발광 표시 장치의 화소의 배치도이다.
도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이다.
도 15는 다른 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타낸 단면도이다.
도 16은 도 15의 다음 단계를 나타낸 도면이다.
도 17은 도 16의 다음 단계를 나타낸 도면이다.
도 18은 도 17의 다음 단계를 나타낸 도면이다.
도 19는 도 18의 다음 단계를 나타낸 도면이다.
도 20은 다른 실시예에 따른 트랜지스터 표시판의 액티브층의 계면 전하 트랩 농도와 비교예의 액티브층의 계면 전하 트랩 농도를 나타낸 도면이다.
도 21은 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다.
또한, 명세서 전체에서 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 발명이 없는 한 다른 구성 요소를 더 포함할 수 있는 것을 의미한다. 또한, 명세서 전체에서 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 또는 "위에" 있다고 할 때, 이는 다른 부분의 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, "~ 상에" 또는 "~ 위에"라 함은 대상 부분의 위 또는 아래에 위치하는 것을 의미하며, 반드시 중력 방향을 기준으로 상측에 위치하는 것을 의미하지 않는다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
또한, 첨부 도면에서 도시된 갯수의 트랜지스터(transistor)와 커패시터(capacitor)에 한정되지 않으며, 표시 장치는 하나의 화소에 복수개의 트랜지스터와 하나 이상의 커패시터를 구비할 수 있으며, 별도의 배선이 더 형성되거나 기존의 배선이 생략되어 다양한 구조를 갖도록 형성할 수도 있다. 여기서, 화소는 화상을 표시하는 최소 단위를 말하며, 표시 장치는 복수개의 화소들을 통해 화상을 표시한다.
그러면 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 대하여 도 1 내지 도 5를 참고로 상세하게 설명한다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타낸 단면도이고, 도 2는 도 1의 다음 단계를 나타낸 도면이며, 도 3은 도 2의 다음 단계를 나타낸 도면이다. 도 4는 도 3의 다음 단계를 나타낸 도면이고, 도 5는 도 4의 다음 단계를 나타낸 도면이다.
도 1에 도시한 바와 같이, 기판(110) 위에 버퍼층(120) 및 다결정 실리콘층(130)을 차례로 형성한다.
다결정 실리콘층(130)은 비정질 실리콘층을 형성한 후 레이저 결정화 공정을 이용하여 결정화하여 형성한다. 비정질 실리콘층은 저압화학 증착법, 상압화학 증착법, 플라즈마 강화 화학 증착법(plasma enhanced chemical vapor deposition), 스퍼터링법, 진공증착법(vacuum evaporation) 등의 방법으로 형성할 수 있다.
이러한 다결정 실리콘층(130) 표면의 그레인 바운더리(grain boundary)(130a)에는 돌기(1)가 발생하게 된다. 즉, 레이저 빔에 의해 용융된 비정질 실리콘층이 그레인(grain)을 중심으로 다시 재결정화하면서 그레인 간의 경계부인 그레인 바운더리(130a)에 돌기(1)가 발생하게 된다.
다음으로, 도 2에 도시한 바와 같이, 다결정 실리콘층(130)을 사진 식각 공정 등의 방법으로 패터닝하여 제1 높이(h1)를 가지는 액티브층(131)을 형성하고, 액티브층(131) 및 버퍼층(120)을 덮는 제1 절연막(141)을 형성한다. 제1 절연막(141)은 제2 높이(h2)를 가진다.
제1 높이(h1)는 버퍼층(120)의 상부면(21)으로부터 액티브층(131)의 상부면(31)까지의 거리로 정의된다. 액티브층(131)의 상부면(21)에서 돌기(1)가 상부로 돌출된다. 제2 높이(h2)는 버퍼층(120)의 상부면(21)으로부터 제1 절연막(141)의 상부면(41)까지의 최단 거리로 정의된다. 제1 절연막(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다. 이 때, 제1 절연막(141) 중 액티브층(131)과 중첩하는 부분(141a)에서는 제1 높이(h1)에 대응하는 높이만큼 제1 절연막(141)의 상부면(41)의 높이가 높아지게 된다. 따라서, 제1 절연막(141) 중 액티브층(131)과 중첩하는 부분(141a)은 돌출부(141a)가 되므로, 제1 절연막의 상부면(41)은 단차를 가지게 된다.
다음으로, 도 3 및 도 4에 도시한 바와 같이, 화학적 기계적 연마(Chemical Mechanical Polishing) 공정을 진행하는 연마 장치(CMP)를 이용하여 평탄화 공정을 진행한다.
우선, 도 3에 도시한 바와 같이, 연마 장치(CMP)를 이용하여 제1 절연막(141)의 돌출부(141a)를 우선 제거하는 평탄화 공정을 진행한다. 그 후, 도 4에 도시한 바와 같이, 연마 장치(CMP)를 이용하여 제1 절연막(141)을 계속 연마하여 도 3에 도시된 액티브층(131)의 돌기(1)를 노출시키고, 평탄화 공정을 계속 진행하여 액티브층(131)의 돌기(1)를 제거한다. 이 때, 액티브층(131)과 접촉하는 제1 절연막(141)의 측벽 경계부(4)의 제3 높이(h3)가 액티브층(131)의 제1 높이(h1)보다 낮게 된다. 따라서, 액티브층(131)과 제1 절연막(141)의 측벽 경계부(4)는 단차를 가지게 된다.
그리고, 도 5에 도시한 바와 같이, 상부면(31)이 노출된 액티브층(131)과 평탄화된 제1 절연막(141)과 접촉하며 이들을 덮는 제2 절연막(142)을 형성한다.
그러면, 도 3, 도 4 및 도 6을 참고하여 연마 장치(CMP)의 구체적인 구조에 대해 상세히 설명한다. 도 6은 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용되는 연마 장치의 개략적인 사시도이다.
도 6에 도시한 바와 같이, 연마 장치(CMP)는 회전하며 대상물(P)을 연마하는 연마부(50), 그리고 연마부(50)의 마찰력의 변화를 측정하여 연마부(50)의 회전 속도를 조절하는 연마 조절부(60)를 포함한다. 연마부(50)는 서로 마주보는 제1 정반(20) 및 제2 정반(30)을 포함한다. 제2 정반(30) 위에 대상물(P)이 위치한다. 제1 정반(20)과 제2 정반(30)은 서로 회전하여 그 사이에 개재된 대상물(P)의 표면을 연마한다. 이 때, 노즐(40)을 이용하여 제1 슬러리(slurry)(51)를 대상물(P)의 표면에 공급한다. 제1 슬러리(51)는 대상물(P)의 연마를 용이하게 하기 위한 물질이다.
도 6의 대상물(P)은 도 3 및 도 4에서는 기판(110) 위에 적층된 제1 절연막(141)이 해당한다.
본 실시예에서는 제2 정반(30) 위에 위치하는 기판(110)이 부착되어 평탄화 공정을 진행하나, 반드시 이에 한정되는 것은 아니며, 제1 정반(20) 아래에 기판(110)이 부착되어 평탄화 공정을 진행하는 실시예도 가능하다.
도 7은 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용되는 연마 장치의 제1 슬러리의 구조를 개략적으로 설명한 도면이다.
도 7에 도시한 바와 같이, 제1 슬러리(51)는 연마재(52a), 액티브층(131)과 용이하게 결합하는 소수성 반응물(52b), 액티브층(131)의 연마율을 감소시키는 친수성의 연마율 감소제(52c)을 포함할 수 있다. 연마재(52a)는 실리카(SiO2) 또는 세리아(CeO2), 알루미나(Al2O3), 지르코니아(ZrO2), 산화 주석(SnO2), 산화 망간(MnO2) 등을 포함할 수 있다.
다시 도 3 내지 도 5와 함께 도 6을 참고하여, 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 대하여, 보다 상세히 설명한다.
도 3을 참고하면, 연마 장치(CMP)를 이용하여 제1 절연막(141)을 연마하여 제1 절연막(141)의 돌출부(141a)를 제거함으로써, 제1 절연막(141)의 상부면(41)을 평탄화시킨다.
다음으로, 도 4를 참고하면, 연마 장치(CMP)를 이용하여 제1 절연막(141)을 계속 연마하여 도 3에 도시된 액티브층(131)의 돌기(1)를 노출시킨다. 그리고, 평탄화 공정을 계속 진행하여 액티브층(131)의 돌기(1)를 제거한다. 이 때, 액티브층(131)과 연마 장치(CMP) 사이에 개재된 제1 슬러리(51)는 액티브층(131)과 용이하게 결합하는 소수성 반응물(52b)을 포함하므로, 소수성 반응물(52b)의 단부에 결합된 친수성의 연마율 감소제(52c)가 액티브층(131) 위에 위치하게 한다. 따라서, 연마 공정 진행 시 제1 절연막(141)의 연마율은 그대로 유지되나, 친수성의 연마율 감소제(52c)에 의해 액티브층(131)의 연마율은 감소하게 된다. 이 때, 연마장치(CMP)의 연마부(50)와 액티브층 및 제1 절연막(141) 간의 마찰력에 변화가 발생하므로, 연마 장치(CMP)의 연마부(50)의 회전 속도가 변하게 된다.
본 실시예에서는 제1 슬러리(51)가 소수성 반응물(52b)을 포함하고 있으나, 제1 슬러리(51)가 소수성 반응물(52b)을 포함하지 않는 실시예도 가능하다. 이 경우, 소수성 반응물(52b)을 포함하지 않는 제1 슬러리를 제1 절연막의 표면에 도포한 이후에 소수성 반응물을 제1 절연막의 표면에 별도로 도포할 수 있다. 이 경우, 제1 슬러리에 포함된 친수성의 연마율 감소제(52c)는 소수성 반응물과 반응하여 소수성 반응물의 단부에 친수성의 연마율 감소제(52c)가 결합하게 된다. 따라서, 연마 공정 진행 시 제1 절연막(141)의 연마율은 그대로 유지되나, 친수성의 연마율 감소제(52c)에 의해 액티브층(131)의 연마율은 감소하게 된다.
도 6에 도시한 연마 조절부(60)는 이러한 연마부(50)의 회전 속도의 변화를 감지하여 연마부(50)의 마찰력의 변화를 측정한다. 그리고, 연마 조절부(60)는 마찰력의 변화 시점에서 연마부(50)의 회전을 자동으로 정지시킨다. 따라서, 액티브층(131)은 돌기(1)만 제거되고, 더 이상 연마되지 않아 제1 높이(h1)를 유지하게 된다. 그러나, 제1 절연막(141)의 상부면(41)의 일부는 제거된다. 따라서, 제1 절연막(141)의 평탄화 공정이 완료된 후의 제1 절연막(141)의 제3 높이(h3, 도 4 및 도 5 참조)는 액티브층(131)의 제1 높이(h1)보다 낮아지게 된다. 제3 높이(h3)와 제1 높이(h1)간의 차이(t)는 10nm이하일 수 있다. 이 때, 돌출부(141a)가 제거된 제1 절연막(141)은 평탄화되어 단차를 가지지 않게 된다. 돌기(1)가 제거된 액티브층(131)의 거칠기 실효치(RMS roughness)는 1nm 내지 3nm일 수 있다. 액티브층(131) 표면의 거칠기 실효치가 1nm 보다 작게 구현하기 위해서는 보다 복잡하고 정밀한 장비가 필요하여 제조 비용이 증가하게 된다. 또한, 액티브층(131) 표면의 거칠기 실효치가 3nm 보다 큰 경우에는 액티브층(131)을 덮는 제1 절연막(141)에 요철이 발생할 수 있다.
도 8은 일 실시예에 따른 트랜지스터 표시판의 제1 절연막의 연마율에 따른 마찰력을 나타낸 도면이고, 도 9는 일 실시예에 따른 트랜지스터 표시판의 제조 방법에 사용하는 연마 장치의 연마 시간에 따른 마찰력을 나타낸 도면이다.
도 8에 도시한 바와 같이, 제1 절연막(141)의 연마율이 증가할수록 마찰력의 크기도 증가한다. 연마율이 낮은 경우에는 연마율의 차이가 어느 정도의 크기 이상이어야 마찰력의 변화를 검출 할 수 있다. 이러한 마찰력의 변화 시점을 검출하여 연마 장치를 자동으로 정지시키게 된다.
도 9에서, 그래프 1은 실제적인 마찰력 그래프이며, 그래프 2는 개략적인 마찰력 그래프이고, 그래프 3은 그래프 2의 미분 곡선 그래프이다. 또한, 도 9에서, 구간 1은 제1 절연막(141)의 단차 제거 전까지의 마찰력을 나타내며, 구간 2는 제1 절연막(141)의 단차 제거 후의 마찰력을 나타낸다. 도 9에 도시한 바와 같이, 제1 절연막(141)의 단차 제거 후의 마찰력은 제1 절연막(141)의 단차 제거 전의 마찰력보다 증가한다. 그래프 3을 통해 마찰력이 증가하는 변곡점을 찾아 마찰력의 변화 시점을 검출하여 연마 장치(CMP)의 연마부(50)의 회전을 자동으로 정지시킨다.
한편, 상기 도 6에 도시된 연마 조절부(60)는 연마부(50)의 회전 속도의 변화를 감지하여 연마부(50)의 회전을 자동으로 정지시키나, 광학 측정기를 이용하여 제1 절연막(141)의 변화를 감지하여 연마부(50)의 회전을 자동으로 정지시키는 방법도 가능하다.
도 10은 광학 측정기를 이용하여 연마부의 회전을 자동으로 정지시키는 방법에 대한 설명도이다.
도 10에 도시한 바와 같이, 연마 장치(CMP)와 이격되어 연마 장치(CMP)의 상부에 광학 측정기(70)가 위치한다. 광학 측정기(70)는 연마되는 대상물(P)의 표면에 레이저 빔(7)을 조사하고, 대상물(P)에서 반사된 레이저 빔(7)을 검출하여 대상물(P)의 표면의 변화를 감지한다. 즉, 광학 측정기(70)는 대상물(P)의 두께의 변화 또는 대상물(P) 표면의 조도 변화를 감지하여 연마부(50)의 회전을 자동으로 정지시킨다.
제1 정반(20)은 그 아래의 대상물(P)을 노출하는 관통홀(20a)를 가진다. 따라서, 광학 측정기(70)의 레이저 빔(7)은 대상물(P)의 표면에 조사되고, 반사되어 다시 광학 측정기(70)로 입사될 수 있다.
앞서 설명한 바와 같이, 도 5에 도시한 바와 같이, 상부면(31)이 노출된 액티브층(131)과 평탄화된 제1 절연막(141)을 덮는 제2 절연막(142)을 형성한다. 따라서, 제2 절연막(142)의 상부면(42)도 거의 단차를 가지지 않게 된다. 제1 절연막(141)의 상부면(41) 및 제2 절연막(142)의 상부면(42)은 기판(110)의 표면과 평행할 수 있다. 제1 절연막(141)과 제2 절연막(142) 사이에는 제1 절연막(141)과 제2 절연막(142)을 구분하는 경계부(2)가 형성된다. 제2 절연막(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다. 그러나, 제2 절연막(142)은 반드시 여기에 한정되는 것은 아니며, 다양한 무기 물질로 형성할 수 있다. 그리고, 제2 절연막(142) 위에 게이트 전극(155)을 형성한다. 제1 절연막(141)과 제2 절연막(142)은 함께 액티브층(131)과 게이트 전극(155) 사이에 위치하여 게이트 전극(155)을 절연시키므로 게이트 절연막(140)으로 기능한다.
이와 같이, 액티브층(131)의 평탄화 공정과 게이트 절연막(140)의 평탄화 공정을 동시에 진행함으로써, 제조 공정 수를 감소시켜 제조 비용을 절감할 수 있다.
또한, 게이트 전극(155)의 아래에 위치하는 게이트 절연막(140)이 거의 단차를 가지지 않도록 형성함으로써, 단차에 의한 트랜지스터의 특성 저하를 최소화할 수 있다.
또한, 액티브층(131)과 중첩하는 게이트 절연막(140)의 단차를 최소화함으로써, 게이트 절연막(140)의 패터닝(patterning)을 용이하게 할 수 있다. 따라서, 고해상도의 트랜지스터 표시판을 용이하게 제조할 수 있다.
도 11은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 11에 도시한 바와 같이, 게이트 절연막(140) 및 게이트 전극(155) 위에 층간 절연막(160)을 형성한다. 그리고, 층간 절연막(160) 위에 액티브층(131)과 연결되는 소스 전극(176) 및 드레인 전극(177)을 형성하여 게이트 전극(155), 액티브층(131), 소스 전극(176) 및 드레인 전극(177)을 포함하는 트랜지스터(TR)를 완성한다. 그리고, 층간 절연막(160), 소스 전극(176) 및 드레인 전극(177)을 덮는 보호막(180)을 형성한다. 그리고, 보호막(180) 위에 드레인 전극(177)과 연결되는 화소 전극(710)을 형성하여 트랜지스터 표시판을 완성한다.
이하, 상기 일 실시예에 따른 트랜지스터 표시판의 제조 방법을 이용하여 제조한 트랜지스터 표시판에 대해 도 11을 참조하여 상세히 설명한다.
도 11에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판은 기판(110) 위에 버퍼층(120)이 위치한다.
기판(110)은 유리, 석영, 세라믹 또는 플라스틱 등으로 이루어진 절연성의 플렉서블 기판일 수 있다.
버퍼층(120)은 산화 규소(SiOx), 질화 규소(SiNx), 산화 알루미늄(Al2O3), 산화 하프늄(HfO3), 산화 이트륨(Y2O3) 등의 무기 절연 물질을 포함할 수 있다. 버퍼층(120)은 단일막 또는 다중막일 수 있다. 예컨대, 버퍼층(120)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다. 버퍼층(120)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
버퍼층(120) 위에는 액티브층(131)이 위치한다. 액티브층(131)은 채널 영역과, 채널 영역의 양 옆으로 불순물이 도핑되어 형성된 소스 영역 및 드레인 영역을 포함한다. 여기서, 이러한 불순물은 트랜지스터의 종류에 따라 달라지며, n형 불순물 또는 p형 불순물이 가능하다.
액티브층(131)은 다결정 실리콘층을 포함할 수 있다. 액티브층(131)은 연마 공정을 거쳐 돌기가 제거되어 있을 수 있다. 액티브층(131)은 표면이 편평한 단면을 갖는 그레인(grain)을 가지며, 액티브층(131)의 표면은 거칠기 실효치(RMS roughness)가 1nm 내지 3nm일 수 있다. 액티브층(131) 표면의 거칠기 실효치가 1nm 보다 작게 구현하기 위해서는 보다 복잡하고 정밀한 장비가 필요하여 제조 비용이 증가하게 된다. 또한, 액티브층(131) 표면의 거칠기 실효치가 3nm 보다 큰 경우에는 액티브층(131)을 덮는 제1 절연막(141)에 요철이 발생할 수 있다. 이와 같이, 액티브층(131)의 돌기(1)의 높이가 최소화되므로, 액티브층(131)을 포함하는 트랜지스터의 특성을 향상시킬 수 있다.
액티브층(131) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 액티브층(131)의 제1 높이(h1)보다 낮은 제3 높이(h3)를 가지는 제1 절연막(141), 제1 절연막(141) 및 액티브층(131)과 접촉하며, 제4 높이(h4)를 가지는 제2 절연막(142)을 포함한다. 제1 절연막(141)과 제2 절연막(142)은 경계부(2)로 서로 구분된다. 액티브층(131)과 접촉하는 제1 절연막(141)의 측벽 경계부(4)의 제3 높이(h3)가 액티브층(131)의 제1 높이(h1)보다 낮게 된다. 제3 높이(h3)와 제1 높이(h1)간의 차이(t)는 10nm이하일 수 있다. 따라서, 제2 절연막(142)의 상부면(42)은 거의 단차를 가지지 않는다. 이와 같이, 게이트 절연막(140)이 거의 단차를 가지지 않으므로, 단차에 의한 트랜지스터의 특성 저하를 최소화할 수 있다. 제1 절연막(141)과 제2 절연막(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다.
게이트 절연막(140) 위에는 액티브층(131)과 중첩하는 게이트 전극(155)이 위치한다. 게이트 전극(155) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)은 게이트 절연막(140)과 마찬가지로 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다.
층간 절연막(160) 위에는 소스 전극(176), 소스 전극과 마주하는 드레인 전극(177)이 위치한다. 소스 전극 및 드레인 전극은 액티브층(131)과 연결된다. 이러한 게이트 전극, 액티브층(131), 소스 전극 및 드레인 전극은 스위칭 소자인 트랜지스터(TR)를 이룬다.
소스 전극(176) 및 드레인 전극(177) 위에는 보호막(180)이 위치한다. 보호막(180)은 폴리아크릴계 수지(polyacrylics resin), 폴리이미드계 수지(polyimides resin) 등의 유기물 또는 유기물과 무기물의 적층막 등을 포함할 수 있다.
보호막(180) 위에는 화소 전극(710)이 위치한다. 화소 전극(710)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 화소 전극(710)은 드레인 전극(177)과 전기적으로 연결된다.
이러한 트랜지스터 표시판은 유기 발광 표시 장치(Organic Light Emitting Diode display, OLED display) 뿐만 아니라 액정 표시 장치(Liquid Crystal Display, LCD)등의 표시 장치에 사용될 수 있다.
이하에서는 상기 트랜지스터 표시판을 포함하는 유기 발광 표시 장치에 대해 도 12 내지 도 14를 참조하여 상세히 설명한다.
도 12는 일 실시예에 따른 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 화소의 등가 회로도이다.
도 12에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판을 포함하는 유기 발광 표시 장치는 복수의 신호선(121, 171, 172)과 이들에 연결되어 있으며 대략 행렬(matrix)의 형태로 배열된 복수의 화소(PX)를 포함한다. 신호선(121, 171, 172)은 스캔 신호(Sn)를 전달하는 복수의 스캔선(121), 데이터 신호(Dm)를 전달하는 복수의 데이터선(171) 및 구동 전압(ELVDD)을 전달하는 복수의 구동 전압선(172)을 포함한다. 스캔선(121)은 대략 행 방향으로 뻗어 있으며 서로가 거의 평행하고 데이터선(171) 및 구동 전압선(172)은 대략 열 방향으로 뻗어 있으며 서로가 거의 평행하다. 각 화소(PX)는 스위칭 트랜지스터(switching transistor)(T1), 구동 트랜지스터(driving transistor)(T2), 스토리지 커패시터(storage capacitor)(Cst) 및 유기 발광 다이오드(organic light emitting diode, OLED)를 포함한다.
스위칭 트랜지스터(T1)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(121)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(T2)에 연결되어 있다. 스위칭 트랜지스터(T1)는 스캔선(121)에 인가되는 스캔 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(T2)에 전달한다.
구동 트랜지스터(T2) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(T1)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 유기 발광 다이오드(OLED)에 연결되어 있다. 구동 트랜지스터(T2)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 출력 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(T2)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(T1)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 유기 발광 다이오드(OLED)는 구동 트랜지스터(T2)의 출력 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
스위칭 트랜지스터(T1) 및 구동 트랜지스터(T2)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET) 또는 p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(T1, T2), 스토리지 커패시터(Cst) 및 유기 발광 다이오드(OLED)의 연결 관계는 바뀔 수 있다.
그러면 도 12에 도시한 유기 발광 표시 장치의 화소의 상세 구조에 대하여 도 13 및 도 14를 도 12와 함께 참고하여 상세하게 설명한다.
도 13은 도 12의 유기 발광 표시 장치의 화소의 배치도이고, 도 14는 도 13의 XIV-XIV선을 따라 잘라 도시한 단면도이다.
도 13 및 도 14에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판을 포함하는 유기 발광 표시 장치의 기판(110)에는 버퍼층(120)이 위치한다. 버퍼층(120) 위에는 서로 이격된 위치에 스위칭 액티브층(135a) 및 구동 액티브층(135b)이 위치한다. 스위칭 액티브층(135a) 및 구동 액티브층(135b)은 다결정 실리콘층을 포함할 수 있다.
스위칭 액티브층(135a) 및 구동 액티브층(135b)은 각각 채널 영역(1355)과 채널 영역(1355)의 양측에 각각 형성된 소스 영역(1356) 및 드레인 영역(1357)으로 구분된다. 스위칭 액티브층(135a) 및 구동 액티브층(135b)의 채널 영역(1355)은 불순물이 도핑되지 않은 다결정 실리콘, 즉 진성 반도체(intrinsic semiconductor)를 포함할 수 있으며, 스위칭 액티브층(135a) 및 구동 액티브층(135b)의 소스 영역(1356) 및 드레인 영역(1357)은 도전성 불순물이 도핑된 다결정 실리콘, 즉 불순물 반도체(impurity semiconductor)을 포함할 수 있다.
스위칭 액티브층(135a) 및 구동 액티브층(135b) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 스위칭 액티브층(135a) 및 구동 액티브층(135b)의 제1 높이(h1)보다 낮은 제3 높이(h3)를 가지는 제1 절연막(141), 제1 절연막(141), 스위칭 액티브층(135a) 및 구동 액티브층(135b)과 접촉하며, 제4 높이(h4)를 가지는 제2 절연막(142)을 포함한다. 제1 절연막(141)과 제2 절연막(142)은 경계부(2)로 서로 구분된다. 액티브층(131)과 접촉하는 제1 절연막(141)의 측벽 경계부(4)의 제3 높이(h3)가 액티브층(131)의 제1 높이(h1)보다 낮게 된다. 제3 높이(h3)와 제1 높이(h1)간의 차이(t)는 10nm이하일 수 있다. 따라서, 제2 절연막(142)의 상부면(42)은 거의 단차를 가지지 않는다. 이와 같이, 게이트 절연막(140)이 거의 단차를 가지지 않으므로, 단차에 의한 트랜지스터의 특성 저하를 최소화할 수 있다.
게이트 절연막(140) 위에는 스캔선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128)이 위치한다. 스캔선(121)은 가로 방향으로 길게 뻗어 스캔 신호(Sn)를 전달하며, 스캔선(121)으로부터 스위칭 액티브층(135a)으로 돌출한 스위칭 게이트 전극(125a)을 포함한다. 구동 게이트 전극(125b)은 제1 스토리지 축전판(128)으로부터 구동 액티브층(135b)으로 돌출된다. 스위칭 게이트 전극(125a) 및 구동 게이트 전극(125b)은 각각 채널 영역(1355)과 중첩한다.
스캔선(121), 구동 게이트 전극(125b) 및 제1 스토리지 축전판(128) 위에는 층간 절연막(160)이 위치한다. 층간 절연막(160)과 게이트 절연막(140)은 소스 영역(1356)과 드레인 영역(1357)을 각각 노출하는 소스 접촉 구멍(61)과 드레인 접촉 구멍(62)을 가지고, 제1 스토리지 축전판(128)의 일부를 노출하는 스토리지 접촉 구멍(63)을 가진다.
층간 절연막(160) 위에는 스위칭 소스 전극(176a)을 가지는 데이터선(171), 구동 소스 전극(176b) 및 제2 스토리지 축전판(178)을 가지는 구동 전압선(172), 제1 스토리지 축전판(128)과 연결되는 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)이 위치한다.
데이터선(171)은 데이터 신호(Dm)를 전달하며 스캔선(121)과 교차하는 방향으로 뻗어 있다. 구동 전압선(172)은 구동 전압(ELVDD)을 전달하며 데이터선(171)과 분리되어 같은 방향으로 뻗어 있다.
스위칭 소스 전극(176a)은 데이터선(171)으로부터 스위칭 액티브층(135a)을 향해서 돌출되어 있으며, 구동 소스 전극(176b)은 구동 전압선(172)으로부터 구동 액티브층(135b)을 향해서 돌출되어 있다. 스위칭 소스 전극(176a)과 구동 소스 전극(176b)은 각각 소스 접촉 구멍(61)을 통해서 소스 영역(1356)과 연결되어 있다. 스위칭 드레인 전극(177a)은 스위칭 소스 전극(176a)과 마주하고 구동 드레인 전극(177b)은 구동 소스 전극(176b)과 마주하며, 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b)은 각각 드레인 접촉 구멍(62)을 통해서 드레인 영역(1357)과 연결되어 있다.
스위칭 드레인 전극(177a)은 연장되어 층간 절연막(160)이 가지는 스토리지 접촉 구멍(63)을 통해서 제1 스토리지 축전판(128) 및 구동 게이트 전극(125b)과 전기적으로 연결된다.
제2 스토리지 축전판(178)은 구동 전압선(172)에서 돌출하여 제1 스토리지 축전판(128)과 중첩하고 있다. 따라서, 제1 스토리지 축전판(128)과 제2 스토리지 축전판(178)은 층간 절연막(160)을 유전체로 하여 스토리지 커패시터(Cst)를 이룬다.
스위칭 액티브층(135a), 스위칭 게이트 전극(125a), 스위칭 소스 전극(176a) 및 스위칭 드레인 전극(177a)은 스위칭 트랜지스터(T1)를 이루고, 구동 액티브층(135b), 구동 게이트 전극(125b), 구동 소스 전극(176b) 및 구동 드레인 전극(177b)은 구동 트랜지스터(T2)를 이룬다.
스위칭 소스 전극(176a), 구동 소스 전극(176b), 스위칭 드레인 전극(177a) 및 구동 드레인 전극(177b) 위에는 보호막(180)이 위치한다.
보호막(180) 위에는 화소 전극(710)이 위치한다. 화소 전극(710)은 층간 절연막(160)에 형성된 접촉 구멍(181)을 통해서 구동 트랜지스터(T2)의 구동 드레인 전극(177b)과 전기적으로 연결되어 유기 발광 다이오드(OLED)의 애노드 전극이 된다.
보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 화소 전극(710)과 중첩하는 개구부(351)를 가진다.
화소 정의막(350)의 개구부(351)에는 유기 발광층(720)이 위치한다. 유기 발광층(720)은 발광층, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 복수층을 포함할 수 있다. 유기 발광층(720)이 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
화소 정의막(350) 및 유기 발광층(720) 위에는 공통 전극(730)이 위치한다. 공통 전극(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(산화 아연) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속으로 만들어질 수 있다. 공통 전극(730)은 유기 발광 다이오드(OLED)의 캐소드 전극이 된다. 화소 전극(710), 유기 발광층(720) 및 공통 전극(730)은 유기 발광 다이오드(OLED)를 이룬다.
상기 도 13에 도시된 실시예는 2 트랜지스터 및 1 커패시터 구조를 도시하였으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 다양한 개수의 트랜지스터와 커패시터를 가지는 구조에도 적용 가능한다.
한편, 도 1 내지 도 5에 도시된 일 실시예에서는 액티브층의 평탄화 공정과 제1 게이트 절연막의 평탄화 공정을 동시에 진행하였으나, 액티브층의 평탄화 공정과 제1 게이트 절연막의 평탄화 공정을 각각 진행하는 다른 실시예도 가능하다.
이하에서, 도 15 내지 도 19를 참조하여, 다른 실시예에 따른 트랜지스터 표시판의 제조 방법에 대해 상세히 설명한다.
도 15는 다른 실시예에 따른 트랜지스터 표시판의 제조 방법의 일 단계를 나타낸 단면도이고, 도 16은 도 15의 다음 단계를 나타낸 도면이며, 도 17은 도 16의 다음 단계를 나타낸 도면이다. 그리고, 도 18은 도 17의 다음 단계를 나타낸 도면이며, 도 19는 도 18의 다음 단계를 나타낸 도면이다.
우선, 도 15에 도시한 바와 같이, 다른 실시예에 따른 트랜지스터 표시판의 제조 방법은 기판(110) 위에 버퍼층(120) 및 다결정 실리콘층(130)을 차례로 형성하고, 연마 장치(CMP)를 이용하여 다결정 실리콘층(130)의 평탄화 공정을 진행한다. 다결정 실리콘층(130)의 평탄화 공정은 다결정 실리콘층(130) 표면의 돌기(1, 도 1 참조)를 연마하는 공정이다. 이 때, 다결정 실리콘층(130)과 연마 장치(CMP) 사이에 개재된 제2 슬러리(52)는 기계적 연마를 위해 미세 입자가 균일하게 분산되어 있는 연마재, 연마되는 대상물과의 화학적 반응을 위한 산 또는 염기와 같은 반응물, 그리고 연마재와 반응물을 분산 및 혼합시키는 초순수를 포함할 수 있다. 연마재는 실리카(SiO2) 또는 세리아(CeO2), 알루미나(Al2O3), 지르코니아(ZrO2), 산화 주석(SnO2), 산화 망간(MnO2) 등을 포함할 수 있다.
이와 같이, 연마 장치(CMP)를 이용하여 다결정 실리콘층(130)에 발생한 돌기(1)를 제거함으로써, 다결정 실리콘층(130)의 균일도를 향상시켜 전기적 전도도를 향상시킬 수 있다.
다음으로, 도 16에 도시한 바와 같이, 다결정 실리콘층(130)을 사진 식각 공정 등의 방법으로 패터닝하여 액티브층(131)을 형성하고, 액티브층(131) 및 버퍼층(120)을 덮는 제1 절연막(141)을 형성한다.
액티브층(131)은 제1 높이(h1)를 가지고, 제1 절연막(141)은 제2 높이(h2)를 가진다. 제1 절연막(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다. 이 때, 제1 절연막(141) 중 액티브층(131)과 중첩하는 부분(141a)에서는 제1 높이(h1)에 대응하는 높이만큼 제1 절연막(141)의 상부면(41)의 높이가 높아지게 된다. 따라서, 제1 절연막(141) 중 액티브층(131)과 중첩하는 부분(141a)은 돌출부(141a)가 되므로, 제1 절연막(141)의 상부면(41)은 단차를 가지게 된다.
다음으로, 도 17에 도시한 바와 같이, 연마 장치(CMP)를 이용하여 제1 절연막(141)을 연마한다. 이 때, 제1 슬러리(51)가 제1 절연막(141)과 연마 장치(CMP) 사이에 개재되어 제1 절연막(141)의 평탄화 공정을 진행한다.
다음으로, 도 18에 도시한 바와 같이, 연마 장치(CMP)를 이용하여 평탄화 공정을 계속 진행하여 돌출부(141a)를 제거하고, 평탄화 공정을 계속 진행하여 액티브층(131)을 노출시킨다. 이 때, 제1 슬러리(51)는 액티브층(131)의 연마율을 감소시키는 친수성의 연마율 감소제(52c)을 포함하므로, 연마 장치(CMP)에 의한 액티브층(131)의 연마를 방해하게 된다.
다음으로, 도 19에 도시한 바와 같이, 상부면(31)이 노출된 액티브층(131)과 평탄화된 제1 절연막(141)을 덮는 제2 절연막(142)을 형성하고, 제2 절연막(142) 위에 게이트 전극(155)을 형성한다. 제1 절연막(141)과 액티브층(131)은 서로 단차를 가지지 않으므로, 제2 절연막(142)의 상부면(42)도 단차를 가지지 않게 된다. 제1 절연막(141)과 제2 절연막(142) 사이에는 제1 절연막(141)과 제2 절연막(142)을 구분하는 경계부(2)가 형성된다. 제2 절연막(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다. 그러나, 제2 절연막(142)은 반드시 여기에 한정되는 것은 아니며, 다양한 무기 물질로 형성할 수 있다. 제1 절연막(141)과 제2 절연막(142)은 함께 액티브층(131)과 게이트 전극(155) 사이에 위치하여 게이트 전극(155)을 절연시키므로 게이트 절연막(140)으로 기능한다.
이와 같이, 게이트 전극(155)의 아래에 위치하는 게이트 절연막(140)이 단차를 가지지 않도록 형성함으로써, 단차에 의한 트랜지스터의 특성 저하를 최소화할 수 있다.
또한, 액티브층(131)과 중첩하는 게이트 절연막(140)의 단차를 제거함으로써, 게이트 절연막(140)의 패터닝을 용이하게 할 수 있다. 따라서, 고해상도의 트랜지스터 표시판을 용이하게 제조할 수 있다.
도 20은 다른 실시예에 따른 트랜지스터 표시판의 액티브층의 계면 전하 트랩 농도와 비교예의 액티브층의 계면 전하 트랩 농도를 나타낸 도면이다.
도 20에서, A 선 및 C 선은 게이트 절연막의 상부면에 단차가 형성된 비교예의 그래프로서, 게이트 절연막 두께에 따른 액티브층(131)의 계면 전하 트랩 농도를 나타낸 그래프이다. A 선은 액티브층(131)의 상단부(31a)의 계면 전하 트랩 농도를 나타낸 그래프이고, C 선은 액티브층(131)의 하단부(31b)의 계면 전하 트랩 농도를 나타낸 그래프이다.
그리고, B 선 및 D 선은 게이트 절연막의 상부면에 단차가 형성되지 않은 일 실시예의 그래프로서, 게이트 절연막 두께에 따른 액티브층(131)의 계면 전하 트랩 농도를 나타낸 그래프이다. B 선은 액티브층(131)의 상단부(31a)의 계면 전하 트랩 농도를 나타낸 그래프이고, D 선은 액티브층(131)의 하단부(31b)의 계면 전하 트랩 농도를 나타낸 그래프이다.
도 20에 도시한 바와 같이, 게이트 절연막(140)의 상부면(42)에 단차가 형성되지 않은 일 실시예의 액티브층(131)의 계면 전하 트랩 농도는 게이트 절연막(140)의 상부면(42)에 단차가 형성된 비교예의 액티브층(131)의 계면 전하 트랩 농도보다 작음을 알 수 있다.
이와 같이, 액티브층(131)과 중첩하는 게이트 절연막(140)의 단차를 제거함으로써, 액티브층(131)의 계면 전하 트랩 농도를 작게 할 수 있으므로, 액티브층(131)과 게이트 전극(155) 사이에 전계 이상 현상이 발생하는 것을 방지할 수 있다. 따라서, 트랜지스터의 특성을 향상시킬 수 있다.
도 21은 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 21에 도시한 바와 같이, 게이트 절연막(140) 및 게이트 전극(155) 위에 층간 절연막(160)을 형성한다. 그리고, 층간 절연막(160) 위에 액티브층(131)과 연결되는 소스 전극(176) 및 드레인 전극(177)을 형성하여 게이트 전극(155), 액티브층(131), 소스 전극(176) 및 드레인 전극(177)을 포함하는 트랜지스터(TR)를 완성한다. 그리고, 층간 절연막(160), 소스 전극(176) 및 드레인 전극(177)을 덮는 보호막(180)을 형성한다. 그리고, 보호막(180) 위에 드레인 전극(177)과 연결되는 화소 전극(710)을 형성하여 트랜지스터 표시판을 완성한다.
이하, 상기 다른 실시예에 따른 트랜지스터 표시판의 제조 방법을 이용하여 제조한 트랜지스터 표시판에 대해 도 21을 참조하여 상세히 설명한다.
도 21에 도시된 다른 실시예는 도 11에 도시된 일 실시예와 비교하여 게이트 절연막의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 21에 도시한 바와 같이, 액티브층(131) 위에는 게이트 절연막(140)이 위치한다. 게이트 절연막(140)은 제1 절연막(141), 제1 절연막(141) 및 액티브층(131)과 접촉하는 제2 절연막(142)을 포함한다. 제1 절연막(141)과 제2 절연막(142)은 경계부(2)로 서로 구분된다. 따라서, 제1 절연막(141)과 제2 절연막(142) 사이의 경계부(2)과 제2 절연막(142)의 상부면(42)은 모두 단차를 가지지 않는다. 이와 같이, 게이트 전극(155)과 중첩하는 게이트 절연막(140)이 단차를 가지지 않으므로, 단차에 의한 트랜지스터의 특성 저하를 최소화할 수 있다. 제1 절연막(141)과 제2 절연막(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx)를 포함할 수 있다.
본 발명을 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 개념과 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
51: 제1 슬러리, 52: 제2 슬러리, 110: 기판, 120: 버퍼층, 130: 다결정 실리콘층, 131: 액티브층, 141: 제1 절연막, 142: 제2 절연막, 155: 게이트 전극

Claims (13)

  1. 기판 위에 버퍼층을 형성하는 단계,
    상기 버퍼층 위에 다결정 실리콘층을 형성하는 단계,
    상기 다결정 실리콘층을 패터닝하여 액티브층을 형성하는 단계,
    상기 기판 및 상기 액티브층을 덮는 제1 절연막을 형성하는 단계,
    연마 장치를 이용하여 상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계,
    상기 제1 절연막 및 상기 액티브층과 접촉하는 제2 절연막을 형성하는 단계, 그리고
    상기 제2 절연막 위에 게이트 전극을 형성하는 단계를 포함하고,
    상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계는 상기 액티브층의 연마율을 감소시키는 제1 슬러리를 상기 제1 절연막의 표면에 도포하는 단계를 포함하고,
    상기 액티브층의 높이는 상기 제1 절연막의 높이보다 높으며,
    상기 게이트 전극은 상기 제1 절연막과 중첩하지 않는 트랜지스터 표시판의 제조 방법.
  2. 제1항에서,
    상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계에서 상기 액티브층의 돌기를 제거하여 상기 액티브층을 평탄화하는 트랜지스터 표시판의 제조 방법.
  3. 제1항에서,
    상기 제1 슬러리는 연마재, 상기 액티브층의 연마율을 감소시키는 연마율 감소제를 포함하는 트랜지스터 표시판의 제조 방법.
  4. 제3항에서,
    상기 제1 슬러리는 상기 액티브층과 용이하게 결합하는 소수성 반응물을 더 포함하는 트랜지스터 표시판의 제조 방법.
  5. 제3항에서,
    상기 제1 슬러리를 상기 제1 절연막의 표면에 도포하는 단계 이후에 상기 액티브층과 용이하게 결합하는 소수성 반응물을 상기 제1 절연막의 표면에 도포하는 단계를 더 포함하는 트랜지스터 표시판의 제조 방법.
  6. 제1항에서,
    상기 연마 장치는
    회전하며 대상물을 연마하는 연마부, 그리고
    상기 연마부의 마찰력의 변화를 측정하여 상기 연마부의 회전 속도를 조절하는 연마 조절부
    를 포함하고,
    상기 제1 절연막을 평탄화하여 상기 액티브층을 노출하는 단계는
    상기 연마 조절부가 상기 연마부의 회전 속도를 감지하여 상기 연마부의 마찰력의 변화를 측정하는 단계,
    상기 연마 조절부가 상기 마찰력의 변화 시점에서 상기 연마부의 회전을 정지시키는 단계
    를 더 포함하는 트랜지스터 표시판의 제조 방법.
  7. 제1항에서,
    상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행한 트랜지스터 표시판의 제조 방법.
  8. 삭제
  9. 제1항에서,
    상기 연마 장치를 이용하여 상기 다결정 실리콘층의 돌기를 제거하여 상기 다결정 실리콘층을 평탄화하는 단계를 더 포함하는 트랜지스터 표시판의 제조 방법.
  10. 제9항에서,
    상기 다결정 실리콘층을 평탄화하는 단계는 상기 다결정 실리콘층을 연마하는 연마재를 포함하는 제2 슬러리를 상기 다결정 실리콘층의 표면에 도포하는 단계를 포함하는 트랜지스터 표시판의 제조 방법.
  11. 제9항에서,
    상기 제2 절연막 위의 상기 액티브층과 중첩하는 위치에 게이트 전극을 형성하는 단계를 더 포함하고,
    상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행한 트랜지스터 표시판의 제조 방법.
  12. 기판,
    상기 기판 위에 위치하는 버퍼층,
    상기 버퍼층 위에 위치하며 다결정 실리콘층을 포함하는 액티브층,
    상기 액티브층의 옆에 위치하는 제1 절연막,
    상기 액티브층 및 제1 절연막과 접촉하는 제2 절연막,
    상기 제2 절연막 위에 위치하며 상기 액티브층과 중첩하는 게이트 전극
    을 포함하고,
    상기 제1 절연막의 상부면 및 상기 제2 절연막의 상부면은 상기 기판의 표면과 평행하고,
    상기 액티브층의 높이는 상기 제1 절연막의 높이보다 높으며,
    상기 게이트 전극은 상기 제1 절연막과 중첩하지 않는 트랜지스터 표시판.
  13. 제12항에서,
    상기 제1 절연막과 상기 제2 절연막 사이에는 상기 제1 절연막과 상기 제2 절연막을 구분하는 경계부가 위치하는 트랜지스터 표시판.
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