KR102646517B1 - Power semiconductor device with multiple electric field relaxation structure - Google Patents

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정진영
고지아
류화정
이종헌
김동식
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Abstract

다중 전계 완화 구조를 갖는 전력 반도체 소자를 개시한다. 본 발명은 트렌치의 바닥영역에 드리프트층보다 낮은 농도를 갖는 n형 전계 완화 반도체층을 형성하고, 트렌치하부와 필드스톱층 사이에 전계 완화 보조 반도체층을 형성함으로써, 전력 반도체 소자가 역방향모드로 전환될 때, 콜렉터에 인가되는 전압이 증가함에 따라 드리프트층보다 전계 완화 반도체층의 공핍층이 더 빠르게 확장되어 트렌치 바닥영역의 전계 최대치를 감소시키고 전계 집중을 완화시킬 수 있고, 2개의 전계 피크를 발생하도록 구성하여 항복 전압을 증가시켜 역방향 항복모드시 증가되는 항복 전압에 대응하는 만큼 소자의 두께를 감소시켜 순방향 도통 손실을 감소시킬 수 있다.A power semiconductor device having a multiple electric field relaxation structure is disclosed. The present invention forms an n-type electric field relaxation semiconductor layer with a lower concentration than the drift layer in the bottom area of the trench, and forms an electric field relaxation auxiliary semiconductor layer between the bottom of the trench and the field stop layer, so that the power semiconductor device switches to the reverse mode. As the voltage applied to the collector increases, the depletion layer of the electric field relaxation semiconductor layer expands faster than the drift layer, reducing the maximum electric field in the bottom region of the trench, alleviating electric field concentration, and generating two electric field peaks. By configuring it to increase the breakdown voltage, the forward conduction loss can be reduced by reducing the thickness of the device by an amount corresponding to the increased breakdown voltage in the reverse breakdown mode.

Description

다중 전계 완화 구조를 갖는 전력 반도체 소자{POWER SEMICONDUCTOR DEVICE WITH MULTIPLE ELECTRIC FIELD RELAXATION STRUCTURE}Power semiconductor device with multiple electric field relaxation structure {POWER SEMICONDUCTOR DEVICE WITH MULTIPLE ELECTRIC FIELD RELAXATION STRUCTURE}

본 발명은 다중 전계 완화 구조를 갖는 전력 반도체 소자에 관한 발명으로서, 더욱 상세하게는 트렌치의 바닥영역에 드리프트층보다 낮은 농도를 갖는 n형 전계 완화 반도체층을 형성하고, 트렌치의 하부와 필드스톱층 사이에 전계 완화 보조 반도체층을 형성함으로써, 전력 반도체 소자가 역방향모드로 전환될 때, 콜렉터에 인가되는 전압이 증가함에 따라 드리프트층보다 전계 완화 반도체층의 공핍층이 더 빠르게 확장되어 트렌치 바닥영역의 전계 최대치를 감소시키고 전계 집중을 완화시킬 수 있으며, 2개의 전계 피크를 발생하도록 구성하여 항복 전압을 증가시켜 역방향 항복모드시 증가되는 항복 전압에 대응하는 만큼 소자의 두께를 감소시켜 순방향 도통 손실을 감소시킬 수 있는 다중 전계 완화 구조를 갖는 전력 반도체 소자에 관한 것이다.The present invention relates to a power semiconductor device having a multiple electric field relaxation structure. More specifically, an n-type electric field relaxation semiconductor layer having a lower concentration than the drift layer is formed in the bottom region of the trench, and the bottom of the trench and the field stop layer are formed. By forming an electric field relaxation auxiliary semiconductor layer in between, when the power semiconductor device is switched to the reverse mode, as the voltage applied to the collector increases, the depletion layer of the electric field relaxation semiconductor layer expands faster than the drift layer, thereby forming a gap in the bottom area of the trench. It can reduce the maximum electric field and alleviate electric field concentration, and configure it to generate two electric field peaks to increase the breakdown voltage, reducing the forward conduction loss by reducing the thickness of the device by an amount corresponding to the increased breakdown voltage in reverse breakdown mode. It relates to a power semiconductor device having a multiple electric field relaxation structure that can

일반적으로 절연 게이트 바이폴라 트랜지스터(IGBT), 전력용 금속 산화물 반도체 전계 효과 트랜지스터(전력용 MOSFET) 및 여러 형태의 사이리스터 등과 같이, 전력 전자분야에서 중요한 요소인 전력 반도체 장치는 높은 절연 전압, 낮은 도통 손실, 스위칭 속도, 낮은 스위칭 손실 등 다양한 산업분야의 요구에 충족할 수 있도록 개발되고 있다.In general, power semiconductor devices, which are important elements in the power electronics field, such as insulated gate bipolar transistors (IGBTs), power metal oxide semiconductor field effect transistors (power MOSFETs) and various types of thyristors, have high isolation voltage, low conduction loss, It is being developed to meet the needs of various industrial fields such as switching speed and low switching loss.

절연 게이트 바이폴라 트랜지스터는, 일반적으로, 제1 도전형의 이미터층과, 제2 도전형의 베이스층과, 제1 도전형의 드리프트층(베이스층)과, 제2 도전형의 콜렉터층과, 베이스층 및 드리프트층에 절연막을 통해 대향하여 형성되는 게이트 전극을 가진다. An insulated gate bipolar transistor generally includes an emitter layer of a first conductivity type, a base layer of a second conductivity type, a drift layer (base layer) of a first conductivity type, a collector layer of a second conductivity type, and a base layer. It has a gate electrode formed opposite to the layer and the drift layer through an insulating film.

소자의 턴온(turn-on)시에는 게이트 전극의 인가 전압을 통해, 베이스층에 채널을 형성하고, 콜렉터층으로부터 드리프트층으로 소수 캐리어(정공)를 주입하여 드리프트층에 전도도 변조를 발생시킴으로써, 저항값의 감소에 따른 전도시의 온 전압을 저감할 수 있다.When the device is turned on, a channel is formed in the base layer through the applied voltage of the gate electrode, and minority carriers (holes) are injected from the collector layer to the drift layer to generate conductivity modulation in the drift layer, thereby increasing the resistance. As the value decreases, the on-voltage during conduction can be reduced.

도1은 종래 기술에 따른 트렌치 구조를 갖는 전력 반도체 소자를 나타낸 예시도이다.Figure 1 is an exemplary diagram showing a power semiconductor device having a trench structure according to the prior art.

도1에 나타낸 바와 같이, 전력 반도체 소자(10)는 제1 반도체층(11, 드리프트층)과, 하부에 제1 반도체층(11)의 도핑 농도보다 높은 도핑 농도를 갖는 필드 스톱층(11a)과, 제1 반도체층(11) 상에 형성된 제2 반도체층(12)과, 제1 반도체층(11) 및 제2 반도체층(12) 사이에 제1 반도체층(11)보다 높은 불순물 농도를 갖도록 형성된 전하 축적층(13)과, 게이트 절연막(14')과 게이트 전극(14")을 구비하고, 제2 반도체층(12)을 관통하여 제1 반도체층(11)까지 연장하여 형성되며 서로 일정 거리 이격되어 평행하게 형성된 복수의 트렌치부(14, 14a, 14b)와, 트렌치부(14, 14a, 14b)에 인접되는 제2 반도체층(12) 내에 형성된 n형 이미터 영역(15')과 오믹 컨택 형성을 위해 p형 고농도 영역(15")으로 구성된 메사 영역(15)과, 제1 반도체층(11)의 하부에 형성된 콜렉터층(16)으로 구성될 수 있다.As shown in Figure 1, the power semiconductor device 10 includes a first semiconductor layer 11 (drift layer) and a field stop layer 11a at the bottom having a higher doping concentration than the doping concentration of the first semiconductor layer 11. and the second semiconductor layer 12 formed on the first semiconductor layer 11, and an impurity concentration higher than that of the first semiconductor layer 11 between the first semiconductor layer 11 and the second semiconductor layer 12. It is provided with a charge accumulation layer 13 formed to have a gate insulating film 14' and a gate electrode 14", and is formed to extend through the second semiconductor layer 12 to the first semiconductor layer 11. A plurality of trench portions 14, 14a, 14b formed in parallel and spaced apart at a predetermined distance, and an n-type emitter region 15' formed in the second semiconductor layer 12 adjacent to the trench portions 14, 14a, 14b. It may be composed of a mesa region 15 composed of a p-type high concentration region 15" to form an ohmic contact, and a collector layer 16 formed under the first semiconductor layer 11.

그러나 종래 기술에 따른 트렌치 구조를 갖는 전력 반도체 소자는 소자의 오프(off)시에 역방향모드(reverse blocking mode)가 되어 콜렉터층에 인가된 높은 전압에 의해 전계(Electric field)가 트렌치 게이트의 바닥부에 집중되는 현상이 발생한다.However, a power semiconductor device with a trench structure according to the prior art enters a reverse blocking mode when the device is turned off, and the electric field is generated at the bottom of the trench gate due to the high voltage applied to the collector layer. A phenomenon of concentration occurs.

도2(a)는 도1의 트렌치 구조를 갖는 전력 반도체 소자의 전계 분포를 나타낸 그래프이고, 도2(b)는 농도 분포를 나타낸 그래프이다.Figure 2(a) is a graph showing the electric field distribution of the power semiconductor device having the trench structure of Figure 1, and Figure 2(b) is a graph showing the concentration distribution.

도2(a) 및 도2(b)에서 알 수 있듯이, 스위칭 동작시 오프(Off) 상태가 되어 콜렉터에 전압이 인가되면, 저농도의 n형 반도체층인 드리프트층은 공핍이 발생하고, 트렌치부의 바닥 영역(A)에 전계 최대치가 발생되어 전계가 집중되고, 전력 반도체 소자의 바닥 영역(A')으로 갈수록 전계가 감소된다.As can be seen in Figures 2(a) and 2(b), when the switching operation is in the off state and a voltage is applied to the collector, depletion occurs in the drift layer, which is a low-concentration n-type semiconductor layer, and the trench portion A maximum electric field is generated in the bottom area (A) and the electric field is concentrated, and the electric field decreases toward the bottom area (A') of the power semiconductor device.

또한, 지속적으로 트렌치 게이트의 바닥부에 전계가 집중되면, 전계가 집중되는 영역의 게이트 절연막(gate oxide)이 열화되어 게이트 쇼트(gate short)가 발생되거나 게이트 누설 전류(gate leakage current)가 증가되어 전력 반도체 장치의 신뢰성이 저하되는 문제점이 있다.In addition, if the electric field is continuously concentrated at the bottom of the trench gate, the gate insulating film (gate oxide) in the area where the electric field is concentrated deteriorates, causing a gate short or increasing the gate leakage current. There is a problem that the reliability of power semiconductor devices is reduced.

이러한 문제를 해결하기 위해 트렌치 바닥영역에 제2 도전형 반도체 영역인 p형 쉴드 영역을 형성하여 트렌치 게이트 바닥부에 전계가 집중되는 것을 완화시키는 기술이 적용되었다.To solve this problem, a technology was applied to form a p-type shield region, a second conductive semiconductor region, at the bottom of the trench to alleviate the concentration of electric fields at the bottom of the trench gate.

도3은 종래 기술에 따른 트렌치 구조를 갖는 다른 전력 반도체 소자를 나타낸 예시도이다.Figure 3 is an exemplary diagram showing another power semiconductor device having a trench structure according to the prior art.

도3에 나타낸 바와 같이, 개선된 전력 반도체 소자(10a)는 도1의 전력 반도체 소자(10)의 구성에서 트랜치부(14, 14a, 14b)의 바닥부를 보호하기 위해 제2 도전형 반도체 영역인 p형 쉴드 영역(17)이 추가되었다.As shown in Figure 3, the improved power semiconductor device 10a has a second conductive semiconductor region to protect the bottom of the trench portions 14, 14a, and 14b in the configuration of the power semiconductor device 10 of Figure 1. A p-type shield area (17) was added.

도4(a)는 도3의 트렌치 구조를 갖는 전력 반도체 소자의 전계 분포를 나타낸 그래프이고, 도4(b)는 농도 분포를 나타낸 그래프이다.Figure 4(a) is a graph showing the electric field distribution of the power semiconductor device having the trench structure of Figure 3, and Figure 4(b) is a graph showing the concentration distribution.

이를 통해, 트렌치부의 바닥 영역(B)에 전계가 집중되는 것을 완화시키고, 전력 반도체 소자의 바닥 영역(B')으로 갈수록 전계가 감소될 수 있도록 하였지만, 제2 도전형 반도체 영역인 p형 쉴드 영역(17)의 최적화가 이루어지지 못하면 항복 전압이 낮아지고, 순방향 도통 손실이 열화 되는 문제점이 있다.Through this, the concentration of the electric field in the bottom area (B) of the trench part was alleviated and the electric field was reduced toward the bottom area (B') of the power semiconductor device, but the p-type shield area, which is the second conductivity type semiconductor area, was reduced. If optimization of (17) is not achieved, there is a problem in that the breakdown voltage is lowered and the forward conduction loss is deteriorated.

미국 등록특허공보 등록번호 US 7456487 B2(발명의 명칭: Semiconductor device)US Patent Registration No. US 7456487 B2 (Title of invention: Semiconductor device)

이러한 문제점을 해결하기 위하여, 본 발명은 트렌치의 바닥영역에 드리프트층보다 낮은 농도를 갖는 n형 전계 완화 반도체층을 형성하고, 트렌치의 하부와 필드스톱층 사이에 p형 전계 완화 보조 반도체층을 형성함으로써, 전력 반도체 소자가 역방향모드로 전환될 때, 콜렉터에 인가되는 전압이 증가함에 따라 드리프트층보다 n형 전계 완화 반도체층의 공핍층이 더 빠르게 확장되어 트렌치 바닥영역의 전계 최대치를 감소시키고 전계 집중을 완화시킬 수 있는 다중 전계 완화 구조를 갖는 전력 반도체 소자를 제공하는 것을 목적으로 한다.In order to solve this problem, the present invention forms an n-type electric field relaxation semiconductor layer with a lower concentration than the drift layer in the bottom area of the trench, and forms a p-type electric field relaxation auxiliary semiconductor layer between the bottom of the trench and the field stop layer. By doing so, when the power semiconductor device is switched to the reverse mode, as the voltage applied to the collector increases, the depletion layer of the n-type electric field relaxation semiconductor layer expands faster than the drift layer, reducing the maximum electric field in the bottom region of the trench and concentrating the electric field. The purpose is to provide a power semiconductor device having a multiple electric field relaxation structure that can alleviate.

또한, 본 발명은 드리프트층과 필드스톱층 사이에 저농도의 p형 반도체층을 형성함으로써, 역방향 항복모드시 공핍이 발생한 드리프트층에 두 개의 전계피크가 발생하여 하나의 전계 피크치를 갖는 종래 구조보다 소자의 항복전압이 증가되어, 증가되는 항복 전압에 대응하는 만큼 소자의 두께를 감소시켜 순방향 도통 손실을 감소시킬 수 있는 다중 전계 완화 구조를 갖는 전력 반도체 소자를 제공하는 것을 목적으로 한다.In addition, the present invention forms a low-concentration p-type semiconductor layer between the drift layer and the field stop layer, so that two electric field peaks are generated in the drift layer where depletion occurs in the reverse breakdown mode, resulting in a lower device than the conventional structure with one electric field peak value. The purpose is to provide a power semiconductor device having a multiple electric field relaxation structure that can reduce forward conduction loss by reducing the thickness of the device by an amount corresponding to the increased breakdown voltage.

상기한 목적을 달성하기 위하여 본 발명의 일 실시 예는 다중 전계 완화 구조를 갖는 전력 반도체 소자로서, 하부에 필드스톱층이 형성된 제1 반도체층; 상기 제1 반도체층 상에 형성된 제2 반도체층; 상기 제1 반도체층 및 제2 반도체층 사이에 제1 반도체층보다 높은 불순물 농도를 갖도록 형성된 전하 축적층; 게이트 전극을 구비하고, 상기 제2 반도체층과 전하 축적층을 관통하여 제1 반도체층까지 연장되어 형성되고, 서로 일정 거리 이격되어 평행하게 형성된 복수의 트렌치부; 상기 트렌치부와 접하도록 형성된 n형 이미터 영역과 상기 n형 이미터 영역 사이에 형성된 p형 고농도 영역을 구비한 액티브 메사 영역; 상기 제1 반도체층의 하부에 형성된 콜렉터층; 상기 트렌치부의 하부에 상기 제1 반도체층보다 낮은 불순물 농도를 갖도록 형성된 전계 완화 반도체층; 및 상기 트렌치부의 하부와 필드스톱층 사이에 형성된 저농도 p형 전계 완화 보조 반도체층;을 포함한다.In order to achieve the above object, an embodiment of the present invention is a power semiconductor device having a multiple electric field relaxation structure, comprising: a first semiconductor layer with a field stop layer formed below; a second semiconductor layer formed on the first semiconductor layer; a charge accumulation layer formed between the first semiconductor layer and the second semiconductor layer to have a higher impurity concentration than the first semiconductor layer; a plurality of trench portions having a gate electrode, extending through the second semiconductor layer and the charge storage layer to the first semiconductor layer, and formed in parallel and spaced apart from each other by a predetermined distance; an active mesa region having an n-type emitter region formed to contact the trench portion and a p-type high concentration region formed between the n-type emitter region; a collector layer formed below the first semiconductor layer; an electric field relaxation semiconductor layer formed under the trench portion to have a lower impurity concentration than the first semiconductor layer; and a low-concentration p-type electric field relaxation auxiliary semiconductor layer formed between the lower portion of the trench portion and the field stop layer.

또한, 상기 실시 예에 따른 전계 완화 반도체층은 각 트렌치부의 바닥 영역을 감싸도록 형성된 것을 특징으로 한다.Additionally, the electric field relaxation semiconductor layer according to the above embodiment is characterized in that it is formed to surround the bottom area of each trench portion.

또한, 상기 실시 예에 따른 전계 완화 반도체층의 두께(T1)는 10㎛ 내지 필드스톱층까지 형성되는 것을 특징으로 한다.In addition, the thickness T1 of the electric field relaxation semiconductor layer according to the above embodiment is characterized in that it is formed from 10㎛ to the field stop layer.

또한, 상기 실시 예에 따른 전계 완화 반도체층은 임의의 트렌치부와 인접한 하나 이상의 트렌치부 바닥 영역을 동시에 감싸도록 형성된 것을 특징으로 한다.In addition, the electric field relaxation semiconductor layer according to the above embodiment is characterized in that it is formed to simultaneously surround any trench portion and one or more adjacent trench portion bottom regions.

또한, 상기 실시 예에 따른 전계 완화 구조를 갖는 전력 반도체 소자는 상기 게이트 전극이 이미터 전극에 연결된 하나 이상의 더미 트렌치부;를 더 포함하는 것을 특징으로 한다.In addition, the power semiconductor device having an electric field relaxation structure according to the embodiment further includes one or more dummy trench portions in which the gate electrode is connected to the emitter electrode.

또한, 상기 실시 예에 따른 더미 트렌치부는 바닥 영역에 상기 전계 완화 반도체층이 미설치된 것을 특징으로 한다.In addition, the dummy trench part according to the above embodiment is characterized in that the electric field relaxation semiconductor layer is not installed in the bottom area.

또한, 상기 실시 예에 따른 더미 트렌치부는 하나 이상의 더미 트렌치부가 연속으로 인접하여 설치된 것을 특징으로 한다.In addition, the dummy trench part according to the above embodiment is characterized in that one or more dummy trench parts are installed adjacent to each other in succession.

본 발명은 트렌치의 바닥영역에 드리프트층보다 낮은 농도를 갖는 n형 전계 완화 반도체층을 형성하고, 트렌치하부와 필드스톱층 사이에 전계 완화 보조 반도체층을 형성함으로써, 전력 반도체 소자가 역방향모드로 전환될 때, 콜렉터에 인가되는 전압이 증가함에 따라 드리프트층보다 n형 전계 완화 반도체층의 공핍층이 더 빠르게 확장되어 트렌치 바닥영역의 전계 최대치를 감소시키고 전계 집중을 완화시킬 수 있는 장점이 있다.The present invention forms an n-type electric field relaxation semiconductor layer with a lower concentration than the drift layer in the bottom area of the trench, and forms an electric field relaxation auxiliary semiconductor layer between the bottom of the trench and the field stop layer, so that the power semiconductor device switches to the reverse mode. As the voltage applied to the collector increases, the depletion layer of the n-type electric field relaxation semiconductor layer expands faster than the drift layer, which has the advantage of reducing the maximum electric field in the bottom region of the trench and alleviating electric field concentration.

또한, 본 발명은 역방향 항복모드에서 트렌치 바닥영역에 첫 번째 전계 피크가 발생되도록 하고, p형 전계 완화 보조 반도체층 하부와 필드스톱층 상부의 드리프트층과의 접합에서 두 번째 전계 피크가 발생되도록 하여 역방향 항복모드시 공핍층의 전계 최대치 집중 강도를 감소시킴으로써, 소자의 항복전압을 증가시킬 수 있는 장점이 있다.In addition, the present invention causes the first electric field peak to be generated in the bottom area of the trench in the reverse breakdown mode, and the second electric field peak to be generated at the junction between the lower part of the p-type electric field relaxation auxiliary semiconductor layer and the drift layer above the field stop layer. There is an advantage in that the breakdown voltage of the device can be increased by reducing the maximum concentration intensity of the electric field in the depletion layer during the reverse breakdown mode.

또한, 본 발명은 증가되는 항복 전압에 대응하는 만큼 소자의 두께를 감소시켜 순방향 도통 손실을 감소시킬 수 있는 장점이 있다.Additionally, the present invention has the advantage of being able to reduce forward conduction loss by reducing the thickness of the device to an extent corresponding to the increased breakdown voltage.

도1은 종래 기술에 따른 트렌치 구조를 갖는 전력 반도체 소자를 나타낸 예시도.
도2는 도1의 트렌치 구조를 갖는 전력 반도체 소자의 전계 분포와 농도 분포를 나타낸 그래프.
도3은 종래 기술에 따른 트렌치 구조를 갖는 다른 전력 반도체 소자를 나타낸 예시도.
도4는 도3의 트렌치 구조를 갖는 전력 반도체 소자의 전계 분포와 농도 분포를 나타낸 그래프.
도5는 본 발명의 일 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도.
도6은 도5의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 전계 분포와 농도 분포를 나타낸 그래프.
도7은 도5의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 전계 완화 반도체층의 두께에 따른 전계 변화를 시뮬레이션하여 나타낸 그래프.
도8은 도5의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 전계 완화 반도체층의 두께에 따른 항복 전압의 변화를 시뮬레이션하여 나타낸 그래프.
도9는 도5의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 변형된 실시 예를 나타낸 예시도.
도10은 본 발명의 다른 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도.
도11은 도10의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 변형된 실시 예를 나타낸 예시도.
도12는 본 발명의 또 다른 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도.
도13은 도12의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 변형된 실시 예를 나타낸 예시도.Figure 1 is an exemplary diagram showing a power semiconductor device having a trench structure according to the prior art.
Figure 2 is a graph showing the electric field distribution and concentration distribution of the power semiconductor device having the trench structure of Figure 1.
Figure 3 is an example diagram showing another power semiconductor device having a trench structure according to the prior art.
Figure 4 is a graph showing the electric field distribution and concentration distribution of the power semiconductor device having the trench structure of Figure 3.
Figure 5 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to an embodiment of the present invention.
Figure 6 is a graph showing the electric field distribution and concentration distribution of a power semiconductor device having a multiple electric field relaxation structure according to the embodiment of Figure 5.
Figure 7 is a graph illustrating a simulated electric field change according to the thickness of the electric field relaxation semiconductor layer of a power semiconductor device having a multiple electric field relaxation structure according to the embodiment of Figure 5.
Figure 8 is a graph simulating the change in breakdown voltage according to the thickness of the electric field relaxation semiconductor layer of the power semiconductor device having a multiple electric field relaxation structure according to the embodiment of Figure 5.
Figure 9 is an exemplary diagram showing a modified example of a power semiconductor device having a multiple electric field relaxation structure according to the example of Figure 5.
Figure 10 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to another embodiment of the present invention.
Figure 11 is an exemplary diagram showing a modified example of a power semiconductor device having a multiple electric field relaxation structure according to the example of Figure 10.
Figure 12 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to another embodiment of the present invention.
Figure 13 is an exemplary diagram showing a modified example of a power semiconductor device having a multiple electric field relaxation structure according to the example of Figure 12.

이하에서는 본 발명의 바람직한 실시 예 및 첨부하는 도면을 참조하여 본 발명을 상세히 설명하되, 도면의 동일한 참조부호는 동일한 구성요소를 지칭함을 전제하여 설명하기로 한다.Hereinafter, the present invention will be described in detail with reference to preferred embodiments of the present invention and the accompanying drawings, assuming that the same reference numerals in the drawings refer to the same components.

본 발명의 실시를 위한 구체적인 내용을 설명하기에 앞서, 본 발명의 기술적 요지와 직접적 관련이 없는 구성에 대해서는 본 발명의 기술적 요지를 흩뜨리지 않는 범위 내에서 생략하였음에 유의하여야 할 것이다. Before describing specific details for implementing the present invention, it should be noted that configurations that are not directly related to the technical gist of the present invention have been omitted to the extent that they do not distract from the technical gist of the present invention.

또한, 본 명세서 및 청구범위에 사용된 용어 또는 단어는 발명자가 자신의 발명을 최선의 방법으로 설명하기 위해 적절한 용어의 개념을 정의할 수 있다는 원칙에 입각하여 발명의 기술적 사상에 부합하는 의미와 개념으로 해석되어야 할 것이다.In addition, the terms or words used in this specification and claims have meanings and concepts that are consistent with the technical idea of the invention, based on the principle that the inventor can define the concept of appropriate terms in order to explain his or her invention in the best way. It should be interpreted as

본 명세서에서 어떤 부분이 어떤 구성요소를 "포함"한다는 표현은 다른 구성요소를 배제하는 것이 아니라 다른 구성요소를 더 포함할 수 있다는 것을 의미한다.In this specification, the expression that a part “includes” a certain element does not mean excluding other elements, but means that it may further include other elements.

또한, "‥부", "‥기", "‥모듈" 등의 용어는 적어도 하나의 기능이나 동작을 처리하는 단위를 의미하며, 이는 하드웨어나 소프트웨어, 또는 그 둘의 결합으로 구분될 수 있다.In addition, terms such as "‥unit", "‥unit", and "‥module" refer to a unit that processes at least one function or operation, which may be divided into hardware, software, or a combination of the two.

또한, "적어도 하나의" 라는 용어는 단수 및 복수를 포함하는 용어로 정의되고, 적어도 하나의 라는 용어가 존재하지 않더라도 각 구성요소가 단수 또는 복수로 존재할 수 있고, 단수 또는 복수를 의미할 수 있음은 자명하다 할 것이다. In addition, the term "at least one" is defined as a term including singular and plural, and even if the term "at least one" does not exist, each component may exist in singular or plural, and may mean singular or plural. This can be said to be self-evident.

이하, 첨부된 도면을 참조하여 본 발명의 일 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 바람직한 실시예를 상세하게 설명한다.Hereinafter, a preferred embodiment of a power semiconductor device having a multiple electric field relaxation structure according to an embodiment of the present invention will be described in detail with reference to the attached drawings.

(제1 실시 예)(First Example)

도5는 본 발명의 일 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도이고, 도6은 도5의 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자의 전계 분포와 농도 분포를 나타낸 그래프이다.Figure 5 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to an embodiment of the present invention, and Figure 6 is an electric field distribution and concentration of a power semiconductor device having a multiple electric field relaxation structure according to the embodiment of Figure 5. This is a graph showing the distribution.

도5 및 도6에 나타낸 바와 같이, 본 발명의 제1 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 실리콘 기판으로 구성될 수 있고, 표면에는 게이트 배선과 이미터 전극이 형성될 수 있다.As shown in Figures 5 and 6, the power semiconductor device 100 having a multiple electric field relaxation structure according to the first embodiment of the present invention may be composed of a silicon substrate, and a gate wire and an emitter electrode are formed on the surface. It can be.

다중 전계 완화 구조를 갖는 전력 반도체 소자는(100)는 제1 도전형으로 n형 불순물을 저농도로 도핑한 제1 반도체층(110)이 형성된 기판일 수 있고, n형 불순물의 도핑 농도는 예를 들어, 1013∼1016/cm3 정도일 수 있다.The power semiconductor device 100 having a multiple electric field relaxation structure may be a substrate on which a first semiconductor layer 110 doped with a low concentration of n-type impurity of a first conductivity type is formed, and the doping concentration of the n-type impurity is, for example, For example, it may be about 10 13 to 10 16 /cm 3 .

제1 반도체층(110)은 n형 불순물의 도핑 농도를 고려하면, n-형의 드리프트층이라 할 수 있다.Considering the doping concentration of n-type impurities, the first semiconductor layer 110 can be said to be an n - type drift layer.

또한, 제1 반도체층(110)은 n형 드리프층의 하부에 필드스톱층(field stop layer, 111)과 p형 콜렉터층(collector layer, 160)이 순차적으로 형성될 수 있고, 콜렉터층(160)의 하부에는 콜렉터 전극이 형성될 수 있다.In addition, the first semiconductor layer 110 may have a field stop layer 111 and a p-type collector layer 160 sequentially formed under the n-type drift layer, and the collector layer 160 ) A collector electrode may be formed in the lower part.

필드스톱층(111)은 n형 불순물이 도핑된 층일 수 있고, 도핑된 n형 불순물의 농도는 제1 반도체층(110)의 n형 불순물 농도보다 높을 수 있으며, 불순물의 농도는 1014∼1018/cm3 정도일 수 있다.The field stop layer 111 may be a layer doped with an n-type impurity, and the concentration of the doped n-type impurity may be higher than the n-type impurity concentration of the first semiconductor layer 110, and the concentration of the impurity is 10 14 to 10. It may be around 18 /cm 3 .

즉, 제1 반도체층(110)은 드리프트층으로서, 저농도의 n형 반도체층이고, 오프 상태에서는 콜렉터-이미터간 전압의 대부분이 제1 반도체층(110)으로 인가되므로, 필드스톱층(111)은 역방향 전압이 인가될 때 공핍층의 확장을 저지하게 된다.That is, the first semiconductor layer 110 is a drift layer and is a low-concentration n-type semiconductor layer, and in the off state, most of the voltage between the collector and emitter is applied to the first semiconductor layer 110, so the field stop layer 111 prevents the expansion of the depletion layer when a reverse voltage is applied.

이를 통해, 필드스톱층(111)은 비교적 짧은 길이의 드리프트 영역만으로도 높은 항복 전압을 얻을 수 있어 순방향 동작 특성이 개선될 수 있도록 한다.Through this, the field stop layer 111 can obtain a high breakdown voltage even with a relatively short drift area, thereby improving forward operating characteristics.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 제1 반도체층(110)의 상부에 제2 반도체층(120)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure may have a second semiconductor layer 120 formed on top of the first semiconductor layer 110.

제2 반도체층(120)은 p형 불순물이 도핑된 영역일 수 있고, p형 불순물의 도핑 농도는 1015∼1019/cm3 정도일 수 있으며, p형 불순물의 도핑 농도를 고려하면, p0 일 수 있다.The second semiconductor layer 120 may be a region doped with a p-type impurity, and the doping concentration of the p-type impurity may be about 10 15 to 10 19 /cm 3 . Considering the doping concentration of the p-type impurity, p 0 It can be.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 제1 반도체층(110)과 제2 반도체층(120) 사이에 전하를 축적하기 위해 제1 반도체층(110)의 불순물 농도보다 높은 n형 불순물이 도핑된 전하 축적층(Carrier Storage, 130)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure has a n higher than the impurity concentration of the first semiconductor layer 110 to accumulate charges between the first semiconductor layer 110 and the second semiconductor layer 120. A charge accumulation layer (Carrier Storage, 130) doped with type impurities may be formed.

전하 축적층(130)은 제1 반도체층(110)과 제2 반도체층(120) 사이에 설치되어 소자의 온(ON) 상태에서 정공이 제2 반도체층(120)을 통과하여 이미터 전극으로 흐르는 것을 방해함으로써, 전하 축적층(130) 바로 아래 영역의 제1 반도체층(110)의 캐리어 농도가 증가되어 온 전압을 낮출 수 있다.The charge storage layer 130 is installed between the first semiconductor layer 110 and the second semiconductor layer 120, so that holes pass through the second semiconductor layer 120 to the emitter electrode when the device is turned on. By preventing the flow, the carrier concentration of the first semiconductor layer 110 in the area immediately below the charge storage layer 130 increases, thereby lowering the on-voltage.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 제2 반도체층(120)과 전하 축적층(130)을 관통하여 제1 반도체층(110)까지 연장되어 복수의 트렌치부(140, 140a, 140b)가 형성될 수 있다. In addition, the power semiconductor device 100 having a multiple electric field relaxation structure extends through the second semiconductor layer 120 and the charge accumulation layer 130 to the first semiconductor layer 110 to form a plurality of trench portions 140 and 140a. , 140b) can be formed.

본 실시 예에서는 설명의 편의를 위해 3개의 트렌치부(140, 140a, 140b)를 실시 예로 설명하지만, 이에 한정되는 것은 아니고, 필요에 따라 변경하여 구성될 수 있다.In this embodiment, three trench portions 140, 140a, and 140b are described as an example for convenience of explanation, but the configuration is not limited thereto and may be modified as needed.

각 트렌치부(140, 140a, 140b)는 서로 일정 거리 이격되어 평행하게 스트라이프(stripe) 형태로 형성될 수 있다.Each of the trench portions 140, 140a, and 140b may be formed in parallel stripes at a certain distance from each other.

개별 트렌치부(140, 140a, 140b)는 각각 내벽에 게이트 절연막(141)이 형성될 수 있다.A gate insulating film 141 may be formed on the inner walls of each of the individual trench portions 140, 140a, and 140b.

또한, 개별 트렌치부(140, 140a, 140b)는 게이트 절연막(141)에 의해 매립되어 제2 반도체층(120)과 액티브 메사 영역(150, 150a, 150b)으로부터 절연된 게이트 전극(142)이 형성될 수 있다.In addition, the individual trench portions 140, 140a, and 140b are filled with the gate insulating film 141 to form a gate electrode 142 insulated from the second semiconductor layer 120 and the active mesa region 150, 150a, and 150b. It can be.

또한, 게이트 전극(142)은 이미터 전극과 전기적으로 분리될 수 있도록 절연막(미도시)이 형성될 수 있다.Additionally, an insulating film (not shown) may be formed on the gate electrode 142 to electrically separate it from the emitter electrode.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 개별 트렌치부(140, 140a, 140b)양측에 접하는 n형 이미터 영역(151)과 n형 이미터 영역(151) 사이에 p형 고농도 영역(152)을 구비한 액티브 메사 영역(150, 150a, 150b)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure has a high concentration of p-type between the n-type emitter region 151 and the n-type emitter region 151 in contact with both sides of the individual trench portions 140, 140a, and 140b. Active mesa regions 150, 150a, and 150b including the region 152 may be formed.

액티브 메사 영역(150, 150a, 150b)의 상부에는 이미터 전극이 설치될 수 있다.Emitter electrodes may be installed on top of the active mesa regions 150, 150a, and 150b.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 제1 반도체층(110)의 하부에 콜렉터층(160)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure may have a collector layer 160 formed under the first semiconductor layer 110.

콜렉터층(160)은 p형 불순물이 도핑되고, 도핑된 p형 불순물의 농도는 1017∼1021/cm3 정도일 수 있어서, p+층이 될 수 있으며, 콜렉터 전극이 형성될 수 있다.The collector layer 160 is doped with a p-type impurity, and the concentration of the doped p-type impurity may be about 10 17 to 10 21 /cm 3 , thereby forming a p + layer and forming a collector electrode.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 트렌치부(140, 140a, 140b)의 하부에 제1 반도체층(110)의 도핑 농도보다 상대적으로 낮은 n형 불순물 농도를 갖도록 전계 완화 반도체층(170)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure is an electric field relaxation semiconductor to have an n-type impurity concentration relatively lower than the doping concentration of the first semiconductor layer 110 in the lower portion of the trench portions 140, 140a, and 140b. Layer 170 may be formed.

전계 완화 반도체층(170)인 'N2'의 도핑 농도를 제1 반도체층(110)인 'N1'의 도핑 농도보다 낮게 형성하면, 공핍 영역의 확장이 빨라지게 되어 트렌치부(140, 140a, 140b)의 하부 전계 최대치가 낮아지게 된다.If the doping concentration of 'N2', which is the electric field relaxation semiconductor layer 170, is formed lower than that of 'N1', which is the first semiconductor layer 110, the expansion of the depletion region is accelerated and the trench portions 140, 140a, 140b ), the lower electric field maximum value is lowered.

전계의 최대치가 낮아짐에 따라 트렌치부(140, 140a, 140b)의 바닥 영역이 부담하는 전계 값이 작아지게 되어 소자의 동작 신뢰성이 개선될 수 있다.As the maximum value of the electric field decreases, the electric field value borne by the bottom area of the trench portions 140, 140a, and 140b decreases, thereby improving the operational reliability of the device.

전계 완화 반도체층(170)은 개별 트렌치부(140, 140a, 140b)의 바닥 영역 즉, 트렌치부(140, 140a, 140b)의 말단부 주변을 감싸도록 형성될 수 있다.The electric field relaxation semiconductor layer 170 may be formed to surround the bottom area of the individual trench portions 140, 140a, and 140b, that is, around the end portions of the trench portions 140, 140a, and 140b.

또한, 도9에 나타낸 바와 같이 전계 완화 반도체층(170')이 개별 트렌치부(140, 140a, 140b)의 하부 저면에만 설치된 전계 완화 구조를 갖는 전력 반도체 소자(100')로 구성될 수도 있다.Additionally, as shown in FIG. 9, the electric field relaxation semiconductor layer 170' may be configured as a power semiconductor device 100' having an electric field relaxation structure installed only on the bottom surfaces of the individual trench portions 140, 140a, and 140b.

다시 도5를 참조하면, 전계 완화 반도체층(170)은 트렌치부(140, 140a, 140b)의 바닥면(또는 저면)으로부터 콜렉터층(160) 방향으로 일정 두께(T1)를 갖도록 형성될 수 있다.Referring again to FIG. 5, the electric field relaxation semiconductor layer 170 may be formed to have a constant thickness T1 in the direction from the bottom surface (or bottom surface) of the trench portions 140, 140a, and 140b toward the collector layer 160. .

전계 완화 반도체층(170)이 형성되는 두께(T1)는 10㎛ 내지 필드스톱층(111)과 접촉하는 위치(또는 거리)까지 형성될 수 있다.The thickness T1 at which the electric field relaxation semiconductor layer 170 is formed may range from 10 μm to a position (or distance) in contact with the field stop layer 111.

전계 완화 반도체층(170)의 두께(T1)가 10㎛ 이하인 경우, 전계 최대치 감소로 인한 전계 강도가 일부 감소되는 효과는 있지만 항복 전압 성능은 향상되지 않는다.When the thickness T1 of the electric field relaxation semiconductor layer 170 is 10 μm or less, the electric field intensity is partially reduced due to a reduction in the maximum electric field value, but the breakdown voltage performance is not improved.

또한, 다중 전계 완화 구조를 갖는 전력 반도체 소자(100)는 전계 완화 반도체층(170)과 제1 반도체층(110)의 필드스톱층(111) 사이에 제2 반도체층(120) 보다 낮은 불순물 농도를 갖도록 형성된 전계 완화 보조 반도체층(190)이 형성될 수 있다.In addition, the power semiconductor device 100 having a multiple electric field relaxation structure has a lower impurity concentration than the second semiconductor layer 120 between the electric field relaxation semiconductor layer 170 and the field stop layer 111 of the first semiconductor layer 110. An electric field relaxation auxiliary semiconductor layer 190 formed to have may be formed.

전계 완화 보조 반도체층(190)은 p형 불순물이 도핑된 영역일 수 있고, p형 불순물의 도핑 농도는 1013∼1015/cm3 정도일 수 있으며, p형 불순물의 도핑 농도를 고려하면, p- 일 수 있다.The electric field relaxation auxiliary semiconductor layer 190 may be a region doped with a p-type impurity, and the doping concentration of the p-type impurity may be about 10 13 to 10 15 /cm 3 . Considering the doping concentration of the p-type impurity, p - It can be.

전계 완화 보조 반도체층(190)을 전계 완화 반도체층(170)과 필드스톱층(111) 사이에 p형 불순물 영역을 형성함으로써, 역방향 항복모드에서 트렌치 바닥영역에 첫 번째 전계 피크1이 발생되고, p형 전계 완화 보조 반도체층 하부와 필드스톱층 상부의 드리프트층과의 접합에서 두 번째 전계 피크2가 발생하며, 하부의 콜렉터층(160)으로 갈수록 전계가 감소된다.By forming a p-type impurity region between the electric field relaxation auxiliary semiconductor layer 190 and the field relaxation semiconductor layer 170 and the field stop layer 111, the first electric field peak 1 is generated in the bottom region of the trench in the reverse breakdown mode, A second electric field peak 2 occurs at the junction between the lower part of the p-type electric field relaxation auxiliary semiconductor layer and the drift layer above the field stop layer, and the electric field decreases toward the lower collector layer 160.

이를 통해, 하나의 전계 피크치를 갖는 종래 구조보다 역방향 항복모드시 공핍층의 최대 전계의 집중 강도가 감소하게 되어 소자의 항복전압이 증가할 수 있다. Through this, the concentration intensity of the maximum electric field in the depletion layer is reduced in reverse breakdown mode compared to the conventional structure having one electric field peak value, and the breakdown voltage of the device can be increased.

또한, 전계 완화 반도체층(170)의 두께(T1)와, 전계 완화 반도체층(170)과 전계 완화 보조 반도체층(190)과의 거리(D1)에 따른 전계의 변화는 도7에 나타낸 바와 같이, 전계 완화 반도체층(170)의 두께(T1)가 증가할수록, 전계 완화 보조 반도체층(190)의 거리(D1)가 감소할수록 트렌치부 바닥 영역에 집중되는 전계의 크기가 낮아지는 것을 알 수 있다.In addition, the change in electric field according to the thickness (T1) of the electric field relaxation semiconductor layer 170 and the distance (D1) between the electric field relaxation semiconductor layer 170 and the electric field relaxation auxiliary semiconductor layer 190 is shown in FIG. 7. , it can be seen that as the thickness T1 of the electric field relaxation semiconductor layer 170 increases and the distance D1 of the electric field relaxation auxiliary semiconductor layer 190 decreases, the magnitude of the electric field concentrated in the bottom region of the trench portion decreases. .

또한, 전계 완화 반도체층(170)의 두께(T1)와, 전계 완화 반도체층(170)과 전계 완화 보조 반도체층(190)과의 거리(D1)에 따른 항복 전압의 변화는 도8에 나타낸 바와 같이, 전계 완화 반도체층(170)의 두께(T1)가 증가할수록, 전계 완화 보조 반도체층(190)의 거리(D1)가 감소할수록 항복 전압은 증가되는 것을 알 수 있다.In addition, the change in breakdown voltage according to the thickness (T1) of the electric field relaxation semiconductor layer 170 and the distance (D1) between the electric field relaxation semiconductor layer 170 and the electric field relaxation auxiliary semiconductor layer 190 is as shown in FIG. 8. Likewise, it can be seen that as the thickness T1 of the electric field relaxation semiconductor layer 170 increases and the distance D1 of the electric field relaxation auxiliary semiconductor layer 190 decreases, the breakdown voltage increases.

여기서, 전계 완화 보조 반도체층(190)의 두께(D2)와, 필드스톱층(111)의 두께(D3)와, 기판 전체 두께(T2)는 임의의 고정된 값이다.Here, the thickness D2 of the electric field relaxation auxiliary semiconductor layer 190, the thickness D3 of the field stop layer 111, and the overall thickness of the substrate T2 are arbitrary fixed values.

따라서 증가되는 항복전압에 대응되는 만큼 소자의 두께를 감소시켜 순방향 도통손실을 낮출 수 있다.Therefore, the forward conduction loss can be lowered by reducing the thickness of the device in proportion to the increased breakdown voltage.

(제2 실시 예)(Second Embodiment)

도10은 본 발명의 다른 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도이다.Figure 10 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to another embodiment of the present invention.

도10에 나타낸 바와 같이, 제2 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100a)는 제1 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100, 도5 참조)의 구성과 대비하여 복수의 트렌치부(140, 140a)와 인접하여 평행하게 형성된 더미 트렌치부(180)를 더 포함하여 구성될 수 있다.As shown in FIG. 10, the power semiconductor device 100a having a multiple electric field relaxation structure according to the second embodiment is a configuration of the power semiconductor device 100 (see FIG. 5) having a multiple electric field relaxation structure according to the first embodiment. In contrast, it may be configured to further include a dummy trench portion 180 formed adjacent to and parallel to the plurality of trench portions 140 and 140a.

또한, 제2 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100a)는 전계 완화 반도체층(170a)이 트렌치부(140)와 인접하여 평행하게 형성된 하나 이상의 트렌치부(140a) 바닥 영역, 즉 복수의 트렌치부(140, 140a) 말단부 주변을 동시에 감싸도록 형성될 수 있다.In addition, the power semiconductor device 100a having a multiple electric field relaxation structure according to the second embodiment includes a bottom region of one or more trench parts 140a where the electric field relaxation semiconductor layer 170a is formed adjacent to and parallel to the trench part 140, That is, it can be formed to simultaneously surround the end portions of the plurality of trench portions 140 and 140a.

또한, 도11에 나타낸 바와 같이 전계 완화 반도체층(170a')이 트렌치부(140, 140a)의 하부 저면에만 설치된 전계 완화 구조를 갖는 전력 반도체 소자(100a')로 구성될 수도 있다.Additionally, as shown in FIG. 11, the electric field relaxation semiconductor layer 170a' may be composed of a power semiconductor device 100a' having an electric field relaxation structure installed only on the lower bottom surfaces of the trench portions 140 and 140a.

다시 도10을 참조하면, 더미 트렌치부(180)는 게이트 전극(142)이 이미터 전극에 연결되도록 하고, 더미 트렌치부(180)의 바닥 영역에는 전계 완화 반도체층(170a)이 형성되지 않는다. Referring again to FIG. 10, the dummy trench portion 180 connects the gate electrode 142 to the emitter electrode, and the electric field relaxation semiconductor layer 170a is not formed in the bottom area of the dummy trench portion 180.

더미 트렌치부(180)는 소자가 동작하여 전도도 변조가 이루어지면, 콜렉터층(160)으로부터 올라온 정공이 더미 트렌치의 하부에 모이게 되고, 정공들이 모인 만큼 전자들도 모여 들게 되어 캐리어 농도가 증가함에 따라 순방향 전압 강하를 낮아지게 함으로써, 도통 손실이 낮아지게 한다.When the dummy trench part 180 operates and conductivity modulation occurs, holes rising from the collector layer 160 gather in the lower part of the dummy trench, and as the holes gather, electrons also gather, and the carrier concentration increases. By lowering the forward voltage drop, conduction loss is lowered.

(제3 실시 예)(Third Embodiment)

도12는 본 발명의 또 다른 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자를 나타낸 예시도이다.Figure 12 is an exemplary diagram showing a power semiconductor device having a multiple electric field relaxation structure according to another embodiment of the present invention.

도12에 나타낸 바와 같이, 제3 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100b)는 제1 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100, 도5 참조)의 구성과 대비하여 연속적으로 형성된 복수의 트렌치부(140, 140a, 140b)와 평행하게 인접하여 연속적으로 복수의 더미 트렌치부(180, 180a)가 형성될 수 있다.As shown in FIG. 12, the power semiconductor device 100b having a multiple electric field relaxation structure according to the third embodiment is a configuration of the power semiconductor device 100 (see FIG. 5) having a multiple electric field relaxation structure according to the first embodiment. In contrast, a plurality of dummy trench parts 180 and 180a may be formed continuously adjacent to and in parallel with the plurality of continuously formed trench parts 140, 140a and 140b.

또한, 제3 실시 예에 따른 다중 전계 완화 구조를 갖는 전력 반도체 소자(100b)는 전계 완화 반도체층(170b)이 연속적으로 형성된 복수의 트렌치부(140, 140a, 140b) 바닥 영역, 즉 트렌치부(140, 140a, 140b)의 말단부 주변을 동시에 감싸도록 형성될 수 있다.In addition, the power semiconductor device 100b having a multiple electric field relaxation structure according to the third embodiment has a bottom area of a plurality of trench parts 140, 140a, and 140b where the electric field relaxation semiconductor layer 170b is formed continuously, that is, the trench part ( It may be formed to simultaneously surround the distal ends of 140, 140a, and 140b).

또한, 도13에 나타낸 바와 같이 전계 완화 반도체층(170b')이 트렌치부(140, 140a)의 하부 저면에만 설치된 전계 완화 구조를 갖는 전력 반도체 소자(100b')로 구성될 수도 있다.Additionally, as shown in FIG. 13, the electric field relaxation semiconductor layer 170b' may be composed of a power semiconductor device 100b' having an electric field relaxation structure installed only on the lower bottom surfaces of the trench portions 140 and 140a.

다시 도12를 참조하면, 더미 트렌치부(180, 180a)는 게이트 전극(142)이 이미터 전극에 연결되도록 하고, 더미 트렌치부(180, 180a)의 바닥 영역에는 전계 완화 반도체층(170b)이 형성되지 않는다. Referring again to FIG. 12, the dummy trench portions 180 and 180a allow the gate electrode 142 to be connected to the emitter electrode, and the electric field relaxation semiconductor layer 170b is provided in the bottom region of the dummy trench portions 180 and 180a. not formed

이를 통해, 소자가 동작할 때 더미 트렌치부(180, 180a)는 채널이 형성되지 않게 되어 콜렉터층(160)으로부터 올라온 정공이 더미 트렌치 하부에 모이게 되고, 정공들이 모인 만큼 전자들도 모여 들게 되어 캐리어 농도가 증가함에 따라 순방향 전압 강하를 낮아지게 함으로써, 도통 손실이 낮아지게 한다.Through this, when the device operates, a channel is not formed in the dummy trench portions 180 and 180a, so holes rising from the collector layer 160 are collected in the lower part of the dummy trench, and electrons are also collected as the holes are collected, thereby increasing the carrier As the concentration increases, the forward voltage drop is lowered, thereby lowering the conduction loss.

따라서, 트렌치의 바닥영역에 드리프트층보다 낮은 농도를 갖는 n형 전계 완화 반도체층을 형성함으로써, 전력 반도체 소자가 역방향모드로 전환될 때, 콜렉터에 인가되는 전압이 증가함에 따라 드리프트층보다 n형 전계 완화 반도체층의 공핍층이 더 빠르게 확장되어 트렌치 바닥영역의 전계 최대치를 감소시키고 전계 집중을 완화시킬 수 있다.Therefore, by forming an n-type electric field relaxation semiconductor layer with a lower concentration than the drift layer in the bottom area of the trench, when the power semiconductor device is switched to the reverse mode, the n-type electric field is higher than the drift layer as the voltage applied to the collector increases. The depletion layer of the relaxed semiconductor layer expands more rapidly, thereby reducing the maximum electric field in the bottom region of the trench and alleviating electric field concentration.

또한, 역방향 항복모드에서 트렌치 바닥영역에 첫 번째 전계 피크가 발생되도록 하고, 전계 완화 보조 반도체층과, 전계 완화 보조 반도체층 하부와 필드스톱층 상부의 드리프트층과의 접합에서 두 번째 전계 피크가 발생되도록 하여 역방향 항복모드시 공핍층의 최대 전계의 집중 강도를 감소시킴으로써, 소자의 항복전압을 증가시킬 수 있다.In addition, in the reverse breakdown mode, the first electric field peak occurs at the bottom of the trench, and the second electric field peak occurs at the junction of the electric field relaxation auxiliary semiconductor layer, the lower part of the electric field relaxation auxiliary semiconductor layer, and the drift layer above the field stop layer. By reducing the concentration intensity of the maximum electric field in the depletion layer in reverse breakdown mode as much as possible, the breakdown voltage of the device can be increased.

또한, 증가되는 항복 전압에 대응하는 만큼 소자의 두께를 감소시켜 순방향 도통 손실을 감소시킬 수 있다.In addition, forward conduction loss can be reduced by reducing the thickness of the device in proportion to the increased breakdown voltage.

상기와 같이, 본 발명의 바람직한 실시 예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.As described above, the present invention has been described with reference to preferred embodiments, but those skilled in the art may make various modifications and changes to the present invention without departing from the spirit and scope of the present invention as set forth in the claims below. You will understand that you can do it.

또한, 본 발명의 특허청구범위에 기재된 도면번호는 설명의 명료성과 편의를 위해 기재한 것일 뿐 이에 한정되는 것은 아니며, 실시예를 설명하는 과정에서 도면에 도시된 선들의 두께나 구성요소의 크기 등은 설명의 명료성과 편의상 과장되게 도시되어 있을 수 있다.In addition, the drawing numbers described in the claims of the present invention are only used for clarity and convenience of explanation and are not limited thereto. In the process of explaining the embodiment, the thickness of the lines shown in the drawings, the size of the components, etc. may be exaggerated for clarity and convenience of explanation.

또한, 상술된 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례에 따라 달라질 수 있으므로, 이러한 용어들에 대한 해석은 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.In addition, the above-described terms are terms defined in consideration of the functions in the present invention, and may vary depending on the intention or custom of the user or operator, so interpretation of these terms should be made based on the content throughout the present specification. .

또한, 명시적으로 도시되거나 설명되지 아니하였다 하여도 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기재사항으로부터 본 발명에 의한 기술적 사상을 포함하는 다양한 형태의 변형을 할 수 있음은 자명하며, 이는 여전히 본 발명의 권리범위에 속한다. In addition, even if not explicitly shown or explained, a person skilled in the art to which the present invention pertains can make various modifications including the technical idea of the present invention from the description of the present invention. It is self-evident, and it still falls within the scope of the present invention.

또한, 첨부하는 도면을 참조하여 설명된 상기의 실시예들은 본 발명을 설명하기 위한 목적으로 기술된 것이며 본 발명의 권리범위는 이러한 실시예에 국한되지 아니한다.In addition, the above embodiments described with reference to the accompanying drawings are described for the purpose of explaining the present invention, and the scope of the present invention is not limited to these embodiments.

100, 100', 100a, 100a', 100b, 100b' : 전계 완화 반도체 소자
110 : 제1 반도체층
111 : 필드스톱층
120 : 제2 반도체층
130 : 전하 축적층(Carrier Storage, CS)
140, 140a, 140b : 트렌치부
141 : 게이트 절연막
142 : 게이트 전극
150, 150a, 15b : 액티브 메사 영역
151 : n형 이미터 영역
152 : p형 고농도 영역
160 : 콜렉터층
170, 170', 170a, 170a' 170b, 170b' : 전계 완화 반도체층
180, 180a : 더미 트렌치부
190 : 전계 완화 보조 반도체층100, 100', 100a, 100a', 100b, 100b': Electric field relaxation semiconductor device
110: first semiconductor layer
111: Field stop layer
120: second semiconductor layer
130: Charge accumulation layer (Carrier Storage, CS)
140, 140a, 140b: Trench portion
141: gate insulating film
142: gate electrode
150, 150a, 15b: Active mesa area
151: n-type emitter area
152: p-type high concentration area
160: collector layer
170, 170', 170a, 170a' 170b, 170b': Electric field relaxation semiconductor layer
180, 180a: Dummy trench part
190: Electric field relaxation auxiliary semiconductor layer

Claims (7)

하부에 필드스톱층(111)이 형성된 제1 반도체층(110);
상기 제1 반도체층(110) 상에 형성된 제2 반도체층(120);
상기 제1 반도체층(110) 및 제2 반도체층(120) 사이에 제1 반도체층(110)보다 높은 불순물 농도를 갖도록 형성된 전하 축적층(130);
게이트 전극(142)을 구비하고, 상기 제2 반도체층(120)과 전하 축적층(130)을 관통하여 제1 반도체층(110)까지 연장되어 형성되고, 서로 일정 거리 이격되어 평행하게 형성된 복수의 트렌치부(140, 140a, 140b);
상기 트렌치부(140, 140a, 140b)와 접하도록 형성된 n형 이미터 영역(151)과 상기 n형 이미터 영역(151) 사이에 형성된 p형 고농도 영역(152)을 구비한 액티브 메사 영역(150, 150a, 150b);
상기 제1 반도체층(110)의 하부에 형성된 콜렉터층(160);
상기 트렌치부(140, 140a, 140b)의 하부에 상기 제1 반도체층(110)보다 낮은 불순물 농도를 갖도록 형성된 전계 완화 반도체층(170, 170', 170a, 170a' 170b, 170b');
상기 게이트 전극(142)이 이미터 전극에 연결된 하나 이상의 더미 트렌치부(180); 및
상기 트렌치부(140, 140a, 140b)의 하부와 제1 반도체층(110)의 필드스톱층(111) 사이에 제2 반도체층(120) 보다 낮은 불순물 농도를 갖도록 형성된 전계 완화 보조 반도체층(190);을 포함하고,
상기 더미 트렌치부(180)는 바닥 영역에 상기 전계 완화 반도체층(170, 170', 170a, 170a' 170b, 170b')이 미설치된 것을 특징으로 하는 다중 전계 완화 구조를 갖는 전력 반도체 소자.A first semiconductor layer 110 with a field stop layer 111 formed at the bottom;
a second semiconductor layer 120 formed on the first semiconductor layer 110;
A charge accumulation layer 130 formed between the first semiconductor layer 110 and the second semiconductor layer 120 to have a higher impurity concentration than the first semiconductor layer 110;
A plurality of gate electrodes 142 are formed to extend through the second semiconductor layer 120 and the charge storage layer 130 to the first semiconductor layer 110, and are formed in parallel and spaced apart from each other by a predetermined distance. Trench portions (140, 140a, 140b);
An active mesa region 150 having an n-type emitter region 151 formed to contact the trench portions 140, 140a, and 140b and a p-type high concentration region 152 formed between the n-type emitter region 151. , 150a, 150b);
a collector layer 160 formed below the first semiconductor layer 110;
electric field relaxation semiconductor layers (170, 170', 170a, 170a', 170b, 170b') formed under the trench portions (140, 140a, 140b) to have a lower impurity concentration than the first semiconductor layer (110);
One or more dummy trench portions 180 in which the gate electrode 142 is connected to an emitter electrode; and
An electric field relaxation auxiliary semiconductor layer 190 formed between the lower portion of the trench portions 140, 140a, and 140b and the field stop layer 111 of the first semiconductor layer 110 to have a lower impurity concentration than the second semiconductor layer 120. ); Including,
The dummy trench portion 180 is a power semiconductor device having a multiple electric field relaxation structure, characterized in that the electric field relaxation semiconductor layers 170, 170', 170a, 170a', 170b, 170b' are not installed in the bottom area. 제 1 항에 있어서,
상기 전계 완화 반도체층(170, 170a, 170b)은 각 트렌치부(140, 140a, 140b)의 바닥 영역을 감싸도록 형성된 것을 특징으로 하는 다중 전계 완화 구조를 갖는 전력 반도체 소자.According to claim 1,
A power semiconductor device having a multiple electric field relaxation structure, wherein the electric field relaxation semiconductor layers (170, 170a, 170b) are formed to surround the bottom area of each trench portion (140, 140a, 140b). 제 1 항에 있어서,
상기 전계 완화 반도체층(170, 170', 170a, 170a' 170b, 170b')의 두께(T1)는 10㎛ 내지 필드스톱층(111)까지 형성되는 것을 특징으로 하는 다중 전계 완화 구조를 갖는 전력 반도체 소자.According to claim 1,
A power semiconductor with a multiple electric field relaxation structure, characterized in that the thickness (T1) of the electric field relaxation semiconductor layers (170, 170', 170a, 170a', 170b, 170b') is formed from 10㎛ to the field stop layer (111). device. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 전계 완화 반도체층(170a, 170a' 170b, 170b')은 임의의 트렌치부(140)와 인접한 하나 이상의 트렌치부(140a, 140b) 바닥 영역을 동시에 감싸도록 형성된 것을 특징으로 하는 다중 전계 완화 구조를 갖는 전력 반도체 소자.The method according to any one of claims 1 to 3,
The electric field relaxation semiconductor layers (170a, 170a', 170b, and 170b') have a multiple electric field relaxation structure, characterized in that they are formed to simultaneously surround any trench portion 140 and the bottom area of one or more adjacent trench portions (140a, 140b). A power semiconductor device having a power semiconductor device. 삭제delete 삭제delete 제 1 항에 있어서,
상기 더미 트렌치부(180)는 하나 이상의 더미 트렌치부(180a)가 연속으로 인접하여 설치된 것을 특징으로 하는 다중 전계 완화 구조를 갖는 전력 반도체 소자.According to claim 1,
The dummy trench portion 180 is a power semiconductor device having a multiple electric field relaxation structure, characterized in that one or more dummy trench portions 180a are installed adjacent to each other in succession.
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Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093374A (en) * 2004-09-24 2006-04-06 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2022019921A (en) * 2019-09-11 2022-01-27 富士電機株式会社 Semiconductor device

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006093374A (en) * 2004-09-24 2006-04-06 Toyota Central Res & Dev Lab Inc Semiconductor device
JP2022019921A (en) * 2019-09-11 2022-01-27 富士電機株式会社 Semiconductor device

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
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