KR102645418B1 - Display device - Google Patents
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Abstract
본 발명은 표시 장치에 관한 것으로서, 본 발명에 따른 표시 장치는 게이트 배선 및 데이터 배선, 게이트 배선과 연결된 게이트 전극, 데이터 배선과 연결된 소스 전극, 및 드레인 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 드레인 전극과 연결된 화소 전극, 화소 전극과 전계를 형성하는 공통 전극, 게이트 배선과 상이한 배선과 연결된 게이트 전극, 화소 전극과 연결된 소스 전극, 및 드레인 전극을 갖는 제1 트랜지스터, 제1 트랜지스터의 드레인 전극과 연결된 추가 전극을 포함하고, 화소 전극과 공통 전극은 제1 스토리지 커패시터를 구성하고, 공통 전극과 추가 전극은 제2 스토리지 커패시터를 구성할 수 있다. 이에, 추가 전극과 공통 전극으로 구성된 스토리지 커패시터의 정전 용량을 변화시킴으로써, 표시 장치의 고속 구동 시에는 충전 속도를 향상시키고, 표시 장치의 저속 구동 시에는 홀딩 특성을 개선시킬 수 있다.The present invention relates to a display device. The display device according to the present invention includes a driving transistor having a gate wire and a data wire, a gate electrode connected to the gate wire, a source electrode connected to the data wire, and a drain electrode, a drain electrode of the driving transistor, and A first transistor having a connected pixel electrode, a common electrode forming an electric field with the pixel electrode, a gate electrode connected to a wiring different from the gate wiring, a source electrode connected to the pixel electrode, and a drain electrode, and an additional electrode connected to the drain electrode of the first transistor. It includes, the pixel electrode and the common electrode may constitute a first storage capacitor, and the common electrode and the additional electrode may constitute a second storage capacitor. Accordingly, by changing the capacitance of the storage capacitor composed of an additional electrode and a common electrode, the charging speed can be improved when the display device is driven at high speed, and the holding characteristics can be improved when the display device is driven at low speed.
Description
본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 스토리지 커패시터의 용량을 조절할 수 있는 표시 장치에 관한 것이다.The present invention relates to a display device, and more specifically, to a display device that can adjust the capacity of a storage capacitor.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판 표시 장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.Recently, as we entered the full-fledged information age, the field of displays that visually express electrical information signals has developed rapidly, and in response to this, a variety of flat display devices with excellent performance such as thinness, lightness, and low power consumption have been developed. Device) has been developed and is rapidly replacing the existing cathode ray tube (CRT).
이와 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 전기 영동 표시 장치(EPD), 플라즈마 표시 장치(PDP) 및 전기 습윤 표시 장치(EWD) 등을 들 수 있다. Specific examples of such flat panel displays include liquid crystal displays (LCDs), organic light emitting displays (OLEDs), electrophoretic displays (EPDs), plasma displays (PDPs), and electrowetting displays (EWDs). there is.
표시 장치는 스토리지 커패시터를 포함할 수 있으며, 표시 장치를 저속 구동하거나 고속 구동함에 따라 스토리지 커패시터의 필요한 용량은 변할 수 있다. 예를 들면, 표시 장치의 고속 구동시 충전 속도의 향상을 위하여 적은 용량의 스토리지 커패시터가 필요할 수 있으며, 저속 구동시 표시 장치가 포함하는 트랜지스터의 홀딩 특성의 만족을 위하여 높은 용량의 스토리지 커패시터가 필요할 수 있다. 이에, 스토리지 커패시터의 용량을 상황에 따라 다르게 변화시킬 필요성이 존재한다.The display device may include a storage capacitor, and the required capacity of the storage capacitor may change as the display device is driven at low speed or high speed. For example, when driving a display device at high speed, a small capacity storage capacitor may be needed to improve the charging speed, and when driving at low speed, a high capacity storage capacitor may be needed to satisfy the holding characteristics of the transistor included in the display device. there is. Accordingly, there is a need to change the capacity of the storage capacitor differently depending on the situation.
본 발명이 해결하고자 하는 과제는 공통 전극 중 적어도 일부와 중첩되는 추가 전극과, 화소 전극에 인가되는 전압을 추가 전극에 인가하는 트랜지스터를 배치하여, 추가 전극과 공통 전극으로 구성된 추가적인 스토리지 커패시터를 구현하여, 스토리지 커패시터의 용량을 증가시킬 수 있는 표시 장치를 제공하는 것이다. The problem to be solved by the present invention is to implement an additional storage capacitor composed of the additional electrode and the common electrode by arranging an additional electrode that overlaps at least part of the common electrode and a transistor that applies the voltage applied to the pixel electrode to the additional electrode. , to provide a display device that can increase the capacity of a storage capacitor.
본 발명이 해결하고자 하는 다른 과제는 추가 전극과 연결된 트랜지스터를 온(on)하거나 오프(off)함에 따라 화소 전극에 인가되는 전압을 추가 전극에 전달하거나 플로팅(floating)시켜, 스토리지 커패시터의 용량을 조절할 수 있는 표시 장치를 제공하는 것이다.Another problem that the present invention aims to solve is to control the capacity of the storage capacitor by transferring or floating the voltage applied to the pixel electrode to the additional electrode by turning on or off the transistor connected to the additional electrode. The goal is to provide a display device that can
본 발명이 해결하고자 하는 다른 과제는, 공통 전극에 인가되는 전압과 동일한 전압을 추가 전극에 전달하도록 구성된 추가적인 트랜지스터를 배치하여, 추가 전극과 공통 전극으로 구성된 추가적인 스토리지 커패시터의 용량을 조절하고, 추가 전극이 플로팅됨에 따른 표시 장치의 불안정성을 개선할 수 있는 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is to adjust the capacity of the additional storage capacitor composed of the additional electrode and the common electrode by arranging an additional transistor configured to transmit the same voltage as the voltage applied to the common electrode to the additional electrode, and The aim is to provide a display device that can improve instability of the display device due to floating.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the description below.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 기판, 기판 상에 배치된 공통 전극, 기판 상에서 공통 전극 중 적어도 일부와 중첩하는 화소 전극, 기판 상에서 공통 전극 중 적어도 일부와 중첩하는 추가 전극, 및 기판 상에서 화소 전극에 인가된 전압을 추가 전극에 전달하도록 구성된 제1 트랜지스터를 포함할 수 있다. 이에, 제1 트랜지스터를 온시키거나 오프시킴에 따라 추가 전극과 공통 전극으로 구성된 스토리지 커패시터를 제공할 수 있다.In order to solve the problems described above, a display device according to an embodiment of the present invention includes a substrate, a common electrode disposed on the substrate, a pixel electrode overlapping at least a portion of the common electrode on the substrate, and at least a portion of the common electrode on the substrate. It may include an additional electrode overlapping with and a first transistor configured to transfer the voltage applied to the pixel electrode on the substrate to the additional electrode. Accordingly, by turning on or off the first transistor, a storage capacitor composed of an additional electrode and a common electrode can be provided.
본 발명의 다른 실시예에 따른 표시 장치는 게이트 배선 및 데이터 배선, 게이트 배선과 연결된 게이트 전극, 데이터 배선과 연결된 소스 전극, 및 드레인 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 드레인 전극과 연결된 화소 전극, 화소 전극과 전계를 형성하는 공통 전극, 게이트 배선과 상이한 배선과 연결된 게이트 전극, 화소 전극과 연결된 소스 전극, 및 드레인 전극을 갖는 제1 트랜지스터, 제1 트랜지스터의 드레인 전극과 연결된 추가 전극을 포함하고, 화소 전극과 공통 전극은 제1 스토리지 커패시터를 구성하고, 공통 전극과 추가 전극은 제2 스토리지 커패시터를 구성할 수 있다. 이에, 추가 전극과 공통 전극으로 구성된 스토리지 커패시터의 정전 용량을 변화시킴으로써, 표시 장치의 고속 구동 시에는 충전 속도를 향상시키고, 표시 장치의 저속 구동 시에는 홀딩 특성을 개선시킬 수 있다.A display device according to another embodiment of the present invention includes a driving transistor having a gate wire and a data wire, a gate electrode connected to the gate wire, a source electrode connected to the data wire, and a drain electrode, a pixel electrode connected to the drain electrode of the driving transistor, and a pixel electrode. A common electrode forming an electric field with the electrode, a gate electrode connected to a gate wire and a different wire, a source electrode connected to the pixel electrode, a first transistor having a drain electrode, an additional electrode connected to the drain electrode of the first transistor, and a pixel electrode. The electrode and the common electrode may constitute a first storage capacitor, and the common electrode and the additional electrode may constitute a second storage capacitor. Accordingly, by changing the capacitance of the storage capacitor composed of an additional electrode and a common electrode, the charging speed can be improved when the display device is driven at high speed, and the holding characteristics can be improved when the display device is driven at low speed.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Specific details of other embodiments are included in the detailed description and drawings.
본 발명은 스토리지 커패시터를 화소 전극과 공통 전극으로 구성된 커패시터와 추가 전극과 공통 전극으로 구성된 커패시터로 구성하여 전체 스토리지 커패시터의 용량을 증가시킬 수 있다.The present invention can increase the capacity of the entire storage capacitor by constructing the storage capacitor with a capacitor composed of a pixel electrode and a common electrode and a capacitor composed of an additional electrode and a common electrode.
본 발명은 추가 전극에 연결되는 트랜지스터의 온/오프에 의하여 화소 전극에 인가되는 전압을 추가 전극에 인가시키거나 추가 전극을 플로팅시킴으로써, 스토리지 커패시터의 용량을 선택적으로 조절할 수 있다.In the present invention, the capacity of the storage capacitor can be selectively adjusted by applying the voltage applied to the pixel electrode to the additional electrode or floating the additional electrode by turning on/off the transistor connected to the additional electrode.
본 발명은 화소 전극에 인가되는 전압을 추가 전극에 전달하는 트랜지스터 이외에 공통 전극에 인가되는 전압을 추가 전극에 전달하는 다른 트랜지스터를 추가적으로 연결하여, 추가 전극이 플로팅됨에 따른 표시 장치의 불량 증가를 저감시킬 수 있다. In the present invention, in addition to the transistor that transmits the voltage applied to the pixel electrode to the additional electrode, another transistor that transmits the voltage applied to the common electrode to the additional electrode is additionally connected to reduce the increase in defects in the display device due to the floating of the additional electrode. You can.
본 발명은 표시 장치의 고속 구동 및 저속 구동에 따라 스토리지 커패시터의 용량을 상이하게 설정하여, 고속 구동 시의 충전 속도를 향상시키고, 저속 구동 시의 트랜지스터의 홀딩 특성을 개선할 수 있다.The present invention sets the capacity of the storage capacitor differently depending on whether the display device is driven at high speed or low speed, thereby improving the charging speed when driving at high speed and improving the holding characteristics of the transistor when driving at low speed.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effects according to the present invention are not limited to the contents exemplified above, and further various effects are included in the present specification.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 평면도이다.
도 3은 도 2의 III-III'에 대한 단면도이다.
도 4는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다.
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 회로도이다.
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 7은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 평면도이다.
도 8는 도 7의 VIII-VIII'에 대한 단면도이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다.
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 표시 장치의 구동 방법을 설명하기 위한 회로도이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 단면도이다.1 is a schematic block diagram of a display device according to an embodiment of the present invention.
Figure 2 is a schematic plan view of one pixel of a display device according to an embodiment of the present invention.
Figure 3 is a cross-sectional view taken along line III-III' of Figure 2.
Figure 4 is a circuit diagram of one pixel of a display device according to an embodiment of the present invention.
5A and 5B are circuit diagrams for explaining a method of driving a display device according to an embodiment of the present invention.
Figure 6 is a schematic block diagram of a display device according to another embodiment of the present invention.
Figure 7 is a schematic plan view of one pixel of a display device according to another embodiment of the present invention.
Figure 8 is a cross-sectional view taken along line VIII-VIII' of Figure 7.
9 is a circuit diagram of one pixel of a display device according to another embodiment of the present invention.
10A and 10B are circuit diagrams for explaining a method of driving a display device according to another embodiment of the present invention.
11 is a schematic cross-sectional view of one pixel of a display device according to another embodiment of the present invention.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.The advantages and features of the present invention and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below and will be implemented in various different forms. The present embodiments only serve to ensure that the disclosure of the present invention is complete and that common knowledge in the technical field to which the present invention pertains is not limited. It is provided to fully inform those who have the scope of the invention, and the present invention is only defined by the scope of the claims.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining embodiments of the present invention are illustrative, and the present invention is not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. Additionally, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the gist of the present invention, the detailed description will be omitted. When 'includes', 'has', 'consists of', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, if the positional relationship of two parts is described as 'on top', 'on the top', 'on the bottom', 'next to', etc., 'immediately' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.
소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.When an element or layer is referred to as “on” another element or layer, it includes instances where the other layer or other element is directly on top of or interposed between the other elements.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may also be the second component within the technical spirit of the present invention.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout the specification.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are shown for convenience of explanation, and the present invention is not necessarily limited to the size and thickness of the components shown.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention can be partially or fully combined or combined with each other, and as can be fully understood by those skilled in the art, various technical interconnections and operations are possible, and each embodiment may be implemented independently of each other. It may be possible to conduct them together due to a related relationship.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the attached drawings.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다. 도 1을 참조하면, 표시 장치(100)는 하부 기판(110A), 타이밍 컨트롤러(140), 데이터 구동부(120) 및 스캔 구동부(130, 135)를 포함한다.1 is a schematic block diagram of a display device according to an embodiment of the present invention. Referring to FIG. 1 , the
도 1을 참조하면, 하부 기판(110A)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 하부 기판(110A)은 상호 교차하는 복수의 데이터 배선(DL) 및 복수의 게이트 배선(GL)(또는 스캔 라인)에 의해 구분되며, 복수의 데이터 배선(DL) 및 복수의 게이트 배선(GL)에 연결된 복수의 화소(PX)을 포함한다. 하부 기판(110A)은 복수의 화소(PX)에 의해 정의되는 표시 영역(AA)과 각종 신호 라인들이나 패드 등이 형성되는 비표시 영역(NA)을 포함한다. Referring to FIG. 1 , the
도 1을 참조하면, 하부 기판(110A)의 표시 영역(AA)에는 복수의 화소(PX)가 배치된다. 복수의 화소(PX)는 게이트 배선(GL) 및 데이터 배선(DL)에 의하여 정의된 영역으로, 빛을 발광하는 최소 단위일 수 있다.Referring to FIG. 1, a plurality of pixels PX are disposed in the display area AA of the
하부 기판(110A) 상에는 게이트 배선(GL), 데이터 배선(DL), 공통 배선(CL) 및 제1 배선(L1)이 배치된다. 게이트 배선(GL)은 복수의 화소(PX)에 게이트 전압를 전달하는 배선이고, 데이터 배선(DL)은 복수의 화소(PX)에 데이터 전압을 전달하는 배선이고, 공통 배선(CL)은 복수의 화소(PX)에 공통 전압을 전달하는 배선이며, 제1 배선(L1)은 복수의 화소(PX)에 제1 전압을 전달하는 배선이다. A gate wire (GL), a data wire (DL), a common wire (CL), and a first wire (L1) are disposed on the
게이트 배선(GL)과 제1 배선(L1)은 제1 방향으로 연장되어 복수의 화소(PX) 사이에 배치되어 복수의 화소(PX)와 연결된다. 그리고, 데이터 배선(DL)과 공통 배선(CL)은 제1 방향과 수직인 제2 방향으로 연장되어 복수의 화소(PX) 사이에 배치되어 복수의 화소(PX)와 연결된다.The gate wire GL and the first wire L1 extend in the first direction and are disposed between the plurality of pixels PX and connected to the plurality of pixels PX. Additionally, the data line DL and the common line CL extend in a second direction perpendicular to the first direction and are disposed between the plurality of pixels PX and connected to the plurality of pixels PX.
도 1을 참조하면, 타이밍 컨트롤러(140)는 영상 보드에 연결된 LVDS 또는 TMDS 인터페이스 등의 수신 회로를 통해 수직 동기 신호, 수평 동기 신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍 신호를 입력받는다. 타이밍 컨트롤러(140)는 입력된 타이밍 신호를 기준으로 데이터 구동부(120)와 스캔 구동부(130, 135)의 동작 타이밍을 제어하기 위한 타이밍 제어 신호들을 발생시킨다.Referring to FIG. 1, the
데이터 구동부(120)는 복수의 소스 드라이브 IC(Integrated Circuit)를 포함한다. 복수의 소스 드라이브 IC는 타이밍 컨트롤러(140)로부터 디지털 비디오 데이터들(RGB)과 소스 타이밍 제어 신호(DDC)를 공급받는다. 복수의 소스 드라이브 IC는 소스 타이밍 제어 신호(DDC)에 응답하여 디지털 비디오 데이터들(RGB)을 감마 전압으로 변환하여 데이터 전압을 생성하고, 데이터 전압을 데이터 배선(DL)을 통해 복수의 화소(PX)에 공급한다. 복수의 소스 드라이브 IC는 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 데이터 배선(DL)에 접속된다. 소스 드라이브 IC들은 하부 기판(110A) 상에 형성되거나, 별도의 PCB 기판에 형성되어 하부 기판(110A)과 연결되는 형태일 수도 있다.The
스캔 구동부(130, 135)는 레벨 시프터(130) 및 시프트 레지스터(135)를 포함한다. 레벨 시프터(130)는 타이밍 컨트롤러(140)로부터 TTL(Transistor-Transistor-Logic) 레벨로 입력되는 클럭 신호(CLK)의 레벨을 시프팅한 후 시프트 레지스터(135)에 공급한다. 시프트 레지스터(135)는 GIP(Gate In Panel) 방식에 의해 하부 기판(110A)의 비표시 영역(NA)에 트랜지스터의 형태로 형성될 수 있다. 시프트 레지스터(135)는 클럭 신호(CLK) 및 구동 신호에 대응하여 스캔 신호를 시프트하여 출력하는 복수의 스테이지로 구성된다. 시프트 레지스터(135)에 포함된 복수의 스테이지는 복수의 출력단이 게이트 배선(GL)과 연결되며, 게이트 배선(GL)을 통해 게이트 전압을 순차적으로 출력한다.The
도 2는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 평면도이다. 도 3은 도 2의 IV-IV'에 대한 단면도이다. 도 4는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다. 도 2는 도 1의 표시 장치(100)의 하나의 화소(PX)에 대한 개략적인 평면도이고, 도 4는 도 1의 표시 장치(100)의 하나의 화소(PX)에 대한 개략적인 회로도이다. 도 2의 평면도에서는 공통 전극(180), 액정층(116), 블랙 매트릭스(117), 컬러 필터(118) 및 상부 기판(110B)의 도시가 생략되었다. 설명의 편의를 위하여 도 1을 참조하여 설명한다.Figure 2 is a schematic plan view of one pixel of a display device according to an embodiment of the present invention. FIG. 3 is a cross-sectional view taken along line IV-IV' of FIG. 2. Figure 4 is a circuit diagram of one pixel of a display device according to an embodiment of the present invention. FIG. 2 is a schematic plan view of one pixel (PX) of the
도 2 및 도 3을 참조하면, 표시 장치(100)는 하부 기판(110A)을 포함한다. 하부 기판(110A)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다.Referring to FIGS. 2 and 3 , the
도 2 내지 도 4를 참조하면, 하부 기판(110A) 상에는 구동 트랜지스터(150)가 배치된다. 구동 트랜지스터(150)는 게이트 전압(VG)에 의하여 데이터 전압(VD)를 화소 전극(185)에 전달하는 트랜지스터이다. 구동 트랜지스터(150)는 하부 기판(110A) 상에 배치된 게이트 전극(151), 게이트 전극(151) 상의 게이트 절연층(111) 상에 배치된 액티브층(152), 액티브층(152) 상에 배치된 소스 전극(153) 및 드레인 전극(154)을 포함한다. 구동 트랜지스터(150)의 게이트 전극(151)은 게이트 배선(GL)과 연결되며, 소스 전극(153)은 데이터 배선(DL)과 연결되고, 드레인 전극(154)은 화소 전극(185)과 연결된다.2 to 4, a driving
도 2 내지 도 4를 참조하면, 하부 기판(110A) 상에는 게이트 배선(GL)이 배치된다. 게이트 배선(GL)은 복수의 화소(PX)에 게이트 전압(VG)를 전달하는 배선이다. 게이트 배선(GL)은 복수의 화소(PX) 사이에서 연장되어 구동 트랜지스터(150)와 연결된다. 구체적으로, 게이트 배선(GL)은 하부 기판(110A) 상에서 구동 트랜지스터(150)의 게이트 전극(151)과 연결된다. 이에, 게이트 배선(GL)은 구동 트랜지스터(150)의 게이트 전극(151)과 동일한 공정을 통하여 형성될 수 있다.Referring to FIGS. 2 to 4 , a gate wire GL is disposed on the
도 2 내지 도 4를 참조하면, 하부 기판(110A) 상에는 제1 트랜지스터(160)가 배치된다. 제1 트랜지스터(160)는 화소 전극(185)에 인가되는 전압을 추가 전극(170)에 전달하기 위한 트랜지스터이다. 제1 트랜지스터(160)는 하부 기판(110A) 상에 배치된 게이트 전극(161), 게이트 전극(161) 상의 게이트 절연층(111) 상에 배치된 액티브층(162), 액티브층(162) 상에 배치된 소스 전극(163, 도면에서도 수정 필요) 및 드레인 전극(164)을 포함한다. 제1 트랜지스터(160)의 게이트 전극(161)은 제1 배선(L1)과 연결되고, 소스 전극(163)은 화소 전극(185)과 연결되며, 드레인 전극(164)은 추가 전극(170)과 연결된다.Referring to FIGS. 2 to 4 , the
도 2 내지 도 4를 참조하면, 하부 기판(110A) 상에는 제1 배선(L1)이 배치된다. 제1 배선(L1)은 제1 트랜지스터(160)에 제1 전압(V1)을 전달하는 배선이다. 제1 배선(L1)은 게이트 배선(GL)의 연장 방향과 동일한 방향으로 연장되어 배치되며, 제1 트랜지스터(160)와 연결된다. 구체적으로, 제1 배선(L1)은 하부 기판(110A) 상에서 제1 트랜지스터(160)의 게이트 전극(161)과 연결된다. Referring to FIGS. 2 to 4 , the first wiring L1 is disposed on the
도 3을 참조하면, 데이터 배선(DL), 구동 트랜지스터(150), 제1 트랜지스터(160) 및 게이트 절연층(111) 상에는 제1 패시베이션층(112)이 배치된다. 제1 패시베이션층(112)는 구동 트랜지스터(150) 및 제1 트랜지스터(160) 등의 소자를 보호하기 위한 절연층이다. 제1 패시베이션층(112)은 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 이루어질 수 있으나, 이에 제한되지는 않는다.Referring to FIG. 3, the
도 3을 참조하면, 제1 패시베이션층(112) 상에는 평탄화층(113)이 배치된다. 평탄화층(113)은 구동 트랜지스터(150) 및 제1 트랜지스터(160)의 상부를 평탄화하기 위한 층이다. 평탄화층(113)은 유기 물질로 이루어진 절연층일 수 있다. 평탄화층(113)에는 화소 전극(185)과 구동 트랜지스터(150)의 드레인 전극(154)을 연결하기 위한 제1 컨택홀(CH1), 화소 전극(185)과 제1 트랜지스터(160)의 소스 전극(163)을 연결하기 위한 제2 컨택홀(CH2), 및 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)을 연결하기 위한 제3 컨택홀(CH3)이 형성될 수 있다.Referring to FIG. 3, a
도 2 내지 도 4를 참조하면, 평탄화층(113) 상에는 추가 전극(170)이 배치된다. 추가 전극(170)은 공통 전극(180)과 함께 제2 스토리지 커패시터(SC2)를 구성하는 전극이다. 추가 전극(170)은 공통 전극(180)의 적어도 일부 영역과 중첩되어 배치된다. 그리고, 추가 전극(170)은 화소 전극(185)과 구동 트랜지스터(150)의 드레인 전극(154)을 연결하기 위한 제1 컨택홀(CH1)이 형성된 영역 및 화소 전극(185)과 제1 트랜지스터(160)의 소스 전극(163)을 연결하기 위한 제2 컨택홀(CH2)에는 배치되지 않을 수 있다. 그리고, 추가 전극(170)은 평탄화층(113)에 형성된 제3 컨택홀(CH3)을 통하여 제1 트랜지스터(160)의 드레인 전극(164)과 연결된다. 2 to 4, an
도 3을 참조하면, 추가 전극(170) 및 평탄화층(113) 상에는 제2 패시베이션층(114)이 배치된다. 제2 패시베이션층(114)은 구동 트랜지스터(150) 및 제1 트랜지스터(160) 등의 소자를 보호하기 위한 절연층이다. 제2 패시베이션층(114)은 제1 패시베이션층(112)과 동일한 물질로 이루어질 수 있으며, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 이루어질 수 있으나, 이에 제한되지는 않는다. Referring to FIG. 3, a
도 2 내지 도 4를 참조하면, 제2 패시베이션층(114) 상에는 공통 전극(180)이 배치된다. 공통 전극(180)은 화소 전극(185)과 함께 전계를 형성하는 전극이다. 구체적으로, 공통 전극(180)은 제2 패시베이션층(114) 상에서 도 2에 도시된 제1 홀(H1), 제2 홀(H2) 및 제3 홀(H3)을 제외한 영역 전체에 배치될 수 있다. 제1 홀(H1)은 제1 컨택홀(CH1)과 중첩되는 공통 전극(180)의 홀이고, 제2 홀(H2)은 제2 컨택홀(CH2)과 중첩되는 공통 전극(180)의 홀이며, 제3 홀(H3)은 제3 컨택홀(CH3)과 중첩되는 공통 전극(180)의 홀일 수 있다. 그리고, 공통 전극(180)의 적어도 일부 영역은 추가 전극(170)과 중첩될 수 있고, 공통 전극(180)과 추가 전극(170)이 중첩되는 영역에서 공통 전극(180)과 추가 전극(170)은 제2 스토리지 커패시터(SC2)를 구성할 수 있다. 그리고, 공통 전극(180)은 공통 배선(CL)과 연결되어 공통 배선(CL)으로부터 공통 전압(VC)을 인가받을 수 있다.2 to 4, a
도 3을 참조하면, 공통 전극(180) 및 제2 패시베이션층(114) 상에는 제3 패시베이션층(115)이 배치된다. 제3 패시베이션층(115)은 구동 트랜지스터(150) 및 제1 트랜지스터(160) 등의 소자를 보호하기 위한 절연층이다. 제3 패시베이션층(115)은 제2 패시베이션층(114)과 동일한 물질로 이루어질 수 있으며, 질화 실리콘(SiNx) 또는 산화 실리콘(SiOx) 등의 무기 물질로 이루어질 수 있다. 그러나, 이에 제한되지는 않는다. Referring to FIG. 3, a
도 2 내지 도 4를 참조하면, 제3 패시베이션층(115) 상에는 화소 전극(185)이 배치된다. 화소 전극(185)은 공통 전극(180)과 전계를 형성하기 위한 전극이다. 화소 전극(185)은 도 2에 도시된 것과 같이, 공통 전극(180) 중 적어도 일부 영역과 중첩되어 배치될 수 있으며, 빗살 무늬 형상으로 배치될 수 있다. 화소 전극(185)은 평탄화층(113), 제2 패시베이션층(114) 및 제3 패시베이션층(115)에 형성된 제1 컨택홀(CH1)을 통하여 구동 트랜지스터(150)의 드레인 전극(154)과 연결될 수 있다. 그리고, 화소 전극(185)은 평탄화층(113), 제2 패시베이션층(114) 및 제3 패시베이션층(115)에 형성된 제2 컨택홀(CH2)을 통하여 제1 트랜지스터(160)의 소스 전극(163)과 연결될 수 있다. Referring to FIGS. 2 to 4 , a
도 2 내지 도 4를 참조하면, 제3 패시베이션층(115) 상에는 연결 전극(119)이 배치된다. 연결 전극(119)은 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)을 전기적으로 연결시키기 위한 전극이다. 구체적으로, 연결 전극(119)은 제3 패시베이션층(115) 상에 형성되며, 평탄화층(113), 재1 패시베이션층(112), 제2 패시베이션층(114) 및 제3 패시베이션층(115)에 형성된 제3 컨택홀(CH3)을 통하여 추가 전극(170) 및 제1 트랜지스터(160)의 드레인 전극(164)과 연결된다. 이에, 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)은 연결 전극(119)에 의하여 전기적으로 연결될 수 있다. 연결 전극(119)은 화소 전극(185)과 동일층 상에서 동일한 물질로 이루어질 수 있으며, 이에, 화소 전극(185)과 동일한 공정을 통하여 형성될 수 있다.Referring to FIGS. 2 to 4 , a
이처럼, 연결 전극(119)에 의하여 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)이 전기적으로 연결됨으로써, 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)을 연결하기 위하여 형성되는 제3 컨택홀(CH3)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)과 동시에 평탄화층(113), 제2 패시베이션층(114) 및 제3 패시베이션층(115)에 형성될 수 있다. 이에, 추가 전극(170)과 제1 트랜지스터(160)의 드레인 전극(164)을 연결하기 위하여 별도의 마스크를 이용하여 제1 패시베이션층(112) 및 평탄화층(113)에만 형성되는 컨택홀을 형성하지 않고, 하나의 마스크로 제1 컨택홀(CH1), 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)을 동시에 형성할 수 있어, 공정에 소요되는 시간과 비용을 줄일 수 있다.In this way, the
도 3을 참조하면, 제3 패시베이션층(115) 및 화소 전극(185) 상에는 액정층(116)이 배치된다. 액정층(116)은 액정을 포함하는 층으로서, 전계에 의하여 빛을 투과하거나 차단할 수 있는 층이다. 구체적으로, 공통 전극(180)과 화소 전극(185)에 의하여 전계가 형성될 수 있고, 전계에 의하여 액정층(116)은 구동되어 빛을 차단하거나 투과시킬 수 있다. Referring to FIG. 3, the
도 3에는 도시되지 않았지만, 액정층(116) 하부에는 배향막이 배치될 수 있다. 배향막은 액정층(116)이 포함하는 액정 분자의 초기 배열을 일정한 방향으로 일치시키기 위한 구성 요소이다. Although not shown in FIG. 3, an alignment layer may be disposed below the
도 3을 참조하면, 액정층(116) 상에는 상부 기판(110B)이 배치된다. 상부 기판(110B)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 상부 기판(110B)은 상부 기판(110B) 하부에 배치되는 블랙 매트릭스(117) 및 컬러 필터(118) 등을 지지할 수 있다. 상부 기판(110B)은 하부 기판(110A)과 동일한 물질로 이루어질 수 있으며, 예를 들어, 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다.Referring to FIG. 3, an
도 3을 참조하면, 상부 기판(110B)의 하부에 블랙 매트릭스(117)가 배치된다. 블랙 매트릭스(117)는 블랙 매트릭스(117)의 하부에 배치되는 소자들이 표시 영역(AA)시인되는 것을 차단할 수 있다. 블랙 매트릭스(117)는 표시 영역(AA) 중 복수의 화소(PX)를 제외한 영역에 배치된다. 즉, 블랙 매트릭스(117)는 복수의 화소(PX)와 중첩되는 영역을 제외한 표시 영역(AA) 전체에 배치되어, 복수의 화소(PX) 사이에 배치된 게이트 배선(GL)과 구동 트랜지스터(150) 등의 소자가 시인되는 것을 차단할 수 있다. Referring to FIG. 3, a
도 3을 참조하면, 상부 기판(110B) 하부에는 컬러 필터(118)가 배치된다. 컬러 필터(118)는 일면으로 입사된 광 중 특정 파장 대역의 광만을 투과시킴으로써, 유색 광으로 투과시킬 수 있는 필터이다. 컬러 필터(118)는 적색 컬러 필터, 녹색 컬러 필터 및 청색 컬러 필터를 포함할 수 있다. 적색 컬러 필터는 적색 염료 또는 안료를 포함하며, 적색 화소에 배치되어 적색광만을 투과시킬 수 있다. 녹색 컬러 필터는 녹색 염료 또는 안료를 포함하며, 녹색 화소에 배치되어 녹색광만을 투과시킬 수 있다. 그리고, 청색 컬러 필터는 청색 염료 또는 안료를 포함하며, 청색 화소에 배치되어 청색광만을 투과시킬 수 있다.Referring to FIG. 3, a
그리고, 도 3을 참조하면, 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1) 및 제2 스토리지 커패시터(SC2)를 포함한다. 스토리지 커패시터(SC)는 화소 전극(185)과 공통 전극(180) 사이의 전압을 유지시키는 역할을 수행하는 커패시터이다. And, referring to FIG. 3, the storage capacitor SC includes a first storage capacitor SC1 and a second storage capacitor SC2. The storage capacitor (SC) is a capacitor that maintains the voltage between the
구체적으로, 제1 스토리지 커패시터(SC1)는 화소 전극(185)은 공통 전극(180)으로 구성되는 커패시터이다. 제1 스토리지 커패시터(SC1)는 화소 전극(185)과 공통 전극(180)이 중첩되는 영역에 형성될 수 있다. Specifically, the first storage capacitor SC1 is a capacitor in which the
그리고, 제2 스토리지 커패시터(SC2)는 공통 전극(180)과 추가 전극(170)으로 구성되는 커패시터이다. 제2 스토리지 커패시터(SC2)는 공통 전극(180)과 추가 전극(170)이 중첩되는 영역에 형성될 수 있다.And, the second storage capacitor SC2 is a capacitor composed of a
이하에서는 스토리지 커패시터(SC)의 구체적인 구동 방식에 대하여 보다 상세히 설명하기 위하여 도 5a 및 도 5b를 함께 참조한다.Hereinafter, FIGS. 5A and 5B will be referred to together for a more detailed description of the specific driving method of the storage capacitor (SC).
도 5a 및 도 5b는 본 발명의 일 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다. 도 5a는 제1 트랜지스터(160)가 오프된 경우의 회로도이며, 도 5b는 제1 트랜지스터(160)가 온된 경우의 회로도이다. 5A and 5B are circuit diagrams of one pixel of a display device according to an embodiment of the present invention. FIG. 5A is a circuit diagram when the
도 5a를 참조하면, 구동 트랜지스터(150)는 게이트 전극(151)에 연결된 게이트 배선(GL)으로부터 인가되는 게이트 전압(VG)에 의하여 온될 수 있다. 구동 트랜지스터(150)가 온될 경우, 데이터 배선(DL)으로부터 인가되는 데이터 전압(VD)이 구동 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)을 통해 화소 전극(185)에 인가될 수 있다. Referring to FIG. 5A , the driving
그리고, 도 5a를 참조하면, 앞서 설명한 것과 같이, 화소 전극(185)과 공통 전극(180)은 제1 스토리지 커패시터(SC1)를 구성할 수 있다. 공통 배선(CL)을 통하여 공통 전극(180)에는 공통 전압(VC)이 인가될 수 있고, 구동 트랜지스터(150)가 온됨에 따라 화소 전극(185)에 인가됨으로써, 화소 전극(185)과 공통 전극(180)으로 구성된 제1 스토리지 커패시터(SC1)에는 정전 용량이 저장될 수 있다.And, referring to FIG. 5A, as described above, the
그리고, 도 5a를 참조하면, 제1 트랜지스터(160)의 게이트 전극(161)에 연결된 제1 배선(L1)에는 제1 트랜지스터(160)를 오프시키는 게이트 로우 전압인 제1 전압(V1)가 인가될 수 있다. 이에, 제1 트랜지스터(160)는 오프될 수 있고, 제1 트랜지스터(160)의 소스 전극(163)에 연결된 화소 전극(185)에 인가되는 전압은 제1 트랜지스터(160)의 드레인 전극(164)에 연결된 추가 전극(170)에 전달되지 못할 수 있고, 추가 전극(170)은 플로팅될 수 있다. 이에, 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)에는 정전 용량이 저장되지 않을 수 있다. 따라서, 표시 장치(100)의 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1)가 저장하는 정전 용량만을 포함할 수 있고, 표시 장치(100)의 스토리지 커패시터(SC)는 저용량의 스토리지 커패시터일 수 있다. And, referring to FIG. 5A, a first voltage V1, which is a gate low voltage that turns off the
도 5b를 참조하면, 제1 트랜지스터(160)의 게이트 전극(161)에 연결된 제1 배선(L1)에는 제1 트랜지스터(160)를 온시키는 게이트 하이 전압인 제1 전압(V1)가 인가될 수 있다. 이에, 제1 트랜지스터(160)는 온될 수 있고, 제1 트랜지스터(160)의 소스 전극(163)에 연결된 화소 전극(185)에 인가되는 전압은 제1 트랜지스터(160)의 드레인 전극(164)에 연결된 추가 전극(170)에 전달될 수 있다. 즉, 추가 전극(170)에는 화소 전극(185)에 인가되는 전압이 전달될 수 있다. 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)에는 정전 용량이 저장될 수 있고, 표시 장치(100)의 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1)가 저장하는 정전 용량과 제2 스토리지 커패시터(SC2)가 저장하는 정전 용량을 모두 포함할 수 있어, 도 5a의 스토리지 커패시터(SC)와 비교하여 정전 용량이 증가될 수 있다. Referring to FIG. 5B, a first voltage V1, which is a gate high voltage that turns on the
이처럼, 본 발명의 일 실시예에 따른 표시 장치(100)는 공통 전극(180)의 적어도 일부와 중첩되는 추가 전극(170)과 추가 전극(170)에 연결된 제1 트랜지스터(160)를 포함함으로써, 제1 트랜지스터(160)를 온시키거나 오프시킴에 따라 표시 장치(100)의 전체 스토리지 커패시터(SC)의 정전 용량을 변화시킬 수 있다. 앞서 설명한 것과 같이, 제1 배선(L1)에 게이트 로우 전압인 제1 전압(V1)을 인가하여 제1 트랜지스터(160)가 오프될 경우, 추가 전극(170)은 플로팅될 수 있고, 이에, 제2 스토리지 커패시터(SC2)는 정전 용량을 저장하지 못할 수 있다. 이와 반대로, 제1 배선(L1)에 게이트 하이 전압인 제1 전압(V1)을 인가하여 제1 트랜지스터(160)가 온될 경우, 추가 전극(160)에는 화소 전극(185)에 인가되는 전압이 인가될 수 있고, 이에, 제2 스토리지 커패시터(SC2)는 정전 용량을 저장할 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 제1 배선(L1)에 인가되는 제1 전압(V1)을 게이트 로우 전압 또는 게이트 하이 전압으로 변경함으로써, 표시 장치(100)의 스토리지 커패시터(SC)의 용량을 작거나 크게 변경시킬 수 있는 효과가 있다.As such, the
또한, 본 발명의 일 실시예에 따른 표시 장치(100)는, 표시 장치(100)의 스토리지 커패시터(SC)의 정전 용량을 자유롭게 변경함으로써, 고속 구동과 저속 구동 모두에 사용 가능한 표시 장치(100)를 제공할 수 있다. 예를 들어, 표시 장치(100)에 의하여 게임 프로그램 등이 진행되는 경우, 표시 장치(100)는 고속 구동될 수 있고, 예를 들면, 40Hz 이상이나 140Hz 이상으로 구동될 수 있다. 표시 장치(100)의 고속 구동 시, 제1 배선(L1)에는 제1 트랜지스터(160)를 오프 시키는 게이트 로우 전압의 제1 전압(V1)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 오프될 수 있고, 추가 전극(170)은 플로팅되어 제2 스토리지 커패시터(SC2)는 정전 용량을 저장하지 못할 수 있다. 따라서, 표시 장치(100)의 스토리지 커패시터(SC)의 정전용량은 상대적으로 감소될 수 있고, 표시 장치(100)의 충전 속도는 향상될 수 있다. 이에, 고속 구동인 표시 장치(100)의 충전 속도를 효과적으로 개선시킬 수 있다. In addition, the
이와 반대로, 표시 장치(100)에 의하여 게임 프로그램 이외의 일반적인 프로그램이 진행되는 경우, 표시 장치(100)는 소비 전력 저감을 위하여 저속 구동될 수 있고, 예를 들면, 30Hz 이하로 구동될 수 있다. 표시 장치(100)의 저속 구동 시, 제1 배선(L1)에는 제1 트랜지스터(160)를 온 시키는 게이트 하이 전압의 제1 전압(V1)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 온될 수 있고, 추가 전극(170)에는 화소 전극(185)에 인가되는 전압이 인가될 수 있다. 따라서, 추가 전극(170)과 공통 전극(180)으로 구성되는 제2 스토리지 커패시터(SC2)는 정전 용량을 저장할 수 있다. 이에, 표시 장치(100)의 스토리지 커패시터(SC)의 정전 용량은 상대적으로 증가될 수 있고, 저속 구동인 표시 장치(100)의 홀딩 특성은 향상될 수 있다.Conversely, when a general program other than a game program is run on the
이처럼, 본 발명의 일 실시예에 따른 표시 장치(100)는 저속 구동 및 고속 구동 각각에 알맞은 스토리지 커패시터(SC)의 정전 용량을 제1 배선(L1)에 인가하는 제1 전압(V1)을 조절하여 유동적으로 변경함으로써, 고속 구동 시의 충전 속도를 향상시킬 수 있고, 저속 구동 시의 소비 전력을 저감함과 동시에 홀딩 특성을 향상시킬 수 있다.In this way, the
도 6은 본 발명의 다른 실시예에 따른 표시 장치의 개략적인 블록도이다. 도 7은 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 평면도이다. 도 8는 도 7의 VIII-VIII'에 대한 단면도이다. 도 9는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다. 도 7은 도 6의 표시 장치(600)의 하나의 화소(PX)에 대한 개략적인 평면도이고, 도 9는 도 6의 표시 장치(600)의 하나의 화소(PX)에 대한 개략적인 회로도이다. 도 7의 평면도에서는 공통 전극(180), 액정층(116), 블랙 매트릭스(117), 컬러 필터(118) 및 상부 기판(110B)의 도시가 생략되었다. 도 6 내지 도 8의 표시 장치(600)는 도 1 내지 도 5b의 표시 장치(100)와 비교하여 제2 트랜지스터(690) 및 제2 배선(L2)을 더 포함한다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다. Figure 6 is a schematic block diagram of a display device according to another embodiment of the present invention. Figure 7 is a schematic plan view of one pixel of a display device according to another embodiment of the present invention. Figure 8 is a cross-sectional view taken along line VIII-VIII' of Figure 7. 9 is a circuit diagram of one pixel of a display device according to another embodiment of the present invention. FIG. 7 is a schematic plan view of one pixel (PX) of the
도 6 내지 도 9를 참조하면, 하부 기판(110A) 상에는 제2 배선(L2)이 배치된다. 제2 배선(L2)은 제2 전압(V2)을 복수의 화소(PX)에 전달하는 배선이다. 제2 배선(L2)은 게이트 배선(GL)과 동일한 방향인 제1 방향으로 연장되어 복수의 화소(PX) 사이에 배치되어 복수의 화소(PX)와 연결된다.Referring to FIGS. 6 to 9 , the second wiring L2 is disposed on the
도 7 내지 도 9를 참조하면, 하부 기판(110A) 상에는 제2 트랜지스터(690)가 배치된다. 제2 트랜지스터(690)는 공통 전극(180)에 인가되는 전압을 추가 전극(170)에 전달하기 위한 트랜지스터이다. 제2 트랜지스터(690)는 하부 기판(110A) 상에 배치된 게이트 전극(691), 게이트 전극(691) 상의 게이트 절연층(111) 상에 배치된 액티브층(692), 액티브층(692) 상에 배치된 소스 전극(693) 및 드레인 전극(694)을 포함한다. Referring to FIGS. 7 to 9 , a
구체적으로, 제2 트랜지스터(690)의 게이트 전극(691)은 제2 배선(L2)과 연결된다. 이에, 제2 트랜지스터(690)의 게이트 전극(691)은 제2 배선(L2)과 동일한 공정을 통하여 형성될 수 있다. Specifically, the
그리고, 제2 트랜지스터(690)의 드레인 전극(694)은 공통 배선(CL)과 연결된다. 이에, 제2 트랜지스터(690)의 드레인 전극(694)은 공통 배선(CL)과 동일한 공정을 통하여 형성될 수 있다. And, the
그리고, 제2 트랜지스터(690)의 소스 전극(693)은 추가 전극(170)과 연결된다. 제2 트랜지스터(690)의 소스 전극(693)은 제1 트랜지스터(160)의 드레인 전극(164)과 연결될 수 있고, 연결 전극(119)에 의하여 추가 전극(170)과 연결될 수 있다. And, the
그리고 도 8을 참조하면, 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1) 및 제2 스토리지 커패시터(SC2)를 포함한다. And referring to FIG. 8, the storage capacitor SC includes a first storage capacitor SC1 and a second storage capacitor SC2.
구체적으로, 제1 스토리지 커패시터(SC1)는 화소 전극(185)은 공통 전극(180)으로 구성되는 커패시터이다. 제1 스토리지 커패시터(SC1)는 화소 전극(185)과 공통 전극(180)이 중첩되는 영역에 형성될 수 있다. Specifically, the first storage capacitor SC1 is a capacitor in which the
그리고, 제2 스토리지 커패시터(SC2)는 공통 전극(180)과 추가 전극(170)으로 구성되는 커패시터이다. 제2 스토리지 커패시터(SC2)는 공통 전극(180)과 추가 전극(170)이 중첩되는 영역에 형성될 수 있다.And, the second storage capacitor SC2 is a capacitor composed of a
이하에서는 스토리지 커패시터(SC)의 구체적인 구동 방식에 대하여 보다 상세히 설명하기 위하여 도 10a 및 도 10b를 함께 참조한다.Hereinafter, FIGS. 10A and 10B will be referred to together for a more detailed description of the specific driving method of the storage capacitor (SC).
도 10a 및 도 10b는 본 발명의 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 회로도이다. 도 10a는 제1 트랜지스터(160)가 온되고 제2 트랜지스터(690)가 오프된 경우의 회로도이며, 도 10b는 제1 트랜지스터(160)가 오프되고 제2 트랜지스터(690)가 온된 경우의 회로도이다. 10A and 10B are circuit diagrams of one pixel of a display device according to another embodiment of the present invention. FIG. 10A is a circuit diagram when the
도 10a를 참조하면, 구동 트랜지스터(150)는 게이트 전극(151)에 연결된 게이트 배선(GL)으로부터 인가되는 게이트 전압(VG)에 의하여 온될 수 있다. 구동 트랜지스터(150)가 온될 경우, 데이터 배선(DL)으로부터 인가되는 데이터 전압(VD)는 구동 트랜지스터(150)의 소스 전극(153) 및 드레인 전극(154)을 통해 화소 전극(185)에 데이터 전압(VD)이 인가될 수 있다. Referring to FIG. 10A , the driving
그리고, 도 10a를 참조하면, 앞서 설명한 것과 같이, 화소 전극(185)과 공통 전극(180)은 제1 스토리지 커패시터(SC1)를 구성할 수 있다. 공통 배선(CL)을 통하여 공통 전극(180)에는 공통 전압(VC)이 인가될 수 있고, 구동 트랜지스터(150)가 온됨에 따라 데이터 전압(VD)이 화소 전극(185)에 인가됨으로써, 화소 전극(185)과 공통 전극(180)으로 구성된 제1 스토리지 커패시터(SC1)에는 정전 용량이 저장될 수 있다.And, referring to FIG. 10A, as described above, the
그리고, 도 10a를 참조하면, 제1 트랜지스터(160)의 게이트 전극(161)에 연결된 제1 배선(L1)에는 제1 트랜지스터(160)를 온시키는 게이트 하이 전압인 제1 전압(V1)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 온될 수 있고, 제1 트랜지스터(160)의 소스 전극(163)과 연결된 화소 전극(185)에 인가되는 전압은 제1 트랜지스터(160)의 드레인 전극(164)과 연결된 추가 전극(170)에 전달될 수 있다. 즉, 추가 전극(170)에는 화소 전극(185)에 인가되는 전압이 전달될 수 있다.And, referring to FIG. 10A, the first voltage V1, which is a gate high voltage that turns on the
그리고, 도 10a를 참조하면, 제1 트랜지스터(160)가 온되는 경우, 제2 트랜지스터(690)의 게이트 전극(691)에 연결된 제2 배선(L2)에는 제2 트랜지스터(690)를 오프시키는 게이트 로우 전압인 제2 전압(V2)이 인가될 수 있다. 이에, 제2 트랜지스터(690)는 오프될 수 있고, 제2 트랜지스터(690)의 소스 전극(693)과 드레인 전극(694)은 전기적으로 연결되지 않을 수 있다. 따라서, 제2 트랜지스터(690)의 드레인 전극(694)에 연결된 공통 전극(180)에 인가되는 전압은 제2 트랜지스터(690)의 소스 전극(693)에 연결된 추가 전극(170)에 전달되지 못할 수 있고, 추가 전극(170)에는 제2 트랜지스터(690)의 소스 전극(693)과 연결된 화소 전극(185)에 인가되는 전압만이 전달될 수 있다. 이에, 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)에는 정전 용량이 저장될 수 있고, 표시 장치(600)의 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1)가 저장하는 정전 용량과 제2 스토리지 커패시터(SC2)가 저장하는 정전 용량을 모두 합한 정전 용량을 가질 수 있다.And, referring to FIG. 10A, when the
도 10b를 참조하면, 제1 트랜지스터(160)의 게이트 전극(161)에 연결된 제1 배선(L1)에는 제1 트랜지스터(160)를 오프시키는 게이트 로우 전압인 제1 전압(V1)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 오프될 수 있고, 제1 트랜지스터(160)의 소스 전극(163)에 연결된 화소 전극(185)에 인가되는 전압은 제1 트랜지스터(160)의 드레인 전극(164)에 연결된 추가 전극(160)에 전달되지 못할 수 있다. Referring to FIG. 10b, a first voltage V1, which is a gate low voltage that turns off the
그리고, 도 10b를 참조하면, 제1 트랜지스터(160)가 오프되는 경우, 제2 트랜지스터(690)의 게이트 전극(691)에 연결된 제2 배선(L2)에는 제2 트랜지스터(690)를 온시키는 게이트 하이 전압인 제2 전압(V2)이 인가될 수 있다. 이에, 제2 트랜지스터(690)는 온될 수 있고, 제2 트랜지스터(690)의 소스 전극(693)과 드레인 전극(694)은 전기적으로 연결될 수 있다. 따라서, 제2 트랜지스터(690)의 드레인 전극(694)과 연결된 공통 전극(180)에 인가되는 전압은 제2 트랜지스터(690)의 소스 전극(693)에 연결된 추가 전극(170)에 전달될 수 있다. 즉, 공통 전극(180)에 인가되는 전압은 추가 전극(170)에 전달될 수 있다. 이에, 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)의 두 전극에는 공통 전극(180)에 인가되는 전압이 동일하게 인가될 수 있고, 제2 스토리지 커패시터(SC2)는 정전 용량을 저장하지 못할 수 있다. 따라서, 표시 장치(600)의 스토리지 커패시터(SC)는 제1 스토리지 커패시터(SC1)가 저장하는 정전 용량만을 포함할 수 있고, 이에, 표시 장치(600)의 스토리지 커패시터(SC)는 도 10a의 경우와 비교하여 상대적으로 낮은 정전 용량을 가질 수 있다.And, referring to FIG. 10b, when the
이처럼, 본 발명의 다른 실시예에 따른 표시 장치(600)는 공통 전극(180) 중 적어도 일부와 중첩되는 추가 전극(170), 추가 전극(170)에 연결되는 제1 트랜지스터(160) 및 제2 트랜지스터(690)를 포함하고, 제1 트랜지스터(160) 및 제2 트랜지스터(690)를 선택적으로 온 시킴으로써, 전체 스토리지 커패시터(SC)의 정전 용량을 유동적으로 변화시킬 수 있다. 구체적으로, 앞서 설명한 것과 같이, 제1 배선(L1)에 게이트 하이 전압인 제1 전압(V1)을 인가하여 제1 트랜지스터(160)가 온될 경우, 제2 배선(L2)에는 게이트 로우 전압인 제2 전압(V2)을 인가하여 제2 트랜지스터(690)는 오프될 수 있다. 이 경우, 제1 트랜지스터(160)가 온 됨에 따라 화소 전극(185)에 인가되는 전압은 추가 전극(170)에 전달될 수 있고, 제2 트랜지스터(690)은 오프 됨에 따라 공통 전극(180)에 인가되는 전압은 추가 전극(170)에 전달되지 않을 수 있다. 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)는 정전 용량을 저장할 수 있고, 표시 장치(100)의 스토리지 커패시터(SC)의 정전 용량은 증가될 수 있다.As such, the
이와 반대로 제1 배선(L1)에 게이트 로우 전압인 제1 전압(V1)을 인가하여 제1 트랜지스터(160)가 오프될 경우, 제2 배선(L2)에는 게이트 하이 전압인 제2 전압(V2)을 인가하여 제2 트랜지스터(690)가 온될 수 있다. 이 경우, 제2 트랜지스터(690)가 온 됨에 따라 공통 전극(180)에 인가되는 전압은 추가 전극(170)에 전달될 수 있고, 제1 트랜지스터(160)가 오프 됨에 따라 화소 전극(185)에 인가되는 전압은 추가 전극(170)에 전달되지 않을 수 있다. 이에, 추가 전극(170)과 공통 전극(180)으로 구성된 제2 스토리지 커패시터(SC2)의 두 전극에는 동일한 전압이 인가되어 제2 스토리지 커패시터(SC2)는 정전 용량을 저장할 수 없을 수 있고, 표시 장치의 스토리지 커패시터(SC)의 정전 용량은 감소될 수 있다. Conversely, when the
따라서, 본 발명의 다른 실시예에 따른 표시 장치(600)는 제1 트랜지스터(160)가 온되고 제2 트랜지스터(690)가 오프되거나, 제1 트랜지스터(160)가 오프되고 제2 트랜지스터(690)가 온 됨으로써, 표시 장치(600)의 스토리지 커패시터(SC)의 정전 용량을 작거나 크게 변경시킬 수 있는 효과가 있다. Accordingly, in the
또한, 본 발명의 다른 실시예에 따른 표시 장치(600)는, 표시 장치(600)의 스토리지 커패시터(SC)의 정전 용량을 자유롭게 변경함으로써, 표시 장치(600)를 고속 구동과 저속 구동 모두에 사용 적합하도록 구동시킬 수 있다. 예를 들어, 표시 장치(600)에 의하여 게임 프로그램 등이 진행되는 경우, 표시 장치(600)는 고속 구동될 수 있고, 예를 들면, 40Hz 이상이나 140Hz 이상으로 구동될 수 있다. 이때, 제1 배선(L1)에는 제1 트랜지스터(160)를 오프 시키는 게이트 로우 전압의 제1 전압(V1)가 인가되고, 제2 배선(L2)에는 제2 트랜지스터(690)를 온 시키는 게이트 하이 전압의 제2 전압(V2)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 오프되고, 제2 트랜지스터(690)는 온될 수 있다. 따라서, 제2 스토리지 커패시터(SC2)는 정전 용량을 저장하지 못할 수 있다. 이에, 표시 장치(600)의 스토리지 커패시터(SC)의 정전용량은 상대적으로 감소될 수 있고, 고속 구동인 표시 장치(600)의 충전 속도는 향상될 수 있다. 이에, 고속 구동인 표시 장치(600)의 충전 속도를 효과적으로 개선시킬 수 있다. In addition, the
이와 반대로, 표시 장치(600)에 의하여 게임 프로그램 이외의 일반적인 프로그램이 진행되는 경우, 표시 장치(600)는 소비 전력 저감을 위하여 저속 구동될 수 있고, 예를 들면, 30Hz 이하로 구동될 수 있다. 이때, 제1 배선(L1)에는 제1 트랜지스터(160)를 온 시키는 게이트 하이 전압의 제1 전압(V1)이 인가되고, 제2 배선(L2)에는 제2 트랜지스터(690)를 오프 시키는 게이트 로우 전압의 제2 전압(V2)이 인가될 수 있다. 이에, 제1 트랜지스터(160)는 온될 수 있고, 제2 트랜지스터(690)는 오프될 수 있다. 따라서, 추가 전극(170)과 공통 전극(180)으로 구성되는 제2 스토리지 커패시터(SC2)는 정전 용량을 저장할 수 있다. 이에, 표시 장치(600)의 스토리지 커패시터(SC)의 정전 용량은 상대적으로 증가될 수 있고, 저속 구동인 표시 장치(600)의 홀딩 특성은 효과적으로 향상될 수 있다.Conversely, when a general program other than a game program is run on the
이처럼, 본 발명의 다른 실시예에 따른 표시 장치(600)는 저속 구동 및 고속 구동 각각에 알맞은 스토리지 커패시터(SC)의 정전 용량을 제1 트랜지스터(160)를 온시키고 제2 트랜지스터(690)를 오프시키거나, 제1 트랜지스터(160)를 오프시키고 제2 트랜지스터(690)를 온시킴으로써 유동적으로 변경할 수 있고, 이에, 고속 구동 시의 충전 속도를 향상시킬 수 있고, 저속 구동 시의 소비 전력을 저감함과 동시에 홀딩 특성을 향상시킬 수 있다.In this way, the
그리고, 본 발명의 다른 실시예에 따른 표시 장치(600)는 추가 전극(170)에 제2 트랜지스터(690)를 연결시켜, 제1 트랜지스터(160)가 오프될 경우, 제2 트랜지스터(690)가 온됨으로써, 공통 전극(180)에 인가되는 전압이 추가 전극(170)에 전달되도록 할 수 있다. 이에, 제2 스토리지 커패시터(SC2)를 구성하는 추가 전극(170)은 제1 트랜지스터(160)가 오프되는 경우일지라도 플로팅되지 않고 공통 전극(180)에 인가되는 전압이 인가될 수 있다. 따라서, 표시 장치(600)는 플로팅되는 전극을 포함하지 않을 수 있고, 플로팅되는 전극에 의한 신호 전달 불량 등의 구동 불량의 발생을 억제할 수 있는 효과가 있다. 이에, 보다 안정적으로 표시 장치(600)가 구동될 수 있다.In addition, the
도 11은 본 발명의 또 다른 실시예에 따른 표시 장치의 하나의 화소에 대한 개략적인 단면도이다. 도 11의 표시 장치(1100)는 도 1 내지 도 5b의 표시 장치(100)와 비교하여, 추가 전극(1170), 화소 전극(1185), 공통 전극(1180) 및 연결 전극(1119)이 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다. 11 is a schematic cross-sectional view of one pixel of a display device according to another embodiment of the present invention. The
도 11을 참조하면, 게이트 절연층(111) 상에 공통 배선(CL)이 배치된다. 공통 배선(CL)은 공통 전압을 복수의 화소(PX)에 전달하는 배선이다. 공통 배선(CL) 상에는 평탄화층(113)이 배치된다.Referring to FIG. 11, the common wiring CL is disposed on the
그리고, 도 11을 참조하면, 평탄화층(113) 상에는 공통 배선(CL)과 중첩되도록 추가 전극(1170)이 배치된다. 구체적으로, 추가 전극(1170)은 공통 배선(CL)과 평탄화층(113)을 사이에 두고 중첩되어 배치될 수 있다. 이에, 공통 배선(CL)과 추가 전극(1170)은 제2 스토리지 커패시터(SC2)를 구성할 수 있다. And, referring to FIG. 11 , an
그리고, 도 11을 참조하면, 제2 패시베이션층(114) 상에는 공통 전극(1180) 및 화소 전극(1185)이 배치된다. 공통 전극(1180) 및 화소 전극(1185)은 동일한 층 상에서 교대로 배치될 수 있다. 교대로 배치된 공통 전극(1180) 및 화소 전극(1185)은 제2 패시베이션층(114)의 표면과 동일한 방향의 수평 전계를 형성할 수 있다. 공통 전극(1180) 및 화소 전극(1185)은 동일한 물질로 이루어질 수 있고, 이에, 동일한 공정을 통하여 형성될 수 있다.And, referring to FIG. 11, a
도 11을 참조하면, 제2 패시베이션층(114) 상에서 화소 전극(1185)은 평탄화층(113), 제2 패시베이션층(114)에 형성된 제1 컨택홀(CH1)을 통하여 구동 트랜지스터(150)의 드레인 전극(154)과 연결될 수 있다. 그리고, 화소 전극(1185)은 평탄화층(113) 및 제2 패시베이션층(114)에 형성된 제2 컨택홀(CH2)을 통하여 제1 트랜지스터(160)의 소스 전극(163)과 연결될 수 있다. Referring to FIG. 11, on the
도 11을 참조하면, 화소 전극(1185)은 공통 전극(1180)과 함께 제1 스토리지 커패시터(SC1)를 구성할 수 있다. 제1 스토리지 커패시터(SC1)는 액정층(116)을 사이에 두고 화소 전극(1185)과 공통 전극(1180) 사이에 형성될 수 있다. Referring to FIG. 11, the
도 11을 참조하면, 제2 패시베이션층(114) 상에는 연결 전극(1119)이 배치된다. 연결 전극(1119)은 제2 패시베이션층(114) 상에서 제1 패시베이션층(112), 평탄화층(113) 및 제2 패시베이션층(114)에 형성된 제3 컨택홀(CH3)을 통하여 추가 전극(1170) 및 제1 트랜지스터(160)의 드레인 전극(164)과 연결된다. 이에, 추가 전극(1170)과 제1 트랜지스터(160)의 드레인 전극(164)은 연결 전극(1119)에 의하여 전기적으로 연결될 수 있다. 연결 전극(1119)은 화소 전극(1185)과 동일층 상에서 동일한 물질로 이루어질 수 있으며, 이에, 화소 전극(1185)과 동일한 공정을 통하여 형성될 수 있다.Referring to FIG. 11, a
이처럼, 연결 전극(1119)에 의하여 추가 전극(1170)과 제1 트랜지스터(160)의 드레인 전극(164)이 전기적으로 연결됨으로써, 추가 전극(1170)과 제1 트랜지스터(160)의 드레인 전극(164)을 연결하기 위하여 형성되는 제3 컨택홀(CH3)은 제1 컨택홀(CH1) 및 제2 컨택홀(CH2)과 동시에 제1 패시베이션층(112), 평탄화층(113) 및 제2 패시베이션층(114)에 형성될 수 있다. 이에, 추가 전극(1170)과 제1 트랜지스터(160)의 드레인 전극(164)을 연결하기 위하여 별도의 마스크를 이용하여 제1 패시베이션층(112) 및 평탄화층(113)에만 형성되는 컨택홀을 형성하지 않고, 하나의 마스크로 제1 컨택홀(CH1), 제2 컨택홀(CH2) 및 제3 컨택홀(CH3)을 동시에 형성할 수 있어, 공정에 소요되는 시간과 비용을 줄일 수 있다.In this way, the
한편, 도 11에 도시된 것과 같이, 추가 전극은 공통 배선(CL)의 하부에서 공통 배선(CL)과 중첩되어 형성될 수도 있다. 구체적으로, 공통 배선(CL)의 하부에 배치된 게이트 절연층(111) 하부에는 추가적인 절연층이 배치될 수 있고, 추가 전극은 추가적인 절연층과 게이트 절연층(111) 사이에서 공통 배선(CL)과 중첩되어 배치될 수 있다. 이에, 제2 스토리지 커패시터는 공통 배선(CL)과 공통 배선(CL)의 하부에 배치된 추가 전극으로 구성될 수도 있다.Meanwhile, as shown in FIG. 11, the additional electrode may be formed below the common wiring CL and overlap the common wiring CL. Specifically, an additional insulating layer may be disposed below the
본 발명의 또 다른 실시예에 따른 표시 장치(1100)는 공통 배선(CL)과 중첩되는 추가 전극(1170)과 추가 전극(1170)에 연결된 제1 트랜지스터(160)를 포함함으로써, 제1 트랜지스터(160)를 온시키거나 오프시킴에 따라 표시 장치(1100)의 전체 스토리지 커패시터(SC)의 정전 용량을 변화시킬 수 있다. 또한, 저속 구동 및 고속 구동 각각에 알맞은 스토리지 커패시터(SC)의 정전 용량을 제1 배선(L1)에 인가하는 제1 전압(V1)을 조절하여 유동적으로 변경함으로써, 고속 구동 시의 충전 속도를 향상시킬 수 있고, 저속 구동 시의 소비 전력을 저감함과 동시에 홀딩 특성을 향상시킬 수 있다.The
그리고, 본 발명의 또 다른 실시예에 따른 표시 장치(1100)는, 동일한 층상에 교대로 배치되는 화소 전극(1185) 및 공통 전극(1180)을 포함한다. 이에, 화소 전극(1185)과 공통 전극(1180)은 수직 전계가 아닌 수평 전계를 형성할 수 있는 효과가 있다.Additionally, the
본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.A display device according to embodiments of the present invention can be described as follows.
본 발명의 일 실시예에 따른 표시 장치는, 기판, 기판 상에 배치된 공통 전극, 기판 상에서 공통 전극 중 적어도 일부와 중첩하는 화소 전극, 기판 상에서 공통 전극 중 적어도 일부와 중첩하는 추가 전극, 및 기판 상에서 화소 전극에 인가된 전압을 추가 전극에 전달하도록 구성된 제1 트랜지스터를 포함할 수 있다.A display device according to an embodiment of the present invention includes a substrate, a common electrode disposed on the substrate, a pixel electrode overlapping at least a portion of the common electrode on the substrate, an additional electrode overlapping at least a portion of the common electrode on the substrate, and a substrate. It may include a first transistor configured to transfer the voltage applied to the pixel electrode to the additional electrode.
본 발명의 다른 특징에 따르면, 표시 장치는 공통 전극 및 화소 전극으로 구성된 제1 스토리지 커패시터, 및 공통 전극과 추가 전극으로 구성된 제2 스토리지 커패시터를 포함하는 스토리지 커패시터를 더 포함할 수 있다.According to another feature of the present invention, the display device may further include a storage capacitor including a first storage capacitor composed of a common electrode and a pixel electrode, and a second storage capacitor composed of a common electrode and an additional electrode.
본 발명의 또 다른 특징에 따르면, 표시 장치는, 기판 상에 배치되고 제1 트랜지스터와 연결된 제1 배선을 더 포함하며, 제1 트랜지스터는, 제1 배선과 연결된 게이트 전극, 화소 전극과 연결된 소스 전극, 및 추가 전극과 연결된 드레인 전극을 포함할 수 있다.According to another feature of the present invention, the display device further includes a first wiring disposed on a substrate and connected to a first transistor, wherein the first transistor includes a gate electrode connected to the first wiring and a source electrode connected to the pixel electrode. , and may include a drain electrode connected to an additional electrode.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터가 온(on)될 경우, 추가 전극에는 화소 전극에 인가되는 전압이 인가되며, 제1 트랜지스터가 오프(off)될 경우, 추가 전극은 플로팅(floating)될 수 있다.According to another feature of the present invention, when the first transistor is turned on, the voltage applied to the pixel electrode is applied to the additional electrode, and when the first transistor is turned off, the additional electrode is floating. ) can be.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되고, 추가 전극에 공통 전극에 인가되는 전압을 전달하도록 구성된 제2 트랜지스터를 더 포함할 수 있다.According to another feature of the present invention, the display device may further include a second transistor disposed on the substrate and configured to transmit the voltage applied to the common electrode to the additional electrode.
본 발명의 또 다른 특징에 따르면, 표시 장치는 기판 상에 배치되고 제2 트랜지스터와 연결된 제2 배선, 및 공통 배선을 더 포함하며, 제2 트랜지스터는, 제2 배선과 연결된 게이트 전극, 공통 배선과 연결된 소스 전극, 및 추가 전극과 연결된 드레인 전극을 포함할 수 있다.According to another feature of the present invention, the display device further includes a second wire disposed on a substrate and connected to the second transistor, and a common wire, wherein the second transistor includes a gate electrode connected to the second wire, a common wire, and It may include a connected source electrode, and a drain electrode connected to an additional electrode.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터가 온될 경우, 제2 트랜지스터는 오프되고, 제1 트랜지스터가 오프될 경우, 제2 트랜지스터는 온될 수 있다.According to another feature of the present invention, when the first transistor is turned on, the second transistor can be turned off, and when the first transistor is turned off, the second transistor can be turned on.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터가 온되고, 제2 트랜지스터가 오프될 경우, 추가 전극에는 화소 전극에 인가되는 전압이 인가되며, 제1 트랜지스터가 오프되고, 제2 트랜지스터가 온될 경우, 추가 전극에는 공통 전극에 인가되는 전압이 인가될 수 있다.According to another feature of the present invention, when the first transistor is turned on and the second transistor is turned off, the voltage applied to the pixel electrode is applied to the additional electrode, and when the first transistor is turned off and the second transistor is turned on. , the voltage applied to the common electrode may be applied to the additional electrode.
본 발명의 또 다른 특징에 따르면, 공통 전극과 화소 전극은 절연층을 사이에 두고 서로 다른 층에 배치될 수 있다.According to another feature of the present invention, the common electrode and the pixel electrode may be disposed on different layers with an insulating layer interposed therebetween.
본 발명의 또 다른 특징에 따르면, 공통 전극과 화소 전극은 동일 층 상에서 교대로 엇갈려 배치될 수 있다.According to another feature of the present invention, the common electrode and the pixel electrode may be alternately arranged on the same layer.
본 발명의 다른 실시예에 따른 표시 장치는 게이트 배선 및 데이터 배선, 게이트 배선과 연결된 게이트 전극, 데이터 배선과 연결된 소스 전극, 및 드레인 전극을 갖는 구동 트랜지스터, 구동 트랜지스터의 드레인 전극과 연결된 화소 전극, 화소 전극과 전계를 형성하는 공통 전극, 게이트 배선과 상이한 배선과 연결된 게이트 전극, 화소 전극과 연결된 소스 전극, 및 드레인 전극을 갖는 제1 트랜지스터, 제1 트랜지스터의 드레인 전극과 연결된 추가 전극을 포함하고, 화소 전극과 공통 전극은 제1 스토리지 커패시터를 구성하고, 공통 전극과 추가 전극은 제2 스토리지 커패시터를 구성할 수 있다.A display device according to another embodiment of the present invention includes a driving transistor having a gate wire and a data wire, a gate electrode connected to the gate wire, a source electrode connected to the data wire, and a drain electrode, a pixel electrode connected to the drain electrode of the driving transistor, and a pixel electrode. A common electrode forming an electric field with the electrode, a gate electrode connected to a gate wire and a different wire, a source electrode connected to the pixel electrode, a first transistor having a drain electrode, an additional electrode connected to the drain electrode of the first transistor, and a pixel electrode. The electrode and the common electrode may constitute a first storage capacitor, and the common electrode and the additional electrode may constitute a second storage capacitor.
본 발명의 다른 특징에 따르면, 제1 트랜지스터가 온될 경우, 화소 전극과 추가 전극은 전기적으로 연결되며, 제1 트랜지스터가 오프될 경우, 추가 전극은 플로팅될 수 있다.According to another feature of the present invention, when the first transistor is turned on, the pixel electrode and the additional electrode are electrically connected, and when the first transistor is turned off, the additional electrode may be floating.
본 발명의 또 다른 특징에 따르면, 표시 장치는 제1 트랜지스터의 게이트 전극과 전기적으로 분리된 게이트 전극, 공통 전극과 연결된 소스 전극, 및 추가 전극과 연결된 드레인 전극을 갖는 제2 트랜지스터를 더 포함할 수 있다.According to another feature of the present invention, the display device may further include a second transistor having a gate electrode electrically separated from the gate electrode of the first transistor, a source electrode connected to a common electrode, and a drain electrode connected to an additional electrode. there is.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터의 게이트 전극에 게이트 하이 전압이 인가되는 경우, 제2 트랜지스터의 게이트 전극에 게이트 로우 전압이 인가되고, 제1 트랜지스터의 게이트 전극에 게이트 로우 전압이 인가되는 경우, 제2 트랜지스터의 게이트 전극에 게이트 하이 전압이 인가될 수 있다.According to another feature of the present invention, when a gate high voltage is applied to the gate electrode of the first transistor, a gate low voltage is applied to the gate electrode of the second transistor, and a gate low voltage is applied to the gate electrode of the first transistor. In this case, a gate high voltage may be applied to the gate electrode of the second transistor.
본 발명의 또 다른 특징에 따르면, 제1 트랜지스터 및 제2 트랜지스터의 동작에 따라, 추가 전극에는 화소 전극과 공통 전극 중 어느 하나에 인가되는 전압과 동일한 전압이 인가될 수 있다.According to another feature of the present invention, depending on the operation of the first transistor and the second transistor, the same voltage as the voltage applied to either the pixel electrode or the common electrode may be applied to the additional electrode.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made without departing from the technical spirit of the present invention. . Accordingly, the embodiments disclosed in the present invention are not intended to limit the technical idea of the present invention, but are for illustrative purposes, and the scope of the technical idea of the present invention is not limited by these embodiments. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. The scope of protection of the present invention should be interpreted in accordance with the claims below, and all technical ideas within the equivalent scope should be construed as being included in the scope of rights of the present invention.
100, 600, 1100: 표시 장치
110A: 하부 기판
110B: 상부 기판
111: 게이트 절연층
112: 제1 패시베이션층
113: 평탄화층
114: 제2 패시베이션층
115: 제3 패시베이션층
116: 액정층
117: 블랙 매트릭스
118: 컬러 필터
119, 1119: 연결 전극
120: 데이터 구동부
130: 레벨 시프터
135: 시프트 레지스터
140: 타이밍 컨트롤러
150: 구동 트랜지스터
151: 게이트 전극
152: 액티브층
153: 소스 전극
154: 드레인 전극
160: 제1 트랜지스터
161: 게이트 전극
162: 액티브층
163: 소스 전극
164: 드레인 전극
170, 1170: 추가 전극
180, 1180: 공통 전극
185, 1185: 화소 전극
690: 제2 트랜지스터
691: 게이트 전극
692: 액티브층
693: 소스 전극
694: 드레인 전극
AA: 표시 영역
NA: 비표시 영역
PX: 화소
GL: 게이트 배선
DL: 데이터 배선
CL: 공통 배선
SC: 스토리지 커패시터
SC1: 제1 스토리지 커패시터
SC2: 제2 스토리지 커패시터
L1: 제1 배선
L2: 제2 배선
VD: 데이터 전압
VG: 게이트 전압
VC: 공통 전압
V1: 제1 전압
V2: 제2 전압CH1: 제1 컨택홀
CH2: 제2 컨택홀
CH3: 제3 컨택홀
H1: 제1 홀
H2: 제2 홀
H3: 제3 홀100, 600, 1100: display device
110A: lower substrate
110B: Top board
111: Gate insulating layer
112: first passivation layer
113: Flattening layer
114: second passivation layer
115: third passivation layer
116: liquid crystal layer
117: Black Matrix
118: Color filter
119, 1119: connection electrode
120: data driving unit
130: level shifter
135: shift register
140: Timing controller
150: driving transistor
151: Gate electrode
152: active layer
153: source electrode
154: drain electrode
160: first transistor
161: Gate electrode
162: Active layer
163: source electrode
164: drain electrode
170, 1170: Additional electrodes
180, 1180: common electrode
185, 1185: Pixel electrode
690: second transistor
691: Gate electrode
692: Active layer
693: Source electrode
694: Drain electrode
AA: display area
NA: Non-display area
PX: pixel
GL: Gate wiring
DL: data wiring
CL: Common wiring
SC: storage capacitor
SC1: first storage capacitor
SC2: Second storage capacitor
L1: first wiring
L2: second wiring
VD: data voltage
VG: gate voltage
VC: common voltage
V1: first voltage
V2: Second voltage CH1: First contact hole
CH2: 2nd contact hole
CH3: Third contact hole
H1: Hole 1
H2: 2nd hole
H3: Hole 3
Claims (15)
상기 기판 상에 배치된 구동 트랜지스터;
상기 기판 상에 배치되고, 공통 전압이 인가되는 공통 전극;
상기 기판 상에서 상기 구동 트랜지스터의 드레인 전극과 연결되고, 상기 공통 전극 중 적어도 일부와 중첩하는 화소 전극;
상기 기판 상에서 상기 공통 전극 중 적어도 일부와 중첩하는 추가 전극;
상기 기판 상에서 상기 화소 전극에 인가된 전압을 상기 추가 전극에 전달하도록 구성된 제1 트랜지스터;
상기 기판 상에 배치되고, 상기 추가 전극에 상기 공통 전극에 인가되는 전압을 전달하도록 구성된 제2 트랜지스터;
상기 기판 상에 배치되고, 제1 전압 및 제2 전압을 출력하는 스캔 구동부 및 상기 제1 트랜지스터의 게이트 전극에 연결되어 상기 제1 전압을 공급하는 제1 배선; 및
상기 기판 상에 배치되고, 상기 스캔 구동부 및 상기 제2 트랜지스터의 게이트 전극에 연결되어 상기 제2 전압을 공급하는 제2 배선을 포함하고,
상기 공통 전극은
상기 화소 전극과 상기 구동 트랜지스터의 드레인 전극을 연결하기 위한 제1 컨택홀, 상기 화소 전극과 상기 제1 트랜지스터를 연결하기 위한 제2 컨택홀 및 상기 추가 전극과 상기 제1 트랜지스터를 연결하기 위한 제3 컨택홀과 중첩되지 않는, 표시 장치.Board;
a driving transistor disposed on the substrate;
a common electrode disposed on the substrate and to which a common voltage is applied;
a pixel electrode connected to the drain electrode of the driving transistor on the substrate and overlapping at least a portion of the common electrode;
an additional electrode overlapping at least a portion of the common electrode on the substrate;
a first transistor configured to transfer the voltage applied to the pixel electrode on the substrate to the additional electrode;
a second transistor disposed on the substrate and configured to transmit the voltage applied to the common electrode to the additional electrode;
a scan driver disposed on the substrate and outputting a first voltage and a second voltage, and a first wiring connected to a gate electrode of the first transistor to supply the first voltage; and
A second wiring disposed on the substrate and connected to the scan driver and the gate electrode of the second transistor to supply the second voltage,
The common electrode is
A first contact hole for connecting the pixel electrode and the drain electrode of the driving transistor, a second contact hole for connecting the pixel electrode and the first transistor, and a third contact hole for connecting the additional electrode and the first transistor. A display device that does not overlap the contact hole.
상기 공통 전극 및 상기 화소 전극으로 구성된 제1 스토리지 커패시터, 및 상기 공통 전극과 추가 전극으로 구성된 제2 스토리지 커패시터를 포함하는 스토리지 커패시터를 더 포함하는, 표시 장치.According to paragraph 1,
The display device further includes a storage capacitor including a first storage capacitor including the common electrode and the pixel electrode, and a second storage capacitor including the common electrode and an additional electrode.
상기 제1 트랜지스터는, 상기 제1 배선과 연결된 게이트 전극, 상기 화소 전극과 연결된 소스 전극, 및 상기 추가 전극과 연결된 드레인 전극을 포함하는, 표시 장치.According to paragraph 1,
The first transistor includes a gate electrode connected to the first wiring, a source electrode connected to the pixel electrode, and a drain electrode connected to the additional electrode.
상기 제1 트랜지스터가 온(on)될 경우, 상기 추가 전극에는 상기 화소 전극에 인가되는 전압이 인가되며,
상기 제1 트랜지스터가 오프(off)될 경우, 상기 추가 전극은 플로팅(floating)되는, 표시 장치.According to paragraph 1,
When the first transistor is turned on, the voltage applied to the pixel electrode is applied to the additional electrode,
When the first transistor is turned off, the additional electrode is floating.
상기 기판 상에 배치되고 상기 제2 트랜지스터와 연결된 공통 배선을 더 포함하며,
상기 제2 트랜지스터는, 상기 제2 배선과 연결된 게이트 전극, 상기 공통 배선과 연결된 소스 전극, 및 상기 추가 전극과 연결된 드레인 전극을 포함하는, 표시 장치.According to paragraph 1,
Further comprising a common wiring disposed on the substrate and connected to the second transistor,
The second transistor includes a gate electrode connected to the second wiring, a source electrode connected to the common wiring, and a drain electrode connected to the additional electrode.
상기 제1 트랜지스터가 온될 경우, 상기 제2 트랜지스터는 오프되고,
상기 제1 트랜지스터가 오프될 경우, 상기 제2 트랜지스터는 온되는, 표시 장치.According to paragraph 1,
When the first transistor is turned on, the second transistor is turned off,
When the first transistor is turned off, the second transistor is turned on.
상기 제1 트랜지스터가 온되고, 상기 제2 트랜지스터가 오프될 경우, 상기 추가 전극에는 상기 화소 전극에 인가되는 전압이 인가되며,
상기 제1 트랜지스터가 오프되고, 상기 제2 트랜지스터가 온될 경우, 상기 추가 전극에는 상기 공통 전극에 인가되는 전압이 인가되는, 표시 장치.In clause 7,
When the first transistor is turned on and the second transistor is turned off, the voltage applied to the pixel electrode is applied to the additional electrode,
When the first transistor is turned off and the second transistor is turned on, the voltage applied to the common electrode is applied to the additional electrode.
상기 공통 전극과 상기 화소 전극은 절연층을 사이에 두고 서로 다른 층에 배치되는, 표시 장치.According to paragraph 1,
The display device wherein the common electrode and the pixel electrode are disposed on different layers with an insulating layer interposed therebetween.
상기 게이트 배선과 연결된 게이트 전극, 상기 데이터 배선과 연결된 소스 전극, 및 드레인 전극을 갖는 구동 트랜지스터;
상기 구동 트랜지스터의 드레인 전극과 연결된 화소 전극;
공통 전압이 인가되어 상기 화소 전극과 전계를 형성하는 공통 전극;
제1 전압 및 제2 전압을 출력하는 스캔 구동부와 연결되어 상기 제1 전압을 공급하는 제1 배선;
상기 스캔 구동부와 연결되어 상기 제2 전압을 공급하는 제2 배선;
상기 제1 배선과 연결된 게이트 전극, 상기 화소 전극과 연결된 소스 전극, 및 드레인 전극을 갖는 제1 트랜지스터;
상기 제1 트랜지스터의 드레인 전극과 연결된 추가 전극; 및
상기 제2 배선과 연결된 게이트 전극, 상기 공통 전극과 연결된 소스 전극, 및 상기 추가 전극과 연결된 드레인 전극을 갖는 제2 트랜지스터를 포함하고,
상기 화소 전극과 상기 공통 전극은 제1 스토리지 커패시터를 구성하고,
상기 공통 전극과 상기 추가 전극은 제2 스토리지 커패시터를 구성하고,
상기 공통 전극은
상기 화소 전극과 상기 구동 트랜지스터의 드레인 전극을 연결하기 위한 제1 컨택홀, 상기 화소 전극과 상기 제1 트랜지스터를 연결하기 위한 제2 컨택홀 및 상기 추가 전극과 상기 제1 트랜지스터를 연결하기 위한 제3 컨택홀과 중첩하지 않는, 표시 장치.gate wiring and data wiring;
a driving transistor having a gate electrode connected to the gate wire, a source electrode connected to the data wire, and a drain electrode;
a pixel electrode connected to the drain electrode of the driving transistor;
a common electrode to which a common voltage is applied to form an electric field with the pixel electrode;
a first wiring connected to a scan driver that outputs a first voltage and a second voltage to supply the first voltage;
a second wiring connected to the scan driver to supply the second voltage;
a first transistor having a gate electrode connected to the first wiring, a source electrode connected to the pixel electrode, and a drain electrode;
an additional electrode connected to the drain electrode of the first transistor; and
A second transistor having a gate electrode connected to the second wiring, a source electrode connected to the common electrode, and a drain electrode connected to the additional electrode,
The pixel electrode and the common electrode constitute a first storage capacitor,
The common electrode and the additional electrode constitute a second storage capacitor,
The common electrode is
A first contact hole for connecting the pixel electrode and the drain electrode of the driving transistor, a second contact hole for connecting the pixel electrode and the first transistor, and a third contact hole for connecting the additional electrode and the first transistor. A display device that does not overlap the contact hole.
상기 제1 트랜지스터가 온될 경우, 상기 화소 전극과 상기 추가 전극은 전기적으로 연결되며,
상기 제1 트랜지스터가 오프될 경우, 상기 추가 전극은 플로팅되는, 표시 장치.According to clause 11,
When the first transistor is turned on, the pixel electrode and the additional electrode are electrically connected,
When the first transistor is turned off, the additional electrode is floating.
상기 제1 트랜지스터의 게이트 전극에 게이트 하이 전압이 인가되는 경우, 상기 제2 트랜지스터의 게이트 전극에 게이트 로우 전압이 인가되고,
상기 제1 트랜지스터의 게이트 전극에 게이트 로우 전압이 인가되는 경우, 상기 제2 트랜지스터의 게이트 전극에 게이트 하이 전압이 인가되는, 표시 장치.According to clause 11,
When a gate high voltage is applied to the gate electrode of the first transistor, a gate low voltage is applied to the gate electrode of the second transistor,
When a gate low voltage is applied to the gate electrode of the first transistor, a gate high voltage is applied to the gate electrode of the second transistor.
상기 제1 트랜지스터 및 상기 제2 트랜지스터의 동작에 따라, 상기 추가 전극에는 상기 화소 전극과 상기 공통 전극 중 어느 하나에 인가되는 전압과 동일한 전압이 인가되는, 표시 장치.According to clause 11,
According to the operation of the first transistor and the second transistor, the same voltage as the voltage applied to either the pixel electrode or the common electrode is applied to the additional electrode.
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