KR102628836B1 - Display device including current sensing function and method of controlling the same - Google Patents

Abstract

본 발명은 전류 센싱 기능을 갖는 표시장치에 관한 것으로서, 센싱 라인들에 연결된 다수의 픽셀들이 형성된 표시패널; 및 상기 센싱 라인들에 접속된 다수의 센싱 채널들을 통해 상기 픽셀들의 센싱전류를 입력 받아 상기 센싱전류를 전압값으로 샘플링하는 센싱동작 및 상기 샘플링된 전압값의 범위를 조정하는 스케일링 동작을 수행하는 센싱부를 포함한다. 센싱부는 상기 센싱전류를 입력 받는 반전 입력단자, 초기화용 기준전압을 입력 받는 비반전 입력단자, 적분값을 출력하는 출력단자를 포함한 앰프; 상기 센싱동작 시 상기 앰프의 반전 입력단자와 출력단자 사이에 접속되어 상기 반전 입력단자로 입력되는 상기 센싱전류를 저장하고, 상기 스케일링 동작 시 제1기준전압과 연결되는 적분 커패시터; 및 상기 센싱동작 시 상기 앰프에서 출력된 상기 적분값을 샘플링하고, 상기 스케일링 동작 시 상기 적분 커패시터와 병렬 연결되어 상기 샘플링된 적분값의 전압 범위를 스케일링하여 출력하는 통합 커패시터부;를 포함한다.The present invention relates to a display device having a current sensing function, comprising: a display panel having a plurality of pixels connected to sensing lines; And sensing to perform a sensing operation of receiving the sensing current of the pixels through a plurality of sensing channels connected to the sensing lines and sampling the sensing current into a voltage value, and a scaling operation of adjusting the range of the sampled voltage value. Includes wealth. The sensing unit includes an amplifier including an inverting input terminal for receiving the sensing current, a non-inverting input terminal for receiving a reference voltage for initialization, and an output terminal for outputting an integral value; An integrating capacitor connected between an inverting input terminal and an output terminal of the amplifier during the sensing operation to store the sensing current input to the inverting input terminal, and connected to a first reference voltage during the scaling operation; and an integrated capacitor unit that samples the integral value output from the amplifier during the sensing operation and is connected in parallel with the integral capacitor during the scaling operation to scale the voltage range of the sampled integral value and output the scaled voltage range.

Description

전류 센싱 기능을 갖는 표시장치 및 그 제어방법{DISPLAY DEVICE INCLUDING CURRENT SENSING FUNCTION AND METHOD OF CONTROLLING THE SAME}Display device with current sensing function and control method thereof {DISPLAY DEVICE INCLUDING CURRENT SENSING FUNCTION AND METHOD OF CONTROLLING THE SAME}

본 발명은 전류 센싱 기능을 갖는 표시장치 및 그 제어방법에 관한 것이다.The present invention relates to a display device having a current sensing function and a control method thereof.

유기발광 표시장치는 OLED를 각각 포함한 픽셀들을 매트릭스 형태로 배열하고 비디오 데이터의 계조에 따라 픽셀들의 휘도를 조절한다. 픽셀들 각각은 게이트전극과 소스전극 사이에 걸리는 전압에 따라 OLED에 흐르는 구동전류를 제어하는 구동 소자 즉, 구동 TFT(Thin Film Transistor)를 포함한다. OLED와 구동 TFT는 온도나 열화에 의해 그 전기적 특성이 변한다. OLED 및/또는 구동 TFT의 전기적 특성이 픽셀들마다 달라지면 동일 비디오데이터에 대해 픽셀들 간 휘도가 달라지므로 원하는 화상 구현이 어렵다.An organic light emitting display device arranges pixels, each including OLED, in a matrix form and adjusts the luminance of the pixels according to the gradation of video data. Each pixel includes a driving element, that is, a driving TFT (Thin Film Transistor), that controls the driving current flowing through the OLED according to the voltage applied between the gate electrode and the source electrode. The electrical characteristics of OLED and driving TFT change depending on temperature or deterioration. If the electrical characteristics of the OLED and/or the driving TFT vary for each pixel, the luminance between pixels for the same video data varies, making it difficult to realize a desired image.

OLED 또는 구동 TFT에 대한 전기적 특성 변화를 보상하기 위해 외부 보상 기술이 알려져 있다. 외부 보상 기술은 OLED나 구동 TFT의 전기적 특성 변화를 센싱하고, 그 센싱 결과를 기초로 디지털 비디오 데이터를 변조하는 것이다. 외부 보상 기술에는 전압 센싱 방식과 전류 센싱 방식이 알려져 있다. 이 중 전류 적분기를 이용한 전류 센싱 방식은 저전류 및 고속 센싱이 가능하여 상대적으로 센싱 시간을 줄이는 데 유리하다. 이에, 전류 적분기를 이용한 전류 센싱 회로의 성능을 향상시키기 위한 연구가 계속되고 있다.External compensation techniques are known to compensate for changes in electrical characteristics for OLEDs or driving TFTs. External compensation technology senses changes in the electrical characteristics of OLED or driving TFT and modulates digital video data based on the sensing results. Voltage sensing method and current sensing method are known as external compensation technologies. Among these, the current sensing method using a current integrator is advantageous in relatively reducing sensing time as it enables low current and high-speed sensing. Accordingly, research is continuing to improve the performance of current sensing circuits using current integrators.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 픽셀들의 전류 특성을 감지할 수 있는 전류 센싱 기능을 갖는 표시장치 및 그 제어방법을 제공하는 것을 목적으로 한다.The purpose of the present invention to solve the problems of the above-described background technology is to provide a display device with a current sensing function capable of detecting current characteristics of pixels and a control method thereof.

또한, 본 발명은 픽셀들의 전류 특성을 감지할 수 있는 센싱 회로의 사이즈를 감소시키고, 결과적으로 데이터 드라이브 IC의 사이즈도 감소시키는 것을 목적으로 한다.Additionally, the present invention aims to reduce the size of a sensing circuit capable of detecting current characteristics of pixels and, consequently, to reduce the size of a data drive IC.

또한, 센싱 회로의 사이즈는 감소되지만 전류 센싱 성능은 보장할 수 있는 전류 센싱 기능을 갖는 표시장치 및 그 제어방법을 제공하는 것을 목적으로 한다.Another object of the present invention is to provide a display device with a current sensing function and a control method thereof that can guarantee current sensing performance while reducing the size of the sensing circuit.

상술한 과제 해결 수단으로 본 발명의 전류 센싱 기능을 갖는 표시장치는, 센싱 라인들에 연결된 다수의 픽셀들이 형성된 표시패널; 및 상기 센싱 라인들에 접속된 다수의 센싱 채널들을 통해 상기 픽셀들의 센싱전류를 입력 받아 상기 센싱전류를 전압값으로 샘플링하는 센싱동작 및 상기 샘플링된 전압값의 범위를 조정하는 스케일링 동작을 수행하는 센싱부를 포함하고, 상기 센싱부는, 상기 센싱전류를 입력 받는 반전 입력단자, 초기화용 기준전압을 입력 받는 비반전 입력단자, 적분값을 출력하는 출력단자를 포함한 앰프; 상기 센싱동작 시 상기 앰프의 반전 입력단자와 출력단자 사이에 접속되어 상기 반전 입력단자로 입력되는 상기 센싱전류를 저장하고, 상기 스케일링 동작 시 제1기준전압과 연결되는 적분 커패시터; 및 상기 센싱동작 시 상기 앰프에서 출력된 상기 적분값을 샘플링하고, 상기 스케일링 동작 시 상기 적분 커패시터와 병렬 연결되어 상기 샘플링된 적분값의 전압 범위를 스케일링하여 출력하는 통합 커패시터부;를 포함한다.As a means of solving the above-described problem, a display device having a current sensing function of the present invention includes a display panel having a plurality of pixels connected to sensing lines; And sensing to perform a sensing operation of receiving the sensing current of the pixels through a plurality of sensing channels connected to the sensing lines and sampling the sensing current into a voltage value, and a scaling operation of adjusting the range of the sampled voltage value. An amplifier including a unit, wherein the sensing unit includes an inverting input terminal for receiving the sensing current, a non-inverting input terminal for receiving a reference voltage for initialization, and an output terminal for outputting an integral value; An integrating capacitor connected between an inverting input terminal and an output terminal of the amplifier during the sensing operation to store the sensing current input to the inverting input terminal, and connected to a first reference voltage during the scaling operation; and an integrated capacitor unit that samples the integral value output from the amplifier during the sensing operation and is connected in parallel with the integral capacitor during the scaling operation to scale the voltage range of the sampled integral value and output the scaled voltage range.

상기 적분 커패시터는, 상기 센싱동작 시 일단이 상기 앰프의 반전 입력단자와 연결되고 타단이 상기 출력단자와 연결되고, 상기 스케일링 동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 통합 커패시터부가 연결된 노드 A에 연결될 수 있다.The integrating capacitor has one end connected to the inverting input terminal of the amplifier and the other end connected to the output terminal during the sensing operation, and one end connected to the first reference voltage and the other end connected to the integrated capacitor unit during the scaling operation. It can be connected to node A.

상기 적분 커패시터는, 상기 앰프의 상기 반전 입력단자에 병렬 접속된 다수의 단위 커패시터들; 및 상기 단위 커패시터들 각각의 타단들을 상호 연결하거나 해제하는 단위 커패시터 스위치를 포함할 수 있다.The integrating capacitor includes a plurality of unit capacitors connected in parallel to the inverting input terminal of the amplifier; and a unit capacitor switch that connects or disconnects other ends of each of the unit capacitors.

상기 적분 커패시터의 양단에 접속된 제1스위치를 포함할 수 있다.It may include a first switch connected to both ends of the integrating capacitor.

상기 통합 커패시터부는, 상기 센싱동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 앰프의 출력단자가 연결되고, 상기 스케일링 동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 적분 커패시터가 연결된 노드 A에 연결되어 상기 적분 커패시터와 병렬 연결되는 통합 커패시터를 포함할 수 있다.The integrated capacitor unit has one end connected to the first reference voltage and the other end connected to the output terminal of the amplifier during the sensing operation, and one end connected to the first reference voltage and the other end connected to the integration capacitor during the scaling operation. It may include an integration capacitor connected to node A and connected in parallel with the integration capacitor.

상기 통합 커패시터부는, 상기 통합 커패시터의 타단과 상기 노드 A 간의 연결을 제어하는 제2스위치; 및 상기 적분 커패시터의 일단과 상기 제1기준전압 간의 연결을 제어하는 제4스위치를 포함할 수 있다.The integrated capacitor unit includes a second switch that controls the connection between the other end of the integrated capacitor and the node A; And it may include a fourth switch that controls the connection between one end of the integrating capacitor and the first reference voltage.

상기 스케일링 동작 시, 스케일링 비율은 로 설정되는 전류 센싱 기능을 갖는 표시장치. (여기서, CFB는 적분 커패시터의 커패시턴스, CTotal는 통합 커패시터의 커패시턴스다.)During the scaling operation, the scaling ratio is A display device with a current sensing function set to . (Here, CFB is the capacitance of the integral capacitor, and CTotal is the capacitance of the integrated capacitor.)

상기 통합 커패시터부는, 일단이 노드 A에 연결되고 타단이 노드 B에 연결된 통합 커패시터를 포함하고, 상기 센싱동작 시 상기 노드 A에는 상기 적분 커패시터의 일단이 연결되고, 상기 노드 B에는 상기 적분 커패시터의 타단이 연결되어 상기 적분 커패시터와 병렬 연결되고, 상기 스케일링 동작 시 상기 노드 A에는 상기 적분 커패시터의 일단과 상기 제1기준전압이 연결되고, 상기 노드 B에는 상기 적분 커패시터의 타단이 연결되어 상기 적분 커패시터와 병렬 연결될 수 있다.The integrated capacitor unit includes an integrated capacitor with one end connected to node A and the other end connected to node B. During the sensing operation, one end of the integrating capacitor is connected to node A, and the other end of the integrating capacitor is connected to node B. is connected and connected in parallel with the integrating capacitor, and during the scaling operation, one end of the integrating capacitor and the first reference voltage are connected to the node A, and the other end of the integrating capacitor is connected to the node B, so that the integrating capacitor and the Can be connected in parallel.

상기 통합 커패시터부는, 상기 적분 커패시터의 일단과 상기 노드 A 간의 연결을 제어하는 제2스위치; 및 상기 적분 커패시터의 타단과 상기 노드 B 간의 연결을 제어하는 제4스위치를 포함할 수 있다.The integrated capacitor unit includes a second switch that controls the connection between one end of the integrated capacitor and the node A; And it may include a fourth switch that controls the connection between the other end of the integrating capacitor and the node B.

상기 스케일링 동작 시, 스케일링 비율은 로 설정될 수 있다. (여기서, CFB는 적분 커패시터의 커패시턴스, CTotal는 통합 커패시터의 커패시턴스다.)During the scaling operation, the scaling ratio is It can be set to . (Here, CFB is the capacitance of the integral capacitor, and CTotal is the capacitance of the integrated capacitor.)

본 발명의 전류 센싱 기능을 갖는 표시장치의 제어방법은, 센싱 라인들에 연결된 다수의 픽셀들이 형성된 표시패널; 및 상기 센싱 라인들에 접속된 다수의 센싱 채널들을 통해 상기 픽셀들의 센싱전류를 입력 받아 상기 센싱전류를 전압값으로 샘플링하는 센싱동작 및 상기 샘플링된 전압값의 범위를 조정하는 스케일링 동작을 수행하는 센싱부를 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법에 있어서, 상기 센싱동작 시 상기 센싱전류를 입력 받는 반전 입력단자, 초기화용 기준전압을 입력 받는 비반전 입력단자, 적분값을 출력하는 출력단자를 포함한 앰프 및 상기 앰프의 상기 반전 입력단자와 상기 출력단자 사이에 접속된 적분 커패시터를 이용하여 상기 센싱전류의 적분값을 출력하는 단계; 통합 커패시터부에 상기 적분값을 샘플링하는 단계; 및 상기 스케일링 동작 시 상기 적분 커패시터와 상기 통합 커패시터부를 병렬 연결하여 상기 샘플링된 적분값의 전압 범위를 스케일링하여 출력하는 단계;를 포함한다.A method of controlling a display device having a current sensing function of the present invention includes a display panel having a plurality of pixels connected to sensing lines; And sensing to perform a sensing operation of receiving the sensing current of the pixels through a plurality of sensing channels connected to the sensing lines and sampling the sensing current into a voltage value, and a scaling operation of adjusting the range of the sampled voltage value. A control method of a display device having a current sensing function including a display device comprising: an inverting input terminal that receives the sensing current during the sensing operation, a non-inverting input terminal that receives a reference voltage for initialization, and an output terminal that outputs an integral value. outputting the integral value of the sensing current using an amplifier including an amplifier and an integration capacitor connected between the inverting input terminal and the output terminal of the amplifier; sampling the integral value in an integrated capacitor unit; and connecting the integration capacitor and the integrated capacitor unit in parallel during the scaling operation to scale and output the voltage range of the sampled integral value.

상기 센싱 동작 시, 상기 앰프의 입력단들과 출력단을 적분기 기준전압으로 초기화하는 초기화 기간을 포함할 수 있다.During the sensing operation, an initialization period may be included in which the input terminals and output terminals of the amplifier are initialized to the integrator reference voltage.

상기 스케일링 동작 시, 상기 적분 커패시터를 플로팅시키고, 상기 통합 커패시터부를 제1기준전압과 연결하는 스케일링 세팅기간을 포함할 수 있다.The scaling operation may include a scaling setting period in which the integration capacitor is floated and the integrated capacitor unit is connected to a first reference voltage.

상기 스케일링 세팅기간 이후에, 상기 플로팅 상태의 적분 커패시터를 상기 제1기준전압과 연결하는 적분 커패시터 초기화 기간을 포함할 수 있다.After the scaling setting period, an integration capacitor initialization period may be included for connecting the floating integration capacitor to the first reference voltage.

상기 적분 커패시터 초기화 기간 이후에, 상기 적분 커패시터와 상기 통합 커패시터부를 병렬 연결하여 상기 통합 커패시터부에 저장된 상기 적분값의 전압 범위를 스케일링하는 스케일링 기간을 포함할 수 있다.After the integration capacitor initialization period, a scaling period may be included in which the integration capacitor and the integrated capacitor unit are connected in parallel to scale the voltage range of the integrated value stored in the integrated capacitor unit.

본 발명의 실시예에 따른 전류 센싱 기능을 갖는 표시장치 및 그 제어방법은 센싱 회로 내의 커패시터들을 통합하여 사용함으로써, 센싱 회로설계 시 필요한 커패시터의 설계면적을 감소시킬 수 있고 결과적으로 센싱 회로의 사이즈 감소시킬 수 있다. 센싱 회로의 사이즈가 감소됨에 따라 결과적으로 데이터 드라이브 IC의 사이즈도 감소시키는 효과를 얻을 수 있다.The display device with a current sensing function and its control method according to an embodiment of the present invention integrates and uses capacitors in the sensing circuit, thereby reducing the design area of the capacitor required when designing the sensing circuit, resulting in a reduction in the size of the sensing circuit. You can do it. As the size of the sensing circuit is reduced, the size of the data drive IC can also be reduced.

또한, 본 발명은 적분기의 자체 커패시터 용량은 감소하지만, 센싱 회로의 전체 커패시터 용량은 유지할 수 있음으로 센싱회로의 전류센싱 성능을 보장할 수 있다.In addition, the present invention reduces the self-capacitor capacity of the integrator, but maintains the overall capacitor capacity of the sensing circuit, thereby ensuring the current sensing performance of the sensing circuit.

도 1은 본 발명의 실시예에 따른 전류 센싱 기능을 갖는 표시장치의 개략적인 블럭도이다.
도 2는 본 발명의 실시예에 따른 타이밍 제어부와 데이터 드라이버 IC를 이용한 외부 보상 회로의 구성을 개략적으로 보여주는 도면이다.
도 3은 본 발명의 실시예에 따른 센싱부의 구성을 간략히 보여주는 도면이다.
도 4는 본 발명의 제1실시예에 따른 센싱부의 구성을 상세히 보여주는 도면이다.
도 5는 본 발명의 제1실시예에 따른 센싱부의 동작 파형과, 동작 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다.
도 6은 본 발명의 제2실시예에 따른 센싱부의 구성을 도시한 도면이다.
도 7은 본 발명의 제2실시예에 따른 센싱부에 입력되는 신호 파형과, 신호 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다.
도 8 내지 도 12는 본 발명의 제2실시예에 따른 센싱부의 동작 방법을 설명하기 위한 도면들이다.
도 13은 본 발명의 제3실시예에 따른 센싱부의 구성을 도시한 도면이다.
도 14는 본 발명의 제3실시예에 따른 센싱부에 입력되는 신호 파형과, 신호 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다.
도 15 내지 도 19는 본 발명의 제3실시예에 따른 센싱부의 동작 방법을 설명하기 위한 도면들이다.1 is a schematic block diagram of a display device with a current sensing function according to an embodiment of the present invention.
Figure 2 is a diagram schematically showing the configuration of an external compensation circuit using a timing control unit and a data driver IC according to an embodiment of the present invention.
Figure 3 is a diagram briefly showing the configuration of a sensing unit according to an embodiment of the present invention.
Figure 4 is a diagram showing in detail the configuration of the sensing unit according to the first embodiment of the present invention.
Figure 5 is a diagram showing the operation waveform of the sensing unit according to the first embodiment of the present invention and the voltage change at each node according to the operation waveform.
Figure 6 is a diagram showing the configuration of a sensing unit according to a second embodiment of the present invention.
Figure 7 is a diagram showing the signal waveform input to the sensing unit according to the second embodiment of the present invention and the voltage change at each node according to the signal waveform.
8 to 12 are diagrams for explaining the operating method of the sensing unit according to the second embodiment of the present invention.
Figure 13 is a diagram showing the configuration of a sensing unit according to a third embodiment of the present invention.
Figure 14 is a diagram showing the signal waveform input to the sensing unit according to the third embodiment of the present invention and the voltage change at each node according to the signal waveform.
15 to 19 are diagrams for explaining the operating method of the sensing unit according to the third embodiment of the present invention.

본 명세서의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 명세서는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 명세서의 개시가 완전하도록 하며, 본 명세서가 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 명세서는 청구항의 범주에 의해 정의될 뿐이다. The advantages and features of the present specification and methods for achieving them will become clear by referring to the embodiments described in detail below along with the accompanying drawings. However, the present specification is not limited to the embodiments disclosed below and will be implemented in various different forms, but the present embodiments only serve to ensure that the disclosure of the present specification is complete, and that common knowledge in the technical field to which this specification pertains is provided. It is provided to fully inform those who have the scope of the invention, and this specification is only defined by the scope of the claims.

본 명세서의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 명세서가 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present specification are illustrative, and the present specification is not limited to the matters shown. Like reference numerals refer to like elements throughout the specification. When 'includes', 'has', 'consists of', etc. mentioned in the specification are used, other parts may be added unless '~ only' is used. When a component is expressed in the singular, the plural is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.When interpreting a component, it is interpreted to include the margin of error even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of a positional relationship, for example, if the positional relationship between two parts is described as 'on top', 'on top', 'at the bottom', 'next to ~', 'right next to' Alternatively, there may be one or more other parts placed between the two parts, unless 'directly' is used.

제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용될 수 있으나, 이 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 명세서의 기술적 사상 내에서 제2 구성요소일 수도 있다.First, second, etc. may be used to describe various components, but these components are not limited by these terms. These terms are merely used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the technical idea of the present specification.

명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다.Like reference numerals refer to substantially like elements throughout the specification.

이하, 첨부된 도면을 참조하여 본 명세서의 실시예를 상세히 설명한다. 이하의 설명에서, 본 명세서와 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 명세서의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. Hereinafter, embodiments of the present specification will be described in detail with reference to the attached drawings. In the following description, if it is determined that a detailed description of a known function or configuration related to the present specification may unnecessarily obscure the gist of the present specification, the detailed description will be omitted.

도 1은 본 발명의 실시예에 따른 표시장치의 개략적인 블럭도이다.1 is a schematic block diagram of a display device according to an embodiment of the present invention.

도 1을 참조하면, 표시장치는, 다수의 픽셀이 형성된 표시패널(10), 스캔 구동부(13), 데이터 드라이버 IC(12) 및 타이밍 제어부(11) 등을 포함한다.Referring to FIG. 1, the display device includes a display panel 10 on which a plurality of pixels are formed, a scan driver 13, a data driver IC 12, and a timing control unit 11.

표시패널(10)에는 다수의 데이터라인들(14A), 다수의 센싱라인들(14B) 및 다수의 스캔 라인들(15)이 배치된다. 다수의 데이터라인들(14A), 다수의 센싱라인들(14B) 및 다수의 스캔 라인들(15)의 교차 영역에는 픽셀들(PXL)이 배치된다. 픽셀들(PXL)은 빛을 발광하는 유기발광소자(이하 OLED)와 이를 구동하기 위한 구동 트랜지스터(이하 구동 TFT) 등을 각각 포함한다.A plurality of data lines 14A, a plurality of sensing lines 14B, and a plurality of scan lines 15 are disposed on the display panel 10. Pixels PXL are disposed in intersection areas of the data lines 14A, the sensing lines 14B, and the scan lines 15. The pixels (PXL) each include an organic light emitting device (hereinafter referred to as OLED) that emits light and a driving transistor (hereinafter referred to as driving TFT) for driving the same.

타이밍 제어부(11)는 영상 처리부로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(11)는 구동신호에 기초하여 스캔 구동부(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 드라이버 IC(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.The timing control unit 11 receives a data enable signal (DE) or a driving signal including a vertical synchronization signal, a horizontal synchronization signal, and a clock signal, as well as a data signal (DATA) from the image processing unit. The timing control unit 11 provides a gate timing control signal (GDC) for controlling the operation timing of the scan driver 13 based on the driving signal and a data timing control signal (DDC) for controlling the operation timing of the data driver IC 12. ) is output.

스캔 구동부(13)는 타이밍 제어부(11)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(13)는 스캔라인들(15)을 통해 스캔하이전압과 스캔로우전압으로 이루어진 스캔신호를 출력한다. 스캔 구동부(13)는 IC(Integrated Circuit) 형태로 형성되거나 표시패널(10)에 게이트인패널(Gate In Panel) 방식으로 형성될 수 있다.The scan driver 13 outputs a scan signal in response to the gate timing control signal (GDC) supplied from the timing control unit 11. The scan driver 13 outputs a scan signal consisting of a scan high voltage and a scan low voltage through the scan lines 15. The scan driver 13 may be formed in the form of an integrated circuit (IC) or may be formed in the display panel 10 using a gate in panel method.

데이터 드라이버 IC(12)는 타이밍 제어부(11)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 감마 기준전압을 기반으로 디지털 형태의 데이터신호(DATA)를 아날로그 형태의 데이터전압으로 변환한다.The data driver IC 12 converts the digital data signal DATA into an analog data voltage based on the gamma reference voltage in response to the data timing control signal DDC supplied from the timing control unit 11.

픽셀들(PXL)에 포함된 OLED나 구동 TFT와 같은 소자는 구동 시간에 비례하여 열화되고 특성(예를 들면 문턱전압)이 저하될 수 있다. 이를 보상하기 위해, 데이터 드라이버 IC(12)는 픽셀들(PXL) 중 적어도 하나의 픽셀에 포함된 소자의 특성을 센싱하고 센싱된 센싱 데이터(SD)를 타이밍 제어부(11)로 피드백한다. 타이밍 제어부(11)는 데이터 드라이버 IC(12)로부터 피드백된 센싱 데이터(SD)에 기초하여 픽셀(P)에 기입할 데이터신호(DATA)를 보정할 수 있다. 픽셀에 포함된 소자를 센싱하는 회로는 데이터 드라이버 IC(12)가 아닌 별도의 센싱 회로로 구현될 수 있다. 그러나 이하에서는 센싱 회로가 데이터 드라이버 IC(12)의 내부에 포함된 것을 일례로 설명한다.Elements such as OLED or driving TFT included in the pixels (PXL) may deteriorate in proportion to driving time and their characteristics (eg, threshold voltage) may deteriorate. To compensate for this, the data driver IC 12 senses the characteristics of the device included in at least one of the pixels PXL and feeds back the sensed data SD to the timing controller 11. The timing control unit 11 may correct the data signal DATA to be written to the pixel P based on the sensing data SD fed back from the data driver IC 12. The circuit that senses the elements included in the pixel may be implemented as a separate sensing circuit rather than the data driver IC 12. However, below, it will be explained as an example that the sensing circuit is included inside the data driver IC 12.

도 2는 본 발명의 실시예에 따른 타이밍 제어부와 데이터 드라이버 IC를 이용한 외부 보상 회로의 구성을 개략적으로 보여주는 도면이다.Figure 2 is a diagram schematically showing the configuration of an external compensation circuit using a timing control unit and a data driver IC according to an embodiment of the present invention.

도 2를 참조하면, 타이밍 제어부(11)는 데이터 보상을 위한 센싱 데이터(SD)가 저장되는 보상 메모리(28)와 센싱 데이터(SD)에 기초하여 픽셀(P)에 기입될 데이터신호(DATA)를 보상하는 보상부(26)를 포함한다.Referring to FIG. 2, the timing control unit 11 includes a compensation memory 28 in which sensing data (SD) for data compensation is stored and a data signal (DATA) to be written to the pixel (P) based on the sensing data (SD). It includes a compensation unit 26 that compensates.

타이밍 제어부(11)는 미리 정해진 센싱 프로세스에 따라 센싱 구동을 위한 제반 동작을 제어할 수 있다. 즉, 센싱 구동은 시스템 전원이 인가되고 있는 도중에 표시장치의 화면만 꺼진 상태, 예컨대, 대기모드, 슬립모드, 저전력모드 등에서 수행될 수도 있다. 단 이에 제한되지 않는다.The timing control unit 11 can control overall operations for sensing driving according to a predetermined sensing process. That is, the sensing drive may be performed in a state where only the screen of the display device is turned off while the system power is being applied, for example, in standby mode, sleep mode, or low power mode. However, it is not limited to this.

보상부(26)는 보상 메모리(28)에 저장된 센싱 데이터(SD)에 기초하여 픽셀(P)에 기입될 데이터신호(DATA)를 보정한 후 데이터 드라이브 IC(12)로 출력한다.The compensation unit 26 corrects the data signal DATA to be written to the pixel P based on the sensing data SD stored in the compensation memory 28 and then outputs it to the data drive IC 12.

데이터 드라이버 IC(12)는 픽셀(P)에 기입할 데이터전압을 출력하는 전압 공급부(20)와 픽셀(P)에 포함된 소자의 특성을 센싱하는 센싱부(24)를 포함한다.The data driver IC 12 includes a voltage supply unit 20 that outputs a data voltage to be written in the pixel P, and a sensing unit 24 that senses characteristics of elements included in the pixel P.

전압공급부(20)는 데이터라인(14A)에 연결된 데이터 채널을 통해 디스플레이용 데이터전압이나 센싱용 데이터전압을 출력할 수 있다. 전압공급부(20)는 다수의 데이터 채널을 가질 수 있다. 전압공급부(20)는 디지털 신호를 아날로그 신호로 변환하는 디지털-아날로그 변환기(Digital to Analog converter, DAC) 등을 포함하며 디스플레이용 데이터전압 또는 센싱용 데이터전압을 생성한다.The voltage supply unit 20 may output a data voltage for display or a data voltage for sensing through a data channel connected to the data line 14A. The voltage supply unit 20 may have multiple data channels. The voltage supply unit 20 includes a digital to analog converter (DAC) that converts digital signals into analog signals and generates data voltages for display or sensing.

전압공급부(20)는 디스플레이 구동 시 타이밍 제어부(11)가 제공하는 데이터 타이밍 제어신호(DDC)에 응답하여 디스플레이용 데이터전압을 생성한다. 전압공급부(20)는 디스플레이용 데이터전압을 데이터라인(14A)에 공급한다. 디스플레이 구동 시, 데이터라인(14A)에 공급된 디스플레이용 데이터전압은 디스플레이용 스캔신호(SCAN)의 턴 온 타이밍에 동기하여 픽셀(P)에 인가된다.The voltage supply unit 20 generates a data voltage for the display in response to a data timing control signal (DDC) provided by the timing control unit 11 when the display is driven. The voltage supply unit 20 supplies the data voltage for display to the data line 14A. When driving the display, the display data voltage supplied to the data line 14A is applied to the pixel P in synchronization with the turn-on timing of the display scan signal SCAN.

전압공급부(20)는 센싱 구동 시, 미리 설정된 센싱용 데이터전압을 생성한다. 전압공급부(20)는 센싱용 데이터전압을 데이터라인(14A)에 공급한다. 센싱 구동 시, 데이터라인(14A)에 공급된 센싱용 데이터전압은 센싱용 스캔신호(SCAN)의 턴 온 타이밍에 동기하여 픽셀(P)에 인가된다. 센싱용 데이터전압에 의해 픽셀(P)에 포함된 구동 TFT의 게이트-소스 간 전압이 프로그래밍되며, 구동 TFT의 게이트-소스 간 전압에 따라 구동 TFT에 흐르는 구동 전류가 결정된다.The voltage supply unit 20 generates a preset data voltage for sensing during sensing operation. The voltage supply unit 20 supplies data voltage for sensing to the data line 14A. During sensing operation, the sensing data voltage supplied to the data line 14A is applied to the pixel P in synchronization with the turn-on timing of the sensing scan signal SCAN. The voltage between the gate and source of the driving TFT included in the pixel (P) is programmed by the data voltage for sensing, and the driving current flowing through the driving TFT is determined according to the voltage between the gate and source of the driving TFT.

센싱부(24)는 센싱라인(14B)에 연결된 센싱 채널을 통해 표시패널(10)을 센싱할 수 있다. 센싱부(24)는 다수의 센싱 채널을 가질 수 있다. 센싱부(24)는 센싱라인(14B)을 통해 픽셀(P)에 포함된 소자의 특성을 센싱한다. 센싱부(24)는 픽셀(P)에 포함된 구동 TFT의 드레인전극과 OLED의 애노드전극 사이에 정의된 센싱 노드를 센싱할 수 있다. 센싱부(24)는 타이밍 제어부(11)의 제어에 의해 센싱 구동을 한다. 센싱부(24)는 픽셀(P)로부터 신호를 센싱 및 샘플링하고 샘플링 결과를 아날로그-디지털변환기(Analog to Digital converter, 이하, ADC라 함)로 변환하여 타이밍 제어부(11)로 출력한다.The sensing unit 24 can sense the display panel 10 through a sensing channel connected to the sensing line 14B. The sensing unit 24 may have multiple sensing channels. The sensing unit 24 senses the characteristics of the elements included in the pixel P through the sensing line 14B. The sensing unit 24 may sense a sensing node defined between the drain electrode of the driving TFT included in the pixel P and the anode electrode of the OLED. The sensing unit 24 performs sensing operation under the control of the timing control unit 11. The sensing unit 24 senses and samples a signal from the pixel P, converts the sampling result to an analog to digital converter (hereinafter referred to as an ADC), and outputs it to the timing control unit 11.

센싱 구동은 디스플레이 구동 중의 수직 블랭크 기간에서 수행되거나, 또는 디스플레이 구동이 시작되기 전의 파워 온 시퀀스 기간에서 수행되거나, 또는 디스플레이 구동이 끝난 후의 파워 오프 시퀀스 기간에서 수행될 수 있다. 단 이에 제한되지 않으며 센싱 구동은 디스플레이 구동 중의 수직 액티브 기간에서 수행되는 것도 가능하다. 수직 블랭크 기간은 입력 영상 데이터가 기입되지 않는 기간으로서, 1 프레임 분의 입력 영상 데이터가 기입되는 수직 액티브 구간들 사이마다 배치된다. 파워 온 시퀀스 기간은 구동 전원이 온 된 후부터 입력 영상이 표시될 때까지의 과도 기간을 의미한다. 파워 오프 시퀀스 기간은 입력 영상의 표시가 끝난 후부터 구동 전원이 오프될 때까지의 과도 기간을 의미한다.Sensing driving may be performed in a vertical blank period during display driving, in a power-on sequence period before display driving begins, or in a power-off sequence period after display driving ends. However, the present invention is not limited to this, and sensing driving can also be performed during the vertical active period during display driving. The vertical blank period is a period in which input video data is not written, and is disposed between vertical active sections in which one frame of input video data is written. The power-on sequence period refers to the transient period from when the driving power is turned on until the input image is displayed. The power-off sequence period refers to a transient period from when the input image is displayed until the driving power is turned off.

도 3은 본 발명의 실시예에 따른 센싱부(24)의 구성을 간략히 보여주는 도면이다.Figure 3 is a diagram briefly showing the configuration of the sensing unit 24 according to an embodiment of the present invention.

센싱부(24)는, 적분기(210), 샘플러(220), 스케일러(230) 및 아날로그-디지털변환기(240) 등을 포함할 수 있다.The sensing unit 24 may include an integrator 210, a sampler 220, a scaler 230, and an analog-to-digital converter 240.

적분기(210)는 표시패널(10)로부터 입력되는 센싱전류(IPXL)를 적분하여 적분값을 출력한다. The integrator 210 integrates the sensing current (IPXL) input from the display panel 10 and outputs an integrated value.

샘플러(220)는 센싱 기간 동안 적분기(210)로부터 출력된 적분값에 기초하여 샘플링 신호를 출력한다.The sampler 220 outputs a sampling signal based on the integrated value output from the integrator 210 during the sensing period.

스케일러(230)는 샘플러(220)를 통해 출력된 센싱 전류(IPXL)의 인식률을 높이기 위해 스케일링을 한다. 스케일러(230)는 센싱 전류(IPXL)를 아날로그-디지털변환기(240)의 입력 전압 범위에 맞추어 업 스케일링을 하거나 다운 스케일링을 할 수 있다. The scaler 230 performs scaling to increase the recognition rate of the sensing current (IPXL) output through the sampler 220. The scaler 230 can upscale or downscale the sensing current (IPXL) according to the input voltage range of the analog-to-digital converter 240.

아날로그-디지털변환기(240)는 샘플러(220)에서 출력되는 센싱전류(IPXL)의 샘플링 신호를 디지털 형태의 센싱 데이터(SD)로 변환하여 출력한다. The analog-to-digital converter 240 converts the sampling signal of the sensing current (IPXL) output from the sampler 220 into digital sensing data (SD) and outputs it.

도 4는 본 발명의 제1실시예에 따른 센싱부(24)의 구성을 상세히 도시한 회로도이고, 도 5는 도 4의 센싱부의 동작 파형과, 동작 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다.Figure 4 is a circuit diagram showing in detail the configuration of the sensing unit 24 according to the first embodiment of the present invention, and Figure 5 shows the operation waveform of the sensing unit of Figure 4 and the voltage change at each node according to the operation waveform. It is a drawing.

도 4를 참조하면, 각 센싱부(24)는 각 센싱 채널(CH)로부터 센싱전류(IPXL)를 입력 받는다. 각 센싱 채널(CH)들은 센싱라인(14B)과 연결되어 해당 센싱라인(14B)에 연결된 픽셀들의 센싱전류(IPXL)를 입력 받는다.Referring to FIG. 4, each sensing unit 24 receives a sensing current (IPXL) from each sensing channel (CH). Each sensing channel (CH) is connected to the sensing line (14B) and receives the sensing current (IPXL) of the pixels connected to the corresponding sensing line (14B).

센싱부(24)는 센싱전류(IPXL)를 입력 받아 적분값을 출력하는 적분기(210), 적분기(210)의 출력값을 샘플링하여 샘플링 신호를 출력하는 샘플러(220), 샘플링 신호의 전압 범위를 스케일링하는 스케일러(230)를 포함할 수 있다. 각 채널(CH)에서 스케일링된 샘플링 신호는 멀티플렉서(MUX)를 통해 하나의 아날로그-디지털변환기(240)로 전달되어 디지털 형태의 센싱 데이터(SD)로 출력될 수 있다. The sensing unit 24 includes an integrator 210 that receives the sensing current (IPXL) and outputs an integrated value, a sampler 220 that samples the output value of the integrator 210 and outputs a sampling signal, and scales the voltage range of the sampling signal. It may include a scaler 230 that does. The scaled sampling signal from each channel (CH) can be transmitted to one analog-to-digital converter 240 through a multiplexer (MUX) and output as sensing data (SD) in digital form.

적분기(210)는 반전 입력단자(-)와 비반전 입력단자(+) 및 출력단자를 갖는 앰프(AMP)를 포함한다. 앰프(AMP)의 반전 입력단자(-)와 출력단자 사이에는 적분 커패시터(CFB)가 연결되고, 적분 커패시터(CFB)의 양단에는 제1 스위치(SW1)가 연결된다. 앰프(AMP)의 반전 입력단자(-)에는 센싱전류(IPXL)가 입력되고 비 반전 입력단자(+)에는 적분기 기준전압(VREF)이 입력된다. The integrator 210 includes an amplifier (AMP) having an inverting input terminal (-), a non-inverting input terminal (+), and an output terminal. An integration capacitor (CFB) is connected between the inverting input terminal (-) and the output terminal of the amplifier (AMP), and a first switch (SW1) is connected to both ends of the integration capacitor (CFB). The sensing current (IPXL) is input to the inverting input terminal (-) of the amplifier (AMP), and the integrator reference voltage (VREF) is input to the non-inverting input terminal (+).

샘플러(220)는 샘플링 동작 시 턴온되는 제2스위치(SW2) 및 제4스위치(SW4)와 샘플링 커패시터(CSAM)를 포함한다. 앰프(AMP)에서 출력된 적분값은 제2스위치(SW2) 및 제4스위치(SW4)의 온/오프 동작에 따라 샘플링 커패시터(CSAM)에 샘플링된다. 샘플링 커패시터(CSAM)의 일단은 노드 A(Node A)에 연결되고 타단은 제2기준전압(EVREF2)과 연결된다. 제2스위치(SW2)는 앰프(AMP)의 출력단과 노드 A(Node A)를 연결하고 제4스위치(SW4)는 샘플링 커패시터(CSAM) 및 노드 C(Node C)와 제2기준전압(EVREF2)을 연결한다.The sampler 220 includes a second switch (SW2) and a fourth switch (SW4) that are turned on during a sampling operation, and a sampling capacitor (CSAM). The integrated value output from the amplifier (AMP) is sampled in the sampling capacitor (CSAM) according to the on/off operation of the second switch (SW2) and the fourth switch (SW4). One end of the sampling capacitor (CSAM) is connected to Node A and the other end is connected to the second reference voltage (EVREF2). The second switch (SW2) connects the output terminal of the amplifier (AMP) and Node A, and the fourth switch (SW4) connects the sampling capacitor (CSAM), Node C, and the second reference voltage (EVREF2). Connect.

스케일러(230)는 아날로그-디지털변환기(240)의 입력 전압 범위에 맞추어 샘플러(220)에서 출력된 샘플링 신호의 전압 범위를 스케일링한다. 이를 위해 스케일러(230)는 제3스위치(SW3), 제4스위치(SW4), 제5스위치(SW5)와 스케일러 커패시터(Cscaler)를 포함하고, 제1기준전압(EVREF1)을 입력 받아 샘플링 신호의 전압 범위를 스케일링할 수 있다. 스케일러 커패시터(Cscaler)의 일단은 노드 B(Node B)에 연결되고 타단은 제1기준전압(EVREF1)과 연결된다. 제3스위치(SW3)는 노드 A(Node A)와 노드 B(Node B)를 연결하고 제5스위치(SW5)는 스케일러 커패시터(Cscaler)가 연결된 노드 C(Node C)와 제1기준전압(EVREF1)을 연결한다. 제4스위치(SW4)는 샘플링 커패시터(CSAM)의 타단과 노드 C(Node C) 및 제2기준전압(EVREF2)을 연결한다.The scaler 230 scales the voltage range of the sampling signal output from the sampler 220 to match the input voltage range of the analog-to-digital converter 240. For this purpose, the scaler 230 includes a third switch (SW3), a fourth switch (SW4), a fifth switch (SW5), and a scaler capacitor (Cscaler), and receives the first reference voltage (EVREF1) to generate the sampling signal. The voltage range can be scaled. One end of the scaler capacitor (Cscaler) is connected to Node B and the other end is connected to the first reference voltage (EVREF1). The third switch (SW3) connects node A and node B, and the fifth switch (SW5) connects node C to which the scaler capacitor (Cscaler) is connected and the first reference voltage (EVREF1). ) connect. The fourth switch (SW4) connects the other end of the sampling capacitor (CSAM) to node C and the second reference voltage (EVREF2).

센싱부(24)로부터 센싱값을 얻어내기 위한 센싱 구동은 크게 센싱 기간(Tsen)과 스케일링 기간(Tscale)을 포함한다. 센싱 기간(Tsen)은 초기화 기간(tini)와 센싱 기간(tsen)을 포함하고 스케일링 기간(Tscale)은 스케일링 기간(tscale)과 레인지 변경 기간(tran)을 포함한다.The sensing drive to obtain the sensing value from the sensing unit 24 largely includes a sensing period (Tsen) and a scaling period (Tscale). The sensing period (Tsen) includes an initialization period (tini) and a sensing period (tsen), and the scaling period (Tscale) includes a scaling period (tscale) and a range change period (tran).

도 5는 도 4의 구성을 갖는 센싱부(24)의 동작을 설명하기 위한 파형도로서, 초기화 기간(tini), 센싱 기간(tsen), 스케일링 기간(tscale) 및 레인지 변경 기간(tran)을 포함하는 센싱 구동을 수행하는 경우를 예시한 것이다. FIG. 5 is a waveform diagram for explaining the operation of the sensing unit 24 having the configuration of FIG. 4, including an initialization period (tini), a sensing period (tsen), a scaling period (tscale), and a range change period (tran). This is an example of performing a sensing operation.

초기화 기간(tini)에는 적분기(210)의 제1스위치(SW1) 신호와 샘플러(220)의 제2스위치(SW2) 및 제4스위치(SW4) 신호가 턴온 레벨로 인가된다. 스케일러(230)의 제3스위치(SW3) 신호 및 제5스위치(SW5) 신호는 오프 레벨로 인가된다.During the initialization period (tini), the first switch (SW1) signal of the integrator 210 and the second switch (SW2) and fourth switch (SW4) signals of the sampler 220 are applied at the turn-on level. The third switch (SW3) signal and the fifth switch (SW5) signal of the scaler 230 are applied at an off level.

적분기(210)의 제1스위치(SW1) 신호가 턴온 레벨로 인가됨에 따라 초기화 스위치인 제1스위치(SW1)가 턴온된다. 이에, 앰프(AMP)는 이득이 1인 유닛 게인 버퍼로 동작한다. 초기화 기간(tini)에서 앰프(AMP)의 입력단자들(+,-)과 출력단은 모두 적분기 기준전압(VREF)으로 초기화된다. As the first switch (SW1) signal of the integrator 210 is applied at the turn-on level, the first switch (SW1), which is an initialization switch, is turned on. Accordingly, the amplifier (AMP) operates as a unit gain buffer with a gain of 1. In the initialization period (tini), the input terminals (+, -) and output terminals of the amplifier (AMP) are all initialized to the integrator reference voltage (VREF).

샘플러(220)의 제2스위치(SW2) 및 제4스위치(SW4) 신호가 턴온 레벨로 인가됨에 따라 제2스위치(SW2) 및 제4스위치(SW4)가 턴온된다. 제2스위치(SW2)는 앰프(AMP)의 출력단을 노드 A(Node A)와 연결하고 제4스위치(SW4)는 샘플링 커패시터(CSAM)와 제2기준전압(EVREF2)을 연결한다. 앰프(AMP)의 출력단은 적분기 기준전압(VREF)으로 초기화된 상태임으로 노드 A(Node A)의 전위도 적분기 기준전압(VREF)으로 설정된다. As the signals of the second switch (SW2) and the fourth switch (SW4) of the sampler 220 are applied at the turn-on level, the second switch (SW2) and the fourth switch (SW4) are turned on. The second switch (SW2) connects the output terminal of the amplifier (AMP) to Node A, and the fourth switch (SW4) connects the sampling capacitor (CSAM) and the second reference voltage (EVREF2). Since the output terminal of the amplifier (AMP) is initialized to the integrator reference voltage (VREF), the potential of Node A is also set to the integrator reference voltage (VREF).

스케일러(230)의 제3스위치(SW3) 신호 및 제5스위치(SW5) 신호는 오프 레벨로 인가됨에 따라 제3스위치(SW3) 및 제5스위치(SW5)는 오프된다. 제4스위치(SW4) 신호는 턴온 레벨로 인가되어 노드 C(Node C)는 제2기준전압(EVREF2)과 연결된다. 이에, 노드 C(Node C)는 제2기준전압(EVREF2)으로 설정된다.As the third switch (SW3) signal and the fifth switch (SW5) signal of the scaler 230 are applied at an off level, the third switch (SW3) and the fifth switch (SW5) are turned off. The fourth switch (SW4) signal is applied at the turn-on level, and node C is connected to the second reference voltage (EVREF2). Accordingly, Node C is set to the second reference voltage (EVREF2).

이상의 과정을 통해, 초기화 기간(tini)에 앰프(AMP)의 입력단자들(+,-)과 출력단의 노드 A(Node A)은 모두 적분기 기준전압(VREF)으로 초기화되고, 스케일러(230)의 스케일러 커패시터(Cscaler)의 타단과 연결된 노드 C(Node C)는 샘플링 커패시터(CSAM)의 제2기준전압(EVREF2)으로 설정된다.Through the above process, in the initialization period (tini), the input terminals (+, -) of the amplifier (AMP) and Node A of the output terminal are all initialized to the integrator reference voltage (VREF), and the scaler 230 Node C connected to the other end of the scaler capacitor (Cscaler) is set to the second reference voltage (EVREF2) of the sampling capacitor (CSAM).

센싱 기간(tsen)에는 적분기(210)의 제1스위치(SW1) 신호가 오프레벨로 인가되고 샘플러(220)와 스케일러(230)는 이전 상태를 그대로 유지한다. During the sensing period (tsen), the first switch (SW1) signal of the integrator 210 is applied at an off-level, and the sampler 220 and scaler 230 maintain their previous states.

적분기(210)의 제1스위치(SW1) 신호가 오프 레벨로 인가됨에 따라 초기화 스위치인 제1스위치(SW1)가 오프된다. 센싱 기간(Tsen)에 앰프(AMP)의 반전 입력단자(-)에 유입되는 센싱전류(IPXL)에 의해 적분 커패시터(CFB)의 양단 전위차는 센싱 시간이 경과 할수록, 즉 축적되는 센싱전류(IPXL)가 증가할수록 커진다. 그런데, 앰프(AMP)의 특성상 반전 입력단자(-) 및 비 반전입력단자(+)는 가상 접지(Virtual Ground)를 통해 쇼트되어 서로 간 전위차가 0이므로, 센싱 기간(Tsen)에서 반전 입력단자(-)의 전위는 적분 커패시터(CFB)의 전위차 증가에 상관없이 적분기 기준전압(VREF)으로 유지된다. 그 대신, 적분 커패시터(CFB)의 양단 전위차에 대응하여 앰프(AMP)의 출력단과 연결된 노드 A(Node A)의 전위가 △V만큼 낮아진다. 이러한 원리로 센싱 기간(Tsen)에서 채널(CH)로 입력되는 센싱전류(IPXL)는 적분 커패시터(CFB)를 통해 전압값인 적분값으로 출력된다. As the first switch (SW1) signal of the integrator 210 is applied at an off level, the first switch (SW1), which is an initialization switch, is turned off. The potential difference between both ends of the integrating capacitor (CFB) due to the sensing current (IPXL) flowing into the inverting input terminal (-) of the amplifier (AMP) during the sensing period (Tsen) increases as the sensing time elapses, that is, the accumulated sensing current (IPXL). It gets bigger as it increases. However, due to the characteristics of the amplifier (AMP), the inverting input terminal (-) and the non-inverting input terminal (+) are shorted through virtual ground and the potential difference between them is 0, so in the sensing period (Tsen), the inverting input terminal (+) is shorted through the virtual ground. The potential of -) is maintained as the integrator reference voltage (VREF) regardless of the increase in the potential difference of the integrating capacitor (CFB). Instead, the potential of Node A connected to the output terminal of the amplifier (AMP) is lowered by △V in response to the potential difference between the two ends of the integrating capacitor (CFB). According to this principle, the sensing current (IPXL) input to the channel (CH) in the sensing period (Tsen) is output as an integral value, which is a voltage value, through the integration capacitor (CFB).

적분기(210)에서 출력된 적분값은 제2기준전압(EVREF2)과 연결된 샘플링 커패시터(Csam)에 저장된다.The integrated value output from the integrator 210 is stored in the sampling capacitor (Csam) connected to the second reference voltage (EVREF2).

이상의 과정을 통해, 센싱 기간(tsen)에 노드 A(Node A)의 전위는 "VREF-△V"로 설정되고, 노드 B/(Node B)는 0V로 설정되고, 노드 C(Node C)는 제2기준전압(EVREF2)으로 설정된다.Through the above process, in the sensing period (tsen), the potential of Node A is set to "VREF-△V", Node B/(Node B) is set to 0V, and Node C is set to It is set as the second reference voltage (EVREF2).

스케일링 기간(tscale)에는 샘플러(220)의 제2스위치(SW2)에 오프 레벨 신호가 인가되고 및 제4스위치(SW4) 신호가 턴온 레벨로 인가된다. 스케일러(230)의 제3스위치(SW3) 신호 및 제4스위치(SW4) 신호는 턴온 레벨로 인가되고, 제5스위치(SW5) 신호는 오프 레벨로 인가된다.During the scaling period (tscale), an off-level signal is applied to the second switch (SW2) of the sampler 220, and the fourth switch (SW4) signal is applied at a turn-on level. The third switch (SW3) signal and the fourth switch (SW4) signal of the scaler 230 are applied at a turn-on level, and the fifth switch (SW5) signal is applied at an off level.

적분기(210)와 샘플러(220) 간을 연결하는 제2스위치(SW2)가 오프됨에 따라 적분기(210)와 샘플러(220) 간의 연결은 단절된다. As the second switch (SW2) connecting the integrator 210 and the sampler 220 is turned off, the connection between the integrator 210 and the sampler 220 is disconnected.

스케일러(230)의 제3스위치(SW3) 및 제4스위치(SW4)가 턴온 됨에 따라 샘플러(220)와 스케일러(230)가 연결된다. 이에, 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)가 병렬 연결되어 샘플링 커패시터(CSAM)에 저장된 센싱 전압이 스케일러 커패시터(Cscaler)로 전달된다. 제1기준전압(EVREF1)이 연결되는 제5스위치(SW5)가 오프된 상태를 유지하고, 제2기준전압(EVREF2)이 연결되는 제4스위치(SW4)가 턴온 상태를 유지함에 따라 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)에는 제2기준전압(EVREF2)이 연결된다. 이에, 노드 A(Node A)와 노드 B(Node B)의 전압은 로 설정된다. 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)에 설정되는 전압은 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)의 커패시턴스 비율에 의해 결정된다. 스케일러 커패시터(Cscaler)는 샘플링 커패시터(CSAM)에 비해 커패시턴스가 큰 값을 갖기 때문에 샘플링 커패시터(CSAM)에 저장된 전압보다 낮은 전위로 스케일링된 전압이 스케일러 커패시터(Cscaler)에 저장된다.As the third switch (SW3) and fourth switch (SW4) of the scaler 230 are turned on, the sampler 220 and the scaler 230 are connected. Accordingly, the sampling capacitor (CSAM) and the scaler capacitor (Cscaler) are connected in parallel, and the sensing voltage stored in the sampling capacitor (CSAM) is transmitted to the scaler capacitor (Cscaler). As the fifth switch (SW5) to which the first reference voltage (EVREF1) is connected remains turned off and the fourth switch (SW4) to which the second reference voltage (EVREF2) is connected remains turned on, the sampling capacitor ( A second reference voltage (EVREF2) is connected to CSAM) and a scaler capacitor (Cscaler). Accordingly, the voltages of Node A and Node B are is set to The voltage set at the sampling capacitor (CSAM) and the scaler capacitor (Cscaler) is determined by the capacitance ratio of the sampling capacitor (CSAM) and the scaler capacitor (Cscaler). Since the scaler capacitor (Cscaler) has a larger capacitance value than the sampling capacitor (CSAM), a voltage scaled to a potential lower than the voltage stored in the sampling capacitor (CSAM) is stored in the scaler capacitor (Cscaler).

이상의 과정을 통해, 스케일링 기간(tscale)에 샘플링 커패시터(CSAM)에 저장된 센싱 전압보다 낮은 전위로 스케일링된 전압이 스케일러 커패시터(Cscaler)에 저장된다.Through the above process, a voltage scaled to a potential lower than the sensing voltage stored in the sampling capacitor (CSAM) in the scaling period (tscale) is stored in the scaler capacitor (Cscaler).

레인지 변경 기간(tran)에는 스케일러(230)의 제3스위치(SW3) 신호 및 제4스위치(SW4) 신호는 오프 레벨로 인가되고, 제5스위치(SW5) 신호는 턴온 레벨로 인가된다.During the range change period (tran), the third switch (SW3) and fourth switch (SW4) signals of the scaler 230 are applied at an off level, and the fifth switch (SW5) signal is applied at a turn on level.

스케일러(230)의 제3스위치(SW3) 및 제4스위치(SW4)가 오프 됨에 따라 샘플러(220)와 스케일러(230) 간 연결이 단절된다. 제1기준전압(EVREF1)이 연결되는 제5스위치(SW5)가 턴온되어 스케일러 커패시터(Cscaler)에는 제1기준전압(EVREF1)이 연결된다. 이 전 단계까지 스케일러 커패시터(Cscaler)에는 제2기준전압(EVREF2)이 연결되어 있었으나, 레인지 변경 기간(tran)에 제1기준전압(EVREF1)이 연결됨으로 인해, 스케일러 커패시터(Cscaler)에 저장된 전압의 출력 범위가 조정될 수 있다. 제1기준전압(EVREF1)은 스케일러 커패시터(Cscaler)에 저장된 전압의 출력 범위를 아날로그-디지털변환기(240)의 입력 전압 범위로 변경할 수 있도록 설정된다.As the third switch (SW3) and fourth switch (SW4) of the scaler 230 are turned off, the connection between the sampler 220 and the scaler 230 is disconnected. The fifth switch (SW5) to which the first reference voltage (EVREF1) is connected is turned on, and the first reference voltage (EVREF1) is connected to the scaler capacitor (Cscaler). Until this step, the second reference voltage (EVREF2) was connected to the scaler capacitor (Cscaler), but as the first reference voltage (EVREF1) was connected during the range change period (tran), the voltage stored in the scaler capacitor (Cscaler) was changed. The output range can be adjusted. The first reference voltage (EVREF1) is set to change the output range of the voltage stored in the scaler capacitor (Cscaler) to the input voltage range of the analog-to-digital converter (240).

이러한 본 발명의 제1 실시예에 따른 센싱부(24)는 각 채널(CH)마다 연결되며 적분 커패시터(CFB), 샘플링 커패시터(CSAM) 및 스케일러 커패시터(Cscaler)의 세 종류의 커패시터를 포함한다. 커패시터의 개수가 감소할수록 설계면적을 감소시킬 수 있으며 결과적으로 데이터 드라이버 IC(12)의 사이즈를 감소시킬 수 있다. 이러한 점을 고려하여, 본 발명의 제2 실시예는 커패시터의 개수를 감소시킬 수 있는 설계방법을 예시한 것이다.The sensing unit 24 according to the first embodiment of the present invention is connected to each channel (CH) and includes three types of capacitors: an integration capacitor (CFB), a sampling capacitor (CSAM), and a scaler capacitor (Cscaler). As the number of capacitors decreases, the design area can be reduced and, as a result, the size of the data driver IC 12 can be reduced. Considering this, the second embodiment of the present invention illustrates a design method that can reduce the number of capacitors.

도 6은 본 발명의 제2실시예에 따른 센싱부의 구성을 도시한 도면이고, 도 7은 본 발명의 제2실시예에 따른 센싱부에 입력되는 신호 파형과, 신호 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다.Figure 6 is a diagram showing the configuration of the sensing unit according to the second embodiment of the present invention, and Figure 7 shows the signal waveform input to the sensing unit according to the second embodiment of the present invention, and the signal waveform at each node according to the signal waveform. This is a diagram showing the voltage change.

도 6을 참조하면, 각 센싱부(24)는 각 센싱 채널(CH)로부터 센싱전류(IPXL)를 입력 받는다. 각 센싱 채널(CH)들은 센싱라인(14B)과 연결되어 해당 센싱라인(14B)에 연결된 픽셀들의 센싱전류(IPXL)를 입력 받는다.Referring to FIG. 6, each sensing unit 24 receives a sensing current (IPXL) from each sensing channel (CH). Each sensing channel (CH) is connected to the sensing line (14B) and receives the sensing current (IPXL) of the pixels connected to the corresponding sensing line (14B).

센싱부(24)는 센싱전류(IPXL)를 입력 받아 적분값을 출력하는 적분기(210), 적분기(210)의 출력값을 샘플링하고 샘플링 신호의 전압 범위를 스케일링하는 통합 커패시터부(250)를 포함할 수 있다. 각 채널(CH)에서 스케일링된 샘플링 신호는 멀티플렉서(MUX)를 통해 하나의 아날로그-디지털변환기(240)로 전달되어 디지털 형태의 센싱 데이터(SD)로 출력될 수 있다. The sensing unit 24 includes an integrator 210 that receives the sensing current (IPXL) and outputs an integrated value, and an integrated capacitor unit 250 that samples the output value of the integrator 210 and scales the voltage range of the sampling signal. You can. The scaled sampling signal from each channel (CH) can be transmitted to one analog-to-digital converter 240 through a multiplexer (MUX) and output as sensing data (SD) in digital form.

적분기(210)는 센싱전류(IPXL)가 입력되는 반전 입력단자(-)와 기준전압(VREF)이 입력되는 비반전 입력단자(+) 및 출력단자를 갖는 앰프(AMP)를 포함한다. 앰프(AMP)의 반전 입력단자(-)와 출력단자 사이에는 적분 커패시터(CFB)가 연결되고, 적분 커패시터(CFB)의 양단에는 제1 스위치(SW1)가 연결된다. The integrator 210 includes an amplifier (AMP) having an inverting input terminal (-) into which the sensing current (IPXL) is input, a non-inverting input terminal (+) into which the reference voltage (VREF) is input, and an output terminal. An integration capacitor (CFB) is connected between the inverting input terminal (-) and the output terminal of the amplifier (AMP), and a first switch (SW1) is connected to both ends of the integration capacitor (CFB).

앰프(AMP)의 반전 입력단자(-)의 입력단과 출력단에는 동기되어 온/오프 동작하는 제3스위치(SW3)가 연결된다. 따라서, 제3스위치(SW3)가 턴온될 시 앰프(AMP)는 적분기(210)에 연결되고 제3스위치(SW3)가 오프될 시 앰프(AMP)는 적분기(210) 회로에서 단절된다.A third switch (SW3) that operates synchronously on/off is connected to the input and output terminals of the inverting input terminal (-) of the amplifier (AMP). Accordingly, when the third switch (SW3) is turned on, the amplifier (AMP) is connected to the integrator 210, and when the third switch (SW3) is turned off, the amplifier (AMP) is disconnected from the integrator 210 circuit.

적분 커패시터(CFB)는 커패시턴스를 조정할 수 있는 가변 커패시터로 구성될 수 있다. 가변 커패시터는 복수개의 단위 커패시터(CFB1,CFB2....CFBN)와 단위 커패시터들(CFB1,CFB2....CFBN) 간의 연결관계를 제어하는 단위 커패시터 스위치들(SW_CFB1,SW_CFB2....SW_CFBN)을 포함할 수 있다. 단위 커패시터 스위치들(SW_CFB1,SW_CFB2....SW_CFBN)의 온/오프 동작에 따라 연결되는 단위 커패시터 스위치들(SW_CFB1,SW_CFB2....SW_CFBN)의 개수가 변동되고, 그 결과 적분 커패시터(CFB)의 커패시턴스가 조정될 수 있다.A integrating capacitor (CFB) can be comprised of a variable capacitor whose capacitance can be adjusted. The variable capacitor includes unit capacitor switches (SW_CFB1, SW_CFB2....SW_CFBN) that control the connection relationship between a plurality of unit capacitors (CFB1, CFB2...CFBN) and unit capacitors (CFB1, CFB2....CFBN). ) may include. The number of connected unit capacitor switches (SW_CFB1, SW_CFB2...SW_CFBN) changes according to the on/off operation of the unit capacitor switches (SW_CFB1, SW_CFB2....SW_CFBN), and as a result, the integral capacitor (CFB) The capacitance of can be adjusted.

통합 커패시터부(250)는 앰프(AMP)의 출력단과 노드 A(Node A) 간의 연결을 제어하는 제2스위치(SW2)와, 노드 A(Node A)에 일단이 연결되고 제1기준전압(EVREF1)에 타단이 연결되는 통합 커패시터(CTotal)와, 앰프(AMP)의 반전 입력단자(-)와 통합 커패시터(CTotal) 간의 연결을 제어하는 제4스위치(SW4)를 포함한다. 통합 커패시터(CTotal)는 제1스위치(SW1) 내지 제4스위치(SW4)의 동작에 따라 샘플링 커패시터(CSAM)의 기능과 스케일러 커패시터(Cscaler)의 기능을 모두 수행할 수 있다. The integrated capacitor unit 250 has a second switch (SW2) that controls the connection between the output terminal of the amplifier (AMP) and Node A, one end of which is connected to Node A, and a first reference voltage (EVREF1). ) and a fourth switch (SW4) that controls the connection between the inverting input terminal (-) of the amplifier (AMP) and the integrated capacitor (CTotal). The integrated capacitor CTotal can perform both the functions of the sampling capacitor CSAM and the scaler capacitor Cscaler depending on the operation of the first to fourth switches SW1 to SW4.

반전 입력단자(-)의 입력단과 출력단에 개재된 제3스위치(SW3)가 턴온 동작하여 앰프(AMP)가 적분기(210)에 연결되면, 센싱전류(IPXL)가 앰프(AMP)의 반전 입력단자(-)으로 입력되고 앰프(AMP)에서 출력된 적분값이 통합 커패시터부(250)로 출력된다. 이 때, 통합 커패시터부(250)의 통합 커패시터(CTotal)는 적분값을 저장하는 샘플러로서의 기능을 수행한다.When the third switch (SW3) between the input and output terminals of the inverting input terminal (-) is turned on and the amplifier (AMP) is connected to the integrator 210, the sensing current (IPXL) is transmitted to the inverting input terminal of the amplifier (AMP). The integral value input as (-) and output from the amplifier (AMP) is output to the integrated capacitor unit 250. At this time, the integrated capacitor CTotal of the integrated capacitor unit 250 functions as a sampler that stores the integral value.

반전 입력단자(-)의 입력단과 출력단에 개재된 제3스위치(SW3)가 오프 동작하면 앰프(AMP)가 적분기(210)에서 단절된다. 제1스위치(SW1)와 제4스위치(SW4)가 턴온 동작하면, 노드 A(Node A)와 제1기준전압(EVREF1) 사이에 적분 커패시터(CFB)와 통합 커패시터(CTotal)가 병렬 연결된다. 이에, 적분 커패시터(CFB)와 통합 커패시터(CTotal)의 커패시턴스 비에 따라 통합 커패시터(CTotal)에 저장된 전압이 스케일링되어 출력될 수 있다.When the third switch (SW3) between the input and output terminals of the inverting input terminal (-) is turned off, the amplifier (AMP) is disconnected from the integrator (210). When the first switch (SW1) and the fourth switch (SW4) are turned on, the integration capacitor (CFB) and the integration capacitor (CTotal) are connected in parallel between Node A and the first reference voltage (EVREF1). Accordingly, the voltage stored in the integrated capacitor (CTotal) may be scaled and output according to the capacitance ratio of the integrating capacitor (CFB) and the integrated capacitor (CTotal).

이러한 구성을 갖는 센싱부(24)로부터 센싱값을 얻어내기 위한 센싱 구동은 크게 센싱 기간(Tsen)과 스케일링 기간(Tscale)을 포함한다. 센싱 기간(Tsen)은 초기화 기간(tini)과 센싱 기간(tsen)을 포함하고 스케일링 기간(Tscale)은 스케일링 설정기간(tset), 커패시터 초기화 기간(tCFBini) 및 스케일링 기간(tscale)을 포함한다.The sensing drive for obtaining a sensing value from the sensing unit 24 having this configuration largely includes a sensing period (Tsen) and a scaling period (Tscale). The sensing period (Tsen) includes an initialization period (tini) and a sensing period (tsen), and the scaling period (Tscale) includes a scaling setting period (tset), a capacitor initialization period (tCFBini), and a scaling period (tscale).

도 7은 도 6의 구성을 갖는 센싱부(24)의 동작을 설명하기 위한 파형도로서, 센싱 기간(Tsen)과 스케일링 기간(Tscale) 시 각 스위치에 인가되는 신호 파형과 앰프(AMP)의 출력단인 노드 A(Node A)의 전압 파형을 도시한 것이다. FIG. 7 is a waveform diagram for explaining the operation of the sensing unit 24 having the configuration of FIG. 6, showing the signal waveform applied to each switch during the sensing period (Tsen) and the scaling period (Tscale) and the output terminal of the amplifier (AMP). This shows the voltage waveform of Node A.

도 7을 참조하면, 초기화 기간(tini)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3)에는 온 레벨 신호가 인가된다. 제4스위치(SW4)에는 오프 레벨 신호가 인가된다.Referring to FIG. 7, an on-level signal is applied to the first switch (SW1), the second switch (SW2), and the third switch (SW3) during the initialization period (tini). An off-level signal is applied to the fourth switch SW4.

센싱 기간(tsen)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고, 제2스위치(SW2) 및 제3스위치(SW3)에는 온 레벨 신호가 인가된다. 제4스위치(SW4)에는 오프 레벨 신호가 인가된다.During the sensing period tsen, an off-level signal is applied to the first switch SW1, and an on-level signal is applied to the second switch SW2 and the third switch SW3. An off-level signal is applied to the fourth switch SW4.

스케일링 설정기간(tset)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3) 및 제4스위치(SW4)에 오프 레벨 신호가 인가된다.An off-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) during the scaling setting period (tset).

커패시터 초기화 기간(tCFBini)에 제1스위치(SW1)에 온 레벨 신호가 인가된다. 제2스위치(SW2) 및 제3스위치(SW3)에는 오프 레벨 신호가 인가된다. 제4스위치(SW4)에는 온 레벨 신호가 인가된다.An on-level signal is applied to the first switch (SW1) during the capacitor initialization period (tCFBini). An off-level signal is applied to the second switch (SW2) and the third switch (SW3). An on level signal is applied to the fourth switch (SW4).

스케일링 기간(tscale)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고 제2스위치(SW2)에는 온 레벨 신호가 인가된다. 제3스위치(SW3)에 오프 레벨 신호가 인가되고 제4스위치(SW4)에는 온 레벨 신호가 인가된다.During the scaling period (tscale), an off-level signal is applied to the first switch (SW1) and an on-level signal is applied to the second switch (SW2). An off-level signal is applied to the third switch (SW3) and an on-level signal is applied to the fourth switch (SW4).

이상과 같이 스위치들(SW1, SW2, SW3, SW4)에 온/오프 레벨 신호가 인가되는 경우, 센싱부(24)의 적분기(210)와 통합 커패시터부(250)의 동작방법을 도 8 내지 도 12를 참조하여 설명한다.When an on/off level signal is applied to the switches SW1, SW2, SW3, and SW4 as described above, the operation method of the integrator 210 and the integrated capacitor unit 250 of the sensing unit 24 is shown in FIGS. 8 to 8. This is explained with reference to 12.

도 8은 초기화 기간(tini)에 스위치 신호 인가 시 등가회로를 도시한 것이다. 초기화 기간(tini)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3)에 온 레벨 신호가 인가되고, 제4스위치(SW4)에 오프 레벨 신호가 인가된다. Figure 8 shows an equivalent circuit when a switch signal is applied in the initialization period (tini). During the initialization period (tini), an on-level signal is applied to the first switch (SW1), the second switch (SW2), and the third switch (SW3), and an off-level signal is applied to the fourth switch (SW4).

제3스위치(SW3)가 턴온됨에 따라 앰프(AMP)의 반전 입력단(-)과 출력단에 적분 커패시터(CFB)가 연결된다. As the third switch (SW3) is turned on, the integrating capacitor (CFB) is connected to the inverting input terminal (-) and output terminal of the amplifier (AMP).

제1스위치(SW1)가 턴온됨에 따라 앰프(AMP)의 반전 입력단(-)과 출력단이 연결된다. 초기화 스위치인 제1스위치(SW1)가 턴온되면 앰프(AMP)는 이득이 1인 유닛 게인 버퍼로 동작한다. 이에, 앰프(AMP)의 입력단자들(+,-)과 출력단인 노드 A(Node A)는 모두 적분기 기준전압(VREF)으로 초기화된다. As the first switch (SW1) is turned on, the inverting input terminal (-) and output terminal of the amplifier (AMP) are connected. When the first switch (SW1), which is an initialization switch, is turned on, the amplifier (AMP) operates as a unit gain buffer with a gain of 1. Accordingly, the input terminals (+, -) of the amplifier (AMP) and Node A, which is the output terminal, are all initialized to the integrator reference voltage (VREF).

제2스위치(SW2)가 턴온됨에 따라 앰프의 출력단이 통합 커패시터(CTotal)와 연결된다. 통합 커패시터(CTotal)의 일단은 노드 A(Node A)에 연결되고 타단은 제1기준전압(EVREF1)에 연결된다.As the second switch (SW2) is turned on, the output terminal of the amplifier is connected to the integrated capacitor (CTotal). One end of the integrated capacitor (CTotal) is connected to Node A and the other end is connected to the first reference voltage (EVREF1).

이상의 과정을 통해, 초기화 기간(tini)에 앰프(AMP)의 입력단자들(+,-)과 출력단의 노드 A(Node A)은 모두 적분기 기준전압(VREF)으로 초기화된다.Through the above process, during the initialization period (tini), the input terminals (+, -) of the amplifier (AMP) and Node A of the output terminal are all initialized to the integrator reference voltage (VREF).

도 9는 센싱 기간(tsen)에 스위치 신호 인가 시 등가회로를 도시한 것이다.Figure 9 shows an equivalent circuit when a switch signal is applied during the sensing period (tsen).

센싱 기간(tsen)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고, 제2스위치(SW2)와 제3스위치(SW3) 및 제4스위치(SW4)는 이전의 상태를 유지한다.During the sensing period tsen, an off-level signal is applied to the first switch SW1, and the second switch SW2, third switch SW3, and fourth switch SW4 maintain their previous states.

센싱 기간(tsen)에는 초기화 스위치인 제1스위치(SW1)가 오프되면 앰프(AMP)는 전류 적분기로 동작한다. 앰프(AMP)는 반전 입력단(-)으로 입력되는 센싱전류(IPXL)를 적분한다. 센싱 기간(tsen)에서 앰프(AMP)의 반전 입력단자(-)에 유입되는 센싱전류(IPXL)에 의해 적분 커패시터(CFB)의 양단 전위차는 센싱 시간이 경과 할수록, 즉, 축적되는 센싱전류(IPXL)가 증가할수록 커진다. 그런데, 앰프(AMP)의 특성상 반전 입력단자(-) 및 비 반전 입력단자(+)는 가상 접지(Virtual Ground)를 통해 쇼트되어 서로 간 전위차가 0이므로, 센싱 기간(tsen)에서 반전 입력단자(-)의 전위는 적분 커패시터(CFB)의 전위차 증가에 상관없이 기준전압(VREF)으로 유지된다. 그 대신, 적분 커패시터(CFB)의 양단 전위차에 대응하여 앰프(AMP)의 출력단자의 전위가 낮아진다. 즉, 노드 A(Node A)는 일정 비율로 점차 감소된다. 이러한 원리로 센싱 기간(tsen)에 유입되는 센싱전류(IPXL)는 적분 커패시터(CFB)를 통해 전압형태의 적분값(△V)으로 출력된다. 센싱 기간(Tsen)에 출력된 적분값(△V)은 제2스위치(SW2)를 경유하여 통합 커패시터(CTotal)에 저장된다.During the sensing period (tsen), when the first switch (SW1), which is an initialization switch, is turned off, the amplifier (AMP) operates as a current integrator. The amplifier (AMP) integrates the sensing current (IPXL) input to the inverting input terminal (-). The potential difference between both ends of the integrating capacitor (CFB) due to the sensing current (IPXL) flowing into the inverting input terminal (-) of the amplifier (AMP) in the sensing period (tsen) increases as the sensing time elapses, that is, the accumulated sensing current (IPXL) ) becomes larger as it increases. However, due to the characteristics of the amplifier (AMP), the inverting input terminal (-) and the non-inverting input terminal (+) are shorted through virtual ground and the potential difference between them is 0, so in the sensing period (tsen), the inverting input terminal (+) is shorted through the virtual ground. The potential of -) is maintained as the reference voltage (VREF) regardless of the increase in the potential difference of the integrating capacitor (CFB). Instead, the potential of the output terminal of the amplifier (AMP) is lowered in response to the potential difference between the two ends of the integrating capacitor (CFB). In other words, Node A gradually decreases at a certain rate. According to this principle, the sensing current (IPXL) flowing in during the sensing period (tsen) is output as an integrated value (△V) in the form of a voltage through the integrating capacitor (CFB). The integral value (ΔV) output during the sensing period (Tsen) is stored in the integrated capacitor (CTotal) via the second switch (SW2).

도 10은 스케일링 설정기간(tset)에 스위치 신호 인가 시 등가회로를 도시한 것이다. 스케일링 설정기간(tset)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3) 및 제4스위치(SW4)에 오프 레벨 신호가 인가된다.Figure 10 shows an equivalent circuit when a switch signal is applied in the scaling setting period (tset). An off-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) during the scaling setting period (tset).

스케일링 설정기간(tset)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3) 및 제4스위치(SW4)에 오프 레벨 신호가 인가됨에 따라 모든 스위치들(SW1, SW2, SW3, SW4)이 오프된다.As the off-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) during the scaling setting period (tset), all switches (SW1, SW2, SW3, SW4) are turned off.

이에, 적분 커패시터(CFB)는 센싱전류(IPXL)가 저장된 상태로 플로팅 상태가 된다.Accordingly, the integrating capacitor (CFB) is in a floating state with the sensing current (IPXL) stored.

통합 커패시터(CTotal)는 적분값(△V)을 저장한 상태로 일단은 노드 A(Node A)에 연결되고 타단은 제1기준전압(EVREF1)에 연결된다. 이에, 노드 A(Node A)의 전위는 " VREF-△V"로 설정된다.The integrated capacitor (CTotal) stores the integral value (△V), and one end is connected to Node A and the other end is connected to the first reference voltage (EVREF1). Accordingly, the potential of Node A is set to “VREF-△V”.

도 11은 커패시터 초기화 기간(tCFBini)에 스위치 신호 인가 시 등가회로를 도시한 것이다. 커패시터 초기화 기간(tCFBini)에 제1스위치(SW1)에 온 레벨 신호가 인가된다. 제2스위치(SW2) 및 제3스위치(SW3)에는 오프 레벨 신호가 인가된다. 제4스위치(SW4)에는 온 레벨 신호가 인가된다.Figure 11 shows an equivalent circuit when a switch signal is applied during the capacitor initialization period (tCFBini). An on-level signal is applied to the first switch (SW1) during the capacitor initialization period (tCFBini). An off-level signal is applied to the second switch (SW2) and the third switch (SW3). An on level signal is applied to the fourth switch (SW4).

제1스위치(SW1)가 턴온됨에 따라 플로팅 상태였던 적분 커패시터(CFB)가 제4스위치(SW4)를 통해 제1기준전압(EVREF1)에 연결된다. 이에, 적분 커패시터(CFB)의 기준전압이 제1기준전압(EVREF1)으로 초기화된다.As the first switch (SW1) is turned on, the integral capacitor (CFB), which was in a floating state, is connected to the first reference voltage (EVREF1) through the fourth switch (SW4). Accordingly, the reference voltage of the integrating capacitor CFB is initialized to the first reference voltage EVREF1.

도 12는 스케일링 기간(tscale)에 스위치 신호 인가 시 등가회로를 도시한 것이다. 스케일링 기간(tscale)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고 제2스위치(SW2)에는 온 레벨 신호가 인가된다. 제3스위치(SW3)에 오프 레벨 신호가 인가되고 제4스위치(SW4)에는 온 레벨 신호가 인가된다.Figure 12 shows an equivalent circuit when a switch signal is applied in a scaling period (tscale). During the scaling period (tscale), an off-level signal is applied to the first switch (SW1) and an on-level signal is applied to the second switch (SW2). An off-level signal is applied to the third switch (SW3) and an on-level signal is applied to the fourth switch (SW4).

제1스위치(SW1) 및 제3스위치(SW3)가 오프된 상태에서 제2스위치(SW2) 및 제4스위치(SW4)가 턴온됨에 따라 적분 커패시터(CFB)와 통합 커패시터(CTotal)는 그 일단이 제1기준전압(EVREF1)에 연결되고 타단이 노드 A(Node A)에 연결되어 병렬 연결 상태가 된다. 이에, 적분 커패시터(CFB)와 통합 커패시터(CTotal)의 커패시턴스 비율에 따라 통합 커패시터(CTotal)에 저장된 적분 전압이 스케일링 된다. 스케일링 비율은 로 설정될 수 있다. 이에, 노드 A(Node A)의 전위는 로 설정된다. 여기서 적분 커패시터(CFB)는 가변 커패시터이므로, 적분 커패시터(CFB)의 커패시턴스를 조정하여 스케일링 비율을 조절할 수 있다. As the second switch (SW2) and the fourth switch (SW4) are turned on while the first switch (SW1) and the third switch (SW3) are turned off, one end of the integrating capacitor (CFB) and the integrated capacitor (CTotal) are It is connected to the first reference voltage (EVREF1) and the other end is connected to Node A to be connected in parallel. Accordingly, the integrated voltage stored in the integrated capacitor (CTotal) is scaled according to the capacitance ratio of the integrated capacitor (CFB) and the integrated capacitor (CTotal). The scaling ratio is It can be set to . Accordingly, the potential of Node A is is set to Here, since the integration capacitor (CFB) is a variable capacitor, the scaling ratio can be adjusted by adjusting the capacitance of the integration capacitor (CFB).

이상 설명한 바와 같이, 본 발명의 제2실시예에 따른 센싱부(24)는 제1실시예의 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)를 하나의 통합 커패시터(CTotal)로 구성하여 샘플링 시에는 통합 커패시터(CTotal)를 이용하여 적분 전압을 저장하고 적분기(210)의 적분 커패시터(CFB)와 통합 커패시터(CTotal)의 커패시턴스 비율에 따라 출력 전압을 스케일링할 수 있다. 이와 같이, 본 발명의 제2실시예에 따르면, 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)로 각각 나뉘어 있던 커패시터들을 하나의 통합 커패시터(CTotal)로 구성함으로써, 센싱부 설계 면적 중 가장 큰 비중을 차지하는 커패시터의 사이즈를 감소시킬 수 있다. 결과적으로 센싱부를 포함하는 데이터 드라이브 IC의 사이즈를 축소하는 것이 가능해 진다.As described above, the sensing unit 24 according to the second embodiment of the present invention consists of the sampling capacitor (CSAM) and the scaler capacitor (Cscaler) of the first embodiment into one integrated capacitor (CTotal), so that they are integrated during sampling. The integrated voltage can be stored using a capacitor (CTotal) and the output voltage can be scaled according to the capacitance ratio of the integrating capacitor (CFB) of the integrator 210 and the integrated capacitor (CTotal). As such, according to the second embodiment of the present invention, the capacitors that were divided into the sampling capacitor (CSAM) and the scaler capacitor (Cscaler) are configured into one integrated capacitor (CTotal), thereby saving the largest proportion of the design area of the sensing unit. The size of the capacitor occupied can be reduced. As a result, it becomes possible to reduce the size of the data drive IC including the sensing unit.

도 13은 본 발명의 제3실시예에 따른 센싱부의 구성을 도시한 도면이고, 도 14는 본 발명의 제3실시예에 따른 센싱부에 입력되는 신호 파형과, 신호 파형에 따른 각 노드에서의 전압변화를 보여주는 도면이다. 본 발명의 제3실시예 또한, 제2실시예와 같이 센싱부가 적분기 및 통합 커패시터부를 포함하되, 제2실시예와는 다른 방식으로 구현된 회로를 예시하고 있다.Figure 13 is a diagram showing the configuration of the sensing unit according to the third embodiment of the present invention, and Figure 14 shows the signal waveform input to the sensing unit according to the third embodiment of the present invention, and the signal waveform at each node according to the signal waveform. This is a diagram showing the voltage change. The third embodiment of the present invention also illustrates a circuit in which the sensing unit includes an integrator and an integrated capacitor unit like the second embodiment, but is implemented in a different manner from the second embodiment.

도 13을 참조하면, 각 센싱부(24)는 각 센싱 채널(CH)로부터 센싱전류(IPXL)를 입력 받는다. 각 센싱 채널(CH)들은 센싱라인(14B)과 연결되어 해당 센싱라인(14B)에 연결된 픽셀들의 센싱전류(IPXL)를 입력 받는다.Referring to FIG. 13, each sensing unit 24 receives a sensing current (IPXL) from each sensing channel (CH). Each sensing channel (CH) is connected to the sensing line (14B) and receives the sensing current (IPXL) of the pixels connected to the corresponding sensing line (14B).

센싱부(24)는 센싱전류(IPXL)가 입력되는 반전 입력단자(-)와 기준전압(VREF)이 입력되는 비반전 입력단자(+) 및 출력단자를 갖는 앰프(AMP)를 포함한다.The sensing unit 24 includes an amplifier (AMP) having an inverting input terminal (-) into which the sensing current (IPXL) is input, a non-inverting input terminal (+) into which the reference voltage (VREF) is input, and an output terminal.

앰프(AMP)의 반전 입력단자(-)와 출력단자 사이에는 적분 커패시터(CFB)가 연결된다. 반전 입력단자(-)와 적분 커패시터(CFB) 사이에는 제6스위치(SW6)가 연결되고, 출력단자와 적분 커패시터(CFB) 사이에는 제3스위치(SW3)가 연결된다. An integrating capacitor (CFB) is connected between the inverting input terminal (-) and the output terminal of the amplifier (AMP). A sixth switch (SW6) is connected between the inverting input terminal (-) and the integrating capacitor (CFB), and a third switch (SW3) is connected between the output terminal and the integrating capacitor (CFB).

적분 커패시터(CFB)의 양단에는 그 일단이 적분 커패시터(CFB)의 일단과 연결되고 그 타단이 적분 커패시터(CFB)의 타단과 연결되는 제1 스위치(SW1)가 연결된다. A first switch (SW1) is connected to both ends of the integrating capacitor (CFB), one end of which is connected to one end of the integrating capacitor (CFB), and the other end of which is connected to the other end of the integrating capacitor (CFB).

제1스위치(SW1)의 양단에는 일단이 노드 A(Node A)에 연결되고 타단이 노드 B(Node B)에 연결된 통합 커패시터(CTotal)가 연결된다. 제1스위치(SW1)의 일단과 노드 A(Node A) 사이에는 제2스위치(SW2)가 연결된다. 제1스위치(SW1)의 타단과 노드 B(Node B) 사이에는 제4스위치(SW4)가 연결된다.An integrated capacitor (CTotal) with one end connected to Node A and the other end connected to Node B is connected to both ends of the first switch (SW1). A second switch (SW2) is connected between one end of the first switch (SW1) and Node A. A fourth switch (SW4) is connected between the other end of the first switch (SW1) and Node B.

통합 커패시터(CTotal)가 연결된 노드 A(Node A)는 제5스위치(SW5)를 통해 제1기준전압(EVREF1)과 연결된다. 통합 커패시터(CTotal)가 연결된 노드 B(Node B)는 멀티플렉서(MUX)로 연결된다.Node A, to which the integrated capacitor (CTotal) is connected, is connected to the first reference voltage (EVREF1) through the fifth switch (SW5). Node B, to which the integrated capacitor (CTotal) is connected, is connected to the multiplexer (MUX).

이상과 같이, 본 발명의 제3 실시예에 따른 센싱부(24)는 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)로 각각 나뉘어 있던 커패시터들을 하나의 통합 커패시터(CTotal)로 구성하고 있다. As described above, the sensing unit 24 according to the third embodiment of the present invention consists of capacitors that were divided into a sampling capacitor (CSAM) and a scaler capacitor (Cscaler) into one integrated capacitor (CTotal).

이러한 구성을 갖는 센싱부(24)로부터 센싱값을 얻어내기 위한 센싱 구동은 크게 센싱 기간(Tsen)과 스케일링 기간(Tscale)을 포함한다. 센싱 기간(Tsen)은 초기화 기간(tini)과 센싱 기간(tsen)을 포함하고 스케일링 기간(Tscale)은 스케일링 설정기간(tset), 커패시터 초기화 기간(tCFBini) 및 스케일링 기간(tscale)을 포함한다.The sensing drive for obtaining a sensing value from the sensing unit 24 having this configuration largely includes a sensing period (Tsen) and a scaling period (Tscale). The sensing period (Tsen) includes an initialization period (tini) and a sensing period (tsen), and the scaling period (Tscale) includes a scaling setting period (tset), a capacitor initialization period (tCFBini), and a scaling period (tscale).

도 14는 도 13의 구성을 갖는 센싱부(24)의 동작을 설명하기 위한 파형도로서, 센싱 기간(Tsen)과 스케일링 기간(Tscale) 시 각 스위치에 인가되는 신호 파형과 앰프(AMP)의 출력단인 노드 A(Node A)의 전압 파형을 도시한 것이다. FIG. 14 is a waveform diagram for explaining the operation of the sensing unit 24 having the configuration of FIG. 13, showing the signal waveform applied to each switch during the sensing period (Tsen) and the scaling period (Tscale) and the output terminal of the amplifier (AMP). This shows the voltage waveform of Node A.

센싱 기간(Tsen) 중에 제5스위치(SW5)에는 오프 레벨 신호가 인가되고, 제6스위치(SW6)에는 온 레벨 신호가 인가된다. 스케일링 기간(Tscale) 중에 제5스위치(SW5)에는 온 레벨 신호가 인가되고, 제6스위치(SW6)에는 오프 레벨 신호가 인가된다. 제5스위치(SW5)와 제6스위치(SW6)는 온/오프 동작이 상호 반대로 수행되도록 제어된다.During the sensing period Tsen, an off-level signal is applied to the fifth switch SW5, and an on-level signal is applied to the sixth switch SW6. During the scaling period (Tscale), an on-level signal is applied to the fifth switch (SW5), and an off-level signal is applied to the sixth switch (SW6). The fifth switch (SW5) and the sixth switch (SW6) are controlled so that on/off operations are performed in opposite directions.

제3 실시예에 따른 센싱부(24)는 전류 적분 동작을 수행하는 센싱 기간(Tsen) 중에 제5스위치(SW5)에는 오프 레벨 신호가 인가되고, 제6스위치(SW6)에는 온 레벨 신호가 인가된다. 센싱 기간(Tsen) 중에 제6스위치(SW6)가 턴온되어 앰프(AMP)의 반전 입력단(-)이 연결되고, 이에 앰프(AMP)를 포함하는 회로가 전류 적분 동작을 수행한다. 제5스위치(SW5)는 오프되어 제1기준전압(EVREF1)이 단절되고, 앰프(AMP)와 앰프(AMP)의 반전 입력단자(-) 및 출력단 사이에 연결된 적분 커패시터(CFB) 및 통합 커패시터(CTotal)가 함께 적분 커패시터의 기능을 수행한다. The sensing unit 24 according to the third embodiment applies an off-level signal to the fifth switch (SW5) and an on-level signal to the sixth switch (SW6) during the sensing period (Tsen) during which the current integration operation is performed. do. During the sensing period (Tsen), the sixth switch (SW6) is turned on and the inverting input terminal (-) of the amplifier (AMP) is connected, and the circuit including the amplifier (AMP) performs a current integration operation. The fifth switch (SW5) is turned off and the first reference voltage (EVREF1) is disconnected, and the integrating capacitor (CFB) and the integrated capacitor ( CTotal) together perform the function of an integrating capacitor.

센싱부(24)가 스케일링 기능을 수행하는 스케일링 기간(Tscale) 중에 제5스위치(SW5)에는 온 레벨 신호가 인가되고, 제6스위치(SW6)에는 오프 레벨 신호가 인가된다. 스케일링 기간(Tscale) 중에 제6스위치(SW6)가 오프되어 앰프(AMP)의 연결이 해제되고, 제5스위치(SW5)를 통해 제1기준전압(EVREF1)이 연결되어 적분 커패시터(CFB)와 통합 커패시터(CTotal)를 이용한 전압 스케일링이 수행된다. 여기서, 적분 커패시터(CFB)는 커패시턴스를 조정할 수 있는 가변 커패시터로 구성될 수 있다. 이에, 적분 커패시터(CFB)의 커패시턴스를 조절함으로써 적분 커패시터(CFB)와 통합 커패시터(CTotal)를 이용한 전압 스케일링 비율을 조절할 수 있다.During the scaling period (Tscale) in which the sensing unit 24 performs the scaling function, an on-level signal is applied to the fifth switch (SW5) and an off-level signal is applied to the sixth switch (SW6). During the scaling period (Tscale), the sixth switch (SW6) is turned off and the amplifier (AMP) is disconnected, and the first reference voltage (EVREF1) is connected through the fifth switch (SW5) and integrated with the integrating capacitor (CFB). Voltage scaling using a capacitor (CTotal) is performed. Here, the integrating capacitor (CFB) may be configured as a variable capacitor whose capacitance can be adjusted. Accordingly, the voltage scaling ratio using the integration capacitor (CFB) and the integrated capacitor (CTotal) can be adjusted by adjusting the capacitance of the integration capacitor (CFB).

센싱 기간(Tsen) 중 초기화 기간(tini)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3), 제4스위치(SW4)에는 온 레벨 신호가 인가된다. An on-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) during the initialization period (tini) during the sensing period (Tsen).

센싱 기간(Tsen) 중 센싱 기간(tsen)에 제1스위치(SW1)만 오프 레벨 신호로 변경되고, 나머지 스위치들은 이전 기간과 동일한 상태로 유지된다. 즉, 제2스위치(SW2), 제3스위치(SW3), 제4스위치(SW4)에는 온 레벨 신호가 인가된다. During the sensing period (Tsen), only the first switch (SW1) changes to an off-level signal, and the remaining switches remain in the same state as the previous period. That is, an on-level signal is applied to the second switch (SW2), the third switch (SW3), and the fourth switch (SW4).

스케일링 기간(Tscale) 중 스케일링 설정기간(tset)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3) 및 제4스위치(SW4)에 오프 레벨 신호가 인가된다.An off-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4) during the scaling setting period (tset) during the scaling period (Tscale).

스케일링 기간(Tscale) 중 커패시터 초기화 기간(tCFBini)에 제1스위치(SW1) 및 제2스위치(SW2)에 온 레벨 신호가 인가된다. 제3스위치(SW3) 및 제4스위치(SW4)에는 오프 레벨 신호가 인가된다. An on-level signal is applied to the first switch (SW1) and the second switch (SW2) during the capacitor initialization period (tCFBini) during the scaling period (Tscale). An off-level signal is applied to the third switch (SW3) and the fourth switch (SW4).

스케일링 기간(Tscale) 중 스케일링 기간(tscale)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고 제2스위치(SW2)에는 온 레벨 신호가 인가된다. 제3스위치(SW3)에 오프 레벨 신호가 인가되고 제4스위치(SW4)에는 온 레벨 신호가 인가된다.During the scaling period (Tscale), an off-level signal is applied to the first switch (SW1) and an on-level signal is applied to the second switch (SW2). An off-level signal is applied to the third switch (SW3) and an on-level signal is applied to the fourth switch (SW4).

이상과 같이 스위치들(SW1, SW2, SW3, SW4, SW5, SW6)에 온/오프 레벨 신호가 인가되는 경우, 센싱부(24)의 동작방법을 도 15 내지 도 19를 참조하여 설명한다.When an on/off level signal is applied to the switches SW1, SW2, SW3, SW4, SW5, and SW6 as described above, the operation method of the sensing unit 24 will be described with reference to FIGS. 15 to 19.

도 15는 초기화 기간(tini)에 스위치 신호 인가 시 센싱부(24)의 등가회로를 도시한 것이다. 초기화 기간(tini)에 제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3), 제4스위치(SW4)에는 온 레벨 신호가 인가된다. 제5스위치(SW5)에는 오프 레벨 신호가 인가되고, 제6스위치(SW6)에는 온 레벨 신호가 인가된다.Figure 15 shows the equivalent circuit of the sensing unit 24 when a switch signal is applied during the initialization period (tini). During the initialization period (tini), an on-level signal is applied to the first switch (SW1), the second switch (SW2), the third switch (SW3), and the fourth switch (SW4). An off-level signal is applied to the fifth switch (SW5), and an on-level signal is applied to the sixth switch (SW6).

제1스위치(SW1), 제2스위치(SW2), 제3스위치(SW3), 제4스위치(SW4) 및 제6스위치(SW6)가 턴온됨에 따라 앰프(AMP)의 반전 입력단(-)과 출력단이 커패시터들과 연결되어 적분기로 동작될 수 있다.As the first switch (SW1), second switch (SW2), third switch (SW3), fourth switch (SW4), and sixth switch (SW6) are turned on, the inverted input terminal (-) and output terminal of the amplifier (AMP) It can be connected to these capacitors and operate as an integrator.

앰프(AMP)의 반전 입력단(-)과 출력단 사이에 적분 커패시터(CFB)의 양단이 연결된다. 반전 입력단(-)과 출력단 사이에 적분 커패시터(CFB)와는 병렬로 통합 커패시터(CTotal)가 연결된다. 반전 입력단(-)과 출력단 사이에 초기화 스위치인 제1스위치(SW1)가 연결된다. Both ends of the integrating capacitor (CFB) are connected between the inverting input terminal (-) and the output terminal of the amplifier (AMP). An integration capacitor (CTotal) is connected in parallel with the integration capacitor (CFB) between the inverting input terminal (-) and the output terminal. The first switch (SW1), which is an initialization switch, is connected between the inverting input terminal (-) and the output terminal.

초기화 스위치인 제1스위치(SW1)가 턴온되면 앰프(AMP)는 이득이 1인 유닛 게인 버퍼로 동작한다. 이에, 앰프(AMP)의 입력단자들(+,-)과 출력단이 적분기 기준전압(VREF)으로 초기화되고, 이들과 연결된 노드 A(Node A) 및 노드 B(Node B)도 모두 적분기 기준전압(VREF)으로 초기화된다. When the first switch (SW1), which is an initialization switch, is turned on, the amplifier (AMP) operates as a unit gain buffer with a gain of 1. Accordingly, the input terminals (+, -) and output terminal of the amplifier (AMP) are initialized to the integrator reference voltage (VREF), and both Node A and Node B connected to them are also initialized to the integrator reference voltage (VREF). VREF).

이상의 과정을 통해, 초기화 기간(tini)에 앰프(AMP)의 입력단자들(+,-)과 노드 A(Node A) 및 노드 B(Node B)는 모두 적분기 기준전압(VREF)으로 초기화된다.Through the above process, the input terminals (+, -) of the amplifier (AMP), Node A, and Node B are all initialized to the integrator reference voltage (VREF) during the initialization period (tini).

도 16은 센싱 기간(tsen)에 스위치 신호 인가 시 등가회로를 도시한 것이다.Figure 16 shows an equivalent circuit when a switch signal is applied during the sensing period (tsen).

센싱 기간(tsen)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고, 제1스위치(SW1)만 오프 레벨 신호로 변경되고, 나머지 스위치들은 이전 기간과 동일한 상태로 유지된다.During the sensing period (tsen), an off-level signal is applied to the first switch (SW1), only the first switch (SW1) is changed to an off-level signal, and the remaining switches remain in the same state as in the previous period.

센싱 기간(tsen)에는 초기화 스위치인 제1스위치(SW1)가 오프되어 앰프(AMP)는 전류 적분기로 동작한다. 앰프(AMP)는 반전 입력단(-)으로 입력되는 센싱전류(IPXL)를 적분한다. 센싱 기간(tsen)에서 앰프(AMP)의 반전 입력단자(-)에 유입되는 센싱전류(IPXL)에 의해 적분 커패시터(CFB) 및 통합 커패시터(CTotal)의 양단 전위차는 센싱 시간이 경과 할수록, 즉, 축적되는 센싱전류(IPXL)가 증가할수록 커진다. 그런데, 앰프(AMP)의 특성상 반전 입력단자(-) 및 비 반전 입력단자(+)는 가상 접지(Virtual Ground)를 통해 쇼트되어 서로 간 전위차가 0이므로, 센싱 기간(tsen)에서 반전 입력단자(-)의 전위는 기준전압(VREF)으로 유지되며 결과적으로 노드 B(Node B)의 전위도 기준전압(VREF)으로 유지된다. 그 대신, 적분 커패시터(CFB) 및 통합 커패시터(CTotal)의 양단 전위차에 대응하여 앰프(AMP)의 출력단자 전위가 낮아진다. 즉, 노드 A(Node A)의 전위는 일정 비율로 점차 감소된다. During the sensing period (tsen), the first switch (SW1), which is an initialization switch, is turned off and the amplifier (AMP) operates as a current integrator. The amplifier (AMP) integrates the sensing current (IPXL) input to the inverting input terminal (-). In the sensing period (tsen), the potential difference between both ends of the integrating capacitor (CFB) and the integrated capacitor (CTotal) due to the sensing current (IPXL) flowing into the inverting input terminal (-) of the amplifier (AMP) increases as the sensing time elapses, that is, It increases as the accumulated sensing current (IPXL) increases. However, due to the characteristics of the amplifier (AMP), the inverting input terminal (-) and the non-inverting input terminal (+) are shorted through virtual ground and the potential difference between them is 0, so in the sensing period (tsen), the inverting input terminal (+) is shorted through the virtual ground. The potential of -) is maintained as the reference voltage (VREF), and as a result, the potential of Node B is also maintained as the reference voltage (VREF). Instead, the potential at the output terminal of the amplifier (AMP) is lowered in response to the potential difference between the two ends of the integrating capacitor (CFB) and the integrated capacitor (CTotal). In other words, the potential of Node A gradually decreases at a certain rate.

도 17은 스케일링 설정기간(tset)의 등가회로를 도시한 것이다. 스케일링 설정기간(tset)에 제5스위치(SW5)에는 온 레벨 신호가 인가되고, 제6스위치(SW6)는 오프 레벨 신호가 인가된다. 나머지 모든 스위치들(SW1, SW2, SW3, SW4)은 오프된다.Figure 17 shows an equivalent circuit of the scaling setting period (tset). During the scaling setting period (tset), an on-level signal is applied to the fifth switch (SW5), and an off-level signal is applied to the sixth switch (SW6). All remaining switches (SW1, SW2, SW3, SW4) are turned off.

이에, 앰프(AMP)의 연결이 해제되고 적분 커패시터(CFB)는 플로팅 상태가 된다.Accordingly, the amplifier (AMP) is disconnected and the integration capacitor (CFB) is in a floating state.

통합 커패시터(CTotal)는 일단은 노드 A(Node A)에 연결된 제5스위치(SW5)를 통해 제1기준전압(EVREF1)에 연결되고, 타단은 노드 B(Node B)에 연결된다. 이에, 노드 A(Node A)의 전위는 "EVREF1"로 설정되고 노드 B(Node B)의 전위는 "Vref-△V" 로 설정된다. 여기서, β는 통합 커패시터(CTotal)에 저장된 값으로서, 이전 센싱 기간(tsen)에 센싱된 전압(V_tsen)에서 제1기준전압(EVREF1)이 연결되어 조정)으로 나타낼 수 있다.One end of the integrated capacitor (CTotal) is connected to the first reference voltage (EVREF1) through the fifth switch (SW5) connected to Node A, and the other end is connected to Node B. Accordingly, the potential of Node A is set to "EVREF1" and the potential of Node B is set to "Vref-ΔV". Here, β is a value stored in the integrated capacitor (CTotal) and can be expressed as (adjusted by connecting the first reference voltage (EVREF1) to the voltage (V_tsen) sensed in the previous sensing period (tsen).

도 18은 커패시터 초기화 기간(tCFBini)의 등가회로를 도시한 것이다. 커패시터 초기화 기간(tCFBini)에 제1스위치(SW1) 및 제2스위치(SW2)에 온 레벨 신호가 인가된다. Figure 18 shows the equivalent circuit of the capacitor initialization period (tCFBini). An on-level signal is applied to the first switch (SW1) and the second switch (SW2) during the capacitor initialization period (tCFBini).

제1스위치(SW1)가 턴온됨에 따라 적분 커패시터(CFB)의 양단이 연결된다.As the first switch (SW1) is turned on, both ends of the integration capacitor (CFB) are connected.

제2스위치(SW2)가 턴온되어 노드 A(Node A)를 통해 제1기준전압(EVREF1)이 적분 커패시터(CFB)의 양단에 연결된다. 이에, 적분 커패시터(CFB)의 기준전압이 제1기준전압(EVREF1)으로 초기화된다.The second switch (SW2) is turned on and the first reference voltage (EVREF1) is connected to both ends of the integrating capacitor (CFB) through node A. Accordingly, the reference voltage of the integrating capacitor CFB is initialized to the first reference voltage EVREF1.

도 19는 스케일링 기간(tscale)의 등가회로를 도시한 것이다. 스케일링 기간(tscale)에 제1스위치(SW1)에 오프 레벨 신호가 인가되고 제2스위치(SW2) 및 제4스위치(SW4)에 온 레벨 신호가 인가된다.Figure 19 shows the equivalent circuit of the scaling period (tscale). During the scaling period (tscale), an off-level signal is applied to the first switch (SW1) and an on-level signal is applied to the second switch (SW2) and the fourth switch (SW4).

제2스위치(SW2) 및 제4스위치(SW4)가 턴온됨에 따라 적분 커패시터(CFB)와 통합 커패시터(CTotal)는 그 일단이 노드 A(Node A)를 통해 제1기준전압(EVREF1)에 연결되고 타단이 노드 B(Node B)에 연결되어 병렬 연결 상태가 된다. 이에, 적분 커패시터(CFB)와 통합 커패시터(CTotal)의 커패시턴스 비율에 따라 통합 커패시터(CTotal)에 저장된 적분 전압이 스케일링 된다. 스케일링 비율은 로 설정될 수 있다. 여기서 적분 커패시터(CFB)는 가변 커패시터이므로, CFB의 커패시턴스를 조정하여 스케일링 비율을 조절할 수 있다. 이에, 노드 B(Node B)의 전위는 로 설정된다.As the second switch (SW2) and the fourth switch (SW4) are turned on, one end of the integrating capacitor (CFB) and the integrated capacitor (CTotal) is connected to the first reference voltage (EVREF1) through node A. The other end is connected to Node B, creating a parallel connection. Accordingly, the integrated voltage stored in the integrated capacitor (CTotal) is scaled according to the capacitance ratio of the integrated capacitor (CFB) and the integrated capacitor (CTotal). The scaling ratio is It can be set to . Here, since the integrating capacitor (CFB) is a variable capacitor, the scaling ratio can be adjusted by adjusting the capacitance of CFB. Accordingly, the potential of Node B is is set to

이상 설명한 바와 같이, 본 발명의 실시예에 따르면 샘플링 커패시터(CSAM)와 스케일러 커패시터(Cscaler)로 각각 나뉘어 있던 커패시터들을 하나의 통합 커패시터(CTotal)로 구성함으로써, 센싱부 설계 면적 중 가장 큰 비중을 차지하는 커패시터의 사이즈를 감소시킬 수 있다. 결과적으로 센싱부를 포함하는 데이터 드라이브 IC의 사이즈를 축소하는 것이 가능해 진다.As described above, according to the embodiment of the present invention, the capacitors that were divided into a sampling capacitor (CSAM) and a scaler capacitor (Cscaler) are configured into a single integrated capacitor (CTotal), which occupies the largest proportion of the design area of the sensing unit. The size of the capacitor can be reduced. As a result, it becomes possible to reduce the size of the data drive IC including the sensing unit.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although embodiments of the present invention have been described with reference to the accompanying drawings, the technical configuration of the present invention described above can be modified by those skilled in the art in the technical field to which the present invention belongs in other specific forms without changing the technical idea or essential features of the present invention. You will understand that it can be done. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive. In addition, the scope of the present invention is indicated by the claims described later rather than the detailed description above. In addition, the meaning and scope of the patent claims and all changes or modified forms derived from the equivalent concept should be construed as being included in the scope of the present invention.

10: 표시패널 11: 타이밍 제어부
12: 데이터 드라이버 IC 13: 스캔 구동부
20: 전압공급부 24: 센싱부
26: 보상부 28: 보상 메모리
210: 적분기 220: 샘플러
230: 스케일러 240: ADC
250, 260: 통합 커패시터부10: Display panel 11: Timing control unit
12: data driver IC 13: scan driver
20: voltage supply unit 24: sensing unit
26: Compensation unit 28: Compensation memory
210: integrator 220: sampler
230: scaler 240: ADC
250, 260: Integrated capacitor section

Claims (15)

센싱 라인들에 연결된 다수의 픽셀들이 형성된 표시패널; 및
상기 센싱 라인들에 접속된 다수의 센싱 채널들을 통해 상기 픽셀들의 센싱전류를 입력 받아 상기 센싱전류를 전압값으로 샘플링하는 센싱동작 및 상기 샘플링된 전압값의 범위를 조정하는 스케일링 동작을 수행하는 센싱부를 포함하고,
상기 센싱부는,
상기 센싱전류를 입력 받는 반전 입력단자, 초기화용 기준전압을 입력 받는 비반전 입력단자, 적분값을 출력하는 출력단자를 포함한 앰프;
상기 센싱동작 시 상기 앰프의 반전 입력단자와 출력단자 사이에 접속되어 상기 반전 입력단자로 입력되는 상기 센싱전류를 저장하고, 상기 스케일링 동작 시 제1기준전압과 연결되는 적분 커패시터; 및
상기 센싱동작 시 상기 앰프에서 출력된 상기 적분값을 샘플링하고, 상기 스케일링 동작 시 상기 적분 커패시터와 병렬 연결되어 상기 샘플링된 적분값의 전압 범위를 스케일링하여 출력하는 통합 커패시터부를 포함하는 전류 센싱 기능을 갖는 표시장치.A display panel formed with a plurality of pixels connected to sensing lines; and
A sensing unit that receives the sensing current of the pixels through a plurality of sensing channels connected to the sensing lines and performs a sensing operation of sampling the sensing current into a voltage value and a scaling operation of adjusting the range of the sampled voltage value. Contains,
The sensing unit,
An amplifier including an inverting input terminal for receiving the sensing current, a non-inverting input terminal for receiving a reference voltage for initialization, and an output terminal for outputting an integral value;
an integrating capacitor connected between an inverting input terminal and an output terminal of the amplifier during the sensing operation to store the sensing current input to the inverting input terminal, and connected to a first reference voltage during the scaling operation; and
Having a current sensing function including an integrated capacitor unit that samples the integral value output from the amplifier during the sensing operation and is connected in parallel with the integration capacitor to scale the voltage range of the sampled integral value and output the scaled voltage range during the scaling operation. Display device. 제1항에 있어서,
상기 적분 커패시터는,
상기 센싱동작 시 일단이 상기 앰프의 반전 입력단자와 연결되고 타단이 상기 출력단자와 연결되고,
상기 스케일링 동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 통합 커패시터부가 연결된 노드 A에 연결되는 전류 센싱 기능을 갖는 표시장치.According to paragraph 1,
The integrating capacitor is,
During the sensing operation, one end is connected to the inverting input terminal of the amplifier and the other end is connected to the output terminal,
A display device having a current sensing function wherein one end is connected to the first reference voltage and the other end is connected to node A to which the integrated capacitor unit is connected during the scaling operation. 제2항에 있어서,
상기 적분 커패시터는,
상기 앰프의 상기 반전 입력단자에 병렬 접속된 다수의 단위 커패시터들; 및
상기 다수의 단위 커패시터들 각각의 타단들을 상호 연결하거나 해제하는 단위 커패시터 스위치를 포함하는 전류 센싱 기능을 갖는 표시장치.According to paragraph 2,
The integrating capacitor is,
a plurality of unit capacitors connected in parallel to the inverting input terminal of the amplifier; and
A display device with a current sensing function including a unit capacitor switch that connects or disconnects other terminals of each of the plurality of unit capacitors. 제2항에 있어서,
상기 적분 커패시터의 양단에 접속된 제1스위치를 포함하는 전류 센싱 기능을 갖는 표시장치.According to paragraph 2,
A display device with a current sensing function including a first switch connected to both ends of the integrating capacitor. 제2항에 있어서,
상기 통합 커패시터부는,
상기 센싱동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 앰프의 출력단자가 연결되고, 상기 스케일링 동작 시 일단이 상기 제1기준전압과 연결되고 타단이 상기 적분 커패시터가 연결된 노드 A에 연결되어 상기 적분 커패시터와 병렬 연결되는 통합 커패시터를 포함하는 전류 센싱 기능을 갖는 표시장치.According to paragraph 2,
The integrated capacitor unit,
During the sensing operation, one end is connected to the first reference voltage and the other end is connected to the output terminal of the amplifier, and during the scaling operation, one end is connected to the first reference voltage and the other end is connected to node A to which the integrating capacitor is connected. A display device with a current sensing function including an integrated capacitor connected in parallel with the integrating capacitor. 제5항에 있어서,
상기 통합 커패시터부는,
상기 통합 커패시터의 타단과 상기 노드 A 간의 연결을 제어하는 제2스위치; 및
상기 적분 커패시터의 일단과 상기 제1기준전압 간의 연결을 제어하는 제4스위치를 포함하는 전류 센싱 기능을 갖는 표시장치.According to clause 5,
The integrated capacitor unit,
a second switch controlling the connection between the other end of the integrated capacitor and the node A; and
A display device with a current sensing function including a fourth switch that controls a connection between one end of the integrating capacitor and the first reference voltage. 제5항에 있어서,
상기 스케일링 동작 시, 스케일링 비율은 로 설정되는 전류 센싱 기능을 갖는 표시장치.
(여기서, CFB는 적분 커패시터의 커패시턴스, CTotal는 통합 커패시터의 커패시턴스다.)According to clause 5,
During the scaling operation, the scaling ratio is A display device with a current sensing function set to .
(Here, CFB is the capacitance of the integral capacitor, and CTotal is the capacitance of the integrated capacitor.) 제2항에 있어서,
상기 통합 커패시터부는,
일단이 노드 A에 연결되고 타단이 노드 B에 연결된 통합 커패시터를 포함하고,
상기 센싱동작 시 상기 노드 A에는 상기 적분 커패시터의 일단이 연결되고, 상기 노드 B에는 상기 적분 커패시터의 타단이 연결되어 상기 적분 커패시터와 병렬 연결되고,
상기 스케일링 동작 시 상기 노드 A에는 상기 적분 커패시터의 일단과 상기 제1기준전압이 연결되고, 상기 노드 B에는 상기 적분 커패시터의 타단이 연결되어 상기 적분 커패시터와 병렬 연결되는 전류 센싱 기능을 갖는 표시장치.According to paragraph 2,
The integrated capacitor unit,
comprising an integrated capacitor at one end connected to node A and the other end connected to node B,
During the sensing operation, one end of the integrating capacitor is connected to node A, and the other end of the integrating capacitor is connected to node B and connected in parallel with the integrating capacitor,
During the scaling operation, one end of the integrating capacitor and the first reference voltage are connected to the node A, and the other end of the integrating capacitor is connected to the node B and connected in parallel with the integrating capacitor. A display device having a current sensing function. 제8항에 있어서,
상기 통합 커패시터부는,
상기 적분 커패시터의 일단과 상기 노드 A 간의 연결을 제어하는 제2스위치; 및
상기 적분 커패시터의 타단과 상기 노드 B 간의 연결을 제어하는 제4스위치를 포함하는 전류 센싱 기능을 갖는 표시장치.According to clause 8,
The integrated capacitor unit,
a second switch controlling the connection between one end of the integrating capacitor and the node A; and
A display device with a current sensing function including a fourth switch that controls a connection between the other end of the integrating capacitor and the node B. 제8항에 있어서,
상기 스케일링 동작 시, 스케일링 비율은 로 설정되는 전류 센싱 기능을 갖는 표시장치.
(여기서, CFB는 적분 커패시터의 커패시턴스, CTotal는 통합 커패시터의 커패시턴스다.)According to clause 8,
During the scaling operation, the scaling ratio is A display device with a current sensing function set to .
(Here, CFB is the capacitance of the integral capacitor, and CTotal is the capacitance of the integrated capacitor.) 센싱 라인들에 연결된 다수의 픽셀들이 형성된 표시패널; 및 상기 센싱 라인들에 접속된 다수의 센싱 채널들을 통해 상기 픽셀들의 센싱전류를 입력 받아 상기 센싱전류를 전압값으로 샘플링하는 센싱동작 및 상기 샘플링된 전압값의 범위를 조정하는 스케일링 동작을 수행하는 센싱부를 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법에 있어서,
상기 센싱동작 시 상기 센싱전류를 입력 받는 반전 입력단자, 초기화용 기준전압을 입력 받는 비반전 입력단자, 적분값을 출력하는 출력단자를 포함한 앰프 및 상기 앰프의 상기 반전 입력단자와 상기 출력단자 사이에 접속된 적분 커패시터를 이용하여 상기 센싱전류의 적분값을 출력하는 단계;
통합 커패시터부에 상기 적분값을 샘플링하는 단계; 및
상기 스케일링 동작 시 상기 적분 커패시터와 상기 통합 커패시터부를 병렬 연결하여 상기 샘플링된 적분값의 전압 범위를 스케일링하여 출력하는 단계;
를 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법.A display panel formed with a plurality of pixels connected to sensing lines; And sensing to perform a sensing operation of receiving the sensing current of the pixels through a plurality of sensing channels connected to the sensing lines and sampling the sensing current into a voltage value, and a scaling operation of adjusting the range of the sampled voltage value. In the control method of a display device having a current sensing function including a unit,
During the sensing operation, an amplifier including an inverting input terminal that receives the sensing current, a non-inverting input terminal that receives a reference voltage for initialization, and an output terminal that outputs an integral value, and between the inverting input terminal and the output terminal of the amplifier. outputting the integral value of the sensing current using a connected integral capacitor;
sampling the integral value in an integrated capacitor unit; and
During the scaling operation, connecting the integration capacitor and the integrated capacitor unit in parallel to scale and output a voltage range of the sampled integral value;
A control method of a display device having a current sensing function including. 제11항에 있어서,
상기 센싱 동작 시, 상기 앰프의 입력단들과 출력단을 적분기 기준전압으로 초기화하는 초기화 기간을 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법.According to clause 11,
A method of controlling a display device with a current sensing function, including an initialization period for initializing the input terminals and output terminals of the amplifier to an integrator reference voltage during the sensing operation. 제11항에 있어서,
상기 스케일링 동작 시, 상기 적분 커패시터를 플로팅시키고, 상기 통합 커패시터부를 제1기준전압과 연결하는 스케일링 세팅기간을 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법.According to clause 11,
A control method of a display device having a current sensing function, including a scaling setting period for floating the integrating capacitor and connecting the integrated capacitor unit to a first reference voltage during the scaling operation. 제13항에 있어서,
상기 스케일링 세팅기간 이후에, 상기 플로팅 상태의 적분 커패시터를 상기 제1기준전압과 연결하는 적분 커패시터 초기화 기간을 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법.According to clause 13,
A control method of a display device having a current sensing function, including an integration capacitor initialization period for connecting the floating integration capacitor to the first reference voltage after the scaling setting period. 제14항에 있어서,
상기 적분 커패시터 초기화 기간 이후에, 상기 적분 커패시터와 상기 통합 커패시터부를 병렬 연결하여 상기 통합 커패시터부에 저장된 상기 적분값의 전압 범위를 스케일링하는 스케일링 기간을 포함하는 전류 센싱 기능을 갖는 표시장치의 제어방법.According to clause 14,
After the integration capacitor initialization period, a scaling period in which the integration capacitor and the integrated capacitor unit are connected in parallel to scale the voltage range of the integrated value stored in the integrated capacitor unit. A control method of a display device having a current sensing function, including a scaling period.