KR102627280B1 - Liquid crystal display device - Google Patents

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Abstract

본 발명의 액정표시장치는 표시패널, 데이터 구동부, 게이트 구동부를 포함한다. 표시패널은 컬럼라인과 로우라인을 따라 매트릭스 형태로 배열되는 픽셀들, 및 픽셀들에 연결되는 데이터라인 및 게이트라인을 포함한다. 데이터 구동부는 데이터라인에 데이터전압을 공급한다. 게이트 구동부는 게이트라인에 게이트펄스를 공급한다. 게이트라인들 중에서 제i(i는 자연수) 게이트라인은 제i 로우라인에 배열된 픽셀들과 연결된다. 데이터라인들 중에서 제j 데이터라인은 제j(j는 자연수) 컬럼라인에 배치된 픽셀들 중에서 제1 내지 제3 게이트라인들과 각각 연결되는 픽셀들과 연결되고, 제(j+1) 컬럼라인에 배치된 픽셀들 중에서 제4 내지 제6 게이트라인들과 각각 연결되는 픽셀들과 연결된다. 데이터 구동부는 제1 내지 제3 데이터라인들에 한 프레임 기간 동안 동일한 극성의 데이터전압을 공급하며, 제4 데이터라인에 3수평기간 마다 극성이 반전되는 데이터전압을 공급한다. The liquid crystal display device of the present invention includes a display panel, a data driver, and a gate driver. The display panel includes pixels arranged in a matrix along column lines and row lines, and data lines and gate lines connected to the pixels. The data driver supplies data voltage to the data line. The gate driver supplies gate pulses to the gate line. Among the gate lines, the i-th (i is a natural number) gate line is connected to the pixels arranged in the i-th low line. Among the data lines, the j-th data line is connected to pixels respectively connected to the first to third gate lines among the pixels arranged in the j-th (j is a natural number) column line, and the (j+1)-th column line Among the pixels arranged in , the pixels are connected to the fourth to sixth gate lines, respectively. The data driver supplies a data voltage of the same polarity to the first to third data lines during one frame period, and supplies a data voltage whose polarity is reversed every three horizontal periods to the fourth data line.

Description

액정표시장치{LIQUID CRYSTAL DISPLAY DEVICE}Liquid crystal display device {LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 소비전력을 줄이면서 화상 품질을 개선할 수 있는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device that can improve image quality while reducing power consumption.

액정표시장치(Liquid Crystal Display Device: LCD), 유기 발광 다이오드 표시장치(Organic Light Emitting Diode Display : OLED Display), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP), 전기영동 표시장치(Electrophoretic Display Device: EPD) 등 각종 평판 표시장치가 개발되고 있다. 액정표시장치는 액정 분자에 인가되는 전계를 데이터 전압에 따라 제어하여 화상을 표시한다. 액티브 매트릭스(Active Matrix) 구동방식의 액정표시장치에는 픽셀 마다 박막트랜지스터(Thin Film Transistor : 이하 "TFT"라 함)가 형성되어 있다. 액정표시장치는 액정표시패널, 액정표시패널에 빛을 조사하는 백라이트 유닛, 액정표시패널의 데이터라인들에 데이터전압을 공급하기 위한 소스 드라이브 집적회로(Integrated Circuit, 이하 "IC"라 함), 액정표시패널의 게이트라인들(또는 스캔라인들)에 게이트 펄스(또는 스캔 펄스)를 공급하기 위한 게이트 드라이브 IC, 및 상기 IC들을 제어하는 제어회로, 백라이트 유닛의 광원을 구동하기 위한 광원 구동회로 등을 구비한다.Liquid Crystal Display Device (LCD), Organic Light Emitting Diode Display (OLED Display), Plasma Display Panel (PDP), Electrophoretic Display Device (EPD) Various flat panel display devices are being developed. The liquid crystal display device displays images by controlling the electric field applied to the liquid crystal molecules according to the data voltage. In an active matrix driven liquid crystal display device, a thin film transistor (hereinafter referred to as a "TFT") is formed in each pixel. The liquid crystal display device includes a liquid crystal display panel, a backlight unit that irradiates light to the liquid crystal display panel, a source drive integrated circuit (hereinafter referred to as “IC”) to supply data voltage to the data lines of the liquid crystal display panel, and liquid crystal. A gate drive IC for supplying gate pulses (or scan pulses) to the gate lines (or scan lines) of the display panel, a control circuit for controlling the ICs, and a light source driver circuit for driving the light source of the backlight unit. Equipped with

근래에는 R(Red) 픽셀, G(Green) 픽셀, B(Blue) 픽셀 이외에 W(White) 픽셀을 추가한 액정표시장치가 개발되고 있다. 이하에서, 픽셀들이 RGBW 픽셀들로 나뉘어진 표시장치를 "RGBW 타입 표시장치"라 한다. W 픽셀은 픽셀들 각각의 휘도를 높임으로써 백라이트 유닛의 휘도를 낮추어 액정표시장치의 소비전력을 낮출 수 있다. Recently, liquid crystal displays have been developed that add W (White) pixels in addition to R (Red) pixels, G (Green) pixels, and B (Blue) pixels. Hereinafter, a display device in which pixels are divided into RGBW pixels is referred to as an “RGBW type display device.” W pixel can lower the brightness of the backlight unit by increasing the brightness of each pixel, thereby lowering the power consumption of the liquid crystal display device.

최근에는 대화면, 고해상도 표시장치의 비용을 줄이기 위하여 소스 드라이브 IC를 줄일 수 있는 다양한 방법들이 시도되고 있으나, 극성 분포의 불균형으로 인하여 화질 불량이 발생되고 있다.Recently, various methods have been attempted to reduce the source drive IC in order to reduce the cost of large-screen, high-resolution display devices, but poor image quality is occurring due to imbalance in polarity distribution.

본 발명은 RGBW 타입의 대화면 표시장치에서 소비전력을 줄이면서 화질을 개선할 수 있는 액정표시장치를 제공하기 위한 것이다.The present invention is intended to provide a liquid crystal display device that can improve image quality while reducing power consumption in an RGBW type large screen display device.

본 발명의 액정표시장치는 표시패널, 데이터 구동부, 게이트 구동부를 포함한다. 표시패널은 컬럼라인과 로우라인을 따라 매트릭스 형태로 배열되는 픽셀들, 및 픽셀들에 연결되는 데이터라인 및 게이트라인을 포함한다. 데이터 구동부는 데이터라인에 데이터전압을 공급한다. 게이트 구동부는 게이트라인에 게이트펄스를 공급한다. 게이트라인들 중에서 제i(i는 자연수) 게이트라인은 제i 로우라인에 배열된 픽셀들과 연결된다. 데이터라인들 중에서 제j 데이터라인은 제j(j는 자연수) 컬럼라인에 배치된 픽셀들 중에서 제1 내지 제3 게이트라인들과 각각 연결되는 픽셀들과 연결되고, 제(j+1) 컬럼라인에 배치된 픽셀들 중에서 제4 내지 제6 게이트라인들과 각각 연결되는 픽셀들과 연결된다. 데이터 구동부는 제1 내지 제3 데이터라인들에 한 프레임 기간 동안 동일한 극성의 데이터전압을 공급하며, 제4 데이터라인에 3수평기간 마다 극성이 반전되는 데이터전압을 공급한다.The liquid crystal display device of the present invention includes a display panel, a data driver, and a gate driver. The display panel includes pixels arranged in a matrix along column lines and row lines, and data lines and gate lines connected to the pixels. The data driver supplies data voltage to the data line. The gate driver supplies gate pulses to the gate line. Among the gate lines, the i-th (i is a natural number) gate line is connected to the pixels arranged in the i-th low line. Among the data lines, the j-th data line is connected to pixels respectively connected to the first to third gate lines among the pixels arranged in the j-th (j is a natural number) column line, and the (j+1)-th column line Among the pixels arranged in , the pixels are connected to the fourth to sixth gate lines, respectively. The data driver supplies a data voltage of the same polarity to the first to third data lines during one frame period, and supplies a data voltage whose polarity is reversed every three horizontal periods to the fourth data line.

본 발명의 액정표시장치는 각각의 로우라인에서 단색을 표시하는 경우에도 데이터전압의 극성 쏠림이 발생하지 않는다. 그 결과 극성 쏠림으로 인해서 발생하는 수평 크로스토크 현상을 개선할 수 있다. In the liquid crystal display device of the present invention, polarity bias of the data voltage does not occur even when a single color is displayed on each low line. As a result, the horizontal crosstalk phenomenon that occurs due to polarity bias can be improved.

그리고 본 발명의 액정표시장치는 컬럼라인에 배치된 픽셀들의 극성 쏠림을 방지할 수 있어서 수직 도리도리 현상을 개선할 수 있다.In addition, the liquid crystal display device of the present invention can prevent the polarity of pixels arranged in the column line and thus improve the vertical drift phenomenon.

또한, 본 발명에 의한 액정표시장치는 4개의 데이터라인들 중에서 3개의 데이터라인에 공급되는 데이터전압의 극성은 한 프레임 기간 동안 유지되기 때문에, 출력 버퍼들의 데이터 트랜지션을 줄일 수 있고, 이에 따라서 발열을 개선하고 소비전력을 줄일 수 있다. In addition, the liquid crystal display device according to the present invention maintains the polarity of the data voltage supplied to three of the four data lines for one frame period, thereby reducing data transitions in the output buffers and thus reducing heat generation. You can improve and reduce power consumption.

도 1은 본 발명에 따른 표시장치를 보여주는 도면.
도 2는 본 발명에 의한 표시패널의 일부 영역을 나타내는 도면.
도 3은 본 발명에 의한 데이터 구동부의 출력버퍼를 나타내는 도면.
도 4는 제1 및 제4 데이터라인들에 공급되는 데이터전압의 극성을 나타내는 도면.
도 5 및 도 6은 수평 크로스토크를 설명하기 위한 도면.
도 7 및 도 8은 수직 도리도리 현상을 설명하기 위한 도면.1 is a diagram showing a display device according to the present invention.
Figure 2 is a diagram showing a partial area of a display panel according to the present invention.
Figure 3 is a diagram showing the output buffer of the data driver according to the present invention.
Figure 4 is a diagram showing the polarity of the data voltage supplied to the first and fourth data lines.
Figures 5 and 6 are diagrams for explaining horizontal crosstalk.
Figures 7 and 8 are diagrams for explaining the vertical twisting phenomenon.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다. Hereinafter, preferred embodiments according to the present invention will be described in detail with reference to the attached drawings. Like reference numerals refer to substantially the same elements throughout the specification. In the following description, if it is determined that a detailed description of a known function or configuration related to the present invention may unnecessarily obscure the gist of the present invention, the detailed description will be omitted.

도 1은 본 발명에 의한 액정표시장치를 나타내는 도면이다. 1 is a diagram showing a liquid crystal display device according to the present invention.

도 1을 참조하면, 본 발명의 표시장치는 픽셀 어레이가 형성된 표시패널(100)과, 표시패널(100)에 입력 영상의 데이터를 기입하기 위한 표시패널 구동회로를 구비한다. 표시패널(100)의 아래에는 표시패널(100)에 조사하기 위한 백라이트 유닛이 배치될 수 있다. Referring to FIG. 1, the display device of the present invention includes a display panel 100 on which a pixel array is formed, and a display panel driving circuit for writing data of an input image into the display panel 100. A backlight unit for illuminating the display panel 100 may be disposed below the display panel 100.

표시패널(100)은 액정층을 사이에 두고 대향하는 상부 기판과 하부 기판을 포함한다. 표시패널(100)의 픽셀 어레이는 데이터라인들(DL1~DLn) 과 게이트라인들(G1~Gm)의 교차 구조에 의해 m×n개(m, n은 자연수)의 매트릭스 형태로 배열되는 픽셀들을 포함한다. The display panel 100 includes an upper substrate and a lower substrate that face each other with a liquid crystal layer therebetween. The pixel array of the display panel 100 consists of pixels arranged in a matrix of m×n numbers (m, n is a natural number) by an intersection structure of data lines (DL1 to DLn) and gate lines (G1 to Gm). Includes.

표시패널(100)의 하부 기판에는 데이터라인들(DL1~DLn), 게이트라인들(G1~Gm), TFT들, TFT에 접속된 픽셀전극(1), 및 픽셀전극(1)에 접속된 스토리지 커패시터(Storage Capacitor, Cst) 등을 포함한다. 픽셀들 각각은 TFT를 통해 데이터전압을 충전하는 픽셀전극(1)과 공통전압(Vcom)이 인가되는 공통전극(2)의 전압차에 의해 구동되는 액정 분자들을 이용하여 빛의 투과양을 조정함으로써 비디오 데이터의 화상을 표시한다. The lower substrate of the display panel 100 includes data lines DL1 to DLn, gate lines G1 to Gm, TFTs, a pixel electrode 1 connected to the TFT, and a storage connected to the pixel electrode 1. Includes capacitors (Storage Capacitor, Cst), etc. Each pixel adjusts the amount of light transmission using liquid crystal molecules driven by the voltage difference between the pixel electrode (1), which charges the data voltage through the TFT, and the common electrode (2), to which the common voltage (Vcom) is applied. Displays images of video data.

본 발명의 액정표시장치는 투과형 액정표시장치, 반투과형 액정표시장치, 반사형 액정표시장치 등 어떠한 형태로도 구현될 수 있다. 투과형 액정표장치와 반투과형 액정표시장치에서는 백라이트 유닛이 필요하다. 백라이트 유닛은 직하형(direct type) 백라이트 유닛 또는, 에지형(edge type) 백라이트 유닛으로 구현될 수 있다. The liquid crystal display device of the present invention can be implemented in any form, such as a transmissive liquid crystal display device, a transflective liquid crystal display device, or a reflective liquid crystal display device. Transmissive and transflective liquid crystal displays require a backlight unit. The backlight unit may be implemented as a direct type backlight unit or an edge type backlight unit.

표시패널 구동회로는 데이터 구동부(102), 게이트 구동부(104) 및 타이밍 콘트롤러(20)를 포함한다. The display panel driving circuit includes a data driver 102, a gate driver 104, and a timing controller 20.

데이터 구동부(102)는 타이밍 콘트롤러(20)의 제어 하에 입력 영상 데이터를 정극성/부극성 감마보상전압으로 변환하여 정극성/부극성 데이터전압을 출력한다.The data driver 102 converts input image data into positive/negative gamma compensation voltages under the control of the timing controller 20 and outputs positive/negative data voltages.

게이트 구동부(104)는 타이밍 콘트롤러(20)의 제어 하에 게이트펄스를 순차적으로 출력한다. 즉, 게이트 구동부(104)는 제1 게이트펄스에 이어서 제2 게이트펄스를 출력하고, 제2 게이트펄스에 이어서 제3 게이트펄스를 출력한다. 게이트 구동부(104)로부터 출력된 게이트펄스는 픽셀들에 충전될 정극성/부극성 비디오 데이터 전압에 동기된다. 게이트 구동부(104)는 IC 비용을 줄이기 위하여, 같은 제조 공정에서 픽셀 어레이와 함께 표시패널(100)의 하부 기판에 직접 형성될 수 있다. The gate driver 104 sequentially outputs gate pulses under the control of the timing controller 20. That is, the gate driver 104 outputs a second gate pulse following the first gate pulse, and outputs a third gate pulse following the second gate pulse. The gate pulse output from the gate driver 104 is synchronized with the positive/negative video data voltage to be charged in the pixels. In order to reduce IC cost, the gate driver 104 may be formed directly on the lower substrate of the display panel 100 along with the pixel array in the same manufacturing process.

타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 수신된 입력 영상의 RGB 데이터를 RGBW 데이터로 변환하여 데이터 구동부(102)로 전송한다. 타이밍 콘트롤러(20)는 호스트 시스템(24)으로부터 입력 영상 데이터와 동기되는 타이밍 신호들을 입력받는다. 타이밍 신호들은 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등을 포함한다. 타이밍 콘트롤러(20)는 입력 영상의 픽셀 데이터와 함께 수신되는 타이밍 신호들(Vsync, Hsync, DE, DCLK)을 바탕으로 데이터 구동부(102)와 게이트 구동부(104)의 동작 타이밍을 제어한다. 타이밍 콘트롤러(20)는 픽셀 어레이의 극성을 제어하기 위한 극성제어신호(POL)를 데이터 구동부(102)의 소스 드라이브 IC들 각각에 전송할 수 있다. The timing controller 20 converts RGB data of the input image received from the host system 24 into RGBW data and transmits it to the data driver 102. The timing controller 20 receives timing signals that are synchronized with input image data from the host system 24. Timing signals include a vertical synchronization signal (Vsync), a horizontal synchronization signal (Hsync), a data enable signal (DE), and a dot clock (DCLK). The timing controller 20 controls the operation timing of the data driver 102 and the gate driver 104 based on timing signals (Vsync, Hsync, DE, DCLK) received along with pixel data of the input image. The timing controller 20 may transmit a polarity control signal (POL) for controlling the polarity of the pixel array to each of the source drive ICs of the data driver 102.

호스트 시스템(24)은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나일 수 있다.The host system 24 may be any one of a television (TV) system, a set-top box, a navigation system, a DVD player, a Blu-ray player, a personal computer (PC), a home theater system, and a phone system.

도 2는 본 발명에 의한 표시패널의 일부 영역을 나타내는 도면이다. 도 2는 제1 내지 제12 로우라인들(L#1~L#12)과 제1 내지 제8 컬럼라인들(CL#1~CL#8)에 속하는 픽셀들을 도시하고 있다. Figure 2 is a diagram showing a partial area of the display panel according to the present invention. Figure 2 shows pixels belonging to the first to twelfth row lines (L#1 to L#12) and the first to eighth column lines (CL#1 to CL#8).

도 2를 참조하면, 픽셀(P)들은 로우라인들(L#1~L#12)과 컬럼라인들(CL#1~CL#8)을 따라 매트릭스 형태로 배열된다. 이하, 본 명세서에서 픽셀의 위치는 로우라인과 컬럼라인을 좌표축으로 간주하여 설명하기로 한다. 예컨대, 제(x,y) 픽셀은 제x 로우라인과 제y 컬럼라인이 교차하는 위치에 배치되는 픽셀을 지칭한다.Referring to FIG. 2, pixels P are arranged in a matrix form along row lines (L#1 to L#12) and column lines (CL#1 to CL#8). Hereinafter, in this specification, the location of the pixel will be described considering the row line and column line as coordinate axes. For example, the (x,y)th pixel refers to a pixel placed at the intersection of the xth row line and the yth column line.

제i(i는 m 이하의 자연수) 게이트라인은 제i 로우라인에 배열된 픽셀들과 연결된다. 예컨대, 제1 게이트라인(GL1)은 제1 로우라인(L#1)에 배열되는 픽셀(P)들과 연결되고, 제2 게이트라인(GL2)은 제2 로우라인(L#2)에 배열되는 픽셀(P)들과 연결된다. 마찬가지로 제12 게이트라인(GL12)은 제12 로우라인(L#12)에 배열되는 픽셀(P)들과 연결된다.The i-th (i is a natural number less than or equal to m) gate line is connected to the pixels arranged in the i-th row line. For example, the first gate line GL1 is connected to the pixels P arranged in the first low line L#1, and the second gate line GL2 is arranged in the second low line L#2. connected to pixels (P). Likewise, the twelfth gate line GL12 is connected to the pixels P arranged in the twelfth low line L#12.

링크부(LINK)는 게이트펄스들(GS1~GS12)을 출력하는 출력단들 중에서 어느 하나의 출력단과 하나의 게이트라인을 연결한다. 링크부(LINK)는 표시패널의 비표시영역에 형성될 수 있다. 링크부(LINK)를 통해서 각각의 게이트라인들(GL1~GL12)이 인가받는 게이트펄스(GS1~GS12)는 다음과 같다.The link unit (LINK) connects one output terminal and one gate line among the output terminals that output gate pulses (GS1 to GS12). The link unit (LINK) may be formed in a non-display area of the display panel. The gate pulses (GS1 to GS12) that are applied to each gate line (GL1 to GL12) through the link unit (LINK) are as follows.

제(4k-3) 게이트라인은 제(4k-3) 게이트펄스를 공급받는다. 그리고, 제(4k-2) 게이트라인은 제(4k-1) 게이트펄스를 공급받고, 제(4k-1) 게이트라인은 제(4k-2) 게이트펄스를 공급받는다. 그리고 제4k 게이트라인은 제4k 게이트펄스를 공급받는다. 예컨대, 제1 게이트라인(GL1)은 제1 게이트펄스(GS1)를 공급받고, 제2 게이트라인(GL2)은 제3 게이트펄스(GS3)를 공급받고, 제3 게이트라인(GL3)은 제2 게이트펄스(GS2)를 공급받고, 제4 게이트라인(GL4)은 제4 게이트펄스(GS4)를 공급받는다. The (4k-3)th gate line is supplied with the (4k-3)th gate pulse. And, the (4k-2)th gate line is supplied with the (4k-1)th gate pulse, and the (4k-1)th gate line is supplied with the (4k-2)th gate pulse. And the 4k gate line receives the 4k gate pulse. For example, the first gate line GL1 receives the first gate pulse GS1, the second gate line GL2 receives the third gate pulse GS3, and the third gate line GL3 receives the second gate pulse GS1. The gate pulse (GS2) is supplied, and the fourth gate line (GL4) is supplied with the fourth gate pulse (GS4).

이를 위해서, 제2 게이트펄스(GS2)를 출력하는 출력단과 제3 게이트라인(GL3)이 연결되며, 제3 게이트펄스(GS3)를 출력하는 출력단과 제2 게이트라인(GL2)이 연결된다. To this end, the output terminal that outputs the second gate pulse (GS2) is connected to the third gate line (GL3), and the output terminal that outputs the third gate pulse (GS3) is connected to the second gate line (GL2).

게이트 구동부(104)와 게이트라인의 교차 구조에 의해서 제2 로우라인(L#2)과 제3 로우라인(L#3)의 스캔 순서는 뒤바뀐다. 즉, 게이트 구동부(104)는 게이트펄스를 순차적으로 출력할지라도, 제1 로우라인(L#1)에 배치된 픽셀(P)들이 스캔된 이후에, 제3 로우라인(L#3)에 배치된 픽셀(P)들이 스캔되며, 이어서 제2 로우라인(L#2)에 배치된 픽셀(P)들이 스캔된다.The scanning order of the second low line (L#2) and the third low line (L#3) is reversed due to the intersection structure of the gate driver 104 and the gate line. That is, even though the gate driver 104 outputs gate pulses sequentially, the pixels P placed on the first low line L#1 are scanned and then placed on the third low line L#3. The pixels (P) placed on the second low line (L#2) are scanned, and then the pixels (P) placed on the second low line (L#2) are scanned.

데이터라인들(DL1~DLn) 중에서 제j(j는 n 이하의 자연수) 데이터라인은 제j 컬럼라인에 배치된 픽셀들 중에서 제1 내지 제3 게이트라인들과 각각 연결되는 픽셀들에 연결되고, 제(j+1) 컬럼라인에 배치된 픽셀들 중에서 제4 내지 제6 게이트라인들과 각각 연결되는 픽셀들에 연결된다. 예컨대, 제1 데이터라인(DL1)은 제1 컬럼라인(CL1)에 배치된 픽셀(P)들 중에서 제1 게이트라인(GL1)과 연결되는 제(1,1) 픽셀, 제2 게이트라인(GL2)과 연결되는 제(2,1) 픽셀, 및 제3 게이트라인(GL3)과 연결되는 제(3,1) 픽셀들과 연결된다. 그리고, 제1 데이터라인(GL1)은 제2 컬럼라인(CL2)에 배치된 픽셀(P)들 중에서 제4 게이트라인(GL4)과 연결되는 제(4,2) 픽셀, 제5 게이트라인(GL5)과 연결되는 제(5,2) 픽셀, 및 제6 게이트라인(GL6)과 연결되는 제(6,2) 픽셀들과 연결된다. Among the data lines DL1 to DLn, the jth (j is a natural number less than or equal to n) data line is connected to pixels respectively connected to the first to third gate lines among the pixels arranged in the jth column line, Among the pixels arranged in the (j+1)th column line, they are connected to pixels respectively connected to the fourth to sixth gate lines. For example, the first data line DL1 is the (1,1) pixel connected to the first gate line GL1 among the pixels P disposed on the first column line CL1, and the second gate line GL2 ) and the (3,1) pixels connected to the third gate line GL3. And, the first data line GL1 is the (4,2)th pixel connected to the fourth gate line GL4 and the fifth gate line GL5 among the pixels P disposed on the second column line CL2. ) and the (6,2)th pixel connected to the sixth gate line GL6.

도 3은 데이터 구동부의 일부를 나타내는 도면으로써, 제1 내지 제8 컬럼라인에 배치된 픽셀들에 데이터전압을 공급하는 버퍼들을 도시하고 있다. FIG. 3 is a diagram illustrating a portion of a data driver and shows buffers that supply data voltages to pixels arranged in first to eighth column lines.

도 3을 참조하면, 본 발명에 의한 데이터 구동부(102)는 제1 내지 제4 P버퍼들(P1, P2, P3, P4), 및 제1 내지 제4 N버퍼들(N1, N2, N3, N4)을 포함한다. Referring to FIG. 3, the data driver 102 according to the present invention includes first to fourth P buffers (P1, P2, P3, P4), and first to fourth N buffers (N1, N2, N3, Includes N4).

제1 P버퍼(P1)는 제1 데이터라인(DL1) 또는 제2 데이터라인(DL2)에 정극성의 데이터전압을 공급한다. 제1 N버퍼(N1)는 제1 데이터라인(DL1) 또는 제2 데이터라인(DL2)에 부극성의 데이터전압을 공급한다.The first P buffer (P1) supplies a positive data voltage to the first data line (DL1) or the second data line (DL2). The first N buffer (N1) supplies a negative data voltage to the first data line (DL1) or the second data line (DL2).

제2 P버퍼(P2)는 제3 데이터라인(DL3) 또는 제7 데이터라인(DL7)에 정극성의 데이터전압을 공급한다. 제2 N버퍼(N2)는 제3 데이터라인(DL3) 또는 제7 데이터라인(DL7)에 부극성의 데이터전압을 공급한다. The second P buffer (P2) supplies a positive data voltage to the third data line (DL3) or the seventh data line (DL7). The second N buffer (N2) supplies a negative data voltage to the third data line (DL3) or the seventh data line (DL7).

제3 P버퍼(P3)는 제5 데이터라인(DL5) 또는 제6 데이터라인(DL6)에 정극성의 데이터전압을 공급한다. 제3 N버퍼(N3)는 제5 데이터라인(DL5) 또는 제6 데이터라인(DL6)에 부극성의 데이터전압을 공급한다.The third P buffer (P3) supplies a positive data voltage to the fifth data line (DL5) or the sixth data line (DL6). The third N buffer N3 supplies a negative data voltage to the fifth data line DL5 or the sixth data line DL6.

제4 P버퍼(P4)는 제4 데이터라인(DL4) 또는 제8 데이터라인(DL8)에 정극성의 데이터전압을 공급한다. 제4 N버퍼(N4)는 제4 데이터라인(DL4) 또는 제8 데이터라인(DL8)에 부극성의 데이터전압을 공급한다.The fourth P buffer (P4) supplies a positive data voltage to the fourth data line (DL4) or the eighth data line (DL8). The fourth N buffer N4 supplies a negative data voltage to the fourth data line DL4 or the eighth data line DL8.

제1 내지 제4 스위치부들(SW1, SW2, SW3, SW4)은 각 출력버퍼들(P1, P2, P3, P4, N1, N2, N3, N4)과 데이터라인들간의 경로를 스위칭한다. The first to fourth switch units (SW1, SW2, SW3, and SW4) switch paths between the output buffers (P1, P2, P3, P4, N1, N2, N3, and N4) and the data lines.

제1 스위치부(SW1)는 제1 P버퍼(P1)와 제1 데이터라인(DL1)을 연결시키는 동안 제1 N버퍼(N1)와 제2 데이터라인(DL2)을 연결시킨다. 그리고, 제1 스위치부(SW1)는 제1 P버퍼(P1)와 제2 데이터라인(DL2)를 연결시키는 동안 제1 N버퍼(N1)와 제1 데이터라인(DL1)을 연결시킨다.The first switch unit (SW1) connects the first N buffer (N1) and the second data line (DL2) while connecting the first P buffer (P1) and the first data line (DL1). And, the first switch unit (SW1) connects the first N buffer (N1) and the first data line (DL1) while connecting the first P buffer (P1) and the second data line (DL2).

제2 스위치부(SW2)는 제2 P버퍼(P2)와 제3 데이터라인(DL3)을 연결시키는 동안 제2 N버퍼(N2)와 제7 데이터라인(DL7)을 연결시킨다. 그리고, 제2 스위치부(SW2)는 제2 P버퍼(P2)와 제7 데이터라인(DL7)을 연결시키는 동안 제1 N버퍼(N1)와 제3 데이터라인(DL3)을 연결시킨다.The second switch unit SW2 connects the second N buffer N2 and the seventh data line DL7 while connecting the second P buffer P2 and the third data line DL3. Additionally, the second switch unit SW2 connects the first N buffer N1 and the third data line DL3 while connecting the second P buffer P2 and the seventh data line DL7.

제3 스위치부(SW3)는 제3 P버퍼(P3)와 제5 데이터라인(DL5)을 연결시키는 동안 제3 N버퍼(N3)와 제6 데이터라인(DL6)을 연결시킨다. 그리고, 제3 스위치부(SW3)는 제3 P버퍼(P3)와 제6 데이터라인(DL6)을 연결시키는 동안 제3 N버퍼(N3)와 제5 데이터라인(DL5)을 연결시킨다The third switch unit (SW3) connects the third N buffer (N3) and the sixth data line (DL6) while connecting the third P buffer (P3) and the fifth data line (DL5). And, the third switch unit (SW3) connects the third N buffer (N3) and the fifth data line (DL5) while connecting the third P buffer (P3) and the sixth data line (DL6).

제4 스위치부(SW4)는 제4 P버퍼(P4)와 제4 데이터라인(DL4)을 연결시키는 동안 제4 N버퍼(N4)와 제8 데이터라인(DL8)을 연결시킨다. 그리고, 제4 스위치부(SW4)는 제4 P버퍼(P4)와 제8 데이터라인(DL8)을 연결시키는 동안 제4 N버퍼(N4)와 제4 데이터라인(DL4)을 연결시킨다. The fourth switch unit (SW4) connects the fourth N buffer (N4) and the eighth data line (DL8) while connecting the fourth P buffer (P4) and the fourth data line (DL4). Additionally, the fourth switch unit SW4 connects the fourth N buffer N4 and the fourth data line DL4 while connecting the fourth P buffer P4 and the eighth data line DL8.

제1 내지 제4 스위치부들(SW1, SW2, SW3, SW4)들은 각각 다수의 스위치들을포함하고, 스위치 구성은 공지된 어떠한 구성을 이용하여도 무방하다. 또한, 제1 내지 제4 스위치부들(SW1, SW2, SW3, SW4)들에는 챠지쉐어를 위한 구성이 추가될 수도 있다.The first to fourth switch units (SW1, SW2, SW3, and SW4) each include a plurality of switches, and any known switch configuration may be used. Additionally, a configuration for charge share may be added to the first to fourth switch units (SW1, SW2, SW3, and SW4).

제1 내지 제3 P버퍼들(P1, P2, P3)과 제1 내지 제3 N버퍼들(N1, N2, N3)은 한 프레임 기간마다 데이터전압의 극성을 반전시킨다. 그 결과, 제1 내지 제3 데이터라인들(DL1, DL2, DL3), 및 제5 내지 제7 데이터라인들(DL5, DL6, DL7)은 한 프레임 동안 동일한 극성의 데이터전압을 공급한다. The first to third P buffers (P1, P2, and P3) and the first to third N buffers (N1, N2, and N3) invert the polarity of the data voltage every frame period. As a result, the first to third data lines DL1, DL2, and DL3 and the fifth to seventh data lines DL5, DL6, and DL7 supply data voltages of the same polarity during one frame.

제4 P버퍼(P4) 및 제4 N버퍼(N4)는 3 수평기간 마다 데이터전압의 극성을 반전시킨다. 그 결과, 제4 데이터라인(DL4) 및 제7 데이터라인(DL7)은 3 수평기간 마다 극성이 반전되는 데이터전압을 공급한다. The fourth P buffer (P4) and the fourth N buffer (N4) invert the polarity of the data voltage every three horizontal periods. As a result, the fourth data line DL4 and the seventh data line DL7 supply data voltages whose polarity is inverted every three horizontal periods.

임의의 한 프레임 기간(이하, k 프레임 기간) 동안 각 데이터라인들에 공급되는 데이터전압의 극성은 다음과 같다.The polarity of the data voltage supplied to each data line during any one frame period (hereinafter referred to as k frame period) is as follows.

제1 및 제3 데이터라인들(DL1, DL3)은 동일한 극성의 데이터전압을 공급받는다. 예컨대, k프레임 기간 동안, 제1 데이터라인(DL1)이 제1 P버퍼(P1)로부터 정극성의 데이터전압을 공급받는다면, 제3 데이터라인(DL3)은 제2 P버퍼(P2)로부터 정극성의 데이터전압을 공급받는다. The first and third data lines DL1 and DL3 are supplied with data voltages of the same polarity. For example, during the k frame period, if the first data line DL1 receives a data voltage of positive polarity from the first P buffer (P1), the third data line DL3 receives a positive polarity data voltage from the second P buffer (P2). Data voltage is supplied.

제5 및 제7 데이터라인들(DL5, DL7)은 제1 및 제3 데이터라인들(DL1, DL3)과 반대 극성의 데이터전압을 공급받는다. 즉, k 프레임 기간 동안, 제5 데이터라인(DL5)은 제3 N버퍼(N3)로부터 부극성의 데이터전압을 공급받고, 제7 데이터라인(DL7)은 제2 N버퍼(N2)로부터 부극성의 데이터전압을 공급받는다. The fifth and seventh data lines DL5 and DL7 are supplied with data voltages of opposite polarity to the first and third data lines DL1 and DL3. That is, during the k frame period, the fifth data line DL5 receives a negative data voltage from the third N buffer N3, and the seventh data line DL7 receives a negative data voltage from the second N buffer N2. is supplied with a data voltage of

k프레임 기간의 제1 내지 제3 수평기간 동안, 제4 데이터라인(DL4)은 제4 N버퍼(N4)로부터 부극성의 데이터전압을 공급받고, 제8 데이터라인(DL8)은 제4 P버퍼(P4)로부터 정극성의 데이터전압을 공급받는다. k 프레임 기간 동안, 제4 데이터라인(DL4) 및 제8 데이터라인(DL8)에 공급되는 데이터전압은 4 수평기간 마다 극성이 반전된다.During the first to third horizontal periods of the k frame period, the fourth data line DL4 receives a negative data voltage from the fourth N buffer N4, and the eighth data line DL8 receives a negative data voltage from the fourth P buffer. Positive polarity data voltage is supplied from (P4). During the k frame period, the data voltage supplied to the fourth data line DL4 and the eighth data line DL8 has its polarity reversed every four horizontal periods.

이때, 한 프레임 기간은 제1 내지 제m 로우라인들(L#1~L#m)에 배치된 픽셀(P)들에 데이터전압을 공급하는 기간을 의미한다. 그리고, 1 수평기간(1H)은 하나의 로우라인에 배열된 픽셀(P)들에 데이터전압을 공급하는 기간을 의미한다. 즉, 1 수평기간(1H)은 1프레임 기간을 1/m 배로 곱한 기간을 의미한다. At this time, one frame period refers to a period during which data voltage is supplied to the pixels (P) arranged on the first to mth low lines (L#1 to L#m). And, one horizontal period (1H) refers to a period for supplying data voltage to pixels (P) arranged in one low line. In other words, 1 horizontal period (1H) means the period of 1 frame period multiplied by 1/m.

도 4는 제1 및 제4 데이터라인으로 공급되는 데이터전압의 극성을 나타내는 도면이다. 도 4에서 A(x,y)는 x번째 로우라인과 y번째 컬럼라인이 교차하는 위치에 배치되는 A 색상의 픽셀을 지칭한다.Figure 4 is a diagram showing the polarity of the data voltage supplied to the first and fourth data lines. In FIG. 4, A(x,y) refers to a pixel of color A placed at the intersection of the x-th row line and the y-th column line.

도 4를 참조하면, 한 프레임 기간 동안, 제1 데이터라인(DL1)은 제1 P버퍼(P1)를 통해서 공급되는 정극성의 데이터전압을 공급한다. Referring to FIG. 4, during one frame period, the first data line DL1 supplies a positive data voltage supplied through the first P buffer P1.

제1 데이터라인(DL1)은 1수평주기(1H) 동안 하나의 픽셀에 기입되는 데이터전압을 공급한다. The first data line DL1 supplies a data voltage written to one pixel during one horizontal period (1H).

제1 데이터라인(DL1)은 제1 수평주기(H#1) 동안, W(1,1) 픽셀에 기입되는 데이터전압을 공급한다. 제1 데이터라인(DL1)은 제2 수평주기(H#2) 동안, G(3,1) 픽셀에 기입되는 데이터전압을 공급하고, 제3 수평주기(H#3) 동안, R(2,1) 픽셀에 기입되는 데이터전압을 공급한다. 즉, 제1 데이터라인(DL1)은 스캔순서에 따라, 제3 로우라인(L#3)에 배치된 픽셀에 기입되는 데이터전압을 공급한 이후에 제2 로우라인(L#2)에 배치된 픽셀에 기입되는 데이터전압을 공급한다. The first data line DL1 supplies a data voltage written to the W(1,1) pixel during the first horizontal period H#1. The first data line DL1 supplies a data voltage written to the G(3,1) pixel during the second horizontal period (H#2), and during the third horizontal period (H#3), the R(2, 1) Supply the data voltage written to the pixel. That is, the first data line DL1 supplies the data voltage to be written to the pixel placed on the third low line L#3 according to the scan order, and then the first data line DL1 is placed on the second low line L#2. Supply data voltage written to pixels.

이어서, 제1 데이터라인(DL1)은 제4 수평주기(H#4) 동안, R(4,2) 픽셀에 기입되는 데이터전압을 공급한다. 제1 데이터라인(DL1)은 제5 수평주기(H#5) 동안, G(5,2) 픽셀에 기입되는 데이터전압을 공급하고, 제6 수평주기(H#6) 동안, G(7,1) 픽셀에 기입되는 데이터전압을 공급한다. 제1 데이터라인(DL1)은 제7 수평주기(H#7) 동안, B(6,2) 픽셀에 기입되는 데이터전압을 공급하고, 제8 수평주기(H#8) 동안, B(8,1) 픽셀에 기입되는 데이터전압을 공급한다. 그리고 제1 데이터라인(DL1)은 제9 수평주기(H#9) 동안, W(9,1) 픽셀에 기입되는 데이터전압을 공급하고, 제10 수평주기(H#10) 동안, W(11,2) 픽셀에 기입되는 데이터전압을 공급한다. 제1 데이터라인(DL1)은 제11 수평주기(H#11) 동안, B(10,2) 픽셀에 기입되는 데이터전압을 공급하고, 제12 수평주기(H#12) 동안, R(12,2) 픽셀에 기입되는 데이터전압을 공급한다.Subsequently, the first data line DL1 supplies a data voltage written to the R(4,2) pixel during the fourth horizontal period H#4. The first data line DL1 supplies a data voltage written to the G(5,2) pixel during the fifth horizontal period (H#5), and during the sixth horizontal period (H#6), the G(7, 1) Supply the data voltage written to the pixel. The first data line DL1 supplies a data voltage written to the B(6,2) pixel during the 7th horizontal period (H#7), and during the 8th horizontal period (H#8), the B(8, 1) Supply the data voltage written to the pixel. And the first data line DL1 supplies a data voltage written to the W(9,1) pixel during the 9th horizontal cycle (H#9), and during the 10th horizontal cycle (H#10), the W(11) ,2) Supply the data voltage written to the pixel. The first data line DL1 supplies a data voltage written to the B(10,2) pixel during the 11th horizontal cycle (H#11), and during the 12th horizontal cycle (H#12), the R(12, 2) Supply the data voltage written to the pixel.

제2 데이터라인(DL2) 및 제3 데이터라인(DL3), 제5 내지 제7 데이터라인들(DL5, DL6, DL7)이 공급하는 데이터전압이 각 로우라인에 공급되는 순서는 제1 데이터라인(DL1)이 공급하는 데이터전압이 각 로우라인에 공급되는 순서와 동일하다. The order in which the data voltages supplied by the second data line DL2, the third data line DL3, and the fifth to seventh data lines DL5, DL6, and DL7 are supplied to each row line is the first data line ( The order in which the data voltage supplied by DL1) is supplied to each low line is the same.

한 프레임 기간 동안, 제4 데이터라인(DL4)은 제4 P버퍼(P4)를 통해서 공급되는 정극성의 데이터전압 및 제4 N버퍼(N4)를 통해서 공급되는 부극성의 데이터전압을 공급한다. 제4 데이터라인(DL4)은 제1 내지 제3 수평주기(H#1, H#2, H#3), 및 제7 내지 제9 수평주기(H#7, H#8, H#9) 동안 정극성의 데이터전압을 공급하고, 제4 내지 제6 수평주기(H#4, H#5, H#6), 및 제10 내지 제12 수평주기(H#10, H#11, H#12) 동안 부극성의 데이터전압을 공급한다. During one frame period, the fourth data line DL4 supplies a positive data voltage supplied through the fourth P buffer (P4) and a negative data voltage supplied through the fourth N buffer (N4). The fourth data line DL4 corresponds to the first to third horizontal cycles (H#1, H#2, H#3) and the seventh to ninth horizontal cycles (H#7, H#8, H#9). During the 4th to 6th horizontal cycles (H#4, H#5, H#6), and the 10th to 12th horizontal cycles (H#10, H#11, H#12), a data voltage of positive polarity is supplied. ), a negative data voltage is supplied.

제4 데이터라인(DL4)은 제1 수평주기(H#1) 동안, G(1,4) 픽셀에 기입되는 데이터전압을 공급한다. 제4 데이터라인(DL4)은 제2 수평주기(H#2) 동안, W(3,4) 픽셀에 기입되는 데이터전압을 공급하고, 제3 수평주기(H#3) 동안, B(2,4) 픽셀에 기입되는 데이터전압을 공급한다. 즉, 제4 데이터라인(DL4)은 스캔순서에 따라, 제3 로우라인(L#3)에 배치된 픽셀에 기입되는 데이터전압을 공급한 이후에 제2 로우라인(L#2)에 배치된 픽셀에 기입되는 데이터전압을 공급한다. The fourth data line DL4 supplies the data voltage written to the G(1,4) pixel during the first horizontal period H#1. The fourth data line DL4 supplies data voltages written to the W(3,4) pixels during the second horizontal period (H#2), and during the third horizontal period (H#3), the B(2, 4) Supply the data voltage written to the pixel. That is, the fourth data line (DL4) supplies the data voltage to be written to the pixel placed on the third low line (L#3) according to the scan order, and then the fourth data line (DL4) is placed on the second low line (L#2). Supply data voltage written to pixels.

이어서, 제4 데이터라인(DL4)은 제4 수평주기(H#4) 동안, B(4,5) 픽셀에 기입되는 데이터전압을 공급한다. 제4 데이터라인(DL4)은 제5 수평주기(H#5) 동안, B(5,B) 픽셀에 기입되는 데이터전압을 공급하고, 제6 수평주기(H#6) 동안, W(7,4) 픽셀에 기입되는 데이터전압을 공급한다. 제4 데이터라인(DL4)은 제7 수평주기(H#7) 동안, R(6,5) 픽셀에 기입되는 데이터전압을 공급하고, 제8 수평주기(H#8) 동안, R(8,4) 픽셀에 기입되는 데이터전압을 공급한다. 그리고 제4 데이터라인(DL4)은 제9 수평주기(H#9) 동안, G(9,4) 픽셀에 기입되는 데이터전압을 공급하고, 제10 수평주기(H#10) 동안, G(11,5) 픽셀에 기입되는 데이터전압을 공급한다. 제4 데이터라인(DL4)은 제11 수평주기(H#11) 동안, R(10,5) 픽셀에 기입되는 데이터전압을 공급하고, 제12 수평주기(H#12) 동안, B(12,5) 픽셀에 기입되는 데이터전압을 공급한다.Subsequently, the fourth data line DL4 supplies the data voltage written to the B(4,5) pixel during the fourth horizontal period H#4. The fourth data line DL4 supplies a data voltage written to the B(5,B) pixel during the fifth horizontal period (H#5), and during the sixth horizontal period (H#6), W(7, 4) Supply the data voltage written to the pixel. The fourth data line DL4 supplies a data voltage written to the R(6,5) pixel during the 7th horizontal period (H#7), and during the 8th horizontal period (H#8), the R(8, 4) Supply the data voltage written to the pixel. And the fourth data line DL4 supplies a data voltage written to the G(9,4) pixel during the 9th horizontal period (H#9), and during the 10th horizontal period (H#10), the G(11) ,5) Supply the data voltage written to the pixel. The fourth data line DL4 supplies a data voltage written to the R(10,5) pixel during the 11th horizontal cycle (H#11), and during the 12th horizontal cycle (H#12), the B(12, 5) Supply the data voltage written to the pixel.

< 수평 크로스토크 현상의 원인 ><Causes of horizontal crosstalk>

종래의 RGBW 방식의 표시패널은 하나의 로우라인에 배치된 동일한 색상의 픽셀은 동일한 극성의 데이터전압을 공급받는 구조를 갖는다. 따라서, 단색을 표시할 때에는 극성 쏠림으로 인해서 공통전압(VCOM)이 쉬프트되고, 공통전압이 쉬프트되면 인접하는 로우라인들 간의 휘도 편차가 발생하여 수평 크로스토크가 발생한다.A conventional RGBW display panel has a structure in which pixels of the same color arranged in one row line are supplied with data voltages of the same polarity. Therefore, when displaying a single color, the common voltage (VCOM) is shifted due to polarity bias, and when the common voltage is shifted, a luminance deviation occurs between adjacent low lines, resulting in horizontal crosstalk.

도 5 및 도 6은 각각의 로우라인에 배치된 동일한 색상의 픽셀들이 동일한 극성의 데이터전압을 공급받을 때에 발생하는 수평 크로스토크를 설명하기 위한 도면들이다.Figures 5 and 6 are diagrams to explain horizontal crosstalk that occurs when pixels of the same color arranged in each low line are supplied with data voltages of the same polarity.

도 5에서 제1 영역(A1)은 적색(R)을 표시하고, 제2 영역(A2)은 혼색을 표시하는 영상 화면을 나타내고 있다. 제i 로우라인(L#i)은 제2 영역(A2)에 속하고, 제(i+1) 로우라인(L#2)은 제1 영역(A1)에 속한다.In FIG. 5, the first area (A1) shows red (R), and the second area (A2) shows an image screen that displays mixed colors. The i-th low line (L#i) belongs to the second area (A2), and the (i+1)-th low line (L#2) belongs to the first area (A1).

제i 로우라인(L#i)은 혼색을 표시하기 때문에 극성 쏠림 현상이 심하지는 않다. Since the ith low line (L#i) displays mixed colors, the polarity bias phenomenon is not severe.

제(i+1) 로우라인(L#(i+1))에서 제1 영역(A1)은 적색을 표시하기 때문에, R 픽셀들에 공급되는 데이터전압의 극성으로 극설 쏠림 현상이 발생한다. 예컨대 도 6에서와 같이 R 픽셀들에 인가되는 데이터전압의 극성이 정극성으로 쏠릴 경우에는 공통전압(VCOM)이 “VCOM”에서 데이터전압의 극성 방향인 “VCOM1”으로 쉬프트된다. 이와 같이 공통전압(VCOM)이 쉬프트되면, 제1 및 제2 영역(A1, A2)에 배치된 픽셀들 역시 쉬프트된 공통전압(VCOM)을 기준으로 휘도 표시를 하기 때문에, 원하는 휘도를 표시하지 못하게 된다. 그 결과, 제2 영역(A2)에 속한 제i 로우라인(L#i)의 픽셀(P)들과 제(i+1) 로우라인(L#(i+1))의 픽셀(P)들에 동일한 데이터전압이 공급되더라도, 제2 영역(A2)에서 제i 로우라인(L#i)에 배치된 픽셀(P)들과 제(i+1) 로우라인(L#(i+1))에 배치된 픽셀(P)들은 다른 휘도를 표시하게 되고, 이로 인해서 수평 크로스토크 현상이 발생한다.Since the first area A1 in the (i+1)th low line (L#(i+1)) displays red, a polarity bias occurs due to the polarity of the data voltage supplied to the R pixels. For example, as shown in FIG. 6, when the polarity of the data voltage applied to the R pixels is tilted to positive polarity, the common voltage (VCOM) is shifted from “VCOM” to “VCOM1”, which is the polarity direction of the data voltage. When the common voltage (VCOM) is shifted like this, the pixels arranged in the first and second areas (A1, A2) also display luminance based on the shifted common voltage (VCOM), preventing the desired luminance from being displayed. do. As a result, the pixels P of the ith low line (L#i) and the pixels P of the (i+1) low line (L#(i+1)) belonging to the second area A2 Even if the same data voltage is supplied to the pixels (P) arranged on the ith low line (L#i) and the (i+1)th low line (L#(i+1)) in the second area (A2) The pixels (P) placed in display different luminance, which causes horizontal crosstalk.

< 본 발명에 수평 크로스토크 현상을 개선하기 위한 구조 > <Structure for improving horizontal crosstalk phenomenon in the present invention>

이에 반해서, 본 발명은 단색을 표시할 때 각각의 픽셀들이 인가받는 데이터전압의 극성은 균형을 이룬다. In contrast, in the present invention, when displaying a single color, the polarity of the data voltage applied to each pixel is balanced.

예컨대, 제1 로우라인(L#1)에서 제1 및 제3 데이터라인들(DL1, DL3)과 연결되는 W 픽셀들은 정극성의 데이터전압을 공급받고, 제5 및 제7 데이터라인들(DL5, DL7)과 연결되는 W 픽셀들은 부극성의 데이터전압을 공급받는다. 제1 로우라인(L#1)에서 제2 및 제4 데이터라인들(DL2, DL4)과 연결되는 G 픽셀들은 부극성의 데이터전압을 공급받고, 제6 및 제8 데이터라인들(DL6, DL8)과 연결되는 G 픽셀들은 정극성의 데이터전압을 공급받는다. For example, the W pixels connected to the first and third data lines DL1 and DL3 in the first low line (L#1) are supplied with a data voltage of positive polarity, and the fifth and seventh data lines (DL5, The W pixels connected to DL7) are supplied with a negative data voltage. G pixels connected to the second and fourth data lines (DL2, DL4) in the first low line (L#1) are supplied with a negative data voltage, and the sixth and eighth data lines (DL6, DL8) ) G pixels connected to ) are supplied with positive polarity data voltage.

제2 로우라인(L#2)에서 제1 및 제3 데이터라인들(DL1, DL3)과 연결되는 R 픽셀들은 정극성의 데이터전압을 공급받고, 제5 및 제7 데이터라인들(DL5, DL7)과 연결되는 R 픽셀들은 부극성의 데이터전압을 공급받는다. 제2 로우라인(L#2)에서 제2 및 제4 데이터라인들(DL2, DL4)과 연결되는 B 픽셀들은 부극성의 데이터전압을 공급받고, 제6 및 제8 데이터라인들(DL6, DL7)과 연결되는 B 픽셀들은 정극성의 데이터전압을 공급받는다.The R pixels connected to the first and third data lines (DL1, DL3) in the second low line (L#2) receive positive data voltage, and the fifth and seventh data lines (DL5, DL7) R pixels connected to are supplied with negative data voltage. The B pixels connected to the second and fourth data lines (DL2, DL4) in the second low line (L#2) are supplied with a negative data voltage, and the sixth and eighth data lines (DL6, DL7) ) B pixels connected to ) are supplied with positive polarity data voltage.

이와 같이, 각각의 로우라인들에 배치되는 동일한 색상의 픽셀들이 공급받는 데이터전압의 극성은 균형을 이루기 때문에, 데이터전압의 극성 쏠림 현상으로 인해서 공통전압이 쉬프트되는 것을 개선할 수 있다. 그 결과, 공통전압 쉬프트 현상으로 인한 수평 크로스토크 현상을 개선할 수 있다.In this way, since the polarity of the data voltage supplied to the pixels of the same color arranged in each low line is balanced, the shift of the common voltage due to the polarity bias of the data voltage can be improved. As a result, the horizontal crosstalk phenomenon caused by the common voltage shift phenomenon can be improved.

< 수직 도리도리 개선을 위한 구성 >< Configuration for improving vertical ridges >

발명의 픽셀 어레이는 하나의 컬럼 라인에 배치된 동일한 색상의 픽셀들 중에서 정극성의 데이터전압을 인가받는 픽셀들의 개수와 부극성의 데이터전압을 인가받는 픽셀들의 개수는 동일한다. 그 결과 수직 도리도리를 개선할 수 있다. In the pixel array of the present invention, among pixels of the same color arranged in one column line, the number of pixels receiving a positive data voltage is equal to the number of pixels receiving a negative data voltage. As a result, vertical alignment can be improved.

도 7 및 도 8을 참조하여, 수직 도리도리 현상을 살펴보면 다음과 같다. With reference to Figures 7 and 8, the vertical twist phenomenon is as follows.

도 7은 픽셀의 픽셀전압 변화를 나타내는 도면이다. 도 7은 k 번째 프레임 동안 정극성의 데이터전압을 인가받고, (k+1) 번째 프레임 동안 부극성의 데이터전압을 인가받는 픽셀의 픽셀전압을 나타내고 있다. 도 7은 동일한 컬럼라인의 픽셀들이 같은 극성의 데이터전압을 인가받는 비교 예의 픽셀 어레이 구조를 나타내는 도면이다. Figure 7 is a diagram showing changes in pixel voltage of a pixel. Figure 7 shows the pixel voltage of a pixel that receives a positive data voltage during the k-th frame and a negative data voltage during the (k+1)-th frame. FIG. 7 is a diagram showing a pixel array structure of a comparative example in which pixels of the same column line are applied with data voltages of the same polarity.

도 7을 참조하면, k 번째 프레임에서, 픽셀전압(Vp)은 제1 충전기간(Ts1) 동안에 인가받는 데이터전압으로 제1 충전전압(Vc1)이 된다. 제1 충전기간(Ts1) 이후에 픽셀전압(Vp)은 킥백전압(Vkb) 만큼 낮아져서 제1 홀딩전압(Vh1)이 되고, 제1 홀딩전압(Vh1)은 제1 홀딩기간(Th1) 동안에 유지된다. 그리고, 픽셀은 제1 홀딩기간(Th1) 동안의 픽셀전압(Vp)과 공통전압(VCOM) 간의 전압차이에 비례하는 휘도를 표시한다.Referring to FIG. 7, in the k-th frame, the pixel voltage (Vp) is a data voltage applied during the first charging period (Ts1) and becomes the first charging voltage (Vc1). After the first charging period (Ts1), the pixel voltage (Vp) is lowered by the kickback voltage (Vkb) to become the first holding voltage (Vh1), and the first holding voltage (Vh1) is maintained during the first holding period (Th1). . Additionally, the pixel displays luminance proportional to the voltage difference between the pixel voltage (Vp) and the common voltage (VCOM) during the first holding period (Th1).

(i+1) 번째 프레임에서, 픽셀전압(Vp)은 제2 충전기간(Ts2) 동안에 인가받는 데이터전압으로 제2 충전전압(Vc2)이 되고, 제2 충전기간(Ts2)이 종료후에 킥백전압(Vkb) 만큼 낮아져서 제2 홀딩전압(Vh2)이 된다. 제2 홀딩전압(Vh2)은 제2 홀딩기간(Th2) 동안에 유지된다. 그리고, 픽셀은 제2 홀딩기간(Th2) 동안의 픽셀전압(Vp)과 공통전압(VCOM) 간의 전압차이에 비례하는 휘도를 표시한다.In the (i+1)th frame, the pixel voltage (Vp) is the data voltage applied during the second charging period (Ts2) and becomes the second charging voltage (Vc2), and the kickback voltage after the end of the second charging period (Ts2) It is lowered by (Vkb) to become the second holding voltage (Vh2). The second holding voltage (Vh2) is maintained during the second holding period (Th2). Additionally, the pixel displays luminance proportional to the voltage difference between the pixel voltage (Vp) and the common voltage (VCOM) during the second holding period (Th2).

k 번째 프레임과 (k+1) 번째 프레임에 인가되는 데이터전압의 계조가 동일하다면, 공통전압(VCOM)과 제1 홀딩전압(Vh1) 간의 전압 차이와 공통전압(VCOM)과 제2 홀딩전압(Vh2) 간의 전압 차이는 동일하여야 한다. 하지만, 공정편차에 의해서, 제1 홀딩전압(Vh1) 및 제2 홀딩전압(Vh2)은 원하는 전압과 편차가 나타날 수 있다. 제1 홀딩전압(Vh1) 및 제2 홀딩전압(Vh2)의 편차는 데이터전압의 극성에 따라 편차가 달라진다.If the gradation of the data voltage applied to the k-th frame and the (k+1)-th frame is the same, the voltage difference between the common voltage (VCOM) and the first holding voltage (Vh1) and the common voltage (VCOM) and the second holding voltage ( The voltage difference between Vh2) must be the same. However, due to process deviation, the first holding voltage (Vh1) and the second holding voltage (Vh2) may deviate from the desired voltage. The deviation between the first holding voltage (Vh1) and the second holding voltage (Vh2) varies depending on the polarity of the data voltage.

따라서, k 번째 프레임에서 인가받는 데이터전압과 (k+1) 번째 프레임에서 인가받는 데이터전압의 계조값이 동일할지라도, 픽셀들이 표시하는 휘도는 달라진다. 그 결과 도 8에서와 같이, 동일한 컬럼라인(CL#1, CL#2)에 배열된 픽셀들이 동일한 극성의 데이터전압을 인가받으면, 프레임마다 컬럼라인(CL#1, CL#2) 단위로 영상의 휘도가 달라지는 문제점이 발생한다. Therefore, even if the grayscale value of the data voltage applied in the k-th frame and the data voltage applied in the (k+1)-th frame are the same, the luminance displayed by the pixels is different. As a result, as shown in FIG. 8, when pixels arranged in the same column lines (CL#1, CL#2) receive data voltages of the same polarity, images are displayed in units of column lines (CL#1, CL#2) for each frame. A problem arises in which the luminance varies.

이에 반해서, 본 발명에 의한 표시패널은 각각의 컬럼라인에는 정극성의 데이터전압을 인가받는 픽셀들과 부극성의 데이터전압을 인가받는 픽셀들의 개수가 동일하다. 그 결과, 컬럼라인 내에서 휘도의 편차가 분산되기 때문에, 수직 도리도리 현상을 개선할 수 있다. In contrast, in the display panel according to the present invention, each column line has the same number of pixels receiving a data voltage of positive polarity and the number of pixels receiving a data voltage of negative polarity. As a result, since the deviation of luminance is distributed within the column line, the vertical flickering phenomenon can be improved.

또한, 본 발명에 의한 데이터 구동부에서 제4k 데이터라인에 데이터전압을 공급하는 버퍼들을 제외하고는 프레임 단위로 극성을 변경한다. 따라서, 데이터 구동부가 출력하는 데이터전압의 트랜지션이 적고, 이로 인해서 소비전력이 적고 발열이 개선된다. Additionally, in the data driver according to the present invention, the polarity is changed on a frame-by-frame basis, except for the buffers that supply the data voltage to the 4k data line. Therefore, the transition of the data voltage output by the data driver is small, which reduces power consumption and improves heat generation.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above-described content, those skilled in the art will be able to see that various changes and modifications can be made without departing from the technical idea of the present invention. Therefore, the technical scope of the present invention should not be limited to what is described in the detailed description of the specification, but should be defined by the scope of the patent claims.

100: 표시패널 102: 데이터 구동부
104: 게이트 구동부 20: 타이밍 콘트롤러
P1,P2,P3,P4,N1,N2,N3,N4: 출력버퍼들100: display panel 102: data driver
104: gate driver 20: timing controller
P1,P2,P3,P4,N1,N2,N3,N4: Output buffers

Claims (6)

컬럼라인과 로우라인을 따라 매트릭스 형태로 배열되는 픽셀들, 및 상기 픽셀들에 연결되는 데이터라인 및 게이트라인을 포함하는 표시패널;
상기 데이터라인에 데이터전압을 공급하는 데이터 구동부; 및
상기 게이트라인에 게이트펄스를 공급하는 게이트 구동부를 포함하고,
상기 게이트라인들 중에서 제i(i는 자연수) 게이트라인은 제i 로우라인에 배열된 픽셀들과 연결되고,
상기 데이터라인들 중에서 제j 데이터라인은
제j(j는 자연수) 컬럼라인에 배치된 픽셀들 중에서 제1 내지 제3 게이트라인들과 각각 연결되는 픽셀들과 연결되고,
제(j+1) 컬럼라인에 배치된 픽셀들 중에서 제4 내지 제6 게이트라인들과 각각 연결되는 픽셀들과 연결되며,
상기 데이터 구동부는
제1 내지 제3 데이터라인들에 한 프레임 기간 동안 동일한 극성의 데이터전압을 공급하며, 제4 데이터라인에 3수평기간 마다 극성이 반전되는 데이터전압을 공급하고,
상기 게이트 구동부는 제i 게이트펄스에 이어서 제(i+1) 게이트펄스를 순차적으로 출력하되,
제(4k-3)(k는 자연수) 게이트펄스를 제(4k-3) 게이트라인에 공급하며,
제(4k-2) 게이트펄스를 제(4k-1) 게이트라인에 공급하고,
제(4k-1) 게이트펄스를 제(4k-2) 게이트라인에 공급하고,
제4k 게이트펄스를 제4k 게이트라인에 공급하는 액정표시장치.A display panel including pixels arranged in a matrix along column lines and row lines, and data lines and gate lines connected to the pixels;
a data driver that supplies a data voltage to the data line; and
It includes a gate driver that supplies a gate pulse to the gate line,
Among the gate lines, the i-th (i is a natural number) gate line is connected to the pixels arranged in the i-th row line,
Among the data lines, the jth data line is
Among the pixels arranged in the j (j is a natural number) column line, it is connected to pixels that are respectively connected to the first to third gate lines,
Among the pixels arranged in the (j+1)th column line, it is connected to pixels respectively connected to the fourth to sixth gate lines,
The data driver
A data voltage of the same polarity is supplied to the first to third data lines during one frame period, and a data voltage whose polarity is reversed every three horizontal periods is supplied to the fourth data line,
The gate driver sequentially outputs the (i+1)th gate pulse following the ith gate pulse,
The (4k-3)th (k is a natural number) gate pulse is supplied to the (4k-3)th gate line,
Supplying the (4k-2)th gate pulse to the (4k-1)th gate line,
Supplying the (4k-1)th gate pulse to the (4k-2)th gate line,
A liquid crystal display device that supplies the 4k gate pulse to the 4k gate line. 삭제delete 제 1 항에 있어서,
상기 제j 컬럼라인은, 상기 제(4k-3) 게이트라인과 연결되는 W 픽셀, 상기 제(4k-2) 게이트라인과 연결되는 R 픽셀, 상기 제(4k-1) 게이트라인과 연결되는 G 픽셀, 및 상기 제(4k-3) 게이트라인과 연결되는 B 픽셀을 포함하고,
상기 제(j+1) 컬럼라인은, 상기 제(4k-3) 게이트라인과 연결되는 G 픽셀, 상기 제(4k-2) 게이트라인과 연결되는 B 픽셀, 상기 제(4k-1) 게이트라인과 연결되는W 픽셀, 및 상기 제(4k-3) 게이트라인과 연결되는 R 픽셀을 포함하는 액정표시장치.According to claim 1,
The j-th column line includes a W pixel connected to the (4k-3)th gate line, an R pixel connected to the (4k-2)th gate line, and a G pixel connected to the (4k-1)th gate line. pixel, and a B pixel connected to the (4k-3)th gate line,
The (j+1)th column line is a G pixel connected to the (4k-3)th gate line, a B pixel connected to the (4k-2)th gate line, and the (4k-1)th gate line. A liquid crystal display device including a W pixel connected to and an R pixel connected to the (4k-3)th gate line. 제 1 항에 있어서,
상기 데이터라인들은 제1 내지 제8 데이터라인을 포함하고,
상기 데이터 구동부는
상기 제1 데이터라인 또는 상기 제2 데이터라인에 정극성의 데이터전압을 공급하는 제1 P버퍼;
상기 제1 데이터라인 또는 상기 제2 데이터라인에 부극성의 데이터전압을 공급하는 제1 N버퍼;
상기 제3 데이터라인 또는 상기 제7 데이터라인에 정극성의 데이터전압을 공급하는 제2 P버퍼;
상기 제3 데이터라인 또는 상기 제7 데이터라인에 부극성의 데이터전압을 공급하는 제2 N버퍼;
상기 제5 데이터라인 또는 상기 제6 데이터라인에 정극성의 데이터전압을 공급하는 제3 P버퍼;
상기 제5 데이터라인 또는 상기 제6 데이터라인에 부극성의 데이터전압을 공급하는 제3 N버퍼;
상기 제4 데이터라인 또는 제8 데이터라인에 정극성의 데이터전압을 공급하는 제4 P버퍼; 및
상기 제4 데이터라인 또는 상기 제8 데이터라인에 부극성의 데이터전압을 공급하는 제4 N버퍼를 포함하는 액정표시장치.According to claim 1,
The data lines include first to eighth data lines,
The data driver
a first P buffer that supplies a positive data voltage to the first data line or the second data line;
a first N buffer that supplies a negative data voltage to the first data line or the second data line;
a second P buffer that supplies a positive data voltage to the third data line or the seventh data line;
a second N buffer that supplies a negative data voltage to the third data line or the seventh data line;
a third P buffer that supplies a positive data voltage to the fifth or sixth data line;
a third N buffer that supplies a negative data voltage to the fifth or sixth data line;
a fourth P buffer that supplies a positive data voltage to the fourth or eighth data line; and
A liquid crystal display device comprising a fourth N buffer that supplies a negative data voltage to the fourth data line or the eighth data line. 제 4 항에 있어서,
상기 제1 내지 제3 P버퍼, 및 상기 제1 내지 제3 N버퍼는 한 프레임 기간마다 데이터전압의 극성을 반전시키고,
상기 제4 P버퍼 및 상기 제4 N버퍼는 3 수평기간 마다 데이터전압의 극성을 반전시키는 액정표시장치.According to claim 4,
The first to third P buffers and the first to third N buffers invert the polarity of the data voltage every frame period,
The fourth P buffer and the fourth N buffer invert the polarity of the data voltage every three horizontal periods. 제 4 항에 있어서,
상기 제1 및 제3 데이터라인들은 동일한 극성의 데이터전압을 공급받고, 상기 제5 및 제7 데이터라인들은 상기 제1 및 제3 데이터라인들과 반대 극성의 데이터전압을 공급받는 액정표시장치.According to claim 4,
The first and third data lines are supplied with data voltages of the same polarity, and the fifth and seventh data lines are supplied with data voltages of opposite polarity to the first and third data lines.
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