KR102615995B1 - Display device - Google Patents
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Abstract
본 발명은 QB노드에 점진적으로 증가하는 보상전압을 인가함으로써, 게이트구동부의 열화를 방지할 수 있는 표시장치 제공하는 데 있다. 본 발명에 따른 표시장치는 표시패널, 상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부, 상기 게이트구동부에 보상전압을 출력하는 전원제어부, 및 상기 게이트구동부와 상기 전원제어부를 연결하는 피드백라인을 포함하고, 상기 피드백라인을 통해 QB전압을 피드백하여 상기 보상전압을 조절한다.The object of the present invention is to provide a display device that can prevent deterioration of the gate driver by applying a gradually increasing compensation voltage to the QB node. A display device according to the present invention includes a display panel, a gate driver mounted on the display panel and outputting a gate voltage, a power control section that outputs a compensation voltage to the gate driver, and a feedback line connecting the gate driver and the power control section. Includes, and feeds back the QB voltage through the feedback line to adjust the compensation voltage.
Description
본 발명은 표시장치에 관한 것으로, 특히 게이트구동부의 열화를 방지할 수 있는 표시장치 및 이의 구동방법에 관한 것이다. The present invention relates to a display device, and particularly to a display device that can prevent deterioration of a gate driver and a method of driving the same.
통상의 액정표시장치는 전계를 이용하여 유전 이방성을 갖는 액정의 광투과율을 조절함으로써 화상을 표시한다. 이를 위하여 액정표시장치는 화소영역들이 매트릭스 형태로 배열된 액정표시패널과 상기 액정표시패널을 구동하기 위한 구동부를 구비한다.A typical liquid crystal display device displays images by adjusting the light transmittance of liquid crystals with dielectric anisotropy using an electric field. For this purpose, the liquid crystal display device includes a liquid crystal display panel in which pixel areas are arranged in a matrix form and a driving unit for driving the liquid crystal display panel.
액정표시패널에는 다수개의 게이트라인과 다수개의 데이터라인이 교차하게 배열되고, 게이트라인들과 데이터라인들이 수직교차하여 정의되는 영역에 화소영역이 위치하게 된다. 그리고 화소영역들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 형성된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(TFT; Thin Film Transistor)와 접속된다. 박막트랜지스터는 게이트라인의 게이트전압에 의해 턴온(turn-on)되어, 데이터라인의 데이터신호가 화소전극에 충전되도록 한다.In the liquid crystal display panel, a plurality of gate lines and a plurality of data lines are arranged to intersect, and the pixel area is located in an area defined by the vertical intersection of the gate lines and data lines. Then, pixel electrodes and a common electrode are formed to apply an electric field to each of the pixel areas. Each of the pixel electrodes is connected to a thin film transistor (TFT), which is a switching element. The thin film transistor is turned on by the gate voltage of the gate line, allowing the data signal of the data line to charge the pixel electrode.
게이트구동부는 게이트전압들을 순차적으로 출력하기 위해 쉬프트레지스터를 구비한다. 쉬프트레지스터는 서로 종속적으로 연결된 다수의 스테이지들로 구성된다. 다수의 스테이지들은 게이트전압을 순차적으로 출력하여 액정표시패널의 게이트라인들을 순차적으로 스캐닝한다. 상기, 게이트구동부는 액정표시패널을 형성하는 박막트랜지스터 어레이 기판에 내장되는 GIP(Gate In Panel)형태로 형성될 수 있다.The gate driver includes a shift register to sequentially output gate voltages. The shift register consists of multiple stages that are dependently connected to each other. Multiple stages sequentially output gate voltages to sequentially scan the gate lines of the liquid crystal display panel. The gate driver may be formed in the form of a GIP (Gate In Panel) embedded in a thin film transistor array substrate forming a liquid crystal display panel.
도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.Figure 1 is a diagram showing the equivalent circuit of each stage of a conventional shift register.
도 1에 도시된 바와 같이, 각 스테이지는 게이트전압(Vg)을 풀업(pull-up)하는 제7 트랜지스터(Tr7), 게이트전압(Vg)을 풀다운(pull-down)하는 제8 트랜지스터(Tr8) 및 이를 제어하는 다수의 트랜지스터(Tr1~Tr6)를 포함할 수 있다.As shown in Figure 1, each stage includes a seventh transistor (Tr7) that pulls up the gate voltage (Vg) and an eighth transistor (Tr8) that pulls down the gate voltage (Vg). and a plurality of transistors (Tr1 to Tr6) that control it.
즉, 제1 트랜지스터 내지 제3 트랜지스터(Tr1~Tr3)는 제7 트랜지스터(Tr7)의 게이트인 Q노드(Q)의 전압레벨을 제어하고, 제4 트랜지스터 내지 제6 트랜지스터(Tr4~Tr6)는 제8 트랜지스터(Tr8)의 게이트인 QB노드(QB)의 전압레벨을 제어한다. 또한, 상기 스테이지는 고전위전압(VDD) 및 저전위전압(VSS)의 두레벨의 전압을 인가 받아, 게이트전압(Vg)을 출력하게 된다.That is, the first to third transistors (Tr1 to Tr3) control the voltage level of the Q node (Q), which is the gate of the seventh transistor (Tr7), and the fourth to sixth transistors (Tr4 to Tr6) control the voltage level of the Q node (Q), which is the gate of the seventh transistor (Tr7). 8 Controls the voltage level of the QB node (QB), which is the gate of the transistor (Tr8). Additionally, the stage receives two levels of voltage, a high potential voltage (VDD) and a low potential voltage (VSS), and outputs a gate voltage (Vg).
여기서, 제4 트랜지스터(Tr4)는 QB노드(QB)를 풀업(pull-up)하는 역할을 한다. 이로 인해, QB노드(QB)를 게이트로 하는 제3 트랜지스터(Tr3)는 열화되어 문턱전압이 상승하게 된다. 이에 따라, QB노드(QB)에 인가되는 전압이 상승하게 되고 이는 결국 제3 트랜지스터(Tr3)의 신뢰성 저하로 이어지게 된다. 따라서, 제3 트랜지스터(Tr3)의 드레인에 해당하는 Q노드(Q)의 제어가 어려워지고, 이로 인해 게이트전압(Vg)이 비정상적으로 출력되게 된다.Here, the fourth transistor (Tr4) serves to pull up the QB node (QB). As a result, the third transistor (Tr3) whose gate is the QB node (QB) is deteriorated and the threshold voltage increases. Accordingly, the voltage applied to the QB node (QB) increases, which ultimately leads to a decrease in reliability of the third transistor (Tr3). Therefore, it becomes difficult to control the Q node (Q) corresponding to the drain of the third transistor (Tr3), which causes the gate voltage (Vg) to be output abnormally.
더욱이 최근에는, 고해상도의 제품군에 적용되는 트랜지스터는 전자이동도를 높이기 위하여, 옥사이드 박막트랜지스터(Oxide TFT)를 사용하게 된다. 옥사이드 박막트랜지스터(Oxide TFT)는 비결정성실리콘 박막트랜지스터(a-si TFT)보다 열화특성이 좋지 않다. 따라서, 전술한 문제점이 더 부각되어 게이트전압(Vg)의 제어가 힘들어지는 문제점이 발생한다.Moreover, recently, transistors applied to high-resolution product lines use oxide thin-film transistors (Oxide TFTs) to increase electron mobility. Oxide thin film transistors (Oxide TFT) have poorer degradation characteristics than amorphous silicon thin film transistors (a-si TFT). Accordingly, the above-described problems become more prominent and control of the gate voltage (Vg) becomes difficult.
본 발명은 QB노드에 점진적으로 증가하는 보상전압을 인가함으로써, 게이트구동부의 열화를 방지할 수 있는 표시장치 제공하는 데 있다.The object of the present invention is to provide a display device that can prevent deterioration of the gate driver by applying a gradually increasing compensation voltage to the QB node.
본 발명에 따른 표시장치는 표시패널, 게이트구동부, 전원제어부 및 피드백라인을 포함한다.The display device according to the present invention includes a display panel, a gate driver, a power control unit, and a feedback line.
상기 게이트구동부는 상기 표시패널에 실장되어 게이트전압을 출력한다.The gate driver is mounted on the display panel and outputs a gate voltage.
상기 전원제어부는 상기 게이트구동부에 보상전압을 출력한다.The power control unit outputs a compensation voltage to the gate driver.
상기 피드백라인은 상기 게이트구동부와 상기 전원제어부를 연결하고, 상기 피드백라인을 통해 QB전압을 피드백하여 상기 보상전압을 조절한다.The feedback line connects the gate driver and the power control unit, and feeds back the QB voltage through the feedback line to adjust the compensation voltage.
QB전압의 상승량이 감소하여 QB전압이 점진적으로 증가함으로써, QB전압이 인가되는 QB노드가 게이트인 트랜지스터의 스트레스가 감소하여 열화 정도가 감소된다. 따라서, 트랜지스터의 신뢰성이 증가하여, 결국 GIP(Gate In Panel)형태의 게이트구동부의 신뢰성이 향상되게 된다.As the amount of increase in the QB voltage decreases and the QB voltage gradually increases, the stress on the transistor whose gate is the QB node to which the QB voltage is applied is reduced, thereby reducing the degree of deterioration. Accordingly, the reliability of the transistor increases, ultimately improving the reliability of the gate driver in the form of a GIP (Gate In Panel).
도 1은 종래의 쉬프트레지스터의 각 스테이지의 등가회로를 나타내는 도면이다.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.
도 3는 본 발명의 실시예에 따른 표시장치의 전원제어부를 나타내는 도면이고, 도 4은 도 3에 도시된 전원보상부를 나타내는 도면이다.
도 5은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.
도 6는 본 발명의 실시예에 따른 더미스테이지의 등가회로를 나타내는 도면이다.
도 7a는 종래의 표시장치의 고전위전압 및 QB전압을 나타내는 그래프이고, 도 7b 및 도 7c는 본 발명의 실시예에 따른 표시장치의 보상전압 및 QB전압을 나타내는 그래프 및 표이다.Figure 1 is a diagram showing the equivalent circuit of each stage of a conventional shift register.
Figure 2 is a diagram showing a display device according to an embodiment of the present invention.
FIG. 3 is a diagram showing a power control unit of a display device according to an embodiment of the present invention, and FIG. 4 is a diagram showing the power compensation unit shown in FIG. 3.
Figure 5 is a diagram showing a shift register of a display device according to an embodiment of the present invention.
Figure 6 is a diagram showing an equivalent circuit of a dummy stage according to an embodiment of the present invention.
FIG. 7A is a graph showing the high potential voltage and QB voltage of a conventional display device, and FIGS. 7B and 7C are graphs and tables showing the compensation voltage and QB voltage of a display device according to an embodiment of the present invention.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 표시장치에 대해 상세히 설명한다.Hereinafter, a display device according to an embodiment of the present invention will be described in detail with reference to the attached drawings.
도 2는 본 발명의 실시예에 따른 표시장치를 나타내는 도면이다.Figure 2 is a diagram showing a display device according to an embodiment of the present invention.
도 2에 도시된 바와 같이, 본 발명의 실시예에 따른 표시장치(100)는 표시패널(110), 표시패널(110)을 구동하는 게이트/데이터구동부(123,125), 게이트/데이터구동부(123,125)를 제어하는 타이밍제어부(131) 및 각 구동전원을 공급하는 전원제어부(133)를 포함한다.As shown in FIG. 2, the display device 100 according to an embodiment of the present invention includes a display panel 110, gate/data drivers 123 and 125 that drive the display panel 110, and gate/data drivers 123 and 125. It includes a timing control unit 131 that controls and a power control unit 133 that supplies each driving power.
표시패널(110)은 글라스 또는 플라스틱을 이용한 기판(미도시) 상에 다수의 게이트라인(GL)과 다수의 데이터라인(DL)이 매트릭스 형태로 교차 형성되어 있다. 그리고 게이트라인(GL)과 데이터라인(DL)의 교차지점에 다수의 화소(미도시)가 정의 되어 있다. 그리고, 상기 화소의 화소전극(미도시)에 대향하는 공통전극(미도시)이 배치될 수 있다.The display panel 110 has a plurality of gate lines (GL) and a plurality of data lines (DL) intersecting each other in a matrix form on a substrate (not shown) made of glass or plastic. And a number of pixels (not shown) are defined at the intersection of the gate line (GL) and the data line (DL). Additionally, a common electrode (not shown) may be disposed opposite to the pixel electrode (not shown) of the pixel.
다수의 화소 각각은 박막트랜지스터(미도시)및 액정캐패시터(미도시)를 포함할 수 있다. 박막트랜지스터는 게이트전극이 게이트라인(GL)에 연결되고, 소스전극이 데이터라인(DL)에 연결되며, 드레인전극이 화소전극에 연결된다. 상기 박막트랜지스터는 게이트라인(GL)을 통해 제공된 게이트전압(Vg)에 의해 턴온(turn-on)되고, 데이터라인(DL)을 통해 제공된 데이터전압을 화소전극에 전달한다. 액정캐패시터에서는 박막트랜지스터를 통해 화소전극에 제공된 데이터전압과 공통전극에 인가된 공통전압이 전계를 이루며, 이에 따라 액정의 배열상태를 변화시켜 광 투과율을 조절함으로써 화상을 표시하게 된다. Each of the plurality of pixels may include a thin film transistor (not shown) and a liquid crystal capacitor (not shown). The thin film transistor has a gate electrode connected to the gate line (GL), a source electrode connected to the data line (DL), and a drain electrode connected to the pixel electrode. The thin film transistor is turned on by the gate voltage (Vg) provided through the gate line (GL), and transmits the data voltage provided through the data line (DL) to the pixel electrode. In a liquid crystal capacitor, the data voltage provided to the pixel electrode through a thin film transistor and the common voltage applied to the common electrode form an electric field, which changes the arrangement of the liquid crystals and adjusts the light transmittance to display an image.
본 발명의 실시예에 따른 표시장치(100)를 액정표시장치 중심으로 설명하지만, 이에 한정되지 않고 상기 표시장치(100)는 유기발광 표시장치(OLED Display), 전기영동 표시장치(EPD), 플라즈마 디스플레이 패널(PDP) 등의 평판표시패널을 기반으로 구현될 수 있다.The display device 100 according to an embodiment of the present invention will be described focusing on the liquid crystal display device, but the display device 100 is not limited thereto and may include an organic light emitting display device (OLED display), an electrophoretic display device (EPD), and a plasma display device. It can be implemented based on a flat display panel such as a display panel (PDP).
타이밍제어부(131)는 외부시스템(미도시)으로부터 전송되는 타이밍신호(미도시)를 인가 받아, 게이트제어신호(GCS) 및 데이터제어신호(DCS)를 생성한다. 게이트제어신호(GCS)는 게이트구동부(123)로 출력되고, 데이터제어신호(DCS)는 EPI배선쌍을 통하여 데이터구동부(125)로 출력된다. 여기서, 상기 타이밍신호는 데이터인에이블신호(DE), 수평동기신호(Hsync), 수직동기신호(Vsync) 및 클록신호(CLK)일 수 있다. 또한, 타이밍제어부(131)는 외부시스템에서 전송된 영상신호(미도시)로부터 디지털형태의 영상데이터(RGB)를 생성하고, 이를 EPI배선쌍을 통하여 데이터구동부(125)로 출력한다. The timing control unit 131 receives a timing signal (not shown) transmitted from an external system (not shown) and generates a gate control signal (GCS) and a data control signal (DCS). The gate control signal (GCS) is output to the gate driver 123, and the data control signal (DCS) is output to the data driver 125 through the EPI wire pair. Here, the timing signal may be a data enable signal (DE), a horizontal synchronization signal (Hsync), a vertical synchronization signal (Vsync), and a clock signal (CLK). Additionally, the timing control unit 131 generates image data (RGB) in digital form from an image signal (not shown) transmitted from an external system and outputs it to the data driver 125 through an EPI wire pair.
도 3는 본 발명의 실시예에 따른 표시장치의 전원제어부를 나타내는 도면이고, 도 4은 도 3에 도시된 전원보상부를 나타내는 도면이다.FIG. 3 is a diagram showing a power control unit of a display device according to an embodiment of the present invention, and FIG. 4 is a diagram showing the power compensation unit shown in FIG. 3.
전원제어부(133)은 고전위전압(VDD) 및 저전위전압(VSS)을 출력하는 전원변환부(133a) 및 보상전압(VFB)을 출력하는 전원보상부(133b)를 포함한다.The power control unit 133 includes a power conversion unit 133a that outputs a high potential voltage (VDD) and a low potential voltage (VSS), and a power compensation unit 133b that outputs a compensation voltage (VFB).
전원변환부(133a)는 외부로부터 입력되는 외부전압(VCC)을 표시장치(100) 내부에서 사용되는 규격전원인 고전위전압(VDD)과 저전위전압(VSS)으로 변환하여 출력한다. 전원변환부(133a)는 전압증폭기(미도시)를 포함하여, 외부전원(VCC)을 고전위전압(VDD) 및 저전위전압(VSS)으로 출력한다. The power conversion unit 133a converts the external voltage (VCC) input from the outside into high potential voltage (VDD) and low potential voltage (VSS), which are standard power sources used inside the display device 100, and outputs them. The power conversion unit 133a includes a voltage amplifier (not shown) and outputs external power (VCC) as a high potential voltage (VDD) and a low potential voltage (VSS).
전원보상부(133b)는 후술하겠지만 게이트구동부(123)로부터 피드백라인(FL)을 통해 인가되는 QB전압(VQB)을 이용하여 보상된 보상전압(VFB)을 게이트구동부(123)에 출력한다. 여기서, QB전압(VQB)은 시간이 지날수록 증가하게 된다. 이에 따라, 증가되는 QB전압(VQB)을 이용하여 보상되는 보상전압(VFB) 또한 시간이 지날수록 증가하게 된다. 결국, 보상전압(VFB)은 상기 고전위전압(VFB)의 레벨까지 증가하게 된다. 즉, 보상전압(VFB)은 고전위전압(VDD)보다 작거나 같게 된다.As will be described later, the power compensation unit 133b outputs a compensated compensation voltage (VFB) to the gate driver 123 using the QB voltage (VQB) applied from the gate driver 123 through the feedback line (FL). Here, the QB voltage (VQB) increases over time. Accordingly, the compensation voltage (VFB) compensated using the increasing QB voltage (VQB) also increases over time. Eventually, the compensation voltage (VFB) increases to the level of the high potential voltage (VFB). That is, the compensation voltage (VFB) is less than or equal to the high potential voltage (VDD).
보다 상세하게는, 도 4에 도시된 바와 같이, 전원보상부(133b)는 차동증폭기(OP-AMP)로 구성될 수 있다. 상기 차동증폭기(OP-AMP)의 반전단자에는 제1 저항(R1)을 통해, 고전위전압(VDD)이 인가되고, 차동증폭기(OP-AMP)의 비반전단자에는 QB전압(VQB)이 제3 저항(R3)과 제4 저항(R4)으로 전압분배되어 인가된다. 상기 차동증폭기(OP-AMP)에서 출력된 보상전압(VFP)은 수학식1과 같다. More specifically, as shown in FIG. 4, the power compensation unit 133b may be composed of a differential amplifier (OP-AMP). A high potential voltage (VDD) is applied to the inverting terminal of the differential amplifier (OP-AMP) through the first resistor (R1), and the QB voltage (VQB) is applied to the non-inverting terminal of the differential amplifier (OP-AMP). The voltage is distributed and applied to the third resistor (R3) and the fourth resistor (R4). The compensation voltage (VFP) output from the differential amplifier (OP-AMP) is as shown in Equation 1.
[수학식1][Equation 1]
수학식1 에서 살수 있듯이, 보상전압(VFB)은 QB전압(VQB)에 비례한다. 따라서, 보상전압(VFB)을 종래와 같이 고전위전압(VDD)으로 고정시키지 않고, QB전압(VQB)에 따라 점차적으로 증가시켜, QB전압(VQB)의 증가율을 감소시킬 수 있다. 따라서, QB전압(VQB)을 인가받는 제3 트랜지스터(Tr3)의 스트레스에 의한 열화를 감소시킬 수 있다. 이에 따라, GIP(Gate In Panel)형태의 게이트구동부(123)는 신뢰성이 향상될 수 있다.As can be seen in Equation 1, the compensation voltage (VFB) is proportional to the QB voltage (VQB). Therefore, the compensation voltage (VFB) is not fixed to the high potential voltage (VDD) as in the prior art, but is gradually increased according to the QB voltage (VQB), thereby reducing the increase rate of the QB voltage (VQB). Accordingly, deterioration due to stress of the third transistor Tr3 to which the QB voltage VQB is applied can be reduced. Accordingly, the reliability of the gate driver 123 in the form of a GIP (Gate In Panel) can be improved.
데이터구동부(125)는 타이밍제어부(131)로부터 EPI배선쌍을 통해 제공된 디지털형태의 영상데이터(RGB)를 데이터제어신호(DCS)에 따라, 아날로그 데이터전압으로 변환한다. 그리고, 데이터구동부(125)는 상기 아날로그 데이터전압을 데이터라인(DL)을 통해 각 화소의 화소전극에 인가한다. The data driver 125 converts digital image data (RGB) provided from the timing control unit 131 through the EPI wire pair into an analog data voltage according to the data control signal (DCS). Then, the data driver 125 applies the analog data voltage to the pixel electrode of each pixel through the data line DL.
또한, 상기 데이터제어신호(DCS)는 소스스타트펄스(SSP), 소스쉬프트클록(SSC) 및 소스출력인에이블신호(SOE)를 포함한다. 소스스타트펄스(SSP)는 데이터구동부(125)의 영상데이터(RGB)의 샘플링 시작 타이밍을 결정한다. 소스쉬프트클록(SSC)은 데이터구동부(125)에서 데이터 샘플링동작을 제어하는 클록신호다. 소스출력인에이블신호(SOE)는 데이터구동부(125)의 출력 제어한다.Additionally, the data control signal (DCS) includes a source start pulse (SSP), a source shift clock (SSC), and a source output enable signal (SOE). The source start pulse (SSP) determines the sampling start timing of the image data (RGB) of the data driver 125. The source shift clock (SSC) is a clock signal that controls the data sampling operation in the data driver 125. The source output enable signal (SOE) controls the output of the data driver 125.
게이트구동부(123)는 타이밍제어부(131)로부터 제공된 게이트제어신호(GCS)에 응답하여, 게이트라인(GL)을 통해 1 수평기간씩 순차적으로 게이트전압(Vg)을 출력할 수 있다. 이에 따라, 각 게이트라인(GL)에 연결된 박막트랜지스터는 1수평기간씩 턴온(turn-on)한다. 여기서, 게이트구동부(123)는 다수의 게이트라인(GL)에 연결된 다수의 쉬프트레지스터(미도시)로 이루어질 수 있으며, 표시패널(110)내부에 실장되는 GIP(Gate In Panel)형태로 구성될 수 있다.The gate driver 123 may sequentially output the gate voltage Vg by one horizontal period through the gate line GL in response to the gate control signal GCS provided from the timing control unit 131. Accordingly, the thin film transistor connected to each gate line GL is turned on for one horizontal period. Here, the gate driver 123 may be composed of a plurality of shift registers (not shown) connected to a plurality of gate lines GL, and may be configured in the form of a GIP (Gate In Panel) mounted inside the display panel 110. there is.
여기서, 게이트제어신호(GCS)는 게이트스타트펄스(GSP), 게이트쉬프트클록(GSC) 및 게이트출력인에이블신호(GOE)를 포함한다. 게이트 스타트펄스(GSP)는 첫번째 게이트라인(GL1)에 게이트전압(Vg)을 출력하는 시기를 결정하는 신호로서 게이트구동부(123)의 쉬프트레지스터에 인가된다. 게이트 쉬프트클록(CLK)은 각 쉬프트레지스터에 공통으로 인가되며, 차기 쉬프트레지스터(미도시)를 인에이블하는 클록신호다. 게이트출력인에이블 신호(GOE)는 쉬프트레지스터의 출력을 제어한다.Here, the gate control signal (GCS) includes a gate start pulse (GSP), a gate shift clock (GSC), and a gate output enable signal (GOE). The gate start pulse (GSP) is a signal that determines when to output the gate voltage (Vg) to the first gate line (GL1) and is applied to the shift register of the gate driver 123. The gate shift clock (CLK) is commonly applied to each shift register and is a clock signal that enables the next shift register (not shown). The gate output enable signal (GOE) controls the output of the shift register.
도 5은 본 발명의 실시예에 따른 표시장치의 쉬프트레지스터를 나타내는 도면이다.Figure 5 is a diagram showing a shift register of a display device according to an embodiment of the present invention.
상기 쉬프트레지스터는 타이밍제어부(131)로부터 제공된 게이트쉬프트클록(CLK)와 게이트스타트펄스(GSP)에 응답하여 게이트전압(Vg1 ~ Vgn)을 순차적으로 출력하는 제1 내지 제n 스테이지(S1 ~ Sn) 및 게이트전압(Vg)을 출력하지 않는 더미스테이지(Sd)를 구비한다. 이때, 각 스테이지들(S1 ~ Sn)은 매 프레임에 한번씩 게이트전압(Vg1 ~ Vgn)을 출력하고, 제1 스테이지(S1)부터 제n 스테이지(Sn)까지 차례로 게이트전압(Vg1 ~ Vgn)을 출력한다.The shift register is a first to nth stage (S1 to Sn) that sequentially outputs gate voltages (Vg1 to Vgn) in response to the gate shift clock (CLK) and gate start pulse (GSP) provided from the timing control unit 131. and a dummy stage (Sd) that does not output the gate voltage (Vg). At this time, each stage (S1 ~ Sn) outputs the gate voltage (Vg1 ~ Vgn) once every frame, and sequentially outputs the gate voltage (Vg1 ~ Vgn) from the first stage (S1) to the nth stage (Sn). do.
제1 내지 제n 스테이지(S1 ~ Sn) 각각은 이전단 스테이지의 게이트전압(Vg)를 공급받아서 하이레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용하고, 다음단 스테이지의 게이트전압(Vg1 ~ Vgn)을 공급받아서 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력하는데 이용한다. 단, 제1 스테이지(S1)는 이전단 스테이지가 존재하지 않으므로, 타이밍제어부(131)로부터 게이트스타트 펄스(GSP)를 제공받는다. 또한, 제n 스테이지(Sn)는 더미스테이지(Sd)로부터 제공된 더미전압(Vd)에 응답하여 로우레벨의 게이트전압(Vg1 ~ Vgn)을 출력한다.Each of the first to nth stages (S1 to Sn) receives the gate voltage (Vg) of the previous stage and uses it to output high-level gate voltages (Vg1 to Vgn), and uses the gate voltage (Vg1 to Vgn) of the next stage. Vgn) is supplied and used to output low-level gate voltage (Vg1 ~ Vgn). However, since the first stage (S1) does not have a previous stage, it receives a gate start pulse (GSP) from the timing control unit 131. Additionally, the nth stage (Sn) outputs low-level gate voltages (Vg1 to Vgn) in response to the dummy voltage (Vd) provided from the dummy stage (Sd).
여기서, 더미스테이지(Sd)는 제n 스테이지(Sn)의 게이트전압(Vg)을 인가받으나, 제1 스테이지 내지 제n 스테이지(S1 ~ Sn)처럼 게이트전압(Vg)을 출력하지는 않는다. 후술할 바와 같이, 더미스테이지(Sd)의 QB노드(QB)에 피드백라인(FL)이 연결되고, 이를 통해 QB전압(VQB)이 전원제어부(133)로 입력되게 된다. 이렇게 더미스테이지(Sd)에 피드백라인(FL)을 연결함으로써, 게이트전압(Vg)의 출력에 아무런 영향이 없이 보상전압(VFB)을 보상하기 위한 QB전압(VQB)을 이용할 수 있게 된다.Here, the dummy stage (Sd) receives the gate voltage (Vg) of the n-th stage (Sn), but does not output the gate voltage (Vg) like the first to n-th stages (S1 to Sn). As will be described later, the feedback line (FL) is connected to the QB node (QB) of the dummy stage (Sd), and the QB voltage (VQB) is input to the power control unit 133 through this. By connecting the feedback line (FL) to the dummy stage (Sd) in this way, the QB voltage (VQB) can be used to compensate for the compensation voltage (VFB) without any effect on the output of the gate voltage (Vg).
도 6는 본 발명의 실시예에 따른 더미스테이지의 등가회로를 나타내는 도면이다.Figure 6 is a diagram showing an equivalent circuit of a dummy stage according to an embodiment of the present invention.
후술할 트랜지스터는 NMOS를 기준으로 설명하며, 이에 한정되지 않고 PMOS, COMS등 다양한 형태의 트랜지스터로 구성될 수 있다.The transistors to be described later will be explained based on NMOS, but are not limited to this and may be composed of various types of transistors such as PMOS and COMS.
도 4에 도시된 바와 같이, 더미스테이지(Sd)는 제n 스테이지(Sn)에 더미전압(Vd)을 출력하는 출력부(P3), 상기 출력부(P3)는 제어하는 제1 제어부(P1) 및 제2 제어부(P2)를 포함한다.As shown in FIG. 4, the dummy stage (Sd) includes an output unit (P3) that outputs a dummy voltage (Vd) to the n-th stage (Sn), and a first control unit (P1) that controls the output unit (P3). and a second control unit (P2).
상기 출력부(P3)는 더미전압(Vd)을 풀업(pull-up)하는 트랜지스터인 제7 트랜지스터(Tr7) 및 더미전압(Vd)을 풀다운(pull-down)하는 트랜지스터인 제8 트랜지스터(Tr8)를 포함한다. The output unit (P3) includes a seventh transistor (Tr7), which is a transistor that pulls up the dummy voltage (Vd), and an eighth transistor (Tr8), which is a transistor that pulls down the dummy voltage (Vd). Includes.
여기서 제7 트랜지스터(Tr7)는 게이트에 Q노드(Q)가 연결되고, 드레인에 입력인 게이트쉬프트클록(CLK)이 인가되고, 소스에서 더미전압(Vd)이 출력되는 풀업(pull-up) 트랜지스터이다. 제7 트랜지스터(Tr7)는 Q노드(Q)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 게이트쉬프트클록(CLK)를 더미전압(Vd)으로 출력한다.Here, the seventh transistor (Tr7) is a pull-up transistor in which the Q node (Q) is connected to the gate, the gate shift clock (CLK) as an input is applied to the drain, and the dummy voltage (Vd) is output from the source. am. The seventh transistor (Tr7) is turned on or turned off according to the logic state of the Q node (Q), and when turned on, the gate shift clock (CLK) is turned on to the dummy voltage ( It outputs as Vd).
그리고, 제8 트랜지스터(Tr8)는 게이트에 QB노드(QB)가 연결되고, 드레인에 입력인 저전위전압(VSS)이 인가되고, 소스에서 더미전압(Vd)이 출력되는 풀다운(pull-down) 트랜지스터이다. 제8 트랜지스터(Tr8)는 QB노드(QB)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위전압(VSS)를 더미전압(Vd)으로 출력한다.And, the eighth transistor (Tr8) has a QB node (QB) connected to the gate, a low potential voltage (VSS) as an input is applied to the drain, and a dummy voltage (Vd) is output from the source. It's a transistor. The eighth transistor Tr8 is turned on or turned off depending on the logic state of the QB node (QB), and when turned on, the low potential voltage (VSS) is changed to the dummy voltage ( It outputs as Vd).
상기 제1 제어부(P1)는 상기 Q노드(Q)에 인가되는 전압을 제어하며, 제1 트랜지스터(Tr1), 제2 트랜지스터(Tr2), 제3 트랜지스터(Tr3)를 포함한다.The first control unit (P1) controls the voltage applied to the Q node (Q) and includes a first transistor (Tr1), a second transistor (Tr2), and a third transistor (Tr3).
여기서 제1 트랜지스터(Tr1)는 게이트에 제n 게이트전압(Vgn)이 인가되고, 드레인에 입력인 고전위전압(VDD)이 인가되고, 소스에 Q노드(Q)가 연결된다. 제1 트랜지스터(Tr1)는 제n 게이트전압(Vgn)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 고전위전압(VDD)를 Q노드(Q)에 인가되는 전압으로 출력한다.Here, the nth gate voltage (Vgn) is applied to the gate of the first transistor (Tr1), the high potential voltage (VDD), which is an input, is applied to the drain, and the Q node (Q) is connected to the source. The first transistor (Tr1) is turned on or turned off according to the logic state of the n-th gate voltage (Vgn), and when turned on, the high potential voltage (VDD) is converted to Q. It is output as the voltage applied to the node (Q).
제2 트랜지스터(Tr2)는 게이트에 차기프레임의 게이트스타트펄스(NEXT)가 인가되고, 드레인에 입력인 저전위전압(VSS)이 인가되고, 소스에 Q노드(Q)가 연결된다. 제2 트랜지스터(Tr2)는 차기프레임의 게이트스타트펄스(NEXT)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위전압(VSS)를 Q노드(Q)에 인가되는 전압으로 출력한다. The gate start pulse (NEXT) of the next frame is applied to the gate of the second transistor (Tr2), the input low potential voltage (VSS) is applied to the drain, and the Q node (Q) is connected to the source. The second transistor (Tr2) is turned on or turned off according to the logic state of the gate start pulse (NEXT) of the next frame, and when turned on, the low potential voltage (VSS) is output as the voltage applied to the Q node (Q).
제3 트랜지스터(Tr3)는 게이트에 QB노드(QB)가 연결되고, 드레인에 입력인 저전위전압(VSS)이 인가되고, 소스에 Q노드(Q)가 연결된다. 제3 트랜지스터(Tr3)는 QB노드(QB)에 인가되는 QB전압(VQB)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위전압(VSS)을 Q노드(Q)에 인가되는 전압으로 출력한다.The third transistor Tr3 has a QB node (QB) connected to its gate, an input low potential voltage (VSS) applied to its drain, and a Q node (Q) connected to its source. The third transistor (Tr3) is turned on or turned off according to the logic state of the QB voltage (VQB) applied to the QB node (QB), and has a low potential when turned on. The voltage (VSS) is output as the voltage applied to the Q node (Q).
상기 제2 제어부(P2)는 상기 QB노드(QB)에 인가되는 QB전압(VQB)을 제어하며, 제4 트랜지스터(Tr4), 제5 트랜지스터(Tr5), 제6 트랜지스터(Tr6)를 포함한다.The second control unit (P2) controls the QB voltage (VQB) applied to the QB node (QB) and includes a fourth transistor (Tr4), a fifth transistor (Tr5), and a sixth transistor (Tr6).
여기서 제4 트랜지스터(Tr4)는 게이트와 드레인이 연결되어 보상전압(VFB)을 인가받고, 소스에 QB노드(QB)가 연결된다. 제4 트랜지스터(Tr4)는 보상전압(VFB)을 QB노드(QB)에 인가되는 QB전압(VQB)으로 출력한다.Here, the gate and drain of the fourth transistor (Tr4) are connected to receive a compensation voltage (VFB), and the QB node (QB) is connected to the source. The fourth transistor (Tr4) outputs the compensation voltage (VFB) as the QB voltage (VQB) applied to the QB node (QB).
제5 트랜지스터(Tr5)는 게이트에 제n 게이트전압(Vgn)이 인가되고, 드레인에 입력인 저전위전압(VSS)이 인가되고, 소스에 QB노드(QB)가 연결된다. 제5 트랜지스터(Tr5)는 제n 게이트전압(Vgn)의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위전압(VSS)를 QB노드(QB)에 인가되는 QB전압(VQB)으로 출력한다. The nth gate voltage (Vgn) is applied to the gate of the fifth transistor (Tr5), the input low potential voltage (VSS) is applied to the drain, and the QB node (QB) is connected to the source. The fifth transistor (Tr5) is turned on or turned off according to the logic state of the n-th gate voltage (Vgn), and when turned on, the low potential voltage (VSS) is connected to QB. It is output as the QB voltage (VQB) applied to the node (QB).
제6 트랜지스터(Tr6)는 게이트에 Q노드(Q)가 연결되고, 드레인에 입력인 저전위전압(VSS)이 인가되고, 소스에 QB노드(QB)가 연결된다. 제6 트랜지스터(Tr6)는 Q노드(Q)에 인가되는 전압의 논리 상태에 따라 턴온(turn-on) 또는 턴오프(turn-off)되며, 턴온(turn-on)시 저전위전압(VSS)을 QB노드(QB)에 인가되는 QB전압(VQB)으로 출력한다.The sixth transistor Tr6 has a Q node (Q) connected to the gate, an input low potential voltage (VSS) applied to the drain, and a QB node (QB) connected to the source. The sixth transistor (Tr6) is turned on or turned off according to the logic state of the voltage applied to the Q node (Q), and when turned on, the low potential voltage (VSS) is output as the QB voltage (VQB) applied to the QB node (QB).
그리고, QB노드(QB)에 피드백라인(FL)이 연결되어, 상기 피드백라인(FL)을 통해 QB노드(QB)에 인가되는 QB전압(QB)이 전원제어부(133)로 출력된다. 전술한 바와 같이, 상기 QB전압(QB)을 이용하여 보상전압(VFB)을 보상할 수 있다. 이하, 본 발명의 실시예에 따른 표시장치의 효과에 대하여 상세하게 설명한다.Then, a feedback line (FL) is connected to the QB node (QB), and the QB voltage (QB) applied to the QB node (QB) through the feedback line (FL) is output to the power control unit 133. As described above, the compensation voltage (VFB) can be compensated using the QB voltage (QB). Hereinafter, the effects of the display device according to an embodiment of the present invention will be described in detail.
도 7a는 종래의 표시장치의 고전위전압 및 QB전압을 나타내는 그래프이고, 도 7b 및 도 7c는 본 발명의 실시예에 따른 표시장치의 보상전압 및 QB전압을 나타내는 그래프 및 표이다.FIG. 7A is a graph showing the high potential voltage and QB voltage of a conventional display device, and FIGS. 7B and 7C are graphs and tables showing the compensation voltage and QB voltage of a display device according to an embodiment of the present invention.
도 7a에 도시된 바와 같이, 종래의 표시장치는 통상 25V에 해당하는 고전위전압(VDD)이 제4 트랜지스터(Tr4)에 인가되고, 전술한 바와 같이, 제3 트랜지스터(Tr3)의 스트레스로 인한 열화에 의하여, QB전압(VQB)도 증가하게 된다. QB전압(VQB)이 증가함에 따라 제3 트랜지스터(Tr3)의 신뢰성이 저하되어, 이는 GIP(Gate In Panel)형태의 게이트구동부(123)의 신뢰성 저하로 이어진다.As shown in FIG. 7A, the conventional display device typically applies a high potential voltage (VDD) corresponding to 25V to the fourth transistor (Tr4), and as described above, the stress of the third transistor (Tr3) causes Due to deterioration, the QB voltage (VQB) also increases. As the QB voltage (VQB) increases, the reliability of the third transistor (Tr3) decreases, which leads to a decrease in the reliability of the gate driver 123 in the form of a GIP (Gate In Panel).
반면에, 본 발명의 실시예에 따른 표시장치는 도 7b 및 도 7c에 도시된 바와 같이, 제4 트랜지스터(Tr4)의 인가되는 보상전압(VFB)이 9.8V에서 시간이 지남에 따라 점진적으로 상승되어 최종적으로 고전위전압(VDD)인 25V까지 상승하게 된다. 즉, 보상전압(VFB)은 고전위전압(VDD)보다 작거나 같게 된다. QB노드(QB)에 인가되는 QB전압(VQB) 또한 -11.5V에서 시간이 지남에 따라 점진적으로 상승되어 -9.8V까지 상승되게 된다. 이렇게 보상전압(VFB) 및 QB전압(VQB)이 점진적으로 상승되는 것은 보상전압(VFB)이 피드백라인(FL)을 통해 QB전압(VQB)을 이용하여 보상되기 때문이다.On the other hand, in the display device according to the embodiment of the present invention, as shown in FIGS. 7B and 7C, the compensation voltage (VFB) applied to the fourth transistor (Tr4) gradually increases from 9.8V over time. and finally rises to 25V, which is the high potential voltage (VDD). That is, the compensation voltage (VFB) is less than or equal to the high potential voltage (VDD). The QB voltage (VQB) applied to the QB node (QB) also gradually increases over time from -11.5V to -9.8V. The reason why the compensation voltage (VFB) and the QB voltage (VQB) gradually increase in this way is because the compensation voltage (VFB) is compensated using the QB voltage (VQB) through the feedback line (FL).
이렇게, QB전압(VQB)의 상승량이 감소하여 점진적으로 증가함으로써, QB전압(VQB)이 인가되는 QB노드(QB)가 게이트인 제3 트랜지스터(Tr3)의 스트레스가 감소하여 열화 정도가 감소된다. 따라서, 제3 트랜지스터(Tr3)의 신뢰성이 증가하여, 결국 GIP(Gate In Panel)형태의 게이트구동부(123)의 신뢰성이 향상되게 된다.In this way, the amount of increase in the QB voltage (VQB) decreases and gradually increases, thereby reducing the stress of the third transistor (Tr3) whose gate is the QB node (QB) to which the QB voltage (VQB) is applied, thereby reducing the degree of degradation. Accordingly, the reliability of the third transistor (Tr3) increases, ultimately improving the reliability of the gate driver 123 in the form of a GIP (Gate In Panel).
전술한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.Although many details are described in detail in the foregoing description, this should be interpreted as an example of a preferred embodiment rather than limiting the scope of the invention. Therefore, the invention should not be determined by the described embodiments, but by the scope of the patent claims and their equivalents.
100: 표시장치 110: 표시패널
123: 게이트구동부 131: 타이밍제어부
133: 전원제어부 133a: 전원변환부
133b: 전원보상부 Sd: 더미 스테이지
Q: Q노드 QB: QB노드
FL: 피드백라인100: display device 110: display panel
123: Gate driving unit 131: Timing control unit
133: Power control unit 133a: Power conversion unit
133b: Power compensation unit Sd: Dummy stage
Q: Q node QB: QB node
FL: Feedback Line
Claims (9)
상기 표시패널에 실장되어 게이트전압을 출력하는 게이트구동부;
상기 게이트구동부에 보상전압을 출력하는 전원제어부; 및
상기 게이트구동부와 상기 전원제어부를 연결하는 피드백라인을 포함하고,
상기 피드백라인을 통해 QB전압을 피드백하여 상기 보상전압을 조절하고,
상기 전원제어부는, 상기 QB전압을 인가받아 상기 보상전압을 출력하는 전원보상부를 포함하고,
상기 전원보상부는,
반전단자, 비반전단자, 상기 보상전압을 출력하는 출력단자를 갖는 차동증폭기와;
상기 반전단자와 고전위전압 사이에 연결되는 제1저항과;
상기 반전단자와 상기 출력단자 사이에 연결되는 제2저항과;
상기 비반전단자와 상기 QB전압 사이에 연결되는 제3저항과;
상기 비반전단자와 접지전압 사이에 연결되는 제4저항을 포함하는 표시장치.display panel;
a gate driver mounted on the display panel to output a gate voltage;
a power control unit that outputs a compensation voltage to the gate driver; and
It includes a feedback line connecting the gate driver and the power control unit,
The compensation voltage is adjusted by feeding back the QB voltage through the feedback line,
The power control unit includes a power compensation unit that receives the QB voltage and outputs the compensation voltage,
The power compensation unit,
a differential amplifier having an inverting terminal, a non-inverting terminal, and an output terminal for outputting the compensation voltage;
a first resistor connected between the inverting terminal and a high potential voltage;
a second resistor connected between the inverting terminal and the output terminal;
a third resistor connected between the non-inverting terminal and the QB voltage;
A display device including a fourth resistor connected between the non-inverting terminal and a ground voltage.
상기 게이트구동부는 다수의 스테이지가 종속연결된 쉬프트레지스터를 포함하고,
상기 다수의 스테이지는 더미스테이지를 구비하고,
상기 피드백라인은 상기 더미스테이지와 상기 전원제어부를 연결하는 표시장치.According to paragraph 1,
The gate driver includes a shift register in which a plurality of stages are cascaded,
The plurality of stages include dummy stages,
The feedback line is a display device connecting the dummy stage and the power control unit.
상기 더미스테이지는,
Q노드에 따라, 게이트전압을 풀업하는 제7 트랜지스터 및
QB노드에 따라, 게이트전압을 풀다운하는 제8 트랜지스터를 포함하고,
상기 피드백라인은 상기 QB노드에 연결되는 표시장치.According to paragraph 2,
The dummy stage is,
According to the Q node, a seventh transistor that pulls up the gate voltage and
Depending on the QB node, it includes an eighth transistor that pulls down the gate voltage,
The feedback line is a display device connected to the QB node.
상기 다수의 스테이지는,
상기 QB노드에 인가되는 QB전압을 풀업시키는 제4 트랜지스터를 포함하고,
상기 보상전압은 제4 트랜지스터에 인가되는 표시장치.According to paragraph 3,
The plurality of stages are,
It includes a fourth transistor that pulls up the QB voltage applied to the QB node,
A display device in which the compensation voltage is applied to a fourth transistor.
상기 전원제어부는,
외부전원을 인가받아 상기 고전위전압 및 저전위전압을 출력하는 전원변환부를 더 포함하는 표시장치.According to paragraph 1,
The power control unit,
A display device further comprising a power conversion unit that receives external power and outputs the high potential voltage and the low potential voltage.
상기 보상전압의 레벨은 상기 고전위전압의 레벨 이하인 표시장치.According to paragraph 1,
The display device wherein the level of the compensation voltage is lower than the level of the high potential voltage.
상기 보상전압의 레벨은 점진적으로 상승하여, 상기 고전위전압의 레벨로 수렴하는 표시장치.According to paragraph 1,
A display device in which the level of the compensation voltage gradually increases and converges to the level of the high potential voltage.
상기 보상전압은 아래의 수학식1에 의하여 결정되는 표시장치.
[수학식1]
(VFB는 보상전압, VQB는 QB전압, VDD는 고전위전압, R1 내지 R4는 제1 내지 제4저항)
According to paragraph 1,
A display device in which the compensation voltage is determined by Equation 1 below.
[Equation 1]
(VFB is compensation voltage, VQB is QB voltage, VDD is high potential voltage, R1 to R4 are first to fourth resistors)
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