KR102611341B1 - 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법 - Google Patents

토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법 Download PDF

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Abstract

본 발명은 듀티 타이밍 검출기에 관한 것이다. 발명의 듀티 타이밍 검출기는 하이 레벨과 로우 레벨의 사이를 반복적으로 천이하는 토글 신호에 동기되어 톱니파 전압을 출력하도록 구성되는 톱니파 전압 생성기, 토글 신호에 동기되어 톱니파 전압의 레벨을 획득하고 획득한 레벨을 제1 샘플 전압으로 출력하도록 구성되는 샘플 블록, 토글 신호에 동기되어 제1 샘플 전압을 저장하고, 저장된 제1 샘플 전압을 제2 샘플 전압으로 출력하도록 구성되는 홀드 블록, 제2 샘플 전압을 분배하여 분배 전압을 출력하도록 구성되는 전압 분배기, 그리고 톱니파 전압과 분배 전압을 비교하여 토글 신호의 각 듀티에서 목표 타이밍을 검출하도록 구성되는 비교기를 포함한다.

Description

토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법{DUTY TIMING DETECTOR DETECTING DUTY TIMING OF TOGGLE SIGNAL, DEVICE INCLUDING DUTY TIMING DETECTOR, AND OPERATING METHOD OF DEVICE RECEIVING TOGGLE SIGNAL}
본 발명은 전자 장치에 관한 것으로, 더 상세하게는 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법에 관한 것이다.
토글 신호는 하이 레벨과 로우 레벨을 반복적으로 천이하는 신호이다. 토글 신호는 전자 장치들에서 다양하게 사용된다. 예를 들어, 토글 신호는 클럭 신호 또는 스트로브 신호로서 정확한 타이밍을 가리키는 데에 사용될 수 있다. 다른 예로서, 토글 신호는 펄스 폭 변조(PWM)와 같이 토글 신호를 수신하는 장치의 동작을 제어하는 데에 사용될 수 있다.
토글 신호를 동작 제어 신호로 사용하는 장치들 중 하나는 직류-직류(DC-DC) 변환기일 수 있다. 직류-직류(DC-DC) 변환기는 입력 전압을 승압 또는 감압하여 출력하도록 구성된다. 직류-직류 변환기는 부하에서 소비되는 전류량에 따라, 토글 신호를 이용하여 출력 전류의 양을 조절할 수 있다.
토글 신호가 동작 제어 신호로 사용될 때에, 토글 신호의 현재 타이밍이 목표 타이밍인지를 검출하는 것은 토글 신호를 수신 또는 사용하는 장치의 상태를 관찰하는데에 도움이 된다. 그러나 현재까지 토글 신호의 타이밍을 검출하는 장치 또는 방법은 제시된 바 없다.
본 발명의 목적은 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법을 제공하는 데에 있다.
발명의 실시 예에 따른 듀티 타이밍 검출기는 하이 레벨과 로우 레벨의 사이를 반복적으로 천이하는 토글 신호에 동기되어 톱니파 전압을 출력하도록 구성되는 톱니파 전압 생성기, 토글 신호에 동기되어 톱니파 전압의 레벨을 획득하고 획득한 레벨을 제1 샘플 전압으로 출력하도록 구성되는 샘플 블록, 토글 신호에 동기되어 제1 샘플 전압을 저장하고, 저장된 제1 샘플 전압을 제2 샘플 전압으로 출력하도록 구성되는 홀드 블록, 제2 샘플 전압을 분배하여 분배 전압을 출력하도록 구성되는 전압 분배기, 그리고 톱니파 전압과 분배 전압을 비교하여 토글 신호의 각 듀티에서 목표 타이밍을 검출하도록 구성되는 비교기를 포함한다.
본 발명의 실시 예에 따른 장치는 하이 레벨과 로우 레벨 사이를 반복적으로 천이하는 토글 신호를 이용하여 제1 전압을 제2 전압으로 변환하고, 그리고 제2 전압을 부하로 출력하도록 구성되는 전압 변환기, 그리고 전압 변환기로부터 부하로 전달되는 부하 전류를 검출하도록 구성되는 전류 검출기를 포함한다. 전류 검출기는 토글 신호의 각 듀티에서 절반이 지나간 타이밍에 검출 전압을 활성화하도록 구성되는 듀티 타이밍 검출기, 검출 전압에 응답하여 전압 변환기의 내부의 전압 강하를 검출하도록 구성되는 검출기, 그리고 검출기에 의해 검출된 전압 강하에 대해 계산을 수행하여 부하 전류를 획득하도록 구성되는 로직을 포함한다.
하이 레벨과 로우 레벨의 사이를 반복적으로 천이하는 토글 신호를 수신하는 본 발명의 실시 예에 따른 장치의 동작 방법은, 토글 신호에 동기되어 톱니파 전압을 생성하는 단계, 토글 신호에 동기되어 톱니파 전압의 레벨을 획득하는 단계, 톱니파 전압의 레벨을 분배하여 분배 전압을 획득하는 단계, 그리고 분배 전압과 톱니파 전압을 비교하여 토글 신호의 각 듀티에서 목표 타이밍을 검출하는 단계를 포함한다.
본 발명에 따르면, 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법이 제공된다. 따라서, 토글 신호의 검증이 가능해지고, 토글 신호를 수신 또는 사용하는 장치를 용이하게 관찰하는 것이 가능해진다.
도 1은 본 발명의 실시 예에 따른 듀티 타이밍 검출기를 보여주는 블록도이다.
도 2는 본 발명의 실시 예에 따른 듀티 타이밍 검출기의 동작 방법을 보여주는 순서도이다.
도 3은 본 발명의 실시 예에 따른 제어기를 보여준다.
도 4는 본 발명의 실시 예에 따른 제어기가 토글 신호로부터 제1 신호, 제2 신호 및 제3 신호를 생성하는 타이밍들의 예를 보여준다.
도 5는 도 3의 제어기에서 도 4의 제1 시간 이전의 초기 상태를 보여준다.
도 6은 도 3의 제어기에서 도 4의 제1 시간에 발생하는 변화들을 보여준다.
도 7은 도 3의 제어기에서 도 4의 제2 시간에 발생하는 변화들을 보여준다.
도 8은 도 3의 제어기에서 도 4의 제3 시간에 발생하는 변화들을 보여준다.
도 9는 도 3의 제어기에서 도 4의 제4 시간에 발생하는 변화들을 보여준다.
도 10은 도 3의 제어기에서 도 4의 제5 시간에 발생하는 변화들을 보여준다.
도 11은 본 발명의 실시 예에 따른 톱니파 생성 블록, 샘플 블록, 홀드 블록, 그리고 전압 분배기를 더 상세히 보여준다.
도 12는 제1 내지 제3 신호들에 따라 듀티 타이밍 검출기가 동작하는 타이밍들의 예를 보여준다.
도 13은 도 1의 듀티 타이밍 검출기에서 제2 샘플 전압에 따라 검출 전압이 생성되는 예를 보여준다.
도 14는 본 발명의 제1 실시 예에 따른 장치를 보여준다.
도 15는 전압 변환기의 출력 전류의 변화를 보여준다.
도 16은 펄스 폭 변조 신호, 제1 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 보여준다.
도 17은 본 발명의 제2 실시 예에 따른 장치를 보여준다.
도 18은 펄스 폭 변조 신호, 제2 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 보여준다.
도 19는 본 발명의 제3 실시 예에 따른 장치를 보여준다.
도 20은 펄스 폭 변조 신호, 제1 전압 강하, 제2 전압 강하, 검출 전압, 그리고 인덕터 전류가 변화하는 예들을 보여준다.
도 21은 본 발명의 실시 예에 따른 장치의 동작 방법을 보여주는 순서도이다.
도 22는 본 발명의 실시 예에 따른 장치의 동작 방법의 다른 예를 보여주는 순서도이다.
도 23은 본 발명의 제4 실시 예에 따른 장치를 보여준다.
도 24는 본 발명의 제5 실시 예에 따른 장치를 보여준다.
이하에서, 본 발명의 기술 분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있을 정도로, 본 발명의 실시 예들이 명확하고 상세하게 기재될 것이다.
도 1은 본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)를 보여주는 블록도이다. 듀티 타이밍 검출기(100)는 하이 레벨과 로우 레벨을 반복적으로 천이하는 토글 신호에서 듀티 상의 특정한 타이밍(예를 들어, 목표 타이밍)을 검출할 수 있다. 듀티는 토글 신호가 하이 레벨(또는 로우 레벨)을 갖는 구간일 가리킬 수 있다. 듀티 비는 토글 신호의 하나의 주기에 대한 토글 신호의 하이 레벨(또는 로우 레벨)인 구간의 비율을 가리킬 수 있다.
도 1을 참조하면, 듀티 타이밍 검출기(100)는 톱니파 전압 생성기(110), 샘플 블록(120), 홀드 블록(130), 전압 분배기(140), 비교기(150), 그리고 제어기(160)를 포함한다.
톱니파 전압 생성기(110)는 제어기(160)로부터 수신되는 제1 신호(S1)에 응답하여 톱니파 전압(Vsaw)을 생성하도록 구성된다. 톱니파 전압(Vsaw)은 접지 레벨을 유지하는 휴지 구간 및 레벨이 접지 레벨로부터 연속적으로 상승하는 톱니 구간을 가질 수 있다. 톱니파 전압(Vsaw)은 샘플 블록(120) 및 비교기(150)로 전달된다.
샘플 블록(120)은 톱니파 전압 생성기(110)로부터 톱니파 전압(Vsaw)을 수신할 수 있다. 샘플 블록(120)은 제어기(160)로부터 수신되는 제2 신호(S2)에 응답하여 톱니파 전압(Vsaw)의 레벨을 획득(예를 들어, 샘플링 또는 저장)할 수 있다. 획득된 레벨은 제1 샘플 전압(Vsp1)으로 출력될 수 있다.
홀드 블록(130)은 샘플 블록(120)으로부터 제1 샘플 전압(Vsp1)을 수신할 수 있다. 홀드 블록(130)은 제어기(160)로부터 수신되는 제3 신호(S3)에 응답하여 제1 샘플 전압(Vsp1)의 레벨을 저장(예를 들어, 홀드)할 수 있다. 저장된 레벨은 제2 샘플 전압(Vsp2)으로 출력될 수 있다.
전압 분배기(140)는 홀드 블록(130)으로부터 제2 샘플 전압(Vsp2)을 수신할 수 있다. 전압 분배기(140)는 특정한 분배 비율에 따라 제2 샘플 전압(Vsp2)을 분배할 수 있다. 전압 분배기(140)는 분배의 결과를 분배 전압(Vdiv)으로 출력할 수 있다.
비교기(150)는 분배 전압(Vdiv)을 음의 입력에서 수신할 수 있다. 비교기(150)는 톱니파 전압(Vsaw)을 양의 입력에서 수신할 수 있다. 비교기(150)는 톱니파 전압(Vsaw)이 분배 전압(Vdiv)보다 낮을 때에 로우 레벨의 검출 전압(Vdet)을 출력할 수 있다. 비교기(150)는 톱니파 전압(Vsaw)이 분배 전압(Vdiv)과 같거나 그보다 높을 때에 하이 레벨의 검출 전압(Vdet)을 출력할 수 있다.
검출 전압(Vdet)은 토글 신호(Stgl)의 듀티 상의 타이밍이 목표 타이밍에 도달했음을 가리킬 수 있다. 목표 타이밍은 전압 분배기(140)의 분배 비율에 따라 결정될 수 있다. 또한, 검출 전압(Vdet)은 토글 신호(Stgl)의 듀티가 전압 분배기(140)의 분배 비율에 의해 분주된 듀티를 가질 수 있다.
제어기(160)는 토글 신호(Stgl)를 수신할 수 있다. 제어기(160)는 토글 신호(Stgl)에 동기되어 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 생성할 수 있다. 즉, 톱니파 전압 생성기(110)는 토글 신호(Stgl)에 동기되어 톱니파 전압(Vsaw)을 생성할 수 있다. 톱니파 전압(Vsaw)은 토글 신호의 천이 타이밍들에 동기되어 휴지 구간 및 톱니 구간을 천이할 수 있다.
또한, 샘플 블록(120) 및 홀드 블록(130)은 토글 신호(Stgl)에 동기되어 제1 및 제2 샘플 전압들(Vsp1, Vsp2)을 각각 저장할 수 있다. 제1 및 제2 샘플 전압들(Vsp1, Vsp2)은 토글 신호(Stgl)의 토글 타이밍들에 동기되어 저장될 수 있다.
본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)는 토글 신호(Stgl)의 듀티 상의 목표 타이밍을 검출할 수 있다. 따라서, 토글 신호(Stgl)가 정상적으로 발생되고 있는지 검증할 수 있는 수단을 제공한다. 또한, 듀티 타이밍 검출기(100)는 토글 신호(Stgl)의 듀티를 분주한 형태의 듀티를 갖는 검출 전압(Vdet)을 생성할 수 있다. 듀티 타이밍 검출기(100)의 듀티 분주 기능은 다양한 분야에서 유용하게 사용될 수 있다.
도 2는 본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)의 동작 방법을 보여주는 순서도이다. 도 1 및 도 2를 참조하면, S110 단계에서, 톱니파 전압 생성기(110)는 토글 신호(Stgl)에 동기되어 톱니파 전압(Vsaw)을 생성할 수 있다. S120 단계에서, 샘플 블록(120) 및 홀드 블록(130)은 토글 신호(Stgl)에 동기되어 톱니파 전압(Vsaw)의 레벨을 획득하여 샘플 전압(예를 들어, Vsp2)으로 출력할 수 있다.
S130 단계에서, 전압 분배기(140)는 샘플 전압(예를 들어, Vsp2)을 분배하여 분배 전압(Vdiv)을 생성할 수 있다. S140 단계에서, 비교기(150)는 톱니파 전압(Vsaw)을 분배 전압(Vdiv)과 비교하여 토글 신호(Stgl)의 듀티 상의 목표 타이밍을 검출할 수 있다. 목표 타이밍의 위치 또는 시점은 분배 비율에 따라 조절될 수 있다.
도 3은 본 발명의 실시 예에 따른 제어기(200)를 보여준다. 예시적으로, 제어기(200)는 도 1을 참조하여 설명된 제어기(160)에 포함될 수 있다. 도 1 및 도 3을 참조하면, 제어기(200)는 제1 내지 제3 인버터들(211, 212, 213), 제1 및 제2 부정 논리합 블록들(221, 222), 제1 내지 제4 지연기들(231, 232, 233, 234), 그리고 논리곱 블록(241)을 포함한다.
제1 인버터(211)는 토글 신호(Stgl)를 수신하고, 토글 신호(Stgl)를 반전하여 출력할 수 있다. 제1 인버터(211)의 출력은 제1 부정 논리합 블록(221)에 입력될 수 있다. 제1 부정 논리합 블록(221)은 제1 인버터(211)의 출력 및 제2 지연기(232)의 출력에 대해 부정 논리합 연산을 수행할 수 있다. 제2 부정 논리합 블록(222)은 토글 신호(Stgl) 및 제1 지연기(231)의 출력에 대해 부정 논리합 연산을 수행할 수 있다.
제1 지연기(231)는 제1 부정 논리합 블록(221)의 출력을 지연하여 제2 부정 논리합 블록(222)에 전달할 수 있다. 제2 지연기(232)는 제2 부정 논리합 블록(222)의 출력을 지연하여 제1 부정 논리합 블록(221)에 전달할 수 있다. 제1 부정 논리합 블록(221)의 출력은 제2 신호(S2)일 수 있다. 제2 부정 논리합 블록(222)의 출력은 제3 신호일 수 있다.
제2 인버터(212)는 제1 부정 논리합 블록(221)의 출력(예를 들어, 제2 신호(S2))를 반전하여 출력할 수 있다. 제3 지연기(233)는 제2 인버터(212)의 출력을 반전하여 논리곱 블록(241)에 전달할 수 있다. 제4 지연기(234(는 제1 부정 논리합 블록(221)의 출력(예를 들어, 제2 신호(S2))를 지연하여 출력할 수 있다. 제3 인버터(213)는 제4 지연기(234)의 출력을 반전하여 논리곱 블록(241)에 전달할 수 있다.
논리곱 블록(241)은 제3 지연기(233)의 출력 및 제3 인버터(213)의 출력에 대해 논리곱 연산을 수행할 수 있다. 논리곱 블록(241)의 출력은 제1 신호(S1)일 수 있다.
도 4는 본 발명의 실시 예에 따른 제어기(200)가 토글 신호(Stgl)로부터 제1 신호(S1), 제2 신호(S2) 및 제3 신호(S3)를 생성하는 타이밍들의 예를 보여준다. 도 3 및 도 4를 참조하면, 제1 시간(T1)에 토글 신호(Stgl)는 로우 레벨로부터 하이 레벨로 천이할 수 있다.
토글 신호(Stgl)의 천이에 응답하여, 마찬가지로 제1 시간(T1)에, 제3 신호(S3)는 하이 레벨로부터 로우 레벨로 천이할 수 있다. 토글 신호(Stgl) 및 제3 신호(S3)가 천이한 이후의 제2 시간(T2)에, 토글 신호(Stgl)의 천이(예를 들어, 제1 시간(T1)의 천이)에 응답하여 제2 신호(S2)가 로우 레벨로부터 하이 레벨로 천이할 수 있다. 제2 신호(S2)가 천이한 이후의 제3 시간(T3)에, 토글 신호(Stgl)의 천이(예를 들어, 제1 시간(T1)의 천이)에 응답하여 제1 신호(S1)가 하이 레벨로부터 로우 레벨로 천이할 수 있다.
제4 시간(T4)에 토글 신호(Stgl)가 하이 레벨로부터 로우 레벨로 천이할 수 있다. 토글 신호(Stgl)의 천이에 응답하여, 마찬가지로 제4 시간(T4)에, 제2 신호(S2)가 하이 레벨로부터 로우 레벨로 천이할 수 있다. 토글 신호(Stgl) 및 제2 신호(S2)가 천이한 이후의 제5 시간(T5)에, 토글 신호(Stgl)의 천이(예를 들어, 제4 시간(T4)의 천이)에 응답하여 제3 신호(S3)가 로우 레벨로부터 하이 레벨로 천이할 수 있다. 제3 신호(S3)가 천이한 이후의 제6 시간(T6)에, 토글 신호(Stgl)의 천이(예를 들어, 제4 시간(T4)의 천이)에 응답하여 제1 신호(S1)가 로우 레벨로부터 하이 레벨로 천이할 수 있다.
이후에, 토글 신호(Stgl)가 로우 레벨로부터 하이 레벨로 천이할 때에, 제1 내지 제3 시간들(T1~T3)을 참조하여 설명된 바와 같이 제1 내지 제3 신호들(S1~S3)이 차례로 천이할 수 있다. 토글 신호(Stgl)가 하이 레벨로부터 로우 레벨로 천이할 때에, 제4 내지 제6 시간들(T4~T6)을 참조하여 설명된 바와 같이 제1 내지 제3 신호들(S1~S3)이 차례로 천이할 수 있다.
제1 내지 제3 신호들(S1~S3)이 천이하는 타이밍들 사이의 간격은 데드 타임(dead time)일 수 있다. 데드 타임은 제1 내지 제3 신호들(S1~S3)을 수신하는 톱니파 전압 생성기(110), 샘플 블록(120), 그리고 홀드 블록(130)에서 트랜지스터들이 동시에 턴-온 되어 오동작이 발생하거나 전류 누설이 발생하는 것을 방지할 수 있다.
명확한 설명을 위하여, 도 4에서 데드 타임은 강조되어 있다. 실제로, 데드 타임은 토글 신호(Stgl)의 주기 또는 듀티와 비교하여 무시할 수 있을 정도로 작은 구간(또는 짧은 시간 구간)을 차지할 수 있다.
도 5는 도 3의 제어기(200)에서 도 4의 제1 시간(T1) 이전의 초기 상태를 보여준다. 도 4 및 도 5를 참조하면, 토글 신호(Stgl)는 로우 레벨(0)이고, 제1 인버터(211)는 하이 레벨(1)을 출력할 수 있다. 제3 신호(S3)는 하이 레벨(1)이고, 지연기(232)의 출력은 제3 신호(S3)와 동일한 하이 레벨일 수 있다. 하이 레벨들(1, 1)이 입력되므로, 제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)는 로우 레벨(0)일 수 있다.
제1 지연기(231)는 제2 신호(S2)와 동일한 로우 레벨(0)을 출력할 수 있다. 로우 레벨들(0, 0)이 입력되므로, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)는 하이 레벨(1)일 수 있다.
제2 인버터(212)는 하이 레벨을 출력하고, 제3 지연기(233) 또한 하이 레벨(1)을 출력할 수 있다. 제4 지연기(234)는 로우 레벨을 출력하고, 제3 인버터(213)는 하이 레벨(1)을 출력할 수 있다. 하이 레벨들(1, 1)이 입력되므로, 논리곱 블록(241)의 출력, 즉 제1 신호(S1)는 하이 레벨(1)일 수 있다.
상술된 바와 같이, 제어기(200)는 제1 신호(S1)가 하이 레벨(1)이고, 제2 신호(S2)가 로우 레벨(0)이고, 그리고 제3 신호(S3)가 하이 레벨(1)인 상태로 안정될 수 있다.
도 6은 도 3의 제어기(200)에서 도 4의 제1 시간(T1)에 발생하는 변화들을 보여준다. 도 4 및 도 6을 참조하면, 토글 신호(Stgl)는 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 토글 신호(Stgl)의 천이에 따라, 제1 인버터(211)의 출력은 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다. 제1 인버터(211)의 출력이 로우 레벨(0)로 천이하여도, 제1 부정 논리합 블록(221)의 출력은 로우 레벨(0)로 유지될 수 있다.
마찬가지로 토글 신호(Stgl)의 천이에 따라 로우 레벨(0) 및 하이 레벨(1)이 입력되므로, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)는 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다.
제1 내지 제4 지연기들(231~234)의 지연들로 인해, 토글 신호(Stgl)의 천이는 아직 제1 신호(S1) 및 제2 신호(S2)에 반영되지 않는다. 즉, 제1 내지 제4 지연기들(231~234)로 인해 데드 타임이 형성된다.
도 7은 도 3의 제어기(200)에서 도 4의 제2 시간(T2)에 발생하는 변화들을 보여준다. 도 4 및 도 7을 참조하면, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)의 천이가 반영되어, 제2 지연기(232)의 출력은 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다.
로우 레벨들(0, 0)이 입력되므로, 제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)는 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 제3 및 제4 지연기들(233, 234)의 지연들로 인해, 토글 신호(Stgl)의 천이는 아직 제1 신호(S1)에 반영되지 않는다. 즉, 제3 및 제4 지연기들(233, 234)로 인해 추가적인 데드 타임이 형성된다.
도 8은 도 3의 제어기(200)에서 도 4의 제3 시간(T3)에 발생하는 변화들을 보여준다. 도 4 및 도 8을 참조하면, 제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)의 천이가 반영되어, 제1 지연기(231)의 출력은 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 하이 레벨들(1, 1)이 입력되므로, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)는 로우 레벨(0)로 유지된다.
제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)의 천이가 반영되어, 제3 지연기(233)의 출력은 하이 레벨(1)로부터 로우 레벨(0)로 천이한다. 또한, 제3 인버터(213)의 출력은 하이 레벨(1)로부터 로우 레벨(0)로 천이한다. 로우 레벨들(0, 0)이 입력됨에 따라, 논리곱 블록(241)의 출력, 즉 제1 신호(S1)는 하이 레벨(1)로부터 로우 레벨(0)로 천이한다.
도 9는 도 3의 제어기(200)에서 도 4의 제4 시간(T4)에 발생하는 변화들을 보여준다. 도 4 및 도 9를 참조하면, 토글 신호(Stgl)는 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다. 토글 신호(Stgl)의 천이에 따라, 제1 인버터(211)의 출력은 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다.
하이 레벨(1) 및 로우 레벨(0)이 입력됨에 따라, 제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)는 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다. 하이 레벨(1) 및 로우 레벨(0)이 입력됨에 따라, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)는 로우 레벨(0)을 유지할 수 있다.
제1 내지 제4 지연기들(231~234)의 지연들로 인해, 토글 신호(Stgl)의 천이는 아직 제1 신호(S1) 및 제2 신호(S2)에 반영되지 않는다. 즉, 제1 내지 제4 지연기들(231~234)로 인해 데드 타임이 형성된다.
도 10은 도 3의 제어기(200)에서 도 4의 제5 시간(T5)에 발생하는 변화들을 보여준다. 도 4 및 도 10을 참조하면, 제1 부정 논리합 블록(221)의 출력, 즉 제2 신호(S2)의 천이가 반영되어, 제1 지연기(231)의 출력은 하이 레벨(1)로부터 로우 레벨(0)로 천이할 수 있다.
로우 레벨들(0, 0)이 입력되므로, 제2 부정 논리합 블록(222)의 출력, 즉 제3 신호(S3)는 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 제3 및 제4 지연기들(233, 234)의 지연들로 인해, 토글 신호(Stgl)의 천이는 아직 제1 신호(S1)에 반영되지 않는다. 즉, 제3 및 제4 지연기들(233, 234)로 인해 추가적인 데드 타임이 형성된다.
이후에, 제2 신호(S2)의 천이가 반영되어, 제3 지연기(233)의 출력이 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 또한, 제3 인버터(213)의 출력이 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다. 하이 레벨들이 입력되므로, 논리곱 블록(241)의 출력, 즉 제1 신호(S1)는 로우 레벨(0)로부터 하이 레벨(1)로 천이할 수 있다.
상술된 바와 같이, 제1 내지 제4 지연기들(231~234)로 인해, 제1 내지 제3 신호들(S1~S3)은 동시에 천이하지 않는다. 제1 내지 제3 신호들(S1~S3)은 데드 타임을 두고 차례로 천이할 수 있다. 따라서, 도 1의 톱니파 전압 생성기(110), 샘플 블록(120) 및 홀드 블록(130)에서 오동작이 발생하거나 전류 누설이 발생하는 것이 방지된다.
도 11은 본 발명의 실시 예에 따른 톱니파 전압 생성기(110), 샘플 블록(120), 홀드 블록(130), 그리고 전압 분배기(140)를 더 상세히 보여준다. 도 1 및 도 11을 참조하면, 톱니파 전압 생성기(110)는 전류 소스(111), 제1 커패시터(112), 그리고 제1 트랜지스터(113)를 포함한다.
전류 소스(111)는 전원 전압(VDD)이 공급되는 전원 노드와 톱니파 전압(Vsaw)이 출력되는 출력 노드의 사이에 연결된다. 전류 소스(111)는 출력 노드를 향해 일정한 전류를 출력할 수 있다. 제1 커패시터(112)는 출력 노드와 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결된다. 제1 커패시터(112)는 전류 소스(111)로부터 출력되는 전류에 의해 충전되어, 톱니파 전압(Vsaw)의 레벨이 연속적으로 상승하는 톱니 구간을 형성할 수 있다.
제1 트랜지스터(113)는 출력 노드와 접지 노드의 사이에 연결된다. 제1 트랜지스터(113)는 제1 신호(S1)에 응답하여 동작한다. 제1 트랜지스터(113)는 제1 신호(S1)가 로우 레벨을 가질 때에 턴-온 되는 NMOS 트랜지스터일 수 있다. 제1 트랜지스터(113)는 제1 커패시터(112)에 충전된 전압을 방전함으로써, 톱니파 전압(Vsaw)의 레벨이 접지 레벨인 휴지 구간을 형성할 수 있다.
샘플 블록(120)은 제2 커패시터(121) 및 제2 트랜지스터(122)를 포함한다. 제2 커패시터(121)는 제1 샘플 전압(Vsp1)이 출력되는 출력 노드 및 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결된다. 제2 트랜지스터(122)는 제1 샘플 전압(Vsp1)이 출력되는 출력 노드 및 톱니파 전압(Vsaw)이 입력되는 입력 노드의 사이에 연결된다.
제2 트랜지스터(122)는 제2 신호(S2)에 응답하여 동작한다. 제2 트랜지스터(122)는 제2 신호(S2)가 하이 레벨을 가질 때에 턴-온 되는 NMOS 트랜지스터일 수 있다. 제2 트랜지스터(122)가 턴-온 될 때, 톱니파 전압(Vsaw)의 레벨이 제2 커패시터(121)에 충전될 수 있다. 즉, 톱니파 전압(Vsaw)의 레벨이 획득(또는 저장 또는 샘플링)될 수 있다. 제2 커패시터(121)에 충전된 전압은 제1 샘플 전압(Vsp1)으로 출력될 수 있다.
홀드 블록(130)은 제3 커패시터(131) 및 제3 트랜지스터(132)를 포함한다. 제3 커패시터(131)는 제2 샘플 전압(Vsp2)이 출력되는 출력 노드 및 접지 전압(VSS)이 공급되는 접지 노드의 사이에 연결된다. 제3 트랜지스터(132)는 제2 샘플 전압(Vsp2)이 출력되는 출력 노드 및 제1 샘플 전압(Vsp1)이 입력되는 입력 노드의 사이에 연결된다.
제3 트랜지스터(132)는 제3 신호(S3)에 응답하여 동작한다. 제3 트랜지스터(132)는 제3 신호(S3)가 하이 레벨을 가질 때에 턴-온 되는 NMOS 트랜지스터일 수 있다. 제3 트랜지스터(132)가 턴-온 될 때, 제2 커패시터(121)에 충전된 제1 샘플 전압(Vsp1)이 제3 커패시터(131)에 충전될 수 있다. 즉, 제1 샘플 전압(Vsp1)의 레벨이 보관(또는 홀드)될 수 있다. 제3 커패시터(131)에 충전된 전압은 제2 샘플 전압(Vsp2)으로 출력될 수 있다.
전압 분배기(140)는 증폭기(141), 제1 저항(142), 그리고 제2 저항(143)을 포함한다. 제1 저항(142) 및 제2 저항(143)은 증폭기(141)의 출력 및 접지 전압(VSS)이 공급되는 접지 노드의 사이에 직렬 연결된다. 증폭기(141)의 양의 입력에 제2 샘플 전압(Vsp2)이 입력된다. 증폭기(141)의 음의 입력은 증폭기(141)의 출력과 연결된다. 제1 저항(142) 및 제2 저항(143)의 사이의 노드의 전압은 분배 전압(Vdiv)일 수 있다.
상술된 바와 같이, 톱니파 전압(Vsaw)의 특정 타이밍의 레벨이 제1 샘플 전압(Vsp1) 및 제2 샘플 전압(Vsp2)으로서 전압 분배기(140)에 전달된다. 전압 분배기(140)의 증폭기(141)는 전압 추종기(voltage follower)를 형성한다. 증폭기(141)는 제2 샘플 전압(Vsp2)을 제1 저항(142) 및 제2 저항(143)에 전달할 수 있다. 즉, 톱니파 전압(Vsaw)의 특정 타이밍의 레벨은 제1 저항(142) 및 제2 저항(143)에 의해 분배되어 분배 전압(Vdiv)으로 출력된다.
도 1 및 도 11을 참조하여 설명된 바와 같이, 본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)는 앞 먹임(feed-forward) 구조를 갖는다. 전압 분배기(140)의 증폭기(141)는 전압 추종기(voltage follower)에 불과하며, 듀티 타이밍 검출기(100)의 앞 먹임(feed-forward) 구조의 일부일 수 있다. 앞 먹임 구조로 인해, 본 발명의 실시 예에 따른 듀티 타이밍 검출기(100)는 검증이 불필요한 높은 안정성을 가질 수 있다.
도 12는 제1 내지 제3 신호들(S1~S3)에 따라 듀티 타이밍 검출기(100)가 동작하는 타이밍들의 예를 보여준다. 도 1, 도 11 및 도 12를 참조하면, 토글 신호(Stgl) 및 제1 내지 제3 신호들(S1~S3)의 타이밍들은 도 4를 참조하여 설명된 것과 동일하다. 따라서, 중복되는 설명은 생략된다.
예시적으로, 제1 시간(T1)부터 제어기(160)가 제1 내지 제3 신호들(S1~S3)의 제어들을 시작하고, 톱니파 전압 생성기(110)가 톱니파 전압(Vsaw)의 생성을 시작하는 것으로 가정된다. 제1 시간(T1)의 이전에, 제1 내지 제3 커패시터들(112, 121, 131)의 전압들은 접지 전압인 것으로 가정된다.
제1 시간(T1)에, 토글 신호(Stgl)에 동기되어 제3 신호(S3)가 하이 레벨로부터 로우 레벨로 천이한다. 제3 트랜지스터(132)는 제3 신호(S3)에 응답하여 턴-오프 된다. 제2 커패시터(121)와 제3 커패시터(131)는 전기적으로 분리된다.
제2 시간(T2)에, 토글 신호(Stgl)에 동기되어 제2 신호(S2)가 로우 레벨로부터 하이 레벨로 천이한다. 제2 트랜지스터(122)는 제2 신호에 응답하여 턴-온 된다. 제1 커패시터(112) 및 제2 커패시터(121)는 전기적으로 연결된다.
제3 시간(T3)에, 토글 신호(Stgl)에 동기되어 제1 신호(S1)가 하이 레벨로부터 로우 레벨로 천이한다. 제1 트랜지스터(113)는 제1 신호(S1)에 응답하여 턴-오프 된다. 제1 트랜지스터(113)가 턴-오프 됨에 따라, 전류 소스(111)로부터의 전류는 제1 커패시터(112) 및 제2 커패시터(121)를 충전할 수 있다. 제3 시간(T3)으로부터, 톱니파 전압(Vsaw) 및 제1 샘플 전압(Vsp1)의 레벨들은 연속적으로 상승할 수 있다.
제4 시간(T4)에, 토글 신호(Stgl)에 동기되어 제2 신호(S2)가 하이 레벨로부터 로우 레벨로 천이한다. 제2 트랜지스터(122)는 제2 신호(S2)에 응답하여 턴-오프 된다. 제2 커패시터(121)는 제4 시간(T4)에 제2 트랜지스터(122)가 턴-오프 될 때의 톱니파 전압(Vsaw)의 레벨을 획득(또는 저장 또는 샘플링)할 수 있다.
제5 시간(T5)에, 토글 신호(Stgl)에 동기되어 제3 신호(S3)가 로우 레벨로부터 하이 레벨로 천이한다. 제3 트랜지스터(132)는 제3 신호(S3)에 응답하여 턴-온 된다. 제2 트랜지스터(122) 및 제3 트랜지스터(132)는 전기적으로 연결되고, 제1 샘플 전압(Vsp1)은 제2 샘플 전압(Vsp2)으로 전달된다. 즉, 제4 시간(T4)의 톱니파 전압(Vsaw)의 레벨이 제3 커패시터(131)에 제2 샘플 전압(Vsp2)으로 보관(또는 홀드)된다.
제6 시간(T6)에, 토글 신호(Stgl)에 동기되어 제1 신호(S1)가 로우 레벨로부터 하이 레벨로 천이한다. 제1 트랜지스터(113)는 제1 신호(S1)에 응답하여 턴-온 된다. 톱니파 전압(Vsaw)의 레벨은 제6 시간(T6)에 접지 레벨로 방전되고, 휴지 구간에 진입할 수 있다.
데드 타임으로 인해, 샘플 블록(120)은 톱니파 전압(Vsaw)이 최종 레벨에 도달하기 전에 톱니파 전압(Vsaw)의 레벨을 획득한다. 따라서, 톱니파 전압(Vsaw)의 생성 및 차단과 연관된 잡음 없이 톱니파 전압(Vsaw)의 레벨이 샘플 블록(120)에서 샘플링될 수 있다.
데드 타임으로 인해, 홀드 블록(130)은 샘플 블록(120)이 톱니파 전압(Vsaw)과의 전기적 연결을 차단한 후에 제1 샘플 전압(Vsp1)을 제2 샘플 전압(Vsp2)으로 저장한다. 따라서, 홀드 블록(130)의 동작이 샘플 블록(120)의 샘플링 동작에 영향을 주지 않는다.
제7 시간(T7)에, 토글 신호(Stgl)에 동기되어 제3 신호(S3)가 하이 레벨로부터 로우 레벨로 천이한다. 제3 트랜지스터(132)는 제3 신호(S3)에 동기되어 턴-오프 된다. 즉, 홀드 블록(130)은 샘플 블록(120)의 동작과 무관하게 제4 시간(T4)에서의 톱니파 전압(Vsaw)의 레벨을 제2 샘플 전압(Vsp2)으로 보관할 수 있다.
제8 시간(T8)에, 토글 신호(Stgl)에 동기되어 제2 신호(S2)가 로우 레벨로부터 하이 레벨로 천이한다. 제2 트랜지스터(122)는 제2 신호(S2)에 응답하여 턴-온 된다. 톱니파 전압(Vsaw)이 휴지 구간이므로, 제1 샘플 전압(Vsp1)은 접지 레벨이 된다.
제9 시간(T9)에, 토글 신호(Stgl)에 동기되어 제1 신호(S1)가 하이 레벨로부터 로우 레벨로 천이한다. 제1 트랜지스터(113)는 제1 신호(S1)에 응답하여 턴-오프 된다. 톱니파 전압(Vsaw) 및 제1 샘플 전압(Vsp1)은 제9 시간(T9)으로부터 연속적으로 상승할 수 있다.
이후의 동작은 제2 샘플 전압(Vsp2)이 접지 레벨이 아닌 것을 제외하면 제1 내지 제9 시간들(T1~T9)을 참조하여 설명된 톱니파 전압(Vsaw), 제1 샘플 전압(Vsp1) 및 제2 샘플 전압(Vsp2)의 변화들이 반복될 수 있다.
도 4를 참조하여 설명된 바와 같이, 데드 타임은 토글 신호(Stgl)의 주기 또는 듀티와 비교하여 무시할 수 있을 정도로 작은 구간(또는 짧은 시간 구간)을 차지한다. 따라서, 제1 내지 제3 신호들(S1~S3)의 각각의 주기 또는 듀티는 토글 신호(Stgl)의 주기 또는 듀티와 실질적으로 동일한 것으로 이해될 수 있다.
톱니파 전압(Vsaw)은 토글 신호(Stgl)의 듀티 동안 상승하는 것으로 이해될 수 있다. 제1 샘플 전압(Vsp1) 또한 토글 신호(Stgl)의 듀티 동안 상승하는 것으로 이해될 수 있다. 제2 샘플 전압(Vsp2)은 토글 신호(Stgl)의 듀티의 길이(또는 시간)을 나타내는 레벨을 갖는 것으로 이해될 수 있다.
도 1 및 도 11에서, 비교기(150)는 톱니파 전압(Vsaw)을 분배 전압(Vdiv)과 비교하는 것으로 설명되었다. 그러나 데드 타임이 무시할 수 있을 정도로 짧은 때에, 비교기(150)는 톱니파 전압(Vsaw) 대신에 제1 샘플 전압(Vsp1)을 분배 전압(Vdiv)과 비교하도록 변경될 수 있다.
토글 신호(Stgl)에 펄스 폭 변조(PWM)가 적용되면, 토글 신호(Stgl)의 펄스 폭, 즉 듀티가 변화할 수 있다. 듀티가 변화함에 따라, 톱니파 전압(Vsaw) 및 제1 샘플 전압(Vsp1)이 상승하는 구간이 변화할 수 있다. 제2 샘플 전압(Vsp2)은 변화하는 듀티를 추적하는 레벨을 가질 수 있다.
도 13은 도 1의 듀티 타이밍 검출기에서 제2 샘플 전압(Vsp2)에 따라 검출 전압(Vdet)이 생성되는 예를 보여준다. 도 1 및 도 13을 참조하면, 제2 샘플 전압(Vsp2)은 토글 신호(Stgl)에 응답하여 도 12를 참조하여 설명된 바와 같이 생성될 수 있다.
제2 샘플 전압(Vsp2)의 레벨은 듀티에 대한 정보를 포함한다. 예를 들어, 제2 샘플 전압(Vsp2)의 레벨은 듀티에 비례할 수 있다. 제2 샘플 전압(Vsp2)의 레벨은 토글 신호(Stgl)의 듀티(DT1)의 폭에 의해 결정되는 톱니파 전압(Vsaw)의 최대 레벨일 수 있다.
전압 분배기(140)는 제2 샘플 전압(Vsp2)을 분배하여 분배 전압(Vdiv)을 생성한다. 비교기(150)는 토글 신호(Stgl)의 하나의 듀티를 나타내는 톱니파 전압(Vsaw)이 분배 전압(Vdiv) 이상일 때에 검출 전압(Vdet)을 하이 레벨로 천이한다.
비교기(150)는 목표 값의 비율에 해당하는 타이밍에 검출 전압(Vdet)을 하이 레벨로 천이함으로써, 토글 신호(Stgl)의 각 듀티(DT1)에서 목표 값의 비율에 해당하는 목표 타이밍을 검출할 수 있다. 목표 타이밍은 제1 저항(142) 및 제2 저항(143)의 비율에 따라 정해질 수 있다.
비교기(150)는 목표 타이밍으로부터 토글 신호(Stgl)의 나머지 듀티 동안 검출 전압(Vdet)을 하이 레벨로 유지함으로써, 토글 신호(Stgl)의 듀티(DT1)를 분주한 듀티(DT2)를 갖는 검출 전압(Vdet)을 출력할 수 있다. 분주 비율은 제1 저항(142) 및 제2 저항(143)의 비율에 따라 정해질 수 있다.
예시적으로, 제1 저항(142) 및 제2 저항(143)의 저항값들은 목표 타이밍 또는 목표 비율(듀티의 비율)에 따라 정해질 수 있다. 제1 저항(142) 및 제2 저항(143)은 가변 저항들로 구성될 수 있다. 즉, 목표 타이밍 또는 목표 비율은 사용자에 의해 조절될 수 있다.
예시적으로, 강조된 데드 타임들로 인해 검출 전압(Vdet)의 듀티는 토글 신호(Stgl)의 듀티보다 지연된 것으로 도시되어 있다. 그러나 데드 타임들은 토글 신호(Stgl)의 주기 또는 듀티와 비교하여 실질적으로 무시할 수 있을 정도로 작은 구간(또는 짧은 시간 구간)을 차지한다. 따라서, 실제로 검출 전압(Vdet)의 듀티는 토글 신호(Stgl)의 듀티보다 지연된 것으로 나타나지 않는다.
예를 들어, 토글 신호(Stgl)의 각 듀티에서 절반이 지나간 타이밍을 검출하기 위하여, 제1 저항(142) 및 제2 저항(143)은 동일한 저항값들을 갖도록 구현될 수 있다. 분배 전압(Vdiv)은 제2 샘플 전압(Vsp2)이 듀티를 나타낼 때의 레벨의 절반에 해당하는 레벨을 가질 수 있다.
토글 신호(Stgl)의 각 듀티에서 절반이 지나간 타이밍에, 검출 전압(Vdet)은 로우 레벨로부터 하이 레벨로 천이할 수 있다. 이후에 검출 전압(Vdet)은 토글 신호(Stgl)의 듀티가 종료될 때까지 하이 레벨을 유지할 수 있다. 토글 신호(Stgl)의 듀티가 종료되면, 검출 전압(Vdet)은 하이 레벨로부터 로우 레벨로 천이할 수 있다.
본 발명의 실시 예에 따르면, 듀티 타이밍 검출기(100)는 간단한 아날로그 회로들을 이용하여 각 듀티에서 목표 타이밍을 검출하고 그리고 목표 비율로 듀티의 분주를 수행할 수 있다. 목표 타이밍 또는 목표 비율은 저항들의 비율들로 정해지며, 무한대의 해상도를 가질 수 있다.
도 14는 본 발명의 제1 실시 예에 따른 장치(300)를 보여준다. 예를 들어, 장치(300)는 전력 관리 장치 또는 전력 관리 집적 회로(PMIC)일 수 있다. 도 14를 참조하면, 장치(300)는 전압 변환기(310) 및 전류 검출기(320)를 포함할 수 있다.
전압 변환기(310)는 직류-직류(DC-DC) 변환기일 수 있다. 또한, 전압 변환기(310)는 입력 전압(VIN)보다 낮은 출력 전압(VOUT)을 생성하는 벅 컨버터(Buck converter)일 수 있다. 도 14를 참조하면, 전압 변환기(310)는 제1 스위치(311), 제2 스위치(312), 제1 스위치 제어기(313), 제2 스위치 제어기(314), 제1 충전 소자(315), 제2 충전 소자(316), 피드백 제어기(317), 그리고 펄스 폭 변조 신호 생성기(318)를 포함한다.
제1 스위치(311)는 입력 전압(VIN)이 공급되는 입력 노드와 스위치 노드(SW) 사이에 연결된다. 제1 스위치(311)는 제1 스위치 제어기(313)로부터 출력되는 제1 제어 신호(PDRV)에 응답하여 동작할 수 있다. 제1 스위치(311)는 PMOS 트랜지스터일 수 있다.
제2 스위치(312)는 스위치 노드(SW)와 접지 노드 사이에 연결된다. 제2 스위치(312)는 제2 스위치 제어기(314)로부터 출력되는 제2 제어 신호(NDRV)에 응답하여 동작할 수 있다. 제2 스위치(312)는 NMOS 트랜지스터일 수 있다.
제1 스위치 제어기(313)는 제1 스위치(311)를 제어하도록 구성된다. 제1 스위치 제어기(313)는 펄스 폭 변조 신호(PWM)에 응답하여 제1 제어 신호(PDRV)를 활성화 및 비활성화할 수 있다. 예를 들어, 제1 스위치 제어기(313)는 스위치 노드(SW)의 전압 또는 제2 제어 신호(NDRV)를 수신하고, 펄스 폭 변조 신호(PWM), 스위치 노드(SW)의 전압, 그리고 제2 제어 신호(NDRV) 중 적어도 두 개의 신호들에 기반하여 제1 제어 신호(PDRV)를 제어할 수 있다.
제2 스위치 제어기(314)는 제2 스위치(312)를 제어하도록 구성된다. 제2 스위치 제어기(314)는 펄스 폭 변조 신호(PWM)에 응답하여 제2 제어 신호(NDRV)를 활성화 및 비활성화할 수 있다. 예를 들어, 제2 스위치 제어기(314)는 스위치 노드(SW)의 전압 또는 제1 제어 신호(PDRV)를 수신하고, 펄스 폭 변조 신호(PWM), 스위치 노드(SW)의 전압, 그리고 제1 제어 신호(PDRV) 중 적어도 두 개의 신호들에 기반하여 제2 제어 신호(NDRV)를 제어할 수 있다.
예를 들어, 제1 스위치 제어기(313) 및 제2 스위치 제어기(314)는 제1 제어 신호(PRDV) 및 제2 제어 신호(NDRV)를 상보적으로 제어할 수 있다. 제1 제어 신호(PDRV) 또는 제2 제어 신호(NDRV)가 천이할 때에, 제1 스위치 제어기(313) 및 제2 스위치 제어기(314)는 제1 제어 신호(PDRV) 및 제2 제어 신호(NDRV)가 모두 비활성화 되는 데드 타입을 제공할 수 있다.
제1 충전 소자(315)는 스위치 노드(SW) 및 출력 전압(VOUT)이 출력되는 출력 노드(OUT) 사이에 연결된다. 제1 충전 소자(315)는 인덕터일 수 있다. 제2 충전 소자(316)는 출력 노드(OUT) 및 접지 노드 사이에 연결된다. 제2 충전 소자(316)는 커패시터일 수 있다.
피드백 제어기(317)는 출력 전압(VOUT)의 레벨을 검출할 수 있다. 피드백 제어기(317)는 출력 전압(VOUT)의 레벨이 목표 전압보다 높은지 또는 낮은지에 따라, 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 높은 경우, 피드백 제어기(317)는 출력 전압(VOUT)이 낮아지도록 제어 신호(CS)를 출력할 수 있다. 출력 전압(VOUT)의 레벨이 목표 전압보다 낮은 경우, 피드백 제어기(317)는 출력 전압(VOUT)이 높아지도록 제어 신호(CS)를 출력할 수 있다.
펄스 폭 변조 신호 생성기(318)는 제어 신호(CS)에 응답하여 펄스 폭 변조 신호(PWM)를 생성할 수 있다. 예를 들어, 제어 신호(CS)가 출력 전압(VOUT)이 높아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(318)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 감소(또는 증가)시킬 수 있다. 제어 신호(CS)가 출력 전압(VOUT)이 낮아져야 함을 가리키는 경우, 펄스 폭 변조 신호 생성기(318)는 펄스 폭 변조 신호(PWM)의 펄스 폭을 증가(또는 감소)시킬 수 있다.
전류 검출기(320)는 전압 변환기(310)로부터 부하(Load)로 출력되는 전류를 검출할 수 있다. 전류 검출기(320)는 타이밍 검출기(321), 전압 검출기(322), 그리고 로직(323)을 포함한다.
타이밍 검출기(321)는 전압 변환기(310)로부터 펄스 폭 변조 신호(PWM)를 수신할 수 있다. 타이밍 검출기(321)는 전압 변환기(310)의 펄스 폭 변조 신호(PWM)의 듀티에서 특정한 타이밍을 검출할 수 있다. 타이밍 검출기(321)는 도 1 내지 도 13을 참조하여 설명된 듀티 타이밍 검출기(100)를 포함할 수 있다. 특정한 타이밍은 전압 분배기(140)의 제1 저항(142) 및 제2 저항(143)의 저항값들의 비율에 따라 결정될 수 있다.
타이밍 검출기(321)는 특정한 타이밍이 검출된 때에, 도 13을 참조하여 설명된 바와 같이 검출 전압(Vdet)을 로우 레벨로부터 하이 레벨로 천이할 수 있다. 펄스 폭 변조 신호(PWM)의 듀티가 종료된 때에, 타이밍 검출기(321)는 검출 전압(Vdet)을 하이 레벨로부터 로우 레벨로 천이할 수 있다. 검출 전압(Vdet)은 특정한 타이밍을 나타낼 뿐 아니라, 펄스 폭 변조 신호(PWM)의 듀티를 분주한 듀티를 가질 수 있다.
전압 검출기(322)는 검출 전압(Vdet)에 응답하여 전압 변환기(310)의 내부의 제1 전압 강하(VDR1)를 검출할 수 있다. 예를 들어, 전압 검출기(322)는 특정한 타이밍에, 즉 검출 전압(Vdet)이 로우 레벨로부터 하이 레벨로 천이하는 타이밍에 제1 전압 강하(VDR1)를 검출할 수 있다.
예를 들어, 전압 검출기(322)는 전압 변환기(310)의 제1 스위치(311)에서 발생하는 제1 전압 강하(VDR1)를 검출하도록 구성된다. 전압 검출기(322)는 제1 스위치(311)의 양단의 전압들을 수신하고, 수신된 전압들의 차이를 제1 전압 강하(VDR1)로 검출할 수 있다. 제1 전압 강하(VDR1)는 부하 전류의 양에 해당하는 레벨을 가질 수 있다.
전압 검출기(322)는 제1 전압 강하(VDR1)를 디지털 또는 아날로그 형태의 전압 정보(VI)로서 로직(323)에 전달할 수 있다. 로직(323)은 전압 정보(VI)에 대해 미리 정해진 계산을 수행할 수 있다. 로직(323)은 전압 정보(VI)를 가공하여 정확한(또는 근사한) 부히 전류의 양을 획득할 수 있다. 로직(323)은 부하 전류의 양을 이용하여 전압 변환기(310)의 동작 또는 동작 모드를 제어할 수 있다. 로직(323)은 부하 전류의 양을 자체적으로 또는 외부 장치의 요청에 따라 외부 장치에 제공할 수 있다.
도 15는 전압 변환기(310)의 출력 전류의 변화를 보여준다. 도 15에서, 가로 축은 시간(T)을 가리키고, 세로 축은 전류, 예를 들어 제1 충전 소자(315)를 통해 흐르는 인덕터 전류(IL)를 가리킨다. 도 14 및 도 15를 참조하면, 인덕터 전류(IL)의 양은 반복적으로 증가 및 감소할 수 있다. 예를 들어, 제1 스위치(311)가 턴-온 된 때에, 인덕터 전류(IL)의 양은 증가할 수 있다. 제2 스위치(312)가 턴-온 된 때에, 인덕터 전류(IL)의 양은 감소할 수 있다.
인덕터 전류(IL)가 반복적으로 증가 및 감소할 때, 평균 전류(Iavg)는 인덕터 전류(IL)의 최대값과 최소값 사이의 중간값일 수 있다. 인덕터 전류(IL)가 중간 값을 통과하는 목표 타이밍들(Ttar)에서 인덕터 전류(IL)의 양이 검출되면, 평균 전류(Iavg), 즉 부하 전류(ILOAD)의 양이 획득될 수 있다.
도 16은 펄스 폭 변조 신호(PWM), 제1 전압 강하(VDR1), 검출 전압(Vdet), 그리고 인덕터 전류(IL)가 변화하는 예들을 보여준다. 도 14 및 도 16을 참조하면, 제1 스위치(311)는 펄스 폭 변조 신호(PWM)가 로우 레벨일 때에 턴-온 된다. 따라서, 제1 스위치(311)와 연관되어, 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티가 참조될 수 있다. 예를 들어, 반전 신호(PWMb)는 도 3을 참조하여 설명된 제1 인버터(211)의 출력 신호일 수 있다.
반전 신호(PWMb)가 하이 레벨일 때, 제1 스위치(311)가 턴-온 된다. 제1 스위치(311)가 턴-온 되면, 인덕터 전류(IL)가 증가한다. 반전 신호(PWMb)의 듀티에서 절반이 지난 때에, 인덕터 전류(IL)는 부하 전류(ILOAD)에 해당하는 전류량을 갖는다. 따라서, 타이밍 검출기(321)는 반전 신호(PWMb)의 듀티에서 절반이 경과한 때를 목표 타이밍(Ttar)으로 갖도록 구현될 수 있다. 예를 들어, 전압 분배기(140)(도 1 참조)의 제1 저항(142)(도 11 참조) 및 제2 저항(143)은 동일한 저항값들을 갖도록 구현될 수 있다.
검출 전압(Vdet)이 반전 신호(PWMb)의 듀티에서 절반이 경과한 때를 알리면, 인덕터 전류(IL)로부터 평균 전류(Iavg), 즉 부하 전류(ILOAD)가 획득될 수 있다. 일반적으로, 전류가 유입되는 선로에 저항을 삽입하고, 그리고 저항 양단의 전압을 감지함으로써 전류의 양이 감지될 수 있다.
그러나, 이러한 방식은 저항을 통해 흐르는 전류에 의한 전력 손실을 유발한다. 또한, 전류의 양을 높은 정확도로 측정하기 위해 높은 정확도를 갖는 저항이 필요하며, 이에 따라 저항은 반도체 칩 또는 패키지의 외부에 설치되어야 한다. 이는 면적의 증가를 초래한다.
본 발명의 실시 예에 따르면, 도 14에 도시된 바와 같이 제1 스위치(311)가 턴-온될 때의 양단 전압을 감지하고, 그리고 감지된 전압 강하를 이용하여 전류의 양이 계산된다. 따라서, 전력 손실과 면적 증가가 방지된다.
도 16에 도시된 바와 같이, 제1 전압 강하(VDR1)의 파형은 인덕터 전류(IL)가 상승할 때의 파형을 동일하게 추적한다. 따라서, 목표 타이밍(Ttar)에 제1 전압 강하(VDR1)를 검출함으로써, 부하 전류(ILOAD)에 대응하는 정보가 획득될 수 있다. 제1 전압 강하(VDR1)를 검출함으로써, 추가적인 소자 및 전력 소비 없이 부하 전류(ILOAD)의 정보가 획득된다. 전압 검출기(322)는 제1 전압 강하(VDR1)의 전압 정보(VI)를 로직(323)에 전달할 수 있다.
로직(323)은 전압 정보(VI)로부터 부하 전류(ILOAD)를 계산할 수 있다. 예를 들어, 제1 스위치(311)가 턴-온 될 때에, 전류는 전원 노드로부터 제1 스위치(311) 및 제1 충전 소자(315)를 통해 부하(Load)로 전달된다. 제1 스위치(311) 및 제1 충전 소자(315)의 저항 성분은 제1 스위치(311)에 의해 주로 발생한다. 따라서, 로직(323)은 제1 전압 강하(VDR1)를 가리키는 전압 정보(VI)를 제1 스위치(311)의 저항값으로 나눔으로서, 부하 전류(ILOAD)의 값을 획득할 수 있다.
예를 들어, 로직(323)은 제1 스위치(311)의 저항값의 정보를 저장할 수 있다. 로직(323)은 온도에 따라 변화하는 제1 스위치(311)의 저항값의 정보를 저장할 수 있다. 로직(323)은 장치(300)의 내부 또는 외부에 배치된 온도 센서로부터 온도 정보를 획득하고, 온도 정보에 따라 제1 스위치(311)의 저항값을 선택할 수 있다.
예시적으로, 도 14 내지 도 16에서, 전압 변환기(310)는 펄스 폭 변조 신호 생성기(318) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(310)의 펄스 폭 변조 신호 생성기(318)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(313), 제2 스위치 제어기(314), 그리고 타이밍 검출기(321)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 17은 본 발명의 제2 실시 예에 따른 장치(400)를 보여준다. 도 17을 참조하면, 장치(400)는 전압 변환기(410) 및 전류 검출기(420)를 포함할 수 있다. 전압 변환기(410)는 제1 스위치(411), 제2 스위치(412), 제1 스위치 제어기(413), 제2 스위치 제어기(414), 제1 충전 소자(415), 제2 충전 소자(416), 피드백 제어기(417), 그리고 펄스 폭 변조 신호 생성기(418)를 포함한다.
전압 변환기(410)는 도 14를 참조하여 설명된 전압 변환기(310)와 동일하게 구성되고 동일하게 동작한다. 따라서, 전압 변환기(410)에 대한 중복되는 설명은 생략된다.
전류 검출기(420)는 타이밍 검출기(421), 전압 검출기(422), 그리고 로직(423)을 포함한다. 전압 검출기(422)가 제1 스위치(411)가 아닌 제2 스위치(412)의 제2 전압 강하(VDR2)를 검출하는 것을 제외하면, 전류 검출기(420)는 도 14를 참조하여 설명된 전류 검출기(320)와 실질적으로 동일하게(또는 유사하게) 구성되고 동일하게 동작할 수 있다.
도 18은 펄스 폭 변조 신호(PWM), 제2 전압 강하(VDR2), 검출 전압(Vdet), 그리고 인덕터 전류(IL)가 변화하는 예들을 보여준다. 도 17 및 도 18을 참조하면, 제2 스위치(412)는 펄스 폭 변조 신호(PWM)가 하이 레벨일 때에 턴-온 된다. 따라서, 제2 스위치(412)와 연관되어, 펄스 폭 변조 신호(PWM)의 듀티가 참조될 수 있다.
펄스 폭 변조 신호(PWM)가 하이 레벨일 때, 제2 스위치(412)가 턴-온 된다. 제2 스위치(412)가 턴-온 되면, 인덕터 전류(IL)가 증가한다. 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 지난 때에, 인덕터 전류(IL)는 평균 전류(Iavg), 예를 들어 부하 전류(ILOAD)에 해당하는 전류량을 갖는다. 따라서, 타이밍 검출기(421)는 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때를 목표 타이밍(Ttar)으로 갖도록 구현될 수 있다.
검출 전압(Vdet)이 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때를 알리면, 전압 검출기(422)는 제2 전압 강하(VDR2)를 검출할 수 있다. 도 18에 도시된 바와 같이, 제2 전압 강하(VDR2)의 파형은 인덕터 전류(IL)가 하강할 때의 파형을 동일하게 추적한다. 따라서, 목표 타이밍(Ttar)에 제2 전압 강하(VDR2)를 검출함으로써, 부하 전류(ILOAD)에 대응하는 정보가 획득될 수 있다. 전압 검출기(422)는 제2 전압 강하(VDR2)의 전압 정보(VI)를 로직(323)에 전달할 수 있다.
로직(423)은 전압 정보(VI)로부터 부하 전류(ILOAD)를 계산할 수 있다. 예를 들어, 제2 스위치(412)가 턴-온 된 때에, 전류는 접지 노드로부터 제2 스위치(412) 및 제1 충전 소자(415)를 통해 부하(Load)로 전달된다. 제2 스위치(412) 및 제1 충전 소자(415)의 저항 성분은 제2 스위치(412)에 의해 주로 발생한다. 따라서, 로직(423)은 제2 전압 강하(VDR2)를 가리키는 전압 정보(VI)를 제2 스위치(412)의 저항값으로 나눔으로서, 부하 전류(ILOAD)의 값을 획득할 수 있다.
예를 들어, 로직(423)은 제2 스위치(412)의 저항값의 정보를 저장할 수 있다. 로직(423)은 온도에 따라 변화하는 제2 스위치(412)의 저항값의 정보를 저장할 수 있다. 로직(423)은 장치(400)의 내부 또는 외부에 배치된 온도 센서로부터 온도 정보를 획득하고, 온도 정보에 따라 제2 스위치(412)의 저항값을 선택할 수 있다.
예시적으로, 도 17 및 도 18에서, 전압 변환기(410)는 펄스 폭 변조 신호 생성기(418) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(410)의 펄스 폭 변조 신호 생성기(418)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(413), 제2 스위치 제어기(414), 그리고 타이밍 검출기(421)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 19는 본 발명의 제3 실시 예에 따른 장치(500)를 보여준다. 도 19를 참조하면, 장치(500)는 전압 변환기(510) 및 전류 검출기(520)를 포함할 수 있다. 전압 변환기(510)는 제1 스위치(511), 제2 스위치(512), 제1 스위치 제어기(513), 제2 스위치 제어기(514), 제1 충전 소자(515), 제2 충전 소자(516), 피드백 제어기(517), 그리고 펄스 폭 변조 신호 생성기(518)를 포함한다.
전압 변환기(510)는 도 14 또는 도 17을 참조하여 설명된 전압 변환기(310 또는 410)와 동일하게 구성되고 동일하게 동작한다. 따라서, 전압 변환기(510)에 대한 중복되는 설명은 생략된다.
전류 검출기(520)는 타이밍 검출기(521), 전압 검출기(522), 그리고 로직(523)을 포함한다. 도 14 및 도 16을 참조하여 설명된 바와 같이, 타이밍 검출기(521)는 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)(도 20 참조)의 듀티에서 절반이 경과한 때에 제1 검출 전압(Vdet1)을 하이 레벨로 천이할 수 있다.
도 1 및 도 18을 참조하여 설명된 바와 같이, 타이밍 검출기(521)는 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)(도 20 참조)의 듀티에서 절반이 경과한 때에 제2 검출 전압(Vdet2)을 하이 레벨로 천이할 수 있다.
예를 들어, 타이밍 검출기(521)는 반전 신호(PWMb)로부터 제1 검출 전압(Vdet1)를 생성하도록 구성되는 제1 블록 및 펄스 폭 변조 신호(PWM)로부터 제2 검출 전압(Vdet2)를 생성하도록 구성되는 제2 블록을 포함할 수 있다. 제1 블록 및 제2 블록의 각각은 도 12를 참조하여 설명된 구성을 포함할 수 있다. 제1 블록 및 제2 블록은 도 3을 참조하여 설명된 제어기(200)를 공유할 수 있다.
도 14 및 도 16을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제1 검출 전압(Vdet1)에 응답하여 제1 스위치(511)로부터 제1 전압 강하(VDR1)를 검출할 수 있다. 제1 전압 강하(VDR1)의 제1 전압 정보(VI1)는 로직(523)으로 전달될 수 있다.
도 17 및 도 18을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제2 검출 전압(Vdet2)에 응답하여 제2 스위치(512)로부터 제2 전압 강하(VDR2)를 검출할 수 있다. 제2 전압 강하(VDR2)의 제2 전압 정보(VI2)는 로직(523)으로 전달될 수 있다.
도 14 및 도 16을 참조하여 설명된 바와 같이, 로직(523)은 제1 스위치(511)의 저항값 및 제1 전압 정보(VI1)를 이용하여 부하 전류(ILOAD)(도 20 참조)를 계산할 수 있다. 도 17 및 도 18을 참조하여 설명된 바와 같이, 로직(523)은 제2 스위치(512)의 저항값 및 제2 전압 정보(VI2)를 이용하여 부하 전류(ILOAD)를 계산할 수 있다.
도 20은 펄스 폭 변조 신호(PWM), 제1 전압 강하(VDR1), 제2 전압 강하(VDR2), 검출 전압(Vdet), 그리고 인덕터 전류(IL)가 변화하는 예들을 보여준다. 도 19 및 도 20을 참조하면, 타이밍 검출기(521)는, 도 16을 참조하여 설명된 것과 같이, 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티에서 절반이 경과한 때에 제1 검출 전압(Vdet1)을 하이 레벨로 천이할 수 있다.
또한, 타이밍 검출기(521)는, 도 18을 참조하여 설명된 것과 같이, 펄스 폭 변조 신호(PWM)의 듀티에서 절반이 경과한 때에 제2 검출 전압(Vdet2)을 하이 레벨로 천이할 수 있다.
도 16을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제1 검출 전압(Vdet1)에 응답하여 제1 전압 강하(VDR1)를 검출할 수 있다. 도 18을 참조하여 설명된 바와 같이, 전압 검출기(522)는 제2 검출 전압(Vdet2)에 응답하여 제2 전압 강하(VDR2)를 검출할 수 있다. 전압 검출기(522)는 검출된 제1 전압 강하(VDR1) 및 제2 전압 강하(VDR2)를 전압 정보(VI)로서 로직(523)에 전달할 수 있다.
도 16을 참조하여 설명된 바와 같이, 로직(523)은 제1 전압 강하(VDR1)에 대응하는 제1 전압 정보(VI1) 및 제1 스위치(511)의 저항값으로부터 부하 전류(ILOAD)를 계산할 수 있다. 도 18을 참조하여 설명된 바와 같이, 로직(523)은 제2 전압 강하(VDR2)에 대응하는 제2 전압 정보(VI2) 및 제2 스위치(512)의 저항값으로부터 부하 전류(ILOAD)를 계산할 수 있다.
예시적으로, 도 19 및 도 20에서, 전압 변환기(510)는 펄스 폭 변조 신호 생성기(518) 및 펄스 폭 변조 신호(PWM)를 이용하는 것으로 설명되었다. 그러나 전압 변환기(510)의 펄스 폭 변조 신호 생성기(518)는 펄스 주파수 변조 신호(PFM) 생성기로 대체되거나 펄스 주파수 변조 신호(PFM) 생성기와 함께 구비되어 선택적으로 동작할 수 있다. 제1 스위치 제어기(513), 제2 스위치 제어기(514), 그리고 타이밍 검출기(521)는 펄스 폭 변조 신호 또는 펄스 주파수 변조 신호에 응답하여 동작할 수 있다.
도 21은 본 발명의 실시 예에 따른 장치(300, 400 또는 500)의 동작 방법을 보여주는 순서도이다. 도 14, 도 17, 도 19 및 도 21을 참조하면, S210 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 타이밍 검출기(321, 421 또는 521)는 펄스 폭 변조 신호(PWM)(또는 반전 신호(PWMb))의 절반 듀티 타이밍을 검출할 수 있다.
S220 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 전압 검출기(322, 422 또는 522)는 절반 듀티 타이밍에, 전압 변환기(310, 410 또는 510)의 적어도 하나의 스위치((311 또는 312), (411 또는 412) 또는 (511 또는 512))의 전압 강하(VDR1 또는 VDR2)를 검출할 수 있다.
S230 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)의 로직(323, 423 또는 523)은 검출된 전압 강하(VDR1 또는 VDR2)에 기반하여 부하 전류를 계산할 수 있다.
도 22는 본 발명의 실시 예에 따른 장치(300, 400 또는 500)의 동작 방법의 다른 예를 보여주는 순서도이다. 도 14, 도 17, 도 19 및 도 22를 참조하면, S310 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 펄스 폭 변조 신호(PWM)의 듀티 비를 검출할 수 있다.
S320 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 듀티 비가 제1 문턱(TH1)보다 큰 지 판단할 수 있다. 듀티 비가 제1 문턱(TH1)보다 클 때, S330 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제2 전압 강하(VDR2)를 이용하여 전류 검출을 수행할 수 있다.
듀티 비가 제1 문턱(TH1) 이하이면, S340 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 듀티 비가 제2 문턱(TH2)보다 작은지 판단할 수 있다. 제2 문턱(TH2)은 제1 문턱(TH1)보다 작을 수 있다. 듀티 비가 제2 문턱(TH2)보다 작을 때, S350 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제1 전압 강하(VDR1)를 이용하여 전류 검출을 수행할 수 있다.
듀티 비가 제2 문턱(TH2) 이상이면, S360 단계에서, 장치(300, 400 또는 500)의 전류 검출기(320, 420 또는 520)는 제1 전압 강하(VDR1) 및 제2 전압 강하(VDR2)의 적어도 하나 또는 모두를 이용하여 전류 검출을 수행할 수 있다.
펄스 폭 변조 신호(PWM)의 듀티 비가 제1 문턱(TH1)보다 클 때, 제2 전압 강하(VDR2)를 이용하여 펄스 폭 변조 신호(PWM)의 듀티로부터 검출 전압(Vdet)을 생성하는 것이 더 안정적이고 용이할 수 있다. 펄스 폭 변조 신호(PWM)의 듀티 비가 제2 문턱(TH2)보다 작을 때, 제1 전압 강하(VDR1)를 이용하여 펄스 폭 변조 신호(PWM)의 반전 신호(PWMb)의 듀티로부터 검출 전압(Vdet)을 생성하는 것이 더 안정적이고 용이할 수 있다.
도 23은 본 발명의 제5 실시 예에 따른 장치(600)를 보여준다. 예를 들어, 장치(600)는 전력 관리 장치 또는 전력 관리 집적 회로(PMIC)일 수 있다. 도 23을 참조하면, 장치(600)는 전압 변환기(610) 및 전류 검출기(620)를 포함할 수 있다.
전압 변환기(610)는 직류-직류(DC-DC) 변환기일 수 있다. 또한, 전압 변환기(610)는 입력 전압(VIN)보다 높은 출력 전압(VOUT)을 생성하는 부스트 컨버터(Boost converter)일 수 있다. 전압 변환기(610)는 제1 스위치(611), 제2 스위치(612), 제1 스위치 제어기(613), 제2 스위치 제어기(614), 제1 충전 소자(615), 제2 충전 소자(616), 피드백 제어기(617), 그리고 펄스 폭 변조 신호 생성기(618)를 포함한다.
제1 스위치(611)는 출력 전압(VOUT)이 공급되는 출력 노드(OUT) 및 스위치 노드(SW) 사이에 연결된다. 제1 스위치(611)는 제1 스위치 제어기(613)로부터 출력되는 제1 제어 신호(PDRV)에 응답하여 동작할 수 있다. 제1 스위치(611)는 PMOS 트랜지스터일 수 있다.
제2 스위치(612)는 스위치 노드(SW)와 접지 노드 사이에 연결된다. 제2 스위치(612)는 제2 스위치 제어기(614)로부터 출력되는 제2 제어 신호(NDRV)에 응답하여 동작할 수 있다. 제2 스위치(612)는 NMOS 트랜지스터일 수 있다.
제1 스위치 제어기(613) 및 제2 스위치 제어기(614)는 도 14 내지 도 22를 참조하여 설명된 바와 같이 펄스 폭 변조 신호(PWM)에 응답하여 제1 제어 신호(PDRV) 및 제2 제어 신호(NDRV)를 각각 출력할 수 있다.
제1 충전 소자(615)는 입력 전압(VIN)이 공급되는 입력 노드와 스위치 노드(SW) 사이에 연결된다. 제1 충전 소자(615)는 인덕터일 수 있다. 제2 충전 소자(616)는 출력 노드(OUT) 및 접지 노드 사이에 연결된다. 제2 충전 소자(616)는 커패시터일 수 있다.
도 14 내지 도 23을 참조하여 설명된 바와 같이, 피드백 제어기(617)는 출력 전압(VOUT)이 목표 레벨로 유지되도록 제어 신호(CS)를 통해 펄스 폭 변조 신호 생성기(618)를 제어할 수 있다.
전류 검출기(620)는 타이밍 검출기(621), 전압 검출기(622), 그리고 로직(623)을 포함할 수 있다. 전류 검출기(620)는 도 19 및 도 20을 참조하여 설명된 것과 동일하게 구성되고 동일하게 동작할 수 있다. 전류 검출기(620)는 전압 변환기(610)의 부하 전류를 계산할 수 있다.
예시적으로, 도 14 내지 도 16을 참조하여 설명된 바와 같이, 장치(600)의 전압 검출기(622)는 제1 스위치(611)로부터 제1 전압 강하(VDR1)를 검출하여 이용할 수 있다. 도 17 및 도 18을 참조하여 설명된 바와 같이, 장치(600)의 전압 검출기(622)는 제2 스위치(612)로부터 제2 전압 강하(VDR2)를 검출하여 이용할 수 있다.
상술된 내용은 본 발명을 실시하기 위한 구체적인 실시 예들이다. 본 발명은 상술된 실시 예들뿐만 아니라, 단순하게 설계 변경되거나 용이하게 변경할 수 있는 실시 예들 또한 포함할 것이다. 또한, 본 발명은 실시 예들을 이용하여 용이하게 변형하여 실시할 수 있는 기술들도 포함될 것이다. 따라서, 본 발명의 범위는 상술된 실시 예들에 국한되어 정해져서는 안되며 후술하는 특허청구범위뿐만 아니라 이 발명의 특허청구범위와 균등한 것들에 의해 정해져야 할 것이다.
100: 듀티 타이밍 검출기
110: 톱니파 전압 생성기
120: 샘플 블록
130: 홀드 블록
140: 전압 분배기
150: 비교기
160: 제어기

Claims (20)

  1. 하이 레벨과 로우 레벨의 사이를 반복적으로 천이하는 토글 신호에 동기되어 톱니파 전압을 출력하도록 구성되는 톱니파 전압 생성기;
    상기 토글 신호에 동기되어 상기 톱니파 전압의 레벨을 획득하고 상기 획득한 레벨을 제1 샘플 전압으로 출력하도록 구성되는 샘플 블록;
    상기 토글 신호에 동기되어 상기 제1 샘플 전압을 저장하고, 상기 저장된 제1 샘플 전압을 제2 샘플 전압으로 출력하도록 구성되는 홀드 블록;
    상기 제2 샘플 전압을 분배하여 분배 전압을 출력하도록 구성되는 전압 분배기; 그리고
    상기 톱니파 전압과 상기 분배 전압을 비교하여 상기 토글 신호의 각 듀티에서 목표 타이밍을 검출하도록 구성되는 비교기를 포함하는 듀티 타이밍 검출기.
  2. 제1항에 있어서,
    상기 목표 타이밍은 상기 전압 분배기의 분배 비율에 따라 정해지는 듀티 타이밍 검출기.
  3. 제1항에 있어서,
    상기 비교기는 상기 토글 신호의 듀티들을 상기 전압 분배기의 분배 비율에 따라 분주한 듀티들을 갖는 신호를 출력하는 듀티 타이밍 검출기.
  4. 제1항에 있어서,
    상기 톱니파 전압 생성기에 상기 토글 신호에 동기된 제1 신호를 제공하고, 상기 샘플 블록에 상기 토글 신호에 동기된 제2 신호를 제공하고, 그리고 상기 홀드 블록에 상기 토글 신호에 동기된 제3 신호를 제공하도록 구성되는 제어기를 더 포함하는 듀티 타이밍 검출기.
  5. 제4항에 있어서,
    상기 제어기는:
    상기 토글 신호를 수신하는 제1 인버터;
    제1 지연기;
    제2 지연기;
    상기 제1 인버터의 출력 및 상기 제2 지연기의 출력을 수신하고 상기 제1 지연기의 입력으로 출력을 제공하는 제1 부정 논리합 블록;
    상기 토글 신호 및 상기 제1 지연기의 출력을 수신하고 상기 제2 지연기의 입력으로 출력을 제공하는 제2 부정 논리합 블록;
    상기 제1 부정 논리합 블록의 상기 출력을 수신하는 제2 인버터;
    상기 제2 인버터의 출력을 지연하는 제3 지연기;
    상기 제1 부정 논리합 블록의 상기 출력을 지연하는 제4 지연기;
    상기 제4 지연기의 출력을 수신하는 제3 인버터;
    상기 제3 지연기의 출력 및 상기 제3 인버터의 출력을 수신하는 논리곱 블록을 포함하고,
    상기 논리곱 블록의 출력은 상기 제1 신호이고, 상기 제1 부정 논리합 블록의 상기 출력은 상기 제2 신호이고, 상기 제2 부정 논리합 블록의 상기 출력은 상기 제3 신호인 듀티 타이밍 검출기.
  6. 제4항에 있어서,
    상기 토글 신호가 상기 로우 레벨로부터 상기 하이 레벨로 천이할 때, 상기 제어기는 상기 제3 신호를 하이 레벨로부터 로우 레벨로 천이하고, 이후에 상기 제2 신호를 로우 레벨로부터 하이 레벨로 천이하고, 그리고 이후에 상기 제1 신호를 하이 레벨로부터 로우 레벨로 천이하도록 구성되고,
    상기 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이할 때, 상기 제어기는 상기 제2 신호를 하이 레벨로부터 로우 레벨로 천이하고, 이후에 상기 제3 신호를 로우 레벨로부터 하이 레벨로 천이하고, 그리고 이후에 상기 제1 신호를 로우 레벨로부터 하이 레벨로 천이하도록 구성되는 듀티 타이밍 검출기.
  7. 제1항에 있어서,
    상기 톱니파 전압 생성기는:
    전원 전압이 공급되는 전원 노드에 연결된 전류 소스;
    상기 전류 소스와 접지 전압이 공급되는 접지 노드의 사이에 연결되는 커패시터; 그리고
    상기 전류 소스와 상기 접지 노드의 사이에 상기 커패시터와 병렬 연결되는 트랜지스터를 포함하고,
    상기 트랜지스터는 상기 토글 신호가 상기 로우 레벨로부터 상기 하이 레벨로 천이하고 제1 시간이 경과한 후에 턴-오프 되고, 그리고 상기 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이하고 제2 시간이 경과한 후에 턴-온 되고,
    상기 전류 소스와 상기 커패시터 사이의 전압은 상기 톱니파 전압으로 출력되는 듀티 타이밍 검출기.
  8. 제1항에 있어서,
    상기 샘플 블록은 상기 톱니파 전압이 전달되는 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결되는 트랜지스터 및 커패시터를 포함하고,
    상기 트랜지스터는 상기 토글 신호가 상기 로우 레벨로부터 상기 하이 레벨로 천이함에 따라 턴-온 되고, 그리고 상기 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이함에 따라 턴-오프 되고,
    상기 트랜지스터와 상기 커패시터 사이의 전압은 상기 제1 샘플 전압으로 출력되는 듀티 타이밍 검출기.
  9. 제1항에 있어서,
    상기 제1 샘플 전압은 상기 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이할 때까지 상기 톱니파 전압을 추적하고, 이후에 추적된 레벨을 유지하는 듀티 타이밍 검출기.
  10. 제1항에 있어서,
    상기 홀드 블록은 상기 제1 샘플 전압이 전달되는 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결되는 트랜지스터 및 커패시터를 포함하고,
    상기 트랜지스터는 상기 토글 신호가 상기 하이 레벨로부터 상기 로우 레벨로 천이함에 따라 턴-온 되고, 그리고 상기 토글 신호가 상기 로우 레벨로부터 상기 하이 레벨로 천이함에 따라 턴-오프 되고,
    상기 트랜지스터와 상기 커패시터 사이의 전압은 상기 제2 샘플 전압으로 출력되는 듀티 타이밍 검출기.
  11. 제1항에 있어서,
    상기 홀드 블록은 상기 토글 신호가 천이함에 따라 상기 제1 샘플 전압의 누적 평균 전압을 상기 제2 샘플 전압으로 출력하도록 구성되는 듀티 타이밍 검출기.
  12. 하이 레벨과 로우 레벨 사이를 반복적으로 천이하는 토글 신호를 이용하여 제1 전압을 제2 전압으로 변환하고, 그리고 상기 제2 전압을 부하로 출력하도록 구성되는 전압 변환기; 그리고
    상기 전압 변환기로부터 상기 부하로 전달되는 부하 전류를 검출하도록 구성되는 전류 검출기를 포함하고,
    상기 전류 검출기는:
    상기 토글 신호의 각 듀티에서 절반이 지나간 타이밍에 검출 전압을 활성화하도록 구성되는 듀티 타이밍 검출기;
    상기 검출 전압에 응답하여 상기 전압 변환기의 내부 전압 강하를 검출하도록 구성되는 전압 강하 검출기; 그리고
    상기 전압 강하 검출기에 의해 검출된 상기 내부 전압 강하에 대해 계산을 수행하여 상기 부하 전류를 획득하도록 구성되는 로직을 포함하는 장치.
  13. 제12항에 있어서,
    상기 듀티 타이밍 검출기는:
    상기 토글 신호에 동기되어 톱니파 전압을 출력하도록 구성되는 톱니파 전압 생성기;
    상기 토글 신호에 동기되어 상기 톱니파 전압의 레벨을 획득하고 상기 획득한 레벨을 제1 샘플 전압으로 출력하도록 구성되는 샘플 블록;
    상기 토글 신호에 동기되어 상기 제1 샘플 전압을 저장하고, 상기 저장된 제1 샘플 전압을 제2 샘플 전압으로 출력하도록 구성되는 홀드 블록;
    상기 제2 샘플 전압을 분배하여 분배 전압을 출력하도록 구성되는 전압 분배기; 그리고
    상기 톱니파 전압과 상기 분배 전압을 비교하여 상기 토글 신호의 각 듀티에서 상기 절반이 지나간 상기 타이밍에 상기 검출 전압을 활성화하도록 구성되는 비교기를 포함하는 장치.
  14. 제12항에 있어서,
    상기 전압 변환기는 상기 제1 전압이 입력되는 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결되는 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 노드와 상기 제2 전압이 출력되는 출력 노드의 사이에 연결되는 인덕터; 그리고
    상기 출력 노드와 상기 접지 노드의 사이에 연결되는 커패시터를 포함하고,
    상기 제1 트랜지스터는 상기 토글 신호가 상기 로우 레벨일 때에 턴-온 되고, 상기 제2 트랜지스터는 상기 토글 신호가 상기 하이 레벨일 때에 턴-온 되는 장치.
  15. 제14항에 있어서,
    상기 전압 강하 검출기는 상기 절반이 지나간 상기 타이밍에 상기 제1 트랜지스터 또는 상기 제2 트랜지스터에서 상기 내부 전압 강하를 검출하도록 구성되는 장치.
  16. 제15항에 있어서,
    상기 로직은 상기 제1 트랜지스터 또는 상기 제2 트랜지스터의 저항 성분을 상기 내부 전압 강하에 반영하여 상기 부하 전류를 계산하도록 구성되는 장치.
  17. 제15항에 있어서,
    상기 토글 신호의 듀티 비가 제1 문턱보다 클 때 상기 로직은 상기 제2 트랜지스터에서 상기 내부 전압 강하를 검출하고, 상기 토글 신호의 듀티 비가 제2 문턱보다 작을 때 상기 로직은 상기 제1 트랜지스터에서 상기 내부 전압 강하를 검출하도록 구성되는 장치.
  18. 제12항에 있어서,
    상기 전압 변환기는 상기 제2 전압이 출력되는 출력 노드와 접지 전압이 공급되는 접지 노드의 사이에 직렬 연결된 제1 트랜지스터 및 제2 트랜지스터;
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 사이의 노드와 상기 제1 전압이 입력되는 입력 노드의 사이에 연결되는 인덕터, 그리고
    상기 출력 노드와 상기 접지 노드의 사이에 연결되는 커패시터를 포함하고,
    상기 제1 트랜지스터는 상기 토글 신호가 상기 로우 레벨일 때에 턴-온 되고, 상기 제2 트랜지스터는 상기 토글 신호가 상기 하이 레벨일 때에 턴-온 되는 장치.
  19. 하이 레벨과 로우 레벨의 사이를 반복적으로 천이하는 토글 신호를 수신하는 장치의 동작 방법에 있어서:
    상기 토글 신호에 동기되어 톱니파 전압을 생성하는 단계;
    상기 토글 신호에 동기되어 상기 톱니파 전압의 레벨을 획득하는 단계;
    상기 톱니파 전압의 상기 레벨을 분배하여 분배 전압을 획득하는 단계; 그리고
    상기 분배 전압과 상기 톱니파 전압을 비교하여 상기 토글 신호의 각 듀티에서 목표 타이밍을 검출하는 단계를 포함하는 동작 방법.
  20. 제19항에 있어서,
    상기 목표 타이밍이 제1 전압을 제2 전압으로 변환하는 전압 변환기의 내부 전압 강하를 검출하는 단계; 그리고
    상기 내부 전압 강하에 대해 계산을 수행하여 상기 전압 변환기가 출력하는 부하 전류를 계산하는 단계를 더 포함하는 동작 방법.
KR1020180129928A 2018-10-29 2018-10-29 토글 신호의 듀티 타이밍을 검출하는 듀티 타이밍 검출기, 듀티 타이밍 검출기를 포함하는 장치, 그리고 토글 신호를 수신하는 장치의 동작 방법 KR102611341B1 (ko)

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