KR102611127B1 - 3차원 메모리 디바이스들 및 그 제조 방법들 - Google Patents

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Abstract

3D 메모리 디바이스의 게이트 구조를 형성하는 방법이 제공된다. 이 방법은 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계를 포함한다. 어레이 웨이퍼를 형성하는 공정은 주변 영역에서 제1 기판 상에 에칭 정지 층을 형성하는 단계, 계단 및 어레이 영역에서 제1 기판 상에 어레이 디바이스를 형성하는 단계, 및 주변 영역에 그리고 에칭 정지 층과 접촉하여 적어도 하나의 제1 수직 관통 접점을 형성하는 단계를 포함한다. 방법은 CMOS 웨이퍼를 형성하는 단계, 및 어레이 웨이퍼와 CMOS 웨이퍼를 본딩하는 단계를 더 포함한다. 방법은 제1 기판 및 에칭 정지 층을 관통하고 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 형성하는 단계를 더 포함한다.

Description

3차원 메모리 디바이스들 및 그 제조 방법들
본 개시내용의 실시예들은 3차원(3D) 메모리 디바이스들 및 그 제조 방법들에 관한 것이다.
평면 메모리 셀들은 공정 기술, 회로 설계들, 프로그래밍 알고리즘들 및 제조 공정들을 개선함으로써 더 작은 크기들로 스케일링된다. 그러나, 메모리 셀들의 피처 크기들이 하한에 접근함에 따라, 평면 공정들 및 제조 기법들은 어려워지고 비용이 많이 든다. 결과적으로, 평면 메모리 셀들에 대한 메모리 밀도는 상한에 접근하고 있다.
3D 메모리 아키텍처는 평면 메모리 셀들에서의 밀도 상한을 해결할 수 있다. 3D 메모리 아키텍처는 메모리 어레이 및 메모리 어레이로/로부터의 신호들을 제어하기 위한 주변 디바이스들을 포함한다.
3D 메모리 디바이스들의 게이트 구조를 형성하기 위한 방법 및 그 제조 방법들의 실시예들이 본 명세서에 개시된다.
3차원(3D) NAND 메모리 디바이스를 형성하기 위한 방법이 개시되며, 이 방법은, 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계를 포함하고, 이 단계는, 주변 영역에서 제1 기판 상에 에칭 정지 층을 형성하는 단계, 계단 및 어레이 영역에서 제1 기판 상에 어레이 디바이스를 형성하는 단계, 및 주변 영역에 그리고 에칭 정지 층과 접촉하여 적어도 하나의 제1 수직 관통 접점을 형성하는 단계를 포함한다. 방법은 CMOS 웨이퍼를 형성하는 단계; 어레이 웨이퍼와 CMOS 웨이퍼를 본딩하는 단계; 제1 기판 및 에칭 정지 층을 관통하고 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 주변 영역에서 제1 기판에 어레이 웰 구조를 형성하는 단계; 및 주변 영역에 그리고 어레이 웰 구조와 접촉하여 적어도 하나의 제2 수직 관통 접점을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 어레이 웰 구조를 형성하는 단계는, 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 디바이스를 형성하는 단계는, 제1 기판 상에 교번하는 전도체/유전체 스택을 형성하는 단계; 상기 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들을 형성하는 단계; 및 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상에 계단 구조를 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 에칭 정지 층, 어레이 웰 구조, 및 어레이 디바이스를 덮는 절연 층을 형성하는 단계; 및 계단 및 어레이 영역에 그리고 계단 구조의 워드 라인과 접촉하여 적어도 하나의 워드 라인 접점을 형성하는 단계를 더 포함한다. 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제2 수직 관통 접점, 및 적어도 하나의 워드 라인 접점은 동일한 접점 형성 공정에 의해 절연 층에 동시에 형성된다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 절연 층 상에 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층을 형성하는 단계; 및 적어도 하나의 제1 접점 층 상에 어레이 결합 층을 형성하는 단계를 더 포함한다.
일부 실시예들에서, CMOS 웨이퍼를 형성하는 단계는, 제2 기판 상에 주변 회로 층을 형성하는 단계; 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층을 형성하는 단계; 및 적어도 하나의 제2 접점 층 상에 CMOS 결합 층을 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 웨이퍼를 CMOS 웨이퍼에 본딩하는 단계는, CMOS 웨이퍼를 향해 아래로 향하도록 어레이 웨이퍼를 뒤집는 단계; 및 적어도 하나의 제1 수직 관통 접점이 적어도 하나의 제1 상호접속 접점 및 적어도 하나의 제2 상호접속 접점을 통해 주변 회로 층에 전기적으로 연결되도록, 어레이 웨이퍼의 어레이 결합 층을 CMOS 웨이퍼의 CMOS 결합 층에 본딩하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 관통 기판 접점을 형성하는 단계는, 제1 기판을 관통하는 적어도 하나의 관통 기판 개구를 형성하는 단계; 및 제1 기판을 덮고 적어도 하나의 관통 기판 개구를 채우는 격리 층을 형성하는 단계; 격리 층, 적어도 하나의 관통 기판 개구, 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 관통 접점의 적어도 일부를 노출시키는 적어도 하나의 수직 관통 개구를 형성하는 단계; 및 적어도 하나의 관통 기판 접점이 적어도 하나의 제1 수직 접점과 접촉하도록, 적어도 하나의 수직 관통 개구에 적어도 하나의 관통 기판 접점을 형성하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 관통 기판 개구를 형성하는 단계는, 깊은 플라즈마 에칭을 사용하여 제1 기판에 적어도 하나의 관통 기판 개구를 형성하는 단계를 포함하고; 깊은 플라즈마 에칭 동안의 플라즈마의 고에너지 스트림은 에칭 정지 층 및 어레이 웰 구조에 의해 차단된다.
일부 실시예들에서, 적어도 하나의 관통 기판 접점을 형성하는 단계는, 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 형성하는 단계; 적어도 하나의 어레이 패드를 노출시키기 위해 적어도 하나의 패드 개구를 형성하는 단계를 더 포함한다.
개시된 3차원(3D) 메모리 디바이스는 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 포함할 수 있고, 어레이 웨이퍼는, 제1 기판, 주변 영역에서 제1 기판 상의 에칭 정지 층, 계단 및 어레이 영역에서 제1 기판 상의 어레이 디바이스, 주변 영역에서 적어도 하나의 제1 수직 관통 접점; 및 제1 기판 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 포함한다. 3D 메모리 디바이스는, 적어도 하나의 제1 수직 관통 접점을 통해 적어도 하나의 관통 기판 접점에 전기적으로 연결된 주변 회로 층을 포함하는, 어레이 웨이퍼 상에 본딩된 CMOS 웨이퍼를 더 포함할 수 있다.
일부 실시예들에서, 어레이 웨이퍼는, 주변 영역에서 제1 기판에 있는 어레이 웰 구조; 어레이 웰 구조와 접촉하는 적어도 하나의 제2 수직 관통 접점을 더 포함한다.
일부 실시예들에서, 어레이 웰 구조는, 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 포함한다.
일부 실시예들에서, 어레이 디바이스는, 제1 기판 상의 교번하는 전도체/유전체 스택; 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들; 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상의 계단 구조를 포함한다.
일부 실시예들에서, 어레이 웨이퍼는, 에칭 정지 층, 어레이 웰 구조, 및 어레이 디바이스를 덮는 절연 층; 상기 계단 및 어레이 영역에 있고 상기 계단 구조의 워드 라인과 접촉하는 적어도 하나의 워드 라인 접점을 더 포함하고; 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제2 수직 관통 접점, 및 적어도 하나의 워드 라인 접점은 절연 층을 관통한다.
일부 실시예들에서, 어레이 웨이퍼는, 절연 층을 덮는 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층; 및 적어도 하나의 제1 접점 층과 CMOS 웨이퍼 사이의 어레이 결합 층을 더 포함한다.
일부 실시예들에서, CMOS 웨이퍼는, 제2 기판 상의 주변 회로 층; 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층; 및 적어도 하나의 제2 접점 층과 어레이 결합 층 사이의 CMOS 결합 층을 포함한다.
일부 실시예들에서, 어레이 웨이퍼는, 제1 기판을 덮는 격리 층을 더 포함하고; 적어도 하나의 관통 기판 접점은 격리 층 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 접점과 접촉한다.
일부 실시예들에서, 어레이 웨이퍼는, 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 더 포함하고; 적어도 하나의 어레이 패드는 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제1 상호접속 접점, 및 적어도 하나의 제2 상호접속 접점을 통해 CMOS 웨이퍼의 주변 회로 층에 전기적으로 연결된다.
본 기술분야의 통상의 기술자들은 본 개시내용의 설명, 청구항들, 및 도면들을 고려하여 본 개시내용의 다른 양태들을 이해할 수 있다.
본 명세서에 포함되고 본 명세서의 일부를 형성하는 첨부 도면들은 본 개시내용의 실시예들을 예시하고, 추가로 설명과 함께, 본 개시내용의 원리들을 설명하고 관련 기술분야의 통상의 기술자가 본 개시내용을 제조하고 사용할 수 있게 하는 역할을 한다.
도 1a 내지 도 1e는 본 개시내용의 일부 실시예들에 따른, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도들을 예시하고; 및
도 2 내지 도 9는 본 개시내용의 일부 실시예들에 따른 도 1에 도시된 방법의 특정 제조 스테이지들에서의 예시적인 3D 메모리 디바이스의 개략적인 단면도들을 예시한다.
본 개시내용의 실시예들은 첨부 도면들을 참조하여 설명될 것이다.
특정 구성들 및 배열들이 논의되지만, 이는 단지 예시의 목적으로 이루어진다는 것을 이해해야 한다. 관련 기술분야의 통상의 기술자는 본 개시내용의 사상 및 범위를 벗어나지 않고 다른 구성들 및 배열들이 사용될 수 있다는 것을 인식할 것이다. 관련 기술분야의 통상의 기술자는 본 개시내용이 또한 다양한 다른 응용들에서 채용될 수 있다는 것을 명백히 알 수 있을 것이다.
본 명세서에서 "하나의 실시예", "실시예", "예시적인 실시예", "일부 실시예들" 등에 대한 언급들은 설명되는 실시예가 특정 특징, 구조 또는 특성을 포함할 수 있지만, 모든 실시예가 반드시 특정 특징, 구조 또는 특성을 포함할 필요는 없다는 것을 나타낸다는 점에 유의한다. 또한, 이러한 문구들이 반드시 동일한 실시예를 지칭하는 것은 아니다. 또한, 특정 특징, 구조 또는 특성이 일 실시예와 관련하여 설명될 때, 명시적으로 설명되어 있든 그렇지 않든 간에 관련 기술분야의 통상의 기술자의 지식 범위 내에서 다른 실시예들과 관련하여 이러한 특징, 구조 또는 특성을 적용할 수 있을 것이다.
일반적으로, 용어는 적어도 부분적으로 맥락에 따른 용법으로부터 이해될 수 있다. 예를 들어, 본 명세서에서 사용되는 바와 같은 "하나 이상"이라는 용어는 적어도 부분적으로 상황에 따라 단수의 의미의 임의의 특징, 구조 또는 특성을 설명하는 데 사용될 수 있거나, 복수의 의미의 특징들, 구조들 또는 특성들의 조합들을 설명하는 데 사용될 수 있다. 유사하게, 관사("a", "an" 또는 "the") 같은 용어는, 역시, 적어도 부분적으로 맥락에 따라, 단수 용법을 전달하거나 복수 용법을 전달하는 것으로 이해될 수 있다.
본 개시내용에서 "상에(on)", "위에(above)", 및 "위쪽에(over)"의 의미는 "상에(on)"가 무언가의 "바로 위에(directly on)"를 의미할 뿐만 아니라, 그 사이에 중간 특징 또는 층을 갖고 무언가의 "상에(on)" 있는 것의 의미를 포함하도록 가장 넓은 방식으로 해석되어야 하고, "위에(above)" 또는 "위쪽에(over)"는 무언가의 "위에(above)" 또는 "위쪽에(over)"의 의미를 의미할 뿐만 아니라, 사이에 중간 특징 또는 층이 없이(즉, 무언가의 바로 위의) 무언가의 "위에(above)" 또는 "위쪽에(over)" 있다는 의미를 또한 포함할 수 있다는 점을 당연히 이해하여야 한다.
또한, "아래에(beneath)", "아래쪽에(below)", "하부(lower)", "위에(above)", "상부(upper)" 등과 같은 공간적으로 상대적인 용어들이 도면들에 예시된 바와 같은 다른 요소(들) 또는 특징(들)에 대한 하나의 요소 또는 특징의 관계를 설명하기 위해 설명의 용이함을 위해 본 명세서에서 사용될 수 있다. 공간적으로 상대적인 용어들은 도면들에 도시된 배향에 더하여 사용 또는 동작에서의 디바이스의 상이한 배향들을 포함하도록 의도된다. 장치는 (90도 회전되거나 다른 배향들로) 달리 배향될 수 있고, 본 명세서에서 사용되는 공간적으로 상대적인 기술어들은 마찬가지로 그에 따라 해석될 수 있다.
본 명세서에서 사용될 때, 용어 "기판"은 후속 재료 층들이 그 위에 추가되는 재료를 지칭한다. 기판 자체는 패터닝될 수 있다. 기판의 상단에 추가된 재료들은 패터닝될 수 있거나 패터닝되지 않은 채로 유지될 수 있다. 또한, 기판은 실리콘, 게르마늄, 갈륨 비소, 인듐 인화물 등과 같은 광범위한 반도체 재료를 포함할 수 있다. 대안적으로, 기판은 유리, 플라스틱, 또는 사파이어 웨이퍼와 같은 전기 비전도성 재료로 제조될 수 있다.
본 명세서에서 사용되는 바와 같이, "층"이라는 용어는 두께를 갖는 영역을 포함하는 재료 부분을 지칭한다. 층은 하위 또는 상위 구조의 전체에 걸쳐 연장될 수 있거나, 하위 또는 상위 구조의 범위보다 작은 범위를 가질 수 있다. 또한, 층은 연속 구조의 두께보다 작은 두께를 갖는 균질 또는 비균질 연속 구조의 영역일 수 있다. 예를 들어, 층은, 연속 구조의 상단 표면과 하단 표면 사이의 또는 상단 표면과 하단 표면에 있는 임의의 쌍의 수평 평면들 사이에 위치할 수 있다. 층은 수평으로, 수직으로, 및/또는 테이퍼링된 표면을 따라 연장될 수 있다. 기판은 층일 수 있고, 그 안에 하나 이상의 층을 포함할 수 있고, 및/또는 그 상에, 그 위에 및/또는 그 아래에 하나 이상의 층을 가질 수 있다. 층은 다수의 층을 포함할 수 있다. 예를 들어, 상호접속 층은 하나 이상의 전도체 및 접점 층들(접점들, 상호접속 라인들, 및/또는 비아들이 형성됨) 및 하나 이상의 유전체 층들을 포함할 수 있다.
본 명세서에서 사용되는 바와 같이, "공칭/공칭적으로"라는 용어는, 원하는 값을 초과하는 값 및/또는 그 미만의 값의 범위와 함께, 제품 또는 공정의 설계 단계 동안 설정된, 컴포넌트 또는 공정 동작에 대한 특성 또는 파라미터의 원하는 값 또는 목표 값을 지칭한다. 이러한 값들의 범위는 제조 공정들 또는 허용오차들에서의 약간의 변동들로 인한 것일 수 있다. 본 명세서에서 사용될 때, 용어 "약"은 대상 반도체 디바이스와 연관된 특정 기술 노드에 기초하여 변할 수 있는 주어진 양의 값을 나타낸다. 특정 기술 노드에 기초하여, 용어 "약"은 예를 들어, 값의 10-30%(예를 들어, 값의 ±10%, ±20%, 또는 ±30%) 내에서 변화하는 주어진 양의 값을 표시할 수 있다.
본 명세서에서 사용되는 바와 같이, "3D 메모리 디바이스"라는 용어는 메모리 스트링들이 기판에 관해 수직 방향으로 연장되도록 측방향으로 배향된 기판 상에 수직으로 배향된 메모리 셀 트랜지스터들의 스트링들(즉, 본 명세서에서 "메모리 스트링들", 예컨대, NAND 스트링들로서의 영역)을 갖는 반도체 디바이스를 지칭한다. 본 명세서에서 사용되는 바와 같이, "수직/수직으로"라는 용어는 기판의 측방향 표면에 공칭적으로 수직인 것을 의미한다.
반도체 기술이 진보함에 따라, 3차원(3D) 메모리 디바이스들, 예컨대 3D NAND 메모리 디바이스들은 더 많은 산화물/질화물(ON) 층들을 스케일링하는 것을 유지한다. 일반적으로, 3D 메모리 디바이스를 형성하기 위한 일부 종래의 방법들에서, 상보형 금속-산화물-반도체 웨이퍼(이하, "CMOS 웨이퍼")는 3D 메모리 디바이스의 프레임워크를 형성하기 위해 메모리 셀 어레이 웨이퍼(이하, "어레이 웨이퍼")와 본딩된다. (예를 들어, 전력 버스 및 금속 라우팅을 위해) 적층된 메모리 셀 어레이 디바이스들과 주변 디바이스들 사이에 수직 전기적 상호접속부들을 제공하기 위한 상호접속 구조들을 형성하기 위해, 증가된 수의 ON 층들로 인해 큰 두께를 갖는 전체 실리콘 층을 관통하도록 관통 실리콘 접점(through silicon contact)(TSC) 에칭 공정이 수행된다. 에칭 홀은 상당한 종횡비를 갖기 때문에, TSC를 형성하기 위해 플라즈마 에칭 공정을 수행하는 데 다량의 에너지가 요구된다. 또한, TSC 에칭 공정은 CMOS 웨이퍼와 메모리 셀 어레이 웨이퍼를 본딩한 후에 수행되기 때문에, TSC 에칭 공정 동안의 플라즈마는 다수의 층을 통과하여 COMS 디바이스들을 손상시킬 수 있고, 따라서 CMOS 디바이스들의 신뢰성에 영향을 미친다.
따라서, 그러한 문제들을 해결하기 위해 새로운 3D 메모리 디바이스 및 그 제조 방법이 제공된다. 3D 메모리 디바이스는 비-모놀리식 3D 메모리 디바이스의 일부일 수 있고, 여기서 컴포넌트들(예를 들어, CMOS 디바이스들 및 메모리 셀 어레이 디바이스)은 상이한 웨이퍼들 상에 별개로 형성된 다음 대면 방식으로 본딩된다. 일부 실시예들에서, 도 1 내지 도 9와 관련하여 아래에 설명되는 바와 같이, 어레이 디바이스 기판은 하이브리드 본딩을 위해 뒤집혀서 CMOS 기판을 향해 아래로 향하며, 따라서 본딩된 비모놀리식 3D 메모리 디바이스에서, 어레이 웨이퍼는 CMOS 웨이퍼 위에 있다. 일부 다른 실시예들에서, 어레이 웨이퍼는 본딩된 비모놀리식 3D 메모리 디바이스의 기판으로서 남아 있고, CMOS 웨이퍼는 하이브리드 본딩을 위해 뒤집혀서 어레이 웨이퍼를 향해 아래로 향한다는 것이 이해된다.
도 1a 내지 도 1e를 참조하면, 3D 메모리 디바이스를 형성하기 위한 예시적인 방법의 흐름도들이 본 개시내용의 일부 실시예들에 따라 예시된다. 도 1a 내지 도 1e에 도시된 동작들 및/또는 단계들은 전체를 설명하는 것이 아니며, 예시된 동작들 중 임의의 동작 이전에, 이후에, 또는 이들 사이에서 다른 동작들도 역시 수행될 수 있다는 것을 이해해야 한다. 도 2 내지 도 9는 본 개시내용의 일부 실시예들에 따른 도 1a 내지 도 1e에 도시된 방법의 특정 제조 스테이지들에서의 예시적인 3D 메모리 디바이스의 개략적인 단면도들을 예시한다.
도 1a에 도시된 바와 같이, 방법은 동작(S100)에서 시작하고, 여기서 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼가 형성된다. 주변 영역에 에칭 정지 층 및 어레이 웰 구조가 형성될 수 있고, 어레이 디바이스는 계단 및 어레이 영역에 형성될 수 있다.
도 1b 및 도 2를 참조하면, 동작(S100)은 제1 기판(101)을 형성하고, 주변 영역(110)에 에칭 정지 층(112) 및 어레이 웰 구조(114)를 형성하는 단계(S102)를 포함할 수 있다. 일부 실시예들에서, 제1 기판(101)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적절한 반도체 재료를 포함할 수 있다. 일부 실시예들에서, 베이스 기판(540)은, 연삭, 습식/건식 에칭, 화학 기계적 연마(chemical mechanical polishing)(CMP), 또는 이들의 임의의 조합에 의해 박형화되는, 박형화된 기판(예를 들어, 반도체 층)이다. 일부 실시예들에서, 제1 기판(101)은 단일 층 기판 또는 다중 층 기판, 예를 들어, 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다중 층 기판 등일 수 있다.
제1 기판(101)은 측방향에서 측방향으로 연장하는 2개의 측방향 표면들(예를 들어, 상단 표면 및 하단 표면)을 포함할 수 있다. 본 명세서에서 사용되는 바와 같이, 반도체 디바이스의 하나의 컴포넌트(예를 들어, 층 또는 디바이스)가 다른 컴포넌트(예를 들어, 층 또는 디바이스) "상에", "위에", 또는 "아래에" 있는 지의 여부는, 기판이 수직 방향으로 반도체 디바이스의 최저 평면에 위치될 때 수직 방향으로 반도체 디바이스의 기판(예를 들어, 제1 기판(101))에 대해 결정된다. 공간적 관계를 설명하기 위한 동일한 개념이 본 개시내용 전체에 걸쳐 적용된다.
일부 실시예에 따르면, 도 2에 도시된 바와 같이, 제1 기판(101)은 주변 영역(110)과 계단 및 어레이 영역(120)을 포함할 수 있고, 양자 모두는 측방향으로 연장된다. 에칭 정지 층(112) 및 어레이 웰 구조(114)는 제1 기판(101)의 주변 영역(110)에 형성될 수 있다.
에칭 정지 층(112)은 낮은 에칭 속도를 갖는 임의의 적절한 유전체 재료를 함유하는 유전체 층일 수 있다. 에칭 정지 층(112)은 후속 공정들에서 제어 가능한 깊이에서 에칭 공정의 종료를 효과적으로 허용할 수 있고, 따라서 에칭 정지 층(112) 위에 놓인 다른 층(들)의 에칭 동안 하위 반도체 재료 또는 금속화 층에 대한 손상을 방지할 수 있다. 일부 실시예들에서, 에칭 정지 층(112)은, 실리콘 질화물(Si3N4) 층, 알루미늄 질화물(AlN) 층, 티타늄 알루미늄 질화물(TiAlN) 층 등과 같은 질화물 층이다. 에칭 정지 층(112)은 주변 영역(110)에서 제1 기판(101)의 상단 표면의 제1 부분을 덮을 수 있고, 임의의 적절한 박막 퇴적 공정에 의해 형성되며 임의의 적절한 패터닝 공정이 뒤따를 수 있다. 예를 들어, 박막 퇴적 공정은 화학 기상 증착(Chemical Vapor Deposition)(CVD), 물리 기상 증착(Physical Vapor Deposition)(PVD), 원자층 증착(Atomic Layer Deposition)(ALD), 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지 않는다. 패터닝 공정은, 에칭 정지 층(112)의 나머지 부분이 제1 기판(101)의 상단 표면의 설계된 제1 부분을 덮을 수 있도록, 에칭 공정을 안내하기 위해 포토리소그래피 및 임의의 적절한 마스크의 공정을 사용할 수 있다.
어레이 웰 구조(114)는 n-웰 영역(116) 및 p-웰 영역(118)을 포함할 수 있고, 따라서 PN 접합을 형성한다. n-웰 영역(116) 및 p-웰 영역(118)은 임의의 적절한 도핑 공정들에 의해 형성될 수 있다. 어레이 웰 구조(114)는 제1 기판(101)의 주변 영역(110)의 상단 표면의 제2 부분을 덮을 수 있고, 에칭 정지 층(112)과 오버랩하지 않는다.
도 1b 및 도 3을 참조하면, 동작(S100)은 계단 및 어레이 영역(120)에 어레이 디바이스(220)를 형성하는 단계(S104)를 더 포함할 수 있다. 일부 실시예들에서, 어레이 디바이스(220)는 메모리 셀들이 제1 기판(101) 위에 수직으로 연장되는 NAND 스트링들(230)의 어레이의 형태로 제공되는 NAND 플래시 메모리 디바이스일 수 있다. 어레이 디바이스(220)는 복수의 전도체 층(212) 및 유전체 층(214) 쌍들을 통해 연장되는 복수의 NAND 스트링들(230)을 포함할 수 있다. 복수의 전도체/유전체 층 쌍들은 본 명세서에서 "교번하는 전도체/유전체 스택"(210)이라고도 지칭된다. 교번하는 전도체/유전체 스택(210)에서의 전도체/유전체 층 쌍들의 수(예를 들어, 32, 64, 또는 96)는 어레이 디바이스(220)에서의 메모리 셀들의 수를 설정할 수 있다. 교번하는 전도체/유전체 스택(210)에서의 전도체 층들(212) 및 유전체 층들(214)은 수직 방향으로 교번한다. 즉, 교번하는 전도체/유전체 스택(210)의 상단 또는 하단에 있는 것들을 제외하고, 각각의 전도체 층(212)은 양 측면 상에서 2개의 유전체 층들(214)에 의해 인접될 수 있고, 각각의 유전체 층(214)은 양 측면 상에서 2개의 전도체 층들(212)에 의해 인접될 수 있다. 전도체 층들(212) 각각은 동일한 두께를 갖거나 상이한 두께들을 가질 수 있다. 유사하게, 유전체 층들(214) 각각은 동일한 두께를 갖거나 상이한 두께들을 가질 수 있다. 전도체 층들(212)은 텅스텐(W), 코발트(Co), 구리(Cu), 알루미늄(Al), 다결정 실리콘(폴리실리콘), 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는 전도체 재료들을 포함할 수 있다. 유전체 층들(214)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만, 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 일부 실시예들에서, 전도체 층들(212)은 W와 같은 금속 층들을 포함하고, 유전체 층들(214)은 실리콘 산화물을 포함한다.
도 3에 도시된 바와 같이, 측방향으로 적어도 한 측면 상에서, 교번하는 전도체/유전체 스택(210)은 계단 구조(240)를 포함할 수 있다. 계단 구조(240)의 각각의 레벨은, 전도체 층(212) 및 유전체 층(214)을 각각 포함하는, 하나 이상의 전도체/유전체 층 쌍들을 포함할 수 있다. 계단 구조(240)의 각각의 레벨의 상단 층은 수직 방향에서의 상호접속을 위한 전도체 층(212)일 수 있다. 일부 실시예들에서, 계단 구조(240)의 각각의 2개의 인접한 레벨은 수직 방향에서 공칭적으로 동일한 거리만큼 및 측방향에서 공칭적으로 동일한 거리만큼 오프셋된다. 계단 구조(240)의 각각의 2개의 인접한 레벨에 대해, 제1 기판(101)에 더 가까운 제1 레벨(및 그 안의 전도체 층 및 유전체 층)은 제2 레벨(및 그 안의 전도체 층 및 유전체 층)보다 측방향으로 더 멀리 연장할 수 있음으로써, 수직 방향에서의 상호접속을 위해 제1 레벨 상에 "랜딩 영역"을 형성한다.
도 3에 도시된 바와 같이, 각각의 NAND 스트링(230)은 교번하는 전도체/유전체 스택을 통해 연장되는 채널 구조를 포함할 수 있다. 채널 구조는 (예를 들어, 반도체 채널로서의) 반도체 재료들 및 (예를 들어, 메모리 필름으로서의) 유전체 재료들로 채워진 채널 홀을 포함할 수 있다. 일부 실시예들에서, 반도체 채널은 비정질 실리콘, 폴리실리콘, 또는 단결정 실리콘과 같은 실리콘을 포함한다. 일부 실시예들에서, 메모리 필름은 터널링 층, 저장 층("전하 트랩/저장 층"이라고도 알려짐), 및 차단 층을 포함하는 복합 층이다. 각각의 NAND 스트링(230)은 원통 형상(예를 들어, 필러 형상)을 가질 수 있다. 일부 실시예들에 따르면, 반도체 채널, 터널링 층, 저장 층, 및 차단 층은 필러의 중심으로부터 외부 표면을 향하는 방향을 따라 이러한 순서로 배열된다. 터널링 층은 실리콘 산화물, 실리콘 질화물, 또는 이들의 임의의 조합을 포함할 수 있다. 저장 층은 실리콘 질화물, 실리콘 산질화물, 실리콘, 또는 이들의 임의의 조합을 포함할 수 있다. 차단 층은 실리콘 산화물, 실리콘 질화물, 높은 유전 상수(하이-k) 유전체들, 또는 이들의 임의의 조합을 포함할 수 있다.
일부 실시예들에서, NAND 스트링들(230)은 NAND 스트링들(230)에 대한 복수의 제어 게이트들(각각이 워드 라인의 일부임)을 포함한다. 교번하는 전도체/유전체 스택(210)에서의 전도체 층(212)은 NAND 스트링(230)의 메모리 셀들을 위한 제어 게이트로서 기능할 수 있다. 전도체 층(212)은 다수의 NAND 스트링들(230)을 위한 다수의 제어 게이트들을 포함할 수 있고, 계단 구조(240)에서 종료되는 워드 라인으로서 측방향으로 연장될 수 있다.
도 1b 및 도 4에 도시된 바와 같이, 동작(S100)은 절연 층(250)에 복수의 수직 관통 접점(310)을 형성하는 단계(S106)를 더 포함할 수 있다. 도 3에 도시된 바와 같은 일부 실시예들에서, 절연 층(250)을 형성하기 위해 퇴적 공정이 수행될 수 있어, 절연 층(250)이 에칭 정지 층(112), 어레이 웰 구조(114), 및 어레이 디바이스(220)를 덮을 수 있다. CMP 공정은 절연 층(250)의 상단 표면을 평탄화하기 위해 수행될 수 있다. 도 4에 도시된 바와 같이, 복수의 수직 관통 접점(310)은 절연 층(250)에 형성될 수 있고, 에칭 정지 층(112)과 접촉하는 적어도 하나의 제1 수직 접점(312), 어레이 웰 구조(114)와 접촉하는 적어도 하나의 제2 수직 접점(314), 및 계단 구조(240)의 워드 라인들과 접촉하는 다수의 워드 라인 접점(316)을 포함할 수 있다. 각각의 수직 관통 접점(310)은, W, Co, Cu, Al, 실리사이드, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도체 재료로 채워진 개구(예를 들어, 비아 홀 또는 트렌치)를 포함할 수 있다. 복수의 수직 관통 접점(310)의 일부 또는 전부는 이하에서 상세히 설명되는 바와 같이 단일 접점 형성 공정에서 동시에 형성될 수 있다.
일부 실시예들에서, 각각의 수직 관통 접점(310)의 단부(예를 들어, 상부 단부)는, 예를 들어, 수직 관통 접점들(310)이 형성되는 절연 층(250)의 상단 표면 상에서 서로 동일 평면 상에 있다. 각각의 수직 관통 접점(310)의 또 다른 단부(예를 들어, 하부 단부)는 각각의 어레이 웨이퍼 구조와 접촉할 수 있다. 예를 들어, 제1 수직 접점(312)의 하부 단부는 에칭 정지 층(112)과 접촉할 수 있고, 제2 수직 접점(314)의 하부 단부는 어레이 웰 구조(114)와 접촉할 수 있으며, 각각의 워드 라인 접점들(334)의 하부 단부는 계단 구조(240)의 하나의 레벨에서 대응하는 전도체 층(206)(워드 라인)과 접촉할 수 있다.
복수의 수직 관통 접점(310)을 형성하기 위한 접점 형성 공정은, 다수의 공정, 예를 들어, 포토리소그래피, 에칭, 박막 퇴적, 및 CMP를 포함할 수 있다는 것이 이해된다. 예를 들어, 수직 관통 접점들(310)은 수직 개구들을 (예를 들어, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 깊게 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합을 사용하여 전도체 재료들로 개구들을 채움으로써 절연 층(250)을 통해 형성될 수 있다. 수직 관통 접점들(310)을 채우기 위해 사용되는 전도체 재료들은 W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지는 않는다. 일부 실시예들에서, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구들을 채우기 위해 다른 전도체 재료들이 또한 사용된다.
일부 실시예들에서, 제1 수직 접점들(312), 제2 수직 접점들(314), 및 워드 라인 접점들(316)을 포함하는 복수의 수직 관통 접점(310)은 동일한 접점 형성 공정에서 동시에 형성될 수 있다. 일부 실시예들에서, 접점 형성 공정에서의 각각의 공정은, 제1 수직 접점(312), 제2 수직 접점(314), 및 워드 라인 접점(316) 모두에 대해 한 번만 수행될 필요가 있다. 예를 들어, 제1 수직 접점(312), 제2 수직 접점(314), 및 워드 라인 접점(316)의 모든 개구에 대한 마스크를 패터닝하기 위해 단일 리소그래피 공정이 수행될 수 있다; 제1 수직 접점들(312), 제2 수직 접점들(314), 및 워드 라인 접점들(316)의 모든 개구들을 에칭하기 위해 단일 에칭 공정이 수행될 수 있다; 제1 수직 접점들(312), 제2 수직 접점들(314), 및 워드 라인 접점들(316)의 모든 개구를 동일한 전도체 재료로 채우기 위해 단일 퇴적 공정이 수행될 수 있다.
도 1b 및 도 4에 도시된 바와 같이, 동작(S100)은 복수의 상호접속 접점(323)을 포함하는 적어도 하나의 접점 층(320)을 형성하는 단계(S108)를 더 포함할 수 있다. 접점 층(320)은 유전체 층(325) 및 상호접속 접점들(323)을 포함할 수 있고, 절연 층(250) 위에 형성될 수 있다. 각각의 상호접속 접점(323)의 상부 단부는 유전체 층(325)의 상단 표면에서 서로 동일 평면 상에 있을 수 있고, 각각의 상호접속 접점(323)의 하부 단부는 유전체 층(325)의 하단 표면에서 서로 동일 평면 상에 있을 수 있으며, 대응하는 수직 관통 접점(310), 예를 들어, 제1 수직 접점(312), 제2 수직 접점(314), 또는 워드 라인 접점(316)의 상부 단부와 접촉할 수 있다.
유전체 층(325)은, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다. 유전체 층(325)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 상호접속 접점들(323)은 수직 개구들을 (예를 들어, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합을 사용하여 전도체 재료들로 개구들을 채움으로써 유전체 층(325)을 통해 형성될 수 있다. 상호접속 접점들(323)을 채우는 데 사용되는 전도체 재료들은 W, Co, Cu, Al, 폴리실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구들을 채우기 위해 다른 전도체 재료들이 사용된다.
일부 실시예들에서, 적어도 하나의 접점 층(320)은 다수의 층들을 포함할 수 있고, 각각의 상호접속 접점(323)은 다수의 층들에 형성된 다수의 서브-접점들을 포함할 수 있다. 예를 들어, 도 4에 도시된 바와 같이, 다수의 서브-접점들은 하나 이상의 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있으며, 다수의 접점 형성 공정들에서 형성될 수 있다. 예를 들어, 다수의 서브-접점들을 형성하기 위한 제조 공정은, 유전체 층(325)에 하나 이상의 전도성 층들 및 하나 이상의 접점 층을 형성하는 단계를 포함할 수 있다. 전도성 층들 및 전도체 접점 층들은 임의의 적절한 공지된 BEOL(back-end-of-line) 방법들에 의해 형성될 수 있다. 일부 실시예들에서, 접점 층(320)의 모든 상호접속 접점들(323)은 동일한 접점 형성 공정들에서 동시에 형성될 수 있다.
도 1b 및 도 4에 도시된 바와 같이, 동작(S100)은 적어도 하나의 접점 층(320) 상에 어레이 결합 층(330)을 형성하는 단계(S110)를 더 포함할 수 있다. 어레이 결합 층(330)은 유전체 층(336)에 임베딩된 하나 이상의 결합 구조(338)를 포함하는 BEOL(back-end-of-line) 상호접속 층일 수 있다. 결합 구조들(338)은 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있지만 이들로 제한되지 않는다. 유전체 층(336)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 결합 구조들(338)의 하나 이상의 부분들은 어레이 웨이퍼(100) 상의 어레이 결합 층(330)의 상단 표면 상에 노출될 수 있다.
일부 실시예들에서, 어레이 결합 층(330)을 형성하기 위한 제조 공정들은 유전체 층(336)을 형성하고, 이어서 복수의 결합 구조들(338)을 형성하는 단계를 포함한다. 결합 구조들(338) 중 하나 이상은 각각 상호접속 접점들(323)과 접촉할 수 있다. 유전체 층(336)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들의 하나 이상의 층들을 포함할 수 있다. 결합 구조들(338)은 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있지만 이들로 제한되지 않는다.
일부 실시예들에서, 결합 구조들(338)을 형성하기 위한 제조 공정들은 유전체 층(336)에 개구들을 형성하고, 이어서 개구들을 전도성 재료들로 채우는 단계를 포함한다. 유전체 층(336)에서의 개구들은 ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합에 의해 전도성 재료들로 채워질 수 있다. 일부 실시예들에서, 결합 구조들(338)을 형성하기 위한 제조 공정들은 유전체 층에 하나 이상의 전도성 층 및 하나 이상의 접점 층을 형성하는 단계를 더 포함한다. 전도성 층들 및 전도체 접점 층들은 임의의 적절한 공지된 BEOL 방법들에 의해 형성될 수 있다.
도 1을 다시 참조하면, 방법은 CMOS 웨이퍼가 형성될 수 있는 동작(S200)으로 처리된다. 도 5에 도시된 바와 같이, CMOS 웨이퍼(400)는, 제2 기판(401), 제2 기판(401) 상의 주변 회로 층(410), CMOS 디바이스 층(410) 상의 적어도 하나의 접점 층(420), 및 적어도 하나의 접점 층(320) 상의 CMOS 결합 층(430)을 포함할 수 있다.
도 1c 및 도 5에 도시된 바와 같이, 동작(S200)은 제2 기판(401)을 형성하고, 제2 기판(401) 상에 주변 회로 층(410)을 형성하는 단계(S202)를 포함할 수 있다. 일부 실시예들에서, 제2 기판(401)은 실리콘(예를 들어, 단결정 실리콘, 다결정 실리콘), 실리콘 게르마늄(SiGe), 갈륨 비소(GaAs), 게르마늄(Ge), 실리콘 온 절연체(SOI), 게르마늄 온 절연체(GOI), 또는 이들의 임의의 적절한 조합을 포함할 수 있는 임의의 적절한 반도체 재료를 포함할 수 있다. 제2 기판(510)은 단일 층 기판 또는 다중 층 기판, 예를 들어, 단결정 단일 층 기판, 다결정 실리콘(폴리실리콘) 단일 층 기판, 폴리실리콘 및 금속 다중 층 기판 등일 수 있다. 일부 실시예들에서, 제2 기판(401)은, 연삭, 습식/건식 에칭, 화학 기계적 연마(CMP), 또는 이들의 임의의 조합에 의해 박형화되는, 박형화된 기판(예를 들어, 반도체 층)이다.
제2 기판(401) 상에 형성된 주변 회로 층(410)은 3D 메모리 디바이스의 동작을 용이하게 하기 위해 사용되는 임의의 적절한 디지털, 아날로그, 및/또는 혼합 신호 주변 회로들을 포함하는 하나 이상의 주변 회로를 포함할 수 있다. 예를 들어, 하나 이상의 주변 회로는 페이지 버퍼, 디코더(예를 들어, 행 디코더 및 열 디코더), 래치, 감지 증폭기, 드라이버, 전하 펌프, 전류 또는 전압 기준, 또는 회로들의 임의의 능동 또는 수동 컴포넌트들(예를 들어, 트랜지스터들, 다이오드들, 저항기들, 또는 커패시터들) 중 하나 이상을 포함할 수 있다. 도 5에 도시된 바와 같은 일부 실시예들에서, 하나 이상의 주변 회로는 상보형 금속-산화물-반도체(complementary metal-oxide-semiconductor)(CMOS) 기술을 사용하여 형성된 다수의 CMOS 디바이스(412)를 포함할 수 있다.
도 1c 및 도 5에 도시된 바와 같이, 동작(S200)은 복수의 상호접속 접점(423)을 포함하는 적어도 하나의 접점 층(420)을 형성하는 단계(S204)를 더 포함할 수 있다. 접점 층(420)은 유전체 층(425) 및 상호접속 접점들(423)을 포함할 수 있고, 주변 회로 층(410) 위에 형성될 수 있다. 유전체 층(425)은, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합과 같은 하나 이상의 박막 퇴적 공정에 의해 형성될 수 있다. 유전체 층(425)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 상호접속 접점들(423)은 수직 개구들을 (예를 들어, 습식 에칭 및/또는 건식 에칭에 의해) 먼저 에칭하고, 이어서 ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합을 사용하여 전도체 재료들로 개구들을 채움으로써 유전체 층(425)을 통해 형성될 수 있다. 상호접속 접점들(423)을 채우는 데 사용되는 전도체 재료들은 W, Co, Cu, Al, 폴리실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구들을 채우기 위해 다른 전도체 재료들이 사용된다.
일부 실시예들에서, 적어도 하나의 접점 층(420)은 다수의 층들을 포함할 수 있고, 각각의 상호접속 접점(423)은 다수의 층들에 형성된 다수의 서브-접점들을 포함할 수 있다. 예를 들어, 도 5에 도시된 바와 같이, 다수의 서브-접점들은 하나 이상의 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있으며, 다수의 접점 형성 공정들에서 형성될 수 있다. 예를 들어, 다수의 서브-접점들을 형성하기 위한 제조 공정은, 유전체 층(425)에 하나 이상의 전도성 층들 및 하나 이상의 접점 층을 형성하는 단계를 포함할 수 있다. 전도성 층들 및 전도체 접점 층들은 임의의 적절한 공지된 FEOL(front-end-of-line) 방법들에 의해 형성될 수 있다. 일부 실시예들에서, 접점 층(420)의 모든 상호접속 접점들(423)은 동일한 접점 형성 공정들에서 동시에 형성될 수 있다.
도 1c 및 도 5에 도시된 바와 같이, 동작(S200)은 적어도 하나의 접점 층(420) 상에 CMOS 결합 층(430)을 형성하는 단계(S206)를 더 포함할 수 있다. CMOS 결합 층(330)은 유전체 층(436)에 임베딩된 하나 이상의 결합 구조(438)를 포함하는 FEOL(front-end-of-line) 상호접속 층일 수 있다. 결합 구조들(438)은 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있지만 이들로 제한되지 않는다. 유전체 층(436)은, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다. 결합 구조들(438)의 하나 이상의 부분들은 CMOS 웨이퍼(400) 상의 CMOS 결합 층(430)의 상단 표면 상에 노출될 수 있다.
일부 실시예들에서, CMOS 결합 층(430)을 형성하기 위한 제조 공정들은 유전체 층(436)을 형성하고, 이어서 복수의 결합 구조들(438)을 형성하는 단계를 포함한다. 결합 구조들(438) 중 하나 이상은 각각 상호접속 접점들(423)과 접촉할 수 있다. 유전체 층(436)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 임의의 조합과 같은 유전체 재료들의 하나 이상의 층들을 포함할 수 있다. 결합 구조들(438)은 접점들, 단일 층/다중 층 비아들, 전도성 라인들, 플러그들, 패드들, 및/또는 W, Co, Cu, Al, 도핑된 실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지는 않는 전도성 재료들에 의해 제조되는 임의의 다른 적절한 전도성 구조들을 포함할 수 있지만 이들로 제한되지 않는다.
일부 실시예들에서, 결합 구조들(438)을 형성하기 위한 제조 공정들은 유전체 층(436)에 개구들을 형성하고, 이어서 개구들을 전도성 재료들로 채우는 단계를 포함한다. 유전체 층(436)에서의 개구들은 ALD, CVD, PVD, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합에 의해 전도성 재료들로 채워질 수 있다. 일부 실시예들에서, 결합 구조들(438)을 형성하기 위한 제조 공정들은 유전체 층에 하나 이상의 전도성 층 및 하나 이상의 접점 층을 형성하는 단계를 더 포함한다. 전도성 층들 및 전도체 접점 층들은 임의의 적절한 공지된 FEOL 방법들에 의해 형성될 수 있다.
다시 도 1a를 참조하면, 이 방법은, 어레이 웨이퍼와 CMOS 웨이퍼가 본딩될 수 있는 동작(S300)으로 처리된다. 도 1d 및 도 6에 도시된 바와 같이, 동작(S300)은 하이브리드 본딩을 위해 CMOS 웨이퍼(400)를 향해 아래로 향하도록 어레이 웨이퍼(100)를 뒤집는 단계(S302), 및 어레이 웨이퍼(100)의 어레이 결합 층(330)을 CMOS 웨이퍼(400)의 CMOS 결합 층(430)에 본딩하는 단계(S304)를 포함할 수 있다.
본딩 계면은 어레이 결합 층(330)과 CMOS 결합 층(430) 사이에 있다. 따라서, 본딩 계면은 2개의 유전체 층 사이의(예를 들어, 실리콘 질화물 층과 실리콘 산화물 층 사이의) 계면 및 2개의 전도성 층 사이의(예를 들어, 2개의 금속 층 사이의) 계면 양자 모두를 포함한다. 일부 실시예들에서, 어레이 웨이퍼(100)의 하나 이상의 결합 구조(338)와 CMOS 웨이퍼(400)의 하나 이상의 결합 구조(438)는 전기적 연결을 위한 본딩 계면에서 서로 접촉될 수 있다.
일부 실시예들에서, 어레이 웨이퍼(100)와 CMOS 웨이퍼(400) 사이의 하이브리드 본딩은 임의의 적절한 본딩 공정 또는 이들의 조합을 포함할 수 있다. 예를 들어, 본딩 계면은, 본딩 계면의 양 측면 상의 유전체 층들 및/또는 전도성 층들 사이의 화학적 결합들에 의해 형성될 수 있다. 다른 예로서, 본딩 계면은 본딩 계면의 양 측면 상의 유전체 층들 및/또는 전도성 층들 사이의 물리적 상호작용(예를 들어, 상호확산)에 의해 형성될 수 있다. 일부 실시예들에서, 본딩 계면은 본딩 공정 전에 본딩 계면의 양 측면들로부터의 표면들의 플라즈마 처리 또는 열 처리 후에 형성될 수 있다.
다시 도 1a를 참조하면, 이 방법은 동작(S400)으로 처리되고, 여기서, 적어도 하나의 관통 기판 접점이 형성되어 제1 기판 및 에칭 정지 층을 관통하여 적어도 하나의 제1 수직 접점과 연결할 수 있다.
도 1e에 도시된 바와 같이, 동작(S400)은 제1 기판을 박형화하는 단계(S402)를 포함할 수 있다. 일부 실시예들에서, 제1 기판(101)은 웨이퍼 연삭, 건식 에칭, 습식 에칭, CMP, 임의의 다른 적절한 공정들, 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 공정들에 의해 박형화될 수 있다.
도 1e 및 도 7에 도시된 바와 같이, 동작(S400)은 제1 기판(101)을 관통하는 적어도 하나의 관통 기판 개구(610)를 형성하는 단계(S404)를 포함할 수 있다. 적어도 하나의 관통 기판 개구(610)는 임의의 적절한 포토리소그래피 공정에 의해 형성될 수 있다는 것이 이해된다. 예를 들어, 하드 마스크가 제1 기판(101) 상에 형성될 수 있고, 깊은 플라즈마 에칭(예를 들어, 깊은 반응성 이온 에칭 공정)이 수행되어, 전체 기판(101)을 관통하고 에칭 정지 층(112)에서 정지되는 적어도 하나의 관통 기판 개구(610)를 형성할 수 있다.
플라즈마 에칭 공정 동안, 적절한 가스 혼합물의 글로우 방전(플라즈마)의 고에너지 스트림이 샘플에 (펄스들로) 샷된다는 점에 유의한다. 플라즈마 소스("에칭 종들"이라고도 지칭됨)는 하전(이온들) 또는 중성(원자들 및 라디칼들)일 수 있다. 플라즈마 에칭 공정 동안, 플라즈마는 기판(101)과 플라즈마에 의해 발생된 반응성 종들 사이의 화학 반응들로부터 휘발성 에칭 생성물들을 발생시킨다. 플라즈마 에칭 공정 동안, 플라즈마의 고에너지 스트림은 에칭 정지 층(112) 및 어레이 웰 구조(114)에 의해 차단되고, 따라서 CMOS 웨이퍼(400)의 CMOS 디바이스들에 영향을 주기 위해 적어도 하나의 제1 수직 접점(312) 및/또는 적어도 하나의 제2 수직 접점(314)을 통과할 수 없다는 점이 또한 이해된다. 따라서, CMOS 웨이퍼(400)의 CMOS 디바이스들에 대한 잠재적인 플라즈마-유도 손상(plasma-induced damage)(PID)이 회피될 수 있다.
도 1e 및 도 8에 도시된 바와 같이, 동작(S400)은 제1 기판(101)을 덮는 격리 층(730)을 형성하고 적어도 하나의 관통 기판 개구(610)를 채우는 단계(S406)를 더 포함할 수 있다. 격리 층(730)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 임의의 조합을 포함하지만 이들로 제한되지 않는 유전체 재료들을 포함할 수 있다.
도 1e 및 도 8에 도시된 바와 같이, 동작(S400)은, 격리 층(730) 및 에칭 정지 층(112)을 관통하고 적어도 하나의 제1 수직 접점(312)과 접촉하는 적어도 하나의 관통 기판 접점(740)(일부 실시예들에서는 "관통 실리콘 접점(TSC)"이라고도 지칭됨)를 형성하는 단계(S408)를 더 포함할 수 있다. 적어도 하나의 관통 기판 접점(740)을 형성하기 위한 접촉 공정은, 다수의 공정, 예를 들어, 포토리소그래피, 에칭, 박막 퇴적, 및 CMP를 포함할 수 있다는 것이 이해된다. 일부 실시예들에서, 적어도 하나의 수직 관통 개구는 습식 에칭 및/또는 건식 에칭에 의해 대응하는 관통 기판 개구(610)를 통해 형성되어 격리 층(730) 및 에칭 정지 층(112)의 유전체 재료들을 관통할 수 있다. 이와 같이, 에칭 정지 층(112)에 랜딩되는 적어도 하나의 제1 수직 접점(312)의 단부 표면은 적어도 하나의 수직 관통 개구에 의해 노출될 수 있다. 후속 퇴적 공정은, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 사용하여 적어도 하나의 수직 관통 개구를 전도체 재료로 채움으로써 적어도 하나의 관통 기판 접점(740)을 형성할 수 있다. 적어도 하나의 관통 기판 접점(740)을 채우는데 이용되는 전도체 재료는, W, Co, Cu, Al, 폴리실리콘, 실리사이드, 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구들을 채우기 위해 다른 전도체 재료들이 또한 사용된다.
도 1e 및 도 9에 도시된 바와 같이, 동작(S400)은 적어도 하나의 관통 기판 접점(740)과 접촉하는 적어도 하나의 어레이 패드(820)를 형성하는 단계(S410)를 더 포함할 수 있다. 적어도 하나의 어레이 패드(820)를 형성하기 위한 접촉 공정은, 다수의 공정, 예를 들어, 포토리소그래피, 에칭, 박막 퇴적, 및 CMP를 포함할 수 있다는 것이 이해된다. 일부 실시예들에서, 하드 마스크 층이 격리 층(730) 상에 형성될 수 있고, 적어도 하나의 수직 관통 개구가 하드 마스크 층을 사용함으로써 습식 에칭 및/또는 건식 에칭에 의해 격리 층(730)에 형성될 수 있다. 이와 같이, 적어도 하나의 관통 기판 접점(740)의 단부 표면은 적어도 하나의 수직 관통 개구에 의해 노출될 수 있다. 후속 퇴적 공정은, ALD, CVD, PVD, 임의의 다른 적절한 공정, 또는 이들의 임의의 조합을 사용하여 적어도 하나의 수직 관통 개구를 전도체 재료로 채움으로써 적어도 하나의 어레이 패드(820)를 형성할 수 있다. 적어도 하나의 어레이 패드(820)를 채우기 위해 사용되는 전도체 재료들은 W, Co, Cu, Al, 폴리실리콘, 실리사이드들, 또는 이들의 임의의 조합을 포함할 수 있지만, 이들로 제한되지 않는다. 일부 실시예들에서, 장벽 층, 접착 층, 및/또는 시드 층으로서 기능하도록 개구들을 채우기 위해 다른 전도체 재료들이 또한 사용된다. 격리 층(730) 상에 보호 층(810)이 형성될 수 있고, 적어도 하나의 어레이 패드(820)를 노출시키기 위해 적어도 하나의 패드 개구(830)가 형성될 수 있다.
제1 기판의 주변 영역들보다는, 제1 기판의 후면 상에 적어도 하나의 어레이 패드(820)를 사용함으로써, 3D 메모리 디바이스의 주변 회로들은 3D 메모리 디바이스의 후면을 통해 외부 접속될 수 있다. 따라서, 3D 메모리 디바이스의 크기가 감소될 수 있고 3D 메모리 디바이스의 집적도가 증가될 수 있다. 또한, CMOS 디바이스들에 대한 플라즈마 유도 손상(PID)의 위험은 수직 관통 접점들을 형성하는 동안 플라즈마를 차단하기 위해 에칭 정지 층 및 어레이 웰 구조를 사용함으로써 제거될 수 있으며, 이에 의해 CMOS 디바이스를 증가시킨다.
따라서, 3D 메모리 디바이스 및 그 제조 방법이 제공된다. 일부 실시예들에서, 이 방법은 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계를 포함할 수 있고, 이 단계는, 주변 영역에서 제1 기판 상에 에칭 정지 층을 형성하는 단계, 계단 및 어레이 영역에서 제1 기판 상에 어레이 디바이스를 형성하는 단계, 및 주변 영역에 그리고 에칭 정지 층과 접촉하여 적어도 하나의 제1 수직 관통 접점을 형성하는 단계를 포함한다. 방법은 CMOS 웨이퍼를 형성하는 단계; 어레이 웨이퍼와 CMOS 웨이퍼를 본딩하는 단계; 제1 기판 및 에칭 정지 층을 관통하고 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 형성하는 단계를 더 포함할 수 있다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 주변 영역에서 제1 기판에 어레이 웰 구조를 형성하는 단계; 및 주변 영역에 그리고 어레이 웰 구조와 접촉하여 적어도 하나의 제2 수직 관통 접점을 형성하는 단계를 더 포함한다.
일부 실시예들에서, 어레이 웰 구조를 형성하는 단계는, 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 디바이스를 형성하는 단계는, 제1 기판 상에 교번하는 전도체/유전체 스택을 형성하는 단계; 상기 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들을 형성하는 단계; 및 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상에 계단 구조를 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 에칭 정지 층, 어레이 웰 구조, 및 어레이 디바이스를 덮는 절연 층을 형성하는 단계; 및 계단 및 어레이 영역에 그리고 계단 구조의 워드 라인과 접촉하여 적어도 하나의 워드 라인 접점을 형성하는 단계를 더 포함한다. 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제2 수직 관통 접점, 및 적어도 하나의 워드 라인 접점은 동일한 접점 형성 공정에 의해 절연 층에 동시에 형성된다.
일부 실시예들에서, 어레이 웨이퍼를 형성하는 단계는, 절연 층 상에 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층을 형성하는 단계; 및 적어도 하나의 제1 접점 층 상에 어레이 결합 층을 형성하는 단계를 더 포함한다.
일부 실시예들에서, CMOS 웨이퍼를 형성하는 단계는, 제2 기판 상에 주변 회로 층을 형성하는 단계; 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층을 형성하는 단계; 및 적어도 하나의 제2 접점 층 상에 CMOS 결합 층을 형성하는 단계를 포함한다.
일부 실시예들에서, 어레이 웨이퍼를 CMOS 웨이퍼에 본딩하는 단계는, CMOS 웨이퍼를 향해 아래로 향하도록 어레이 웨이퍼를 뒤집는 단계; 및 적어도 하나의 제1 수직 관통 접점이 적어도 하나의 제1 상호접속 접점 및 적어도 하나의 제2 상호접속 접점을 통해 주변 회로 층에 전기적으로 연결되도록, 어레이 웨이퍼의 어레이 결합 층을 CMOS 웨이퍼의 CMOS 결합 층에 본딩하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 관통 기판 접점을 형성하는 단계는, 제1 기판을 관통하는 적어도 하나의 관통 기판 개구를 형성하는 단계; 및 제1 기판을 덮고 적어도 하나의 관통 기판 개구를 채우는 격리 층을 형성하는 단계; 격리 층, 적어도 하나의 관통 기판 개구, 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 관통 접점의 적어도 일부를 노출시키는 적어도 하나의 수직 관통 개구를 형성하는 단계; 및 적어도 하나의 관통 기판 접점이 적어도 하나의 제1 수직 접점과 접촉하도록, 적어도 하나의 수직 관통 개구에 적어도 하나의 관통 기판 접점을 형성하는 단계를 포함한다.
일부 실시예들에서, 적어도 하나의 관통 기판 개구를 형성하는 단계는, 깊은 플라즈마 에칭을 사용하여 제1 기판에 적어도 하나의 관통 기판 개구를 형성하는 단계를 포함하고; 깊은 플라즈마 에칭 동안의 플라즈마의 고에너지 스트림은 에칭 정지 층 및 어레이 웰 구조에 의해 차단된다.
일부 실시예들에서, 적어도 하나의 관통 기판 접점을 형성하는 단계는, 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 형성하는 단계; 적어도 하나의 어레이 패드를 노출시키기 위해 적어도 하나의 패드 개구를 형성하는 단계를 더 포함한다.
개시된 3차원(3D) 메모리 디바이스는 주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 포함할 수 있고, 어레이 웨이퍼는, 제1 기판, 주변 영역에서 제1 기판 상의 에칭 정지 층, 계단 및 어레이 영역에서 제1 기판 상의 어레이 디바이스, 주변 영역에서 적어도 하나의 제1 수직 관통 접점; 및 제1 기판 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 포함한다. 3D 메모리 디바이스는, 적어도 하나의 제1 수직 관통 접점을 통해 적어도 하나의 관통 기판 접점에 전기적으로 연결된 주변 회로 층을 포함하는, 어레이 웨이퍼 상에 본딩된 CMOS 웨이퍼를 더 포함할 수 있다.
일부 실시예들에서, 어레이 웨이퍼는, 주변 영역에서 제1 기판에 있는 어레이 웰 구조; 어레이 웰 구조와 접촉하는 적어도 하나의 제2 수직 관통 접점을 더 포함한다.
일부 실시예들에서, 어레이 웰 구조는, 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 포함한다.
일부 실시예들에서, 어레이 디바이스는, 제1 기판 상의 교번하는 전도체/유전체 스택; 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들; 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상의 계단 구조를 포함한다.
일부 실시예들에서, 어레이 웨이퍼는, 에칭 정지 층, 어레이 웰 구조, 및 어레이 디바이스를 덮는 절연 층; 상기 계단 및 어레이 영역에 있고 상기 계단 구조의 워드 라인과 접촉하는 적어도 하나의 워드 라인 접점을 더 포함하고; 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제2 수직 관통 접점, 및 적어도 하나의 워드 라인 접점은 절연 층을 관통한다.
일부 실시예들에서, 어레이 웨이퍼는, 절연 층을 덮는 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층; 및 적어도 하나의 제1 접점 층과 CMOS 웨이퍼 사이의 어레이 결합 층을 더 포함한다.
일부 실시예들에서, CMOS 웨이퍼는, 제2 기판 상의 주변 회로 층; 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층; 및 적어도 하나의 제2 접점 층과 어레이 결합 층 사이의 CMOS 결합 층을 포함한다.
일부 실시예들에서, 어레이 웨이퍼는, 제1 기판을 덮는 격리 층을 더 포함하고; 적어도 하나의 관통 기판 접점은 격리 층 및 에칭 정지 층을 관통하고, 적어도 하나의 제1 수직 접점과 접촉한다.
일부 실시예들에서, 어레이 웨이퍼는, 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 더 포함하고; 적어도 하나의 어레이 패드는 적어도 하나의 제1 수직 관통 접점, 적어도 하나의 제1 상호접속 접점, 및 적어도 하나의 제2 상호접속 접점을 통해 CMOS 웨이퍼의 주변 회로 층에 전기적으로 연결된다.
본 기술분야의 통상의 기술자들은 본 개시내용의 설명, 청구항들, 및 도면들을 고려하여 본 개시내용의 다른 양태들을 이해할 수 있다.
특정 실시예들의 전술한 설명은, 다른 사람들이, 본 기술분야의 통상의 기술 범위 내의 지식을 적용함으로써, 과도한 실험 없이, 그리고 본 개시내용의 일반적인 개념으로부터 벗어나지 않고, 다양한 응용들에 대해, 그러한 특정 실시예들을 용이하게 수정 및/또는 적응시킬 수 있는 본 개시내용의 일반적인 속성을 완전히 밝힐 것이다. 따라서, 이러한 적응들 및 수정들은, 본 명세서에 제시된 교시 및 지침에 기초하여, 개시된 실시예들의 등가물들의 의미 및 범위 내에 있는 것으로 의도된다. 본 명세서에서의 어구 또는 용어는 제한이 아니라 설명의 목적을 위한 것임을 이해해야 하고, 그래서, 통상의 기술자는 본 교시 및 지침을 고려하여 본 명세서의 용어 또는 어구를 해석하여야 한다.
본 개시내용의 실시예들은 지정된 기능들 및 이들의 관계들의 구현을 예시하는 기능적 빌딩 블록들의 도움으로 전술되었다. 이러한 기능적 빌딩 블록들의 경계들은 설명의 편의를 위해 본 명세서에서 임의로 정의되었다. 지정된 기능들 및 이들의 관계들이 적절히 수행되는 한, 대안적인 경계들이 정의될 수 있다.
발명의 내용 및 요약서 섹션들은 본 개시내용의 전부가 아니라 발명자(들)이 고려하는 바와 같은 하나 이상의 예시적인 실시예들을 설명할 수 있고, 따라서, 본 개시내용 및 첨부된 청구항들을 어떠한 방식으로도 제한하기를 의도하지 않는다.
본 개시내용의 폭 및 범위는 전술된 예시적인 실시예들 중의 임의의 것에 의해 제한되어야 하는 것이 아니라, 오직 다음의 청구항들 및 이들의 등가물들에 따라 정의되어야 한다.

Claims (20)

  1. 3차원(3D) 메모리 디바이스를 형성하는 방법으로서,
    주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼를 형성하는 단계이며,
    상기 주변 영역에서 제1 기판 상에 에칭 정지 층을 형성하는 단계,
    상기 계단 및 어레이 영역에서 상기 제1 기판 상에 어레이 디바이스를 형성하는 단계, 및
    상기 주변 영역에 그리고 상기 에칭 정지 층과 접촉하여 적어도 하나의 제1 수직 관통 접점을 형성하는 단계를 포함하는, 단계;
    CMOS 웨이퍼를 형성하는 단계;
    상기 어레이 웨이퍼와 상기 CMOS 웨이퍼를 본딩하는 단계; 및
    상기 제1 기판 및 상기 에칭 정지 층을 관통하고 상기 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 형성하는 단계를 포함하는, 방법.
  2. 제1항에 있어서, 상기 어레이 웨이퍼를 형성하는 단계는,
    상기 주변 영역에서 상기 제1 기판에 어레이 웰 구조를 형성하는 단계; 및
    상기 주변 영역에 그리고 상기 어레이 웰 구조와 접촉하여 적어도 하나의 제2 수직 관통 접점을 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서, 상기 어레이 웰 구조를 형성하는 단계는,
    상기 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 형성하는 단계를 포함하는, 방법.
  4. 제2항에 있어서, 상기 어레이 디바이스를 형성하는 단계는,
    상기 제1 기판 상에 교번하는 전도체/유전체 스택을 형성하는 단계;
    상기 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들을 형성하는 단계; 및
    상기 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상에 계단 구조를 형성하는 단계를 포함하는, 방법.
  5. 제4항에 있어서, 상기 어레이 웨이퍼를 형성하는 단계는,
    상기 에칭 정지 층, 상기 어레이 웰 구조, 및 상기 어레이 디바이스를 덮는 절연 층을 형성하는 단계; 및
    상기 계단 및 어레이 영역에 그리고 상기 계단 구조의 워드 라인과 접촉하여 적어도 하나의 워드 라인 접점을 형성하는 단계를 더 포함하고,
    상기 적어도 하나의 제1 수직 관통 접점, 상기 적어도 하나의 제2 수직 관통 접점, 및 상기 적어도 하나의 워드 라인 접점은 동일한 접점 형성 공정에 의해 상기 절연 층에 동시에 형성되는, 방법.
  6. 제5항에 있어서, 상기 어레이 웨이퍼를 형성하는 단계는,
    상기 절연 층 상에 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층을 형성하는 단계; 및
    상기 적어도 하나의 제1 접점 층 상에 어레이 결합 층을 형성하는 단계를 더 포함하는, 방법.
  7. 제6항에 있어서, 상기 CMOS 웨이퍼를 형성하는 단계는,
    제2 기판 상에 주변 회로 층을 형성하는 단계;
    상기 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층을 형성하는 단계; 및
    상기 적어도 하나의 제2 접점 층 상에 CMOS 결합 층을 형성하는 단계를 포함하는, 방법.
  8. 제7항에 있어서, 상기 어레이 웨이퍼를 상기 CMOS 웨이퍼에 본딩하는 단계는,
    상기 CMOS 웨이퍼를 향해 아래로 향하도록 상기 어레이 웨이퍼를 뒤집는 단계; 및
    상기 적어도 하나의 제1 수직 관통 접점이 상기 적어도 하나의 제1 상호접속 접점 및 상기 적어도 하나의 제2 상호접속 접점을 통해 상기 주변 회로 층에 전기적으로 연결되도록, 상기 어레이 웨이퍼의 상기 어레이 결합 층을 상기 CMOS 웨이퍼의 상기 CMOS 결합 층에 본딩하는 단계를 포함하는, 방법.
  9. 제8항에 있어서, 상기 적어도 하나의 관통 기판 접점을 형성하는 단계는,
    상기 제1 기판을 관통하는 적어도 하나의 관통 기판 개구를 형성하는 단계; 및
    상기 제1 기판을 덮고 상기 적어도 하나의 관통 기판 개구를 채우는 격리 층을 형성하는 단계;
    상기 격리 층, 상기 적어도 하나의 관통 기판 개구, 및 상기 에칭 정지 층을 관통하고, 상기 적어도 하나의 제1 수직 관통 접점의 적어도 일부를 노출시키는 적어도 하나의 수직 관통 개구를 형성하는 단계; 및
    상기 적어도 하나의 관통 기판 접점이 상기 적어도 하나의 제1 수직 접점과 접촉하도록, 상기 적어도 하나의 수직 관통 개구에 상기 적어도 하나의 관통 기판 접점을 형성하는 단계를 포함하는, 방법.
  10. 제9항에 있어서, 적어도 하나의 관통 기판 개구를 형성하는 단계는,
    깊은 플라즈마 에칭을 사용하여 상기 제1 기판에 상기 적어도 하나의 관통 기판 개구를 형성하는 단계를 포함하고;
    상기 깊은 플라즈마 에칭 동안의 플라즈마의 고에너지 스트림은 상기 에칭 정지 층 및 상기 어레이 웰 구조에 의해 차단되는, 방법.
  11. 제10항에 있어서, 상기 적어도 하나의 관통 기판 접점을 형성하는 단계는,
    상기 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 형성하는 단계; 및
    상기 적어도 하나의 어레이 패드를 노출시키기 위해 적어도 하나의 패드 개구를 형성하는 단계를 더 포함하는, 방법.
  12. 3차원(3D) 메모리 디바이스로서,
    주변 영역 및 계단 및 어레이 영역을 포함하는 어레이 웨이퍼이며,
    제1 기판,
    상기 주변 영역에 있는 상기 제1 기판 상의 에칭 정지 층,
    상기 계단 및 어레이 영역에 있는 상기 제1 기판 상의 어레이 디바이스,
    상기 주변 영역에 있는 적어도 하나의 제1 수직 관통 접점; 및
    상기 제1 기판 및 상기 에칭 정지 층을 관통하고, 상기 적어도 하나의 제1 수직 관통 접점과 접촉하는 적어도 하나의 관통 기판 접점을 포함하는, 어레이 웨이퍼; 및
    상기 적어도 하나의 제1 수직 관통 접점을 통해 상기 적어도 하나의 관통 기판 접점에 전기적으로 연결된 주변 회로 층을 포함하는, 상기 어레이 웨이퍼 상에 본딩된 CMOS 웨이퍼를 포함하는, 3D 메모리 디바이스.
  13. 제12항에 있어서, 상기 어레이 웨이퍼는,
    상기 주변 영역에서 상기 제1 기판에 있는 어레이 웰 구조; 및
    상기 어레이 웰 구조와 접촉하는 적어도 하나의 제2 수직 관통 접점을 더 포함하는, 3D 메모리 디바이스.
  14. 제13항에 있어서, 상기 어레이 웰 구조는,
    상기 제1 기판에 n-웰 영역 및 p-웰 영역을 포함하는 PN 접합을 포함하는, 3D 메모리 디바이스.
  15. 제13항에 있어서, 상기 어레이 디바이스는,
    상기 제1 기판 상의 교번하는 전도체/유전체 스택;
    상기 교번하는 전도체/유전체 스택을 수직으로 관통하는 복수의 NAND 스트링들; 및
    상기 교번하는 전도체/유전체 스택의 적어도 하나의 측방향 측면 상의 계단 구조를 포함하는, 3D 메모리 디바이스.
  16. 제15항에 있어서, 상기 어레이 웨이퍼는,
    상기 에칭 정지 층, 상기 어레이 웰 구조, 및 상기 어레이 디바이스를 덮는 절연 층;
    상기 계단 및 어레이 영역에 있고 상기 계단 구조의 워드 라인과 접촉하는 적어도 하나의 워드 라인 접점을 더 포함하고;
    상기 적어도 하나의 제1 수직 관통 접점, 상기 적어도 하나의 제2 수직 관통 접점, 및 상기 적어도 하나의 워드 라인 접점은 상기 절연 층을 관통하는, 3D 메모리 디바이스.
  17. 제16항에 있어서, 상기 어레이 웨이퍼는,
    상기 절연 층을 덮는 복수의 제1 상호접속 접점들을 포함하는 적어도 하나의 제1 접점 층; 및
    상기 적어도 하나의 제1 접점 층과 상기 CMOS 웨이퍼 사이의 어레이 결합 층을 더 포함하는, 3D 메모리 디바이스.
  18. 제17항에 있어서, 상기 CMOS 웨이퍼는,
    제2 기판 상의 주변 회로 층;
    상기 주변 회로 층 상에 복수의 제2 상호접속 접점들을 포함하는 적어도 하나의 제2 접점 층; 및
    상기 적어도 하나의 제2 접점 층과 상기 어레이 결합 층 사이의 CMOS 결합 층을 포함하는, 3D 메모리 디바이스.
  19. 제18항에 있어서, 상기 어레이 웨이퍼는,
    상기 제1 기판을 덮는 격리 층을 더 포함하고;
    상기 적어도 하나의 관통 기판 접점은 상기 격리 층 및 상기 에칭 정지 층을 관통하고, 상기 적어도 하나의 제1 수직 접점과 접촉하는, 3D 메모리 디바이스.
  20. 제19항에 있어서, 상기 어레이 웨이퍼는,
    상기 적어도 하나의 관통 기판 접점과 접촉하는 적어도 하나의 어레이 패드를 더 포함하고;
    상기 적어도 하나의 어레이 패드는 상기 적어도 하나의 제1 수직 관통 접점, 상기 적어도 하나의 제1 상호접속 접점, 및 상기 적어도 하나의 제2 상호접속 접점을 통해 상기 CMOS 웨이퍼의 상기 주변 회로 층에 전기적으로 연결되는, 3D 메모리 디바이스.
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