KR102609517B1 - Memory device - Google Patents

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김광수
장재훈
손병근
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Abstract

본 발명의 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층을 갖는 게이트 구조체, 상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 제1 방향을 따라 연장되도록 상기 기판에 마련되며 불순물을 포함하는 소스 영역, 및 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 소스 영역과 연결되며, 서로 다른 물질을 포함하는 복수의 층을 갖는 공통 소스 라인을 포함한다.A memory device according to an embodiment of the present invention includes a gate structure having a plurality of gate electrode layers stacked on the upper surface of a substrate, a plurality of channel regions penetrating the gate structure and extending in a direction perpendicular to the upper surface of the substrate, A common source having a source region provided on the substrate to extend in one direction and containing impurities, and a plurality of layers including different materials and extending in a direction perpendicular to the top surface of the substrate and connected to the source region. Contains lines.

Description

메모리 장치{MEMORY DEVICE}Memory device {MEMORY DEVICE}

본 발명은 메모리 장치에 관한 것이다.
The present invention relates to memory devices.

전자 제품은 그 부피가 점점 작아지면서도 고용량의 데이터 처리를 요하고 있다. 이에 따라, 이러한 전자 제품에 사용되는 반도체 메모리 소자의 집적도를 증가시킬 필요가 있다. 반도체 메모리 소자의 집적도를 향상시키기 위한 방법들 중 하나로서, 기존의 평면 트랜지스터 구조 대신 수직 트랜지스터 구조를 가지는 메모리 장치가 제안되고 있다.
Electronic products are becoming smaller in size while requiring high-capacity data processing. Accordingly, there is a need to increase the integration degree of semiconductor memory devices used in such electronic products. As one of the methods for improving the integration of semiconductor memory devices, a memory device having a vertical transistor structure instead of the existing planar transistor structure has been proposed.

본 발명의 기술적 사상이 이루고자 하는 기술적 과제 중 하나는, 수직 구조의 메모리 장치의 제조 공정 중에 발생할 수 있는 문제를 해결하고자 하는 데에 있다.
One of the technical problems to be achieved by the technical idea of the present invention is to solve problems that may occur during the manufacturing process of a vertical memory device.

본 발명의 일 실시 형태에 따른 메모리 장치는, 기판의 상면에 적층되는 복수의 게이트 전극층을 갖는 게이트 구조체, 상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 제1 방향을 따라 연장되도록 상기 기판에 마련되며 불순물을 포함하는 소스 영역, 및 상기 기판의 상면에 수직하는 방향으로 연장되어 상기 소스 영역과 연결되며, 서로 다른 물질을 포함하는 복수의 층을 갖는 공통 소스 라인을 포함한다.
A memory device according to an embodiment of the present invention includes a gate structure having a plurality of gate electrode layers stacked on the upper surface of a substrate, a plurality of channel regions penetrating the gate structure and extending in a direction perpendicular to the upper surface of the substrate, A common source region provided on the substrate to extend along a first direction and containing impurities, and a plurality of layers extending in a direction perpendicular to the top surface of the substrate and connected to the source region and including different materials. Includes source lines.

본 발명의 일 실시 형태에 따른 메모리 장치는, 기판, 제1 방향을 따라 연장되도록 상기 기판에 마련되며, N형 불순물을 포함하는 소스 영역, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역, 상기 기판의 상면 위에 적층되며, 상기 복수의 채널 영역 중 적어도 일부에 인접하도록 배치되는 복수의 게이트 전극층, 및 상기 소스 영역 상에 마련되어 상기 제1 방향을 따라 연장되며, 상기 소스 영역의 N형 불순물 농도보다 높은 N형 불순물 농도를 갖는 폴리실리콘을 갖는 제1층 및 상기 제1층의 상면에 마련되며 금속, 금속 실리사이드, 및 금속 화합물 중 적어도 하나를 포함하는 제2층을 갖는 공통 소스 라인을 포함한다.
A memory device according to an embodiment of the present invention includes a substrate, a source region extending along a first direction, a source region including N-type impurities, and a plurality of channels extending in a direction perpendicular to the top surface of the substrate. region, a plurality of gate electrode layers stacked on the upper surface of the substrate and disposed adjacent to at least a portion of the plurality of channel regions, and provided on the source region and extending along the first direction, the N-type of the source region A common source line having a first layer having polysilicon having an N-type impurity concentration higher than the impurity concentration and a second layer provided on the top of the first layer and including at least one of a metal, a metal silicide, and a metal compound. Includes.

본 발명의 기술적 사상에 따른 메모리 장치에 따르면, 공통 소스 라인이 서로 다른 물질로 형성되는 복수의 층을 포함하며, 그 중 적어도 일부는 불순물로 도핑된 반도체 물질로 형성될 수 있다. 따라서, 금속 물질 만으로 공통 소스 라인을 형성하는 경우 발생할 수 있는 문제를 해결함으로써, 메모리 장치의 신뢰성을 높일 수 있다.According to a memory device according to the technical idea of the present invention, a common source line includes a plurality of layers formed of different materials, at least some of which may be formed of a semiconductor material doped with impurities. Accordingly, the reliability of the memory device can be improved by solving problems that may occur when forming a common source line using only a metal material.

본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시 형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.

도 1은 본 발명의 일 실시예에 따른 메모리 장치의 개략적인 블록 다이어그램이다.
도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 회로도이다.
도 3은 본 발명의 실시예에 따른 메모리 장치의 일부를 대략적으로 도시한 평면도이다.
도 4는 도 3에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 사시도이다.
도 5는 도 3에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다.
도 6은 도 5에 도시한 메모리 장치의 A1 영역을 확대 도시한 도이다.
도 7은 도 5에 도시한 메모리 장치의 A2 영역을 확대 도시한 도이다.
도 8A 내지 도 8D는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 사시도이다.
도 9는 도 8A에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다.
도 10은 도 9에 도시한 메모리 장치의 B1 영역을 확대 도시한 도이다.
도 11은 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 사시도이다.
도 12는 도 11에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다.
도 13 내지 도 36은 도 3 내지 도 7에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 37 내지 도 46은 도 8 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.
도 47은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.1 is a schematic block diagram of a memory device according to an embodiment of the present invention.
Figure 2 is a circuit diagram showing a memory cell array of a memory device according to an embodiment of the present invention.
Figure 3 is a plan view schematically showing a portion of a memory device according to an embodiment of the present invention.
FIG. 4 is a perspective view illustrating a portion of a memory device according to the embodiment shown in FIG. 3.
FIG. 5 is a cross-sectional view illustrating a portion of a memory device according to the embodiment shown in FIG. 3.
FIG. 6 is an enlarged view of area A1 of the memory device shown in FIG. 5.
FIG. 7 is an enlarged view of area A2 of the memory device shown in FIG. 5.
Figures 8A to 8D are perspective views showing a portion of a memory device according to an embodiment of the present invention.
FIG. 9 is a cross-sectional view illustrating a portion of a memory device according to the embodiment shown in FIG. 8A.
FIG. 10 is an enlarged view of area B1 of the memory device shown in FIG. 9.
Figure 11 is a perspective view showing a portion of a memory device according to an embodiment of the present invention.
FIG. 12 is a cross-sectional view illustrating a portion of the memory device according to the embodiment shown in FIG. 11.
FIGS. 13 to 36 are diagrams provided to explain the manufacturing method of the memory device shown in FIGS. 3 to 7.
FIGS. 37 to 46 are diagrams provided to explain the manufacturing method of the memory device shown in FIGS. 8 to 10.
Figure 47 is a block diagram showing an electronic device including a memory device according to an embodiment of the present invention.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 형태들을 다음과 같이 설명한다.
Hereinafter, preferred embodiments of the present invention will be described with reference to the attached drawings.

도 1을 참조하면, 본 발명의 실시 형태에 따른 반도체 소자(1)는 메모리 셀 어레이(2), 로우 디코더(3) 및 코어 로직 회로(6)를 포함할 수 있다. 코어 로직 회로(6)는 읽기/쓰기(read/write) 회로(4) 및 제어 회로(5)를 포함할 수 있다. Referring to FIG. 1, a semiconductor device 1 according to an embodiment of the present invention may include a memory cell array 2, a row decoder 3, and a core logic circuit 6. The core logic circuit 6 may include a read/write circuit 4 and a control circuit 5.

메모리 셀 어레이(2)는 복수의 행과 열을 따라 배열된 복수의 메모리 셀들을 포함할 수 있다. 메모리 셀 어레이(20)에 포함되는 복수의 메모리 셀들은, 워드 라인(Word Line, WL), 공통 소스 라인(Common Source Line, CSL), 스트링 선택 라인(String Select Line, SSL), 접지 선택 라인(Ground Select Line, GSL) 등을 통해 로우 디코더(3)와 연결될 수 있으며, 비트 라인(Bit Line, BL)을 통해 읽기/쓰기 회로(4)와 연결될 수 있다. 일 실시예에서, 동일한 행을 따라 배열되는 복수의 메모리 셀은 동일한 워드 라인(WL)에 연결되고, 동일한 열을 따라 배열되는 복수의 메모리 셀은 동일한 비트 라인(BL)에 연결될 수 있다.The memory cell array 2 may include a plurality of memory cells arranged along a plurality of rows and columns. A plurality of memory cells included in the memory cell array 20 include a word line (WL), a common source line (CSL), a string select line (SSL), and a ground select line ( It can be connected to the row decoder (3) through a Ground Select Line (GSL), etc., and can be connected to the read/write circuit (4) through a bit line (Bit Line, BL). In one embodiment, a plurality of memory cells arranged along the same row may be connected to the same word line (WL), and a plurality of memory cells arranged along the same column may be connected to the same bit line (BL).

메모리 셀 어레이(2)에 포함되는 복수의 메모리 셀은 복수의 메모리 블록으로 구분될 수 있다. 각 메모리 블록은 복수의 워드 라인(WL), 복수의 스트링 선택 라인(SSL), 복수의 접지 선택 라인(GSL), 복수의 비트 라인(BL)과 적어도 하나의 공통 소스 라인(CSL)을 포함할 수 있다.A plurality of memory cells included in the memory cell array 2 may be divided into a plurality of memory blocks. Each memory block may include a plurality of word lines (WL), a plurality of string select lines (SSL), a plurality of ground select lines (GSL), a plurality of bit lines (BL), and at least one common source line (CSL). You can.

로우 디코더(3)는 외부로부터 어드레스 정보(ADDR)를 수신하고, 수신한 어드레스 정보(ADDR)를 디코딩하여 메모리 셀 어레이(2)에 연결된 워드 라인(WL), 공통 소스 라인(CSL), 스트링 선택 라인(SSL) 및 접지 선택 라인(GSL) 중 적어도 일부에 공급되는 전압을 결정할 수 있다. The row decoder (3) receives address information (ADDR) from the outside, decodes the received address information (ADDR), and selects the word line (WL), common source line (CSL), and string connected to the memory cell array (2). The voltage supplied to at least a portion of the line (SSL) and the ground selection line (GSL) may be determined.

읽기/쓰기 회로(4)는 제어 회로(5)로부터 수신하는 명령에 따라 메모리 셀 어레이(2)에 연결되는 비트 라인(BL) 중 적어도 일부를 선택할 수 있다. 읽기/쓰기 회로(4)는 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 저장된 데이터를 읽어오거나, 선택한 적어도 일부의 비트 라인(BL)과 연결된 메모리 셀에 데이터를 기입할 수 있다. 읽기/쓰기 회로(4)는 상기와 같은 동작을 수행하기 위해, 페이지 버퍼, 입/출력 버퍼, 데이터 래치 등과 같은 회로를 포함할 수 있다.The read/write circuit 4 may select at least some of the bit lines BL connected to the memory cell array 2 according to a command received from the control circuit 5. The read/write circuit 4 may read data stored in memory cells connected to at least some of the selected bit lines BL, or write data to memory cells connected to at least some of the selected bit lines BL. The read/write circuit 4 may include circuits such as a page buffer, input/output buffer, and data latch to perform the above operations.

제어 회로(5)는 외부로부터 전달되는 제어 신호(CTRL)에 응답하여 로우 디코더(33) 및 읽기/쓰기 회로(4)의 동작을 제어할 수 있다. 메모리 셀 어레이(2)에 저장된 데이터를 읽어오는 경우, 제어 회로(5)는 읽어오고자 하는 데이터가 저장된 워드 라인(WL)에 읽기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 읽기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 읽기/쓰기 회로(4)가 읽기 동작을 위한 전압이 공급된 워드 라인(WL)과 연결된 메모리 셀에 저장된 데이터를 읽어오도록 제어할 수 있다.The control circuit 5 may control the operations of the row decoder 33 and the read/write circuit 4 in response to a control signal (CTRL) transmitted from the outside. When reading data stored in the memory cell array 2, the control circuit 5 controls the operation of the row decoder 3 to supply a voltage for a read operation to the word line WL where the data to be read is stored. can do. When a voltage for a read operation is supplied to a specific word line (WL), the control circuit 5 causes the read/write circuit 4 to store data stored in a memory cell connected to the word line (WL) to which the voltage for a read operation is supplied. You can control it to read.

한편, 메모리 셀 어레이(2)에 데이터를 쓰는 경우, 제어 회로(5)는 데이터를 쓰고자 하는 워드 라인(WL)에 쓰기 동작을 위한 전압을 공급하도록 로우 디코더(3)의 동작을 제어할 수 있다. 쓰기 동작을 위한 전압이 특정 워드 라인(WL)에 공급되면, 제어 회로(5)는 쓰기 동작을 위한 전압이 공급된 워드 라인(WL)에 연결된 메모리 셀에 데이터를 기록하도록 읽기/쓰기 회로(4)를 제어할 수 있다.
Meanwhile, when writing data to the memory cell array 2, the control circuit 5 can control the operation of the row decoder 3 to supply a voltage for a write operation to the word line WL on which data is to be written. there is. When a voltage for a write operation is supplied to a specific word line (WL), the control circuit 5 operates a read/write circuit (4) to write data to a memory cell connected to the word line (WL) to which the voltage for a write operation is supplied. ) can be controlled.

도 2는 본 발명의 일 실시예에 따른 메모리 장치의 메모리 셀 어레이를 나타내는 등가 회로도이다. 본 발명의 일 실시예에 따른 반도체 소자는 수직형(vertical) 낸드(NAND) 플래시 소자일 수 있다. Figure 2 is an equivalent circuit diagram showing a memory cell array of a memory device according to an embodiment of the present invention. A semiconductor device according to an embodiment of the present invention may be a vertical NAND flash device.

도 2를 참조하면, 메모리 셀 어레이는, 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn), 메모리 셀(MC1~MCn)의 양단에 직렬로 연결되는 접지 선택 트랜지스터(GST) 및 스트링 선택 트랜지스터(SST)를 포함하는 복수의 메모리 셀 스트링(S)을 포함할 수 있다. 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)은 메모리 셀(MC1~MCn)을 선택하기 위한 n 개의 워드 라인(WL1~WLn)에 각각 연결될 수 있다. 한편, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 셀이 더 배치될 수도 있다.Referring to FIG. 2, the memory cell array includes n memory cells (MC1 to MCn) connected in series with each other, a ground selection transistor (GST) and a string selection transistor connected in series to both ends of the memory cells (MC1 to MCn). It may include a plurality of memory cell strings (S) including (SST). The n memory cells (MC1 to MCn) connected in series may each be connected to n word lines (WL1 to WLn) for selecting the memory cells (MC1 to MCn). Meanwhile, additional dummy cells may be disposed between the ground select transistor (GST) and the first memory cell (MC1) and between the string select transistor (SST) and the n-th memory cell (MCn).

접지 선택 트랜지스터(GST)의 게이트 단자는 접지 선택 라인(GSL)과 연결되고, 소스 단자는 공통 소스 라인(CSL)에 연결될 수 있다. 한편, 스트링 선택 트랜지스터(SST)의 게이트 단자는 스트링 선택 라인(SSL)에 연결되고, 소스 단자는 메모리 셀(MCn)의 드레인 단자에 연결될 수 있다. 도 2에서는 서로 직렬로 연결되는 n 개의 메모리 셀(MC1~MCn)에 접지 선택 트랜지스터(GST)와 스트링 선택 트랜지스터(SST)가 하나씩 연결되는 구조를 도시하였으나, 이와 달리 복수의 접지 선택 트랜지스터(GST) 또는 복수의 스트링 선택 트랜지스터(SST)가 연결될 수도 있다.The gate terminal of the ground select transistor (GST) may be connected to the ground select line (GSL), and the source terminal may be connected to the common source line (CSL). Meanwhile, the gate terminal of the string select transistor (SST) may be connected to the string select line (SSL), and the source terminal may be connected to the drain terminal of the memory cell (MCn). Figure 2 shows a structure in which a ground selection transistor (GST) and a string select transistor (SST) are connected one by one to n memory cells (MC1 to MCn) connected in series. However, unlike this, a plurality of ground selection transistors (GST) are connected to each other in series. Alternatively, a plurality of string select transistors (SST) may be connected.

스트링 선택 트랜지스터(SST)의 드레인 단자는 복수의 비트 라인(BL1~BLm)에 연결될 수 있다. 스트링 선택 트랜지스터(SST)의 게이트 단자에 스트링 선택 라인(SSL)을 통해 신호가 인가되면, 비트 라인(BL1~BLm)을 통해 인가되는 신호가 서로 직렬로 연결된 n 개의 메모리 셀(MC1~MCn)에 전달됨으로써 데이터 읽기, 쓰기 동작이 실행될 수 있다. 또한, 기판에 형성된 웰 영역을 통해 소정의 소거 전압을 인가함으로써, 메모리 셀(MC1~MCn)에 기록된 데이터를 지우는 소거 동작이 실행될 수 있다.The drain terminal of the string select transistor (SST) may be connected to a plurality of bit lines (BL1 to BLm). When a signal is applied to the gate terminal of the string select transistor (SST) through the string select line (SSL), the signal applied through the bit lines (BL1 to BLm) is transmitted to n memory cells (MC1 to MCn) connected in series. By being transmitted, data read and write operations can be performed. Additionally, an erase operation that erases data written in the memory cells MC1 to MCn can be performed by applying a predetermined erase voltage through the well region formed in the substrate.

한편, 도 2를 참조하면, 본 발명의 실시예에 따른 메모리 장치는 적어도 하나의 더미 스트링(DS)을 포함할 수 있다. 더미 스트링(DS)은 비트 라인(BL1-BLm)과 연결되지 않는 더미 채널을 포함하는 스트링일 수 있다.
Meanwhile, referring to FIG. 2, a memory device according to an embodiment of the present invention may include at least one dummy string DS. The dummy string DS may be a string including a dummy channel not connected to the bit lines BL1-BLm.

도 3은 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 평면도이다. Figure 3 is a plan view showing a portion of a memory device according to an embodiment of the present invention.

도 3을 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 복수의 채널 영역(CH)과 복수의 더미 채널 영역(DCH), 공통 소스 라인(150) 및 분리 절연층(155) 등을 포함할 수 있다. 도 3에 도시한 실시예에서, 복수의 채널 영역(CH)과 복수의 더미 채널 영역(DCH)은 X-Y 평면 상에서 서로 분리되어 배치될 수 있다. Z축 방향을 따라 복수의 게이트 전극층과 복수의 절연층이 교대로 적층되어 게이트 구조체를 제공할 수 있으며, 복수의 채널 영역(CH)과 복수의 더미 채널 영역(DCH)은 상기 게이트 구조체를 관통하며 Z축 방향을 따라 연장될 수 있다.Referring to FIG. 3, the memory device 100 according to an embodiment of the present invention includes a plurality of channel regions (CH), a plurality of dummy channel regions (DCH), a common source line 150, a separation insulating layer 155, etc. may include. In the embodiment shown in FIG. 3, a plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) may be arranged separately from each other on the X-Y plane. A gate structure may be provided by stacking a plurality of gate electrode layers and a plurality of insulating layers alternately along the Z-axis direction, and a plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) penetrate the gate structure. It may extend along the Z-axis direction.

상기 게이트 구조체는, 공통 소스 라인(150)의 측면에 배치되는 측면 스페이서(109)에 의해 복수의 영역으로 구분될 수 있다. 측면 스페이서(109)는 공통 소스 라인(150)이 상기 게이트 구조체와 직접 접촉하는 것을 방지하며, 실리콘 산화물 등의 절연성 물질을 포함할 수 있다. The gate structure may be divided into a plurality of regions by side spacers 109 disposed on the sides of the common source line 150. The side spacer 109 prevents the common source line 150 from directly contacting the gate structure, and may include an insulating material such as silicon oxide.

본 발명의 실시예에 따른 메모리 장치(100)에서, 공통 소스 라인(150)은 서로 다른 물질로 형성되는 복수의 층을 가질 수 있다. 일 실시예에서, 공통 소스 라인(150)은 Z축 방향으로 하부에 배치되는 제1층(151)과, 제1층(151) 상에 배치되는 제2층(152)을 포함할 수 있다. 제1층(151)과 제2층(152)은 서로 다른 물질로 형성되며, 금속, 금속 실리사이드, 금속 화합물, 및 불순물로 도핑된 폴리 실리콘 중 하나의 물질로 형성될 수 있다. In the memory device 100 according to an embodiment of the present invention, the common source line 150 may have a plurality of layers formed of different materials. In one embodiment, the common source line 150 may include a first layer 151 disposed below in the Z-axis direction and a second layer 152 disposed on the first layer 151. The first layer 151 and the second layer 152 are formed of different materials, and may be formed of one of metal, metal silicide, metal compound, and polysilicon doped with impurities.

일 실시예에서, 제1층(151)은 N형 불순물로 도핑된 폴리 실리콘(Poly-Si)으로 형성될 수 있다. 일반적으로 공통 소스 라인(150)은 텅스텐과 같은 금속 물질에 의해 형성되나, 본 발명의 실시예에서는 N형 불순물로 도핑된 폴리 실리콘을 증착하여 공통 소스 라인(150)의 일부 영역인 제1층(151)을 형성할 수 있다. 폴리 실리콘으로 제1층(151)을 형성함으로써, 상기 게이트 구조체가 녹아내리거나 휘는 현상을 방지할 수 있으며, 공통 소스 라인(150)에서 발생하는 박리 현상 등을 억제할 수 있다. 따라서, 메모리 장치(100)의 신뢰성을 개선할 수 있다.In one embodiment, the first layer 151 may be formed of poly-silicon (Poly-Si) doped with N-type impurities. Generally, the common source line 150 is formed of a metal material such as tungsten, but in an embodiment of the present invention, polysilicon doped with N-type impurities is deposited to form a first layer (part of the common source line 150). 151) can be formed. By forming the first layer 151 with polysilicon, the gate structure can be prevented from melting or bending, and peeling phenomenon occurring in the common source line 150 can be suppressed. Accordingly, the reliability of the memory device 100 can be improved.

N형 불순물로 도핑된 폴리 실리콘은, 텅스텐 등의 금속 물질에 비해 상대적으로 높은 저항을 가질 수 있다. 폴리 실리콘에 존재하는 저항 성분을 보상하기 위해, 제1층(151)의 상면에 제2층(152)을 형성할 수 있다. 제2층(152)은 배리어층으로 제공되는 Ti/TiN 및 텅스텐(W) 등과 같은 금속 물질 등을 포함할 수 있다. Polysilicon doped with N-type impurities may have a relatively high resistance compared to metal materials such as tungsten. In order to compensate for the resistance component present in polysilicon, a second layer 152 may be formed on the top surface of the first layer 151. The second layer 152 may include a metal material such as Ti/TiN and tungsten (W), which serves as a barrier layer.

제2층(152)은 제1층(151)과 마찬가지로 제1 방향(X축 방향)을 따라 연장될 수 있으며, 일 실시예에서 제1 방향을 따라 제1층(151)보다 길게 연장될 수 있다. 제2층(152)을 제1층(151) 상에 배치함으로써, 제1층(151)의 저항 성분을 보상할 수 있다. 제2층(152)을 형성하여 얻고자 하는 저항 보상 효과를 높이기 위해, 제2층(152)을 제1 방향에서 제1층(151)보다 길게 형성할 수 있다.
The second layer 152 may extend along the first direction (X-axis direction) like the first layer 151, and in one embodiment, may extend longer than the first layer 151 along the first direction. there is. By disposing the second layer 152 on the first layer 151, the resistance component of the first layer 151 can be compensated. In order to increase the resistance compensation effect desired by forming the second layer 152, the second layer 152 may be formed longer than the first layer 151 in the first direction.

도 4는 도 3에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 사시도이다. FIG. 4 is a perspective view illustrating a portion of a memory device according to the embodiment shown in FIG. 3.

도 4를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는, 기판(101), 기판(101)의 상면(도 4에 도시한 실시예서 X-Y 평면)에 수직하는 복수의 채널 영역(CH)과 더미 채널 영역(DCH), 채널 영역(CH)과 인접하도록 기판(101) 상에 적층되는 복수의 게이트 전극층(131-138: 130) 등을 포함할 수 있다. 복수의 게이트 전극층(130)은 복수의 절연층(141-149: 140)과 교대로 적층되어 게이트 구조체를 제공할 수 있으며, 적어도 일부의 게이트 전극층(138)은 분리 절연층(155)에 의해 복수 개로 분할될 수 있다.Referring to FIG. 4, the memory device 100 according to an embodiment of the present invention includes a substrate 101 and a plurality of channel regions perpendicular to the upper surface of the substrate 101 (X-Y plane in the embodiment shown in FIG. 4). CH), a dummy channel region (DCH), and a plurality of gate electrode layers (131-138: 130) stacked on the substrate 101 to be adjacent to the channel region (CH). A plurality of gate electrode layers 130 may be alternately stacked with a plurality of insulating layers 141-149: 140 to provide a gate structure, and at least some of the gate electrode layers 138 may be formed by a plurality of insulating layers 155. It can be divided into two.

복수의 채널 영역(CH)과 더미 채널 영역(DCH)은 기판(101)의 상면에 수직하는 방향(도 4에 도시한 실시예에서 Z축 방향)으로 연장될 수 있다. 각각의 채널 영역(CH)은 채널층(110), 채널층(110) 내부의 공간을 채우는 매립 절연층(115), 및 채널층(110) 상부에 마련되는 드레인 영역(113) 등을 포함할 수 있다. 채널층(110)은 실시예에 따라 매립 절연층(115)이 없는 원기둥 또는 각기둥과 같은 기둥 형상을 가질 수도 있다. 또한, 각 채널 영역(CH)은 그 종횡비에 따라 기판(101)에 가까울수록 좁아지는 경사진 측면을 가질 수 있다.The plurality of channel regions CH and the dummy channel region DCH may extend in a direction perpendicular to the top surface of the substrate 101 (Z-axis direction in the embodiment shown in FIG. 4). Each channel region (CH) may include a channel layer 110, a buried insulating layer 115 that fills the space inside the channel layer 110, and a drain region 113 provided on the channel layer 110. You can. Depending on the embodiment, the channel layer 110 may have a pillar shape such as a cylinder or a prism without the buried insulating layer 115. Additionally, each channel region CH may have an inclined side surface that becomes narrower as it approaches the substrate 101 depending on its aspect ratio.

복수의 채널 영역(CH)과 더미 채널 영역(DCH)은 X-Y 평면에서 서로 분리되어 배치될 수 있다. 복수의 채널 영역(CH)과 더미 채널 영역(DCH)의 개수 및 배치는 실시예에 따라 다양할 수 있으며, 예를 들어, 적어도 한 방향에서 지그 재그(zig-zag)의 형태로 배치될 수도 있다. 도 4에 도시한 실시예에서, 분리 절연층(155)을 사이에 두고 복수의 채널 영역(CH)이 대칭적으로 배치되고, 복수의 더미 채널 영역(DCH)은 분리 절연층(155)을 관통하는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되는 것은 아니다.A plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) may be arranged separately from each other in the X-Y plane. The number and arrangement of a plurality of channel regions (CH) and dummy channel regions (DCH) may vary depending on the embodiment, and, for example, may be arranged in a zig-zag shape in at least one direction. . In the embodiment shown in FIG. 4, a plurality of channel regions (CH) are symmetrically disposed with the separation insulating layer 155 interposed therebetween, and a plurality of dummy channel regions (DCH) penetrate the separation insulating layer 155. Although it is shown as being, it is not necessarily limited to this form.

채널층(110)은 하부에서 에피택시층(111)을 통해 기판(101)과 전기적으로 연결될 수 있다. 채널층(110)은 폴리 실리콘 또는 단결정 실리콘과 같은 반도체 물질을 포함할 수 있으며, 상기 반도체 물질은 불순물로 도핑되지 않은 물질이거나, P형 또는 N형 불순물을 포함할 수도 있다. 에피택시층(111)은 선택적 에피택시 성장(Selective Epitaxy Growth, SEG) 공정에 의해 성장되는 층일 수 있다. 에피택시층(111)은 도 4에 도시한 바와 같이 기판(101)을 소정 깊이만큼 파고들어가는 형태로 형성될 수 있다.The channel layer 110 may be electrically connected to the substrate 101 through the epitaxial layer 111 at the bottom. The channel layer 110 may include a semiconductor material such as polysilicon or single crystal silicon, and the semiconductor material may be a material that is not doped with impurities or may include P-type or N-type impurities. The epitaxial layer 111 may be a layer grown by a selective epitaxy growth (SEG) process. The epitaxial layer 111 may be formed by digging into the substrate 101 to a predetermined depth, as shown in FIG. 4 .

복수의 더미 채널 영역(DCH)은 채널 영역(CH)과 유사한 구조를 가질 수 있다. 즉, 복수의 더미 채널 영역(DCH)은 드레인 영역(113), 채널층(110) 및 매립 절연층(115)을 포함할 수 있으며, 선택적으로 에피택시층(111)을 포함할 수도 있다. 다만, 복수의 더미 채널 영역(DCH)은 채널 영역(CH)과 달리 게이트 구조체의 상부에서 비트 라인(BIT LINE)과 전기적으로 분리되며, 따라서 더미 채널 영역(DCH)에 의해 제공되는 메모리 셀(MC1-MCn)에서는 쓰기 동작 등이 실행되지 않을 수 있다.
The plurality of dummy channel areas (DCH) may have a similar structure to the channel area (CH). That is, the plurality of dummy channel regions (DCH) may include a drain region 113, a channel layer 110, and a buried insulating layer 115, and may optionally include an epitaxial layer 111. However, unlike the channel region (CH), the plurality of dummy channel regions (DCH) are electrically separated from the bit line (BIT LINE) at the top of the gate structure, and therefore the memory cell (MC1) provided by the dummy channel region (DCH) -MCn), write operations, etc. may not be performed.

복수의 게이트 전극층(130)은, Z축 방향을 따라 복수의 절연층(140)과 교대로 적층될 수 있다. 복수의 게이트 전극층(130) 각각은 적어도 하나의 채널층(110)과 인접하도록 배치될 수 있으며, 접지 선택 트랜지스터(GST), 복수의 메모리 셀(MC1~MCn), 및 스트링 선택 트랜지스터(SST)의 게이트 전극으로 제공될 수 있다. 일 실시예에서, 접지 선택 트랜지스터(GST)와 제1 메모리 셀(MC1) 사이, 및 스트링 선택 트랜지스터(SST)와 제n 메모리 셀(MCn) 사이에는 더미 소자용 게이트 전극층이 더 마련될 수도 있다. 한편, 도 4에 도시한 실시예에서는 메모리 셀(MC1-MCn)이 총 n개 구비되는 것으로 도시하였으며, 여기서 n은 2a (a는 자연수)로 정의가능한 숫자일 수 있다.A plurality of gate electrode layers 130 may be alternately stacked with a plurality of insulating layers 140 along the Z-axis direction. Each of the plurality of gate electrode layers 130 may be disposed adjacent to at least one channel layer 110, and the ground selection transistor (GST), the plurality of memory cells (MC1 to MCn), and the string selection transistor (SST) It may be provided as a gate electrode. In one embodiment, a gate electrode layer for a dummy element may be further provided between the ground select transistor (GST) and the first memory cell (MC1), and between the string select transistor (SST) and the n-th memory cell (MCn). Meanwhile, in the embodiment shown in FIG. 4, a total of n memory cells (MC1-MCn) are shown, where n may be a number that can be defined as 2 a (a is a natural number).

복수의 게이트 전극층(130)은 워드 라인(WL1~WLn)을 이루며 연장될 수 있다. 일 실시예에서, 복수의 게이트 전극층(130)은 복수의 절연층(140)과 함께 제1 방향(도 4에 도시한 실시예에서 X축 방향)을 따라 서로 다른 길이로 연장되어 패드 영역을 형성할 수 있다. 상기 패드 영역에서 복수의 게이트 전극층(130) 각각은 컨택 플러그와 연결될 수 있다.The plurality of gate electrode layers 130 may extend to form word lines (WL1 to WLn). In one embodiment, the plurality of gate electrode layers 130, together with the plurality of insulating layers 140, extend to different lengths along the first direction (X-axis direction in the embodiment shown in FIG. 4) to form a pad area. can do. Each of the plurality of gate electrode layers 130 in the pad area may be connected to a contact plug.

복수의 게이트 전극층(130)은 폴리실리콘 또는 금속 실리사이드 물질을 포함할 수 있으며, 복수의 절연층(140)은 실리콘 산화물, 실리콘 질화물 등의 절연성 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질일 수 있다. 실시예에 따라, 복수의 게이트 전극층(130)은 금속 물질, 예컨대 텅스텐(W)을 포함할 수도 있다. 또한, 도시되지는 않았지만, 복수의 게이트 전극층(130)은 확산 방지를 위한 배리어층을 더 포함할 수 있으며, 상기 배리어층은 텅스텐 질화물(WN), 탄탈륨 질화물(TaN) 및 티타늄 질화물(TiN) 중 적어도 하나를 포함할 수 있다.The plurality of gate electrode layers 130 may include polysilicon or a metal silicide material, and the plurality of insulating layers 140 may include an insulating material such as silicon oxide or silicon nitride. The metal silicide material may be, for example, a metal silicide material selected from Co, Ni, Hf, Pt, W, and Ti. Depending on the embodiment, the plurality of gate electrode layers 130 may include a metal material, for example, tungsten (W). In addition, although not shown, the plurality of gate electrode layers 130 may further include a barrier layer to prevent diffusion, and the barrier layer is made of tungsten nitride (WN), tantalum nitride (TaN), and titanium nitride (TiN). It can contain at least one.

복수의 게이트 전극층(130)은 채널층(110) 및 게이트 절연층(160)과 함께 메모리 셀(MC1-MCn), 접지 선택 트랜지스터(GST), 스트링 선택 트랜지스터(SST)를 제공할 수 있다. 게이트 절연층(160)은 채널층(110)과 복수의 게이트 전극층(130) 사이에 순서대로 배치되는 블록킹층(162), 전하 저장층(164) 및 터널링층(166)을 포함할 수 있다. 게이트 절연층(160)의 구성은 상기 3개의 층으로 반드시 한정되지 않을 수 있다. The plurality of gate electrode layers 130, together with the channel layer 110 and the gate insulating layer 160, may provide memory cells (MC1-MCn), a ground select transistor (GST), and a string select transistor (SST). The gate insulating layer 160 may include a blocking layer 162, a charge storage layer 164, and a tunneling layer 166 that are sequentially disposed between the channel layer 110 and the plurality of gate electrode layers 130. The configuration of the gate insulating layer 160 may not necessarily be limited to the three layers.

블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다. 터널링층(166)은 F-N 터널링 방식으로 전하를 전하 저장층(164)으로 이동시킬 수 있다. 터널링층(166)은 예를 들어, 실리콘 산화물을 포함할 수 있다. 전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전층일 수 있다. 예컨대, 전하 저장층(164)은 유전 물질, 양자 도트(quantum dots) 또는 나노 크리스탈(nanocrystals)을 포함할 수 있다. 여기서, 양자 도트 또는 나노 크리스탈은 도전체, 예를 들면 금속 또는 반도체의 미세 입자들로 구성될 수 있다. 게이트 절연층(160)에 대해서는 도 7을 참조하여 상세히 후술하기로 한다.The blocking layer 162 may include a high-k dielectric material. Here, the high dielectric constant dielectric material refers to a dielectric material that has a higher dielectric constant than the silicon oxide film. The tunneling layer 166 can move charges to the charge storage layer 164 using the F-N tunneling method. The tunneling layer 166 may include, for example, silicon oxide. The charge storage layer 164 may be a charge trap layer or a floating gate conductive layer. For example, the charge storage layer 164 may include dielectric material, quantum dots, or nanocrystals. Here, quantum dots or nanocrystals may be composed of fine particles of conductors, for example, metals or semiconductors. The gate insulating layer 160 will be described in detail later with reference to FIG. 7 .

메모리 장치(100)에서 쓰기 동작이 실행되면, 터널링층(166)을 통해 이동하는 전하가 전하 저장층(164)에 트랩(trap)될 수 있다. 전하가 트랩된 전하 저장층(164)을 포함하는 메모리 셀(MC1-MCn)은 전하가 트랩되지 않은 전하 저장층(164)을 갖는 메모리 셀(MC1-MCn)과 다른 임계 전압을 가질 수 있다. 메모리 장치(100)는 읽기 동작 실행 시에, 각 메모리 셀(MC1-MCn)의 임계 전압으로부터 전하가 트랩되어있는지 여부를 검출하고, 그로부터 데이터가 기록되어 있는지 여부를 판단할 수 있다.
When a write operation is performed in the memory device 100, charges moving through the tunneling layer 166 may be trapped in the charge storage layer 164. The memory cells MC1 - MCn including the charge storage layer 164 in which charges are trapped may have a different threshold voltage than the memory cells MC1 - MCn including the charge storage layer 164 in which charges are not trapped. When executing a read operation, the memory device 100 can detect whether charges are trapped from the threshold voltage of each memory cell (MC1-MCn) and determine whether data is written based on the detection.

기판(101)에는 소스 영역(103)이 형성될 수 있다. 소스 영역(103)은 기판(101)의 일부 영역에 N형 불순물을 주입함으로써 형성될 수 있으며, 제1 방향(도 4에 도시한 실시예에서 X축 방향)을 따라 연장될 수 있다. 소스 영역(103) 상에는 공통 소스 라인(150) 및 측면 스페이서(109)가 마련될 수 있다. 측면 스페이서(109)는 공통 소스 라인(150)의 측면 외부에 마련되며, 게이트 구조체를 복수의 영역으로 분할할 수 있다.A source region 103 may be formed in the substrate 101. The source region 103 may be formed by implanting N-type impurities into a partial region of the substrate 101 and may extend along the first direction (X-axis direction in the embodiment shown in FIG. 4). A common source line 150 and a side spacer 109 may be provided on the source area 103. The side spacer 109 is provided outside the side of the common source line 150 and can divide the gate structure into a plurality of regions.

공통 소스 라인(150)은 복수의 게이트 전극층(130)의 하부에서 소스 영역(103)과 연결되며, 소스 영역(103)과 마찬가지로 제1 방향을 따라 연장될 수 있다. 또한, 공통 소스 라인(150)은 기판(101)의 상면에 수직하도록 형성될 수 있다. 본 발명의 실시예에서, 공통 소스 라인(150)은 서로 다른 물질로 형성되는 제1층(151)과 제2층(152)을 포함할 수 있다. The common source line 150 is connected to the source region 103 at the bottom of the plurality of gate electrode layers 130, and may extend along the first direction like the source region 103. Additionally, the common source line 150 may be formed perpendicular to the top surface of the substrate 101. In an embodiment of the present invention, the common source line 150 may include a first layer 151 and a second layer 152 formed of different materials.

본 발명의 실시예에 따른 메모리 장치(100)에서, 공통 소스 라인(150)의 제1층(151)은 N형 불순물로 도핑된 폴리 실리콘(Poly-Si)으로 형성될 수 있다. 공통 소스 라인(150)에서 상대적으로 하부에 배치되는 제1층(151)을 금속이 아닌 폴리 실리콘으로 형성함으로써, 금속만으로 공통 소스 라인(150)을 형성하는 경우 발생할 수 있는 게이트 구조체의 녹아 내림 및 휨 현상을 방지하고, 공통 소스 라인(150)의 박리 가능성을 낮출 수 있다.In the memory device 100 according to an embodiment of the present invention, the first layer 151 of the common source line 150 may be formed of poly-silicon (Poly-Si) doped with N-type impurities. By forming the first layer 151, which is located relatively lower in the common source line 150, from polysilicon rather than metal, the melting and falling of the gate structure that may occur when the common source line 150 is formed with only metal is prevented. It is possible to prevent bending and reduce the possibility of delamination of the common source line 150.

공통 소스 라인(150)은, 측면 스페이서(151)를 먼저 형성하고, 측면 스페이서(151) 사이의 공간에 서로 다른 물질을 순차적으로 증착시켜 형성될 수 있다. 제1층(151)은 N형 불순물을 포함한 폴리 실리콘을 증착함으로써 형성될 수 있다. 따라서, 기판(101)의 일부 영역에 N형 불순물을 주입하여 형성되는 소스 영역(103)보다, 공통 소스 라인(150)의 N형 불순물 농도가 더 높을 수 있다.The common source line 150 may be formed by first forming the side spacers 151 and sequentially depositing different materials in the space between the side spacers 151. The first layer 151 may be formed by depositing polysilicon containing N-type impurities. Accordingly, the N-type impurity concentration of the common source line 150 may be higher than that of the source region 103 formed by injecting N-type impurities into a partial region of the substrate 101.

제1층(151)의 상면에는 제2층(152)이 배치될 수 있다.제2층(152)의 하면은 제1층(151)의 상면에 직접 접촉하며, 제2층(152)은 제1층(151)과 마찬가지로 제1 방향을 따라 연장될 수 있다. 일 실시예에서, 제2층(152)은 제1 방향을 따라 제1층(151)보다 길게 연장될 수 있다. 제2층(152)을 제1층(151) 상면에 배치하여, 금속보다 큰 저항 값을 갖는 폴리 실리콘으로 인한 영향을 상쇄할 수 있다. 제2층(152)의 폭(Y축 방향의 길이)는, 인접한 채널 영역(CH)에 연결되는 스터드(stud)와 간섭이 일어나지 않는 범위 내에서 결정될 수 있다.
The second layer 152 may be disposed on the upper surface of the first layer 151. The lower surface of the second layer 152 is in direct contact with the upper surface of the first layer 151, and the second layer 152 is in direct contact with the upper surface of the first layer 151. Like the first layer 151, it may extend along the first direction. In one embodiment, the second layer 152 may extend longer than the first layer 151 along the first direction. By placing the second layer 152 on the upper surface of the first layer 151, the influence of polysilicon, which has a higher resistance value than metal, can be offset. The width (length in the Y-axis direction) of the second layer 152 can be determined within a range that does not interfere with studs connected to the adjacent channel region (CH).

도 5는 도 3에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다. 이하, 도 4를 함께 참조하여 메모리 장치(100)를 설명하기로 한다.FIG. 5 is a cross-sectional view illustrating a portion of a memory device according to the embodiment shown in FIG. 3. Hereinafter, the memory device 100 will be described with reference to FIG. 4 .

도 5를 참조하면, 본 발명의 실시예에 따른 메모리 장치(100)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 주변 회로 영역(P)은 셀 영역(C)의 주변에 정의되는 영역으로서, 복수의 주변 회로 소자(190)가 배치되는 영역일 수 있다. Referring to FIG. 5 , the memory device 100 according to an embodiment of the present invention may include a cell area (C) and a peripheral circuit area (P). The peripheral circuit area P is an area defined around the cell area C, and may be an area where a plurality of peripheral circuit elements 190 are disposed.

복수의 주변 회로 소자(190)는 메모리 셀(MC1-MCn)에 데이터를 기록하거나 지우고, 기록된 데이터를 읽는 데에 필요한 신호를 전달하기 위한 회로 소자로서, 수평 트랜지스터를 포함할 수 있다. 도 5를 참조하면, 주변 회로 소자(190)는 활성 영역(191), 수평 게이트 전극(192), 수평 게이트 절연층(193) 등을 포함할 수 있다. 수평 게이트 전극(192)의 측면에는 수평 스페이서(194)가 마련될 수 있으며, 활성 영역(191)은 소자 분리막(195)에 인접하여 형성될 수 있다. 수평 게이트 전극(192)과 활성 영역(191)은 적어도 하나의 주변 컨택(175)과 연결될 수 있다.The plurality of peripheral circuit elements 190 are circuit elements for transmitting signals necessary for writing or erasing data in the memory cells MC1 to MCn and reading the written data, and may include horizontal transistors. Referring to FIG. 5 , the peripheral circuit element 190 may include an active region 191, a horizontal gate electrode 192, a horizontal gate insulating layer 193, etc. A horizontal spacer 194 may be provided on the side of the horizontal gate electrode 192, and the active region 191 may be formed adjacent to the device isolation layer 195. The horizontal gate electrode 192 and the active area 191 may be connected to at least one peripheral contact 175.

주변 컨택(175)은 층간 절연층(170)을 관통하여 기판(101)의 상면에 수직하는 방향으로 연장될 수 있다. 주변 컨택(175)에 의해 관통되는 층간 절연층(170)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 형성되며, 실리콘 산화물, 실리콘 질화물 등의 절연성 물질을 포함할 수 있다. 주변 컨택(175)은 층간 절연층(170)의 상부에서 컨택 금속층(183)과 연결될 수 있다. 컨택 금속층(183)은 상부 절연층(171, 172) 내에 배치되는 배선 라인(M0)과 배선 컨택(C0)을 통해 연결될 수 있다.The peripheral contact 175 may extend in a direction perpendicular to the top surface of the substrate 101 through the interlayer insulating layer 170. The interlayer insulating layer 170 penetrated by the peripheral contact 175 is formed over the cell region C and the peripheral circuit region P, and may include an insulating material such as silicon oxide or silicon nitride. The peripheral contact 175 may be connected to the contact metal layer 183 at the top of the interlayer insulating layer 170. The contact metal layer 183 may be connected to the wiring line M0 and the wiring contact C0 disposed in the upper insulating layers 171 and 172.

컨택 금속층(183)은 공통 소스 라인(150)에 포함되는 제2층(152)과 같은 레벨에 위치할 수 있다. 즉, 컨택 금속층(183)의 상면은,제2층(152)의 상면과 공면(co-planar)을 형성할 수 있으며, 컨택 금속층(183)과 제2층(152)은 실질적으로 동일한 두께를 가질 수 있다. 이는, 컨택 금속층(183)과 제2층(152)이 제조 공정 상의 동일한 공정에서 형성되기 때문이며, 이에 대해서는 추후 상세히 설명하기로 한다.The contact metal layer 183 may be located at the same level as the second layer 152 included in the common source line 150. That is, the upper surface of the contact metal layer 183 may be coplanar with the upper surface of the second layer 152, and the contact metal layer 183 and the second layer 152 may have substantially the same thickness. You can have it. This is because the contact metal layer 183 and the second layer 152 are formed in the same manufacturing process, which will be described in detail later.

앞서 설명한 바와 같이, 셀 영역(C)은 복수의 채널 영역(CH), 복수의 게이트 전극층(130), 소스 영역(103), 소스 영역(103) 상에 배치되는 공통 소스 라인(150) 및 분리 절연층(155) 등을 포함할 수 있다. 분리 절연층(155)은 스트링 선택 트랜지스터(SST)의 게이트 전극으로 제공되는 게이트 전극층(138)을 복수의 영역으로 분할할 수 있다. As described above, the cell region (C) includes a plurality of channel regions (CH), a plurality of gate electrode layers 130, a source region 103, a common source line 150 disposed on the source region 103, and a separation It may include an insulating layer 155, etc. The isolation insulating layer 155 may divide the gate electrode layer 138, which serves as the gate electrode of the string select transistor (SST), into a plurality of regions.

복수의 채널 영역(CH) 각각은 채널층(110), 매립 절연층(115), 에피택시층(111), 및 드레인 영역(113) 등을 포함하며, 드레인 영역(113)은 스터드(S)를 통해 복수의 배선 라인(M0) 중 적어도 하나와 연결될 수 있다. 셀 영역(C)에 형성되는 복수의 배선 라인(M0) 각각은 그 상부에 마련되는 비트 라인(BIT LINE)과 전기적으로 연결될 수 있다. 복수의 배선 라인(M0) 각각은, 서로 다른 비트 라인(BIT LINE)에 연결될 수 있다. 한편, 복수의 채널 영역(CH)과 달리, 복수의 더미 채널 영역(DCH)은 스터드(S)와 연결되지 않을 수 있다.Each of the plurality of channel regions (CH) includes a channel layer 110, a buried insulating layer 115, an epitaxial layer 111, and a drain region 113, and the drain region 113 is connected to a stud (S). It may be connected to at least one of the plurality of wiring lines M0. Each of the plurality of wiring lines M0 formed in the cell area C may be electrically connected to a bit line provided above. Each of the plurality of wiring lines M0 may be connected to a different bit line (BIT LINE). Meanwhile, unlike the plurality of channel areas (CH), the plurality of dummy channel areas (DCH) may not be connected to the stud (S).

복수의 게이트 전극층(130)과 복수의 절연층(140)을 포함하는 게이트 구조체의 상부에는 층간 절연층(170)이 배치될 수 있다. 앞서 설명한 바와 같이 층간 절연층(170)은 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 배치될 수 있다. 층간 절연층(170) 상에는 상부 절연층(171, 172)이 마련되는데, 상부 절연층(171, 172)은 제1 및 제2 상부 절연층(171, 172)을 포함할 수 있다. 제1 상부 절연층(171)의 두께는 컨택 금속층(183), 공통 소스 라인(150)의 제2층(152)의 두께와 실질적으로 같을 수 있다. 이는, 제조 공정으로부터 나타나는 특징일 수 있다.
An interlayer insulating layer 170 may be disposed on the gate structure including a plurality of gate electrode layers 130 and a plurality of insulating layers 140. As described above, the interlayer insulating layer 170 may be disposed across the cell area (C) and the peripheral circuit area (P). Upper insulating layers 171 and 172 are provided on the interlayer insulating layer 170, and the upper insulating layers 171 and 172 may include first and second upper insulating layers 171 and 172. The thickness of the first upper insulating layer 171 may be substantially the same as the thickness of the contact metal layer 183 and the second layer 152 of the common source line 150. This may be a characteristic that appears from the manufacturing process.

도 6은 도 5에 도시한 메모리 장치의 A1 영역을 확대 도시한 도이며, 도 7은 도 5에 도시한 메모리 장치의 A2 영역을 확대 도시한 도이다.FIG. 6 is an enlarged view of area A1 of the memory device shown in FIG. 5, and FIG. 7 is an enlarged view of area A2 of the memory device shown in FIG. 5.

우선 도 6을 참조하면, 도 5의 A1 영역에 포함되는 제1 및 제2 상부 절연층(171, 172), 층간 절연층(170), 측면 스페이서(109) 및 공통 소스 라인(150)이 도시된다. 공통 소스 라인(150)은 제1층(151)과 제2층(152)을 포함할 수 있다. 공통 소스 라인(150)에 포함되는 제1층(151)의 측면 외부에는 측면 스페이서(109)가 배치되어 공통 소스 라인(150)이 게이트 전극층(130)과 접촉하지 않을 수 있다. 제1층(151)은 N형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있으며, 제1층(151)의 N형 불순물 농도는 소스 영역(103)보다 높을 수 있다.First, referring to FIG. 6, the first and second upper insulating layers 171 and 172, interlayer insulating layer 170, side spacers 109, and common source line 150 included in area A1 of FIG. 5 are shown. do. The common source line 150 may include a first layer 151 and a second layer 152. A side spacer 109 is disposed outside the side of the first layer 151 included in the common source line 150 so that the common source line 150 does not contact the gate electrode layer 130. The first layer 151 may be formed of polysilicon doped with N-type impurities, and the N-type impurity concentration of the first layer 151 may be higher than that of the source region 103.

본 발명의 실시예에 따른 공통 소스 라인(150)은, 금속 물질만으로 형성되는 경우에 비해 상대적으로 큰 저항 값을 가질 수 있다. 따라서, 본 발명의 실시예에서는 공통 소스 라인(150)의 큰 저항 값으로 인한 영향을 줄이기 위해, 공통 소스 라인(150)이 제1층(151)과 다른 물질로 형성되는 제2층(152)을 포함할 수 있다. 제2층(152)은 제1층(151)보다 우수한 도전성을 갖는 물질로 형성될 수 있다. 제2층(152)은 제1층(151)과 마찬가지로 제1 방향을 따라 연장되며, 상기 제1 방향에서 제1층(151)보다 긴 길이를 가질 수 있다.The common source line 150 according to an embodiment of the present invention may have a relatively large resistance value compared to a case where it is formed only of a metal material. Therefore, in an embodiment of the present invention, in order to reduce the influence of the large resistance value of the common source line 150, the common source line 150 is formed of a second layer 152 made of a material different from the first layer 151. may include. The second layer 152 may be formed of a material with better conductivity than the first layer 151. The second layer 152 extends along the first direction like the first layer 151, and may have a longer length than the first layer 151 in the first direction.

공통 소스 라인(150)의 제2층(152)은 배리어층(152a)과 금속층(152b)을 포함할 수 있다. 배리어층(152a)은 Ti, 또는 TiN 등의 물질로 형성될 수 있으며, 금속층(152b)은 텅스텐(W) 등의 물질로 형성될 수 있다. 일 실시예에서, 제2층(152)은 다마신(Damascene) 공정에 의해 형성될 수 있다.
The second layer 152 of the common source line 150 may include a barrier layer 152a and a metal layer 152b. The barrier layer 152a may be formed of a material such as Ti or TiN, and the metal layer 152b may be formed of a material such as tungsten (W). In one embodiment, the second layer 152 may be formed by a Damascene process.

다음으로, 도 7을 참조하면, 도 5의 A2 영역에 포함되는 게이트 전극층(133), 절연층(143, 144), 게이트 절연층(160)과, 채널 영역(CH)에 포함되는 매립 절연층(115) 및 채널층(110) 등이 도시된다. 채널층(110)은 환형 형상을 가질 수 있으며, 그 내부에는 매립 절연층(115)이 배치될 수 있다. 게이트 절연층(160)은 게이트 전극층(133)으로부터 채널층(110)까지 순차적으로 적층된 블록킹층(162), 전하 저장층(164), 및 터널링층(166)을 포함하는 구조를 가질 수 있다. Next, referring to FIG. 7, the gate electrode layer 133, insulating layers 143 and 144, and gate insulating layer 160 included in area A2 of FIG. 5, and the buried insulating layer included in the channel region CH. 115 and channel layer 110, etc. are shown. The channel layer 110 may have an annular shape, and a buried insulating layer 115 may be disposed therein. The gate insulating layer 160 may have a structure including a blocking layer 162, a charge storage layer 164, and a tunneling layer 166 sequentially stacked from the gate electrode layer 133 to the channel layer 110. .

게이트 절연층(160)을 이루는 상기 층들의 상대적인 두께는 도면에 도시된 것에 한정되지 않으며 다양하게 변화될 수 있다. 또한, 블록킹층(162)은 게이트 전극층(133)을 둘러싸는 형상을 갖고, 전하 저장층(164)과 터널링층(166)은 채널층(110)의 외주면에 배치되는 것으로 도시되었으나, 반드시 이러한 형태로 한정되는 것은 아니다.The relative thickness of the layers forming the gate insulating layer 160 is not limited to that shown in the drawing and may vary. In addition, the blocking layer 162 has a shape surrounding the gate electrode layer 133, and the charge storage layer 164 and the tunneling layer 166 are shown as being disposed on the outer peripheral surface of the channel layer 110, but they do not necessarily have this shape. It is not limited to.

블록킹층(162)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON) 또는 고유전율 유전 물질을 포함할 수 있다. 상기 고유전율 유전 물질은, 알루미늄 산화물(Al2O3), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 이트륨 산화물(Y2O3), 지르코늄 산화물(ZrO2), 지르코늄 실리콘 산화물(ZrSixOy), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 란탄 산화물(La2O3), 란탄 알루미늄 산화물(LaAlxOy), 란탄 하프늄 산화물(LaHfxOy), 하프늄 알루미늄 산화물(HfAlxOy), 및 프라세오디뮴 산화물(Pr2O3) 중 어느 하나일 수 있다. 도 7은 블록킹층(162)이 하나의 층을 포함하는 것으로 도시되었으나, 이와 달리 서로 다른 유전율을 갖는 고유전율층 및 저유전율층을 포함할 수도 있다. 이때, 저유전율층이 전하 저장층(164)에 접하도록 배치될 수 있다. 고유전율층은 터널링층(166)보다 고유전율을 갖는 물질로 이루어질 수 있으며, 저유전율층은 고유전율층보다 상대적으로 작은 유전 상수를 가지는 저유전율을 가지는 물질로 이루어질 수 있다. 저유전율층을 고유전율층의 측면에 배치함으로써, 배리어(barrier) 높이와 같은 에너지 밴드를 조절하여 비휘발성 메모리 장치의 특성, 예컨대 소거(erase) 특성을 향상시킬 수 있다.The blocking layer 162 may include silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), or a high-k dielectric material. The high dielectric constant dielectric material includes aluminum oxide (Al 2 O 3 ), tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), yttrium oxide (Y 2 O 3 ), zirconium oxide (ZrO 2 ), and zirconium silicon. Oxide ( ZrSi x O y ) , Hafnium oxide ( HfO 2 ) , Hafnium silicon oxide ( HfSi O y ), hafnium aluminum oxide (HfAl x O y ), and praseodymium oxide (Pr 2 O 3 ). Although the blocking layer 162 is shown in FIG. 7 as including one layer, it may also include a high dielectric constant layer and a low dielectric constant layer having different dielectric constants. At this time, the low dielectric constant layer may be placed in contact with the charge storage layer 164. The high dielectric constant layer may be made of a material that has a higher dielectric constant than the tunneling layer 166, and the low dielectric constant layer may be made of a material that has a low dielectric constant and a dielectric constant that is relatively smaller than that of the high dielectric constant layer. By disposing the low-k layer on the side of the high-k layer, the characteristics of the non-volatile memory device, such as erase characteristics, can be improved by adjusting the energy band such as the barrier height.

전하 저장층(164)은 전하 트랩층 또는 플로팅 게이트 도전막일 수 있다. 전하 저장층(164)이 플로팅 게이트인 경우에는, 예를 들어 LPCVD(Low Pressure Chemical Vapor Deposition)에 의하여 폴리실리콘을 증착하여 형성할 수 있다. 전하 저장층(164)이 전하 트랩층인 경우에는, 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 지르코늄 산화물(ZrO2), 탄탈륨 산화물(Ta2O3), 티타늄 산화물(TiO2), 하프늄 알루미늄 산화물(HfAlxOy), 하프늄 탄탈륨 산화물(HfTaxOy), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 질화물(AlxNy), 및 알루미늄 갈륨 질화물(AlGaxNy) 중 적어도 하나를 포함할 수 있다. The charge storage layer 164 may be a charge trap layer or a floating gate conductive layer. If the charge storage layer 164 is a floating gate, it can be formed by depositing polysilicon, for example, by low pressure chemical vapor deposition (LPCVD). When the charge storage layer 164 is a charge trap layer, silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), hafnium oxide (HfO 2 ), and zirconium oxide (ZrO 2 ). , tantalum oxide (Ta 2 O 3 ), titanium oxide (TiO 2 ), hafnium aluminum oxide (HfAl x O y ), hafnium tantalum oxide (HfTa x O y ), hafnium silicon oxide (HfSi x O y ), aluminum nitride ( Al x N y ), and aluminum gallium nitride (AlGa x N y ).

터널링층(166)은 실리콘 산화물(SiO2), 실리콘 질화물(Si3N4), 실리콘 산질화물(SiON), 하프늄 산화물(HfO2), 하프늄 실리콘 산화물(HfSixOy), 알루미늄 산화물(Al2O3), 및 지르코늄 산화물(ZrO2) 중 적어도 하나를 포함할 수 있다.
The tunneling layer 166 is made of silicon oxide (SiO 2 ), silicon nitride (Si 3 N 4 ), silicon oxynitride (SiON), hafnium oxide (HfO 2 ), hafnium silicon oxide (HfSi x O y ), and aluminum oxide (Al 2 O 3 ), and zirconium oxide (ZrO 2 ).

이하, 도 8A 내지 도 8D 및 도 9를 참조하여 본 발명의 실시예에 따른 메모리 장치(200)를 설명하기로 한다. 도 8A 내지 도 8D는 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 사시도이며, 도 9는 도 8A에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다.Hereinafter, the memory device 200 according to an embodiment of the present invention will be described with reference to FIGS. 8A to 8D and FIG. 9. FIGS. 8A to 8D are perspective views showing a portion of a memory device according to an embodiment of the present invention, and FIG. 9 is a cross-sectional view showing a portion of a memory device according to an embodiment shown in FIG. 8A.

도 8A 및 도 9를 참조하면, 본 발명의 실시예에 따른 메모리 장치(200)는 기판(201), 기판(201) 상에 교대로 적층되는 복수의 게이트 전극층(231-238: 230)과 복수의 절연층(241-249: 240), 복수의 게이트 전극층(230)을 관통하며 기판(201)에 수직하는 방향으로 연장되는 복수의 채널 영역(CH)과 복수의 더미 채널 영역(DCH) 등을 포함할 수 있다. 복수의 채널 영역(CH) 각각은 채널층(210), 매립 절연층(215), 드레인 영역(213) 등을 포함할 수 있다. 앞서 설명한 실시예에 따른 메모리 장치(100)와 달리, 도 8A 및 도 9에 도시한 실시예에서 각 채널 영역(CH) 내에는 에피택시층이 형성되지 않을 수 있다. Referring to Figures 8A and 9, the memory device 200 according to an embodiment of the present invention includes a substrate 201, a plurality of gate electrode layers 231-238: 230 alternately stacked on the substrate 201, and a plurality of gate electrode layers 231-238: 230. an insulating layer (241-249: 240), a plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) penetrating through the plurality of gate electrode layers 230 and extending in a direction perpendicular to the substrate 201. It can be included. Each of the plurality of channel regions CH may include a channel layer 210, a buried insulating layer 215, a drain region 213, etc. Unlike the memory device 100 according to the previously described embodiment, in the embodiment shown in FIGS. 8A and 9, an epitaxial layer may not be formed within each channel region CH.

복수의 게이트 전극층(230)과 채널층(210) 사이에는 게이트 절연층(260)이 배치될 수 있다. 게이트 절연층(260)은 게이트 전극층(230)으로부터 순서대로 배치되는 블록킹층(262), 전하 저장층(264), 및 터널링층(266) 등을 포함할 수 있다. 도 8A 및 도 9에 도시한 실시예에서 블록킹층(262)은 게이트 전극층(230)을 둘러싸는 형태로, 전하 저장층(264)과 터널링층(266)은 채널층(210)을 둘러싸는 형태로 도시되었으나, 반드시 이와 같은 형태로 한정되지는 않는다.A gate insulating layer 260 may be disposed between the plurality of gate electrode layers 230 and the channel layer 210. The gate insulating layer 260 may include a blocking layer 262, a charge storage layer 264, and a tunneling layer 266, which are arranged in order from the gate electrode layer 230. In the embodiment shown in FIGS. 8A and 9, the blocking layer 262 surrounds the gate electrode layer 230, and the charge storage layer 264 and tunneling layer 266 surround the channel layer 210. It is shown as, but is not necessarily limited to this form.

복수의 게이트 전극층(230)은 기판(201)에 수직하는 방향(Z축 방향) 및 제1 방향(X축 방향)을 따라 연장되는 공통 소스 라인(250)과 측면 스페이서(209)에 의해 복수의 영역으로 분할될 수 있다. 공통 소스 라인(250)은 서로 다른 물질로 형성되는 복수의 층(251, 252, 253)을 포함할 수 있다. 공통 소스 라인(250)에 포함되는 복수의 층(251, 252, 253) 가운데 적어도 일부는, 소스 영역(203)과 같은 도전형의 불순물을 갖는 폴리 실리콘으로 형성될 수 있다. 일 실시예에서, 공통 소스 라인(250)의 제1층(251)과 소스 영역(203)은, N형 불순물을 포함할 수 있다. 또한, 제1층(251)의 N형 불순물 농도는 소스 영역(203)의 N형 불순물 농도보다 높을 수 있다.The plurality of gate electrode layers 230 are formed by a common source line 250 and a side spacer 209 extending along a direction perpendicular to the substrate 201 (Z-axis direction) and a first direction (X-axis direction). It can be divided into areas. The common source line 250 may include a plurality of layers 251, 252, and 253 made of different materials. At least a portion of the plurality of layers 251, 252, and 253 included in the common source line 250 may be formed of polysilicon having impurities of the same conductivity type as the source region 203. In one embodiment, the first layer 251 and the source region 203 of the common source line 250 may include N-type impurities. Additionally, the N-type impurity concentration of the first layer 251 may be higher than the N-type impurity concentration of the source region 203.

N형 불순물을 갖는 폴리 실리콘으로 형성되는 제1층(251)은, 그 측면에 위치하는 측면 스페이서(209)보다 Z축 방향에서 더 낮은 높이를 가질 수 있다. 도 8A 및 도 9를 참조하면, 제1층(251)의 상면에는 제2층(252)과 제3층(253)이 배치될 수 있으며, 제2층(252)은 측면 스페이서(209) 사이에 마련될 수 있다. 제2층(252)과 제3층(253)은 제1층(251)과 다른 물질, 예를 들어 금속, 금속 실리사이드 등의 물질로 형성될 수 있다. 제2층(252)의 상면은, 층간 절연층(270) 및 측면 스페이서(209)의 상면과 같은 레벨에 위치하여 공면(co-planar)을 형성할 수 있다.The first layer 251 formed of polysilicon having N-type impurities may have a lower height in the Z-axis direction than the side spacer 209 located on the side thereof. Referring to FIGS. 8A and 9, a second layer 252 and a third layer 253 may be disposed on the upper surface of the first layer 251, and the second layer 252 is between the side spacers 209. It can be provided in . The second layer 252 and the third layer 253 may be formed of a material different from the first layer 251, such as metal or metal silicide. The top surface of the second layer 252 may be located at the same level as the top surfaces of the interlayer insulating layer 270 and the side spacer 209 to form a co-planar surface.

제3층(253)은 제2층(252)의 상면에 배치될 수 있다. 제2층(252)과 제3층(253)은 제1층(251)과 마찬가지로 제1 방향(X축 방향)을 따라 연장될 수 있다. 일 실시예에서, 제2층(252)과 제3층(253)은 제1 방향에서 제1층(251)보다 길게 연장될 수 있다. 제1층(251)보다 길게 제2층(252)과 제3층(253)을 형성함으로써, N형 불순물을 갖는 폴리 실리콘으로 형성된 제1층(251)의 큰 저항 성분을 상쇄할 수 있다.The third layer 253 may be disposed on the upper surface of the second layer 252. The second layer 252 and the third layer 253 may extend along the first direction (X-axis direction) like the first layer 251. In one embodiment, the second layer 252 and the third layer 253 may extend longer than the first layer 251 in the first direction. By forming the second layer 252 and the third layer 253 longer than the first layer 251, the large resistance component of the first layer 251 made of polysilicon with N-type impurities can be offset.

제2층(252)과 제3층(253) 각각은 Ti, TiN, W 등으로 형성되는 복수의 층을 포함할 수 있으며, 다마신 공정으로 형성될 수 있다. 제2층(252)과 제3층(253)의 형성 방법은 이후 상세히 후술하기로 한다.
Each of the second layer 252 and the third layer 253 may include a plurality of layers made of Ti, TiN, W, etc., and may be formed through a damascene process. The method of forming the second layer 252 and the third layer 253 will be described in detail later.

도 9를 참조하면, 메모리 장치(200)는 셀 영역(C)과 주변 회로 영역(P)을 포함할 수 있다. 셀 영역(C)은 복수의 게이트 전극층(230)과 게이트 절연층(260) 및 채널 영역(210) 등에 의해 제공되는 메모리 셀(MC1-MCn)이 배치되는 영역일 수 있다. 한편, 주변 회로 영역(P)은 메모리 장치(200)를 구동하기 위한 주변 회로 소자(290)들이 배치되는 영역일 수 있다. 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 형성되는 층간 절연층(270)은, 주변 회로 소자(290)와 복수의 게이트 전극층(230) 상부에 마련될 수 있다.Referring to FIG. 9 , the memory device 200 may include a cell area (C) and a peripheral circuit area (P). The cell region C may be an area where memory cells MC1 to MCn provided by a plurality of gate electrode layers 230, a gate insulating layer 260, and a channel region 210 are disposed. Meanwhile, the peripheral circuit area P may be an area where peripheral circuit elements 290 for driving the memory device 200 are disposed. The interlayer insulating layer 270 formed across the cell region C and the peripheral circuit region P may be provided on the peripheral circuit element 290 and the plurality of gate electrode layers 230.

주변 회로 소자(290)는 층간 절연층(270)을 관통하는 주변 컨택(275)과 연결되며, 주변 컨택(275)은 컨택 금속층(283)과 연결될 수 있다. 컨택 금속층(283)은 상부 절연층(271, 272) 내에 배치되는 배선 라인(M0)과 배선 컨택(C0)을 통해 연결될 수 있다. The peripheral circuit element 290 may be connected to a peripheral contact 275 penetrating the interlayer insulating layer 270, and the peripheral contact 275 may be connected to the contact metal layer 283. The contact metal layer 283 may be connected to the wiring line M0 and the wiring contact C0 disposed in the upper insulating layers 271 and 272.

컨택 금속층(283)은 공통 소스 라인(250)의 제2층(252)상면 위에 마련되는 제3층(253)과 같은 두께를 가질 수 있으며, 따라서 컨택 금속층(283)의 상면은, 제3층(253)의 상면과 공면(co-planar)을 형성할 수 있다. 또한, 제1 상부 절연층(271)의 상면도, 제3층(253)의 상면과 공면을 형성할 수 있다. 이는, 컨택 금속층(283)과 제3층(253)이 동일한 공정에서 형성되기 때문이며, 이에 대해서는 추후 상세히 설명하기로 한다.The contact metal layer 283 may have the same thickness as the third layer 253 provided on the top surface of the second layer 252 of the common source line 250, and therefore the top surface of the contact metal layer 283 is the third layer 253. It can form a co-planar surface with the top surface of (253). Additionally, the top surface of the first upper insulating layer 271 may be coplanar with the top surface of the third layer 253. This is because the contact metal layer 283 and the third layer 253 are formed in the same process, which will be described in detail later.

복수의 채널 영역(CH) 각각은 채널층(210), 매립 절연층(215), 및 드레인 영역(213) 등을 포함하며, 드레인 영역(213)은 스터드(S)를 통해 복수의 배선 라인(M0) 중 적어도 하나와 연결될 수 있다. 셀 영역(C)에 형성되는 복수의 배선 라인(M0) 각각은 그 상부에 마련되는 비트 라인(BIT LINE)과 전기적으로 연결될 수 있다. 복수의 배선 라인(M0) 각각은, 서로 다른 비트 라인(BIT LINE)에 연결될 수 있다. 한편, 복수의 채널 영역(CH)과 달리, 복수의 더미 채널 영역(DCH)은 스터드(S)와 연결되지 않을 수 있다.
Each of the plurality of channel regions (CH) includes a channel layer 210, a buried insulating layer 215, and a drain region 213, and the drain region 213 is connected to a plurality of wiring lines ( It can be connected to at least one of M0). Each of the plurality of wiring lines M0 formed in the cell area C may be electrically connected to a bit line provided above. Each of the plurality of wiring lines M0 may be connected to a different bit line (BIT LINE). Meanwhile, unlike the plurality of channel areas (CH), the plurality of dummy channel areas (DCH) may not be connected to the stud (S).

다음으로 도 8B 내지 도 8D를 참조하여, 서로 다른 실시예에 따른 메모리 장치(200A, 200B, 200C)를 설명하기로 한다. 도 8B 내지 도 8D에 도시한 실시예에 따른 메모리 장치(200A, 200B, 200C)에서, 도 8A에 도시한 실시예에 따른 메모리 장치(200)와 동일, 유사한 부분에 대한 설명은 생략될 수 있다. Next, memory devices 200A, 200B, and 200C according to different embodiments will be described with reference to FIGS. 8B to 8D. In the memory devices 200A, 200B, and 200C according to the embodiments shown in FIGS. 8B to 8D, descriptions of parts that are the same or similar to those of the memory device 200 according to the embodiments shown in FIG. 8A may be omitted. .

도 8B를 참조하면, 메모리 장치(200A)는 제1 내지 제3층(251A, 252A, 253)을 갖는 공통 소스 라인을 포함할 수 있다. 제1 내지 제3층(251A, 252A, 253) 중 적어도 일부는 서로 다른 물질로 형성될 수 있다. 일 실시예에서, 제1층(251A)은 N형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있으며, 제2층(252A)과 제3층(253)은 금속, 금속 실리사이드, 금속 화합물 등으로 형성될 수 있다.Referring to FIG. 8B, the memory device 200A may include a common source line having first to third layers 251A, 252A, and 253. At least some of the first to third layers 251A, 252A, and 253 may be formed of different materials. In one embodiment, the first layer 251A may be formed of polysilicon doped with N-type impurities, and the second layer 252A and third layer 253 may be formed of metal, metal silicide, metal compound, etc. It can be.

도 8B에 도시한 실시예에서, 제2층(252A)의 두께는 도 8A에 도시한 실시예에서 보다 작을 수 있다. 즉, 제2층(252A)의 저면은 최상단에 위치한 게이트 전극층(283)의 상면보다 Z축 방향에서 상부에 위치할 수 있다.In the embodiment shown in Figure 8B, the thickness of the second layer 252A may be less than in the embodiment shown in Figure 8A. That is, the bottom surface of the second layer 252A may be located above the top surface of the gate electrode layer 283 located at the top in the Z-axis direction.

다음으로 도 8C를 참조하면, 메모리 장치(200B)의 공통 소스 라인은 제1 내지 제3층(251B, 252B, 253)을 포함할 수 있다. 도 8C에 도시한 실시예에서, 제2층(252B)의 두께는 도 8A 및 도 8B에 도시한 실시예에 따른 경우보다 클 수 있다. 제2층(252B)의 저면은 최상단에 위치한 게이트 전극층(283)의 저면보다 Z축 방향에서 하부에 위치할 수 있다.Next, referring to FIG. 8C, the common source line of the memory device 200B may include first to third layers 251B, 252B, and 253. In the embodiment shown in Figure 8C, the thickness of the second layer 252B may be greater than that according to the embodiment shown in Figures 8A and 8B. The bottom of the second layer 252B may be located lower in the Z-axis direction than the bottom of the gate electrode layer 283 located at the top.

도 8D를 참조하면, 메모리 장치(200C)의 공통 소스 라인은 제1 내지 제3층(251C, 252C, 253)을 포함할 수 있다. 도 8D에 도시한 실시예에서, 제2층(252C)의 저면은, 복수의 게이트 전극층(230)과 절연층(240)으로 이루어진 게이트 구조체의 중간 영역에 위치할 수 있다. 즉, 제2층(252C)의 두께가 도 8A 내지 도 8C에 도시한 다른 실시예에 따른 제2층(252, 252A, 252B)의 경우보다 클 수 있다. 따라서, N형 불순물을 갖는 폴리 실리콘으로 형성되는 제1층(251C)의 두께가 상대적으로 작아지며, 폴리 실리콘의 높은 저항 성분에 의한 영향을 효과적으로 보상할 수 있다.
Referring to FIG. 8D, the common source line of the memory device 200C may include first to third layers 251C, 252C, and 253. In the embodiment shown in FIG. 8D, the bottom of the second layer 252C may be located in the middle region of the gate structure composed of a plurality of gate electrode layers 230 and an insulating layer 240. That is, the thickness of the second layer 252C may be greater than that of the second layers 252, 252A, and 252B according to other embodiments shown in FIGS. 8A to 8C. Accordingly, the thickness of the first layer 251C formed of polysilicon with N-type impurities is relatively small, and the influence of the high resistance component of polysilicon can be effectively compensated.

도 10은 도 9에 도시한 메모리 장치의 B1 영역을 확대 도시한 도이다.FIG. 10 is an enlarged view of area B1 of the memory device shown in FIG. 9.

도 10을 참조하면, 도 9의 B1 영역에 포함되는 제1 및 제2 상부 절연층(271, 272), 층간 절연층(270), 측면 스페이서(209) 및 공통 소스 라인(250)에 포함되는 제1 내지 제3층(251, 252, 253)이 도시된다. 제1층(251)과 제2층(252)의 측면 외부에는 측면 스페이서(209)가 배치되어 공통 소스 라인(250)이 게이트 전극층(230)과 접촉하지 않을 수 있다. 제1 내지 제3층(251, 252, 253) 중 적어도 일부는 N형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있으며, 상기 폴리 실리콘의 N형 불순물 농도는 소스 영역(203)보다 높을 수 있다.Referring to FIG. 10, the first and second upper insulating layers 271 and 272, the interlayer insulating layer 270, the side spacer 209, and the common source line 250 included in the B1 region of FIG. 9. First to third layers 251, 252, and 253 are shown. Side spacers 209 are disposed outside the sides of the first layer 251 and the second layer 252 so that the common source line 250 does not contact the gate electrode layer 230. At least a portion of the first to third layers 251, 252, and 253 may be formed of polysilicon doped with N-type impurities, and the N-type impurity concentration of the polysilicon may be higher than that of the source region 203.

본 발명의 실시예에 따른 공통 소스 라인(250)은, 금속 물질만으로 형성되는 경우에 비해 상대적으로 큰 저항 값을 가질 수 있다. 따라서, 본 발명의 실시예에서는 공통 소스 라인(250)의 제1층(251)에 포함되는 폴리 실리콘의 저항으로 인한 영향을 줄이기 위해, 제1층(251)의 상면에 금속 물질을 포함하는 제2 및 제3층(252, 253)을 배치할 수 있다. 제2 및 제3층(252, 253) 각각은 제1층(251)과 마찬가지로 제1 방향을 따라 연장되며, 상기 제1 방향에서 제1층(251)보다 긴 길이를 가질 수 있다.The common source line 250 according to an embodiment of the present invention may have a relatively large resistance value compared to a case where it is formed only of a metal material. Therefore, in an embodiment of the present invention, in order to reduce the influence of the resistance of polysilicon included in the first layer 251 of the common source line 250, a metal material is formed on the upper surface of the first layer 251. The second and third layers (252, 253) can be placed. Each of the second and third layers 252 and 253 extends along the first direction like the first layer 251, and may have a length longer than the first layer 251 in the first direction.

제2 및 제3층(252, 253) 각각은 복수의 층을 포함할 수 있다. 일 실시예에서, 제2층(252)은 배리어층(252a)과, 배리어층(252a) 상에 형성되는 금속층(252b)을 포함할 수 있다. 제3층(253) 역시 배리어층(253a)과, 배리어층(253a) 상에 형성되는 금속층(2553b)을 포함할 수 있다. 배리어층(252a, 253a)은 Ti/TiN 등의 물질로 형성될 수 있으며, 금속층(252b, 253b)은 텅스텐(W) 등의 물질로 형성될 수 있다. 제2층(252)과 제3층(253) 각각의 두께는, 다양하게 변형될 수 있다.
Each of the second and third layers 252 and 253 may include a plurality of layers. In one embodiment, the second layer 252 may include a barrier layer 252a and a metal layer 252b formed on the barrier layer 252a. The third layer 253 may also include a barrier layer 253a and a metal layer 2553b formed on the barrier layer 253a. The barrier layers 252a and 253a may be formed of a material such as Ti/TiN, and the metal layers 252b and 253b may be formed of a material such as tungsten (W). The thickness of each of the second layer 252 and the third layer 253 may be varied in various ways.

도 11은 본 발명의 실시예에 따른 메모리 장치의 일부를 도시한 사시도이며, 도 12는 도 11에 도시한 실시예에 따른 메모리 장치의 일부를 도시한 단면도이다.FIG. 11 is a perspective view showing a part of a memory device according to an embodiment of the present invention, and FIG. 12 is a cross-sectional view showing a part of the memory device according to the embodiment shown in FIG. 11.

도 11 및 도 12를 함께 참조하면, 본 발명의 실시예에 따른 메모리 장치(300)는 셀 영역(C)이 주변 회로 영역(P)의 상부에 배치되는 COP(Cell-On-Peri) 구조를 가질 수 있다. 한편, 본 발명의 다른 실시예에서, 주변 회로 영역(P)이 셀 영역(C)의 상부에 배치되는 POC(Peri-On-Cell) 구조로 메모리 장치가 구현될 수도 있다.Referring to FIGS. 11 and 12 together, the memory device 300 according to an embodiment of the present invention has a COP (Cell-On-Peri) structure in which the cell area (C) is disposed on top of the peripheral circuit area (P). You can have it. Meanwhile, in another embodiment of the present invention, the memory device may be implemented in a POC (Peri-On-Cell) structure in which the peripheral circuit area (P) is disposed on top of the cell area (C).

메모리 장치(300)는 제1 기판(301)과 제2 기판(302)을 포함할 수 있다. 제1 기판(301)은 셀 영역(C)에, 제2 기판(302)은 주변 회로 영역(P)에 포함될 수 있다. 제2 기판(302) 상에는 복수의 주변 회로 소자(390) 및 제2 층간 절연층(396)이 마련될 수 있다. 복수의 주변 회로 소자(390)는 활성 영역(391), 수평 게이트 전극(392), 수평 게이트 절연층(393), 및 수평 스페이서(394) 등을 포함할 수 있으며, 복수의 주변 회로 소자(390) 사이에는 소자 분리막(397)이 마련될 수 있다.The memory device 300 may include a first substrate 301 and a second substrate 302. The first substrate 301 may be included in the cell area (C), and the second substrate 302 may be included in the peripheral circuit area (P). A plurality of peripheral circuit elements 390 and a second interlayer insulating layer 396 may be provided on the second substrate 302. The plurality of peripheral circuit elements 390 may include an active region 391, a horizontal gate electrode 392, a horizontal gate insulating layer 393, and a horizontal spacer 394. ) A device isolation film 397 may be provided between them.

복수의 주변 회로 소자(390)는 주변 배선 라인(395)과 연결되며, 주변 배선 라인(395)은 제2 층간 절연층(396) 내에 매립될 수 있다. 제2 층간 절연층(396)은 실리콘 산화물 또는 실리콘 질화물 등의 절연성 물질로 형성될 수 있다. 제2 층간 절연층(396)의 상면 위에는 제1 기판(301)이 배치될 수 있으며, 제1 기판(301)은 제2 기판(302)과 다른 결정 구조를 가질 수 있다.The plurality of peripheral circuit elements 390 are connected to peripheral wiring lines 395, and the peripheral wiring lines 395 may be buried in the second interlayer insulating layer 396. The second interlayer insulating layer 396 may be formed of an insulating material such as silicon oxide or silicon nitride. A first substrate 301 may be disposed on the upper surface of the second interlayer insulating layer 396, and the first substrate 301 may have a crystal structure different from that of the second substrate 302.

셀 영역(C)은 제1 기판(301) 상에 교대로 적층되는 복수의 게이트 전극층(331-338: 330)과 복수의 절연층(341-349: 340), 제1 기판(301)의 상면에 수직하게 연장되는 복수의 채널 영역(CH)과 복수의 더미 채널 영역(DCH) 등을 포함할 수 있다. 복수의 채널 영역(CH)의 구성은, 앞서 설명한 다른 실시예에 따른 메모리 장치(100)와 유사할 수 있다.The cell region C includes a plurality of gate electrode layers (331-338: 330) and a plurality of insulating layers (341-349: 340) alternately stacked on the first substrate (301), and the upper surface of the first substrate (301). It may include a plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) extending perpendicularly to the . The configuration of the plurality of channel regions (CH) may be similar to the memory device 100 according to another embodiment described above.

제1 기판(301)에는 N형 불순물을 갖는 소스 영역(303)이 형성되며, 소스 영역(303) 상에는 공통 소스 라인(350)과 측면 스페이서(309)가 마련될 수 있다. 공통 소스 라인(350)과 측면 스페이서(309)는 제1 방향(X축 방향)을 따라 연장될 수 있으며, 공통 소스 라인(350)과 측면 스페이서(309)에 의해 복수의 게이트 전극층(330)이 복수의 영역으로 나눠질 수 있다.A source region 303 containing N-type impurities is formed in the first substrate 301, and a common source line 350 and a side spacer 309 may be provided on the source region 303. The common source line 350 and the side spacer 309 may extend along a first direction (X-axis direction), and a plurality of gate electrode layers 330 may be formed by the common source line 350 and the side spacer 309. It can be divided into multiple areas.

공통 소스 라인(350)의 제1층(351)은 금속 물질이 아닌, N형 불순물로 도핑된 폴리 실리콘으로 형성될 수 있다. 일 실시예에서, 제1층(351)의 N형 불순물 농도는 소스 영역(303)의 불순물 농도보다 높을 수 있다. 금속보다 높은 저항 특성을 갖는 폴리 실리콘의 단점을 보완하기 위해, 제1층(351)의 상면에 제2층(352)이 형성될 수 있다. 제2층(352)은 금속을 포함하며, 제1층(351)의 상면에 부착되어 제1 방향을 따라 연장될 수 있다. 제1 방향에서, 제2층(352)은 제1층(351)보다 길 수 있다.
The first layer 351 of the common source line 350 may be formed of polysilicon doped with N-type impurities rather than a metal material. In one embodiment, the N-type impurity concentration of the first layer 351 may be higher than the impurity concentration of the source region 303. To compensate for the disadvantages of polysilicon, which has higher resistance characteristics than metal, a second layer 352 may be formed on the top surface of the first layer 351. The second layer 352 includes metal, and may be attached to the upper surface of the first layer 351 and extend along the first direction. In the first direction, the second layer 352 may be longer than the first layer 351.

도 13 내지 도 36은 도 3 내지 도 7에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.FIGS. 13 to 36 are diagrams provided to explain the manufacturing method of the memory device shown in FIGS. 3 to 7.

우선 도 13 및 도 14를 참조하면, 도 14는 도 13의 I-I` 방향의 단면을 도시한 단면도일 수 있다. 기판(101) 상에 셀 영역(C)과 주변 회로 영역(P)이 정의될 수 있으며, 주변 회로 영역(P)에 복수의 주변 회로 소자(190)를 형성할 수 있다. 주변 회로 소자(190)는 활성 영역(191)과 수평 게이트 전극(192)을 포함할 수 있으며, 수평 게이트 전극(192)과 기판(101) 사이에는 수평 게이트 절연층(193)이 마련될 수 있다. 수평 게이트 전극(192)의 측면에는 수평 스페이서(194)가 형성되며, 활성 영역(191)은 소자 분리막(195)을 제외한 나머지 영역에 형성될 수 있다.First, referring to FIGS. 13 and 14, FIG. 14 may be a cross-sectional view showing a cross-section taken along the line II′ of FIG. 13. A cell area (C) and a peripheral circuit area (P) may be defined on the substrate 101, and a plurality of peripheral circuit elements 190 may be formed in the peripheral circuit area (P). The peripheral circuit element 190 may include an active region 191 and a horizontal gate electrode 192, and a horizontal gate insulating layer 193 may be provided between the horizontal gate electrode 192 and the substrate 101. . A horizontal spacer 194 is formed on the side of the horizontal gate electrode 192, and the active area 191 may be formed in the remaining area excluding the device isolation layer 195.

기판(101)은 단결정 실리콘 기판일 수 있으며, 제1 도전형의 불순물로 도핑된 웰 영역을 적어도 하나 포함할 수 있다. 상기 웰 영역 상에 복수의 주변 회로 소자(190)가 형성될 수 있으며, 셀 영역(C) 하부에 위치하는 웰 영역은 P형 불순물로 도핑된 영역일 수 있다.The substrate 101 may be a single crystal silicon substrate and may include at least one well region doped with an impurity of the first conductivity type. A plurality of peripheral circuit elements 190 may be formed on the well region, and the well region located below the cell region C may be a region doped with P-type impurities.

도 15 및 도 16을 참조하면, 기판(101) 상에 복수의 희생층(121-128: 120)과 복수의 절연층(141-149: 140) 및 층간 절연층(170)을 형성할 수 있다. 복수의 희생층(120)과 절연층(140)은, 셀 영역(C)과 주변 회로 영역(P)에 걸쳐서 형성된 후, 셀 영역(C)을 제외한 영역에서는 제거될 수 있다. 층간 절연층(170)은 주변 회로 영역(P) 및 셀 영역(C)에 형성되며, 특히 셀 영역(C)에서는 복수의 희생층(120)과 절연층(140) 상에 형성될 수 있다. 15 and 16, a plurality of sacrificial layers (121-128: 120), a plurality of insulating layers (141-149: 140), and an interlayer insulating layer (170) can be formed on the substrate 101. . The plurality of sacrificial layers 120 and the insulating layer 140 may be formed over the cell area C and the peripheral circuit area P and then removed from areas other than the cell area C. The interlayer insulating layer 170 is formed in the peripheral circuit area (P) and the cell area (C), and in particular, may be formed on the plurality of sacrificial layers 120 and the insulating layer 140 in the cell area (C).

복수의 희생층(120)은 복수의 절연층(140)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시예에서, 복수의 절연층(140)이 실리콘 산화물로 형성되는 경우, 복수의 희생층(120)은 실리콘 질화물로 형성될 수 있다. 따라서, 이후 공정에서 복수의 절연층(140)을 잔존시키면서 복수의 희생층(120)만을 제거할 수 있다. 복수의 희생층(120)과 절연층(140)의 개수 및 두께는 실시예에 따라 다양하게 변형될 수 있다. 도 16에 도시한 실시예에서, 복수의 희생층(120)과 절연층(140)은 서로 실질적으로 동일한 두께를 갖는 것으로 도시되었으나, 이와 달리 일부의 희생층(120) 또는 절연층(140)이 서로 다른 두께를 가질 수도 있다.The plurality of sacrificial layers 120 may include a plurality of insulating layers 140 and a material having a predetermined etch selectivity. In one embodiment, when the plurality of insulating layers 140 are formed of silicon oxide, the plurality of sacrificial layers 120 may be formed of silicon nitride. Therefore, in a subsequent process, only the plurality of sacrificial layers 120 can be removed while the plurality of insulating layers 140 remain. The number and thickness of the plurality of sacrificial layers 120 and the insulating layer 140 may vary depending on the embodiment. In the embodiment shown in FIG. 16, the plurality of sacrificial layers 120 and the insulating layer 140 are shown as having substantially the same thickness, but, unlike this, some of the sacrificial layers 120 or the insulating layer 140 are They may have different thicknesses.

층간 절연층(170)은 실리콘 산화물 등의 절연 물질을 포함하며, HDP(High Density Plasma) 산화막 또는 TEOS(Tetra-Ethyl-Ortho-Silicate) 산화막 등을 포함할 수 있다. 제조 공정에 따라 층간 절연층(170)은 여러 단계로 나눠서 형성될 수도 있다. 일 실시예에서, 복수의 주변 회로 소자(190)를 직접 커버하는 하부의 층간 절연층(170)은 갭 필링(gap filling) 특성이 우수한 HDP 산화막으로, 상부의 층간 절연층(170)은 증착 속도가 빠른 TEOS 산화막으로 형성될 수 있다.The interlayer insulating layer 170 includes an insulating material such as silicon oxide, and may include a High Density Plasma (HDP) oxide film or a Tetra-Ethyl-Ortho-Silicate (TEOS) oxide film. Depending on the manufacturing process, the interlayer insulating layer 170 may be formed in several stages. In one embodiment, the lower interlayer insulating layer 170, which directly covers the plurality of peripheral circuit elements 190, is an HDP oxide film with excellent gap filling characteristics, and the upper interlayer insulating layer 170 is a deposition rate film. can be formed as a fast TEOS oxide film.

도 17 및 도 18을 참조하면, 층간 절연층(170)의 상면으로부터 분리 절연층(155)이 형성될 수 있다. 분리 절연층(155)은 층간 절연층(170) 또는 복수의 절연층(140)과 마찬가지로 실리콘 산화물 등의 절연물질을 포함할 수 있다. 일 실시예에서, 분리 절연층(155)은 복수의 희생층(120)과 소정의 식각 선택비를 갖는 물질을 포함할 수 있다.Referring to FIGS. 17 and 18 , a separation insulating layer 155 may be formed from the upper surface of the interlayer insulating layer 170. The isolation insulating layer 155 may include an insulating material such as silicon oxide, similar to the interlayer insulating layer 170 or the plurality of insulating layers 140. In one embodiment, the isolation insulating layer 155 may include a plurality of sacrificial layers 120 and a material having a predetermined etch selectivity.

분리 절연층(155)은 적어도 하나의 희생층(128)을 복수의 영역으로 분할할 수 있다. 분리 절연층(155)에 의해 분할되는 희생층(128)은 이후 공정에서 스트링 선택 트랜지스터(SST)의 게이트 전극층으로 치환되는 층일 수 있다. The separation insulating layer 155 may divide at least one sacrificial layer 128 into a plurality of regions. The sacrificial layer 128 divided by the isolation insulating layer 155 may be a layer that is replaced by the gate electrode layer of the string select transistor (SST) in a later process.

다음으로 도 19 및 도 20을 참조하면, 복수의 채널 영역(CH) 및 복수의 더미 채널 영역(DCH)이 형성될 수 있다. 채널 영역(CH)과 더미 채널 영역(DCH)은 복수의 희생층(120)과 절연층(140) 및 층간 절연층(170)을 관통할 수 있다. 도 19를 참조하면, 더미 채널 영역(DCH)은 분리 절연층(155)을 관통하도록 형성될 수 있으며, 분리 절연층(155)이 형성되지 않은 다른 위치에도 배치될 수 있다. 더미 채널 영역(DCH)과 채널 영역(CH)의 개수 및 위치는 도 19 및 도 20에 도시한 것으로 한정되지 않으며, 다양하게 변형될 수 있다Next, referring to FIGS. 19 and 20, a plurality of channel regions (CH) and a plurality of dummy channel regions (DCH) may be formed. The channel region CH and the dummy channel region DCH may penetrate the plurality of sacrificial layers 120, the insulating layer 140, and the interlayer insulating layer 170. Referring to FIG. 19, the dummy channel region DCH may be formed to penetrate the isolation insulating layer 155, and may be disposed in other locations where the isolation insulating layer 155 is not formed. The number and location of the dummy channel area (DCH) and channel area (CH) are not limited to those shown in FIGS. 19 and 20 and may be modified in various ways.

도 20을 참조하면, 채널 영역(CH)은 채널층(110), 매립 절연층(115), 드레인 영역(113) 및 에피택시층(111) 등을 포함할 수 있으며, 더미 채널 영역(DCH)도 이와 유사한 구조를 가질 수 있다. 채널층(110)의 외곽에는 터널링층(166)과 전하 저장층(164)이 배치될 수 있다.Referring to FIG. 20, the channel region (CH) may include a channel layer 110, a buried insulating layer 115, a drain region 113, and an epitaxial layer 111, and a dummy channel region (DCH). may also have a similar structure. A tunneling layer 166 and a charge storage layer 164 may be disposed on the outside of the channel layer 110.

더미 채널 영역(DCH)과 채널 영역(CH)을 형성하기 위해, 층간 절연층(170), 복수의 희생층(120) 및 절연층(140)을 관통하는 채널 홀이 먼저 형성될 수 있다. 채널 홀은 기판(101)을 소정의 깊이만큼 파고 들어가도록 형성될 수 있다. 따라서, 채널 홀 하부에서 기판(101)의 일부 영역이 노출될 수 있다. 채널 홀 하부에서 노출된 기판(101)의 일부 영역을 시드(Seed)로 이용하는 선택적 에피택시 공정을 이용하여 에피택시층(111)을 형성할 수 있다. To form the dummy channel region (DCH) and the channel region (CH), a channel hole penetrating the interlayer insulating layer 170, the plurality of sacrificial layers 120, and the insulating layer 140 may first be formed. The channel hole may be formed to penetrate the substrate 101 to a predetermined depth. Accordingly, a portion of the substrate 101 may be exposed below the channel hole. The epitaxial layer 111 can be formed using a selective epitaxy process that uses a portion of the substrate 101 exposed at the bottom of the channel hole as a seed.

에피택시층(111)을 형성한 후, ALD, 또는 CVD 공정을 이용하여 채널 홀 내부에 전하 저장층(164)과 터널링층(166)을 형성하고, 터널링층(166)의 내측에 채널층(110)을 형성할 수 있다. 채널층(110)은 상기 채널 홀의 직경의 약 1/50 내지 1/5 의 두께를 가질 수 있다. 채널층(110)은 소정의 불순물을 갖는 폴리실리콘 등으로 형성될 수 있다.After forming the epitaxial layer 111, a charge storage layer 164 and a tunneling layer 166 are formed inside the channel hole using an ALD or CVD process, and a channel layer ( 110) can be formed. The channel layer 110 may have a thickness of about 1/50 to 1/5 of the diameter of the channel hole. The channel layer 110 may be formed of polysilicon or the like having certain impurities.

채널층(110)은 내부가 비어 있는 환형(annular) 형상을 가질 수 있으며, 채널층(110) 내부에는 매립 절연층(115)이 형성될 수 있다. 선택적으로, 매립 절연층(115)을 형성하기 전에, 채널층(110)이 형성된 구조를 수소 또는 중수소를 포함하는 가스 분위기에서 열처리하는 수소 어닐링(annealing) 단계가 더 실시될 수 있다. 상기 수소 어닐링 단계에 의하여 채널층(110) 내에 존재하는 결정 결함들 중의 많은 부분들이 치유될 수 있다. 다음으로 채널층(110) 상부에 폴리 실리콘 등의 도전성 물질로 드레인 영역(113)을 형성할 수 있다.The channel layer 110 may have an annular shape with an empty interior, and a buried insulating layer 115 may be formed inside the channel layer 110. Optionally, before forming the buried insulating layer 115, a hydrogen annealing step of heat treating the structure in which the channel layer 110 is formed in a gas atmosphere containing hydrogen or deuterium may be further performed. Many of the crystal defects existing in the channel layer 110 can be healed by the hydrogen annealing step. Next, the drain region 113 may be formed on the channel layer 110 using a conductive material such as polysilicon.

도 21 및 도 22를 참조하면, 복수의 희생층(120)과 절연층(140)을 복수의 영역으로 분할하는 워드라인 컷(WC)이 형성될 수 있다. 워드라인 컷(WC)은 제1 방향(X축 방향)을 따라 연장될 수 있으며, 워드라인 컷(WC)의 하부에서 기판(101)의 일부 영역이 노출될 수 있다.Referring to FIGS. 21 and 22 , a word line cut WC may be formed to divide the plurality of sacrificial layers 120 and the insulating layer 140 into a plurality of regions. The word line cut WC may extend along the first direction (X-axis direction), and a portion of the substrate 101 may be exposed below the word line cut WC.

다음으로 도 23 및 도 24를 참조하면, 워드라인 컷(WC)을 통해 복수의 희생층(120)을 복수의 게이트 전극층(131-138: 130)으로 치환(replacement)할 수 있다. 복수의 게이트 전극층(130)은 복수의 절연층(140)과 함께 게이트 구조체를 제공할 수 있다. Next, referring to FIGS. 23 and 24 , the plurality of sacrificial layers 120 may be replaced with a plurality of gate electrode layers 131 to 138 (130) through the word line cut (WC). The plurality of gate electrode layers 130 together with the plurality of insulating layers 140 may provide a gate structure.

복수의 게이트 전극층(130)을 형성하기 위해, 워드라인 컷(WC)을 통해 복수의 희생층(120)만을 선택적으로 제거하는 식각 공정이 진행될 수 있다. 복수의 희생층(120)이 제거되는 동안, 복수의 절연층(140)은 잔존할 수 있다. 복수의 희생층(120)이 제거된 영역에는 블록킹층(162) 및 게이트 전극층(130)이 순서대로 형성될 수 있다. 블록킹층(162)은 고유전율(high-k) 유전물을 포함할 수 있으며 둘 이상의 층을 포함할 수도 있다. 여기서, 고유전율 유전물이란 실리콘 산화막보다 높은 유전 상수(dielectric constant)를 가지는 유전 물질을 의미한다.To form the plurality of gate electrode layers 130, an etching process may be performed to selectively remove only the plurality of sacrificial layers 120 through a word line cut (WC). While the plurality of sacrificial layers 120 are removed, the plurality of insulating layers 140 may remain. A blocking layer 162 and a gate electrode layer 130 may be formed in that order in the area where the plurality of sacrificial layers 120 have been removed. The blocking layer 162 may include a high-k dielectric material and may include two or more layers. Here, the high dielectric constant dielectric material refers to a dielectric material that has a higher dielectric constant than the silicon oxide film.

게이트 전극층(130)은 금속, 다결정 실리콘 또는 금속 실리사이드 물질을 포함할 수 있다. 상기 금속 실리사이드 물질은, 예컨대, Co, Ni, Hf, Pt, W 및 Ti 중에서 선택되는 금속의 실리사이드 물질 또는 이들의 조합일 수 있다. 게이트 전극층(130)이 금속 실리사이드 물질로 이루어지는 경우, 실리콘(Si)을 상기 측면 개구부들 내에 매립한 후, 별도의 금속층을 형성하여 실리사이드화 공정을 수행함으로써 게이트 전극층(130)을 형성할 수 있다. 한편, 일 실시예에서, 게이트 전극층(130)은 복수의 금속층, 예를 들어 Ti, TiN과 W 등을 포함할 수 있다.The gate electrode layer 130 may include metal, polycrystalline silicon, or metal silicide material. The metal silicide material may be, for example, a metal silicide material selected from Co, Ni, Hf, Pt, W, and Ti, or a combination thereof. When the gate electrode layer 130 is made of a metal silicide material, the gate electrode layer 130 can be formed by filling silicon (Si) in the side openings, then forming a separate metal layer and performing a silicide process. Meanwhile, in one embodiment, the gate electrode layer 130 may include a plurality of metal layers, such as Ti, TiN, and W.

다음으로 도 25 및 도 26을 참조하면, 워드라인 컷(WC)의 내부 측면에 측면 스페이서(109)를 형성하고, 워드라인 컷(WC)을 통해 노출된 기판(101)의 영역에 불순물을 주입하여 소스 영역(103)을 형성할 수 있다. 측면 스페이서(109)는 워드라인 컷(WC)의 내부에 절연 물질을 증착하고, 이방성 식각 공정을 통해 워드라인 컷(WC)의 내부 측면을 제외한 영역에서 절연 물질을 제거함으로써 형성될 수 있다. 소스 영역(103)은 이온 주입 공정에 의해 불순물을 주입함으로써 형성될 수 있다. 일 실시예로, 소스 영역(103)은 N형 불순물을 포함할 수 있다.Next, referring to FIGS. 25 and 26, a side spacer 109 is formed on the inner side of the word line cut (WC), and impurities are injected into the area of the substrate 101 exposed through the word line cut (WC). Thus, the source area 103 can be formed. The side spacer 109 may be formed by depositing an insulating material on the inside of the word line cut (WC) and removing the insulating material from an area excluding the inner side of the word line cut (WC) through an anisotropic etching process. The source region 103 may be formed by implanting impurities through an ion implantation process. In one embodiment, the source region 103 may include N-type impurities.

도 27 및 도 28을 참조하면, 측면 스페이서(109) 내부 공간에 공통 소스 라인의 제1층(151)이 형성될 수 있다. 제1층(151)은 기판(101)에 수직하는 방향(Z축 방향) 및 워드라인 컷(WC)이 연장되는 제1 방향(X축 방향)을 따라 연장될 수 있다. 제1층(151)은 도전성 물질을 포함하며, 복수의 게이트 절연층(130)의 하부에서 소스 영역(103)과 직접 접촉하며 연결될 수 있다. Referring to FIGS. 27 and 28 , the first layer 151 of the common source line may be formed in the inner space of the side spacer 109. The first layer 151 may extend along a direction perpendicular to the substrate 101 (Z-axis direction) and a first direction along which the word line cut (WC) extends (X-axis direction). The first layer 151 includes a conductive material and may be connected to the source region 103 in direct contact with the lower portion of the plurality of gate insulating layers 130 .

본 발명의 실시예에 따르면, 제1층(151)은, N형 불순물을 갖는 폴리 실리콘으로 형성될 수 있으며, 제1층(151)의 불순물 농도는 소스 영역(103)의 불순물 농도보다 높을 수 있다. 측면 스페이서(109) 사이의 공간에 N형 불순물을 포함하는 폴리 실리콘을 증착하고, 층간 절연층(170)의 상면에서 CMP 공정을 진행함으로써 제1층(151)을 형성할 수 있다.According to an embodiment of the present invention, the first layer 151 may be formed of polysilicon having N-type impurities, and the impurity concentration of the first layer 151 may be higher than the impurity concentration of the source region 103. there is. The first layer 151 can be formed by depositing polysilicon containing N-type impurities in the space between the side spacers 109 and performing a CMP process on the upper surface of the interlayer insulating layer 170.

다음으로 도 29 및 도 30을 참조하면, 층간 절연층(170)을 관통하는 주변 컨택(175)이 형성될 수 있으며, 층간 절연층(170) 및 제1층(151)의 상면에 상부 절연층(171)이 형성될 수 있다. 상부 절연층(171)은 층간 절연층(170), 분리 절연층(155) 등과 마찬가지로 실리콘 산화물을 포함할 수 있다. Next, referring to FIGS. 29 and 30, a peripheral contact 175 may be formed penetrating the interlayer insulating layer 170, and an upper insulating layer may be formed on the upper surface of the interlayer insulating layer 170 and the first layer 151. (171) can be formed. The upper insulating layer 171 may include silicon oxide, similar to the interlayer insulating layer 170 and the separation insulating layer 155.

도 31 및 도 32를 참조하면, 제1층(151) 및 주변 컨택(175)의 상부에서 상부 절연층(171)의 일부 영역을 제거하여 셀 오픈 영역(HC1) 및 주변 오픈 영역(HP1)을 형성할 수 있다. 셀 오픈 영역(HC1)에서 제1층(151)의 상면 일부가 노출되며, 주변 오픈 영역(HP1)에서 주변 컨택(175) 및 층간 절연층(170)의 상면 일부가 노출될 수 있다. 셀 오픈 영역(HC1)은, 제1층(151)과 마찬가지로 제1 방향(X축 방향)을 따라 연장될 수 있다.31 and 32, a portion of the upper insulating layer 171 is removed from the top of the first layer 151 and the peripheral contact 175 to form a cell open area HC1 and a peripheral open area HP1. can be formed. A portion of the top surface of the first layer 151 may be exposed in the cell open area HC1, and a portion of the top surface of the peripheral contact 175 and the interlayer insulating layer 170 may be exposed in the peripheral open area HP1. The cell open area HC1 may extend along the first direction (X-axis direction) like the first layer 151 .

도 33 및 도 34를 참조하면, 텅스텐 등의 금속 물질로 상부 금속층(180)이 형성될 수 있다. 일 실시예에서, 상부 금속층(180)은 복수의 금속층을 포함할 수 있으며, 특히 순차적으로 적층되는 Ti/TiN 및 W 등을 포함할 수 있다. Ti/TiN은 배리어층으로 제공될 수 있다. 다음으로 도 35 및 도 36을 참조하면, 상부 금속층(180)에 CMP 공정을 적용함으로써 컨택 금속층(183), 및 공통 소스 라인(150)의 제2층(152)을 형성할 수 있다. Referring to FIGS. 33 and 34 , the upper metal layer 180 may be formed of a metal material such as tungsten. In one embodiment, the upper metal layer 180 may include a plurality of metal layers, and in particular, may include sequentially stacked Ti/TiN and W. Ti/TiN may serve as a barrier layer. Next, referring to FIGS. 35 and 36 , the contact metal layer 183 and the second layer 152 of the common source line 150 can be formed by applying a CMP process to the upper metal layer 180.

도 29 내지 도 36을 참조하여 설명한 바와 같이, 공통 소스 라인(150)의 제2층(152)은 컨택 금속층(183)과 함께 형성될 수 있으며, 다마신 공정에 의해 형성될 수 있다. 따라서, 제2층(152)과 컨택 금속층(183)은 서로 실질적으로 동일한 두께를 가질 수 있으며, 제2층(152)의 상면은 컨택 금속층(183)의 상면과 공면(co-planar)을 제공할 수 있다.As described with reference to FIGS. 29 to 36 , the second layer 152 of the common source line 150 may be formed together with the contact metal layer 183 and may be formed by a damascene process. Accordingly, the second layer 152 and the contact metal layer 183 may have substantially the same thickness, and the top surface of the second layer 152 is coplanar with the top surface of the contact metal layer 183. can do.

한편, 도 35를 참조하면, 제2층(152)은 제1층(151)의 상면 위에서 제1 방향(X축 방향)을 따라 연장될 수 있다. 일 실시예에서, 제2층(152)은 제1 방향을 따라 제1층(151)보다 길게 연장될 수 있다. 따라서, N형 불순물로 도핑된 폴리 실리콘으로 제1층(151)을 형성함으로써 발생하는 저항 성분이, 제2층(152)에 의해 일정 부분 상쇄될 수 있다.
Meanwhile, referring to FIG. 35, the second layer 152 may extend along the first direction (X-axis direction) on the top surface of the first layer 151. In one embodiment, the second layer 152 may extend longer than the first layer 151 along the first direction. Accordingly, the resistance component generated by forming the first layer 151 with polysilicon doped with N-type impurities may be partially offset by the second layer 152.

도 37 내지 도 46은 도 8 내지 도 10에 도시한 메모리 장치의 제조 방법을 설명하기 위해 제공되는 도이다.FIGS. 37 to 46 are diagrams provided to explain the manufacturing method of the memory device shown in FIGS. 8 to 10.

도 38은 도 37의 Ⅱ-Ⅱ` 방향의 단면을 도시한 단면도일 수 있다. 도 37 및 도 38을 참조하면, 셀 영역(C) 및 주변 회로 영역(P)이 정의되며, 셀 영역(C)에서 기판(201) 상에 복수의 게이트 전극층(231-238: 230), 복수의 채널 영역(CH)과 더미 채널 영역(DCH), 소스 영역(203), 공통 소스 라인의 제1층(251) 등이 형성될 수 있다. 셀 영역(C)과 인접하여 배치되는 주변 회로 영역(P)에는 복수의 주변 회로 소자(290)가 배치될 수 있다. 주변 회로 소자(290)는 활성 영역(291), 수평 게이트 전극(292), 수평 게이트 절연층(293), 및 수평 스페이서(294) 등을 포함할 수 있으며, 활성 영역(291) 외곽에는 소자 분리막(295)이 배치될 수 있다.FIG. 38 may be a cross-sectional view showing a cross-section taken in the direction II-II′ of FIG. 37. 37 and 38, a cell region (C) and a peripheral circuit region (P) are defined, and a plurality of gate electrode layers (231-238: 230) are formed on the substrate 201 in the cell region (C). A channel region (CH), a dummy channel region (DCH), a source region 203, a first layer 251 of a common source line, etc. may be formed. A plurality of peripheral circuit elements 290 may be disposed in the peripheral circuit area P disposed adjacent to the cell area C. The peripheral circuit element 290 may include an active area 291, a horizontal gate electrode 292, a horizontal gate insulating layer 293, and a horizontal spacer 294, and a device isolation film is formed outside the active area 291. (295) can be placed.

채널 영역(CH)은 채널층(210), 채널층(210) 상부에 배치되는 드레인 영역(213), 및 채널층(210) 내부를 채우는 매립 절연층(215) 등을 포함할 수 있다. 복수의 게이트 전극층(230)과 채널층(210) 사이에는 게이트 절연층(260)이 배치될 수 있다. 게이트 절연층(260)은 터널링층(262), 전하 저장층(264) 및 블록킹층(266) 등을 포함할 수 있다. The channel region CH may include a channel layer 210, a drain region 213 disposed on top of the channel layer 210, and a buried insulating layer 215 that fills the inside of the channel layer 210. A gate insulating layer 260 may be disposed between the plurality of gate electrode layers 230 and the channel layer 210. The gate insulating layer 260 may include a tunneling layer 262, a charge storage layer 264, and a blocking layer 266.

공통 소스 라인의 제1층(251)은 소스 영역(203)과 연결될 수 있다. 제1층(251)은 소스 영역(203)과 마찬가지로 N형 불순물을 포함할 수 있으며, 일 실시예에서 N형 불순물로 도핑된 폴리실리콘으로 형성될 수 있다. 제1층(251)의 N형 불순물 농도는, 소스 영역(203)의 N형 불순물 농도보다 높을 수 있다.The first layer 251 of the common source line may be connected to the source area 203. The first layer 251 may include N-type impurities like the source region 203, and in one embodiment, may be formed of polysilicon doped with N-type impurities. The N-type impurity concentration of the first layer 251 may be higher than the N-type impurity concentration of the source region 203.

도 39 및 도 40을 참조하면, 공통 소스 라인(250)의 적어도 일부 영역을 제거하여 오픈 영역(HE)을 형성할 수 있다. 도 40에 도시한 실시예에서, 오픈 영역(HE)의 저면(bottom surface)은 최상단의 게이트 전극층(238)의 상면과 저면 사이에 위치하는 것으로 도시되었으나, 반드시 이와 같은 형태로 한정되지는 않는다. 즉, 오픈 영역(HE)의 깊이는 다양하게 변형될 수 있으며, 오픈 영역(HE)의 깊이에 따라 도 8B 내지도 8D에 도시한 실시예와 같이 공통 소스 라인이 변형될 수 있다. Referring to FIGS. 39 and 40 , at least a portion of the common source line 250 may be removed to form an open area HE. In the embodiment shown in FIG. 40, the bottom surface of the open area HE is shown to be located between the top and bottom surfaces of the uppermost gate electrode layer 238, but is not necessarily limited to this form. That is, the depth of the open area (HE) can be changed in various ways, and the common source line can be changed according to the depth of the open area (HE) as shown in the embodiment shown in FIGS. 8B to 8D.

도 41 및 도 42를 참조하면, 오픈 영역(HE) 내에 제2층(252)이 형성될 수 있다. 제2층(252)을 형성하기 위해, 오픈 영역(HE) 내부 및 층간 절연층(270) 상에 금속 물질을 증착하고, 층간 절연층(270) 상부에 증착된 금속 물질을 제거하는 CMP 공정이 진행될 수 있다. 따라서, 제2층(252)의 상면은 층간 절연층(270)의 상면과 공면(co-planar)을 형성할 수 있다.Referring to FIGS. 41 and 42 , the second layer 252 may be formed in the open area HE. To form the second layer 252, a CMP process is performed to deposit a metal material inside the open area (HE) and on the interlayer insulating layer 270, and to remove the metal material deposited on the interlayer insulating layer 270. It can proceed. Accordingly, the top surface of the second layer 252 may form a coplanar surface with the top surface of the interlayer insulating layer 270.

제2층(252)은 복수의 층을 포함할 수 있다. 도 10에 도시한 실시예와 같이, 제2층(252)은 배리어층(252a)과, 배리어층(252a) 상에 형성되는 금속층(252b)을 포함할 수 있다. 배리어층(252a)은 Ti/TiN 등의 물질로 형성될 수 있으며, 금속층(252b)은 텅스텐(W) 등의 물질로 형성될 수 있다. The second layer 252 may include multiple layers. As in the embodiment shown in FIG. 10, the second layer 252 may include a barrier layer 252a and a metal layer 252b formed on the barrier layer 252a. The barrier layer 252a may be formed of a material such as Ti/TiN, and the metal layer 252b may be formed of a material such as tungsten (W).

다음으로 도 43 및 도 44를 참조하면, 층간 절연층(270)과 제2층(252) 상에 상부 절연층(271)이 마련될 수 있다. 상부 절연층(271)은 층간 절연층(270), 분리 절연층(255) 등과 마찬가지로 실리콘 산화물 등의 물질로 형성될 수 있다. 상부 절연층(271)을 형성한 후, 도 29 내지 도 36을 참조하여 설명한 바와 같은 다마신 공정을 적용하여 제3층(253)을 형성할 수 있다.Next, referring to FIGS. 43 and 44 , an upper insulating layer 271 may be provided on the interlayer insulating layer 270 and the second layer 252. The upper insulating layer 271 may be formed of a material such as silicon oxide, similar to the interlayer insulating layer 270 and the separation insulating layer 255. After forming the upper insulating layer 271, the third layer 253 can be formed by applying the damascene process as described with reference to FIGS. 29 to 36.

도 45 및 도 46을 참조하면, 제3층(253)은 주변 컨택(275) 상에 형성되는 컨택 금속층(283)과 함께 형성될 수 있다. 제3층(253)은 제2층(252) 상에 형성되며, 제1 방향(X축 방향)을 따라 제1층(251)보다 길게 연장될 수 있다.Referring to FIGS. 45 and 46 , the third layer 253 may be formed together with the contact metal layer 283 formed on the peripheral contact 275 . The third layer 253 is formed on the second layer 252 and may extend longer than the first layer 251 along the first direction (X-axis direction).

제3층(253)은 제2층(252)과 유사하게 복수의 층을 포함할 수 있다. 즉, 도 10에 도시한 실시예와 같이, 제3층(253)은 Ti/TiN 등의 물질로 형성되는 배리어층(253a)과, 텅스텐(W) 등의 물질로 형성되는 금속층(253b)을 포함할 수 있다.The third layer 253 may include a plurality of layers similar to the second layer 252. That is, as in the embodiment shown in FIG. 10, the third layer 253 includes a barrier layer 253a formed of a material such as Ti/TiN and a metal layer 253b formed of a material such as tungsten (W). It can be included.

도 37 내지 도 46을 참조하여 설명한 메모리 장치(200)의 제조 공정에서 제2층(252)과 제3층(253)은 모두 다마신 공정으로 형성될 수 있다. N형 불순물로 도핑된 폴리실리콘으로 제1층(251)을 형성하고, 그 위에 제2층(252)과 제3층(253)을 형성함으로써, 제1층(251)에 포함되는 폴리 실리콘의 높은 저항 성분을 보상할 수 있다. 특히, 제2층(252) 및 제3층(253) 중 적어도 하나를, 제1층(251)보다 길게 형성함으로써, 폴리 실리콘의 높은 저항 성분을 효과적으로 보상할 수 있다.
In the manufacturing process of the memory device 200 described with reference to FIGS. 37 to 46, both the second layer 252 and the third layer 253 may be formed through a damascene process. By forming a first layer 251 of polysilicon doped with N-type impurities and forming a second layer 252 and a third layer 253 thereon, the polysilicon included in the first layer 251 is formed. High resistance components can be compensated for. In particular, by forming at least one of the second layer 252 and the third layer 253 to be longer than the first layer 251, the high resistance component of polysilicon can be effectively compensated.

도 47은 본 발명의 실시예에 따른 메모리 장치를 포함하는 전자 기기를 나타낸 블록도이다.Figure 47 is a block diagram showing an electronic device including a memory device according to an embodiment of the present invention.

도 47을 참조하면, 일 실시 형태에 따른 저장 장치(1000)는 호스트(HOST)와 통신하는 컨트롤러(1010) 및 데이터를 저장하는 메모리(1020-1, 1020-2, 1020-3)를 포함할 수 있다. 각 메모리(1020-1, 1020-2, 1020-3)는, 앞서 설명한 다양한 실시예에 따른 메모리 장치(100, 200, 300)를 포함할 수 있다.Referring to FIG. 47, the storage device 1000 according to an embodiment may include a controller 1010 that communicates with a host (HOST) and memories 1020-1, 1020-2, and 1020-3 that store data. You can. Each memory 1020-1, 1020-2, and 1020-3 may include memory devices 100, 200, and 300 according to various embodiments described above.

컨트롤러(1010)와 통신하는 호스트(HOST)는 저장 장치(1000)가 장착되는 다양한 전자 기기일 수 있으며, 예를 들어 스마트폰, 디지털 카메라, 데스크 톱, 랩톱, 미디어 플레이어 등일 수 있다. 컨트롤러(1010)는 호스트(HOST)에서 전달되는 데이터 쓰기 또는 읽기 요청을 수신하여 메모리(1020-1, 1020-2, 1020-3)에 데이터를 저장하거나, 메모리(1020-1, 1020-2, 1020-3)로부터 데이터를 인출하기 위한 명령(CMD)을 생성할 수 있다.The host (HOST) that communicates with the controller 1010 may be various electronic devices equipped with the storage device 1000, for example, a smartphone, digital camera, desktop, laptop, media player, etc. The controller 1010 receives a data write or read request sent from the host (HOST) and stores the data in the memory (1020-1, 1020-2, 1020-3), or stores the data in the memory (1020-1, 1020-2, A command (CMD) to retrieve data from 1020-3) can be created.

도 47에 도시한 바와 같이, 저장 장치(1000) 내에 하나 이상의 메모리(1020-1, 1020-2, 1020-3)가 컨트롤러(1010)에 병렬로 연결될 수 있다. 복수의 메모리(1020-1, 1020-2, 1020-3)를 컨트롤러(1010)에 병렬로 연결함으로써, SSD(Solid State Drive)와 같이 큰 용량을 갖는 저장 장치(1000)를 구현할 수 있다.
As shown in FIG. 47, one or more memories 1020-1, 1020-2, and 1020-3 within the storage device 1000 may be connected in parallel to the controller 1010. By connecting a plurality of memories 1020-1, 1020-2, and 1020-3 in parallel to the controller 1010, a storage device 1000 with a large capacity, such as a solid state drive (SSD), can be implemented.

본 발명은 상술한 실시형태 및 첨부된 도면에 의해 한정되는 것이 아니며 첨부된 청구범위에 의해 한정하고자 한다. 따라서, 청구범위에 기재된 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 당 기술분야의 통상의 지식을 가진 자에 의해 다양한 형태의 치환, 변형 및 변경이 가능할 것이며, 이 또한 본 발명의 범위에 속한다고 할 것이다.
The present invention is not limited by the above-described embodiments and the attached drawings, but is intended to be limited by the appended claims. Accordingly, various forms of substitution, modification, and change may be made by those skilled in the art without departing from the technical spirit of the present invention as set forth in the claims, and this also falls within the scope of the present invention. something to do.

100, 200, 300: 메모리 장치
103, 203, 303: 소스 영역
110, 210, 310: 채널층
113, 213, 313: 드레인 영역
130, 230, 330: 게이트 전극층
140, 240, 340: 절연층
150, 250, 350: 공통 소스 라인
181, 281, 282, 381: 소스 금속층100, 200, 300: Memory devices
103, 203, 303: Source area
110, 210, 310: Channel layer
113, 213, 313: drain area
130, 230, 330: Gate electrode layer
140, 240, 340: insulating layer
150, 250, 350: Common source line
181, 281, 282, 381: source metal layer

Claims (18)

기판의 상면에 적층되는 복수의 게이트 전극층을 갖는 게이트 구조체;
상기 게이트 구조체를 관통하며, 상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역;
제1 방향을 따라 연장되도록 상기 기판에 마련되며 불순물을 포함하는 소스 영역; 및
상기 기판의 상면에 수직하는 방향으로 연장되어 상기 소스 영역과 연결되며, 서로 다른 물질을 포함하는 복수의 층을 갖는 공통 소스 라인; 을 포함하고,
상기 공통 소스 라인은, 상기 소스 영역 위에 배치되는 제1층, 및 상기 제1층 위에 배치되며 상기 제1층보다 얇은 제2층을 포함하고,
상기 제2층은 상기 제1층의 상면 위에 배치되는 배리어층, 및 상기 배리어층 위에 배치되는 금속층을 포함하는 메모리 장치.
A gate structure having a plurality of gate electrode layers stacked on the upper surface of a substrate;
a plurality of channel regions penetrating the gate structure and extending in a direction perpendicular to the top surface of the substrate;
a source region provided on the substrate to extend along a first direction and containing impurities; and
a common source line extending in a direction perpendicular to the upper surface of the substrate, connected to the source region, and having a plurality of layers including different materials; Including,
The common source line includes a first layer disposed on the source region, and a second layer disposed on the first layer and thinner than the first layer,
The second layer includes a barrier layer disposed on a top surface of the first layer, and a metal layer disposed on the barrier layer.
 제1항에 있어서,
상기 제1층은 불순물로 도핑된 폴리 실리콘을 포함하고, 상기 제2층은 금속, 금속 실리사이드, 및 금속 화합물 중 적어도 하나를 포함하는 메모리 장치.
According to paragraph 1,
The first layer includes polysilicon doped with impurities, and the second layer includes at least one of metal, metal silicide, and metal compound.
 제2항에 있어서,
상기 제2층은 상기 제1 방향에서 상기 제1층보다 길게 연장되는 메모리 장치.
According to paragraph 2,
The second layer extends longer than the first layer in the first direction.
 제2항에 있어서,
상기 제1층은 상기 소스 영역과 동일한 도전형의 불순물로 도핑된 폴리 실리콘을 포함하며, 상기 제1층의 불순물 농도는 상기 소스 영역의 불순물 농도보다 높은 메모리 장치.
According to paragraph 2,
The first layer includes polysilicon doped with an impurity of the same conductivity type as the source region, and the impurity concentration of the first layer is higher than the impurity concentration of the source region.
 제1항에 있어서,
상기 공통 소스 라인은 상기 제2층 위에 배치되는 제3층을 포함하며, 상기 제3층은 금속, 금속 실리사이드, 및 금속 화합물 중 적어도 하나를 포함하는 메모리 장치.
According to paragraph 1,
The common source line includes a third layer disposed over the second layer, and the third layer includes at least one of a metal, a metal silicide, and a metal compound.
 제5항에 있어서,
상기 제3층은 상기 제2층보다 큰 두께를 갖는 메모리 장치.
According to clause 5,
A memory device wherein the third layer has a thickness greater than the second layer.
 제5항에 있어서,
상기 제3층은 상기 제1 방향에서 상기 제1층 및 상기 제2층보다 길게 연장되는 메모리 장치.
According to clause 5,
The third layer extends longer than the first layer and the second layer in the first direction.
 삭제delete 제1항에 있어서,
상기 게이트 구조체 상에 배치되는 층간 절연층; 을 더 포함하며,
상기 공통 소스 라인에 포함되는 복수의 층 중 적어도 하나는 상기 층간 절연층 위에 배치되는 메모리 장치.
According to paragraph 1,
an interlayer insulating layer disposed on the gate structure; It further includes,
A memory device wherein at least one of the plurality of layers included in the common source line is disposed on the interlayer insulating layer.
 제9항에 있어서,
상기 공통 소스 라인에 포함되는 복수의 층 중 어느 하나의 상면은, 상기 층간 절연층의 상면과 공면(co-planar)을 제공하는 메모리 장치.
According to clause 9,
A memory device wherein the top surface of any one of the plurality of layers included in the common source line is coplanar with the top surface of the interlayer insulating layer.
 제1항에 있어서,
상기 공통 소스 라인의 높이는, 상기 게이트 구조체의 높이보다 큰 메모리 장치.
According to paragraph 1,
A memory device in which the height of the common source line is greater than the height of the gate structure.
 제11항에 있어서,
상기 공통 소스 라인과 상기 복수의 게이트 전극층 사이에 배치되어 상기 게이트 구조체를 복수의 영역으로 분할하는 측면 스페이서; 를 포함하는 메모리 장치.
According to clause 11,
A side spacer disposed between the common source line and the plurality of gate electrode layers to divide the gate structure into a plurality of regions; A memory device containing a.
 기판;
제1 방향을 따라 연장되도록 상기 기판에 마련되며, N형 불순물을 포함하는 소스 영역;
상기 기판의 상면에 수직하는 방향으로 연장되는 복수의 채널 영역;
상기 기판의 상면 위에 적층되며, 상기 복수의 채널 영역 중 적어도 일부에 인접하도록 배치되는 복수의 게이트 전극층; 및
상기 소스 영역 위에 배치되어 상기 제1 방향을 따라 연장되며, 상기 소스 영역의 N형 불순물 농도보다 높은 N형 불순물 농도를 갖는 폴리실리콘을 갖는 제1층 및 상기 제1층의 상면 위에 배치되며 금속, 금속 실리사이드, 및 금속 화합물 중 적어도 하나를 포함하는 제2층을 갖는 공통 소스 라인; 을 포함하는 메모리 장치.
Board;
a source region provided on the substrate to extend along a first direction and including an N-type impurity;
a plurality of channel regions extending in a direction perpendicular to the upper surface of the substrate;
a plurality of gate electrode layers stacked on the upper surface of the substrate and disposed adjacent to at least a portion of the plurality of channel regions; and
A first layer disposed on the source region, extending along the first direction, having polysilicon having an N-type impurity concentration higher than the N-type impurity concentration in the source region, and a metal, disposed on the upper surface of the first layer, a common source line having a second layer comprising at least one of a metal silicide and a metal compound; A memory device containing a.
 제13항에 있어서,
상기 제2층은 상기 제1 방향을 따라 상기 제1층보다 길게 연장되는 메모리 장치.
According to clause 13,
The second layer extends longer than the first layer along the first direction.
 제13항에 있어서,
상기 복수의 게이트 전극층의 주변에 마련되는 복수의 주변 회로 소자;
상기 복수의 주변 회로 소자와 연결되는 주변 회로 컨택; 및
상기 주변 회로 컨택의 상면에 배치되는 컨택 금속층; 을 포함하며,
상기 컨택 금속층의 상면은 상기 제2층의 상면과 공면(co-planar)을 형성하는 메모리 장치.


According to clause 13,
a plurality of peripheral circuit elements provided around the plurality of gate electrode layers;
Peripheral circuit contacts connected to the plurality of peripheral circuit elements; and
a contact metal layer disposed on the upper surface of the peripheral circuit contact; Includes,
A memory device wherein a top surface of the contact metal layer is coplanar with a top surface of the second layer.


 기판 위에 적층되는 복수의 게이트 전극층을 포함하는 게이트 구조체;
상기 기판에 배치되며, 제1 방향으로 연장되고 불순물로 도핑되는 소스 영역; 및
상기 소스 영역과 접촉하고 상기 기판의 상면에 수직하는 방향으로 연장되며, 서로 다른 물질로 형성되는 복수의 층을 포함하는 공통 소스 라인; 을 포함하고,
상기 공통 소스 라인은, 상기 소스 영역 위에 배치되고 불순물로 도핑된 폴리 실리콘을 포함하는 제1층, 및 상기 제1층 위에 배치되고 상기 제1층의 상면 위의 배리어층 및 상기 배리어층 위의 금속층을 포함하는 제2층을 포함하며,
상기 제2층은 상기 제1층보다 얇고, 상기 제1 방향에서 상기 제1층보다 길게 연장되는 메모리 장치.
A gate structure including a plurality of gate electrode layers stacked on a substrate;
a source region disposed on the substrate, extending in a first direction and doped with an impurity; and
a common source line that contacts the source region, extends in a direction perpendicular to the top surface of the substrate, and includes a plurality of layers formed of different materials; Including,
The common source line includes a first layer disposed over the source region and comprising polysilicon doped with an impurity, a barrier layer disposed over the first layer and on a top surface of the first layer, and a metal layer over the barrier layer. It includes a second layer comprising,
The second layer is thinner than the first layer and extends longer than the first layer in the first direction.
 제16항에 있어서,
상기 제2층은 티타늄을 포함하는 제1 금속층, 및 텅스텐을 포함하며 상기 제1 금속층 위에 배치되는 제2 금속층을 포함하는 메모리 장치.
According to clause 16,
The second layer includes a first metal layer comprising titanium, and a second metal layer comprising tungsten and disposed on the first metal layer.
 제16항에 있어서,
상기 공통 소스 라인의 N형 불순물 농도는, 상기 소스 영역의 N형 불순물 농도보다 높은 메모리 장치.
According to clause 16,
A memory device wherein the N-type impurity concentration of the common source line is higher than the N-type impurity concentration of the source region.
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