KR102607181B1 - 가변 저항 메모리 소자 및 이의 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 2차원적으로 배열되고 각각 가변 저항 구조체 및 스위칭 소자를 포함하는 메모리 셀들의 어레이를 형성하는 것 및 상기 스위칭 소자의 측벽을 덮는 측벽 절연막을 형성하는 것을 포함한다. 상기 측벽 절연막을 형성하는 것은 실리콘 소스 공급 및 반응 가스 공급을 하나의 사이클로 하여 복수 회 수행하는 메인 단계 및 상기 메인 단계의 시작 이전에, 노출된 상기 스위칭 소자의 측벽에 상기 실리콘 소스를 공급하는 예비 단계를 포함한다. 상기 예비 단계의 상기 실리콘 소스의 공급 시간은 상기 메인 단계의 한 사이클보다 길다.

Description

가변 저항 메모리 소자 및 이의 제조 방법 {Variable resistance memory Device and method of forming the same}
본 발명은 반도체에 관한 것으로, 보다 상세하게는 가변 저항 메모리 소자 및 이의 제조 방법에 관한 것이다.
반도체 소자들은 메모리 소자 및 논리 소자로 구분될 수 있다. 메모리 소자는 데이터를 저장하는 소자이다. 일반적으로, 반도체 메모리 장치는 크게 휘발성(volatile) 메모리 장치와, 비휘발성(nonvolatile) 메모리 장치로 구분될 수 있다. 휘발성 메모리 장치는 전원의 공급이 중단되면, 저장된 데이터가 소멸하는 메모리 장치로서, 예를 들어 DRAM(Dynamic Random Access Memory) 및 SRAM(Static Random Access Memory) 등이 있다. 그리고 비휘발성 메모리 장치는 전원의 공급이 중단되더라도 저장된 데이터가 소멸되지 않는 메모리 장치로서, 예를 들어, PROM(Programmable ROM), EPROM(Erasable PROM), EEPROM(Electrically EPROM), 플래시 메모리 장치(Flash Memory Device) 등이 있다.
또한, 최근에는 반도체 메모리 장치의 고성능화 및 저전력화 추세에 맞추어, FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory) 및 PRAM(Phase-Change Random Access Memory)과 같은 차세대 반도체 메모리 장치들이 개발되고 있다. 이러한 차세대 반도체 메모리 장치들을 구성하는 물질들은 전류 또는 전압에 따라, 그 저항값이 달라지며, 전류 또는 전압 공급이 중단되더라도 저항값을 그대로 유지하는 특성을 갖는다.
본 발명이 해결하고자 하는 과제는 가변 저항 메모리 소자의 전기적 특성을 향상시키며, 공정 단순화를 달성할 수 있는 제조 방법을 제공하는데 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 2차원적으로 배열되고 각각 가변 저항 구조체 및 스위칭 소자를 포함하는 메모리 셀들의 어레이를 형성하는 것; 및 상기 스위칭 소자의 측벽을 덮는 측벽 절연막을 형성하는 것을 포함하고, 상기 측벽 절연막을 형성하는 것은: 실리콘 소스 공급 및 반응 가스 공급을 하나의 사이클로 하여 복수 회 수행하는 메인 단계; 및 상기 메인 단계의 시작 이전에, 노출된 상기 스위칭 소자의 측벽에 상기 실리콘 소스를 공급하는 예비 단계를 포함하고, 상기 예비 단계의 상기 실리콘 소스의 공급 시간은 상기 메인 단계의 한 사이클보다 길 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자의 제조 방법은 기판 상에 2차원적으로 배열되고 각각 가변 저항 구조체 및 스위칭 소자를 포함하는 메모리 셀들의 어레이를 형성하는 것; 및 상기 스위칭 소자의 측벽을 덮는 측벽 절연막을 형성하는 것을 포함하고, 상기 측벽 절연막을 형성하는 것은 실리콘 소스 공급을 포함하는 하나의 사이클이 복수 회 수행되는 증착 공정을 포함하고, 최초 사이클의 상기 실리콘 소스의 공급 시간은 이후 사이클의 상기 실리콘 공급 시간보다 적어도 10배 이상일 수 있다.
본 발명의 개념에 따른 가변 저항 메모리 소자는 제 1 방향으로 연장되는 제 1 도전 라인들; 상기 제 1 방향과 교차하는 제 2 방향으로 연장되는 제 2 도전 라인들; 상기 제 1 도전 라인들과 상기 제 2 도전 라인들이 교차하는 위치에 제공되는 스위칭 소자들; 상기 스위칭 소자들과 상기 제 1 도전 라인들 사이에 제공되는 가변 저항 구조체들; 상기 스위칭 소자들 사이를 채우는 매립 절연막; 상기 스위칭 소자들과 상기 매립 절연막 사이의 메인 절연막; 및 상기 메인 절연막과 상기 스위칭 소자들 사이의 패시베이션막을 포함하고, 상기 패시베이션막의 실리콘 비율은 상기 메인 절연막의 실리콘 비율보다 높을 수 있다.
본 발명의 실시예들에 따르면, 반응 가스에 의한 메모리 셀의 열화를 방지할 수 있다. 본 발명의 실시예들에 따르면, 메모리 셀의 열화를 방지할 수 있는 패시베이션막이 용이하게 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다.
도 4는 도 3의 I-I'선 및 II-II'선에 따른 단면도이다.
도 5 내지 도 7는 도 4의 A 영역의 확대도들이다.
도 8 내지 도 12은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 13 및 도 14는 측벽 절연막 형성 공정의 공정 개념도들이다.
도 15는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도로, 도 3의 도 3의 I-I'선에 따른 단면도이다.
도 1은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 개념도이다. 도 1을 참조하면, 본 발명의 실시예들에 다른 가변 저항 메모리 소자는 기판(100) 상에 차례로 적층된 복수의 메모리 셀 스택들(MCA)을 포함할 수 있다. 상기 메모리 셀 스택들(MCA) 각각은 2차원적으로 배열된 복수의 가변 저항 메모리 셀들을 포함할 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자는 메모리 셀 스택들(MCA) 사이에 배치되고 메모리 셀들의 기입, 독출 및 소거를 위한 복수의 도전 라인들을 포함할 수 있다. 도 1에는 5개의 메모리 셀 스택들(MCA)이 도시되었으나, 본 발명의 실시예들은 이에 한정되지 않는다.
도 2는 도 1의 메모리 셀 스택들을 설명하기 위한 회로도이다. 도 2에서는 하나의 메모리 셀 스택들(MCA1)이 도시되었다. 제 1 메모리 셀 스택(MCA1)은 제 1 도전 라인들(CL1)과 제 2 도전 라인들(CL2)의 교차점들 각각에 메모리 셀(MC)을 포함할 수 있다. 도시를 생략하였으나, 상기 제 1 메모리 셀 스택(MCA1) 상에 제 2 메모리 셀 스택이 제공될 수 있다. 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 유사하게 제 3 도전 라인들과 제 4 도전 라인들의 교차점에 제공된 메모리 셀들을 포함할 수 있다. 일 예로, 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)과 수직으로 이격된 별개의 도전 라인일 수 있다. 이와는 달리, 상기 제 2 메모리 셀 스택은 상기 제 1 메모리 셀 스택(MCA1)과 상기 제 2 도전 라인들(CL2)을 공유할 수 있으며, 이 경우 상기 제 3 도전 라인들은 상기 제 2 도전 라인들(CL2)에 해당할 수 있다.
제 1 메모리 셀 스택(MCA1)을 구성하는 메모리 셀들(MC)은 기판 상에 행 및 열을 이루며 2차원적으로 어레이 형태로 배열될 수 있다. 상기 메모리 셀들(MC) 각각은 스위칭 소자 및 가변 저항 구조체를 포함할 수 있다. 상기 제 1 도전 라인들(CL1)이 상기 제 2 도전 라인들(CL2)과 기판 사이에 제공되는 경우, 각 메모리 셀(MC)에서, 상기 스위칭 소자는 상기 기판과 상기 가변 저항 구조체 사이에 제공될 수 있다. 이와는 달리, 상기 가변 저항 구조체가 상기 기판과 상기 스위칭 소자 사이에 제공될 수 있다. 상기 스위칭 소자는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 스위칭 소자들과 물리적으로 분리될 수 있다. 상기 가변 저항 구조체는 상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 각각 배치되며, 인접 교차점들에 배치된 가변 저항 구조체들과 물리적으로 분리될 수 있다. 이와는 달리, 물리적으로 연결된 하나의 가변 저항 구조체가 복수의 메모리 셀들(MC) 사이에 공유될 수 있다. 일 예로, 상기 가변 저항 구조체는 평면적 관점에서 상기 제 1 도전 라인들(CL1) 또는 상기 제 2 도전 라인들(CL2)의 연장 방향을 따라 연장되는 라인 형상을 가질 수 있다.
도 3은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 평면도이다. 도 4는 도 3의 I-I'선 및 II-II'선에 따른 단면도이다. 도 5는 도 4의 A 영역의 확대도이다.
도 3 내지 도 5를 참조하여, 기판(100) 상에 메모리 셀 스택이 제공될 수 있다. 일 예로, 상기 메모리 셀 스택은 도 1을 참조하여 설명된 메모리 셀 스택들(MCA) 중 하나에 해당될 수 있다. 상기 메모리 셀 스택은 상기 기판(100) 상에 차례로 제공되는 제 1 도전 라인들(CL1) 및 제 2 도전 라인들(CL2) 사이에 배치될 수 있다. 상기 제 1 도전 라인들(CL1)은 상기 기판(100)의 상면과 실질적으로 평행하는 제 1 방향(D1)을 따라 연장되고, 상기 제 2 도전 라인들(CL2)은 상기 제 1 방향(D1)과 교차하고 상기 기판(100)의 상면과 실질적으로 평행한 제 2 방향(D2)을 따라 연장될 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 구리 또는 알루미늄과 같은 도전성 물질을 포함할 수 있다. 상기 제 1 및 제 2 도전 라인들(CL1, CL2)은 TiN 또는 WN과 같은 도전성 금속 질화물을 더 포함할 수 있다.
상기 제 1 도전 라인들(CL1) 및 상기 제 2 도전 라인들(CL2)의 교차점들에 메모리 셀들(MC)이 배치될 수 있다. 상기 메모리 셀들(MC) 각각은 가변 저항 구조체(CR) 및 스위칭 소자(SW)를 포함할 수 있다. 상기 메모리 셀들(MC) 각각은 상기 가변 저항 구조체(CR) 및 상기 스위칭 소자(SW) 사이에 중간 전극(ME)을 포함할 수 있다. 상기 가변 저항 구조체(CR)는 상기 스위칭 소자(SW)와 상기 기판(100) 사이에 제공될 수 있다. 이와는 달리, 상기 스위칭 소자(SW)는 상기 가변 저항 구조체(CR)와 상기 기판(100) 사이에 제공될 수 있다. 이하, 설명의 간소화를 위하여 상기 가변 저항 구조체(CR)가 제 1 도전 라인들(CL1)과 상기 스위칭 소자(SW) 사이에 제공되는 것으로 설명되나 이에 한정되지 않는다.
상기 제 1 도전 라인들(CL1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 가변 저항 구조체들(CR)은 상기 제 1 도전 라인들(CL1) 상의 제 1 내지 제 3 층간 절연막들(111, 113, 115) 내에 형성된 리세스 영역들(RS) 내에 제공될 수 있다. 일 예로, 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)은 실리콘 질화물 또는 실리콘 산질화물을 포함할 수 있다. 평면적 관점에서, 상기 리세스 영역(RS)들은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다. 이와는 달리, 상기 가변 저항 구조체들(CR)은 제 1 방향(D1) 또는 제 2 방향(D2)을 따라 연장하는 복수의 라인 형상을 가질 수 있다.
상기 가변 저항 구조체들(CR)은 정보저장을 가능하게 하는 물성을 갖는 물질들 중의 적어도 하나로 형성될 수 있다. 본 발명의 실시예들에 따른 가변 저항 메모리 소자가 상변화 메모리 소자(Phase change memory device)인 경우, 상기 가변 저항 구조체들(CR)은 온도에 따라 결정질과 비정질 사이의 가역적 상변화가 가능한 물질을 포함할 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)의 결정질-비정질간의 상전이 온도는 약 250℃ 내지 약 350℃일 수 있다. 상기 가변 저항 구조체들(CR)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Pb, Sn, Ag, As, S, Si, In, Ti, Ga, P, O 및 C 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, SbSeBi, GeBiTe, GeTeTi, InSe, GaTeSe, 및 InSbTe 중 적어도 하나를 포함할 수 있다. 다른 예로, 상기 가변 저항 구조체들(CR)은 Ge를 포함하는 층과 Ge를 포함하지 않는 층이 반복적층된 초격자 구조를 가질 수 있다. 일 예로, 상기 가변 저항 구조체들(CR)은 GeTe층과 SbTe층이 반복 적층된 구조를 가질 수 있다.
다른 실시예에 있어서, 상기 가변 저항 구조체들(CR)은 페로브스카이트(perovskite) 화합물들 또는 도전성 금속 산화물들 중의 적어도 하나를 포함할 수 있다. 예를 들면, 상기 가변 저항 구조체들(CR)은 니오븀 산화물(niobium oxide), 티타늄 산화물(titanium oxide), 니켈 산화물(nikel oxide), 지르코늄 산화물(zirconium oxide), 바나듐 산화물(vanadium oxide), PCMO((Pr,Ca)MnO3), 스트론튬-티타늄 산화물(strontium-titanium oxide), 바륨-스트론튬-티타늄 산화물(barium-strontium-titanium oxide), 스트론튬-지르코늄 산화물(strontium-zirconium oxide), 바륨-지르코늄 산화물(barium-zirconium oxide), 또는 바륨-스트론튬-지르코늄 산화물(barium-strontium-zirconium oxide) 등에서 적어도 하나를 포함할 수 있다. 상기 가변 저항 구조체들(CR)이 전이금속 산화물들을 포함하는 경우, 상기 가변 저항 구조체들(CR)의 유전 상수는 실리콘 산화막의 유전 상수보다 클 수 있다.
상기 제 1 도전 라인들(CL1)과 상기 가변 저항 구조체들(CR) 사이에 히터 전극들(HE)이 제공될 수 있다. 상기 히터 전극들(HE) 각각은 제 1 방향(D1)으로 인접한 한 쌍의 가변 저항 구조체들(CR)을 상기 제 1 도전 라인들(CL1)과 연결할 수 있다. 일 예로, 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)과 연결되는 수평부 및 상기 수평부의 양 단부들로부터 상기 한 쌍의 가변 저항 구조체들(CR)로 연장되는 한 쌍의 수직부들을 포함할 수 있다. 이와는 달리, 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)과 상기 제 2 도전 라인들(CL2)의 교차점들 각각에 배치되어 2차원적 배열을 이룰 수 있다.
상기 히터 전극들(HE)은 상기 가변 저항 구조체들(CR)을 가열하여 상변화시키는 전극들일 수 있다. 상기 히터 전극들(HE)은 상기 제 1 도전 라인들(CL1)보다 비저항이 큰 물질로 형성될 수 있다. 일 예로, 상기 히터 전극들(HE)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다.
상기 히터 전극들(HE)과 제 2 층간 절연막(113) 사이에 스페이서 패턴(127)이 제공될 수 있다. 상기 스페이서 패턴(127)은 상기 히터 전극들(HE)의 수평부 및 수직부들을 따라 연장될 수 있다. 일 예로, 상기 스페이서 패턴(127)은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다.
상기 리세스 영역들(RS)의 하부는 상기 가변 저항 구조체들(CR)에 의하여 점유되고, 상기 리세스 영역들(RS)의 상부는 중간 전극들(ME)에 의하여 점유될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 구조체들(CR)과 상기 스위칭 소자들(SW)을 전기적으로 연결하며, 상기 가변 저항 구조체들(CR)과 상기 스위칭 소자들(SW)의 직접적인 접촉을 방지할 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 상면은 상기 중간 전극들(ME)의 상면과 공면을 이룰 수 있다. 이와는 달리, 상기 중간 전극들(ME)은 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 상에 제공될 수 있다.
상기 스위칭 소자들(SW)은 양방향(bi-directional) 특성을 갖는 OTS(Ovonic Threshold Switch) 소자일 수 있다. 일 예로, 상기 스위칭 소자들(SW)은 비선형적(일 예로, S자형) I-V 커브를 갖는 쓰레숄드(threshold) 스위칭 현상에 기초한 소자들일 수 있다. 상기 스위칭 소자들(SW)은 상기 가변 저항 구조체들(CR)보다 높은 결정질-비정질간의 상전이 온도를 가질 수 있다. 일 예로, 상기 스위칭 소자들(SW)의 상전이 온도는 약 350℃내지 약450℃일 수 있다. 따라서, 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 동작 시, 상기 가변 저항 구조체들(CR)은 동작 전압 하에서 결정질과 비정질 사이에서 가역적으로 상변화가 이루어지나, 상기 스위칭 소자들(SW)은 상기 동작 전압 하에서 상변화 없이 실질적으로 비정질 상태를 유지할 수 있다. 본 명세서에서, 실질적으로 비정질 상태란 대상의 일부에 국소적으로(locally) 결정 입계가 존재하거나 국소적으로 결정화된 부분이 존재하는 것을 배제하지 않는다.
상기 스위칭 소자들(SW)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭층(120)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다. 상기 열적 안정화 원소는 C, N, 및 O 중 적어도 하나일 수 있다. 일 예로, 상기 스위칭층(120)은 AsTe, AsSe, GeTe, SnTe, GeSe, SnTe, SnSe, ZnTe, AsTeSe, AsTeGe, AsSeGe, AsTeGeSe, AsSeGeSi, AsSeGeC, AsTeGeSi, AsTeGeS, AsTeGeSiIn, AsTeGeSiP, AsTeGeSiSbS, AsTeGeSiSbP, AsTeGeSeSb, AsTeGeSeSi, AsTeGeSiSeNS, SeTeGeSi, GeSbTeSe, GeBiTeSe, GeAsSbSe, GeAsBiTe, 및 GeAsBiSe 중 적어도 하나를 포함할 수 있다.
상기 스위칭 소자들(SW)과 상기 중간 전극들(ME) 사이에 하부 탄소 전극 패턴들(142)이 제공될 수 있다. 일 예로, 상기 하부 탄소 전극 패턴들(142)은 탄소를 포함하는 도전 물질을 포함할 수 있다.
상기 스위칭 소자들(SW)과 상기 제 2 도전 라인들(CL2) 사이에 상부 전극들(TE)이 제공될 수 있다. 상기 상부 전극들(TE)은 상기 스위칭 소자들(SW) 각각 상에서 서로 분리된 2차원적 형태로 배열될 수 있다. 이와는 달리, 상기 상부 전극들(TE) 각각은 제 1 방향(D1)을 따라 배열된 상기 스위칭 소자들(SW)과 공통적으로 연결될 수 있다.
상기 상부 전극들(TE) 상에 상기 제 2 도전 라인들(CL2)이 제공될 수 있다. 상기 제 2 도전 라인들(CL2)은 제 4 층간 절연막(117)에 의하여 상기 제 1 방향(D1)으로 서로 이격될 수 있다. 일 예로, 상기 제 4 층간 절연막(117)은 실리콘 산화물 또는 실리콘 산질화물을 포함할 수 있다.
상기 스위칭 소자들(SW) 사이를 채우는 매립 절연막(161)이 제공될 수 있다. 상기 매립 절연막(161)은 실리콘 질화물을 포함할 수 있다. 일 예로, 상기 매립절연막(161)은 Si3N4막을 포함할 수 있다. 상기 매립 절연막(161)은 저유전막을 포함할 수 있다. 일 예로, 상기 매립 절연막(161)은 실리콘산탄화물, 실리콘산탄화질화물, 또는 실리콘탄질화물 중 적어도 하나를 포함할 수 있다. 평면적 관점에서, 상기 매립 절연막(161)은 격자 형태를 가질 수 있다. 상기 매립 절연막(161)의 하면은 상기 가변 저항 구조체들(CR)의 상면보다 높을 수 있다.
상기 스위칭 소자들(SW)과 상기 매립 절연막(161) 사이에 측벽 절연막(SS)이 제공될 수 있다. 상기 측벽 절연막(SS)은 상기 매립 절연막(161)의 하면 아래로 연장될 수 있다. 일 예로, 상기 측벽 절연막(SS)은 상기 매립 절연막(161)과 상기 제 1 내지 제 3 층간 절연막들(111, 113, 115) 사이로 연장될 수 있다. 상기 측벽 절연막(SS)은 상기 상부 전극들(TE)의 측벽 상으로 연장될 수 있다. 일 예로, 상기 측벽 절연막(SS)의 상면은 상기 상부 전극들(TE)의 상면과 공면을 이룰 수 있다.
상기 측벽 절연막(SS)은 상기 스위칭 소자들(SW)과 상기 매립 절연막(161) 사이의 메인 절연막(147) 및, 상기 메인 절연막(147)과 상기 스위칭 소자들(SW) 사이의 패시베이션막(146)을 포함할 수 있다. 상기 패시베이션막(146)은 상기 상부 전극들(TE)의 측벽들을 덮을 수 있다. 상기 패시베이션막(146) 및 상기 메인 절연막(147)은 모두 실리콘 원소와 질소 원소를 포함할 수 있다. 상기 측벽 절연막(SS)은 비의도적 불순물을 제외하고 실질적으로 산소를 포함하지 않을 수 있다. 일 예로, 상기 패시베이션막(146) 및 상기 메인 절연막(147) 각각은 실리콘질화물을 포함할 수 있다.
상기 패시베이션막(146)은 실리콘 리치(silicon-rich)막일 수 있다. 즉, 상기 패시베이션막(146)의 실리콘 비율은 상기 메인 절연막(147)의 실리콘 비율보다 클 수 있다. 이하, 본 명세서에서 실리콘 비율은 실리콘 원자의 비율을 지칭한다. 일 예로, 상기 패시베이션막(146)의 실리콘 비율은 상기 메인 절연막(147)의 실리콘 비율의 약 1.1배 내지 약 2 배일 수 있다. 일 예로, 상기 메인 절연막(147)은 화학 양론적 비를 갖는 Si3N4막을 포함할 수 있고, 상기 패시베이션막(146)은 SixN4(X는 3초과)막을 포함할 수 있다. 상기 매립 절연막(161)이 실리콘 질화물을 포함하는 경우, 상기 패시베이션막(146)의 실리콘 비율은 상기 매립 절연막(161)의 실리콘 비율보다 클 수 있다.
상기 패시베이션막(146)은 상기 메인 절연막(147) 보다 얇을 수 있다. 일 예로, 상기 패시베이션막(146)의 두께는 상기 메인 절연막(147)의 두께의 약1/20 내지 약 1/50일 수 있다. 일 예로, 상기 패시베이션막(146)의 두께는 약 5옹스트롱 이하일 수 있다. 상기 패시베이션막(146)의 밀도는 상기 메인 절연막(147)의 밀도보다 낮을 수 있다. 일 예로, 상기 패시베이션막(146)의 밀도는 상기 메인 절연막(147)의 밀도의 약 70% 내지 약 90%일 수 있다.
상기 패시베이션막(146)은 상기 스위칭 소자들(SW) 내의 원소들이 제조 공정 시의 열에 의하여 또는 제조 완료 후 사용시 발생되는 열에 의하여 휘발되는 것을 방지할 수 있다. 또한, 상기 스위칭 소자들(SW) 내의 원소들이 수소 및/또는 산소와 결합하여 전기적 특성이 열화되는 것을 방지할 수 있다. 상기 패시베이션막(146)은 상기 메인 절연막(147)에 비하여 질소의 비율이 낮아, 상기 스위칭 소자들(SW) 내의 원소들이 질소 원자들과 결합하여 전기적 특성이 열화되는 것을 방지할 수 있다.
이하, 상기 상부 전극(TE)이 보다 상세히 설명된다.
도 5에 도시된 것과 같이, 상기 상부 전극(TE)은 차례로 적층된 제 1 탄소 전극 패턴(152), 금속 패턴(154), 및 제 2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 제 1 탄소 전극 패턴(152) 및 상기 제 2 탄소 전극 패턴(156)은 탄소를 포함하는 도전 물질을 포함할 수 있다. 상기 금속 패턴(154)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다. 일 예로, 상기 제 1 탄소 전극 패턴(152)의 두께는 상기 제 2 탄소 전극 패턴(156) 보다 두꺼울 수 있다.
도 6을 참조하여, 상기 상부 전극(TE)은 차례로 적층된 제 1 탄소 전극 패턴들(152) 및 상기 탄소 전극 상의 금속 패턴(154)을 포함할 수 있다. 본 실시예에 있어서, 제 2 탄소 전극은 제공되지 않을 수 있다. 상기 금속 패턴(154)은 상기 제 2 도전 라인들(CL2)과 접할 수 있다. 도 7을 참조하여, 상기 상부 전극(TE)은 탄소 전극 패턴들(152)을 포함할 수 있다. 상기 탄소 전극 패턴들(152)의 상면은 상기 제 2 도전 라인들(CL2)과 접할 수 있다. 상기 탄소 전극 패턴들(152)의 하면은 상기 스위칭 소자(SW)의 상면과 접할 수 있다.
도 8 내지 도 12은 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 제조 방법을 설명하기 위한 도면들로, 도 3의 I-I'선 및 II-II'선에 따른 단면도들이다.
도 3 및 도 8을 참조하여, 기판(100) 상에 제 1 도전 라인들(CL1)이 제공될 수 있다. 상기 제 1 도전 라인들(CL1)은 하부 층간 절연막(107) 내에 제공될 수 있다. 상기 제 1 도전 라인들(CL1) 상에 제 1 층간 절연막(111)을 형성한 후, 상기 제 1 층간 절연막(111)에 제 1 방향(D1)으로 연장되는 트렌치들(TC)을 형성할 수 있다. 상기 트렌치들(TC) 각각은 복수의 제 1 도전 라인들(CL1)과 교차할 수 있다. 일 예로, 상기 제 1 층간 절연막(111)은 실리콘 질화물 또는 실리콘 산질화물로 형성될 수 있다.
상기 트렌치들(TC)이 형성된 상기 제 1 층간 절연막(111) 상에 히터 전극들(HE) 및 스페이서 패턴들(127)을 차례로 형성할 수 있다. 상기 히터 전극들(HE) 및 상기 스페이서 패턴들(127)은 상기 트렌치들(TC)의 형상을 따라 콘포멀하게 전극막 및 스페이서막을 형성한 후, 이를 차례로 식각하여 오프닝 영역들(OP)을 형성하는 것을 포함할 수 있다. 상기 전극막은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, TaSiN, 또는 TiO 중 적어도 하나를 포함할 수 있다. 상기 스페이서막은 실리콘 산화물 및/또는 실리콘 산질화물을 포함할 수 있다. 상기 오프닝 영역들(OP)의 형성 전에, 상기 스페이서막 상에 상기 트렌치들(TC)을 채우는 제 2 층간 절연막(113)이 형성될 수 있다. 일 예로, 상기 제 2 층간 절연막(113)은 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다. 이 후, 상기 오프닝 영역들(OP)을 채우는 제 3 층간 절연막(115)이 형성될 수 있다. 상기 제 3 층간 절연막(115)을 형성하는 것은 평탄화 공정을 포함할 수 있다. 상기 제 3 층간 절연막(115)은 상기 제 1 층간 절연막(111)과 동일한 물질로 형성될 수 있다.
상기 히터 전극들(HE)의 상부를 노출하는 리세스 영역들(RS)이 형성될 수 있다. 상기 리세스 영역들(RS)의 형성은 상기 스페이서 패턴들(127)의 상부를 식각하는 것 및 상기 히터 전극들(HE)의 상부를 식각하는 것을 포함할 수 있다. 상기 스페이서 패턴들(127)과 상기 히터 전극들(HE)의 식각은 습식 식각일 수 있다. 이 후, 등방성 습식 식각 공정을 수행하여 상기 히터 전극들(HE)의 상부와 상기 스페이서 패턴들(127)의 상부가 제거되어 생긴 빈 공간을 확장할 수 있다. 일 예로, 상기 등방성 습식 식각 공정은 인산을 포함하는 에천트로 수행될 수 있다.
상기 리세스 영역들(RS) 내에 가변 저항 구조체들(CR) 및 중간 전극들(ME)이 차례로 형성될 수 있다. 상기 리세스 영역들(RS)을 채우는 가변 저항막을 형성한 후, 상기 가변 저항막의 상부를 식각하여 상기 가변 저항 구조체들(CR)이 형성될 수 있다. 상기 가변 저항막은 GeSbTe, GeTeAs, SbTeSe, GeTe, SbTe, SeTeSn, GeTeSe, SbSeBi, GeBiTe, GeTeTi, InSe 및 InSbTe 중 적어도 하나를 포함할 수 있다. 상기 가변 저항 막은 물리적 기상 증착(Physical Vapor Deposition) 또는 화학적 기상 증착(Chemical Vapor Deposition) 방법으로 형성될 수 있다.
상기 리세스 영역들(RS)의 상부에 중간 전극들(ME)이 형성될 수 있다. 상기 중간 전극들(ME)은 상기 가변 저항 구조체들(CR)이 형성된 결과물 상에, 전극막을 형성한 후 평탄화하여 형성될 수 있다. 이와는 달리 상기 중간 전극들(ME)의 형성 공정은 생략될 수 있다. 상기 중간 전극들(ME)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나를 포함할 수 있다.
도 3 및 도 9를 참조하여, 상기 중간 전극들(ME)이 형성된 결과물 상에, 하부 탄소 전극막(141), 스위칭막(143), 및 상부 전극막(151, 153, 155)이 차례로 형성될 수 있다. 상기 상부 전극막(151, 153, 155) 상에 마스크막(157)이 형성될 수 있다. 상기 상부 전극막(151, 153, 155)은 제 1 탄소 전극막(151), 금속막(153), 및 제 2 탄소 전극막(155)을 포함할 수 있다. 상기 제 1 탄소 전극막(151) 및 상기 제 2 탄소 전극막(155)은 탄소를 포함하는 도전 물질로 형성될 수 있다. 상기 금속막(153)은 W, Ti, Al, Cu, C, CN, TiN, TiAlN, TiSiN, TiCN, WN, CoSiN, WSiN, TaN, TaCN, 또는 TaSiN 중 적어도 하나로 형성될 수 있다. 이와는 달리, 도 6 또는 도 7을 참조하여 설명한 바와 같이 상기 제 1 및 제 2 탄소 전극막들(151, 155) 중 하나 및/또는 상기 금속막(153)이 생략될 수 있다. 상기 스위칭막(143)은 칼코게나이드(chalcogenide)계 원소인 Te 및 Se 중의 적어도 하나와, Ge, Sb, Bi, Al, Pb, Sn, Ag, As, S, Si, In, Ti, Ga 및 P 중에서 선택된 적어도 하나가 조합된 화합물로 형성될 수 있다. 상기 스위칭막(143)은 상기 화합물에 추가하여 열적 안정화 원소를 더 포함할 수 있다.
도 3 및 도 10을 참조하여, 상기 마스크막(157)으로부터 마스크 패턴들(158)을 형성한 후, 상기 마스크 패턴들(158)을 이용하여 상기 상부 전극막(151, 153, 155), 상기 스위칭막(143), 및 상기 하부 탄소 전극막(141)이 차례로 식각될 수 있다. 그 결과, 하부 탄소 전극 패턴들(142), 스위칭 소자들(SW), 상부 전극들(TE)을 포함하는 상부 구조체들(US)이 형성될 수 있다. 상기 상부 전극들(TE)은 제 1 탄소 전극 패턴(152), 금속 패턴(154), 및 제 2 탄소 전극 패턴(156)을 포함할 수 있다. 상기 상부 구조체들(US)은 제 1 방향(D1) 및 제 2 방향(D2)을 따라 이격되어 2차원적으로 배치될 수 있다.
상기 상부 구조체들(US)을 덮는 패시베이션막(146)이 형성될 수 있다. 상기 패시베이션막(146)은 상기 스위칭 소자들(SW)의 측벽을 덮을 수 있다. 일 예로, 상기 패시베이션막(146)은 상기 스위칭 소자들(SW)의 측벽과 직접 접할 수 있다. 상기 패시베이션막(146)은 상기 상부 구조체들(US)의 측벽 및 상면을 따라 콘포멀하게 형성될 수 있다. 일 예로, 상기 패시베이션막(146)은 상기 상부 전극들(TE)의 측벽들을 덮을 수 있다. 상기 패시베이션막(146)은 상기 상부 구조체들(US) 사이에서 노출된 제 1 내지 제 3 층간 절연막들(111, 113, 115)의 상면을 덮을 수 있다. 상기 패시베이션막(146)은 실리콘 리치(silicon-rich)막일 수 있다. 상기 패시베이션막(146)의 형성 방법에 대해서는 이하 도 13 및 도 14를 참조하여 보다 상세히 설명된다.
도 3 및 도 11을 참조하여, 상기 패시베이션막(146) 상에 메인 절연막(147)이 형성될 수 있다. 상기 메인 절연막(147)은 상기 패시베이션막(146)에 의하여 상기 스위칭 소자들(SW)과 이격될 수 있다. 상기 메인 절연막(147)은 상기 패시베이션막(146)을 따라 콘포멀하게 형성될 수 있다. 상기 메인 절연막(147)은 상기 패시베이션막(146) 보다 두껍게 형성될 수 있다.
이하, 측벽 절연막(SS)은 상기 패시베이션막(146)과 상기 메인 절연막(147)을 포함하는 것으로 설명된다. 상기 측벽 절연막(SS)은 비의도적 불순물을 제외하고 산소를 포함하지 않을 수 있다. 일 예로, 상기 패시베이션막(146) 및 상기 메인 절연막(147) 각각은 실리콘질화물을 포함할 수 있다.
도 13 및 도 14는 상기 측벽 절연막(SS)의 형성 공정의 공정 개념도이다. 이하, 도 13 및 도 14를 참조하여 상기 측벽 절연막(SS)의 형성 공정이 보다 상세히 설명된다.
상기 측벽 절연막(SS)을 형성하는 것은 실리콘 소스 공급을 포함하는 한 사이클을 하여 복수 회 수행하는 증착 공정을 포함할 수 있다. 일 예로, 상기 측벽 절연막(SS)을 형성하는 것은 실리콘 소스 공급(SR) 및 반응 가스 공급(NR)을 하나의 사이클(CL)로 하여 복수 회 수행하는 메인 단계(ML)를 포함할 수 있다. 일 예로, 상기 측벽 절연막(SS)의 형성은 PE-ALD(Plasma Enhanced ALD) 공정을 포함할 수 있으나, 이에 한정되지 않는다.
상기 실리콘 소스는 SiI2H2, DIPAS(Di-IsoPropyl-Amino-Silane), SiH4, Si2H6, DCS, HCD(hexachlorodisilane), TCS(tetrachlorosilane), TSA(trisilylamine) 중 적어도 하나일 수 있다. 상기 반응 가스는 N2, NH3와 같은 질소를 포함하는 가스일 수 있다.
상기 메인 단계(ML)에서, 각 사이클들(CL) 사이에 불활성 가스를 이용한 퍼징 공정(P)이 수행될 수 있다. 또한, 각 사이클들(CL)에서, 상기 실리콘 소스의 공급(SR)과 상기 반응 가스의 공급(NR) 사이에 퍼징 공정(P)이 수행될 수 있다. 상기 퍼징 공정(P)은 아르곤과 같은 불활성 가스를 포함하는 퍼징 가스로 수행될 수 있다.
상기 메인 단계(ML)에서, 공정 챔버에 로딩된 웨이퍼 상에 상기 실리콘 소스의 공급(SR)이 수행되면, 상기 상부 구조체들(US), 보다 상세하게는 상기 스위칭 소자들(SW)의 노출된 측벽에 실리콘 소스 물질이 흡착될 수 있다. 이후, 퍼징 공정(P)에 의하여 미흡착된 실리콘 소스 물질이 퍼징될 수 있다. 상기 반응 가스의 공급(NR)이 시작되면, 상기 반응 가스 물질이 상기 흡착된 실리콘 소스와 반응하여 상기 스위칭 소자들(SW)의 노출된 측벽을 덮는 측벽 절연막이 형성될 수 있다. 상기 반응 가스의 공급(NR)은 플라즈마 형성을 위한 RF 전력이 인가된 상태로 수행될 수 있다. 플라즈마 형성을 위한 상기 RF 전력은 상기 반응 가스의 공급(NR)의 시작 후 인가되며, 상기 반응 가스의 공급(NR)의 종료와 함께 종료될 수 있다. 상기 실리콘 소스의 공급(SR) 및 상기 퍼징 공정(P)에서는 상기 플라즈마 형성을 위한 RF 전력이 인가되지 않을 수 있다. 상기 RF 전력에 의하여 상기 반응 가스로부터 질소 플라즈마가 형성되고, 상기 질소 플라즈마는 상기 상부 구조체들(US)의 측벽에 흡착된 실리콘 소스와 반응하여 실리콘 질화물을 형성할 수 있다. 일 예로, 본 메인 단계(ML)에 의하여 상기 메인 절연막(147)이 형성될 수 있다.
하나의 사이클(CL)의 지속 시간(c1)은 약 30초 내지 약 90초일 수 있다. 하나의 사이클(CL)에서, 상기 실리콘 소스의 공급(SR)은 제 2 시간(t2) 동안 수행될 수 있으며, 상기 반응 가스의 공급(NR)은 제 3 시간(t3) 동안 수행될 수 있다. 상기 제 2 시간(t2)은 상기 제 3 시간(t3)과 같거나 길 수 있다. 일 예로, 상기 제 2 시간(t2) 및 상기 제 3 시간(t3)은 각각 약 1초 내지 약 9초일 수 있다. 상기 퍼징 공정(P)의 지속 시간(P1)은 상기 제 2 시간(t2) 및 상기 제 3 시간(t3) 각각보다 길 수 있다. 일 예로, 상기 퍼징 공정(P)의 지속 시간(P1)은 약 7초 내지 약 20초일 수 있다. 각 사이클들(CL)의 제 2 시간(t2)은 서로 동일할 수 있고 제 3 시간(t3)은 서로 동일할 수 있으나, 이에 한정되지 않는다.
상기 측벽 절연막(SS)을 형성하는 것은 상기 메인 단계(ML)의 시작 이전에, 노출된 상기 스위칭 소자들(SW)의 측벽에 상기 실리콘 소스 공급(SR)을 포함하는 예비 단계(PL)를 포함할 수 있다. 상기 메인 단계(ML)와 상기 예비 단계(PL)는 동일한 공정 챔버에서 인-시츄(in-situ)로 수행될 수 있다. 상기 예비 단계(PL)의 실리콘 소스 공급(SR)은 제 1 시간(t1) 동안 수행될 수 있다. 상기 제 1 시간(t1)은 하나의 사이클(CL)의 지속 시간(c1)보다 길 수 있다. 상기 제 1 시간(t1)은 다섯 사이클의 지속 시간보다 짧을 수 있다. 일 예로, 상기 제 1 시간(t1)은 약 90초 내지 약 150초일 수 있다. 상기 제 1 시간(t1)은 상기 제 2 시간(t2) 보다 약 10배 내지 약 50배일 수 있다.
상기 예비 단계(PL)에서, 상기 실리콘 소스 공급(SR)은 1회 수행될 수 있다. 상기 1회 동안 공급된 실리콘 소스의 양은 상기 하나의 사이클(CL)에서 공급된 실리콘 소스의 양보다 약 10배 내지 약 50배일 수 있다. 상기 실리콘 소스 공급(SR)의 유량(flow rate)은 상기 예비 단계(PL)와 상기 메인 단계(ML)에서 실질적으로 동일할 수 있다. 이와는 달리, 상기 예비 단계(PL)의 실리콘 소스 공급 유량은 상기 메인 단계(ML)의 실리콘 소스 공급 유량보다 클 수 있다.
도 13에 도시된 바와 같이, 상기 예비 단계(PL) 동안, 상기 반응 가스 공급(NR)은 수행되지 않을 수 있다. 상기 예비 단계(PL)의 상기 실리콘 소스 공급(SR)이 완료된 후, 퍼징 공정(P)이 수행될 수 있다. 상기 퍼징 공정(P)의 지속 시간(P2)은 상기 메인 단계(ML)의 상기 퍼징 공정(P)의 지속 시간(P1)과 동일할 수 있으나, 이에 한정되지 않는다.
도 14에 도시된 바와 같이, 상기 예비 단계(PL)는 상기 실리콘 소스 공급(SR) 후 반응 가스 공급(NR)을 포함할 수 있다. 상기 예비 단계(PL)의 반응 가스 공급(NR) 시간(t4)은 상기 메인 단계(ML)의 반응 가스 공급(NR) 시간(t3)과 실질적으로 동일할 수 있다.
상기 예비 단계(PL)는 상기 메인 단계(ML)와 동일하거나 낮은 압력에서 수행될 수 있다. 일 예로, 상기 예비 단계(PL)의 공정 압력은 상기 메인 단계(ML)의 공정 압력의 약 50% 내지 약 100%일 수 있다. 상기 예비 단계(PL)는 상기 메인 단계(ML)와 동일한 공정 온도에서 수행될 수 있다. 일 예로, 상기 공정 온도는 약 120℃ 내지 약 280℃일 수 있다.
상기 예비 단계(PL)에 의하여, 상기 패시베이션막(146)이 형성될 수 있다. 상기 상부 구조체들(US)을 형성하기 위한 식각 공정 시, 상기 스위칭 소자들(SW)의 측벽들에는 식각 손상으로 인하여 댕글링 본드(dangling bond)와 같은 격자 결함들의 비율이 증가될 수 있다. 이와 같은 격자 결함, 특히 휘발성이 강한 물질을 포함하는 층의 격자 결함은 실리콘 원자들에 비하여 상대적으로 반응성이 강한 질소 원자들 또는 플라즈마 사용에 따른 질소 라디칼들과 결합하여 질소 화합물들을 형성할 수 있다. 이와 같은 질소 화합물은 메모리 셀들, 보다 상세히는 상기 스위칭 소자들(SW)의 전기적 특성을 열화시키며, 웨이퍼 내에 전기적 특성의 산포를 악화시킬 수 있다. 또한, 질소 원자들 또는 질소 라디칼들에 의하여 상기 스위칭 소자들(SW)의 노출된 측벽이 추가로 손상될 수 있다.
본 발명의 실시예들에 따르면, 상기 예비 단계(PL), 보다 상세하게는 상대적으로 긴 시간 동안 공급되는 상기 실리콘 소스에 의하여 상기 스위칭 소자들(SW)의 손상된 측벽에 상기 패시베이션막(146)이 형성될 수 있다. 상기 패시베이션막(146)에 의하여 이후, 메인 단계(ML)에서 공급되는 반응 가스에 의한 메모리 셀의 열화를 방지할 수 있다. 또한, 본 예비 단계(PL)는 상기 메인 단계(ML)와 인-시츄로 진행되고, 동일한 소스로 수행되므로, 공정을 간소화하면서도 메모리 셀의 특성 및 산포를 개선할 수 있다.
도 3 및 도 12를 참조하여, 상기 상부 구조체들(US) 사이에 매립 절연막(161)이 형성될 수 있다. 상기 매립 절연막(161)을 형성하는 것은 ALD 또는 CVD 공정으로 수행될 수 있다. 일 예로, 상기 매립 절연막(161)은 실리콘 질화물, 실리콘 탄화물, 또는 실리콘탄질화물을 포함할 수 있다. 상기 매립 절연막(161)의 형성 공정은 상기 측벽 절연막(SS)의 형성 공정보다 상대적으로 높은 온도에서 수행될 수 있다. 일 예로, 상기 매립 절연막(161)의 형성 공정은 약 220℃ 내지 약 300℃에서 수행될 수 있다. 상기 매립 절연막(161)의 형성을 위한 실리콘 소스는 상기 측벽 절연막(SS)을 형성하기 위한 실리콘 소스와 다를 수 있다. 다른 실시예에서, 상기 매립 절연막(161)을 형성하는 것은 유동성 기상 증착 방법(Flowable CVD)을 포함할 수 있다.
상기 매립 절연막(161)의 형성이 완료된 후, 평탄화 공정이 수행될 수 있다. 상기 평탄화 공정 도중, 상기 마스크 패턴들(158)이 함께 제거될 수 있다. 또한, 상기 제 2 탄소 전극 패턴(156)의 일부 및 상기 측벽 절연막(SS)의 일부가 함께 제거될 수 있다.
도 3 및 도 4를 다시 참조하여, 상기 상부 전극들(TE) 상에 제 2 도전 라인들(CL2)을 형성할 수 있다. 상기 제 2 도전 라인들(CL2)을 형성하는 것은 상기 상부 전극들(TE) 상에 도전층을 형성한 후, 이를 패터닝하는 것을 포함할 수 있다. 이 후, 상기 제 2 도전 라인들(CL2) 사이를 채우는 제 4 층간 절연막(117)이 형성될 수 있다. 일 예로, 상기 제 4 층간 절연막(117)은 실리콘 산화막 및/또는 실리콘 산질화막을 포함할 수 있다.
본 발명의 실시예들에 따르면, 반응 가스에 의한 메모리 셀의 열화를 방지할 수 있다.
도 15는 본 발명의 실시예들에 따른 가변 저항 메모리 소자의 단면도로, 도 3의 I-I'선에 따른 단면도이다. 설명의 간소화를 위하여 중복되는 구성에 대한 설명은 생략된다.
도 3 및 도 15를 참조하면, 본 실시예에 따른 측벽 절연막(SS)은 스위칭 소자(SW)의 측벽으로부터 가변 저항 구조체(CR)의 측벽으로 연장될 수 있다. 상기 측벽 절연막(SS)의 하면은 히터 전극들(HE)의 상면보다 낮을 수 있다. 상기 스위칭 소자(SW)와 상기 가변 저항 구조체(CR)의 위치는 서로 변경될 수 있다.
본 실시예에 따르면, 상기 패시베이션막(146)은 식각 공정에 의한 상기 스위칭 소자(SW) 손상된 측벽 및 상기 가변 저항 구조체(CR)의 손상된 측벽을 보호하여 이후, 메인 단계(ML)에서 공급되는 반응 가스에 의한 메모리 셀의 열화를 방지할 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시 예들을 설명하였지만, 본 발명은 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수도 있다. 그러므로 이상에서 기술한 실시 예들에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야 한다.

Claims (20)

  1. 기판 상에 2차원적으로 배열되고 각각 가변 저항 구조체 및 스위칭 소자를 포함하는 메모리 셀들의 어레이를 형성하는 것; 및
    상기 스위칭 소자의 측벽을 덮는 측벽 절연막을 형성하는 것을 포함하고,
    상기 측벽 절연막을 형성하는 것은:
    실리콘 소스 공급 및 반응 가스 공급을 하나의 사이클로 하여 복수 회 수행하는 메인 단계; 및
    상기 메인 단계의 시작 이전의 예비 단계를 포함하고,
    상기 예비 단계는:
    상기 스위칭 소자의 측벽에 상기 실리콘 소스를 공급하는 제1 단계; 및
    상기 제1 단계의 완료 후, 상기 반응 가스를 공급하는 제2 단계를 포함하고,
    상기 제1 단계의 상기 실리콘 소스의 공급 시간은 상기 제2 단계의 상기 반응 가스의 공급 시간 보다 길고,
    상기 예비 단계의 상기 실리콘 소스의 공급 시간은 상기 메인 단계의 한 사이클보다 긴 가변 저항 메모리 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 예비 단계의 상기 실리콘 소스의 공급 시간은 상기 메인 단계의 다섯 사이클보다 짧은 가변 저항 메모리 소자의 제조 방법.
  3. 제 1 항에 있어서,
    상기 예비 단계의 상기 실리콘 소스의 공급 시간은 상기 메인 단계의 한 사이클의 상기 실리콘 소스의 공급 시간보다 10배 내지 50배인 가변 저항 메모리 소자의 제조 방법.
  4. 제 1 항에 있어서,
    상기 예비 단계 동안, 상기 실리콘 소스는 1회 공급되는 가변 저항 메모리 소자의 제조 방법.
  5. 삭제
  6. 삭제
  7. 제 1 항에 있어서,
    상기 예비 단계와 상기 메인 단계는 인-시츄로 수행되는 가변 저항 메모리 소자의 제조 방법.
  8. 제 1 항에 있어서,
    상기 반응 가스는 질소 원자를 포함하는 가변 저항 메모리 소자의 제조 방법.
  9. 제 8 항에 있어서,
    상기 반응 가스의 공급 동안 RF 전력이 인가되는 가변 저항 메모리 소자의 제조 방법.
  10. 기판 상에 2차원적으로 배열되고 각각 가변 저항 구조체 및 스위칭 소자를 포함하는 메모리 셀들의 어레이를 형성하는 것; 및
    상기 스위칭 소자의 측벽을 덮는 측벽 절연막을 형성하는 것을 포함하고,
    상기 측벽 절연막을 형성하는 것은 실리콘 소스 공급을 포함하는 하나의 사이클이 복수 회 수행되는 증착 공정을 포함하고,
    최초 사이클의 상기 실리콘 소스의 공급 시간은 이후 사이클의 상기 실리콘 소스의 공급 시간보다 적어도 10배 이상이고,
    상기 최초 사이클의 상기 실리콘 소스의 공급은 이후 사이클의 상기 실리콘 소스의 공급 보다 낮은 압력에서 수행되는 가변 저항 메모리 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 측벽 절연막을 형성한 후, 상기 메모리 셀들 사이의 공간을 채우는 매립 절연막을 형성하는 것을 더 포함하고,
    상기 측벽 절연막은 상기 매립 절연막 보다 낮은 온도에서 형성되는 가변 저항 메모리 소자의 제조 방법.
  12. 제 11 항에 있어서,
    상기 측벽 절연막은 120℃ 내지 280℃ 에서 형성되고, 상기 매립 절연막은 220℃ 내지 300℃ 에서 형성되는 가변 저항 메모리 소자의 제조 방법.
  13. 삭제
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  15. 삭제
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