KR102606995B1 - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 상에 적어도 하나의 막을 포함하는 버퍼층을 형성하는 단계; 상기 버퍼층의 표면을 평탄화시키는 단계; 및 상기 버퍼층 상에 박막 트랜지스터를 형성하는 단계를 포함한다.

Description

박막 트랜지스터 기판의 제조 방법{METHOD FOR FABRICATING THIN FILM TRANSISTOR SUBSTRATE}
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
유기 발광 표시 장치(organic light-emitting display device)는 정공 주입 전극과 전자 주입 전극, 그리고 정공 주입 전극과 전자 주입 전극 사이에 형성되어 있는 유기 발광층을 포함하고, 정공 주입 전극에서 주입되는 정공과 전자 주입 전극에서 주입되는 전자가 유기 발광층에서 재결합하고 소멸하면서 빛을 내는 자발광형 표시 장치이다. 유기 발광 표시 장치는 낮은 소비 전력, 높은 휘도 및 높은 반응 속도 등의 고품위 특성을 나타내므로 차세대 표시 장치로 주목 받고 있다.
유기 발광 표시 장치는 각 화소의 동작을 제어하거나 구동부에서 공급되는 전기적 신호를 각 화소에 전달하기 위해 박막 트랜지스터를 구비한다.
본 발명은 버퍼층의 표면을 평탄화시키는 단계를 포함하여 박막 트랜지스터의 신뢰성을 개선한 박막 트랜지스터 기판의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법은 베이스 기판 상에 적어도 하나의 막을 포함하는 버퍼층을 형성하는 단계; 버퍼층의 표면을 평탄화시키는 단계; 및 버퍼층 상에 박막 트랜지스터를 형성하는 단계를 포함한다.
본 발명의 일 실시예에 있어서, 버퍼층의 표면을 평탄화시키는 단계는 화학적 기계적 연마/평탄화(Chemical Mechanical Polishing/Planarization; CMP) 방법에 의해 수행될 수 있다.
본 발명의 일 실시예에 있어서, 버퍼층은 베이스 기판 상에 제공되는 제1 버퍼층, 제1 버퍼층 상에 제공되는 제2 버퍼층을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 버퍼층의 표면을 평탄화시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제1 버퍼층은 실리콘 산화물을 포함하고, 제2 버퍼층은 실리콘 질화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 버퍼층 상에 제공되는 제3 버퍼층을 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제2 버퍼층의 표면을 평탄화시키는 단계를 더 포함할 수 있다.
본 발명의 일 실시예에 있어서, 제3 버퍼층은 실리콘 산화물을 포함할 수 있다.
본 발명의 일 실시예에 있어서, 박막 트랜지스터는 버퍼층 상에 제공되는 반도체층; 게이트 절연막을 사이에 두고 반도체층과 중첩하는 게이트 전극; 및 반도체층에 연결되고 서로 이격되는 소스 전극과 드레인 전극을 포함할 수 있다.
본 발명에 따른 박막 트랜지스터 기판의 제조 방법을 이용하여, 버퍼층 중의 하나 이상의 막을 평탄하게 하면, 박막 트랜지스터의 신뢰성이 향상될 수 있다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 포함하는 표시 장치의 단면도를 나타낸다.
도 2a 내지 2g는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도를 나타낸다.
도 3은 종래의 CMP 방법을 수행하지 않은 비교예(a) 및 본 발명의 일 실시예에 따라 CMP 방법을 수행한 실시예(b)에서의 박막 트랜지스터 기판의 단면을 촬영한 TEM 이미지를 나타낸다.
도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 포함되는 박막 트랜지스터의 특성을 보여주는 그래프를 나타낸다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
각 도면을 설명하면서 유사한 참조부호를 유사한 구성요소에 대해 사용하였다. 첨부된 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 위하여 실제보다 확대하여 도시한 것이다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다. 또한, 층, 막, 영역, 판 등의 부분이 다른 부분 "상에" 있다고 할 경우, 이는 다른 부분 "바로 위에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 또한, 본 명세서에 있어서, 어느 층, 막, 영역, 판 등의 부분이 다른 부분 상(on)에 형성되었다고 할 경우, 상기 형성된 방향은 상부 방향만 한정되지 않으며 측면이나 하부 방향으로 형성된 것을 포함한다. 반대로 층, 막, 영역, 판 등의 부분이 다른 부분 "아래에" 있다고 할 경우, 이는 다른 부분 "바로 아래에" 있는 경우뿐만 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
이하, 도면을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 박막 트랜지스터 기판을 포함하는 표시 장치의 단면도를 나타낸다.
도 1을 참고하면, 표시 장치(100)는 박막 트랜지스터 기판(TFTS) 및 박막 트랜지스터 기판(TFTS) 상에 제공되는 표시 소자(OLED)를 포함할 수 있다.
박막 트랜지스터 기판(TFTS)은 베이스 기판(SUB), 베이스 기판(SUB) 상의 버퍼층(BFL), 및 버퍼층(BFL) 상에 제공되는 적어도 하나의 박막 트랜지스터(TFT)를 포함할 수 있다.
베이스 기판(SUB)은 투명 절연 물질을 포함하여 광을 투과시킬 수 있다.
베이스 기판(SUB)은 가요성(flexible) 기판일 수 있다. 가요성 기판은 고분자 유기물을 포함하는 필름 기판 및 플라스틱 기판을 포함할 수 있다. 예를 들면, 가요성 기판은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌 나프탈레이트(PEN, polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(PET, polyethylene terephthalate), 폴리페닐렌 설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(PAR, polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 트리아세테이트 셀룰로오스(TAC, triacetate cellulose) 및 셀룰로오스아세테이트 프로피오네이트(CAP, cellulose acetate propionate) 중 하나를 포함할 수 있다. 또한, 가요성 기판은 유리 섬유 강화플라스틱(FRP, fiber glass reinforced plastic)을 포함할 수도 있다.
베이스 기판(SUB)은 경성(rigid) 기판일 수 있다. 경성 기판은 유리　기판, 석영　기판, 유리 세라믹　기판　및 결정질 유리　기판 중 하나일 수 있다.
베이스 기판(SUB)에 적용되는 물질은 표시 장치의 제조 공정 시, 높은 처리 온도에 대해 저항성(또는 내열성)을 갖는 것이 바람직하다.
버퍼층(BFL)은 베이스 기판(SUB) 및 박막 트랜지스터(TFT) 사이에 제공될 수 있다. 버퍼층(BFL)은 무기 절연 물질을 포함할 수 있다. 예를 들면, 버퍼층(BFL)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 및 실리콘 산질화물(SiON) 중 적어도 하나를 포함할 수 있다. 또한, 버퍼층(BFL)은 단일막 구조 또는 다중막 구조를 가질 수 있다. 예를 들면, 버퍼층(BFL)은 실리콘 산화물, 실리콘 질화물 및 실리콘 산질화물 중 하나를 포함하는 단일막 구조를 가질 수 있다. 상기 버퍼층(BFL)은 실리콘 산화물막, 및 상기 실리콘 산화물막 상에 제공되는 실리콘 질화물막을 포함할 수도 있다. 상기 버퍼층(BFL)은 순차적으로 적층된 3개 이상의 절연막을 포함할 수도 있다.
도 1에서는 3중막 구조를 갖는 버퍼층(BFL)을 나타냈으며, 설명상 편의를 위해 베이스 기판(SUB)으로부터 순서대로 제1 버퍼층(BFL1), 제2 버퍼층(BFL2), 및 제3 버퍼층(BFL3)을 포함하는 것으로 기재하였다. 예를 들면, 제1 버퍼층(BFL1)은 실리콘 산화물막, 제2 버퍼층(BFL2)은 실리콘 질화물막, 및 제3 버퍼층(BFL3)은 실리콘 산화물막일 수 있다. 그러나, 본 실시예는 이에 한정시키는 것은 아니다.
버퍼층(BFL)은 베이스 기판(SUB)으로부터 박막 트랜지스터(TFT)로 불순물이 확산되는 것을 방지할 수 있다. 또한, 버퍼층(BFL)은 베이스 기판(SUB)의 표면을 평탄화할 수도 있다.
박막 트랜지스터(TFT)는 게이트 라인(미도시) 및 데이터 라인(미도시)에 연결될 수 있다. 상기 박막 트랜지스터(TFT)는 반도체층(SCL), 게이트 전극(GE), 소스 전극(SE) 및 드레인 전극(DE)을 포함할 수 있다.
반도체층(SCL)은 버퍼층(BFL) 상에 제공될 수 있다. 반도체층(SCL)은 비정질 실리콘(amorphous Si), 다결정 실리콘(poly crystalline Si), 산화물 반도체 및 유기물 반도체 중 하나를 포함할 수 있다. 반도체층(SCL)에서, 소스 전극(SE) 및 드레인 전극(DE)과 접속하는 영역은 불순물이 도핑 또는 주입된 소스 영역 및 드레인 영역일 수 있다. 소스 영역 및 드레인 영역 사이의 영역은 채널 영역일 수 있다.
한편, 도면 상에는 도시하지 않았으나, 반도체층(SCL)이 산화물 반도체를 포함하는 경우, 반도체층(SCL)의 상부 또는 하부에서 반도체층(SCL)으로 유입되는 광을 차단하기 위한 광 차단막이 제공될 수도 있다.
반도체층(SCL) 상에는 게이트 절연막(GI)이 제공될 수 있다. 게이트 절연막(GI)은 반도체층(SCL)을 커버하며, 반도체층(SCL) 및 게이트 전극(GE)을 절연시킬 수 있다. 게이트 절연막(GI)은 유기 절연 물질 및 무기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 게이트 절연막(GI)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
게이트 전극(GE)은 게이트 절연막(GI) 상에 제공될 수 있다. 게이트 전극(GE)은 게이트 라인에 접속될 수 있다. 게이트 전극(GE)은 저저항 도전 물질을 포함할 수 있으며, 반도체층(SCL)에 중첩될 수 있다.
게이트 전극(GE) 상에는 층간 절연막(ILD)이 제공될 수 있다. 층간 절연막(ILD)은 유기 절연 물질 및 무기 절연 물질 중 적어도 하나를 포함할 수 있다. 예를 들면, 층간 절연막(ILD)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 층간 절연막(ILD)은 소스 전극(SE)과 드레인 전극(DE) 및 게이트 전극(GE)을 절연시킬 수 있다.
게이트 절연막(GI) 및 층간 절연막(ILD)을 관통하는 콘택 홀들은 상기 반도체층(SCL)의 소스 영역 및 드레인 영역을 노출시킬 수 있다.
소스 전극(SE) 및 드레인 전극(DE)은 층간 절연막(ILD) 상에 서로 이격되어 제공될 수 있다. 소스 전극(SE) 및 드레인 전극(DE)은 저저항 도전 물질을 포함할 수 있다. 소스 전극(SE)의 일단은 상기 데이터 라인에 접속할 수 있다. 소스 전극(SE)의 타단은 상기 콘택 홀들 중 하나를 통하여 상기 소스 영역에 접속할 수 있다. 드레인 전극(DE)의 일단은 콘택 홀들 중 다른 하나를 통하여 드레인 영역에 접속할 수 있다. 드레인 전극(DE)의 타단은 상기 표시 소자(OLED)에 접속할 수 있다.
한편, 본 실시예에서는 박막 트랜지스터(TFT)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 박막 트랜지스터(TFT)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터일 수도 있다.
박막 트랜지스터 기판(TFTS)은 박막 트랜지스터(TFT) 상에 제공되는 보호막(PSV)을 더 포함할 수 있다. 상기 보호막(PSV)은 상기 박막 트랜지스터(TFT)를 커버할 수 있다. 보호막(PSV)의 일부는 제거되어, 소스 전극(SE) 및 드레인 전극(DE) 중 하나, 예를 들면, 드레인 전극(DE)을 노출시킬 수 있다.
보호막(PSV)은 적어도 하나의 막을 포함할 수 있다. 예를 들면, 보호막(PSV)은 무기 보호막 및 상기 무기 보호막 상에 제공된 유기 보호막을 포함할 수 있다. 무기 보호막은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다. 유기 보호막은 아크릴(acryl), 폴리이미드(PI, polyimide), 폴리아미드(PA, polyamide) 및 벤조시클로부텐(BCB, benzocyclobutene) 중 하나를 포함할 수 있다. 또한, 유기 보호막은 투명하고, 유동성이 있어 하부 구조의 굴곡을 완화시켜 평탄화시킬 수 있는 평탄화막일 수 있다.
표시 소자(OLED)는 보호막(PSV) 상에 제공될 수 있다. 상기 표시 소자(OLED)는 유기 발광 소자일 수 있다. 표시 소자(OLED)는 박막 트랜지스터(TFT)에 접속하는 제1 전극(AE), 상기 제1 전극(AE) 상에 제공되는 발광층(EML), 및 상기 발광층(EML) 상에 제공되는 제2 전극(CE)을 포함할 수 있다. 제1 전극(AE) 및 제2 전극(CE) 중 어느 하나는 애노드(anode) 전극일 수 있으며, 다른 하나는 캐소드(cathode) 전극일 수 있다. 예를 들면, 제1 전극(AE)은 애노드 전극일 수 있으며, 상기 제2 전극(CE)은 캐소드 전극일 수 있다.
또한, 제1 전극(AE) 및 상기 제2 전극(CE) 중 적어도 하나는 투과형 전극일 수 있다. 예를 들면, 표시 소자(OLED)가 배면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 투과형 전극이며, 제2 전극(CE)이 반사형 전극일 수 있다. 표시 소자(OLED)가 전면 발광형 유기 발광 소자인 경우, 제1 전극(AE)이 반사형 전극이며, 제2 전극(CE)이 투과형 전극일 수 있다. 표시 소자(OLED)가 양면 발광형 유기 발광 소자인 경우, 제1 전극(AE) 및 제2 전극(CE) 모두 투과형 전극일 수 있다. 본 실시예에서는 표시 소자(OLED)가 전면 발광형 유기 발광 소자이며, 제1 전극(AE)이 애노드 전극인 경우를 예로서 설명한다.
각 화소에서, 제1 전극(AE)은 보호막(PSV) 상에 제공될 수 있다. 제1 전극(AE)은 광을 투과시킬 수 있는 투명 도전막(미도시), 및 광을 반사시킬 수 있는 반사막(미도시)을 포함할 수 있다. 반사막은 투명 도전막의 상부 또는 하부에 제공될 수 있다. 투명 도전막 및 반사막 중 적어도 하나는 드레인 전극(DE)과 접속할 수 있다.
투명 도전막은 투명 도전성 산화물을 포함할 수 있다. 예를 들어, 투명 도전막은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), AZO(Aluminum Zinc Oxide), GZO(Gallium doped Zinc Oxide), ZTO(Zinc Tin Oxide), GTO(Gallium Tin Oxide) 및 FTO(Fluorine doped Tin Oxide) 중 적어도 하나의 투명 도전성 산화물을 포함할 수 있다.
반사막은 광을 반사시킬 수 있는 물질을 포함할 수 있다. 예를 들면, 반사막은 알루미늄(Al), 은(Ag), 크롬(Cr), 몰리브덴(Mo), 백금(Pt), 니켈(Ni) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
제1 전극(AE) 상에는 화소 정의막(PDL)이 제공될 수 있다. 화소 정의막(PDL)은 화소 영역들 사이에 제공되며, 제1 전극(AE)를 노출시킬 수 있다. 또한, 화소 정의막(PDL)은 제1 전극(AE)의 에지부와 중첩할 수 있다. 따라서, 화소 정의막(PDL)은 제1 전극(AE)의 캡핑층(ECL) 또는 봉지 기판을 향하는 표면의 대부분을 노출시킬 수 있다.
상기 화소 정의막(PDL)은 유기 절연 물질을 포함할 수 있다. 예를 들면, 상기 화소 정의막(PDL)은 폴리스티렌(polystyrene), 폴리메틸메타아크릴레이트(PMMA, polymethylmethacrylate), 폴리아크릴로니트릴(PAN, polyacrylonitrile), 폴리아미드(PA, polyamide), 폴리이미드(PI, polyimide), 폴리아릴에테르(PAE, polyarylether), 헤테로사이클릭 폴리머(heterocyclic polymer), 파릴렌(parylene), 에폭시(epoxy), 벤조시클로부텐(BCB, benzocyclobutene), 실록산계 수지(siloxane based resin) 및 실란계 수지(silane based resin) 중 적어도 하나를 포함할 수 있다.
발광층(EML)은 제1 전극(AE)의 노출된 표면 상에 제공될 수 있다. 발광층(EML)은 적어도 광 생성층(light generation layer, LGL)을 포함하는 다층 박막 구조를 가질 수 있다. 예를 들면, 발광층(EML)은 정공을 주입하는 정공 주입층(hole injection layer, HIL), 정공의 수송성이 우수하고 상기 광 생성층에서 결합하지 못한 전자의 이동을 억제하여 정공과 전자의 재결합 기회를 증가시키기 위한 정공 수송층(hole transport layer, HTL), 주입된 전자와 정공의 재결합에 의하여 광을 발하는 상기 광 생성층, 상기 광 생성층에서 결합하지 못한 정공의 이동을 억제하기 위한 정공 억제층(hole blocking layer, HBL), 전자를 상기 광 생성층으로 원활히 수송하기 위한 전자 수송층(electron transport layer, ETL), 및 전자를 주입하는 전자 주입층(electron injection layer, EIL)을 구비할 수 있다.
광 생성층에서 생성되는 광의 색상은 적색(red), 녹색(green), 청색(blue) 및 백색(white) 중 하나일 수 있으나, 본 실시예에서 이를 한정하는 것은 아니다. 예를 들어, 발광층(EML)의 광 생성층에서 생성되는 광의 색상은 마젠타(magenta), 시안(cyan), 옐로(yellow) 중 하나일 수 있다.
정공 주입층, 정공 수송층, 정공 억제층, 전자 수송층 및 전자 주입층은 서로 인접하는 화소 영역들에서 연결되는 공통막일 수 있다.
제2 전극(CE)은 발광층(EML) 상에 제공될 수 있다. 제2 전극(CE)은 반투과 반사막일 수 있다. 예를 들면, 제2 전극(CE)은 광을 투과시킬 수 있을 정도의 두께를 가지는 박형 금속층일 수 있다. 제2 전극(CE)은 광 생성층에서 생성된 광의 일부는 투과시키고, 광 생성층에서 생성된 광의 나머지는 반사시킬 수 있다.
제2 전극(CE)은 투명 도전막에 비하여 일함수가 낮은 물질을 포함할 수 있다. 예를 들면, 제2 전극(CE)은 몰리브덴(Mo), 텅스텐(W), 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 리튬(Li), 칼슘(Ca) 및 이들의 합금 중 적어도 하나를 포함할 수 있다.
발광층(EML)에서 출사된 광 중 일부는 제2 전극(CE)을 투과하지 못하고, 제2 전극(CE)에서 반사된 광은 상기 반사막에서 다시 반사될 수 있다. 즉, 반사막 및 제2 전극(CE) 사이에서, 발광층(EML)에서 출사된 광은 공진할 수 있다. 상기 광의 공진에 의하여 표시 소자(OLED)의 광 추출 효율은 향상될 수 있다.
반사막 및 제2 전극(CE) 사이의 거리는 광 생성층에서 생성된 광의 색상에 따라 상이할 수 있다. 즉, 광 생성층에서 생성된 광의 색상에 따라, 반사막 및 제2 전극(CE) 사이의 거리는 공진 거리에 부합되도록 조절될 수 있다.
캡핑층(ECL)은 제2 전극(CE) 상에 제공될 수 있다. 캡핑층(ECL)은 표시 소자(OLED)를 커버하여, 표시 소자(OLED)로 산소 및 수분이 침투하는 것을 방지할 수 있다. 캡핑층(ECL)의 외부로 노출되는 표면, 즉, 캡핑층(ECL)의 외부면은 제1 표면일 수 있다.
또한, 캡핑층(ECL)은 복수의 절연막을 포함할 수 있다. 예를 들면, 캡핑층(ECL)은 적어도 하나의 무기막(미도시) 및 적어도 하나의 유기막(미도시)을 포함할 수 있다. 예를 들면, 캡핑층(ECL)은 제2 전극(CE) 상의 제1 무기막, 상기 제1 무기막 상의 유기막, 및 상기 유기막 상의 무기막을 포함할 수 있다. 여기서, 무기막은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 알루미늄 산화물, 티타늄 산화물, 지르코늄 산화물 및 주석 산화물 중 적어도 하나를 포함할 수 있다. 상기 유기막은 아크릴(acryl), 폴리이미드(PI, polyimide), 폴리아미드(PA, polyamide) 및 벤조시클로부텐(BCB, benzocyclobutene) 중 하나를 포함할 수 있다.
한편, 본 실시예에서는 표시 소자(OLED)를 외부 환경과 격리하기 위하여 캡핑층(ECL)을 적용함을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 표시 소자(OLED)를 외부 환경과 격리하기 위하여, 캡핑층(ECL) 대신 봉지 기판이 적용될 수도 있다. 봉지 기판은 실런트를 통하여 베이스 기판(SUB)과 합착될 수 있다. 봉지 기판을 이용하여 표시 소자(OLED)를 외부 환경과 격리하는 경우, 캡핑층(ECL)은 생략될 수도 있다.
도 2a 내지 2g는 본 발명의 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 단계적으로 도시한 단면도를 나타낸다.
도 2a를 참고하면, 베이스 기판(SUB) 상에 버퍼층(BFL) 중 제1 버퍼층(BFL1)이 적층된다.
베이스 기판(SUB)으로는 가요성 기판, 예를 들면 플라스틱 기판, 또는 경성 기판이 이용된다.
제1 버퍼층(BFL1)은 베이스 기판(SUB) 상에 실리콘 산화물(SiOx)등과 같은 무기 절연 물질이 PECVD(Plasma Enhanced Chemical Vapor Deposition) 등의 증착 방법을 통해 증착되어 형성된다. 제1 버퍼층(BFL1)은 균일하지 못한 표면을 가진다. 즉, 제1 버퍼층(BFL1)의 표면은 요철을 가질 수 있다.
이러한 버퍼층(BFL)을 이루는 무기막 표면의 굴곡은 향후 그 상부에 형성될 반도체층(SCL)에 영향을 미쳐 실리콘 입자 내부에 흠결이 다수 발생하고, 박막 트랜지스터의 이력현상(hyteresis), 순간잔상 등이 나타나 박막 트랜지스터의 신뢰성을 감소시킨다.
도 2b를 참고하면, 제1 버퍼층(BFL1)의 표면을 평탄화시킨다. 제1 버퍼층(BFL1)의 평탄화는 화학적 및 기계적 가공을 혼합한 화학적 기계적 연마/평탄화(Chemical Mechanical Polishing/Planarization; 이하 CMP) 방법을 이용하여 제1 버퍼층(BFL1)의 표면을 처리하는 것이다. 예를 들면, CMP 장비의 헤드부에 장착되고 제1 버퍼층(BFL1)의 표면과 접촉하여 회전하는 연마 패드와, 상기 연마 패드와 제1 버퍼층(BFL1)의 사이로 유동하는 슬러리에 의해 제1 버퍼층(BFL1)의 표면이 화학적/기계적으로 연마된다. 이에 따라, 제1 버퍼층(BFL1)은 표면의 요철이 제거되고 평탄한 표면을 갖게 된다.
본 실시예에서는 화학적 기계적 연마/평탄화 방법을 이용하여 제1 버퍼층(BFL1)의 표면을 평탄화시킴을 예로서 설명하였으나, 이에 한정되는 것은 아니다. 제1 버퍼층(BFL1)의 표면을 평탄화시킬 수 있는 다른 방법도 이용될 수 있다.
도 2c 및 도 2d를 참고하면, 버퍼층(BFL) 중 제1 버퍼층(BFL1) 상에 제2 버퍼층(BFL2)이 적층되고, 화학적 기계적 연마/평탄화(CMP) 방법으로 제2 버퍼층(BFL2)의 표면을 평탄화시킨다.
제2 버퍼층(BFL2)은, 도 2a의 내용과 유사하게, 표면이 평탄화된 제1 버퍼층(BFL1) 상에 실리콘 질화물(SiNx)등과 같은 무기 절연 물질이 PECVD 등의 증착 방법을 통해 증착되어 형성된다. 제2 버퍼층(BFL2) 또한 균일하지 못한 표면을 가진다.
제2 버퍼층(BFL2)은, 도 2b의 내용과 동일하게, CMP 방법으로 제2 버퍼층(BFL2)의 표면을 처리함으로써 제2 버퍼층(BFL2)의 표면을 평탄화시킨다.
도 2e 및 도 2f를 참고하면, 버퍼층(BFL) 중 제2 버퍼층(BFL2) 상에 제3 버퍼층(BFL3)이 적층되고, 화학적 기계적 연마/평탄화(CMP) 방법으로 제3 버퍼층(BFL3)의 표면을 평탄화시킨다.
제3 버퍼층(BFL3)은, 도 2a의 내용과 동일하게, 제2 버퍼층(BFL2) 상에 실리콘 산화물(SiOx)등과 같은 무기 절연 물질이 PECVD 등의 증착 방법을 통해 증착되어 형성된다. 제3 버퍼층(BFL3) 또한 실리콘 산화물의 낮은 치밀도로 인해 균일하지 못한 표면을 가진다.
제3 버퍼층(BFL3)은, 도 2b의 내용과 동일하게, CMP 방법으로 제3 버퍼층(BFL3)의 표면을 처리함으로써 제3 버퍼층(BFL3)의 표면을 평탄화시킨다.
본 실시예에서는 제1 내지 제3 버퍼층(BFL1, BFL2, BFL3) 모두에서 CMP를 수행함을 예로서 설명하였으나, 이에 한정되는 것은 아니다.
예를 들면, 제1 버퍼층(BFL1)에서만 CMP 방법이 수행될 수 있으며, 제3 버퍼층(BFL3)에서만 CMP 방법이 수행될 수도 있다. 또한, 제1 버퍼층(BFL1) 및 제2 버퍼층(BFL2)에서 CMP 방법을 수행하고, 제3 버퍼층(BFL3)에서는 CMP 방법을 수행하지 않을 수도 있다.
도 2g를 참고하면, 버퍼층(BFL), 예를 들면, 버퍼층(BFL)의 최상층에 존재하는 제3 버퍼층(BFL3) 상에 반도체층(SCL)을 형성한다.
반도체층(SCL)은 비정질 실리콘(amorphous Si), 다결정 실리콘(poly crystalline Si), 산화물 반도체 및 유기물 반도체 중 하나를 포함할 수 있다.
반도체층(SCL)이 폴리 실리콘을 포함하는 경우, 반도체층은 하기와 같이 형성될 수 있다.
우선, 제3 버퍼층(BFL3) 상에 비정질 실리콘을 포함하는 막을 형성하고, 비정질 실리콘에 레이저를 조사하여 결정화시킴으로써 폴리실리콘막이 형성될 수 있다. 그 후, 폴리 실리콘을 포함하는 막을 패터닝하여 반도체층(SCL)을 형성할 수 있다.
반도체층(SCL)을 형성한 후, 반도체층(SCL)을 커버하는 게이트 절연막(GI)을 형성할 수 있다. 게이트 절연막(GI)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
게이트 절연막(GI)을 형성한 후, 게이트 절연막(GI) 상에 도전 물질을 포함하는 막을 형성하고, 패터닝하여 게이트 전극(GE)을 형성한다. 여기서, 게이트 전극(GE)은 적어도 일부의 반도체층(SCL)과 중첩할 수 있다.
게이트 전극(GE)을 형성한 후, 게이트 전극(GE)을 마스크로 하여, 반도체층(SCL)에 불순물을 도핑 또는 주입할 수 있다. 반도체층(SCL)에서 불순물이 도핑 또는 주입된 영역은 도전성을 가질 수 있다. 또한, 반도체층(SCL)에서 불순물이 도핑 또는 주입된 영역은 게이트 전극(GE)과 중첩하지 않는 영역으로, 게이트 전극(GE)과 중첩하는 영역을 사이에 두고 이격된 두 영역으로 구분될 수 있다. 두 영역 중 하나는 소스 영역이며, 다른 하나는 드레인 영역일 수 있다. 소스 영역과 드레인 영역 사이의 영역은 채널 영역일 수 있다.
불순물을 도핑 또는 주입한 후, 게이트 전극(GE)을 커버하는 층간 절연막(ILD)을 형성할 수 있다. 층간 절연막(ILD)은 실리콘 산화물 및 실리콘 질화물 중 적어도 하나를 포함할 수 있다.
층간 절연막(ILD)을 형성한 후, 게이트 절연막(GI) 및 층간 절연막(ILD)을 패터닝하여 반도체층(SCL)의 소스 영역 및 드레인 영역 각각의 일부를 노출시키는 콘택 홀을 형성한다.
콘택 홀을 형성한 후, 층간 절연막(ILD) 상에 도전 물질을 포함하는 막을 형성하고 패터팅하여 소스 영역에 접속되는 소스 전극(SE), 및 드레인 영역에 접속되는 드레인 전극(DE)을 형성한다.
한편, 본 실시예에서는 박막 트랜지스터 기판의 제조 방법에 의해 탑 게이트 구조의 박막 트랜지스터가 제조될 수 있음을 설명하였으나, 이에 한정되는 것은 아니다. 예를 들면, 제3 버퍼층(BFL3) 상에 게이트 전극(GE)을 먼저 형성하고, 반도체층(SCL), 소스 전극(SE) 및 드레인 전극(DE)을 형성하여 바텀 게이트 구조의 박막 트랜지스터를 형성할 수도 있다.
도 3은 종래의 CMP 방법을 수행하지 않은 비교예(a) 및 본 발명의 일 실시예에 따라 CMP 방법을 수행한 실시예(b)에서의 박막 트랜지스터 기판의 단면을 촬영한 TEM 이미지를 나타내고, 도 4는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판에 포함되는 박막 트랜지스터의 특성을 보여주는 그래프를 나타낸다.
도 3을 참고하면, 3중막의 버퍼층이 적층된 박막 트랜지스터 기판의 단면의 모습에서 확인할 수 있는 바와 같이, 종래의 제3 버퍼층의 표면이 평탄화되지 않은 박막 트랜지스터 기판(비교예, a)에서는 제3 버퍼층의 표면에 요철이 존재한다. 이에 비해, 본 발명의 일 실시예에 따라 제3 버퍼층의 표면에 평탄화 단계를 수행한 박막 트랜지스터 기판(실시예, b)에서는 제3 버퍼층의 표면이 요철이 없이 평탄한 면을 갖는 것을 확인할 수 있다.
도 4를 참고하면, 버퍼층 상에 제공되는 박막 트랜지스터의 특성을 확인하기 위하여, 박막 트랜지스터의 문턱 전압의 변화량(△Vth)을 측정하였다. 측정 결과, 실시예(b)의 경우, 비교예(a)에 비해 △Vth 값이 0.2038에서 0.1865로 감소하여, 박막 트랜지스터의 특성이 개선되었음을 확인하였다.
이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.
100 : 표시 장치 TFTS : 박막 트랜지스터 기판
SUB : 베이스 기판 BFL : 버퍼층
BFL1 : 제1 버퍼층 BFL2 : 제2 버퍼층
BFL3 : 제3 버퍼층 TFT : 박막 트랜지스터
SE : 소스 전극 SCL : 반도체층
GE : 게이트 전극 DE : 드레인 전극
GI : 게이트 절연막 ILD : 층간 절연막
PSV : 보호막 PDL : 화소 정의막
ECL : 캡핑층 OLED : 표시 소자
AE : 제1 전극 EML : 발광층
CE : 제2 전극

Claims (9)

  1. 베이스 기판 상에 제1 버퍼층을 직접 형성하는 단계;
    상기 제1 버퍼층의 표면을 평탄화시키는 단계;
    평탄화된 상기 제1 버퍼층의 표면 상에 제2 버퍼층을 직접 형성하는 단계;
    상기 제2 버퍼층의 표면을 평탄화시키는 단계;
    평탄화된 상기 제2 버퍼층의 표면 상에 제3 버퍼층을 직접 형성하는 단계;
    상기 제3 버퍼층의 표면을 평탄화시키는 단계; 및
    평탄화된 상기 제3 버퍼층의 표면 상에 박막 트랜지스터를 직접 형성하는 단계를 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 제1 버퍼층, 상기 제2 버퍼층, 및/또는 상기 제3 버퍼층의 표면을 평탄화시키는 단계는 화학적 기계적 연마/평탄화(Chemical Mechanical Polishing/Planarization; CMP) 방법에 의해 수행되는 박막 트랜지스터 기판의 제조 방법.
  3. 삭제
  4. 삭제
  5. 제1 항에 있어서,
    상기 제1 버퍼층은 실리콘 산화물을 포함하고, 상기 제2 버퍼층은 실리콘 질화물을 포함하는 박막 트랜지스터 기판의 제조 방법.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서,
    상기 제3 버퍼층은 실리콘 산화물을 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1 항에 있어서,
    상기 박막 트랜지스터는
    상기 제3 버퍼층 상에 제공되는 반도체층;
    게이트 절연막을 사이에 두고 반도체층과 중첩하는 게이트 전극; 및
    상기 반도체층에 연결되고 서로 이격되는 소스 전극과 드레인 전극
    을 포함하는 박막 트랜지스터 기판의 제조 방법.
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