KR102602162B1 - 표시 장치 및 그 제조 방법 - Google Patents

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Abstract

제1 기판, 상기 제1 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인, 상기 게이트 라인 상에 절연되어 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인 상에 배치된 공통 전극, 상기 공통 전극 상에 배치된 절연막, 상기 절연막 상에 배치되며, 상기 절연막을 통하여 상기 박막 트랜지스터에 연결된 화소 전극, 및 상기 화소 전극 상에 배치된 블랙 매트릭스를 포함하며, 상기 블랙 매트릭스는 상기 게이트 라인과 중첩되는 제1 차광부, 및 상기 데이터 라인과 중첩되는 제2 차광부를 포함하며, 상기 제2 차광부는 상기 절연막을 통하여 상기 공통 전극과 직접 접촉하는 표시 장치를 제공한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND MUNUFACTURING METHOD THEREOF}
본 발명은 표시 장치 및 그 제조 방법에 관한 것으로, 특히 개구율 및 표시 품질을 향상시킬 수 있는 표시 장치 및 그 제조 방법에 관한 것이다.
표시 장치는 발광 방식에 따라 액정 표시 장치(liquid crystal display, LCD), 유기 발광 표시 장치(organic light emitting diode display, OLED display), 플라즈마 표시 장치(plasma display panel, PDP) 및 전기 영동 표시 장치(electrophoretic display) 등으로 분류된다.
액정 표시 장치는 전극이 형성되어 있는 표시 기판, 대향 기판, 및 표시 기판과 대향 기판 사이에 배치된 액정층을 포함한다. 최근 표시 기판에 색필터를 배치하여 투과율을 높인 COA(Color-filter On Array) 구조를 채용하고 있다.
또한, 색필터가 배치된 표시 기판과 차광 부재가 배치된 대향 기판의 결합 공정에서 얼라인 미스가 발생되는 것을 방지하기 위하여 표시 기판에 색필터와 차광 부재를 배치한 BOA(Black matrix On Array) 구조를 채용하고 있다.
이러한 BOA 구조에서, 개구율을 향상시키기 위하여 데이터 라인과 중첩되는 블랙 매트릭스가 생략될 수 있다. 그러나, 이 경우, 데이터 라인에 의한 외광 반사로 인해 얼룩이 시인될 수 있다.
이에 본 발명은 개구율을 향상시킴과 동시에 데이터 라인에 의한 반사를 방지할 수 있는 표시 장치 및 그 제조 방법을 제공하고자 한다.
제1 기판, 상기 제1 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인, 상기 게이트 라인 상에 절연되어 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터, 상기 게이트 라인 및 상기 데이터 라인 상에 배치된 공통 전극, 상기 공통 전극 상에 배치된 절연막, 상기 절연막 상에 배치되며, 상기 절연막을 통하여 상기 박막 트랜지스터에 연결된 화소 전극, 및 상기 화소 전극 상에 배치된 블랙 매트릭스를 포함하며, 상기 블랙 매트릭스는 상기 게이트 라인과 중첩되는 제1 차광부, 및 상기 데이터 라인과 중첩되는 제2 차광부를 포함하며, 상기 제2 차광부는 상기 절연막을 통하여 상기 공통 전극과 직접 접촉하는 표시 장치를 제공한다.
상기 제2 차광부는 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 가질 수 있다.
상기 제2 차광부는 3㎛ 이상 내지 7㎛ 이하의 폭을 가질 수 있다.
상기 데이터 라인은 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다.
상기 제2 차광부는 평면상에서 적어도 적어도 1회 이상 꺾어진 형태를 가질 수 있다.
상기 절연막은 상기 공통 전극을 노출시키는 적어도 하나 이상의 컨택홀을 가질 수 있다.
상기 컨택홀은 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 가질 수 있다.
상기 컨택홀은 3㎛ 이상 내지 7㎛ 이하의 폭을 가질 수 있다.
상기 컨택홀은 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다.
상기 제2 차광부는 적어도 일부가 상기 절연막 위에 배치될 수 있다.
제1 기판 상에 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터를 형성하는 단계, 상기 게이트 라인 및 상기 데이터 라인 상에 공통 전극을 형성하는 단계, 상기 공통 전극 상에 절연막을 형성하는 단계, 상기 절연막에 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 갖는 컨택홀을 형성하는 단계, 상기 절연막 상에 화소 전극을 형성하는 단계; 및 상기 화소 전극이 형성된 상기 절연막 상에 상기 게이트 라인과 중첩되는 제1 차광부 및 상기 데이터 라인과 중첩되는 제2 차광부를 포함하는 블랙 매트릭스를 형성하는 단계를 포함하며, 상기 제2 차광부는 상기 컨택홀을 통하여 상기 공통 전극과 직접 접촉하게 형성하는 표시 장치 제조 방법을 제공한다.
상기 제2 차광부는 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 갖게 형성할 수 있다.
상기 제2 차광부는 3㎛ 이상 내지 7㎛ 이하의 폭을 갖게 형성할 수 있다. 상기 컨택홀은 3㎛ 이상 내지 7㎛ 이하의 폭을 갖게 형성할 수 있다.
상기 데이터 라인은 평면상에서 적어도 1회 이상 꺾어진 형태를 갖게 형성할 수 있다.
본 발명에 따른 표시 장치는 데이터 라인과 중첩되는 블랙 매트릭스를 일정 폭 이하로 형성함으로써, 개구율을 향상시킬 수 있다.
본 발명에 따른 표시 장치는 데이터 라인과 중첩되는 블랙 매트릭스가 절연막을 통하여 공통 전극과 직접 접촉하게 형성하여 블랙 매트릭스의 접착력을 향상시킴으로써, 블랙 매트릭스를 일정 폭 이하로 형성할 수 있다.
본 발명에 따른 표시 장치 제조 방법은 절연막에 드레인 전극을 노출시키는 컨택홀을 형성하는 공정과 동시에 데이터 라인과 중첩하는 공통 전극을 노출시키는 공정을 진행함으로써, 별도의 공정 추가 없이 블랙 매트릭스를 일정 폭 이하로 형성할 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다.
도 3a 내지 도 3e는 본 발명의 일실시예에 따른 표시 장치의 각 구성 요소를 따로 나타낸 평면도들이다.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 표시 장치 제조 방법을 설명하기 위한 단면도들이다.
이하, 첨부도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 다양한 변경이 가능하고, 여러 가지 형태로 실시될 수 있는 바, 특정의 실시예만을 도면에 예시하고 본문은 이를 주로 설명한다. 그렇다고 하여 본 발명의 범위가 상기 특정한 실시예로 한정되는 것은 아니다. 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 또는 대체물은 본 발명의 범위에 포함되는 것으로 이해되어야 한다.
도면에서, 각 구성요소와 그 형상 등이 간략하게 그려지거나 또는 과장되어 그려지기도 하며, 실제 제품에 있는 구성요소가 표현되지 않고 생략되기도 한다. 따라서, 도면은 발명의 이해를 돕기 위한 것으로 해석되어야 한다. 또한, 동일한 기능을 하는 구성요소는 동일한 부호로 표시된다.
어떤 층이나 구성요소가 다른 층이나 구성요소의 '상'에 있다 라고 기재되는 것은 어떤 층이나 구성요소가 다른 층이나 구성요소와 직접 접촉하여 배치된 경우뿐만 아니라, 그 사이에 제3의 층이 개재되어 배치된 경우까지 모두 포함하는 의미이다.
본 명세서에서 어떤 부분이 다른 부분과 연결되어 있다고 할 때, 이는 직접적으로 연결되어 있는 경우뿐 아니라, 그 중간에 다른 구성요소를 두고 전기적으로 연결되어 있는 경우도 포함한다. 또한, 어떤 부분이 어떤 구성 요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있는 것을 의미한다.
본 명세서에서 제1, 제2, 제3 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 이러한 구성 요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소들로부터 구별하는 목적으로 사용된다. 예를 들어, 본 발명의 권리 범위로부터 벗어나지 않고, 제1 구성 요소가 제2 또는 제3 구성 요소 등으로 명명될 수 있으며, 유사하게 제2 또는 제3 구성 요소도 교호적으로 명명될 수 있다.
본 발명을 명확하게 설명하기 위해 설명과 관계없는 부분은 도면에서 생략되었으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호가 붙여진다.
본 발명의 일실시예에 따른 표시 장치는 액정 표시 장치인 것을 전제로 설명한다. 다만, 본 발명의 적용 범위가 액정 표시 장치에 한정되는 것은 아니며, 예를 들어 본 발명은 유기 발광 표시 장치에도 적용될 수 있다.
도 1은 본 발명의 일실시예에 따른 표시 장치의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'을 따라 절단한 단면도이다. 도 3a 내지 도 3e는 본 발명의 일실시예에 따른 표시 장치의 각 구성 요소를 따로 나타낸 평면도들이다.
도 1 및 도 2를 참조하면, 본 발명의 일실시예에 따른 표시 장치는 표시 기판(100), 대향 기판(200), 및 표시 기판(100) 및 대향 기판(200) 사이에 배치된 액정층(300)을 포함한다.
표시 기판(100)은 제1 기판(110), 게이트 배선(GL, GE), 제1 절연막(120), 반도체층(SM), 데이터 배선(DL, SE, DE), 제2 절연막(130), 컬러 필터(CF1, CF2, CF3), 보호층(140), 공통 전극(CE), 제3 절연막(150), 화소 전극(PE), 블랙 매트릭스(161, 162) 등을 포함할 수 있다.
제1 기판(110)은 플라스틱 기판과 같이 광 투과 특성 및 플렉시블 특성을 갖는 절연 기판일 수 있다. 다만, 이에 한정되는 것은 아니며, 제1 기판(110)은 유리 기판과 같은 하드 기판으로 만들어질 수도 있다.
도 1, 도 2, 및 도 3a를 참조하면, 제1 기판(110) 상에 제1 방향(D1)으로 연장된 게이트 라인(GL), 및 게이트 라인(GL)으로부터 분기된 게이트 전극(GE)을 포함하는 게이트 배선(GL, GE)이 배치될 수 있다.
게이트 배선(GL, GE)은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있다.
또한, 게이트 배선(GL, GE)은 물리적 성질이 다른 두 개 이상의 도전막(미도시)을 포함하는 다중막 구조를 가질 수 있다. 예를 들어, 다중막 구조 중 한 도전막은 신호 지연이나 전압 강하를 줄일 수 있도록 낮은 비저항(low resistivity)의 금속, 예를 들면 알루미늄 계열 금속, 은 계열 금속, 구리 계열 금속 등으로 이루어질 수 있으며, 다른 한 도전막은, ITO(indium tin oxide) 및 IZO(indium zinc oxide)와의 접촉 특성이 우수한 물질, 이를테면 몰리브덴 계열 금속, 크롬, 티타늄, 탄탈륨 등으로 이루어질 수 있다.
이러한 조합의 좋은 예로는 크롬 하부막과 알루미늄 상부막, 알루미늄 하부막과 몰리브덴 상부막 및 티타늄 하부막과 구리 상부막 등을 들 수 있다. 다만, 본 발명은 이에 한정되지 않으며, 게이트 배선(GL, GE)은 다양한 여러 가지 금속과 도전체로 만들어질 수 있다. 게이트 배선(GL, GE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 배선(GL, GE)이 배치된 제1 기판(110) 상에 제1 절연막(120)이 배치될 수 있다. 제1 절연막(120)은 게이트 절연막이라고도 한다. 제1 절연막(120)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제1 절연막(120)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제1 절연막(120) 상에 반도체층(SM)이 배치될 수 있다. 반도체층(SM)은 비정질 실리콘(amorphous Silicon)으로 이루어지거나, 또는, 갈륨(Ga), 인듐(In), 주석(Sn), 아연(Zn) 중 적어도 하나 이상의 원소를 포함하는 산화물 반도체(oxide semiconductor)로 이루어 질 수 있다.
예를 들면, 산화물 반도체는 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO)로 이루어진 군에서 선택된 적어도 하나 이상을 포함할 수 있다. 도면에 도시되지 않았으나, 반도체층(SM) 상에 오믹 콘택층이 배치될 수 있다.
본 발명의 일실시예에서, 반도체층(SM)은 게이트 전극(GE)과 실질적으로 중첩되는 것으로 도시되어 있으나 이에 한정되는 것은 아니며, 반도체층(SM)은 후술할 데이터 배선과 실질적으로 중첩되게 배치될 수도 있다.
반도체층(SM)이 배치된 제1 기판(110) 상에 제1 방향(D1)과 교차하는 제2 방향(D2)으로 연장된 데이터 라인(DL), 데이터 라인(DL)으로부터 분기된 소스 전극(SE), 및 소스 전극(SE)과 이격되어 배치된 드레인 전극(DE)을 포함하는 데이터 배선(DL, SE, DE)이 배치될 수 있다.
데이터 라인(DL)은 후술할 화소 전극(PE)이 꺾인 형태와 동일하게 꺾인 형태를 가질 수 있다. 즉, 데이터 라인(DL)은 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다. 예를 들어, 데이터 라인(DL)은 게이트 라인(GL)이 연장된 방향과 수직을 이루는 가상의 기준선과 약 7도 내지 15도의 각도를 갖도록 꺾일 수 있다.
데이터 라인(DL)의 제1 방향(D1)으로의 폭(W1)은 3㎛ 이상 내지 4㎛ 이하일 수 있다.
데이터 배선(DL, SE, DE)은 전술된 게이트 배선(GL, GE)과 동일한 물질을 포함할 수 있다. 데이터 배선(DL, SE, DE)은 동일한 공정으로 동시에 만들어질 수 있다.
게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)은 박막 트랜지스터(T)를 구성한다.
데이터 배선(DL, SE, DE)이 배치된 제1 기판(110) 상에 제2 절연막(130)이 배치될 수 있다. 제2 절연막(130)은 층간 절연막이라고도 한다. 제2 절연막(130)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제2 절연막(130)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제2 절연막(130) 상에 컬러 필터(CF1, CF2, CF3)가 배치될 수 있다. 컬러 필터(CF1, CF2, CF3)는 적색, 녹색, 청색, 원청색(cyan), 원적색(magenta), 원황색(yellow), 및 백색(white) 중 어느 하나일 수 있다. 적색, 녹색, 및 청색, 또는 원청색(cyan), 원적색(magenta), 및 원황색(yellow)과 같은 3개의 기본색이 색을 형성하기 위한 기본 화소군으로 구성될 수 있다.
컬러 필터(CF1, CF2, CF3)가 배치된 제1 기판(110) 상에 보호층(140)이 배치될 수 있다. 보호층(140)은 실리콘 산화물, 실리콘 질화물, 감광성(photosensitivity)의 유기물 또는 실리콘계 저유전율 절연 물질 등을 포함하는 단일막 또는 다중막 구조를 가질 수 있다. 보호층(140)은 1.0㎛ 내지 3.5㎛의 두께를 가질 수 있다.
도 1, 도 2, 및 도 3b를 참조하면, 보호층(140) 상에 공통 전극(CE)이 배치될 수 있다. 공통 전극(CE)은 면 형태로 제1 기판(110) 전면(全面) 상에 통판으로 배치될 수 있다. 또한, 공통 전극(CE)은 전술한 드레인 전극(DE)에 대응되는 영역에 형성된 개구부(CE_H)를 가질 수 있다.
공통 전극(CE)의 개구부(CE_H)를 통해 후술할 화소 전극(PE)이 드레인 전극(DE)과 연결될 수 있다.
공통 전극(CE)은 ITO (indium tin oxide), IZO(indium zinc oxide) 또는 AZO(aluminum zinc oxide)와 같은 투명 도전성 산화물(Transparent Conductive Oxide)로 만들어질 수 있다.
도 1, 도 2, 및 도 3c를 참조하면, 공통 전극(CE)이 배치된 제1 기판(110) 상에 제3 절연막(150)이 배치될 수 있다. 제3 절연막(150)은 실리콘 산화물(SiOx) 또는 실리콘 질화물(SiNx)을 포함할 수 있다. 또한, 제3 절연막(150)은 산화 알루미늄, 산화 티타늄, 산화 탄탈륨 또는 산화 지르코늄을 더 포함할 수 있다.
제2 절연막(130), 컬러 필터(CF1, CF2, CF3), 보호층(140), 제3 절연막(150)의 일부가 제거되어, 드레인 전극(DE)의 일부를 노출시키는 제1 컨택홀(H1)이 형성되고, 제3 절연막(150)의 일부가 제거되어 공통 전극(CE)의 일부를 노출시키는 제2 컨택홀(H2)이 형성된다.
제1 컨택홀(H1)은 드레인 전극(DE)에 대응되는 영역에 형성될 수 있으며, 제2 컨택홀(H2)은 데이터 라인(DL)에 대응되는 영역에 형성될 수 있다. 즉, 제2 컨택홀(H2)은 평면상에서 데이터 라인(DL)과 실질적으로 동일한 형태를 가질 수 있다. 예를 들어, 데이터 라인(DL)이 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 경우, 제2 컨택홀(H2)도 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다. 제2 컨택홀(H2)의 제1 방향(D1)으로의 폭(W2)은 3㎛ 이상 내지 7㎛ 이하일 수 있다.
도 1, 도 2, 및 도 3d를 참조하면, 제3 절연막(150) 상에 화소 전극(PE)가 배치될 수 있다. 화소 전극(PE)은 제1 컨택홀(H1)을 통하여 드레인 전극(DE)과 전기적으로 연결된다.
화소 전극(PE)은 줄기부 및 줄기부로부터 경사지게 연장된 복수의 가지부들을 포함할 수 있다. 복수의 가지부들은 멀티 도메인을 구현하기 위하여 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다.
화소 전극(PE)은 투명 도전성 물질로 만들어질 수 있다. 예를 들어, 화소 전극(PE)은 ITO(indium tin oxide), IZO(indium zinc oxide), ITZO(indium tin zinc oxide), AZO(aluminum zinc oxide) 등의 투명 도전성 물질로 만들어질 수 있다.
도 1, 도 2, 및 도 3e를 참조하면, 화소 전극(PE)이 배치된 제1 기판(110) 상에 블랙 매트릭스(161, 162)가 배치될 수 있다.
블랙 매트릭스(161, 162)는 크롬산화물(CrOx)과 같은 금속 또는 불투명 유기막 재료, 감광성 조성물 등으로 만들어질 수 있다. 예를 들어, 감광성 조성물은 바인더 수지, 중합성 모노머, 중합성 올리고머, 안료, 분산제, 광 개시제를 포함할 수 있다. 검은색 안료 또는 블랙 수지(black resin) 등이 사용될 수 있다.
블랙 매트릭스(161, 162)는 게이트 라인(GL)을 따라 게이트 라인(GL)과 중첩되게 배치된 제1 차광부(161), 및 데이터 라인(DL)을 따라 데이터 라인(DL)과 중첩되게 배치된 제2 차광부(162)를 포함할 수 있다.
제2 차광부(162)는 평면상에서 데이터 라인(DL)과 실질적으로 동일한 형태를 가질 수 있다. 예를 들어, 데이터 라인(DL)이 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 경우, 제2 차광부(162)도 평면상에서 적어도 1회 이상 꺾어진 형태를 가질 수 있다.
제2 차광부(162)는 제3 절연막(150)의 제2 컨택홀(H2)을 통해 공통 전극(CE)과 직접 접촉할 수 있다. 제2 차광부(162)가 공통 전극(CE)과 직접 접촉하는 경우, 제2 차광부(162)가 제3 절연막(150) 상에 배치되는 경우보다 접착력이 우수하다.
그 결과, 제2 차광부(162)의 제1 방향(D1)으로의 폭(W3)을 3㎛ 이상 7㎛ 이하로 형성할 수 있기 때문에 개구율을 향상시킬 수 있다. 또한, 제2 차광부(162)는 데이터 라인(DL)과 중첩되게 배치되기 때문에 데이터 라인(DL)에 의한 외광 반사를 방지할 수 있다.
도 2에서, 제2 차광부(162)는 제3 절연막(150)의 제2 컨택홀(H2)보다 넓은 폭을 갖는 것으로 도시되어 있으나 반드시 이에 한정되는 것은 아니며, 제2 차광부(162)는 제3 절연막(150)의 제2 컨택홀(H2)보다 작은 폭을 가질 수도 있다. 즉, 제2 차광부(162)는 적어도 일부가 제3 절연막(150) 위에 배치되거나 배치되지 않을 수 있다.
도시되지 않았지만, 컬럼 스페이서(미도시)가 블랙 매트릭스(161, 162) 상에 더 배치될 수 있다. 컬럼 스페이서(미도시)는 블랙 매트릭스(161, 162)와 단일 공정에 의해 동시에 형성될 수 있다.
도시되지 않았지만, 화소 전극(PE) 및 블랙 매트릭스(161, 162) 상에 하부 배향막이 배치될 수 있다. 하부 배향막은 수직 배향막일 수 있고, 광반응 물질을 포함할 수 있다.
대향 기판(200)은 제2 기판(210) 및 상부 배향막(220) 등을 포함할 수 있다. 제2 기판(210)은 투명한 유리 또는 플라스틱 등으로 된 절연 기판이다. 제2 기판(210) 상에 상부 배향막(220)이 배치될 수 있다. 상부 배향막은 전술된 하부 배향막과 동일한 물질로 만들어질 수 있다.
도 4a 내지 도 4g는 본 발명의 일실시예에 따른 표시 장치 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 투명한 유리 또는 플라스틱 등으로 된 제1 기판(110) 상에 게이트 전극(GE)을 포함하는 게이트 배선이 형성된다. 게이트 배선은 동일층에 형성될 수 있으며, 동일한 공정으로 형성될 수 있다.
게이트 배선이 형성된 제1 기판(110) 상에 제1 절연막(120)이 형성될 수 있다. 제1 절연막(120)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
제1 절연막(120)이 형성된 제1 기판(110) 상에 게이트 전극(GE)과 중첩되게 반도체층(SM)이 형성될 수 있다. 이어서, 반도체층(SM) 상에 소스 전극(SE), 드레인 전극(DE)을 포함하는 데이터 배선이 형성될 수 있다.
소스 전극(SE)은 반도체층(SM)의 일단에 중첩되게 형성되며, 드레인 전극(DE)은 소스 전극(SE)과 이격되어 반도체층(SM)의 타단에 중첩되게 형성될 수 있다. 데이터 배선은 동일층에 형성될 수 있으며, 동일한 공정으로 형성될 수 있다.
게이트 전극(GE), 반도체층(SM), 소스 전극(SE), 및 드레인 전극(DE)은 박막 트랜지스터(T)를 구성한다.
이어서, 데이터 배선이 형성된 제1 기판(110) 상에 제2 절연막(130)이 형성될 수 있다. 제2 절연막(130)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 4b를 참조하면, 제2 절연막(130) 상에 컬러 필터(CF1, CF2, CF3)가 형성될 수 있다. 이어서, 컬러 필터(CF1, CF2, CF3) 상에 보호층(140)이 도포될 수 있다. 보호층(140)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 4c를 참조하면, 보호층(140)이 형성된 제1 기판(110)의 전면(全面) 상에 공통 전극(CE)이 형성될 수 있다. 공통 전극(CE)의 드레인 전극(DE)에 대응되는 영역에 개구부(CE_H)가 형성될 수 있다.
도 4d를 참조하면, 공통 전극(CE)이 형성된 제1 기판(110) 상에 제3 절연막(150)이 형성될 수 있다. 제3 절연막(150)은 화학 기상 증착 공정, 스핀 코팅 공정, 스퍼터링 공정, 진공 증착 공정 및 프린팅 공정 등을 이용하여 형성될 수 있다.
도 4e를 참조하면, 제2 절연막(130), 컬러 필터(CF2), 보호층(140), 및 제3 절연막(150)을 관통하여 드레인 전극(155)의 일부를 노출시키는 제1 컨택홀(H1), 및 제3 절연막(150)을 관통하여 공통 전극(CE)의 일부를 노출시키는 제2 컨택홀(H2)이 형성될 수 있다.
제1 컨택홀(H1), 및 제2 컨택홀(H2)은 동일한 공정으로 형성될 수 있다.
제1 컨택홀(H1), 및 제2 컨택홀(H2)은 예를 들어, 식각 공정을 이용하여 형성될 수 있다.
제2 컨택홀(H2)은 평면상에서 데이터 라인(DL)과 실질적으로 동일한 형태로 형성될 수 있다. 예를 들어, 데이터 라인(DL)이 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 경우, 제2 컨택홀(H2)도 평면상에서 적어도 1회 이상 꺾어진 형태로 형성될 수 있다. 또한, 제2 컨택홀(H2)의 폭(W2)은 3㎛ 이상 내지 7㎛ 이하로 형성될 수 있다.
도 4f를 참조하면, 제3 절연막(150) 상에 화소 전극(PE)이 형성될 수 있다. 화소 전극(PE)은 제1 컨택홀(H1)을 통하여 드레인 전극(DE)과 전기적으로 연결되게 형성될 수 있다.
도 4g를 참조하면, 화소 전극(PE)이 형성된 제3 절연막(150) 상에 게이트 라인(GL)과 중첩되는 제1 차광부(161), 및 데이터 라인(DL)과 중첩되는 제2 차광부(162)가 형성될 수 있다.
제2 차광부(162)는 제2 컨택홀(H2)을 통하여 공통 전극(CE)과 직접 접촉되게 형성될 수 있다.
제2 차광부(162)는 평면상에서 데이터 라인(DL)과 실질적으로 동일한 형태로 형성될 수 있다. 예를 들어, 데이터 라인(DL)이 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 경우, 제2 차광부(162)도 평면상에서 적어도 1회 이상 꺾어진 형태로 형성될 수 있다. 또한, 제2 차광부(162)의 폭(W3)은 3㎛ 이상 내지 7㎛ 이하로 형성될 수 있다.
제2 차광부(162)는 적어도 일부가 제3 절연막(150) 위에 배치되거나 배치되지 않게 형성될 수 있다.
본 발명에 따른 표시 장치는 데이터 라인과 중첩되는 블랙 매트릭스를 일정 폭 이하로 형성함으로써, 개구율을 향상시킬 수 있다.
본 발명에 따른 표시 장치는 데이터 라인과 중첩되는 블랙 매트릭스가 절연막을 통하여 공통 전극과 직접 접촉하게 형성하여 블랙 매트릭스의 접착력을 향상시킴으로써, 블랙 매트릭스를 일정 폭 이하로 형성할 수 있다.
본 발명에 따른 표시 장치 제조 방법은 절연막에 드레인 전극을 노출시키는 컨택홀을 형성하는 공정과 동시에 데이터 라인과 중첩하는 공통 전극을 노출시키는 공정을 진행함으로써, 별도의 공정 추가 없이 블랙 매트릭스를 일정 폭 이하로 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 표시 기판
200: 대향 기판
300: 액정층

Claims (15)

  1. 제1 기판;
    상기 제1 기판 상에 배치되며, 제1 방향으로 연장된 게이트 라인;
    상기 게이트 라인 상에 절연되어 배치되며, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인;
    상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터;
    상기 게이트 라인 및 상기 데이터 라인 상에 배치된 공통 전극;
    상기 공통 전극 상에 배치된 절연막;
    상기 절연막 상에 배치되며, 상기 절연막을 통하여 상기 박막 트랜지스터에 연결된 화소 전극; 및
    상기 화소 전극 상에 배치된 블랙 매트릭스;를 포함하며,
    상기 블랙 매트릭스는 상기 게이트 라인과 중첩되는 제1 차광부; 및
    상기 데이터 라인과 중첩되는 제2 차광부;를 포함하며,
    상기 절연막은 상기 공통 전극을 노출시키는 적어도 하나 이상의 컨택홀을 갖고,
    상기 컨택홀 및 상기 제2 차광부는 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 갖고,
    상기 제2 차광부는 상기 컨택홀을 통하여 상기 공통 전극과 직접 접촉하는 표시 장치.
  2. 삭제
  3. 제1 항에 있어서, 상기 제2 차광부는 3㎛ 이상 내지 7㎛ 이하의 폭을 갖는 표시 장치.
  4. 제1 항에 있어서, 상기 데이터 라인은 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 표시 장치.
  5. 제4 항에 있어서, 상기 제2 차광부는 평면상에서 적어도 적어도 1회 이상 꺾어진 형태를 갖는 표시 장치.
  6. 삭제
  7. 삭제
  8. 제1 항에 있어서, 상기 컨택홀은 3㎛ 이상 내지 7㎛ 이하의 폭을 갖는 표시 장치.
  9. 제1 항에 있어서, 상기 컨택홀은 평면상에서 적어도 1회 이상 꺾어진 형태를 갖는 표시 장치.
  10. 제1 항에 있어서, 상기 제2 차광부는 적어도 일부가 상기 절연막 위에 배치된 표시 장치.
  11. 제1 기판 상에 제1 방향으로 연장된 게이트 라인, 상기 제1 방향과 교차하는 제2 방향으로 연장된 데이터 라인, 및 상기 게이트 라인 및 상기 데이터 라인과 연결된 박막 트랜지스터를 형성하는 단계;
    상기 게이트 라인 및 상기 데이터 라인 상에 공통 전극을 형성하는 단계;
    상기 공통 전극 상에 절연막을 형성하는 단계;
    상기 절연막에 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 갖는 컨택홀을 형성하는 단계;
    상기 절연막 상에 화소 전극을 형성하는 단계; 및
    상기 화소 전극이 형성된 상기 절연막 상에 상기 게이트 라인과 중첩되는 제1 차광부 및 상기 데이터 라인과 중첩되는 제2 차광부를 포함하는 블랙 매트릭스를 형성하는 단계;를 포함하며,
    상기 제2 차광부는 상기 컨택홀을 통하여 상기 공통 전극과 직접 접촉하게 형성하고,
    상기 컨택홀 및 상기 제2 차광부는 평면상에서 상기 데이터 라인과 실질적으로 동일한 형태를 갖는 표시 장치 제조 방법.
  12. 삭제
  13. 제11 항에 있어서, 상기 제2 차광부는 3㎛ 이상 내지 7㎛ 이하의 폭을 갖게 형성하는 표시 장치 제조 방법.
  14. 제11 항에 있어서, 상기 컨택홀은 3㎛ 이상 내지 7㎛ 이하의 폭을 갖게 형성하는 표시 장치 제조 방법.
  15. 제11 항에 있어서, 상기 데이터 라인은 평면상에서 적어도 1회 이상 꺾어진 형태를 갖게 형성하는 표시 장치 제조 방법.
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