KR102595457B1 - Array substrate of organic light emitting display device including electrostatic force prevention circuit - Google Patents

Array substrate of organic light emitting display device including electrostatic force prevention circuit Download PDF

Info

Publication number
KR102595457B1
KR102595457B1 KR1020180147593A KR20180147593A KR102595457B1 KR 102595457 B1 KR102595457 B1 KR 102595457B1 KR 1020180147593 A KR1020180147593 A KR 1020180147593A KR 20180147593 A KR20180147593 A KR 20180147593A KR 102595457 B1 KR102595457 B1 KR 102595457B1
Authority
KR
South Korea
Prior art keywords
gate
control transistor
transistor
electrode
data control
Prior art date
Application number
KR1020180147593A
Other languages
Korean (ko)
Other versions
KR20200061841A (en
Inventor
강임국
이설희
조성호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020180147593A priority Critical patent/KR102595457B1/en
Publication of KR20200061841A publication Critical patent/KR20200061841A/en
Application granted granted Critical
Publication of KR102595457B1 publication Critical patent/KR102595457B1/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/126—Shielding, e.g. light-blocking means over the TFTs
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K50/00—Organic light-emitting devices
    • H10K50/80—Constructional details
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays
    • H10K59/121—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements
    • H10K59/1213—Active-matrix OLED [AMOLED] displays characterised by the geometry or disposition of pixel elements the pixel elements being TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Optics & Photonics (AREA)
  • Geometry (AREA)
  • Devices For Indicating Variable Information By Combining Individual Elements (AREA)
  • Electroluminescent Light Sources (AREA)

Abstract

본 발명은 유기발광 다이오드 표시장치의 제조 공정 중에 있어서 대전된 전하에 의해 게이트 구동부에 포함된 트랜지스터의 파괴를 차단하는 정전기 방지회로가 포함된 유기발광 다이오드 표시장치용 어레이 기판에 관한 것이다.
본 발명은 게이트 라인과 데이터 라인이 교차하여 정의되는 화소영역과, 상기 화소영역에 형성된 구동 박막트랜지스터를 포함하는 표시영역과; 박막트랜지스터를 포함하는 게이트 구동부와; 제 1 및 제 2 클럭 라인과 상기 제 1 및 제 2 클럭 라인과 각각 연결된 제 1 및 제 2 연결 라인을 포함하는 신호 입력부와; 제 1 게이트 제어 트랜지스터와 제 1 데이터 제어 트랜지스터, 제 2 데이터 제어 트랜지스터, 제 1 제어 라인, 제 2 제어라인을 포함하는 입력 제어부를 포함하며; 상기 입력 제어부는 입력 제어신호에 따라 상기 표시영역과 상기 게이트 구동부 사이 및 상기 신호 입력부와 상기 게이트 구동부 사이를 연결하거나 연결을 차단하는 어레이 기판을 제공한다.The present invention relates to an array substrate for an organic light-emitting diode display device that includes an anti-static circuit that prevents destruction of the transistor included in the gate driver due to charged charges during the manufacturing process of the organic light-emitting diode display device.
The present invention includes a display area including a pixel area defined by the intersection of a gate line and a data line, and a driving thin film transistor formed in the pixel area; A gate driver including a thin film transistor; a signal input unit including first and second clock lines and first and second connection lines respectively connected to the first and second clock lines; It includes an input control unit including a first gate control transistor, a first data control transistor, a second data control transistor, a first control line, and a second control line; The input control unit provides an array substrate that connects or blocks the connection between the display area and the gate driver and between the signal input unit and the gate driver according to an input control signal.

Description

정전기 방지회로를 포함한 유기발광 다이오드 표시장치용 어레이 기판 {ARRAY SUBSTRATE OF ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING ELECTROSTATIC FORCE PREVENTION CIRCUIT}Array substrate for organic light emitting diode display device including anti-static circuit {ARRAY SUBSTRATE OF ORGANIC LIGHT EMITTING DISPLAY DEVICE INCLUDING ELECTROSTATIC FORCE PREVENTION CIRCUIT}

본 발명은 유기발광 다이오드 표시장치용 어레이 기판에 관한 것으로, 특히 유기발광 다이오드 표시장치용 어레이 기판의 제조 공정 중에 발생하는 정전기로 인한 트랜지스터의 파괴를 방지할 수 있는 어레이 기판에 관한 것이다.The present invention relates to an array substrate for an organic light emitting diode display device, and particularly to an array substrate that can prevent destruction of transistors due to static electricity generated during the manufacturing process of an array substrate for an organic light emitting diode display device.

20세기 말부터 폭발적으로 성장한 컴퓨터 및 방송통신 관련 기술의 발전에 따라 대한민국을 포함한 전 세계가 본격적으로 정보화 시대로 진입하게 되었고, 이에 따라 사회에서 유통되는 대량의 유용한 정보를 정확하고 선명하게 표현하기 위하여 다양한 표시장치에 대한 요구가 나날이 증가하고 있다.With the explosive growth of computer and broadcasting communications technologies since the end of the 20th century, the entire world, including Korea, has entered the information age. Accordingly, in order to accurately and clearly express the large amount of useful information circulating in society, The demand for various display devices is increasing day by day.

이러한 요구에 부응하여 액정 표시장치(LCD : Liquid Crystal Display), 플라즈마 표시장치(PDP : Plasma Display Panel), 전계방출 표시장치(FED, Field Emission Display), 유기발광 다이오드 표시장치(OLED : Organic Light Emitting Display)와 같은 여러 가지 평판 표시장치(Flat Panel Display)가 개발되었고, 이들 평판 표시장치는 기존의 브라운관(CRT, Cathode Ray Tube)과 대비하여 얇고, 가벼우며, 소비전력이 적은 장점을 가지고 있어 기존의 브라운관을 빠르게 대체하고 있다.In response to these demands, liquid crystal displays (LCDs), plasma display panels (PDPs), field emission displays (FEDs), and organic light emitting diode displays (OLEDs) have been developed. Various flat panel displays have been developed, and these flat panel displays have the advantage of being thin, light, and consume less power compared to existing cathode ray tubes (CRTs). are rapidly replacing cathode ray tubes.

이러한 표시장치 중 각광을 받고 있는 유기발광 다이오드 표시장치를 구성하는 유기발광 다이오드는, 정공주입 전극과 유기 발광층, 전자주입 전극으로 이루어지며, 전자와 정공이 유기 발광층 내부에서 결합하여 생성된 여기자 (exciton)가 여기 상태로부터 기저 상태로 떨어질 때 발생하는 에너지에 의해 발광이 이루어진다.The organic light-emitting diode, which constitutes the organic light-emitting diode display device that is in the spotlight among these display devices, consists of a hole injection electrode, an organic light-emitting layer, and an electron injection electrode, and an exciton (exciton) generated when electrons and holes combine within the organic light-emitting layer. ) is emitted by the energy generated when it falls from the excited state to the ground state.

이러한 원리로 유기발광 다이오드 표시장치는 자발광 특성을 가지며, 액정 표시장치와 달리 별도의 광원을 필요로 하지 않으므로 두께와 무게를 줄일 수 있는 장점이 있다. 또한, 낮은 소비전력, 높은 휘도와 반응속도를 가지므로 여러 표시장치 중에서 차세대 표시장치로 주목 받고 있다.Based on this principle, organic light-emitting diode displays have self-luminous characteristics and, unlike liquid crystal displays, do not require a separate light source, so they have the advantage of reducing thickness and weight. In addition, because it has low power consumption, high brightness and response speed, it is attracting attention as a next-generation display device among various display devices.

유기발광 다이오드 표시장치는 어레이 기판을 포함하며, 어레이 기판 상의 게이트 라인과 데이터 라인이 교차하는 부분에 박막 트랜지스터(TFT : Thin Film Transistor)가 놓여 있어, 박막 트랜지스터에 의해 유기발광 다이오드 소자의 구동이 조절될 수 있다.The organic light emitting diode display device includes an array substrate, and a thin film transistor (TFT) is placed at the intersection of the gate line and data line on the array substrate, and the operation of the organic light emitting diode device is controlled by the thin film transistor. It can be.

박막 트랜지스터는 게이트 전극 및 소스 전극, 드레인 전극과 반도체층으로 이루어질 수 있으며, 소스 전극 및 드레인 전극은 데이터 라인과 연결되어 데이터 신호에 따라 유기 발광층의 발광량이 조절되어 화상을 표시할 수 있다.A thin film transistor may be composed of a gate electrode, a source electrode, a drain electrode, and a semiconductor layer, and the source electrode and drain electrode are connected to a data line so that the amount of light emitted from the organic light-emitting layer can be adjusted according to the data signal to display an image.

한편 유기발광 다이오드 표시장치의 제조 공정 중에 소스 전극 및 드레인 전극을 형성한 후에는 대전된 전하가 누적될 수 있기 때문에, 상기 전하에 의해 게이트 구동부에 형성된 트랜지스터가 파괴될 수 있는 문제점이 발생한다.Meanwhile, during the manufacturing process of an organic light emitting diode display, after forming the source and drain electrodes, charged charges may accumulate, causing a problem in that the transistor formed in the gate driver may be destroyed by the charges.

본 발명의 목적은 상기와 같은 문제점을 해결하기 위한 것으로, 유기발광 다이오드 표시장치의 제조 공정 중에 있어서 대전된 전하에 의한 게이트 구동부에 포함된 트랜지스터의 파괴를 차단하는 정전기 방지회로가 포함된 유기발광 다이오드 표시장치용 어레이 기판을 제공하는 것이다.The purpose of the present invention is to solve the above problems, and to provide an organic light emitting diode with an antistatic circuit that prevents destruction of the transistor included in the gate driver due to charged charges during the manufacturing process of the organic light emitting diode display device. An array substrate for a display device is provided.

상기와 같은 목적을 달성하기 위하여 본 발명은, 게이트 라인과 데이터 라인이 교차하여 정의되는 화소영역과, 상기 화소영역에 형성된 구동 박막트랜지스터를 포함하는 표시영역과; 비표시영역에 있고, 박막트랜지스터를 포함하는 게이트 구동부와; 제 1 및 제 2 클럭 라인과 상기 제 1 및 제 2 클럭 라인과 각각 연결된 제 1 및 제 2 연결 라인을 포함하는 신호 입력부와; 제 1 게이트 제어 트랜지스터와 제 1 데이터 제어 트랜지스터, 제 2 데이터 제어 트랜지스터, 제 1 제어 라인, 제 2 제어라인을 포함하는 입력 제어부를 포함하며; 상기 입력 제어부는 입력 제어신호에 따라 상기 표시영역과 상기 게이트 구동부 사이 및 상기 신호 입력부와 상기 게이트 구동부 사이를 연결하거나 연결을 차단하는 어레이 기판을 제공한다.In order to achieve the above object, the present invention includes a display area including a pixel area defined by the intersection of a gate line and a data line, and a driving thin film transistor formed in the pixel area; a gate driver located in a non-display area and including a thin film transistor; a signal input unit including first and second clock lines and first and second connection lines respectively connected to the first and second clock lines; It includes an input control unit including a first gate control transistor, a first data control transistor, a second data control transistor, a first control line, and a second control line; The input control unit provides an array substrate that connects or blocks the connection between the display area and the gate driver and between the signal input unit and the gate driver according to an input control signal.

그리고, 상기 제 1 게이트 제어 트랜지스터의 게이트 전극은 상기 제 1 제어 라인과 연결되고, 상기 제 1 게이트 제어 트랜지스터의 소스 전극은 상기 신호 입력부의 상기 제 1 연결 라인과 연결되며, 상기 제 1 게이트 제어 트랜지스터의 드레인 전극은 상기 게이트 구동부의 박막트랜지스터의 게이트 전극과 연결되고,And, the gate electrode of the first gate control transistor is connected to the first control line, the source electrode of the first gate control transistor is connected to the first connection line of the signal input unit, and the first gate control transistor The drain electrode of is connected to the gate electrode of the thin film transistor of the gate driver,

상기 제 1 데이터 제어 트랜지스터의 게이트 전극은 상기 제 1 제어 라인과 연결되고, 상기 제 1 데이터 제어 트랜지스터의 소스 전극은 상기 신호 입력부의 상기 제 2 연결 라인과 연결되며, 상기 제 1 데이터 제어 트랜지스터의 드레인 전극은 상기 게이트 구동부의 박막트랜지스터의 소스 전극과 연결되고,The gate electrode of the first data control transistor is connected to the first control line, the source electrode of the first data control transistor is connected to the second connection line of the signal input unit, and the drain of the first data control transistor The electrode is connected to the source electrode of the thin film transistor of the gate driver,

상기 제 2 데이터 제어 트랜지스터의 게이트 전극은 상기 제 2 제어 라인과 연결되고, 상기 제 2 데이터 제어 트랜지스터의 소스 전극은 상기 게이트 구동부의 박막트랜지스터의 드레인 전극과 연결되며, 상기 제 2 데이터 제어 트랜지스터의 드레인 전극은 상기 표시영역의 게이트 라인과 연결되는 어레이 기판을 제공한다.The gate electrode of the second data control transistor is connected to the second control line, the source electrode of the second data control transistor is connected to the drain electrode of the thin film transistor of the gate driver, and the drain of the second data control transistor The electrode provides an array substrate connected to the gate line of the display area.

또한, 상기 게이트 구동부는 표시패널 안에 포함되는 어레이 기판을 제공한다.Additionally, the gate driver provides an array substrate included in the display panel.

상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터는 어레이 테스트 실행 시 턴-온(turn on) 되고, 어레이 테스트 실행 후 턴-오프(turn off) 되는 어레이 기판을 제공한다.Providing an array substrate in which the first gate control transistor, the first data control transistor, and the second data control transistor are turned on when performing an array test and turned off after performing the array test. do.

상기 제 1 게이트 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 1 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 2 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극은 각각 화소전극을 통해 연결되는 어레이 기판을 제공한다.The source electrode and drain electrode of the first gate control transistor, the source electrode and drain electrode of the first data control transistor, and the source electrode and drain electrode of the second data control transistor are each connected to an array substrate through a pixel electrode. do.

본 발명의 다른 실시 예는, 제 1 게이트 제어 트랜지스터와 제 1 데이터 제어 트랜지스터, 제 2 데이터 제어 트랜지스터, 제 1 제어 라인, 제 2 제어라인을 포함하는 입력 제어부를 포함하는 어레이 기판에 있어서,Another embodiment of the present invention is an array substrate including an input control unit including a first gate control transistor, a first data control transistor, a second data control transistor, a first control line, and a second control line,

기판 상에 광 차단막을 형성하는 단계와; 상기 광 차단막 상에 버퍼 절연막을 형성하는 단계와; 상기 버퍼 절연막 상에 반도체층을 형성하는 단계와; 상기 반도체 층 상에 게이트 절연막을 형성하는 단계와; 상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와; 상기 게이트 전극 상에 층간 절연막을 형성하는 단계와; 상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계와; 어레이 테스트를 실행하는 단계와; 상기 소스 전극 및 드레인 전극 상에 보호막 및 오버코트층을 형성하는 단계와; 상기 보호막 및 오버코트층 상에 화소전극을 형성하는 단계를 포함하여, 박막트랜지스터를 형성하는 어레이 기판의 제조방법을 제공한다.forming a light blocking film on the substrate; forming a buffer insulating film on the light blocking film; forming a semiconductor layer on the buffer insulating film; forming a gate insulating film on the semiconductor layer; forming a gate electrode on the gate insulating film; forming an interlayer insulating film on the gate electrode; forming a source electrode and a drain electrode on the interlayer insulating film; executing an array test; forming a protective film and an overcoat layer on the source electrode and the drain electrode; A method of manufacturing an array substrate for forming a thin film transistor is provided, including forming a pixel electrode on the protective film and the overcoat layer.

그리고, 상기 어레이 테스트는 상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터를 턴-온(turn on) 시킨 후 실행하고, 상기 어레이 테스트 실행 후 상기 화소전극을 형성하는 단계까지 상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터를 턴-오프(turn off) 하는 어레이 기판의 제조방법을 제공한다.In addition, the array test is performed after turning on the first gate control transistor, the first data control transistor, and the second data control transistor, and the pixel electrode is formed after the array test is performed. A method of manufacturing an array substrate is provided for turning off the first gate control transistor, the first data control transistor, and the second data control transistor.

또한, 상기 화소전극을 형성하는 단계는, 상기 제 1 게이트 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 1 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 2 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극을 각각 화소전극을 통해 연결하는 것이 특징인 어레이 기판의 제조방법을 제공한다.In addition, forming the pixel electrode includes forming a source electrode and a drain electrode of the first gate control transistor, a source electrode and a drain electrode of the first data control transistor, and a source electrode and a drain electrode of the second data control transistor. A method of manufacturing an array substrate characterized by connection through pixel electrodes is provided.

이상 설명한 바와 같이 본 발명의 정전기 방지회로는 신호 입력부와 게이트 구동부, 표시영역과 게이트 구동부 사이에 제어 트랜지스터가 포함된 입력 제어부를 형성하여, 유기발광 다이오드 표시장치의 제조 공정 중에 발생할 수 있는 대전된 전하에 의한 서지(surge)를 차단하고, 게이트 구동부에 포함된 트랜지스터의 파괴를 방지하는 효과를 가진다. 또한, 어레이 테스트 실시 후 입력 제어부의 제어 트랜지스터의 소스 전극 및 드레인 전극 사이를 화소전극을 통해 연결함으로써, 어레이 테스트 시 요구되었던 표시패널을 절단하는 과정이 필요 없는 효과를 가진다.As described above, the anti-static circuit of the present invention forms an input control unit including a control transistor between the signal input unit, the gate driver, and the display area and the gate driver, preventing charged charges that may occur during the manufacturing process of the organic light-emitting diode display device. It has the effect of blocking surge caused by and preventing destruction of the transistor included in the gate driver. In addition, by connecting the source electrode and drain electrode of the control transistor of the input control unit through the pixel electrode after performing the array test, there is an effect of eliminating the need for the process of cutting the display panel, which was required during the array test.

도 1은 본 발명에 따른 유기발광 다이오드 표시장치에 포함되는 유기발광 다이오드 표시패널의 단면을 나타낸 도면이다.
도 2는 본 발명의 제 1 실시예에 따른 유기발광 다이오드 표시장치의 어레이 기판을 나타낸 도면이다.
도 3은 본 발명의 제 2 실시예에 따른 유기발광 다이오드 표시장치의 어레이 기판을 나타낸 도면이다.
도 4는 본 발명에서 어레이 테스트 시, 입력 제어부의 제어 트랜지스터의 단면을 나타낸 도면이다.
도 5는 본 발명에서 화소전극을 형성한 후, 입력 제어부의 제어 트랜지스터의 단면을 나타낸 도면이다.1 is a diagram showing a cross section of an organic light emitting diode display panel included in an organic light emitting diode display device according to the present invention.
Figure 2 is a diagram showing an array substrate of an organic light emitting diode display device according to a first embodiment of the present invention.
Figure 3 is a diagram showing an array substrate of an organic light emitting diode display device according to a second embodiment of the present invention.
Figure 4 is a diagram showing a cross section of the control transistor of the input control unit during an array test in the present invention.
Figure 5 is a diagram showing a cross section of the control transistor of the input control unit after forming the pixel electrode in the present invention.

이하, 도면을 참조하여 본 발명에 따른 실시 예를 상세하게 설명한다.Hereinafter, an embodiment according to the present invention will be described in detail with reference to the drawings.

도 1은 본 발명에 따른 유기발광 다이오드 표시장치에 포함되는 유기발광 다이오드 표시패널의 단면이다.1 is a cross-section of an organic light-emitting diode display panel included in an organic light-emitting diode display device according to the present invention.

유기발광 다이오드 표시패널(110)은 구동 박막트랜지스터(DTr)와 유기 발광층(E)이 형성된 제 1 기판(101)이 제 2 기판(102)에 의해 인캡슐레이션(encapsulation) 될 수 있다.In the organic light emitting diode display panel 110, a first substrate 101 on which a driving thin film transistor (DTr) and an organic light emitting layer (E) are formed may be encapsulated by a second substrate 102.

제 1 기판(101) 상에는 광 차단막(121)이 형성될 수 있으며, 광 차단막(121) 상에는 버퍼 절연막(122)이 형성될 수 있다.A light blocking film 121 may be formed on the first substrate 101, and a buffer insulating film 122 may be formed on the light blocking film 121.

버퍼 절연막(122) 상의 화소영역(P)에는 반도체층(104)이 형성될 수 있는데, 반도체층(104)은 실리콘으로 이루어질 수 있으며 그 중앙부는 채널을 이루는 액티브 영역(104a), 그리고 액티브 영역(104a) 양 측면으로 고농도의 불순물이 도핑된 소스 영역(104b) 및 드레인 영역(104c)으로 구성될 수 있다.A semiconductor layer 104 may be formed in the pixel area P on the buffer insulating film 122. The semiconductor layer 104 may be made of silicon, and the central portion thereof may include an active area 104a forming a channel, and an active area ( 104a) It may be composed of a source region 104b and a drain region 104c doped with a high concentration of impurities on both sides.

이러한 반도체층(104)의 상부에는 게이트 절연막(105)이 형성될 수 있다.A gate insulating film 105 may be formed on the semiconductor layer 104.

게이트 절연막(105) 상부에는 반도체층(104)의 액티브 영역(104a)에 대응하여 게이트 전극(107)과, 일 방향으로 연장하는 게이트 라인(미도시)이 형성될 수 있다.A gate electrode 107 and a gate line (not shown) extending in one direction may be formed on the gate insulating layer 105 to correspond to the active region 104a of the semiconductor layer 104.

또한, 게이트 전극(107)과 게이트 라인(미도시)의 상부 전면에는 층간 절연막(106a)이 형성될 수 있으며, 이때 층간 절연막(106a)과 그 하부에 위치한 게이트 절연막(105)은 액티브 영역(104a) 양 측면에 위치한 소스 영역(104b) 및 드레인 영역(104c)을 각각 노출시키는 제 1 및 제 2 반도체층 콘택홀(109)을 구비할 수 있다.In addition, an interlayer insulating film 106a may be formed on the entire upper surface of the gate electrode 107 and the gate line (not shown), and in this case, the interlayer insulating film 106a and the gate insulating film 105 located below it are formed in the active area 104a. ) It may be provided with first and second semiconductor layer contact holes 109 that respectively expose the source region 104b and drain region 104c located on both sides.

다음으로, 제 1 및 제 2 반도체층 콘택홀(109)을 포함하는 제 1 층간 절연막(106a) 상부에는, 서로 이격하며 제 1 및 제 2 반도체층 콘택홀(109)을 통해 노출된 소스 영역(104b) 및 드레인 영역(104c)과 각각 접촉하는 소스 전극(108a) 및 드레인 전극(108b)이 형성될 수 있다.Next, on the top of the first interlayer insulating film 106a including the first and second semiconductor layer contact holes 109, a source region ( A source electrode 108a and a drain electrode 108b may be formed in contact with the drain region 104b) and the drain region 104c, respectively.

그리고, 소스 전극(108a) 및 드레인 전극(108b)과 두 전극 사이로 노출된 층간 절연막(106a) 상부에는 드레인 전극(108b)을 노출시키는 드레인 콘택홀(112)을 갖는 보호막 또는 오버코트층(106b)이 형성될 수 있다.In addition, a protective film or overcoat layer 106b having a drain contact hole 112 exposing the drain electrode 108b is provided on the source electrode 108a and the drain electrode 108b and the interlayer insulating film 106a exposed between the two electrodes. can be formed.

이때, 소스 전극(108a) 및 드레인 전극(108b)과, 이들 전극과 접촉하는 소스 영역(104b) 및 드레인 영역(104c)을 포함하는 반도체층(104)과, 반도체층(104) 상부에 형성된 게이트 절연막(105) 및 게이트 전극(107)은 구동 박막트랜지스터(DTr)를 이루게 된다.At this time, a semiconductor layer 104 including a source electrode 108a and a drain electrode 108b, a source region 104b and a drain region 104c in contact with these electrodes, and a gate formed on the semiconductor layer 104. The insulating film 105 and the gate electrode 107 form a driving thin film transistor (DTr).

그리고, 위와 같은 구동 박막트랜지스터(DTr)를 형성하는 과정은 게이트 구동부의 박막트랜지스터나 입력 제어부의 제어 트랜지스터들을 형성하는 경우에 동일하게 적용할 수 있다.In addition, the process of forming the driving thin film transistor (DTr) as described above can be equally applied to forming the thin film transistor of the gate driver or the control transistor of the input control unit.

그리고, 도 1에서 구동 박막트랜지스터(DTr)는 반도체층(104)이 폴리 실리콘 반도체층으로 이루어진 코플라나(co-planar) 타입을 예로서 보이고 있으나, 이의 변형 예로서 순수 및 불순물의 비정질 실리콘으로 이루어진 바텀 케이트(bottom gate) 타입으로 형성될 수 있다.In FIG. 1, the driving thin film transistor (DTr) is shown as an example of a co-planar type in which the semiconductor layer 104 is made of a polysilicon semiconductor layer, but as a modified example thereof, it is made of pure and impurity amorphous silicon. It can be formed as a bottom gate type.

또한, 구동 박막트랜지스터(DTr)의 드레인 전극(108b)과 연결되며 제 2 층간 절연막(106b) 상부에는 실질적으로 화상을 표시하는 영역에는, 예를 들어 일함수 값이 비교적 높은 물질로 발광다이오드(E)를 구성하는 일 구성요소로서 양의 전극(anode)을 이루며 화소전극이 되는 제 1 전극(111)이 형성될 수 있다.In addition, the area connected to the drain electrode 108b of the driving thin film transistor DTr and substantially displaying the image on the upper part of the second interlayer insulating film 106b is a light emitting diode (E) made of, for example, a material with a relatively high work function value. ), a first electrode 111 that forms a positive electrode (anode) and becomes a pixel electrode may be formed.

이러한 제 1 전극(111)은 각 화소영역(P) 별로 형성되는데, 각 화소영역(P) 별로 형성된 제 1 전극(111) 사이에는 뱅크(119)가 위치할 수 있다.This first electrode 111 is formed for each pixel area (P), and a bank 119 may be located between the first electrodes 111 formed for each pixel area (P).

뱅크(119)를 각 화소영역(P) 별 경계부로 하여 제 1 전극(111)이 화소영역(P) 별로 분리된 구조로 형성될 수 있다.With the bank 119 serving as a boundary for each pixel area (P), the first electrode 111 may be formed in a structure separated for each pixel area (P).

그리고 제 1 전극(111)의 상부에 유기 발광층(113)이 형성될 수 있다.And the organic light-emitting layer 113 may be formed on the first electrode 111.

여기서, 유기 발광층(113)은 발광물질로 이루어진 단일층으로 구성될 수도 있으며, 발광 효율을 높이기 위해 정공 주입층(hole injection layer), 정공 수송층(hole transport layer), 발광층(emitting material layer), 전자 수송층(electron transport layer) 및 전자 주입층(electron injection layer)의 다중층으로 구성될 수 있다.Here, the organic light-emitting layer 113 may be composed of a single layer made of a light-emitting material, and may include a hole injection layer, a hole transport layer, an emitting material layer, and an electron layer to increase light emission efficiency. It may be composed of multiple layers of an electron transport layer and an electron injection layer.

이러한 유기 발광층(113)은 적(R), 녹(G), 청(B)의 색을 표현하게 되는데, 일반적인 방법으로는 각 화소영역(P)마다 적(R), 녹(G), 청(B)색을 발광하는 별도의 유기물질(113a, 113b, 113c)을 패터닝하여 사용할 수 있다.This organic light emitting layer 113 expresses the colors of red (R), green (G), and blue (B). In a general method, red (R), green (G), and blue are displayed for each pixel area (P). (B) Separate organic materials (113a, 113b, 113c) that emit color can be patterned and used.

그리고, 유기 발광층(113)의 상부에는 전면에 음극(cathode)을 이루는 제 2 전극(115)이 형성될 수 있다.Additionally, a second electrode 115 forming a cathode may be formed on the entire surface of the organic light emitting layer 113.

이때, 제 2 전극(115)은 이중층 구조로 형성될 수 있으며, 일함수가 낮은 금속 물질을 얇게 증착한 반투명 금속막을 포함할 수 있다. 이때, 제 2 전극(115)은 반투명 금속막 상에 투명한 도전성 물질이 두껍게 증착된 이중층 구조일 수 있다.At this time, the second electrode 115 may be formed in a double-layer structure and may include a translucent metal film formed by depositing a thin metal material with a low work function. At this time, the second electrode 115 may have a double-layer structure in which a transparent conductive material is thickly deposited on a translucent metal film.

따라서, 유기 발광층(113)에서 발광된 빛은 제 2 전극(115)을 향해 방출되는 상부 발광방식(top emission type)으로 구동될 수 있다.Accordingly, the light emitted from the organic light emitting layer 113 can be driven in a top emission type that is emitted toward the second electrode 115.

또는 제 2 전극(115)이 불투명한 금속막으로 이루어져, 유기 발광층(113)에서 발광된 빛이 제 1 전극(111)을 향해 방출되는 하부 발광방식(bottom emission type)으로 구동될 수 있다.Alternatively, the second electrode 115 may be made of an opaque metal film, and the light emitted from the organic light-emitting layer 113 may be driven in a bottom emission type in which light is emitted toward the first electrode 111.

이러한 유기발광 다이오드 표시패널(110)은 선택된 색 신호에 따라 제 1 전극(111)과 제 2 전극(115)으로 소정의 전압이 인가되면, 제 1 전극(111)으로부터 주입된 정공과 제 2 전극(115)으로부터 제공된 전자가 유기 발광층(113)으로 수송되어 엑시톤(exciton)을 이루고, 이러한 엑시톤이 여기 상태에서 기저 상태로 천이 될 때 빛이 발생하여 가시광선의 형태로 방출된다.When a predetermined voltage is applied to the first electrode 111 and the second electrode 115 according to the selected color signal, the organic light emitting diode display panel 110 generates holes injected from the first electrode 111 and the second electrode. Electrons provided from (115) are transported to the organic light-emitting layer 113 to form excitons, and when these excitons transition from the excited state to the ground state, light is generated and emitted in the form of visible light.

이때, 발광된 빛은 투명한 제 2 전극(115) 또는 제 1 전극(111)을 통과하여 외부로 나가게 되므로, 유기발광 다이오드 표시패널(110)은 화상을 구현하게 된다.At this time, the emitted light passes through the transparent second electrode 115 or the first electrode 111 and goes out, so the organic light emitting diode display panel 110 displays an image.

그리고, 이러한 구동 박막트랜지스터(DTr)와 유기 발광층(E)의 상부에는 제 2 기판(102)이 구비되며, 제 1 기판(101)과 제 2 기판(102)은 접착특성을 갖는 접착필름을 통해 서로 이격하여 합착되므로, 유기발광 다이오드 표시패널(110)은 인캡슐레이션(encapsulation) 될 수 있다.In addition, a second substrate 102 is provided on the driving thin film transistor (DTr) and the organic light emitting layer (E), and the first substrate 101 and the second substrate 102 are bonded through an adhesive film with adhesive properties. Since the organic light emitting diode display panel 110 is spaced apart from each other and bonded together, the organic light emitting diode display panel 110 can be encapsulated.

이때, 접착필름(103)은 외부 습기가 유기 발광층(E)의 내부로 침투되는 것을 방지하여 제 1 기판(101) 상에 형성된 구동 박막트랜지스터(DTr)와 유기 발광층(E)을 보호하는 막으로, 유기 발광층(E)을 에워싸며 제 1 기판(101) 상에 형성될 수 있다.At this time, the adhesive film 103 is a film that protects the driving thin film transistor (DTr) and the organic light emitting layer (E) formed on the first substrate 101 by preventing external moisture from penetrating into the organic light emitting layer (E). , may be formed on the first substrate 101, surrounding the organic light-emitting layer (E).

접착필름은 OCA(Optical Cleared Adhesive), 열 경화성 레진 또는 열 경화성 봉지재 중 선택된 하나로 형성될 수 있으며, 기판(101) 상의 구동 박막트랜지스터(DTr)와 유기 발광층(E)을 밀봉시키게 된다.The adhesive film may be formed of one selected from OCA (Optical Cleared Adhesive), thermosetting resin, or thermosetting encapsulant, and seals the driving thin film transistor (DTr) and the organic light emitting layer (E) on the substrate 101.

한편, 제 1 기판(101)과 제 2 기판(102)은 유리, 플라스틱 재질 등을 재료로 하여 형성할 수 있다.Meanwhile, the first substrate 101 and the second substrate 102 may be formed of glass, plastic, etc.

여기서, 제 1 기판(101)과 제 2 기판(102)을 금속 호일로 형성할 경우, 5 ~ 100㎛의 두께를 갖도록 형성할 수 있어, 제 1 기판(101)과 제 2 기판(102)을 유리 또는 압연방식으로 형성하는 경우에 비해 얇은 두께로 형성할 수 있어, 유기발광 다이오드 표시패널(110)의 전체적인 두께를 줄일 수 있다. 또한, 유기발광 다이오드 표시패널(110)의 두께를 줄임에도 불구하고 유기발광 다이오드 표시패널(110) 자체의 내구성을 향상시킬 수 있다.Here, when the first substrate 101 and the second substrate 102 are formed of metal foil, they can be formed to have a thickness of 5 to 100㎛, so that the first substrate 101 and the second substrate 102 Since it can be formed to a thinner thickness than when formed using glass or rolling methods, the overall thickness of the organic light emitting diode display panel 110 can be reduced. In addition, despite reducing the thickness of the organic light emitting diode display panel 110, the durability of the organic light emitting diode display panel 110 itself can be improved.

도 2는 본 발명의 제 1 실시예에 따른 유기발광 다이오드 표시장치의 어레이 기판을 나타낸 도면이다. 본 발명에서 표시영역(AA)에 대응하는 어레이 기판 상의 영역에는 게이트 신호를 공급하는 다수의 게이트 라인(210)과, 데이터 신호를 공급하는 다수의 데이터 라인(220)이 형성되며, 다수의 게이트 라인(210)과 데이터 라인(220)이 교차하여 다수의 화소영역(P)을 정의한다.Figure 2 is a diagram showing an array substrate of an organic light emitting diode display device according to a first embodiment of the present invention. In the present invention, a plurality of gate lines 210 for supplying gate signals and a plurality of data lines 220 for supplying data signals are formed in the area on the array substrate corresponding to the display area AA. 210 and data line 220 intersect to define a plurality of pixel areas (P).

화소영역(P)에는 구동 박막트랜지스터(DTr)가 포함되며, 구동 박막트랜지스터(DTr)에 게이트 신호를 전송한 후 데이터 신호에 따라 유기 발광층(E)의 발광량이 조절되어 화상을 표시하게 된다.The pixel area (P) includes a driving thin film transistor (DTr), and after transmitting a gate signal to the driving thin film transistor (DTr), the amount of light emitted from the organic light emitting layer (E) is adjusted according to the data signal to display an image.

게이트 구동부(300)는 박막트랜지스터(310)를 포함하고, 게이트 라인(210)을 통해 표시영역(AA)에 위치한 구동 박막트랜지스터(DTr)와 연결되며, 구동 박막트랜지스터(DTr)에 게이트 신호를 공급하여 구동 박막트랜지스터(DTr)를 턴-온(turn on) 시킨다. 게이트 구동부(300)는 표시패널(100)의 외부에 위치할 수 있으나, 표시패널(100)의 내부에 위치하여 게이트 인 패널(GIP : Gate in Panel) 구조를 가질 수도 있다.The gate driver 300 includes a thin film transistor 310, is connected to the driving thin film transistor (DTr) located in the display area (AA) through the gate line 210, and supplies a gate signal to the driving thin film transistor (DTr). This turns on the driving thin film transistor (DTr). The gate driver 300 may be located outside the display panel 100, but may also be located inside the display panel 100 and have a gate in panel (GIP: Gate in Panel) structure.

신호 입력부(400)는 타이밍 제어부(미도시)로부터의 제어 신호를 입력 받아 이를 게이트 구동부(300)에 전달한다. 신호 입력부(400)는 클럭 라인(410)과, 이와 연결된 연결 라인(420)을 포함한다. 연결 라인(420)은 게이트 구동부(300)에 포함된 트랜지스터(310)와 연결된다.The signal input unit 400 receives a control signal from a timing control unit (not shown) and transmits it to the gate driver 300. The signal input unit 400 includes a clock line 410 and a connection line 420 connected thereto. The connection line 420 is connected to the transistor 310 included in the gate driver 300.

표시패널(100)에서 표시영역(AA)을 제외한 부분은 비표시영역(NA)이 되고, 비표시영역(NA)의 패드부(PA)에 있어서는, 표시영역(AA)에 형성된 데이터 라인(220)과 연결되며 표시패널(100) 외부의 인쇄회로기판(미도시)과 연결하기 위한 데이터 패드(230) 및 신호 입력부(400)에 형성된 클럭 라인(410)과 연결되어 이들 클럭 라인(410)에 신호를 인가하기 위한 클럭 패드(430)가 형성되어 있다.The portion of the display panel 100 excluding the display area (AA) becomes the non-display area (NA), and in the pad portion (PA) of the non-display area (NA), the data line 220 formed in the display area (AA) ) and is connected to the data pad 230 for connection to a printed circuit board (not shown) outside the display panel 100 and the clock line 410 formed in the signal input unit 400 to these clock lines 410. A clock pad 430 is formed to apply a signal.

표시영역(AA)의 구동 박막트랜지스터(DTr), 비표시 영역(NA)의 게이트 구동부(300)의 박막 트랜지스터(310)를 제조하는 과정 중에 소스 전극과 드레인 전극을 형성한 이후부터 화소전극을 형성할 때까지 대전된 전하가 증가하기 시작한다. 이는 신호 입력부(400)의 클럭 라인(410)과 표시영역(AA) 사이에 높은 커패시턴스가 생성되므로, 클럭 라인(410)과 표시영역(AA) 사이에 생성된 커패시턴스에 의해 서지(surge)가 발생하여 게이트 구동부(300)에 형성된 박막트랜지스터(310)를 파괴할 수 있고, 이에 따라 화상의 불량이 발생할 수 있게 된다.The pixel electrode is formed after forming the source and drain electrodes during the manufacturing process of the driving thin film transistor (DTr) of the display area (AA) and the thin film transistor 310 of the gate driver 300 of the non-display area (NA). The charged charge begins to increase until This is because a high capacitance is generated between the clock line 410 of the signal input unit 400 and the display area (AA), and therefore a surge is generated by the capacitance generated between the clock line 410 and the display area (AA). As a result, the thin film transistor 310 formed in the gate driver 300 may be destroyed, and thus image defects may occur.

하부 발광방식(bottom emission type)에 의한 유기발광 다이오드 표시장치에 있어서는, 박막트랜지스터의 소스 전극 및 드레인 전극을 형성한 후 화소전극을 형성할 때까지 신호 입력부(400)와 게이트 구동부(300) 사이의 단자(501, 502) 및 표시영역(AA)과 게이트 구동부(300) 사이의 단자(503)를 연결하지 않음으로써, 신호 입력부(400)의 클럭 라인(410)과 표시영역(AA) 사이에 커패시턴스가 생성되는 것을 차단할 수 있다. 따라서, 클럭 라인(410)과 표시영역(AA) 사이에 생성된 커패시턴스에 의해 서지(surge)가 발생하여 게이트 구동부(300)에 포함된 박막트랜지스터(310)가 파괴되는 것을 방지할 수 있다. 화소전극을 형성한 이후에는 다시 신호 입력부(400)와 게이트 구동부(300) 사이의 단자(501, 502) 및 표시영역(AA)과 게이트 구동부(300) 사이의 단자(503)를 연결하여 타이밍 제어신호를 신호 입력부(400)에서 게이트 구동부(300)에 인가할 수 있게 하고, 게이트 신호를 게이트 구동부(300)에서 표시영역(AA)의 구동 박막트랜지스터(DTr)에 인가할 수 있게 한다.In an organic light emitting diode display device using the bottom emission type, after forming the source and drain electrodes of the thin film transistor, a space between the signal input unit 400 and the gate driver 300 is formed until the pixel electrode is formed. By not connecting the terminals 501 and 502 and the terminal 503 between the display area (AA) and the gate driver 300, a capacitance is created between the clock line 410 of the signal input unit 400 and the display area (AA). can be blocked from being created. Accordingly, it is possible to prevent the thin film transistor 310 included in the gate driver 300 from being destroyed by a surge caused by the capacitance generated between the clock line 410 and the display area (AA). After forming the pixel electrode, timing control is performed by connecting the terminals 501 and 502 between the signal input unit 400 and the gate driver 300 and the terminal 503 between the display area (AA) and the gate driver 300. A signal can be applied from the signal input unit 400 to the gate driver 300, and a gate signal can be applied from the gate driver 300 to the driving thin film transistor DTr in the display area AA.

하부 발광방식은 어레이 기판 상의 박막트랜지스터 회로와 유기 발광층(E)이 분리되어 있기 때문에, 유기 발광층(E)이 형성되어 있더라도 어레이 기판 상의 박막트랜지스터 회로의 결함을 복구할 수 있다. 따라서 유기 발광층(E)이 형성되어 화소의 형성을 완성한 이후에도 어레이 테스트를 실행할 수 있기 때문에, 박막트랜지스터의 소스 전극 및 드레인 전극을 형성한 이후부터 화소를 형성할 때까지는 신호 입력부(400)와 게이트 구동부(300) 사이의 단자(501, 502) 및 표시영역(AA)과 게이트 구동부(300) 사이의 단자(503)가 연결되어 있지 않아도 된다.In the bottom emission method, since the thin film transistor circuit on the array substrate and the organic light emitting layer (E) are separated, defects in the thin film transistor circuit on the array substrate can be repaired even if the organic light emitting layer (E) is formed. Therefore, since the array test can be performed even after the organic light emitting layer (E) is formed and the formation of the pixel is completed, the signal input unit 400 and the gate driver are used from the time the source and drain electrodes of the thin film transistor are formed until the pixel is formed. The terminals 501 and 502 between 300 and the terminal 503 between the display area AA and the gate driver 300 do not need to be connected.

그러나 상부 발광방식(top emission type)은 어레이 기판 상의 박막트랜지스터 회로와 유기 발광층(E)이 분리되어 있지 않기 때문에, 유기 발광층(E)이 형성되면 어레이 기판 상의 박막트랜지스터회로가 보이지 않아 박막트랜지스터 회로의 결함을 복구할 수 없다. 따라서, 유기 발광층(E)이 형성되어 화소의 형성을 완성하기 전에 어레이 테스트를 실행하여 어레이 기판 상의 박막트랜지스터회로의 결함을 복구해야 한다. 이를 위하여 박막트랜지스터의 소스 전극 및 드레인 전극을 형성하여 박막트랜지스터의 형성을 완성한 이후, 신호 입력부(400)와 게이트 구동부(300) 사이의 단자(501, 502) 및 표시영역(AA)과 게이트 구동부(300) 사이의 단자(503)를 연결하고 어레이 테스트를 실행해야 된다.However, in the top emission type, the thin film transistor circuit on the array substrate and the organic light emitting layer (E) are not separated, so when the organic light emitting layer (E) is formed, the thin film transistor circuit on the array substrate is not visible and the thin film transistor circuit is not visible. The defect cannot be repaired. Therefore, before the organic light emitting layer (E) is formed and the formation of the pixel is completed, an array test must be performed to repair defects in the thin film transistor circuit on the array substrate. To this end, after completing the formation of the thin film transistor by forming the source electrode and drain electrode of the thin film transistor, terminals 501 and 502 between the signal input unit 400 and the gate driver 300, the display area (AA), and the gate driver ( 300) must be connected to the terminal 503 and an array test must be performed.

그러나 박막트랜지스터의 소스 전극 및 드레인 전극을 형성한 이후, 신호 입력부(400)와 게이트 구동부(300) 사이의 단자(501, 502) 및 표시영역(AA)과 게이트 구동부(300) 사이의 단자(503)를 연결하게 되면, 클럭 라인(410)과 표시영역(AA) 사이에 생성된 커패시턴스에 의해 서지(surge)가 발생하여 게이트 구동부(300)의 박막트랜지스터(310)가 파괴될 수 있는 위험이 있다.However, after forming the source electrode and drain electrode of the thin film transistor, terminals 501 and 502 between the signal input unit 400 and the gate driver 300 and terminal 503 between the display area (AA) and the gate driver 300 ), there is a risk that the thin film transistor 310 of the gate driver 300 may be destroyed due to a surge caused by the capacitance generated between the clock line 410 and the display area (AA). .

도 3은 본 발명의 제 2 실시예에 따른 유기발광 다이오드 표시장치의 어레이 기판을 나타낸 도면이다. 본 발명의 제 2 실시예에 따른 유기발광 다이오드 표시장치의 어레이 기판 상에는 연결 제어부(500)를 더 포함할 수 있다.Figure 3 is a diagram showing an array substrate of an organic light emitting diode display device according to a second embodiment of the present invention. The organic light emitting diode display device according to the second embodiment of the present invention may further include a connection control unit 500 on the array substrate.

본 발명의 표시영역(AA)에 대응하는 어레이 기판 상의 영역에는 게이트 신호를 공급하는 다수의 게이트 라인(210)과, 데이터 신호를 공급하는 다수의 데이터 라인(220)이 형성되며, 다수의 게이트 라인(210)과 데이터 라인(220)이 교차하여 다수의 화소영역(P)을 정의한다.In the area on the array substrate corresponding to the display area (AA) of the present invention, a plurality of gate lines 210 for supplying gate signals and a plurality of data lines 220 for supplying data signals are formed, and a plurality of gate lines 210 and data line 220 intersect to define a plurality of pixel areas (P).

화소영역(P)에는 구동 박막트랜지스터(DTr)가 포함되며, 구동 박막트랜지스터(DTr)에 게이트 신호를 전송한 후, 데이터 신호에 따라 유기 발광층(E)의 발광량이 조절되어 화상을 표시하게 된다.The pixel area (P) includes a driving thin film transistor (DTr), and after transmitting a gate signal to the driving thin film transistor (DTr), the amount of light emitted from the organic light emitting layer (E) is adjusted according to the data signal to display an image.

게이트 구동부(300)는 박막트랜지스터(310)를 포함하고, 게이트 라인(210)을 통해 표시영역(AA)에 위치한 구동 박막트랜지스터(DTr)에 게이트 신호를 공급하여 구동 박막트랜지스터(DTr)를 턴-온(turn on) 시킨다. 게이트 구동부(300)는 표시패널(100)의 외부에 위치할 수 있으나, 표시패널(100)의 내부에 위치하여 게이트 인 패널(GIP : Gate in Panel) 구조를 가질 수도 있다.The gate driver 300 includes a thin film transistor 310 and supplies a gate signal to the driving thin film transistor DTr located in the display area AA through the gate line 210 to turn the driving thin film transistor DTr. Turn it on. The gate driver 300 may be located outside the display panel 100, but may also be located inside the display panel 100 and have a gate in panel (GIP: Gate in Panel) structure.

신호 입력부(400)는 타이밍 제어부(미도시)로부터의 제어 신호를 입력 받아 이를 게이트 구동부(300)에 전달한다. 신호 입력부(400)는 클럭 라인(410)과, 이와 연결된 연결 라인(420)을 포함한다. 클럭 라인은(410) 게이트 구동부(300)의 박막트랜지스터(310)를 턴-온(turn on) 시키는 신호를 공급하는 제 1 클럭 라인(411)과, 게이트 구동부(300)의 박막트랜지스터(310)의 소스 전극으로 신호를 인가하는 제 2 클럭 라인(412)을 포함한다. 제 1 클럭 라인은(411)은 제 1 연결 라인(421)과 연결되고, 제 2 클럭 라인은(412)은 제 2 연결 라인(422)과 연결된다.The signal input unit 400 receives a control signal from a timing control unit (not shown) and transmits it to the gate driver 300. The signal input unit 400 includes a clock line 410 and a connection line 420 connected thereto. The clock line 410 is a first clock line 411 that supplies a signal to turn on the thin film transistor 310 of the gate driver 300, and the thin film transistor 310 of the gate driver 300. It includes a second clock line 412 that applies a signal to the source electrode. The first clock line 411 is connected to the first connection line 421, and the second clock line 412 is connected to the second connection line 422.

연결 제어부(500)는 다수의 제 1 제어 트랜지스터부(510)와 제 2 제어 트랜지스터부(520), 제 1 제어 라인(530)과 제 2 제어 라인(540)을 포함한다.The connection control unit 500 includes a plurality of first control transistor units 510, second control transistor units 520, first control lines 530, and second control lines 540.

제 1 제어 트랜지스터부(510)는 제 1 게이트 제어 트랜지스터(511)와 제 1 데이터 제어 트랜지스터(512)를 포함한다.The first control transistor unit 510 includes a first gate control transistor 511 and a first data control transistor 512.

제 1 게이트 제어 트랜지스터(511)의 게이트 전극은 제 1 제어 라인(530)과 연결되고, 소스 전극은 신호 입력부(400)의 제 1 연결 라인(421)과 연결되며, 드레인 전극은 게이트 구동부(300)의 박막트랜지스터(310)의 게이트 전극과 라인을 통해 연결된다.The gate electrode of the first gate control transistor 511 is connected to the first control line 530, the source electrode is connected to the first connection line 421 of the signal input unit 400, and the drain electrode is connected to the gate driver 300. ) is connected to the gate electrode of the thin film transistor 310 through a line.

제 1 데이터 제어 트랜지스터(512)의 게이트 전극은 제 1 제어 라인(530)과 연결되고, 소스 전극은 신호 입력부(400)의 제 2 연결 라인(422)과 연결되며, 드레인 전극은 게이트 구동부(300)의 박막트랜지스터(310)의 소스 전극과 라인을 통해 연결된다.The gate electrode of the first data control transistor 512 is connected to the first control line 530, the source electrode is connected to the second connection line 422 of the signal input unit 400, and the drain electrode is connected to the gate driver 300. ) is connected to the source electrode of the thin film transistor 310 through a line.

제 2 제어 트랜지스터부(520)는 다수의 제 2 데이터 제어 트랜지스터(521)를 포함한다.The second control transistor unit 520 includes a plurality of second data control transistors 521.

제 2 데이터 제어 트랜지스터(521)의 게이트 전극은 제 2 제어 라인(540)과 연결되고, 소스 전극은 게이트 구동부(300)의 박막트랜지스터(310)의 드레인 전극과 라인을 통해 연결되며, 드레인 전극은 표시영역(AA)에 포함된 게이트 라인(210)과 연결된다. The gate electrode of the second data control transistor 521 is connected to the second control line 540, the source electrode is connected to the drain electrode of the thin film transistor 310 of the gate driver 300 through a line, and the drain electrode is It is connected to the gate line 210 included in the display area (AA).

제 1 게이트 제어 트랜지스터(511)는, 제 1 클럭 라인(411)에서 공급되며, 게이트 구동부(300)의 박막트랜지스터(310)를 턴-온(turn on) 또는 턴-오프(turn off) 시키는 신호를, 게이트 구동부(300)의 박막트랜지스터(310)의 게이트 전극으로 전달하거나 차단한다.The first gate control transistor 511 is supplied from the first clock line 411 and provides a signal that turns on or turns off the thin film transistor 310 of the gate driver 300. is transmitted to the gate electrode of the thin film transistor 310 of the gate driver 300 or blocked.

제 1 데이터 제어 트랜지스터(512)는, 제 2 클럭 라인(412)에서 공급되며, 표시영역(AA)에 위치한 구동 박막트랜지스터(DTr)에 공급되는 게이트 신호를, 게이트 구동부(300)의 박막트랜지스터(310)의 소스 전극으로 전달하거나 차단한다.The first data control transistor 512 is supplied from the second clock line 412 and sends a gate signal supplied to the driving thin film transistor (DTr) located in the display area (AA) to the thin film transistor (DTr) of the gate driver 300. 310) is transmitted to the source electrode or blocked.

제 2 데이터 제어 트랜지스터(521)는, 게이트 구동부(300)의 박막트랜지스터(310)의 드레인 전극에서 공급되며, 표시영역(AA)에 위치한 구동 박막트랜지스터(DTr)에 공급되는 게이트 신호를, 표시영역(AA) 상의 게이트 라인으로 전달하거나 차단한다.The second data control transistor 521 is supplied from the drain electrode of the thin film transistor 310 of the gate driver 300, and receives a gate signal supplied to the driving thin film transistor DTr located in the display area AA. Pass or block to the gate line on (AA).

제 1 게이트 제어 트랜지스터(511) 및 제 1 데이터 제어 트랜지스터(512), 제 2 데이터 제어 트랜지스터(521)의 소스 전극 및 드레인 전극을 형성한 이후에는, 제 1 제어 라인(530)과 제 2 제어 라인(540)을 통해 상기 제어 트랜지스터들을 턴-온(turn on) 시키는 신호를 공급한다. 이에 따라 신호 입력부(400)와 게이트 구동부(300) 사이 및 표시영역(AA)과 게이트 구동부(300) 사이가 연결되며, 어레이 테스트를 실행하고 어레이 기판의 불량을 복구할 수 있다.After forming the source and drain electrodes of the first gate control transistor 511, the first data control transistor 512, and the second data control transistor 521, the first control line 530 and the second control line A signal for turning on the control transistors is supplied through 540. Accordingly, the signal input unit 400 and the gate driver 300 are connected, and the display area (AA) and the gate driver 300 are connected, and an array test can be performed and defects in the array substrate can be repaired.

어레이 테스트의 실행을 마치면 제 1 제어 라인(530)과 제 2 제어 라인(540)을 통해 상기 제어 트랜지스터들을 턴-오프(turn off) 시키는 신호를 공급한다. 이에 따라 신호 입력부(400)와 게이트 구동부(300) 사이 및 표시영역(AA)과 게이트 구동부(300) 사이의 연결이 차단되며, 게이트 구동부(300)의 박막트랜지스터(310)에 서지(surnge)가 발생하여 파괴되는 것을 방지할 수 있다.When the array test is completed, a signal to turn off the control transistors is supplied through the first control line 530 and the second control line 540. Accordingly, the connection between the signal input unit 400 and the gate driver 300 and between the display area (AA) and the gate driver 300 is blocked, and a surge occurs in the thin film transistor 310 of the gate driver 300. It can be prevented from occurring and being destroyed.

한편, 상부 발광방식의 유기발광 다이오드 표시장치에 있어서, 도 4와 같이 입력 제어부(500)의 제 1 게이트 제어 트랜지스터(511) 및 제 1 데이터 제어 트랜지스터(512), 제 2 데이터 제어 트랜지스터(521)의 소스 전극 및 드레인 전극을 형성한 이후에는, 어레이 기판의 단락 불량 또는 전기적 특성의 결함 등을 확인하기 위하여 어레이 테스트를 실행할 수 있다. 이를 위하여 제 1 제어 트랜지스터부(510)의 제 1 게이트 제어 트랜지스터(511) 및 제 1 데이터 제어 트랜지스터(512)와, 제 2 제어 트랜지스터부(520)의 제 2 데이터 제어 트랜지스터(521)를 턴-온(turn on) 시킨다. 이에 따라 신호 연결부(400)와 게이트 구동부(300) 사이, 표시영역(AA)과 게이트 구동부(300) 사이가 입력 제어부(500)에 포함된 제 1 및 제 2 제어 트랜지스터부(510, 520)를 통해 연결되기 때문에, 별도의 테스트 라인을 구비하지 않아도 표시패널과 어레이 기판의 단락 불량을 검사할 수 있다.Meanwhile, in the top-emitting organic light emitting diode display device, the first gate control transistor 511, the first data control transistor 512, and the second data control transistor 521 of the input control unit 500, as shown in FIG. 4 After forming the source and drain electrodes, an array test can be performed to check for short circuit defects or defects in electrical characteristics of the array substrate. For this purpose, the first gate control transistor 511 and the first data control transistor 512 of the first control transistor unit 510, and the second data control transistor 521 of the second control transistor unit 520 are turned- Turn it on. Accordingly, the first and second control transistor units 510 and 520 included in the input control unit 500 are connected between the signal connection unit 400 and the gate driver 300 and between the display area AA and the gate driver 300. Since they are connected through the display panel, short circuit defects between the display panel and the array board can be inspected without a separate test line.

박막트랜지스터의 소스 전극 및 드레인 전극을 형성한 이후 어레이 테스트가 완료되면 화소전극(111)을 형성할 때까지, 제 1 게이트 제어 트랜지스터(511)와 제 1 데이터 제어 트랜지스터(512), 제 2 데이터 제어 트랜지스터(521)를 턴-오프(turn off) 시킨다. 이에 따라 신호 입력부(400)의 클럭 라인(410)과 표시영역(200) 사이에 대전된 전하가 증가하여 커패시턴스가 생성되는 것을 차단할 수 있고, 게이트 구동부(300)의 박막트랜지스터(310)가 파괴되는 것을 방지하여 표시패널에 화상 불량이 발생하는 문제점을 해결하는 효과를 가진다.After forming the source and drain electrodes of the thin film transistor, when the array test is completed, the first gate control transistor 511, the first data control transistor 512, and the second data control are used until the pixel electrode 111 is formed. Turn the transistor 521 off. Accordingly, the electric charge increases between the clock line 410 of the signal input unit 400 and the display area 200, thereby preventing capacitance from being generated, and the thin film transistor 310 of the gate driver 300 is prevented from being destroyed. This has the effect of solving the problem of image defects occurring on the display panel.

화소전극(111)을 형성하는 단계에서는, 도 5와 같이 제 1 게이트 제어 트랜지스터(511)의 소스 전극(108a) 및 드레인 전극(108b), 제 1 데이터 제어 트랜지스터(512)의 소스 전극 및 드레인 전극, 제 2 데이터 제어 트랜지스터(521)의 소스 전극 및 드레인 전극을 각각 화소전극(111)을 통해 연결한다. 따라서 화소전극(111)을 형성한 이후부터는 제 1 게이트 제어 트랜지스터(511), 제 1 데이터 제어 트랜지스터(512), 제 2 데이터 제어 트랜지스터(521)가 통전 상태가 되므로, 표시영역(AA)의 구동 박막트랜지스터(DTr)로 원활하게 게이트 신호를 전송할 수 있게 된다.In the step of forming the pixel electrode 111, as shown in FIG. 5, the source electrode 108a and drain electrode 108b of the first gate control transistor 511 and the source electrode and drain electrode of the first data control transistor 512 , the source electrode and drain electrode of the second data control transistor 521 are connected through the pixel electrode 111, respectively. Therefore, after forming the pixel electrode 111, the first gate control transistor 511, the first data control transistor 512, and the second data control transistor 521 are energized, so that the display area AA is driven. It becomes possible to smoothly transmit gate signals with a thin film transistor (DTr).

또한, 신호 연결부(400)와 게이트 구동부(300) 사이 및 표시영역(AA)과 게이트 구동부(300) 사이를 최종적으로 화소전극(111)의 형성을 통해 연결함으로써, 어레이 테스트 실시 후 패널을 절단하는 과정이 필요가 없어지므로 공정을 단순화하고 제조 비용을 저감하는 효과가 있다.In addition, by finally connecting the signal connection unit 400 and the gate driver 300 and between the display area (AA) and the gate driver 300 through the formation of the pixel electrode 111, the panel can be cut after performing the array test. Since the process is not necessary, it has the effect of simplifying the process and reducing manufacturing costs.

이와 같이 본 발명은 상기 실시 예로 한정되지 않고, 본 발명의 취지를 벗어나지 않고 효과를 저해하지 않는 한도 내에서 다양하게 변경하여 실시할 수 있다.As such, the present invention is not limited to the above embodiments, and can be implemented with various changes without departing from the spirit of the present invention or impairing its effectiveness.

100 : 유기발광 다이오드 표시패널 210 : 게이트 라인
220 : 데이터 라인 230 : 데이터 패드
300 : 게이트 구동부 310 : 게이트 구동부의 박막트랜지스터
400 : 신호 입력부 410 : 클럭 라인
411 : 제 1 클럭 라인 412 : 제 2 클럭 라인
420 : 연결 라인 421 : 제 1 연결 라인
422 : 제 2 연결 라인 430 : 클럭 패드
500 : 연결 제어부 510 : 제 1 제어 트랜지스터부
511 : 제 1 게이트 제어 트랜지스터 512 : 제 1 데이터 제어 트랜지스터
520 : 제 2 제어 트랜지스터부 521 : 제 2 데이터 제어 트랜지스터
530 : 제 1 제어 라인 540 : 제 2 제어 라인
DTr : 구동 박막트랜지스터 AA : 표시영역
NA : 비표시영역 PA : 패드부100: Organic light emitting diode display panel 210: Gate line
220: data line 230: data pad
300: Gate driver 310: Thin film transistor of the gate driver
400: signal input unit 410: clock line
411: first clock line 412: second clock line
420: connection line 421: first connection line
422: second connection line 430: clock pad
500: connection control unit 510: first control transistor unit
511: first gate control transistor 512: first data control transistor
520: Second control transistor unit 521: Second data control transistor
530: first control line 540: second control line
DTr: Driving thin film transistor AA: Display area
NA: Non-display area PA: Pad area

Claims (9)

게이트 라인과 데이터 라인이 교차하여 정의되는 화소영역과, 상기 화소영역에 형성된 구동 박막트랜지스터를 포함하는 표시영역과;
비표시영역에 있고, 박막트랜지스터를 포함하는 게이트 구동부와;
제 1 및 제 2 클럭 라인과 상기 제 1 및 제 2 클럭 라인과 각각 연결된 제 1 및 제 2 연결 라인을 포함하는 신호 입력부와;
제 1 게이트 제어 트랜지스터와 제 1 데이터 제어 트랜지스터, 제 2 데이터 제어 트랜지스터, 제 1 제어 라인, 제 2 제어라인을 포함하는 입력 제어부를 포함하며;
상기 입력 제어부의 상기 제 1 게이트 제어 트랜지스터와 상기 제 1 데이터 제어 트랜지스터는 입력 제어신호에 따라 상기 신호 입력부와 상기 게이트 구동부 사이를 연결하거나 연결을 차단하고,
상기 입력 제어부의 상기 제 2 데이터 제어 트랜지스터는 상기 입력 제어신호에 따라 상기 표시영역과 상기 게이트 구동부 사이를 연결하거나 연결을 차단하는 어레이 기판.
a display area including a pixel area defined by the intersection of a gate line and a data line, and a driving thin film transistor formed in the pixel area;
a gate driver located in a non-display area and including a thin film transistor;
a signal input unit including first and second clock lines and first and second connection lines respectively connected to the first and second clock lines;
It includes an input control unit including a first gate control transistor, a first data control transistor, a second data control transistor, a first control line, and a second control line;
The first gate control transistor and the first data control transistor of the input control unit connect or block the connection between the signal input unit and the gate driver according to the input control signal,
The second data control transistor of the input control unit connects or blocks the connection between the display area and the gate driver according to the input control signal.
 제 1 항에 있어서,
상기 제 1 게이트 제어 트랜지스터의 게이트 전극은 상기 제 1 제어 라인과 연결되고, 상기 제 1 게이트 제어 트랜지스터의 소스 전극은 상기 신호 입력부의 상기 제 1 연결 라인과 연결되며, 상기 제 1 게이트 제어 트랜지스터의 드레인 전극은 상기 게이트 구동부의 박막트랜지스터의 게이트 전극과 연결되고,
상기 제 1 데이터 제어 트랜지스터의 게이트 전극은 상기 제 1 제어 라인과 연결되고, 상기 제 1 데이터 제어 트랜지스터의 소스 전극은 상기 신호 입력부의 상기 제 2 연결 라인과 연결되며, 상기 제 1 데이터 제어 트랜지스터의 드레인 전극은 상기 게이트 구동부의 박막트랜지스터의 소스 전극과 연결되고,
상기 제 2 데이터 제어 트랜지스터의 게이트 전극은 상기 제 2 제어 라인과 연결되고, 상기 제 2 데이터 제어 트랜지스터의 소스 전극은 상기 게이트 구동부의 박막트랜지스터의 드레인 전극과 연결되며, 상기 제 2 데이터 제어 트랜지스터의 드레인 전극은 상기 표시영역의 게이트 라인과 연결되는 어레이 기판.
According to claim 1,
The gate electrode of the first gate control transistor is connected to the first control line, the source electrode of the first gate control transistor is connected to the first connection line of the signal input unit, and the drain of the first gate control transistor is connected to the first connection line of the signal input unit. The electrode is connected to the gate electrode of the thin film transistor of the gate driver,
The gate electrode of the first data control transistor is connected to the first control line, the source electrode of the first data control transistor is connected to the second connection line of the signal input unit, and the drain of the first data control transistor The electrode is connected to the source electrode of the thin film transistor of the gate driver,
The gate electrode of the second data control transistor is connected to the second control line, the source electrode of the second data control transistor is connected to the drain electrode of the thin film transistor of the gate driver, and the drain of the second data control transistor The electrode is an array substrate connected to the gate line of the display area.
 제 1 항 또는 제 2 항에 있어서,
상기 게이트 구동부는 표시패널 안에 포함되는 어레이 기판.
The method of claim 1 or 2,
The gate driver is an array substrate included in a display panel.
 제 2 항에 있어서,
상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터는 어레이 테스트 실행 시 턴-온(turn on) 되고, 어레이 테스트 실행 후 턴-오프(turn off) 되는 어레이 기판.
According to claim 2,
An array substrate in which the first gate control transistor, the first data control transistor, and the second data control transistor are turned on when performing an array test and turned off after performing an array test.
 제 2 항에 있어서,
상기 제 1 게이트 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 1 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 2 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극은 각각 화소전극을 통해 연결되는 어레이 기판.
According to claim 2,
The source electrode and drain electrode of the first gate control transistor, the source electrode and drain electrode of the first data control transistor, and the source electrode and drain electrode of the second data control transistor are each connected through a pixel electrode. An array substrate.
 제 1 게이트 제어 트랜지스터와 제 1 데이터 제어 트랜지스터, 제 2 데이터 제어 트랜지스터, 제 1 제어 라인, 제 2 제어라인을 포함하는 입력 제어부를 포함하는 어레이 기판에 있어서,
기판 상에 광 차단막을 형성하는 단계와;
상기 광 차단막 상에 버퍼 절연막을 형성하는 단계와;
상기 버퍼 절연막 상에 반도체층을 형성하는 단계와;
상기 반도체 층 상에 게이트 절연막을 형성하는 단계와;
상기 게이트 절연막 상에 게이트 전극을 형성하는 단계와;
상기 게이트 전극 상에 층간 절연막을 형성하는 단계와;
상기 층간 절연막 상에 소스 전극 및 드레인 전극을 형성하는 단계와;
어레이 테스트를 실행하는 단계와;
상기 소스 전극 및 드레인 전극 상에 보호막 및 오버코트층을 형성하는 단계와;
상기 보호막 및 오버코트층 상에 화소전극을 형성하는 단계를 포함하여, 박막트랜지스터를 형성하는 어레이 기판의 제조방법.
An array substrate including an input control unit including a first gate control transistor, a first data control transistor, a second data control transistor, a first control line, and a second control line,
forming a light blocking film on a substrate;
forming a buffer insulating film on the light blocking film;
forming a semiconductor layer on the buffer insulating film;
forming a gate insulating film on the semiconductor layer;
forming a gate electrode on the gate insulating film;
forming an interlayer insulating film on the gate electrode;
forming a source electrode and a drain electrode on the interlayer insulating film;
executing an array test;
forming a protective film and an overcoat layer on the source electrode and the drain electrode;
A method of manufacturing an array substrate for forming a thin film transistor, including forming a pixel electrode on the protective film and the overcoat layer.
 제 6 항에 있어서,
상기 어레이 테스트는 상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터를 턴-온(turn on) 시킨 후 실행하고,
상기 어레이 테스트 실행 후 상기 제 1 게이트 제어 트랜지스터 및 상기 제 1 데이터 제어 트랜지스터, 상기 제 2 데이터 제어 트랜지스터를 턴-오프(turn off) 하는 어레이 기판의 제조방법.
According to claim 6,
The array test is performed after turning on the first gate control transistor, the first data control transistor, and the second data control transistor,
A method of manufacturing an array substrate for turning off the first gate control transistor, the first data control transistor, and the second data control transistor after executing the array test.
 제 6 항 또는 제 7 항에 있어서,
상기 화소전극을 형성하는 단계는, 상기 제 1 게이트 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 1 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극, 상기 제 2 데이터 제어 트랜지스터의 소스 전극 및 드레인 전극을 각각 화소전극을 통해 연결하는 어레이 기판의 제조방법.According to claim 6 or 7,
Forming the pixel electrode includes forming the source electrode and drain electrode of the first gate control transistor, the source electrode and drain electrode of the first data control transistor, and the source electrode and drain electrode of the second data control transistor into pixels, respectively. A method of manufacturing an array substrate connected through electrodes. 제 1 항에 있어서,
상기 입력 제어부의 상기 제 1 게이트 제어 트랜지스터는 상기 신호 입력부의 상기 제 1 연결 라인과 상기 게이트 구동부의 상기 박막트랜지스터에 연결되고,
상기 입력 제어부의 상기 제 1 데이터 제어 트랜지스터는 상기 신호 입력부의 상기 제 2 연결 라인과 상기 게이트 구동부의 상기 박막트랜지스터에 연결되고,
상기 입력 제어부의 상기 제 2 데이터 제어 트랜지스터는 상기 게이트 구동부의 상기 박막트랜지스터와 상기 표시영역의 상기 구동 박막트랜지스터에 연결되는 어레이 기판.
According to claim 1,
The first gate control transistor of the input control unit is connected to the first connection line of the signal input unit and the thin film transistor of the gate driver,
The first data control transistor of the input control unit is connected to the second connection line of the signal input unit and the thin film transistor of the gate driver,
The second data control transistor of the input control unit is connected to the thin film transistor of the gate driver and the driving thin film transistor of the display area.
KR1020180147593A 2018-11-26 2018-11-26 Array substrate of organic light emitting display device including electrostatic force prevention circuit KR102595457B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020180147593A KR102595457B1 (en) 2018-11-26 2018-11-26 Array substrate of organic light emitting display device including electrostatic force prevention circuit

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180147593A KR102595457B1 (en) 2018-11-26 2018-11-26 Array substrate of organic light emitting display device including electrostatic force prevention circuit

Publications (2)

Publication Number Publication Date
KR20200061841A KR20200061841A (en) 2020-06-03
KR102595457B1 true KR102595457B1 (en) 2023-10-27

Family

ID=71087417

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180147593A KR102595457B1 (en) 2018-11-26 2018-11-26 Array substrate of organic light emitting display device including electrostatic force prevention circuit

Country Status (1)

Country Link
KR (1) KR102595457B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20220014743A (en) * 2020-07-29 2022-02-07 삼성전자주식회사 Display module

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070119917A (en) * 2006-06-16 2007-12-21 삼성전자주식회사 Display panel having electrostatic discharge protection circuit
KR101233145B1 (en) * 2006-06-19 2013-02-14 엘지디스플레이 주식회사 Liquid crystal display device
KR102000738B1 (en) * 2013-01-28 2019-07-23 삼성디스플레이 주식회사 Circuit for preventing static electricity and display device comprising the same
KR102191978B1 (en) * 2013-09-23 2020-12-18 엘지디스플레이 주식회사 Thin film transistor array substrate
KR102386220B1 (en) * 2015-09-30 2022-04-12 엘지디스플레이 주식회사 Display panel and method of manufacturing the same

Also Published As

Publication number Publication date
KR20200061841A (en) 2020-06-03

Similar Documents

Publication Publication Date Title
CN100382132C (en) Active matrix type organic electroluminescent display device and method of manufacturing the same
CN101093851B (en) Display device
US9741782B2 (en) Active matrix organic light-emitting display and display apparatus
CN100401356C (en) Organic electroluminescent display whose power line and grid lind are parallel and its making method
KR102166341B1 (en) Organic Light Emitting Diode Display Having High Aperture Ratio And Method For Manufacturing The Same
KR101679850B1 (en) Organic light emitting diodde desplay device
KR101699911B1 (en) Organic light emitting diode display
CN108400154B (en) OLED panel
KR100474906B1 (en) Active Matrix Organic Electro-Luminescence Device
US7830341B2 (en) Organic electroluminescence display device
US8415676B2 (en) Organic light emitting display
JP2006114910A (en) Organic electroluminescence device and fabrication method thereof
KR101271521B1 (en) Organic electro-luminescence device
KR101664182B1 (en) Organic electro-luminescent device
KR101695295B1 (en) Mother of oganic electro-luminesence display device substate and manufactucring metod of the same
KR101183437B1 (en) Thin Film Transister and Organic Electro-luminescence Display Device Using The Same
KR102595457B1 (en) Array substrate of organic light emitting display device including electrostatic force prevention circuit
KR20080108743A (en) Organic electro-luminescence display device and method for fabricating thereof
CN100590905C (en) Organic light emitting diode device including brightness compensation plate
KR20170076190A (en) Organic light emitting diode display device
KR100631121B1 (en) Organic Electro Luminescence Display Device And Method For Fabricating Thereof
KR100749490B1 (en) Organic light emitting diode display device and method for fabricating thereof
KR20050106137A (en) Organic electro-luminescence display device and fabricating method thereof
KR20070120673A (en) Organcic electro-luminescence dispaly
KR100726954B1 (en) Organic Electro Luminescence Display Device And Method For Fabricating Thereof

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant