KR102593564B1 - Power amplifier - Google Patents

Abstract

전력 증폭기는 공통 소스 구조로 이루어진 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함한다. 상기 바이어스 회로는 외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터, 상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 및 제2 저항, 상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 입력단에 연결되는 제1 다이오드, 제1단이 상기 제1 다이오드의 캐소드에 연결되어 있는 제3 저항, 상기 제3 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제2단에 입력단이 연결되는 인버터 회로, 그리고 상기 인버터 회로의 입력단과 출력단 사이에 직렬로 연결되어 있는 제2 트랜지스터와 제4 저항을 포함한다. The power amplifier includes a bias circuit that applies a bias voltage to at least one amplifier circuit among a plurality of amplifier circuits composed of a common source structure. The bias circuit is turned on by a voltage applied from the outside, a first transistor whose first end is connected to a power terminal that applies a power voltage and a second terminal is connected to a ground terminal, and a first transistor of the power terminal and the first transistor. A first and second resistor connected in series between the first stage, a first diode whose anode is connected to a node between the first and second resistors and a cathode is connected to the input terminal of the at least one amplifying circuit, a first stage A third resistor connected to the cathode of the first diode, an inverter circuit whose output terminal is connected to the second terminal of the third resistor and an input terminal connected to the second terminal of the first transistor, and an input terminal of the inverter circuit. It includes a second transistor and a fourth resistor connected in series between the and output terminals.

Description

전력 증폭기{POWER AMPLIFIER}Power amplifier{POWER AMPLIFIER}

본 발명은 전력 증폭기에 관한 것으로, 특히 바이어스 회로를 통해서 최대 출력전력 및 전력 효율을 향상시킬 수 있는 전력 증폭기에 관한 것이다. The present invention relates to a power amplifier, and particularly to a power amplifier that can improve maximum output power and power efficiency through a bias circuit.

일반적인 3단의 밀리미터파 전력 증폭기는 제1 내지 제3 증폭기의 3단 증폭 회로로 이루어지며, 입력신호가 입력되는 입력단과 제1 증폭기 사이에서 임피던스 매칭을 수행하는 입력 매칭회로, 제1 증폭기와 제2 증폭기 사이에서 임피던스 매칭을 수행하는 인터스테이지 매칭회로, 그리고 제3 증폭기와 출력단 사이에서 임피던스 매칭을 수행하는 출력 매칭회로를 포함한다. A typical three-stage millimeter wave power amplifier consists of a three-stage amplification circuit of first to third amplifiers, an input matching circuit that performs impedance matching between the first amplifier and the input stage where the input signal is input, the first amplifier and the third amplifier. It includes an interstage matching circuit that performs impedance matching between two amplifiers, and an output matching circuit that performs impedance matching between the third amplifier and the output stage.

이러한 전력 증폭기는 CMOS(Complementary metal-oxide-semiconductor)나 화합물 반도체 공정 기술을 이용해서 구현하는 경우, 게이트 혹은 베이스 전압과 드레인 혹은 콜렉터 전압을 외부에서 공급하게 된다. 이때, 인가되는 고정된 전압으로만 전력증폭기가 출력하는 전력 레벨이 제한될 수 있다. 이에 따라, 소모되는 DC(Direct Current) 전력은 일정하면서 출력 전력 레벨이 낮아지기 때문에 전력증폭기의 전력효율도 낮아지게 된다. RF(Radio Frequency) 전력으로 소모되지 못한 DC 전력의 대부분은 열 형태로 방출하게 되는데, 이 때문에 전력증폭기 주위의 온도가 올라가게 되고, 이런 열이 다시 전력 증폭기의 성능에 영향을 주게 된다. 특히, 밀리미터파 대역에서 동작하는 전력 증폭기에서는 집적회로 소자의 가용 주파수 한계 부근에서 동작시키기 때문에, 이런 열 문제가 더욱 심각해 질 수 있다. 또한, 소자 제작 시 발생할 수 밖에 없는 기생성분에 대한 효과도 더 이상 무시할 수 없고, 반드시 고려해야 한다. When such a power amplifier is implemented using complementary metal-oxide-semiconductor (CMOS) or compound semiconductor processing technology, the gate or base voltage and drain or collector voltage are supplied externally. At this time, the power level output by the power amplifier may be limited to only the fixed voltage applied. Accordingly, the DC (Direct Current) power consumed is constant and the output power level is lowered, so the power efficiency of the power amplifier is also lowered. Most of the DC power that is not consumed as RF (Radio Frequency) power is emitted in the form of heat, which causes the temperature around the power amplifier to rise, and this heat again affects the performance of the power amplifier. In particular, in power amplifiers operating in the millimeter wave band, these thermal problems can become more serious because they operate near the available frequency limit of integrated circuit devices. In addition, the effects of parasitic components that inevitably occur when manufacturing devices can no longer be ignored and must be taken into account.

또한 전력증폭기 동작 시, 최대 출력전력에서의 전력효율도 중요하지만, 일반적으로 평균 출력전력에서 사용하게 되는 빈도 수가 높기 때문에 평균 출력전력에서의 효율도 중요하다. In addition, when operating a power amplifier, power efficiency at the maximum output power is important, but since the frequency of use at the average output power is generally high, efficiency at the average output power is also important.

본 발명이 해결하려는 과제는 최대 출력전력을 향상시키고 전력효율을 향상시킬 수 있는 전력 증폭기를 제공하는 것이다.The problem to be solved by the present invention is to provide a power amplifier that can improve maximum output power and improve power efficiency.

또한 본 발명은 최대 출력전력에서의 전력효율뿐만 아니라, 전력증폭기가 주로 동작하게 되는 평균 출력전력에서의 전력효율을 향상시키는 것을 그 과제로 한다. In addition, the present invention aims to improve not only power efficiency at the maximum output power, but also power efficiency at the average output power at which the power amplifier mainly operates.

본 발명의 한 실시 예에 따른 전력 증폭기는 공통 소스 구조로 이루어진 복수의 증폭 회로, 그리고 상기 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함할 수 있다. 상기 바이어스 회로는 외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터, 상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 및 제2 저항, 상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 입력단에 연결되는 제1 다이오드, 제1단이 상기 제1 다이오드의 캐소드에 연결되어 있는 제3 저항, 상기 제3 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제2단에 입력단이 연결되는 인버터 회로, 그리고 상기 인버터 회로의 입력단과 출력단 사이에 직렬로 연결되어 있는 제2 트랜지스터와 제4 저항을 포함한다. A power amplifier according to an embodiment of the present invention may include a plurality of amplifier circuits having a common source structure, and a bias circuit that applies a bias voltage to at least one amplifier circuit among the plurality of amplifier circuits. The bias circuit is turned on by a voltage applied from the outside, a first transistor whose first end is connected to a power terminal that applies a power voltage and a second terminal is connected to a ground terminal, and a first transistor of the power terminal and the first transistor. A first and second resistor connected in series between the first stage, a first diode whose anode is connected to a node between the first and second resistors and a cathode is connected to the input terminal of the at least one amplifying circuit, a first stage A third resistor connected to the cathode of the first diode, an inverter circuit whose output terminal is connected to the second terminal of the third resistor and an input terminal connected to the second terminal of the first transistor, and an input terminal of the inverter circuit. It includes a second transistor and a fourth resistor connected in series between the and output terminals.

본 발명에 따르면, 간단한 다이오드를 포함한 바이어스 회로를 통해서 전력 증폭기가 평균적으로 동작하는 영역에서 효율을 향상시킬 수 있다. 또한 전력 증폭기의 이득을 고출력 상태까지 유지할 수 있다. 이로 인해, 전력 증폭기의 선형 영역을 확장할 수 있고, 최종 출력 레벨을 증가시킬 수 있으며, 4단으로 구성해야 하는 전력 증폭기를 3단으로 구성할 수 있어, 소모전력 및 칩 구현 면적을 줄일 수 있다.According to the present invention, efficiency can be improved in the area where the power amplifier operates on average through a bias circuit including a simple diode. Additionally, the gain of the power amplifier can be maintained up to a high output state. Due to this, the linear region of the power amplifier can be expanded, the final output level can be increased, and the power amplifier that should be configured in 4 stages can be configured in 3 stages, reducing power consumption and chip implementation area. .

도 1은 본 발명의 실시 예에 따른 밀리미터파 전력 증폭기의 구성을 간략하게 나타낸 도면이다.
도 2는 도 1의 구성을 적용한 밀리미터파 차동 전력증폭기의 개념도이다.
도 3은 본 발명의 실시 예에 따른 바이어스 회로를 포함한 1단의 증폭기 회로를 나타낸 도면이다.
도 4는 본 발명의 실시 예에 따른 바이어스 회로에서 제3 증폭기로 흐르는 전류와 인버터 회로 사이의 저항에 흐르는 전류를 나타낸 도면이다.
도 5는 도 3에 도시된 인버터 회로의 입력 신호와 출력 신호의 DC 전압 값을 모니터링한 결과를 나타낸 도면이다.
도 6은 도 3에 도시된 다이오드의 애노드 전압과 캐소드 전압, 그리고 바이어스 회로의 출력 전압을 나타낸 도면이다.
도 7은 도 3에 도시된 다이오드에서 흐르는 전류를 도시한 도면이다.
도 8은 입력 신호 전력에 따른 다이오드의 전압 파형과 바이어스 회로의 최종 전압 파형을 나타낸 도면이다.
도 9는 본 발명의 실시 예에 따른 바이어스 회로의 각 노드의 전압 값을 나타낸 도면이다.
도 10은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이다.
도 11은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.
도 12는 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이다.
도 13은 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.
도 14는 본 발명의 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다.
도 15는 도 14에 도시된 바이어스 회로를 적용한 전력 증폭기의 효율을 나타낸 도면이다.
도 16은 본 발명의 또 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다. Figure 1 is a diagram briefly showing the configuration of a millimeter wave power amplifier according to an embodiment of the present invention.
Figure 2 is a conceptual diagram of a millimeter wave differential power amplifier applying the configuration of Figure 1.
Figure 3 is a diagram showing a first-stage amplifier circuit including a bias circuit according to an embodiment of the present invention.
Figure 4 is a diagram showing the current flowing through the resistor between the current flowing from the bias circuit to the third amplifier and the inverter circuit according to an embodiment of the present invention.
FIG. 5 is a diagram showing the results of monitoring the DC voltage values of the input signal and output signal of the inverter circuit shown in FIG. 3.
FIG. 6 is a diagram showing the anode voltage and cathode voltage of the diode shown in FIG. 3, and the output voltage of the bias circuit.
FIG. 7 is a diagram showing the current flowing in the diode shown in FIG. 3.
Figure 8 is a diagram showing the voltage waveform of the diode and the final voltage waveform of the bias circuit according to the input signal power.
Figure 9 is a diagram showing the voltage value of each node of the bias circuit according to an embodiment of the present invention.
Figure 10 is a diagram showing gain characteristics according to input power of a three-stage power amplifier before applying a bias circuit according to an embodiment of the present invention.
Figure 11 is a diagram showing the efficiency and current consumption of a three-stage power amplifier before applying a bias circuit according to an embodiment of the present invention.
Figure 12 is a diagram showing gain characteristics according to input power of a three-stage power amplifier applying a bias circuit according to an embodiment of the present invention.
Figure 13 is a diagram showing the efficiency and current consumption of a three-stage power amplifier applying a bias circuit according to an embodiment of the present invention.
Figure 14 is a diagram showing a bias circuit according to another embodiment of the present invention.
FIG. 15 is a diagram showing the efficiency of a power amplifier applying the bias circuit shown in FIG. 14.
Figure 16 is a diagram showing a bias circuit according to another embodiment of the present invention.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 그리고 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.Below, with reference to the attached drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily implement the present invention. However, the present invention may be implemented in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts that are not related to the description are omitted, and similar parts are given similar reference numerals throughout the specification.

명세서 및 청구범위 전체에서, 어떤 부분이 어떤 구성 요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성 요소를 더 포함할 수 있는 것을 의미한다.Throughout the specification and claims, when a part is said to “include” a certain component, this means that it may further include other components rather than excluding other components, unless specifically stated to the contrary.

이제 본 발명의 실시 예에 따른 전력 증폭기에 대하여 도면을 참고로 하여 상세하게 설명한다.Now, a power amplifier according to an embodiment of the present invention will be described in detail with reference to the drawings.

도 1은 본 발명의 실시 예에 따른 밀리미터파 전력 증폭기의 구성을 간략하게 나타낸 도면이다. Figure 1 is a diagram briefly showing the configuration of a millimeter wave power amplifier according to an embodiment of the present invention.

도 1을 참고하면, 전력 증폭기는 제1 내지 제3 증폭기(200, 400, 600)의 3단 증폭 회로, 입력신호가 입력되는 입력단(RFin)과 제1 증폭기(200) 사이에서 임피던스 매칭을 수행하는 입력 매칭 회로(100), 제1 증폭기(200)와 제2 증폭기(400) 사이, 그리고 제2 증폭기(400)와 제3 증폭기(600) 사이에서 임피던스 매칭을 수행하는 인터스테이지 매칭 회로(300, 500), 그리고 제3 증폭기(600)와 출력단(RFout) 사이에서 임피던스 매칭을 수행하는 출력 매칭 회로(700)를 포함한다. 제1 내지 제3 증폭기(200, 400, 600)는 각각 입력되는 신호를 증폭하여 출력한다. 본 발명의 실시 예에서는 3단 증폭 회로를 도시하였으나, 이에 한정되는 것은 아니며 어떤 형태의 다단 증폭 회로로도 구현될 수 있다. Referring to FIG. 1, the power amplifier performs impedance matching between the three-stage amplification circuit of the first to third amplifiers 200, 400, and 600, the input terminal (RFin) where the input signal is input, and the first amplifier 200. An input matching circuit 100, an interstage matching circuit 300 that performs impedance matching between the first amplifier 200 and the second amplifier 400, and between the second amplifier 400 and the third amplifier 600. , 500), and an output matching circuit 700 that performs impedance matching between the third amplifier 600 and the output terminal (RFout). The first to third amplifiers 200, 400, and 600 respectively amplify and output input signals. In the embodiment of the present invention, a three-stage amplification circuit is shown, but it is not limited to this and can be implemented as any type of multi-stage amplification circuit.

도 2는 도 1의 구성을 적용한 밀리미터파 차동 전력증폭기의 개념도이다.Figure 2 is a conceptual diagram of a millimeter wave differential power amplifier applying the configuration of Figure 1.

도 2를 참고하면, 제1 내지 제3 증폭기(200, 400, 600)는 차동 증폭기 구조이며, 공통 소스 구조로 되어 있다. 제1 내지 제3 증폭기(200, 400, 600)의 각 트랜지스터의 게이트에 일정한 바이어스 전압(Vg1, Vg2, Vg3)을 가해서 트랜지스터들의 동작점을 결정한다. 그리고 각 단의 전원전압(VDD)이 외부에서 일정하게 입력된다. 또한 입력 싱글 엔드(single-ended) 신호를 차동 신호로 변환하기 위해서 트랜스포머(XF4)가 사용된다. 제1 내지 제3 증폭기(200, 400, 600)의 부하로도 트랜스포머(XF1, XF2, XF3)를 사용하여 적정한 부하 값과 매칭하고 앞단과 뒷단의 바이어스 전압(Vg1, Vg2, Vg3)을 분리할 수 있다. Referring to FIG. 2, the first to third amplifiers 200, 400, and 600 have a differential amplifier structure and a common source structure. A constant bias voltage (Vg1, Vg2, Vg3) is applied to the gate of each transistor of the first to third amplifiers 200, 400, and 600 to determine the operating points of the transistors. And the power supply voltage (VDD) of each stage is constantly input from the outside. Additionally, a transformer (XF4) is used to convert the input single-ended signal to a differential signal. Transformers (XF1, XF2, You can.

도 3은 본 발명의 실시 예에 따른 바이어스 회로를 포함한 1단의 증폭기 회로를 나타낸 도면이다. Figure 3 is a diagram showing a first-stage amplifier circuit including a bias circuit according to an embodiment of the present invention.

도 3을 참고하면, 차동 전력 증폭기는 고출력 상태에서 이득 향상을 위한 바이어스 회로(800)를 더 포함할 수 있다. 차동 전력 증폭기의 최종전력 및 효율 특성이 마지막 단에 의해서 우세적으로 결정되기 때문에, 도 3에서는 전력 증폭기의 마지막 단인 제3 증폭기(600)에 적용된 바이어스 회로(800)를 도시하였으나, 제1 증폭기(200) 및 제2 증폭기(400)에도 바이어스 회로(800)가 적용될 수 있다. Referring to FIG. 3, the differential power amplifier may further include a bias circuit 800 to improve gain in a high output state. Since the final power and efficiency characteristics of the differential power amplifier are predominantly determined by the last stage, Figure 3 shows the bias circuit 800 applied to the third amplifier 600, which is the last stage of the power amplifier, but the first amplifier ( The bias circuit 800 may also be applied to 200) and the second amplifier 400.

제3 증폭기(600)는 트랜지스터(Q₁, Q₂) 및 트랜스포머(XF3)를 포함한다. 트랜지스터(Q₁, Q₂)의 게이트는 바이어스 회로(800)의 출력단과 연결되고, 트랜지스터(Q₁, Q₂)의 소스는 접지단과 연결된다. 트랜지스터(Q₁, Q₂)의 드레인은 각각 트랜스포머(XF3)의 1차 코일의 양단에 연결되며, 트랜스포머(XF3)의 2차 코일의 일단은 접지되고, 타단은 전력 증폭기의 출력단이 된다. 제3 증폭기(600)의 두 입력 단자로 RF 입력 신호(IN+, IN-)가 인가되고, 트랜지스터(Q₁, Q₂)에 의해서 신호가 증폭된 후에 트랜스포머(XF3)를 통해서 최종 출력 신호(OUT)가 출력된다. The third amplifier 600 includes transistors (Q ₁ , Q ₂ ) and a transformer (XF3). The gates of the transistors (Q ₁ and Q ₂ ) are connected to the output terminal of the bias circuit 800, and the sources of the transistors (Q ₁ and Q ₂ ) are connected to the ground terminal. The drains of the transistors (Q ₁ and Q ₂ ) are each connected to both ends of the primary coil of the transformer (XF3), one end of the secondary coil of the transformer (XF3) is grounded, and the other end becomes the output terminal of the power amplifier. RF input signals (IN+, IN-) are applied to the two input terminals of the third amplifier 600, and after the signals are amplified by the transistors (Q ₁ and Q ₂ ), the final output signal (OUT) is generated through the transformer (XF3). ) is output.

바이어스 회로(800)는 외부로부터 입력되는 바이어스 전압(Vb)을 조정하여 트랜지스터(Q₁, Q₂)의 게이트에 인가한다. The bias circuit 800 adjusts the bias voltage (Vb) input from the outside and applies it to the gates of the transistors (Q ₁ and Q ₂ ).

바이어스 회로(800)는 저항(R₁~R₈), 다이오드(D₁, D₂), 트랜지스터(Q₃~Q₆) 및 커패시터(C₁, C₂)를 포함한다.The bias circuit 800 includes resistors (R ₁ to R ₈ ), diodes (D ₁ , D ₂ ), transistors (Q ₃ to Q ₆ ), and capacitors (C ₁ , C ₂ ).

외부로부터 입력되는 바이어스 전압(Vb)은 트랜지스터(Q₃)의 게이트에 입력된다. 트랜지스터(Q₃)의 소스는 접지단에 연결되며 트랜지스터(Q₃)의 드레인은 저항(R₁, R₂)을 통해서 전원 전압(VDD)을 공급하는 전원단에 연결된다. The bias voltage (Vb) input from the outside is input to the gate of the transistor (Q ₃ ). The source of the transistor (Q ₃ ) is connected to the ground terminal, and the drain of the transistor (Q ₃ ) is connected to the power terminal that supplies the power supply voltage (VDD) through resistors (R ₁ and R ₂ ).

트랜지스터(Q₃)의 드레인은 트랜지스터(Q₅, Q₆)로 이루어진 인버터 회로의 입력단에 연결되고, 트랜지스터(Q₅, Q₆)로 이루어진 인버터 회로의 출력단은 저항(R₇, R₈)을 통해서 트랜지스터(Q₁, Q₂)의 게이트에 연결된다. 이때 트랜지스터(Q₅)는 NMOS 트랜지스터이고, 트랜지스터(Q₆)는 PMOS 트랜지스터이다. 그리고 인버터 회로의 입력단과 출력단 사이에 트랜지스터(Q₄)와 저항(R₆)이 직렬로 연결된다. 트랜지스터(Q₄)의 게이트에는 저항(R₅)이 연결되어 있고, 디지털 제어신호(V_sw)가 저항(R₅)을 통해 트랜지스터(Q₄)의 게이트에 입력된다. 즉, 트랜지스터(Q₄)는 디지털 제어신호(V_sw)에 따라 턴온되거나 턴오프된다. The drain of the transistor (Q ₃ ) is connected to the input terminal of the inverter circuit composed of transistors (Q ₅ and Q ₆ ), and the output terminal of the inverter circuit composed of transistors (Q ₅ and Q ₆ ) has resistors (R ₇ and R ₈ ). It is connected to the gate of the transistor (Q ₁ , Q ₂ ). At this time, the transistor (Q ₅ ) is an NMOS transistor, and the transistor (Q ₆ ) is a PMOS transistor. And a transistor (Q ₄ ) and a resistor (R ₆ ) are connected in series between the input and output terminals of the inverter circuit. A resistor (R ₅ ) is connected to the gate of the transistor (Q ₄ ), and a digital control signal (V _sw ) is input to the gate of the transistor (Q ₄ ) through the resistor (R ₅ ). That is, the transistor (Q ₄ ) is turned on or off according to the digital control signal (V _sw ).

저항(R₁, R₂) 사이의 노드는 저항(R₃)을 통해서 다이오드(D₁, D₂)의 애노드에 연결되며, 다이오드(D₁, D₂)의 캐소드는 각각 제3 증폭기(600)의 트랜지스터(Q₁, Q₂)의 게이트에 연결된다. 도 3에서는 다이오드(D₁, D₂)가 순방향으로 연결되어 있지만, 다이오드(D₁, D₂)가 도통되지 않는 범위 내에서 동작되도록 설정된다. 커패시터(C₁)는 다이오드(D₁, D₂)의 애노드와 접지단 사이에 연결되고, 커패시터(C₂)는 인버터 회로의 입력단과 접지단 사이에 연결된다. The node between the resistors (R ₁ , R ₂ ) is connected to the anode of the diode (D ₁ , D ₂ ) through the resistor (R ₃ ), and the cathode of the diode (D ₁ , D ₂ ) is connected to the third amplifier (600). ) is connected to the gate of the transistor (Q ₁ , Q ₂ ). In FIG. 3, the diodes D ₁ and D ₂ are connected in the forward direction, but are set to operate within a range in which the diodes D ₁ and D ₂ do not conduct. The capacitor (C ₁ ) is connected between the anodes of the diodes (D ₁ and D ₂ ) and the ground terminal, and the capacitor (C ₂ ) is connected between the input terminal and the ground terminal of the inverter circuit.

도 3에서, A~G 노드는 각각 트랜지스터(Q₃)의 게이트, 인버터 회로의 입력단, 트랜지스터(Q₄)의 드레인, 인버터 회로의 출력단, 다이오드(D₁)의 캐소드, 다이오드(D₂)의 캐소드 및 다이오드(D₁, D₂)의 애노드를 나타낸다. In Figure 3, nodes A to G are the gate of the transistor (Q ₃ ), the input terminal of the inverter circuit, the drain of the transistor (Q ₄ ), the output terminal of the inverter circuit, the cathode of the diode (D ₁ ), and the diode (D ₂ ). Represents the anode of the cathode and diode (D ₁ , D ₂ ).

외부로부터 입력되는 바이어스 전압(Vb)에 의해서 트랜지스터(Q₃)에 전류가 흐르게 된다. 저항(R₁, R₂)에 의해서 B 노드의 전압 값이 결정되며, B 노드의 전압 값은 인버터 회로에 입력되며, 인버터 회로에 의해 D 노드의 전압 값이 출력된다. 이때 디지털 제어신호(V_sw)에 따라 트랜지스터(Q₄)가 턴온되거나 턴오프되면서, 인버터 회로가 일반적인 인버터로 동작할지, 인버터 회로의 입력단과 출력단 사이에 저항(R₆)을 포함하는 인버터로 동작할지 결정된다. 도 3에서는 트랜지스터(Q₄)를 PMOS 트랜지스터로 도시하였으나, 트랜지스터(Q₄)는 NMOS로 구성될 수 있다. Current flows in the transistor (Q ₃ ) due to the bias voltage (Vb) input from the outside. The voltage value of the B node is determined by the resistance (R ₁ , R ₂ ), the voltage value of the B node is input to the inverter circuit, and the voltage value of the D node is output by the inverter circuit. At this time, the transistor (Q ₄ ) is turned on or off depending on the digital control signal (V _sw ), and the inverter circuit operates as a general inverter or as an inverter that includes a resistance (R ₆ ) between the input and output terminals of the inverter circuit. It is decided whether to In FIG. 3, the transistor Q ₄ is shown as a PMOS transistor, but the transistor Q ₄ may be configured as an NMOS transistor.

D 노드의 전압 값은 저항(R₇, R₈)을 통해서 제3 증폭기(600)의 트랜지스터(Q₁, Q₂)의 게이트에 인가된다. The voltage value of the D node is applied to the gates of the transistors (Q ₁ and Q ₂ ) of the third amplifier 600 through the resistors (R ₇ and R ₈ ).

도 4는 본 발명의 실시 예에 따른 바이어스 회로에서 제3 증폭기로 흐르는 전류와 인버터 회로 사이의 저항에 흐르는 전류를 나타낸 도면이다. 도 4에서 I_1은 인버터 회로의 입력단과 출력단 사이의 저항(R₆)에 흐르는 전류를 나타내고, I_2는 바이어스 회로에서 제3 증폭기로 저항(R₇, R₈)을 통해서 흐르는 전류를 나타낸다.Figure 4 is a diagram showing the current flowing through the resistor between the current flowing from the bias circuit to the third amplifier and the inverter circuit according to an embodiment of the present invention. In Figure 4, I_1 represents the current flowing through the resistor (R ₆ ) between the input and output terminals of the inverter circuit, and I_2 represents the current flowing through the resistors (R ₇ and R ₈ ) from the bias circuit to the third amplifier.

도 4를 참고하면, 입력 전력(Pin)이 낮을 때는 제3 증폭기(600)의 트랜지스터(Q₁, Q₂)로 흐르는 전류가 거의 없지만, 입력 전력(Pin)이 커지면 저항(R₇, R₈)을 통해서 바이어스 회로의 D 노드로 흐르는 전류가 많아진다. 또한, 입력 전력(Pin)이 낮을 때는 인버터 회로의 입력단과 출력단 사이의 저항(R₆)에 일정한 전류가 흘러서 인버터 회로의 트랜지스터(Q₅)로 전류가 흐르게 된다. 여기서, 입력 전력(Pin)은 차동 입력신호(IN+, IN-)의 AC 전력 크기의 합을 나타낸다.Referring to FIG. 4, when the input power (Pin) is low, there is almost no current flowing through the transistors (Q ₁ , Q ₂ ) of the third amplifier 600, but when the input power (Pin) increases, the resistance (R ₇ , R ₈ ), the current flowing to the D node of the bias circuit increases. Additionally, when the input power (Pin) is low, a certain current flows through the resistance (R ₆ ) between the input and output terminals of the inverter circuit, causing current to flow into the transistor (Q ₅ ) of the inverter circuit. Here, the input power (Pin) represents the sum of the AC power levels of the differential input signals (IN+, IN-).

도 5는 도 3에 도시된 인버터 회로의 입력 신호와 출력 신호의 DC 전압 값을 모니터링한 결과를 나타낸 도면으로, INV_in은 인버터 회로의 입력 신호의 DC 전압 값이고, INV_out은 인버터 회로의 출력 신호의 DC 전압 값이다.FIG. 5 is a diagram showing the results of monitoring the DC voltage values of the input signal and output signal of the inverter circuit shown in FIG. 3, where INV_in is the DC voltage value of the input signal of the inverter circuit, and INV_out is the DC voltage value of the output signal of the inverter circuit. It is a DC voltage value.

도 5를 참고하면, 입력 전압(Pin)이 증가함에 따라 인버터 회로의 입력단과 출력단 사이의 전압 차이가 작아져서 앞에서 설명한 것처럼 저항(R₆)을 통해서 흐르는 전류가 작아진다. 하지만, 인버터 회로의 트랜지스터(Q₅)의 입장에서 본다면 트랜지스터(Q₅)의 게이트 전압은 거의 일정하고, 트랜지스터(Q₅)의 드레인 전압이 증가하는 형태이기 때문에 트랜지스터(Q₅)를 통해 흐르는 전류는 증가하게 된다. 이는 도 4를 통해서도 확인할 수 있다. 도 3에서 보면, 저항(R₆)에 흐르는 전류와 저항(R₇, R₈)에 흐르는 전류는 트랜지스터(Q₅)를 통해서 흐르는 전류와 같다. 도 3의 바이어스 회로(800)에서 트랜지스터(Q₆)를 통해서 전류가 빠져나갈 수 없기 때문에 트랜지스터(Q₅)를 통해서 흐를 수 밖에 없다. 따라서, 저항(R₆)에 흐르는 전류는 작아지지만, 저항(R₇, R₈)을 통해서 흐르는 전류는 커져야 트랜지스터(Q₅)를 통해서 흐르는 전류가 증가하게 된다. Referring to FIG. 5, as the input voltage (Pin) increases, the voltage difference between the input and output terminals of the inverter circuit decreases, and the current flowing through the resistor (R ₆ ) decreases, as described above. However, from the perspective of the transistor (Q ₅ ) in the inverter circuit, the gate voltage of the transistor (Q ₅ ) is almost constant, and the drain voltage of the transistor (Q ₅ ) increases, so the current flowing through the transistor (Q ₅ ) increases. This can also be confirmed through Figure 4. 3, the current flowing through the resistor (R ₆ ) and the current flowing through the resistors (R ₇ and R ₈ ) are the same as the current flowing through the transistor (Q ₅ ). Since current cannot escape through the transistor (Q ₆ ) in the bias circuit 800 of FIG. 3 , it has no choice but to flow through the transistor (Q ₅ ). Accordingly, the current flowing through the resistor (R ₆ ) becomes small, but the current flowing through the resistors (R ₇ and R ₈ ) must increase so that the current flowing through the transistor (Q ₅ ) increases.

이와 같이, 바이어스 회로(800)의 전류가 흐르기 때문에 NMOS 트랜지스터(Q₅)의 게이트(B 노드)의 전압은 동일하지만, NMOS 트랜지스터(Q₅)의 드레인 전류가 증가되므로, 바이어스 회로(800)의 최종 DC 출력(D 노드) 전압이 높아지는 현상이 발생한다. In this way, because the current in the bias circuit 800 flows, the voltage at the gate (B node) of the NMOS transistor (Q ₅ ) is the same, but because the drain current of the NMOS transistor (Q ₅ ) increases, the voltage of the bias circuit (800) A phenomenon occurs where the final DC output (D node) voltage increases.

도 6은 도 3에 도시된 다이오드의 애노드 전압과 캐소드 전압, 그리고 바이어스 회로의 출력 전압을 나타낸 도면이다. 애노드 전압은 G 노드 전압에 해당되고, 캐소드 전압은 E 혹은 F 노드 전압에 해당되며, 바이어스 회로의 출력 전압은 D 노드 전압에 해당된다.FIG. 6 is a diagram showing the anode voltage and cathode voltage of the diode shown in FIG. 3, and the output voltage of the bias circuit. The anode voltage corresponds to the G node voltage, the cathode voltage corresponds to the E or F node voltage, and the output voltage of the bias circuit corresponds to the D node voltage.

도 6을 참고하면, 입력 RF 신호의 입력 전압(Pin)이 작을 때는 다이오드(D₁, D₂)가 순방향으로 동작하지만 다이오드(D₁, D₂)의 임계 전압을 넘지 않아서 다이오드(D₁, D₂)에는 극소수의 전류가 흐른다. 반면에 입력 전압(Pin)이 클 때는 다이오드(D₁, D₂)의 양단 사이의 전압 차이가 줄어들고, -5 dBm 이상의 입력 전압(Pin)에서는 역방향 바이어스 상태가 설정되지만, 입력 전압(Pin)이 크기 때문에 동작이 달라지게 된다. 다시 말하면, DC 상태는 역방향으로 걸려 있지만, 입력 RF 신호가 큰 진폭을 가지고 스윙을 하면 다이오드(D₁, D₂)가 순간적으로 순방향으로 임계 전압을 넘어서 동작을 하게 되고, 이때 순방향으로 무시하지 못하게 되는 전류가 흐르게 되는 것이다. 다이오드(D₁, D₂)의 캐소드 전압과 바이어스 회로(800)의 출력 전압 사이에는 저항(R₇, R₈)이 있고, 이 저항(R₇, R₈)에서 발생하는 전압 차이로 생기는 전류가 트랜지스터(Q₅)로 흐르게 된다. Referring to FIG. 6, when the input voltage (Pin) of the input RF signal is small, the diodes (D ₁ , D ₂ ) operate in the forward direction, but do not exceed the threshold voltage of the diodes (D _{1 , D 2 ), so the diodes (D 1} , _{D 2} ) A very small amount of current flows through D ₂ ). On the other hand, when the input voltage (Pin) is large, the voltage difference between the two ends of the diode (D ₁ , D ₂ ) decreases, and at an input voltage (Pin) of -5 dBm or more, the reverse bias state is set, but when the input voltage (Pin) Because of its size, its behavior changes. In other words, the DC state is in the reverse direction, but when the input RF signal swings with a large amplitude, the diodes (D ₁ , D ₂ ) momentarily operate in the forward direction beyond the threshold voltage, and at this time, the forward direction cannot be ignored. current flows. There are resistances (R 7 , R 8 ) between the cathode voltage of the diodes (D ₁ , D ₂ ) and the output voltage of _the bias circuit 800, and the current generated by the voltage difference generated from these resistances ( _{R 7 ,} R ₈ ) flows to the transistor (Q ₅ ).

도 7은 도 3에 도시된 다이오드에서 흐르는 전류를 도시한 도면이다.FIG. 7 is a diagram showing the current flowing in the diode shown in FIG. 3.

도 7을 참고하면, 입력 전압(Pin)이 증가할수록 두 다이오드(D₁, D₂)에서 순방향으로 흐르는 전류가 증가하는 현상을 확인할 수 있다. 이때 두 다이오드(D₁, D₂)에서 흐르는 전류가 차이가 있는 이유는 회로를 구성하는 트랜스포머가 이상적이지 않기 때문이다. Referring to FIG. 7, it can be seen that as the input voltage (Pin) increases, the current flowing in the forward direction in the two diodes (D ₁ and D ₂ ) increases. At this time, the reason there is a difference in the current flowing through the two diodes (D ₁ and D ₂ ) is because the transformer that makes up the circuit is not ideal.

도 8은 입력 신호 전력에 따른 다이오드의 전압 파형과 바이어스 회로의 최종 전압 파형을 나타낸 도면이다.Figure 8 is a diagram showing the voltage waveform of the diode and the final voltage waveform of the bias circuit according to the input signal power.

도 8의 (A)와 (B)에 도시한 바와 같이, 입력 신호 전력(-5 dBm)이 커지면, 신호 파형이 크게 되고, 이 입력 신호가 0.1V 미만에 있는 범위가 증가하게 되는 것을 알 수 있다. 이 때문에 다이오드에 크게 흐르는 전류가 생기게 된다. 반면에, 입력 신호 전력이 -20dBm인 경우에는 입력 신호가 0.1V 미만에 있는 부분이 존재하지 않아서 다이오드가 정방향으로 연결되어 있지만 미세 전류만 흐르게 된다.As shown in Figures 8 (A) and (B), it can be seen that as the input signal power (-5 dBm) increases, the signal waveform increases, and the range in which this input signal is less than 0.1V increases. there is. Because of this, a large current flows through the diode. On the other hand, when the input signal power is -20dBm, there is no part where the input signal is below 0.1V, so although the diode is connected in the forward direction, only a small amount of current flows.

도 9는 본 발명의 실시 예에 따른 바이어스 회로의 각 노드의 전압 값을 나타낸 도면이다. Figure 9 is a diagram showing the voltage value of each node of the bias circuit according to an embodiment of the present invention.

도 9를 참고하면, 입력 RF 신호(IN+, IN-)의 진폭이 커지면, E 노드 및 F 노드의 전압이 증가하게 된다. 만약, E 노드 및 F 노드의 전압이 계속 낮은 값으로 유지하게 된다면 다이오드(D₁, D₂)를 통해서 많은 전류가 흘러야 하기 때문에 이를 방지하기 위해서 E 노드와 F 노드의 전압 값이 증가한다. 마찬가지로, E 노드와 F 노드와 저항(R₇, R₈)을 통해서 연결되는 D 노드의 전압 값도 증가하게 된다. 반면 B 노드의 전압 값은 조금 감소하게 된다. C 노드 값은 저항(R₆)과 트랜지스터(Q₄)의 크기에 따라 결정되며, B 노드의 전압의 감소에 의해 G 노드의 전압도 감소하게 된다.Referring to FIG. 9, when the amplitude of the input RF signal (IN+, IN-) increases, the voltage at the E node and F node increases. If the voltage of the E node and F node continues to be maintained at a low value, a large amount of current must flow through the diodes (D ₁ , D ₂ ), so to prevent this, the voltage value of the E node and F node increases. Likewise, the voltage value of the D node, which is connected to the E node and F node through resistors (R ₇ and R ₈ ), also increases. On the other hand, the voltage value of the B node decreases slightly. The value of the C node is determined by the size of the resistor (R ₆ ) and the transistor (Q ₄ ), and as the voltage of the B node decreases, the voltage of the G node also decreases.

도 10은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이고, 도 11은 본 발명의 실시 예에 따른 바이어스 회로를 적용하기 전에 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다. 도 10 및 도 11에서는 Vg3 전압을 0.45V의 고정 전압 값으로 설정하였다. Figure 10 is a diagram showing the gain characteristics according to the input power of the three-stage power amplifier before applying the bias circuit according to an embodiment of the present invention, and Figure 11 is a diagram showing the gain characteristics according to the input power of the three-stage power amplifier before applying the bias circuit according to the embodiment of the present invention. This is a diagram showing the efficiency and current consumption of the power amplifier in the stage. In Figures 10 and 11, the Vg3 voltage was set to a fixed voltage value of 0.45V.

도 10 및 도 11을 참고하면, 3단의 전력 증폭기의 이득이 26.1dB를 가지며, 출력은 15 dBm이고, 최대 출력은 18.5 dBm까지 가능하다는 것을 알 수 있다. 또한 -12 dBm 입력 전압에 대해서 13.9%의 전력 효율을 가지며, 27.8%의 최대 효율을 가지는 것을 알 수 있다. Referring to Figures 10 and 11, it can be seen that the gain of the three-stage power amplifier is 26.1 dB, the output is 15 dBm, and the maximum output is possible up to 18.5 dBm. In addition, it can be seen that it has a power efficiency of 13.9% for an input voltage of -12 dBm and a maximum efficiency of 27.8%.

도 12는 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 입력 전력에 따른 이득 특성을 나타낸 도면이고, 도 13은 본 발명의 실시 예에 따른 바이어스 회로를 적용한 3단의 전력 증폭기의 효율 및 소모 전류를 나타낸 도면이다.FIG. 12 is a diagram showing gain characteristics according to input power of a three-stage power amplifier to which a bias circuit is applied according to an embodiment of the present invention, and FIG. 13 is a diagram showing the gain characteristics of a three-stage power amplifier to which a bias circuit is applied according to an embodiment of the present invention. This is a diagram showing the efficiency and current consumption.

도 12 및 도 13을 참고하면, 제3 증폭기(600)의 이득이 26dB를 가지며, 출력은 17.9 dBm 이며, 최대 출력은 19 dBm까지 가능하다는 것을 알 수 있다. 또한 입력 전력이 -12 dBm인 경우 18.7%의 전력 효율을 가지고 있으며, 27.2%의 최대 효율을 가지는 것을 알 수 있다. Referring to Figures 12 and 13, it can be seen that the gain of the third amplifier 600 is 26 dB, the output is 17.9 dBm, and the maximum output is possible up to 19 dBm. Additionally, when the input power is -12 dBm, it has a power efficiency of 18.7% and a maximum efficiency of 27.2%.

도 10 내지 도 13의 결과를 비교했을 때, -12 dBm의 입력전력에서의 효율은 4.8%로 차이 이상으로 크게 발생하고 있다. 또한 본 발명의 실시 예에 따른 바이어스 회로를 통해서 고출력에서 이득 확장으로 출력이 17.9 dBm으로 높아져서 바이어스 회로를 적용하기 전에 비해 2.9 dB만큼 증가하였고, 최대 출력도 19 dBm으로 0.5 dB만큼 증가한 것을 알 수 있다. 다만, 최대출력에서 효율은 RF 신호의 전력 증가와 DC 전류의 증가 때문에 비슷한 결과가 나타난 것으로 보인다. When comparing the results of Figures 10 to 13, the efficiency at an input power of -12 dBm is 4.8%, which is more than the difference. In addition, through the bias circuit according to the embodiment of the present invention, the output increased to 17.9 dBm due to gain expansion at high output, which is an increase of 2.9 dB compared to before applying the bias circuit. It can be seen that the maximum output also increased by 0.5 dB to 19 dBm. . However, the efficiency at maximum output appears to have similar results due to the increase in the power of the RF signal and the increase in DC current.

도 14는 본 발명의 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이고, 도 15는 도 14에 도시된 바이어스 회로를 적용한 전력 증폭기의 효율을 나타낸 도면이다. FIG. 14 is a diagram showing a bias circuit according to another embodiment of the present invention, and FIG. 15 is a diagram showing the efficiency of a power amplifier applying the bias circuit shown in FIG. 14.

도 14를 참고하면, 바이어스 회로(800')는 인버터 회로의 입력단과 출력단 사이에 직렬로 연결된 트랜지스터와 저항을 복수 개 포함할 수 있다. 즉 n개의 트랜지스터(Q_4a~Q_4n)와 각 트랜지스터(Q_4a~Q_4n)에 직렬로 연결되는 n개의 저항(R_6a~R₆n)이 인버터 회로의 입력단과 출력단 사이에 병렬로 연결될 수 있다. n개의 트랜지스터(Q_4a~Q_4n)는 각각 게이트에 입력되는 디지털 제어신호(V_sw<a>~ V_sw<n>)에 의해 턴온된다. Referring to FIG. 14, the bias circuit 800' may include a plurality of transistors and resistors connected in series between the input and output terminals of the inverter circuit. That is, n transistors (Q _4a ~ Q _4n ) and n resistors (R _6a ~ R ₆ n ) connected in series to each transistor (Q _4a ~ Q _4n ) can be connected in parallel between the input and output terminals of the inverter circuit. there is. Each of the n transistors (Q _4a ~ Q _4n ) is turned on by a digital control signal (V _sw <a> ~ V _sw <n>) input to the gate.

이렇게 하면, n개의 트랜지스터(Q_4a~Q_4n) 중 적어도 하나의 트랜지스터를 턴온시켜 저항 값을 선택할 수 있으므로, 요구되는 평균 출력 전압에서 전력 증폭기의 효율을 개선시킬 수 있다. In this way, the resistance value can be selected by turning on at least one transistor among the n transistors (Q _4a to Q _4n ), thereby improving the efficiency of the power amplifier at the required average output voltage.

예를 들어, 도 15에 도시한 바와 같이, 임의적으로 설정된 디지털 제어신호에 의해서 평균 출력 전력에서의 효율이 B일 때, 외부 환경 요인에 의해서든 혹은 적용 시스템에 의해서든 A나 C로 동작점을 옮길 때, 디지털 제어신호(V_sw<a>~ V_sw<n>)에 따른 트랜지스터(Q_4a~Q_4n)의 동작을 제어하고, 이에 따라 저항(R₇, _R8)에 흐르는 전류를 조절해서 평균 출력 전력에서의 동작점을 바꿀 수 있게 된다. For example, as shown in FIG. 15, when the efficiency at average output power is B by an arbitrarily set digital control signal, the operating point is set to A or C, either by external environmental factors or by the application system. When moving, the operation of the transistors (Q _4a ~ Q _4n ) is controlled according to the digital control signals (V _sw <a> ~ V _sw <n>), and the current flowing through the resistors (R ₇ , _R8 ) is adjusted accordingly. It becomes possible to change the operating point at the average output power.

만약, 도 3과 같은 바이어스 회로(800)를 사용하면, 평균 출력 전력 변경 시, 낮은 평균 출력으로 이동할 때는 효율이 낮아지고, 높은 평균 출력으로 이동할 때는 선형성 등의 문제가 발생하게 된다. If the bias circuit 800 as shown in FIG. 3 is used, when changing the average output power, efficiency decreases when moving to a low average output, and problems such as linearity occur when moving to a high average output.

반면, 도 14와 같은 바이어스 회로(800')를 사용하면, 저항(R₇, R₈)에 흐르는 전류를 조절해서 평균 출력 전력에서의 동작점을 변경할 수 있어, 요구되는 평균 출력 전압에서 전력 증폭기의 효율을 개선시킬 수 있다. On the other hand, when using the bias circuit 800' as shown in FIG. 14, the operating point at the average output power can be changed by adjusting the current flowing through the resistors (R ₇ and R ₈ ), thereby increasing the power amplifier at the required average output voltage. efficiency can be improved.

도 16은 본 발명의 또 다른 실시 예에 따른 바이어스 회로를 나타낸 도면이다.Figure 16 is a diagram showing a bias circuit according to another embodiment of the present invention.

도 16에 도시한 바와 같이, 능동소자를 사용하지 않고도 바이어스 회로(800")를 구현할 수 있다. As shown in FIG. 16, the bias circuit 800" can be implemented without using active elements.

즉, 트랜지스터(Q₃)와 저항(R₄) 대신에 가변 저항(R₄')이 접지단과 전원 전압(VDD)을 공급하는 전원단 사이에 연결될 수 있다. 이때 가변저항(R₄')을 통해 저항(R₇, R₈)에 흐르는 전류를 조절해서 요구되는 평균 출력 전력에서도 높은 효율을 가지도록 전력 증폭기를 구성할 수 있다. That is, instead of the transistor (Q ₃ ) and the resistor (R ₄ ), the variable resistor (R ₄ ') may be connected between the ground terminal and the power terminal that supplies the power voltage (VDD). At this time, the power amplifier can be configured to have high efficiency even at the required average output power by controlling the current flowing through the resistors (R ₇ and R ₈ ) through the variable resistor (R ₄ ').

이상에서 본 발명의 실시 예에 대하여 상세하게 설명하였지만 본 발명의 권리 범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리 범위에 속하는 것이다. Although the embodiments of the present invention have been described in detail above, the scope of the present invention is not limited thereto, and various modifications and improvements can be made by those skilled in the art using the basic concept of the present invention defined in the following claims. It falls within the scope of rights.

Claims (9)

공통 소스 구조로 이루어진 복수의 증폭 회로, 그리고
상기 복수의 증폭 회로 중 적어도 하나의 증폭 회로에 바이어스 전압을 인가하는 바이어스 회로를 포함하고,
상기 바이어스 회로는
외부로부터 인가되는 전압에 의해 턴온되고, 제1단이 전원 전압을 인가하는 전원단에 연결되고 제2단이 접지단에 연결되는 제1 트랜지스터,
상기 전원단과 상기 제1 트랜지스터의 제1단 사이에 직렬로 연결되는 제1 저항 및 제2 저항,
상기 제1 및 제2 저항 사이의 노드에 애노드가 연결되고 캐소드가 상기 적어도 하나의 증폭 회로의 차동 입력단에 각각 연결되는 제1 다이오드 및 제2 다이오드,
제1단이 각각 상기 제1 다이오드 및 제2 다이오드의 캐소드에 연결되어 있는 제3 저항 및 제4 저항,
상기 제3 저항 및 제4 저항의 제2단에 출력단이 연결되고 상기 제1 트랜지스터의 제1단에 입력단이 연결되는 인버터 회로, 그리고
상기 인버터 회로의 입력단과 출력단 사이에 연결되어 있으며, 입력되는 제어 신호에 따라 턴온되는 제2 트랜지스터
를 포함하는 전력 증폭기.A plurality of amplifier circuits consisting of a common source structure, and
A bias circuit that applies a bias voltage to at least one of the plurality of amplifier circuits,
The bias circuit is
A first transistor that is turned on by a voltage applied from the outside, the first terminal of which is connected to a power terminal that applies the power supply voltage, and the second terminal of which is connected to the ground terminal,
A first resistor and a second resistor connected in series between the power terminal and the first terminal of the first transistor,
a first diode and a second diode, the anode of which is connected to a node between the first and second resistors and the cathode of which is connected to a differential input terminal of the at least one amplification circuit, respectively;
A third resistor and a fourth resistor, the first ends of which are connected to the cathodes of the first and second diodes, respectively,
an inverter circuit whose output terminal is connected to the second terminal of the third resistor and the fourth resistor and whose input terminal is connected to the first terminal of the first transistor, and
A second transistor connected between the input and output terminals of the inverter circuit and turned on according to the input control signal.
A power amplifier comprising: 제1항에서,
상기 인버터 회로의 입력단과 출력단 사이에 상기 제2 트랜지스터에 직렬로 연결되어 있는 제5 저항
을 더 포함하는 전력 증폭기. In paragraph 1:
A fifth resistor connected in series to the second transistor between the input and output terminals of the inverter circuit.
A power amplifier further comprising: 제2항에서,
상기 인버터 회로의 입력단과 출력단 사이에 각각 연결되어 있는 적어도 하나의 제3 트랜지스터, 그리고
상기 적어도 하나의 제3 트랜지스터에 각각 직렬로 연결되어 있는 적어도 하나의 제6 저항
을 더 포함하는 전력 증폭기. In paragraph 2,
At least one third transistor each connected between the input terminal and the output terminal of the inverter circuit, and
At least one sixth resistor connected in series to each of the at least one third transistor
A power amplifier further comprising: 제1항에서,
상기 인버터 회로는 상기 전원단과 상기 접지단 사이에서 상보적인 형태로 연결되어 있고 상기 제1 트랜지스터의 제1단에 각각 제어 전극이 연결되어 있는 제4 트랜지스터 및 제5 트랜지스터를 포함하는 전력 증폭기.In paragraph 1:
The inverter circuit is connected in a complementary manner between the power terminal and the ground terminal and includes a fourth transistor and a fifth transistor each having a control electrode connected to the first terminal of the first transistor. 제1항에서,
상기 적어도 하나의 증폭 회로는
1차 코일과 해당 증폭 회로의 출력단을 형성하는 2차 코일을 포함하는 트랜스포머, 그리고
상기 1차 코일의 양단에 각각 제1단이 연결되고, 제2단이 접지단에 연결되며, 상기 인버터의 출력단에 차동 입력 신호가 입력되는 제어 전극이 연결되는 제6 트랜지스터 및 제7 트랜지스터를 포함하는 전력 증폭기.In paragraph 1:
The at least one amplifier circuit is
A transformer including a primary coil and a secondary coil forming the output stage of the corresponding amplifying circuit, and
A first end is connected to both ends of the primary coil, a second end is connected to the ground terminal, and a control electrode to which a differential input signal is input is connected to the output terminal of the inverter. It includes a sixth transistor and a seventh transistor. power amplifier. 제5항에서,
상기 바이어스 회로는
상기 제1 트랜지스터의 제1단과 상기 접지단 사이에 연결되어 있는 제1 커패시터, 그리고
상기 제1 다이오드 및 제2 다이오드의 애노드와 상기 접지단 사이에 연결되어 있는 제2 커패시터를 더 포함하는 전력 증폭기.In paragraph 5,
The bias circuit is
A first capacitor connected between the first terminal of the first transistor and the ground terminal, and
A power amplifier further comprising a second capacitor connected between the anodes of the first and second diodes and the ground terminal. 삭제delete 삭제delete 삭제delete

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