KR102593109B1 - Method for forming semiconductor device, structure of the same - Google Patents

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Abstract

비 접촉 센서를 이용한 반도체 소자 형성 방법, 그의 구조에 관한 것이다. 그의 제조 방법은, 기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역들 내에 제1 및 제2 핀 패턴들을 각각 형성하고, 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하고, 상기 제2 게이트 전극들의 접촉 전위차를 측정하여 상기 측정된 접촉 전위차를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함한다.It relates to a method of forming a semiconductor device using a non-contact sensor and its structure. The manufacturing method includes forming first and second fin patterns in an active area of a substrate and measurement areas different from the active area, respectively, and forming first and second gate electrodes across the first and second fin patterns. forming each of the second gate electrodes, measuring a contact potential difference between the second gate electrodes, and detecting a threshold voltage of the first gate electrodes based on the measured contact potential difference.

Description

반도체 소자 형성 방법, 그의 구조 {Method for forming semiconductor device, structure of the same}Method for forming semiconductor device, structure thereof {Method for forming semiconductor device, structure of the same}

본 발명은 반도체 소자 형성 방법에 관한 것으로, 제조 공정 중에 전기적인 특성을 검출할 수 있는 반도체 소자 형성 방법, 및 그의 구조에 관한 것이다.The present invention relates to a method of forming a semiconductor device, a method of forming a semiconductor device capable of detecting electrical characteristics during a manufacturing process, and a structure thereof.

반도체 소자의 특성을 평가하기 위한 다양한 기술이 연구되고 있다. 게이트 전극의 문턱 전압(Vth) 또는 유효 워크 펑션(effective work function)을 검출하는 것은 상기 반도체 소자의 성능과 수율을 좌우하는 특성 평가에 있어 중요한 요소이다. 따라서 반도체 양산 수준의 품질 관리에 대한 효과적인 피드백을 위하여, 상기 게이트 전극의 문턱 전압(Vth) 또는 유효 워크 펑션을 반도체 라인 환경에서 신속하고 정확하게 검출할 수 있는 새로운 기술이 필요하다.Various technologies are being researched to evaluate the characteristics of semiconductor devices. Detecting the threshold voltage (V th ) or effective work function of the gate electrode is an important factor in evaluating characteristics that determine the performance and yield of the semiconductor device. Therefore, for effective feedback on quality control at the semiconductor mass production level, a new technology is needed that can quickly and accurately detect the threshold voltage (V th ) or effective work function of the gate electrode in a semiconductor line environment.

본 발명의 해결 과제는, 게이트 전극의 문턱 전압을 제조 공정 중에 검출할 수 있는 반도체 소자 형성 방법을 제공하는 데 있다.The problem of the present invention is to provide a method of forming a semiconductor device that can detect the threshold voltage of the gate electrode during the manufacturing process.

또한, 본 발명의 다른 해결 과제는 게이트 전극의 문턱 전압 (Threshold voltage of gate stack electrode)의 검출 정확도를 증가시킬 수 있는 반도체 소자 형성 방법을 제공하는 데 있다.In addition, another problem of the present invention is to provide a method of forming a semiconductor device that can increase the detection accuracy of the threshold voltage of the gate stack electrode.

상기 과제를 달성하기 위하여 본 발명 기술적 사상의 실시 예들은, 반도체 소자 형성 방법을 제공한다. 이 방법은 기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역 내에 제1 및 제2 핀 패턴들을 각각 형성하고; 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하고; 상기 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 상기 측정된 접촉 전위차(Vcpd)를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함한다.In order to achieve the above object, embodiments of the technical idea of the present invention provide a method of forming a semiconductor device. The method forms first and second fin patterns, respectively, in an active area of the substrate and a measurement area different from the active area; forming first and second gate electrodes crossing the first and second fin patterns, respectively; It includes measuring the contact potential difference (V cpd ) of the second gate electrodes and detecting the threshold voltage of the first gate electrodes based on the measured contact potential difference (V cpd ).

본 발명의 일 예에 따른 반도체 소자는 활성 영역과 측정 영역을 갖는 기판; 상기 활성 영역과 상기 측정 영역 내에 각각 배치되어 제1 방향으로 연장하는 제1 및 제2 핀 패턴들; 상기 제1 방향과 다른 제2 방향으로 상기 제1 및 제2핀 패턴들의 일부를 각각 노출하는 제1 및 제2 트렌치들을 갖는 절연 층; 및 상기 제1 및 제2 트렌치들 내에 각각 배치되고 상기 제2방향으로 연장하는 제1 및 제 2게이트 전극들을 포함한다. 여기서, 상기 제2 게이트 전극들은: 워크 펑션 층; 및 상기 워크 펑션 층 상의 저 저항 층을 포함할 수 있다. 상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 85% 내지 194%의 유효 면적 비율을 갖는 워크 펑션 층을 포함할 수 있다. A semiconductor device according to an example of the present invention includes a substrate having an active area and a measurement area; first and second fin patterns respectively disposed in the active area and the measurement area and extending in a first direction; an insulating layer having first and second trenches respectively exposing portions of the first and second fin patterns in a second direction different from the first direction; and first and second gate electrodes respectively disposed in the first and second trenches and extending in the second direction. Here, the second gate electrodes are: a work function layer; and a low resistance layer on the work function layer. The work function layer may include a work function layer having an effective area ratio of 85% to 194% compared to the planar area of the measurement area.

본 발명 기술적 사상의 실시 예들에 따르면, 반도체 소자 형성 방법은 핀 패턴 상의 게이트 전극의 형성 후, 접촉 전위차(Vcpd)를 측정하여 게이트 전극의 문턱 전압을 검출할 수 있다. 접촉 전위차(Vcpd)는 켈빈 프로브에 의해 측정될 수 있다. 게이트 전극은 워크 펑션 층과 저 저항 층을 포함할 수 있다. 워크 펑션 층의 유효 면적은 핀 패턴의 높이와 패턴 상의 분포 밀도에 비례할 수 있다. 또한, 워크 펑션 층의 유효 면적은 게이트 전극의 높이에 비례할 수 있다. 그리고, 켈빈 프로브와, 기판 (패턴의 전극 및 인접한 절연층)간에 형성된 전기장을 고려할 때, 워크 펑션 층의 유효 면적은 켈빈 프로브의 검출 정확도와 비례할 수 있다. 또한 프로브의 형상에 대해서 기하학적으로 최적화 조건을 갖게 한다. 따라서 이러한 전기적 특성 측정에 최적화된 핀 패턴과, 상기 핀 패턴 상의 게이트 전극은 워크 펑션 층의 유효 면적을 증가시키고, 접촉 전위차(Vcpd) 측정을 통한 게이트 전극 문턱 전압의 검출 정확도를 향상시킬 수 있다. According to embodiments of the technical idea of the present invention, the method of forming a semiconductor device can detect the threshold voltage of the gate electrode by measuring the contact potential difference (V cpd ) after forming the gate electrode on the fin pattern. The contact potential difference (V cpd ) can be measured by a Kelvin probe. The gate electrode may include a work function layer and a low resistance layer. The effective area of the work function layer may be proportional to the height of the pin pattern and the distribution density on the pattern. Additionally, the effective area of the work function layer may be proportional to the height of the gate electrode. And, considering the electric field formed between the Kelvin probe and the substrate (electrodes of the pattern and adjacent insulating layer), the effective area of the work function layer may be proportional to the detection accuracy of the Kelvin probe. In addition, it provides geometrically optimized conditions for the shape of the probe. Therefore, the pin pattern optimized for measuring electrical characteristics and the gate electrode on the pin pattern increase the effective area of the work function layer and improve the detection accuracy of the gate electrode threshold voltage through contact potential difference (V cpd ) measurement. .

도 1은 본 발명의 실시 예에 따른 반도체 소자 형성 방법을 보여주는 플로우 차트이다.
도 2는 도 1의 반도체 소자 형성 방법에 의해 제조되는 기판을 보여주는 평면도이다.
도 3은 도 2의 고전압 소자 영역과 테스트 영역을 보여주는 평면도이다.
도 4는 도 3의 I-I'과 II-II' 선상을 절취하여 보여주는 공정 단면도들이다.
도 5는 도3의 제1 및 제2 핀 패턴들과 제1 및 제2 게이트 전극들을 보여주는 사시도들이다.
도 6은 도1 및 도 5의 제1 및 제2 게이트 전극들을 형성하는 단계를 보여주는 플로우 챠트이다.
도 7내지 도 18은 도 6의 제1 및 제2 게이트 전극들을 형성하는 단계를 보여주는 공정 단면도들이다.
도 19는 도 1의 접촉 전위차를 측정하는 측정 장치를 보여주는 도면이다.
도 20은 도 19의 켈빈 프로브와 제2게이트 전극을 보여주는 단면도이다.
도 21은 도 3의 III-III' 선상을 절취하여 보여주는 단면도이다.
도 22는 제2 게이트 전극의 워크 펑션 층의 유효 면적 비율에 따른 검출 감도를 보여주는 그래프이다. 1 is a flow chart showing a method of forming a semiconductor device according to an embodiment of the present invention.
FIG. 2 is a plan view showing a substrate manufactured by the semiconductor device forming method of FIG. 1.
FIG. 3 is a plan view showing the high voltage device area and test area of FIG. 2.
FIG. 4 is a process cross-sectional view taken along lines II-I' and II-II' of FIG. 3.
FIG. 5 is a perspective view showing the first and second fin patterns and first and second gate electrodes of FIG. 3.
FIG. 6 is a flow chart showing steps for forming the first and second gate electrodes of FIGS. 1 and 5.
FIGS. 7 to 18 are cross-sectional process views showing the steps of forming the first and second gate electrodes of FIG. 6 .
FIG. 19 is a diagram showing a measuring device for measuring the contact potential difference of FIG. 1.
FIG. 20 is a cross-sectional view showing the Kelvin probe and the second gate electrode of FIG. 19.
FIG. 21 is a cross-sectional view taken along line III-III' of FIG. 3.
Figure 22 is a graph showing detection sensitivity according to the effective area ratio of the work function layer of the second gate electrode.

도 1은 본 발명의 실시 예에 따른 반도체 소자 형성 방법을 보여주는 플로우 차트이다.1 is a flow chart showing a method of forming a semiconductor device according to an embodiment of the present invention.

도 1을 참조하면, 본 발명의 반도체 소자 형성 방법은 제1 및 제2 핀 패턴들을 형성하는 단계(S10), 제1 및 제2 게이트 전극들을 형성하는 단계(S20), 및 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 제1 게이트 전극들의 문턱 전압(Vth)를 검출하는 단계(S30)를 포함할 수 있다. Referring to FIG. 1, the method of forming a semiconductor device of the present invention includes forming first and second fin patterns (S10), forming first and second gate electrodes (S20), and forming the first and second gate electrodes (S20). It may include detecting the threshold voltage (Vth) of the first gate electrodes by measuring the contact potential difference (Vcpd) (S30).

도 2는 도 1의 반도체 소자 형성 방법에 의해 제조되는 기판(W)을 보여준다.FIG. 2 shows a substrate W manufactured by the semiconductor device forming method of FIG. 1.

도 2를 참조하면, 기판(W)은 소자 영역들(10)과 스크라이브 라인 영역(20)을 가질 수 있다. 예를 들어, 기판(W)은 실리콘 웨이퍼 또는 SOI(Silicon On insulator)를 포함할 수 있다. Referring to FIG. 2 , the substrate W may have device regions 10 and scribe line regions 20 . For example, the substrate W may include a silicon wafer or a silicon on insulator (SOI).

소자 영역들(10)은 반도체 소자(100)의 활성 영역일 수 있다. 소자 영역들(10)의 각각은 사각형 모양을 가질 수 있다. 일 예에 따르면, 소자 영역들(10)의 각각은 고전압 소자 영역(12)과 저전압 소자 영역(16)을 포함할 수 있다. The device regions 10 may be active regions of the semiconductor device 100 . Each of the device regions 10 may have a square shape. According to one example, each of the device regions 10 may include a high voltage device region 12 and a low voltage device region 16.

고전압 소자 영역(12)은 고전압 소자의 형성 영역일 수 있다. 예를 들어, The high-voltage device area 12 may be an area where high-voltage devices are formed. for example,

고전압 소자 영역(12)에는 전원 전압 부, 신호 증폭 부, 또는 AP(Application Processor) 부와 같은 고전압 소자가 형성될 수 있다.High voltage elements such as a power supply voltage unit, a signal amplification unit, or an application processor (AP) unit may be formed in the high voltage element region 12.

저전압 소자 영역(16)은 저전압 소자의 영역일 수 있다. 저전압 소자는 고전압 소자의 동작 전압보다 낮은 동작 전압으로 구동될 수 있다. 예를 들어, 저전압 소자 영역(16)은 데이터 저장 부를 포함할 수 있다. The low-voltage device area 16 may be a low-voltage device region. The low-voltage device may be driven at a lower operating voltage than the operating voltage of the high-voltage device. For example, low-voltage device region 16 may include data storage.

스크라이브 라인 영역(20)은 소자 영역들(10)을 정의할 수 있다. 소자 영역들(10)은 스크라이브 라인 영역(20)에 의해 분리될 수 있다. 일 예에 따르면, 스크라이브 라인 영역(20)은 테스트 영역(22)을 포함할 수 있다. 테스트 영역(22)은 반도체 소자(100)의 비 활성 영역일 수 있다. 테스트 영역(22)은 테스트 패턴들의 형성 영역일 수 있다. 예를 들어, 테스트 영역(22)은 전기적 또는 광학적 측정 영역일 수 있다. 이와 달리, 테스트 영역(22)은 소자 영역들(10) 내에 배치될 수 있다.The scribe line area 20 may define device areas 10 . The device regions 10 may be separated by a scribe line region 20 . According to one example, the scribe line area 20 may include a test area 22. The test area 22 may be a non-active area of the semiconductor device 100. The test area 22 may be an area where test patterns are formed. For example, test area 22 may be an electrical or optical measurement area. Alternatively, the test area 22 may be disposed within the device areas 10 .

도 3은 도 2의 고전압 소자 영역(12)과 테스트 영역(22)을 보여준다. 도 4는 도 3의 I-I'과 II-II' 선상을 절취하여 보여주는 공정 단면도들이다. 도 5는 도3의 제1 및 제2 핀 패턴들(18, 28)과 제1 및 제2 게이트 전극들(14, 24)을 보여준다.Figure 3 shows the high voltage device area 12 and test area 22 of Figure 2. FIG. 4 is a process cross-sectional view taken along lines II-I' and II-II' of FIG. 3. FIG. 5 shows the first and second fin patterns 18 and 28 and the first and second gate electrodes 14 and 24 of FIG. 3 .

도2내지 도 5를 참조하면, 반도체 소자(100)는 제1 및 제2 게이트 전극들(14, 24)과 제1 및 제2핀 패턴들(18, 28)을 포함할 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 제1 및 제2 게이트 전극들(14, 24)과 교차하는 방향으로 각각 배치될 수 있다. 제1 및 제2 핀 패턴들(18, 28)과, 제1 및 제2 게이트 전극들(14, 24)은 다음과 같은 방법으로 형성될 수 있다.2 to 5, the semiconductor device 100 may include first and second gate electrodes 14 and 24 and first and second fin patterns 18 and 28. The first and second fin patterns 18 and 28 may be disposed in a direction crossing the first and second gate electrodes 14 and 24, respectively. The first and second fin patterns 18 and 28 and the first and second gate electrodes 14 and 24 may be formed in the following manner.

먼저, 제1 및 제2 핀 패턴들(18, 28)은 고전압 소자 영역(12)과 테스트 영역(22) 상에 각각 형성될 수 있다(S10). 일 예에 따르면, 제1 및 제2 핀 패턴들(18, 28)은 기판(W)으로부터 돌출되게 형성될 수 있다. 예를 들어, 제1 및 제2 핀 패턴들(18, 28)은 x축 방향으로 각각 연장할 수 있다. 이와 달리, 제1 및 제2 핀 패턴들(18, 28)은 서로 다른 방향으로 연장할 수 있다. 일 예에 따르면 제2핀 패턴들(28)은 200nm이하의 이격 거리(Dd) 내에 형성될 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 기판(W)으로부터 성장된 단결정 실리콘을 포함할 수 있다. 제1 및 제2 핀 패턴들(18, 28)은 도전성 불순물을 포함할 수 있다. 소자 분리 층(19)은 제1 및 제2 핀 패턴들(18, 28)의 외곽에 형성될 수 있다. 소자 분리 층(19)은 STI(Shallow Trench Isolation)기술에 의해 형성될 수 있다. 예를 들어, 소자 분리 층(19)은 실리콘 산화물을 포함할 수 있다. First, the first and second fin patterns 18 and 28 may be formed on the high voltage device region 12 and the test region 22, respectively (S10). According to one example, the first and second fin patterns 18 and 28 may be formed to protrude from the substrate W. For example, the first and second fin patterns 18 and 28 may each extend in the x-axis direction. Alternatively, the first and second fin patterns 18 and 28 may extend in different directions. According to one example, the second fin patterns 28 may be formed within a separation distance (D d ) of 200 nm or less. The first and second fin patterns 18 and 28 may include single crystal silicon grown from the substrate W. The first and second fin patterns 18 and 28 may include conductive impurities. The device isolation layer 19 may be formed on the outside of the first and second fin patterns 18 and 28. The device isolation layer 19 may be formed using Shallow Trench Isolation (STI) technology. For example, the device isolation layer 19 may include silicon oxide.

다음, 제1 및 제2 게이트 전극들(14, 24)은 제1 및 제2 핀 패턴들(18, 28) 상에 각각 형성될 수 있다(S20). 또한, 제1 및 제2 게이트 전극들(14, 24)은 고전압 소자 영역(12)과 테스트 영역(22)의 소자 분리 층(19) 상에 각각 형성될 수 있다. 일 예에 따르면, 테스트 영역(22)에는 적어도 3개 이상의 제2 게이트 전극들(24)이 형성될 수 있다. 예를 들어, 제1 및 제2 게이트 전극들(14, 24)은 y축 방향으로 연장할 수 있다. 제1 및 제2 게이트 전극들(14, 24)의 각각은 금속 게이트 전극일 수 있다. Next, the first and second gate electrodes 14 and 24 may be formed on the first and second fin patterns 18 and 28, respectively (S20). Additionally, the first and second gate electrodes 14 and 24 may be formed on the device isolation layer 19 of the high voltage device region 12 and the test region 22, respectively. According to one example, at least three second gate electrodes 24 may be formed in the test area 22. For example, the first and second gate electrodes 14 and 24 may extend in the y-axis direction. Each of the first and second gate electrodes 14 and 24 may be a metal gate electrode.

도 5를 참조하면, 제1 게이트 전극(14)의 양측에 스트레서들(62)이 배치될 수 있다. 스트레서들(62)은 제1 핀 패턴(18)에 연결될 수 있다. 예를 들어, 스트레서들(62)은 소스/드레인 전극들일 수 있다. 제2 핀 패턴(28)은 스트레서들(62) 없이 x축 방향으로 연장할 수 있다. Referring to FIG. 5 , stressors 62 may be disposed on both sides of the first gate electrode 14 . Stressors 62 may be connected to the first fin pattern 18 . For example, stressors 62 may be source/drain electrodes. The second fin pattern 28 may extend in the x-axis direction without the stressors 62.

도 6은 도 1의 제1 및 제2 게이트 전극들을 형성하는 단계(S20)를 보여주는 플로우 챠트이다.FIG. 6 is a flow chart showing a step (S20) of forming the first and second gate electrodes of FIG. 1.

도 6을 참조하면, 제1 및 제2 게이트 전극들(14, 24)을 형성하는 단계(S20)는, 제1 및 제2 더미 게이트 스택들을 형성하는 단계(S21), 제1 및 제2 스페이서들을 형성하는 단계(S22), 제1 핀 패턴들(18)의 일부를 제거하는 단계(S23), LDD들(Lightly Doped Drains)을 형성하는 단계(S24), 스트레서들을 형성하는 단계(S25), 층간 절연 층을 형성하는 단계(S26), 제1 및 제2 더미 게이트 스택들을 제거하는 단계(S27), 게이트 유전 층, 워크 펑션 층 및 저 저항 층을 형성하는 단계(S28), 게이트 유전 층, 워크 펑션 층 및 저 저항 층을 평탄화 하는 단계(S29)를 포함할 수 있다.Referring to FIG. 6, forming the first and second gate electrodes 14 and 24 (S20) includes forming first and second dummy gate stacks (S21), forming first and second spacers forming the first fin patterns 18 (S22), removing part of the first fin patterns 18 (S23), forming Lightly Doped Drains (LDDs) (S24), forming stressors (S25), Forming an interlayer insulating layer (S26), removing the first and second dummy gate stacks (S27), forming a gate dielectric layer, a work function layer and a low resistance layer (S28), a gate dielectric layer, It may include a step (S29) of flattening the work function layer and the low resistance layer.

도 7내지 도 18은 도 6의 제1 및 제2 게이트 전극들(14, 24)을 형성하는 단계(S20)를 보여주는 공정 단면도들이다.FIGS. 7 to 18 are cross-sectional views showing the step S20 of forming the first and second gate electrodes 14 and 24 of FIG. 6 .

도 7을 참조하면, 제1 및 제2 핀 패턴들(18, 28) 상에 제1 및 제2 더미 게이트 스택들(32, 34)을 각각 형성한다(S21). 제1 및 제2 더미 게이트 스택들(32, 34)의 각각은 더미 게이트 유전 패턴(31), 더미 게이트 전극 패턴(33), 버퍼 패턴(35), 및 마스크 패턴(37)을 포함할 수 있다. 더미 게이트 유전 패턴(31), 더미 게이트 전극 패턴(33), 버퍼 패턴(35), 및 마스크 패턴(37)은 박막 증착 공정, 포토리소그래피 공정 및 식각 공정에 의해 형성될 수 있다.Referring to FIG. 7, first and second dummy gate stacks 32 and 34 are formed on the first and second fin patterns 18 and 28, respectively (S21). Each of the first and second dummy gate stacks 32 and 34 may include a dummy gate dielectric pattern 31, a dummy gate electrode pattern 33, a buffer pattern 35, and a mask pattern 37. . The dummy gate dielectric pattern 31, the dummy gate electrode pattern 33, the buffer pattern 35, and the mask pattern 37 may be formed by a thin film deposition process, a photolithography process, and an etching process.

도 8및 도9를 참조하면, 제1 및 제2 더미 게이트 스택들(32, 34)의 양측 측벽들 상에 제1 및 제2 스페이서들(41, 45)을 형성한다(S22). 제1 및 제2 스페이서들(41, 45)은 실리콘 산화물, 실리콘 질화물, 또는 실리콘 산질화물을 포함할 수 있다. 제1 및 제2 스페이서들(41, 45)의 각각은 내측 스페이서(42), 중간 스페이서(43), 및 외측 스페이서(44)를 포함할 수 있다. Referring to FIGS. 8 and 9 , first and second spacers 41 and 45 are formed on both sidewalls of the first and second dummy gate stacks 32 and 34 (S22). The first and second spacers 41 and 45 may include silicon oxide, silicon nitride, or silicon oxynitride. Each of the first and second spacers 41 and 45 may include an inner spacer 42, a middle spacer 43, and an outer spacer 44.

도 8을 참조하면, 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)은 제1 및 제2 더미 게이트 스택들(32, 34)과 기판(W) 상에 순차적으로 형성될 수 있다. 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)은 화학기상증착(CVD) 방법으로 형성될 수 있다.Referring to FIG. 8 , the lower spacer layer 42a and the middle spacer layer 43a may be sequentially formed on the first and second dummy gate stacks 32 and 34 and the substrate W. The lower spacer layer 42a and the middle spacer layer 43a may be formed by a chemical vapor deposition (CVD) method.

도 9를 참조하면, 외측 스페이서들(44)는 중간 스페이서 층(43a)의 측벽에 형성될 수 있다. 예를 들어, 외측 스페이서(44)는 상부 스페이서 층(미도시)의 증착 방법 및 자기 정렬(self-aligned) 식각 방법으로 형성될 수 있다. 상부 스페이서 층은 중간 스페이서 층(43a) 상에 형성될 수 있다. 외측 스페이서(44)는 하부 스페이서 층(42a) 및 중간 스페이서 층(43a)보다 두꺼울 수 있다. 또한, 중간 스페이서(43) 및 내측 스페이서(42)는 중간 스페이서 층(43a) 및 하부 스페이서 층(42a)의 식각 방법에 의해 형성될 수 있다. 외측 스페이서(44)는 중간 스페이서 층(43a) 및 하부 스페이서 층(42a)의 식각 마스크로 사용될 수 있다. 따라서, 내측 스페이서(42), 중간 스페이서(43) 및 외측 스페이서(44)는 제1 및 제2 더미 게이트 스택들(32, 34) 각각의 양측 측벽들 상에 형성될 수 있다.Referring to FIG. 9, outer spacers 44 may be formed on the sidewall of the middle spacer layer 43a. For example, the outer spacer 44 may be formed by a deposition method of an upper spacer layer (not shown) and a self-aligned etching method. An upper spacer layer may be formed on the middle spacer layer 43a. The outer spacer 44 may be thicker than the lower spacer layer 42a and the middle spacer layer 43a. Additionally, the middle spacer 43 and the inner spacer 42 may be formed by etching the middle spacer layer 43a and the lower spacer layer 42a. The outer spacer 44 may be used as an etch mask for the middle spacer layer 43a and the lower spacer layer 42a. Accordingly, the inner spacer 42, the middle spacer 43, and the outer spacer 44 may be formed on both sidewalls of each of the first and second dummy gate stacks 32 and 34.

도 10및 도 11을 참조하면, 제1 핀 패턴(18)의 일부를 제거하여 소자 영역(10) 상에 핀 리세스들(59)을 형성한다(S23). 예를 들어, 핀 리세스들(59)은 예비 핀 리세스들(53)으로부터 형성될 수 있다. 핀 리세스들(59)의 형성 시, 제2 핀 패턴(28)은 레지스트 패턴(미도시)에 의해 보호될 수 있다. 이와 달리, 제2 핀 패턴(28)의 일부를 제거하여 핀 리세스들을 형성할 수 있다.Referring to FIGS. 10 and 11 , a portion of the first fin pattern 18 is removed to form fin recesses 59 on the device region 10 (S23). For example, fin recesses 59 may be formed from preliminary fin recesses 53 . When forming the fin recesses 59, the second fin pattern 28 may be protected by a resist pattern (not shown). Alternatively, fin recesses may be formed by removing a portion of the second fin pattern 28.

도 10을 참조하면, 예비 핀 리세스들(53)은 제1 더미 게이트 스택(32)과 제1 스페이서들(41) 외곽에 형성될 수 있다. 예비 핀 리세스들(53)은 이방성 식각 방법에 의해 형성될 수 있다. 예비 핀 리세스들(53)은 제1 스페이서들(41)에 정렬될 수 있다. Referring to FIG. 10 , spare fin recesses 53 may be formed outside the first dummy gate stack 32 and the first spacers 41 . The preliminary fin recesses 53 may be formed by an anisotropic etching method. The spare pin recesses 53 may be aligned with the first spacers 41 .

도 11을 참조하면, 핀 리세스들(59)은 제1핀 패턴(18)의 등방성 식각방법으로 형성될 수 있다. 예를 들어, 제1핀 패턴(18)은 습식 방법으로 식각될 수 있다. 핀 리세스들(59)은 제1 스페이서들(41) 아래로 확장될 수 있다.Referring to FIG. 11, the fin recesses 59 may be formed by isotropic etching of the first fin pattern 18. For example, the first fin pattern 18 may be etched using a wet method. Fin recesses 59 may extend below the first spacers 41 .

도 12를 참조하면, 핀 리세스들(59)의 바닥과 측벽에 LDD들(61)을 형성한다(S24). LDD들(61)은 이온 주입 공정에 의해 형성될 수 있다. LDD들(61)은 제1 핀 패턴(18) 내의 불순물들의 도전형과 다른 도전형의 불순물들을 포함할 수 있다. LDD들(61)은 상기 핀 리세스들(59)의 내벽들에 대하여 균일한 두께를 가질 수 있다. 예를 들면, 제1핀 패턴(18)은 보론(B)를 포함할 수 있으며, LDD들(61)은 비소(As) 또는 인(P)을 포함할 수 있다. 이와 달리, 제1 핀 패턴(23)은 비소(As) 또는 인(P)을 포함할 수 있으며, LDD들(61)은 보론(B)를 포함할 수 있다. Referring to FIG. 12, LDDs 61 are formed on the bottom and side walls of the pin recesses 59 (S24). LDDs 61 may be formed by an ion implantation process. The LDDs 61 may include impurities of a conductivity type different from that of the impurities in the first fin pattern 18 . The LDDs 61 may have a uniform thickness with respect to the inner walls of the fin recesses 59 . For example, the first fin pattern 18 may include boron (B), and the LDDs 61 may include arsenic (As) or phosphorus (P). Alternatively, the first fin pattern 23 may contain arsenic (As) or phosphorus (P), and the LDDs 61 may contain boron (B).

도 13및 도 14를 참조하면, 핀 리세스들(59) 내에 스트레서들(62)을 형성한다(S25). 일 예에 따르면, 스트레서들(62)은 내장 스트레서(embedded stressor) 또는 스트레인-유도 패턴(strain-inducing pattern)을 포함할 수 있다. 예를 들어, 예에 따르면, 스트레서들(62)은 제1내지 제 3 반도체 층들(63, 64, 65)을 포함할 수 있다. 스트레서들(62)의 형성 시, 제2 핀 패턴(28)은 마스크막(미도시)에 의해 보호될 수 있다. 이와 달리, 제2 핀 패턴(28)의 핀 리세스들 내에 스트레서들을 형성할 수 있다.13 and 14, stressors 62 are formed within the fin recesses 59 (S25). According to one example, the stressors 62 may include an embedded stressor or a strain-inducing pattern. For example, according to the example, the stressors 62 may include first to third semiconductor layers 63, 64, and 65. When forming the stressors 62, the second fin pattern 28 may be protected by a mask film (not shown). Alternatively, stressors may be formed within the fin recesses of the second fin pattern 28.

도 13을 참조하면, 제1 및 제2 반도체 층들(63, 64)은 핀 리세스들(59) 내에 순차적으로 형성될 수 있다. 제1 및 제2 반도체 층들(63, 64)의 각각은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si, SiC, SiGe, 또는 이들의 조합을 포함할 수 있다. 제2 반도체 층(64)은 핀 리세스들(59)을 완전히 채울 수 있다. 제2 반도체 층(64)의 상단은 제1 핀 패턴 (18)보다 높을 수 있다.Referring to FIG. 13 , the first and second semiconductor layers 63 and 64 may be sequentially formed within the fin recesses 59 . Each of the first and second semiconductor layers 63 and 64 may include Si, SiC, SiGe, or a combination thereof using a selective epitaxial growth (SEG) method. The second semiconductor layer 64 may completely fill the fin recesses 59 . The top of the second semiconductor layer 64 may be higher than the first fin pattern 18.

예를 들면, 제1 반도체 층(63)은 선택적 에피 성장(SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 제1 반도체 층(63) 내에서 Ge의 함량은 10-25% 일 수 있다. 제1 반도체 층(63) 내에서 보론(B)의 함량은 LDD(61)보다 높을 수 있다. 제1 반도체 층(63)은 핀 리세스들(59)의 내벽을 컨포말하게 덮을 수 있다. 제2 반도체 층(64)은 선택적 에피 성장(SEG) 방법에 의한 보론(B) 도프드(doped) SiGe를 포함할 수 있다. 제2 반도체 층(64) 내에서 Ge의 함량은 제1 반도체 층(63)보다 높을 수 있다. 제2 반도체 층(64) 내에서 Ge의 함량은 25-50% 일 수 있다. 제2 반도체 층(64) 내에서 보론(B)의 함량은 상기 제1 반도체 층(63)보다 높을 수 있다. 이와 달리, 제1 및 제2 반도체 층들(63, 64)의 각각은 SiC를 포함할 수 있다. 제1 및 제2 반도체 층들(63, 64)은 선택적 에피 성장 방법으로 형성된 실리콘(Si)을 포함할 수 있다.For example, the first semiconductor layer 63 may include boron (B) doped SiGe using a selective epi-growth (SEG) method. The content of Ge in the first semiconductor layer 63 may be 10-25%. The content of boron (B) in the first semiconductor layer 63 may be higher than that of the LDD (61). The first semiconductor layer 63 may conformally cover the inner walls of the fin recesses 59 . The second semiconductor layer 64 may include boron (B) doped SiGe using a selective epi-growth (SEG) method. The content of Ge in the second semiconductor layer 64 may be higher than that in the first semiconductor layer 63. The content of Ge in the second semiconductor layer 64 may be 25-50%. The content of boron (B) in the second semiconductor layer 64 may be higher than that in the first semiconductor layer 63. Alternatively, each of the first and second semiconductor layers 63 and 64 may include SiC. The first and second semiconductor layers 63 and 64 may include silicon (Si) formed using a selective epi-growth method.

도 14를 참조하면, 제3 반도체 층(65)은 제2 반도체 층(64) 상에 형성될 수 있다. 제3 반도체 층(65)은 선택적 에피 성장(selective epitaxial growth; SEG) 방법에 의한 Si을 포함할 수 있다. Referring to FIG. 14 , the third semiconductor layer 65 may be formed on the second semiconductor layer 64 . The third semiconductor layer 65 may include Si using a selective epitaxial growth (SEG) method.

도 15를 참조하면, 제1 및 제2 스페어서들(41, 45) 외곽의 기판(W) 상에 층간 절연 층(69)을 형성한다(S26). 층간 절연 층(69)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 또는 이들의 조합과 같은 유전 층을 포함할 수 있다. 층간 절연 층(69)은 박막 증착 공정 및 평탄화 공정에 의해 형성될 수 있다. 층간 절연 층(69)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 층간 절연 층(69)을 평탄화하는 동안 상기 마스크 패턴(37) 및 상기 버퍼 패턴(35)이 제거될 수 있다. 층간 절연 층(69), 제1 및 제 2스페이서들(41, 45), 및 더미 게이트 전극 패턴(33)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다.Referring to FIG. 15, an interlayer insulating layer 69 is formed on the substrate W outside the first and second spares 41 and 45 (S26). Interlayer insulating layer 69 may include a dielectric layer such as silicon oxide, silicon nitride, silicon oxy-nitride, or a combination thereof. The interlayer insulating layer 69 may be formed by a thin film deposition process and a planarization process. A chemical mechanical polishing (CMP) process, an etch-back process, or a combination thereof may be applied to planarize the interlayer insulating layer 69. The mask pattern 37 and the buffer pattern 35 may be removed while planarizing the interlayer insulating layer 69. The upper surfaces of the interlayer insulating layer 69, the first and second spacers 41 and 45, and the dummy gate electrode pattern 33 may be exposed substantially on the same plane.

도 16을 참조하면, 더미 게이트 유전 패턴(31)과 더미 게이트 전극 패턴(33)을 제거하여 제1 및 제2 트렌치들(38, 39)을 형성한다(S27). 제1 및 제2 핀 패턴들(18, 28)은 제1 및 제2 트렌치들(38, 39) 내에 노출될 수 있다. Referring to FIG. 16, the dummy gate dielectric pattern 31 and the dummy gate electrode pattern 33 are removed to form first and second trenches 38 and 39 (S27). The first and second fin patterns 18 and 28 may be exposed within the first and second trenches 38 and 39.

도 17을 참조하면, 제1 및 제2 게이트 유전 층들(73 74)과 게이트 전극 층(77)을 형성한다(S28). 일 예에 따르면, 제1 및 제2 게이트 유전 층들(73, 74)은 약 3nm 내지 약 50nm 정도의 두께를 갖도록 형성될 수 있다.Referring to FIG. 17, first and second gate dielectric layers 73 and 74 and a gate electrode layer 77 are formed (S28). According to one example, the first and second gate dielectric layers 73 and 74 may be formed to have a thickness of about 3 nm to about 50 nm.

제1 게이트 유전 층(73)은 제1 및 제2 핀 패턴들(18, 28) 상에 형성될 수 있다. 제1 게이트 유전 층(73)은 계면 산화 막(interfacial oxide layer)으로 지칭될 수 있다. 제1 게이트 유전 층(73)은 더미 게이트 유전 패턴(31)의 세정 공정에 의해 형성될 수 있다. 제1 게이트 유전 층(73)은 실리콘 산화물을 포함할 수 있다. 제1 게이트 유전 층(73)은 제1 및 제2 트렌치들(38, 39)의 바닥에 형성될 수 있다. 이와 달리, 제1 게이트 유전 층(73)은 더미 게이트 유전 패턴(31)일 수 있다. 예를 들어, 제1 게이트 유전 층(73)은 약 1nm의 두께를 가질 수 있다.The first gate dielectric layer 73 may be formed on the first and second fin patterns 18 and 28. The first gate dielectric layer 73 may be referred to as an interfacial oxide layer. The first gate dielectric layer 73 may be formed through a cleaning process of the dummy gate dielectric pattern 31 . The first gate dielectric layer 73 may include silicon oxide. A first gate dielectric layer 73 may be formed at the bottom of the first and second trenches 38 and 39. Alternatively, the first gate dielectric layer 73 may be a dummy gate dielectric pattern 31. For example, first gate dielectric layer 73 may have a thickness of approximately 1 nm.

제2 게이트 유전 층(74)은 원자층 증착 방법으로 형성될 수 있다. 일 예에 따르면, 제2 게이트 유전 층(74)은 실리콘 산화물, 실리콘 질화물, 실리콘 산-질화물, 고-유전 층(high-K dielectric layer), 또는 이들의 조합을 포함할 수 있다. 예를 들면, 제2 게이트 유전 층(74)은 HfO 또는 HfSiO를 포함할 수 있다. 제2 게이트 유전 층(74)은 약 2nm 내지 약 49nm의 두께를 가질 수 있다. 제2 게이트 유전 층(74)은 제1 및 제2 트렌치들(38, 39) 측면들 및 바닥들 상에 형성될 수 있다. 제1 게이트 유전 층(73)은 제1 및 제2 핀 패턴들(18, 28)과 제2 게이트 유전 층(74) 사이에 형성될 수 있다. The second gate dielectric layer 74 may be formed by an atomic layer deposition method. According to one example, the second gate dielectric layer 74 may include silicon oxide, silicon nitride, silicon oxy-nitride, a high-K dielectric layer, or a combination thereof. For example, second gate dielectric layer 74 may include HfO or HfSiO. The second gate dielectric layer 74 may have a thickness of about 2 nm to about 49 nm. A second gate dielectric layer 74 may be formed on the sides and bottoms of the first and second trenches 38, 39. The first gate dielectric layer 73 may be formed between the first and second fin patterns 18 and 28 and the second gate dielectric layer 74.

도시되지는 않았지만, 저 전압 소자 영역(16)에는 제1 및 제2 게이트 유전 층들(73, 74) 중 어느 하나만 형성될 수 있다. 이와 달리, 저 전압 소자 영역(16)에는 제1 및 제2 게이트 유전 층들(73, 74)과 다른 제3 게이트 유전 층(미도시)이 형성될 수 있다. 제3 게이트 유전 층은 제1 게이트 유전 층(73) 또는 제2 게이트 유전 층(74)과 동일한 재질로 형성될 수 있다. 제3 게이트 유전 층의 두께는 제1 및 제2 게이트 유전 층들(73, 74)의 두께보다 작을 수 있다. 예를 들어, 제3 게이트 유전 층은 약 1nm 내지 약 20nm의 두께를 가질 수 있다.Although not shown, only one of the first and second gate dielectric layers 73 and 74 may be formed in the low voltage device region 16. Alternatively, a third gate dielectric layer (not shown), which is different from the first and second gate dielectric layers 73 and 74, may be formed in the low voltage device region 16. The third gate dielectric layer may be formed of the same material as the first gate dielectric layer 73 or the second gate dielectric layer 74. The thickness of the third gate dielectric layer may be less than the thickness of the first and second gate dielectric layers 73 and 74. For example, the third gate dielectric layer can have a thickness of about 1 nm to about 20 nm.

다시 도 17을 참조하면, 게이트 전극 층(77)은 제1 및 제2 핀 패턴들(18, 28)의 상부 표면들 및 측면들을 덮을 수 있다. 게이트 전극 층(77)은 제1 및 제2 트렌치들(38, 39) 완전히 채우고 기판(W) 덮을 수 있다. 일 예에 따르면, 게이트 전극 층(77)은 워크 펑션 층(work function layer, 75) 및 저 저항 층(low resistance layer, 76)을 포함할 수 있다. Referring again to FIG. 17 , the gate electrode layer 77 may cover the top surfaces and side surfaces of the first and second fin patterns 18 and 28 . The gate electrode layer 77 may completely fill the first and second trenches 38 and 39 and cover the substrate W. According to one example, the gate electrode layer 77 may include a work function layer 75 and a low resistance layer 76.

워크 펑션 층(75)은 제2 게이트 유전 층(74) 상에 형성될 수 있다. 일 예에 따르면, 워크 펑션 층(75)은 원자층 증착 방법에 의해 형성될 수 있다. 예를 들어, 워크 펑션 층(75)은 N-워크 펑션 금속 또는 P-워크 펑션 금속을 포함할 수 있다. 예를 들면, N-워크 펑션 금속은 TiC, TiAl, TaAl, HfAl, 또는 이들의 조합을 포함할 수 있으며, P-워크 펑션 금속은 티타늄 질화물(TiN)을 포함할 수 있다. Work function layer 75 may be formed on second gate dielectric layer 74. According to one example, the work function layer 75 may be formed by an atomic layer deposition method. For example, the work function layer 75 may include N-work function metal or P-work function metal. For example, the N-work function metal may include TiC, TiAl, TaAl, HfAl, or a combination thereof, and the P-work function metal may include titanium nitride (TiN).

저 저항 층(76)은 상기 워크 펑션 층(175) 상에 형성될 수 있다. 일 예에 따르면, 저 저항 층(76)은 스퍼터링 방법에 의해 형성될 수 있다. 예를 들어, 저 저항 층(76)은 W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, 도전성 카본, 또는 이들의 조합과 같은 금속 층을 포함할 수 있다. A low resistance layer 76 may be formed on the work function layer 175. According to one example, the low-resistance layer 76 may be formed by a sputtering method. For example, low-resistance layer 76 may include a metal layer such as W, WN, Ti, TiN, TiAl, TiAlC, Ta, TaN, conductive carbon, or combinations thereof.

도 18을 참조하면, 제1 및 제2 게이트 유전 층들(73, 74)과 게이트 전극 층들(77)을 평탄화여 제1 및 제2 게이트 전극들(78, 79)을 형성한다(S29). 게이트 전극 층(77)의 평탄화에는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정, 에치-백(etch-back) 공정, 또는 이들의 조합이 적용될 수 있다. 층간 절연 층(69), 제1 및 제2 스페이서들(41, 45), 제2 게이트 유전 층(74), 및 게이트 전극 층들(77)의 상부 표면들은 실질적으로 동일 평면 상에 노출될 수 있다. 워크 펑션 층(75)은 저 저항 층(76)의 바닥 및 측면을 감쌀 수 있다. 제2 게이트 유전 층(74)은 워크 펑션 층(75)의 바닥 및 측면을 감쌀 수 있다.Referring to FIG. 18, the first and second gate dielectric layers 73 and 74 and the gate electrode layers 77 are planarized to form first and second gate electrodes 78 and 79 (S29). A chemical mechanical polishing (CMP) process, an etch-back process, or a combination thereof may be applied to planarize the gate electrode layer 77 . The upper surfaces of the interlayer insulating layer 69, the first and second spacers 41, 45, the second gate dielectric layer 74, and the gate electrode layers 77 may be exposed substantially on the same plane. . Work function layer 75 may wrap the bottom and sides of low-resistance layer 76. The second gate dielectric layer 74 may wrap the bottom and sides of the work function layer 75 .

제1게이트 전극(78), 제1 핀 패턴(18), 및 스트레서들(62)은 활성 핀 트랜지스터(active fin transistor)를 구성할 수 있다. 일 예에 따르면, 핀 트랜지스터들(active fin transistors) 은 3차원 트랜지스터들(3D transistors) 로 해석될 수 있다. 이와 달리, 제2게이트 전극(79) 및 제2 핀 패턴(28)은 테스트 패턴일 수 있다.The first gate electrode 78, the first fin pattern 18, and the stressors 62 may form an active fin transistor. According to one example, active fin transistors can be interpreted as 3D transistors. Alternatively, the second gate electrode 79 and the second fin pattern 28 may be test patterns.

도 19는 도 1의 접촉 전위차(Vcpd)를 측정하는 측정 장치(200)를 보여준다. 도 20은 도 19의 켈빈 프로브(223)와 제2게이트 전극(79)을 보여준다.FIG. 19 shows a measuring device 200 for measuring the contact potential difference (V cpd ) of FIG. 1 . FIG. 20 shows the Kelvin probe 223 and the second gate electrode 79 of FIG. 19.

도 1, 도 19 및 도 20을 참조하면, 측정 장치(200)는 제2 게이트 전극(24)의 접촉 전위차(Vcpd)를 검출 하여 제1 게이트 전극(14)의 문턱 전압(Vth)를 검출할 수 있다(S30).Referring to FIGS. 1, 19, and 20, the measuring device 200 detects the contact potential difference (V cpd ) of the second gate electrode 24 and determines the threshold voltage (V th ) of the first gate electrode 14. It can be detected (S30).

도 19를 참조하면, 측정 장치(200)는 스테이지(211), 켈빈 프로브(KELVIN probe; 223), 제어기(235), 및 기준 시편(reference sample, 247)을 포함할 수 있다. 켈빈 프로브(223)는 스테이지(211) 상에 배치될 수 있다. 켈빈 프로브(223)는 비-접촉 켈빈 프로브를 포함할 수 있다. 예를 들면, 켈빈 프로브(223)는 0.01㎛ - 10 ㎛의 직경(2R)을 가질 수 있다. 제어기(controller; 235)는 켈빈 프로브(223) 및 스테이지(211)에 연결될 수 있다. 제어기(235)는 켈빈 프로브(223) 및 스테이지(211)의 위치를 제어할 수 있다. 기준 시편(247)은 상기 스테이지(211)의 측면에 인접하게 배치될 수 있다. 기준 시편(247)는 백금 블록을 포함할 수 있다.Referring to FIG. 19, the measuring device 200 may include a stage 211, a Kelvin probe (KELVIN probe) 223, a controller 235, and a reference sample (247). Kelvin probe 223 may be placed on stage 211. Kelvin probe 223 may include a non-contact Kelvin probe. For example, Kelvin probe 223 may have a diameter (2R) of 0.01 μm - 10 μm. A controller 235 may be connected to the Kelvin probe 223 and the stage 211. The controller 235 can control the positions of the Kelvin probe 223 and the stage 211. The reference specimen 247 may be placed adjacent to the side of the stage 211. Reference specimen 247 may include a platinum block.

켈빈 프로브(223)는 기준 시편(247) 상에 제공된 후에 기판(W) 상에 제공될 수 있다. 제어기(235)는 접촉 전위차(Vcpd )를 검출할 수 있다. 접촉 전위차(Vcpd)는 기판(W)과 켈빈 프로브(223)로부터 검출된 전압에 대응될 수 있다. 또한 검출된 접촉 전위차(Vcpd) 와 기준 시편(247)에 대한 검출 값 간의 차이가 기판(W)상의 소자에 대한 유효 워크 펑션 또는 게이트 전극의 문턱 전압(Vth)에 대응하는 값일 수 있다.The Kelvin probe 223 may be provided on the substrate W after being provided on the reference specimen 247. Controller 235 can detect the contact potential difference (V cpd ) . The contact potential difference (V cpd ) may correspond to the voltage detected from the substrate (W) and the Kelvin probe 223 . Additionally, the difference between the detected contact potential difference (V cpd ) and the detected value for the reference specimen 247 may be a value corresponding to the effective work function for the device on the substrate W or the threshold voltage (V th ) of the gate electrode.

도 19 및 도 20을 참조하면, 켈빈 프로브(223)는 제2 게이트 전극(24) 상에 제공될 수 있다. 예를 들어, 켈빈 프로브(223)는 제2 게이트 전극(24)로부터 약 1㎛ 내지 1cm의 높이에 배치될 수 있다. 이 경우 기판(W)과 켈빈 프로브(223) 표면 간에 형성된 전기장을 고려해야 한다.Referring to FIGS. 19 and 20 , the Kelvin probe 223 may be provided on the second gate electrode 24 . For example, the Kelvin probe 223 may be placed at a height of about 1 μm to 1 cm from the second gate electrode 24. In this case, the electric field formed between the substrate W and the surface of the Kelvin probe 223 must be considered.

일 예에 따르면, 켈빈 프로브(223)의 면적은 테스트 영역(22)의 면적보다 작을 수 있다. 예를 들어, 테스트 영역(22)은 78.5㎛2 이상의 면적을 가질 수 있다.According to one example, the area of the Kelvin probe 223 may be smaller than the area of the test area 22. For example, the test area 22 may have an area of 78.5 ㎛ 2 or more.

도 3, 도 19 및 도 20을 참조하면, 켈빈 프로브(223)을 이용하여 게이트 전극 혹은 동일한 게이트 전극이 반복하여 배열된 소자 영역에 대해서 접촉 전위차(Vcpd)를 측정할 수 있다. 제2 게이트 전극들(24)의 거리(D1)가 일정 수준이상 증가하면, 켈빈 프로브(223)는 게이트 전극들(24)이 포함된 영역에 대응하는 접촉 전위차(Vcpd)의 측정을 통해서 게이트 전극의 문턱 전압(Vth)을 검출할 수 없다. 예를 들어, 제2 게이트 전극들(24) 사이의 거리(D1)는 약 4㎛이하일 수 있다. 또는, 접촉 전위차(Vcpd)의 측정시에 기판(W)과 켈빈 프로브 금속(223) 간에 형성되는 전기장과 게이트 전극 사이의 절연층을 고려하여 제2 게이트 전극들(79)은 켈빈 프로브(223)의 직경의 1/2.5보다 작은 이격 거리 내에 형성될 수 있다. 일 예에 따르면, 제2 게이트 전극들(79) 사이의 거리(D1)가 약 4㎛보다 크면 켈빈 프로브(223)는 접촉 전위차(Vcpd)의 측정 값으로부터 일정 수준 이상의 정확도를 갖는 문턱 전압(Vth)을 검출할 수 없다.Referring to FIGS. 3, 19, and 20, the contact potential difference (V cpd ) can be measured using the Kelvin probe 223 for the gate electrode or a device area where the same gate electrode is repeatedly arranged. When the distance D 1 of the second gate electrodes 24 increases above a certain level, the Kelvin probe 223 measures the contact potential difference V cpd corresponding to the area containing the gate electrodes 24. The threshold voltage (V th ) of the gate electrode cannot be detected. For example, the distance D 1 between the second gate electrodes 24 may be about 4 μm or less. Alternatively, when measuring the contact potential difference (V cpd ), considering the electric field formed between the substrate W and the Kelvin probe metal 223 and the insulating layer between the gate electrode, the second gate electrodes 79 are connected to the Kelvin probe 223. ) can be formed within a separation distance less than 1/2.5 of the diameter. According to one example, when the distance (D 1 ) between the second gate electrodes 79 is greater than about 4 μm, the Kelvin probe 223 detects a threshold voltage with a certain level of accuracy or higher from the measured value of the contact potential difference (V cpd ). (V th ) cannot be detected.

제어기(235)는 제2 게이트 전극(24) 혹은 게이트 전극 영역에 대한 접촉 전위차(Vcpd)를 검출하고 동일한 방법으로 기준 시편(247)을 계측한 값으로부터 검출 대상인 게이트 전극의 문턱 전압(Vth)을 획득할 수 있다. 예를 들어, 제2 게이트 전극(24)의 접촉 전위차(Vcpd)는 워크 펑션 층(75)의 일함수(work function), 두께에 비례할 수 있다. 일함수는 워크 펑션 층(75)의 물질(material)에 의해 결정될 수 있다. 워크 펑션 층(75)의 두께는 접촉 전위차(Vcpd)에 의해 계산될 수 있다. 따라서, 제어기(235)는 워크 펑션 층(75)의 두께에 따른 제1 게이트 전극(14)의 문턱 전압(Vth)을 계산할 수 있다. 저 저항 층(76)은 접촉 전위차(Vcpd)와 상관없을 수 있다. 워크 펑션 층(75)의 일함수와 두께는 제2 게이트 전극(24)의 문턱 전압(Vth)으로 계산될 수 있다. The controller 235 detects the contact potential difference (V cpd ) with respect to the second gate electrode 24 or the gate electrode area and determines the threshold voltage (V th ) can be obtained. For example, the contact potential difference (V cpd ) of the second gate electrode 24 may be proportional to the work function and thickness of the work function layer 75 . The work function may be determined by the material of the work function layer 75. The thickness of the work function layer 75 can be calculated by the contact potential difference (V cpd ). Accordingly, the controller 235 can calculate the threshold voltage (V th ) of the first gate electrode 14 according to the thickness of the work function layer 75. The low-resistance layer 76 may be independent of the contact potential difference (V cpd ). The work function and thickness of the work function layer 75 can be calculated as the threshold voltage (V th ) of the second gate electrode 24.

접촉 전위 차(Vcpd)는 제2 게이트 전극(24)의 측정된 문턱 전압(Vth)에 대응될 수 있다. 접촉 전위차(Vcpd)의 검출 정확도 (detection accuracy)는 워크 펑션 층(75)의 유효 면적에 따라 달라질 수 있다. 이는 실질적으로 문턱 전압에 기여하는 소자의 금속 층의 비율에 대응하기 때문이다. 검출 정확도(detection accuracy)는 제2 게이트 전극(24)의 구조로부터 계산된 문턱 전압(Vth)에 대한 측정된 문턱 전압(Vth)의 상대적인 비로 표시될 수 있다. 또한 검출 정확도는 기판에 대한 측정 신호의 크기에 대응될 수 있다.The contact potential difference (V cpd ) may correspond to the measured threshold voltage (V th ) of the second gate electrode 24 . Detection accuracy of the contact potential difference (V cpd ) may vary depending on the effective area of the work function layer 75. This is because it corresponds to the proportion of metal layers in the device that actually contribute to the threshold voltage. Detection accuracy may be expressed as a relative ratio of the measured threshold voltage (V th ) to the threshold voltage (V th ) calculated from the structure of the second gate electrode 24. Additionally, detection accuracy may correspond to the magnitude of the measurement signal for the substrate.

접촉 전위차(Vcpd)의 검출 정확도는 제2 게이트 전극(24)의 워크 펑션 층(75)의 유효 면적에 따라 달라질 수 있다. 일 예에 따르면, 유효 면적은 평면 면적(planar area)과 수직 면적(vertical area)을 포함할 수 있다. 평면 면적은 워크 펑션 층(75)의 수평 면적에 대응될 수 있다. 예를 들어, 평면 면적은 도 3의 제2 게이트 전극들(24)의 길이(L1)와, 폭(W1)의 곱으로 계산될 수 있다. The detection accuracy of the contact potential difference (V cpd ) may vary depending on the effective area of the work function layer 75 of the second gate electrode 24. According to one example, the effective area may include a planar area and a vertical area. The plane area may correspond to the horizontal area of the work function layer 75. For example, the planar area can be calculated as the product of the length (L 1 ) and the width (W 1 ) of the second gate electrodes 24 of FIG. 3 .

수직 면적은 워크 펑션 층(75)의 높이 방향의 면적에 대응될 수 있다. 일 예에 따르면, 수직 면적은 수직 측벽 면적과 수직 채널 면적을 포함할 수 있다. The vertical area may correspond to the area in the height direction of the work function layer 75. According to one example, the vertical area may include vertical sidewall area and vertical channel area.

수직 측벽 면적은 제2 스페이서들(45)에 인접하는 워크 펑션 층(75)의 높이 방향의 면적일 수 있다. 수직 측벽 면적은 제2 스페이서들(45)의 높이에 비례할 수 있다. 예를 들어, 수직 측벽 면적은 도 3의 제2 게이트 전극(24)의 길이(L1)와 도 20의 제2 게이트 전극(14)의 높이(H1)의 곱의 2배로 계산될 수 있다. 따라서, 워크 펑션 층(75)의 유효 면적은 제2 게이트 전극(24)의 높이에 비례할 수 있다. The vertical sidewall area may be an area in the height direction of the work function layer 75 adjacent to the second spacers 45. The vertical sidewall area may be proportional to the height of the second spacers 45. For example, the vertical sidewall area can be calculated as twice the product of the length (L 1 ) of the second gate electrode 24 in FIG. 3 and the height (H 1 ) of the second gate electrode 14 in FIG. 20. . Accordingly, the effective area of the work function layer 75 may be proportional to the height of the second gate electrode 24.

수직 채널 면적은 제2 핀 패턴(28)의 측벽들에 인접하는 워크 펑션 층(75)의 높이 방향의 면적에 대응될 수 있다. 수직 채널 면적은 제2 핀 패턴(28)의 높이에 비례할 수 있다. The vertical channel area may correspond to the area in the height direction of the work function layer 75 adjacent to the sidewalls of the second fin pattern 28. The vertical channel area may be proportional to the height of the second fin pattern 28.

도 21은 도 3의 III-III' 선상을 절취하여 보여준다.Figure 21 shows a cut along line III-III' of Figure 3.

도 3 및 도 21을 참조하면, 수직 채널 면적은 제2 게이트 전극(24)의 폭(W1)과 제2 핀 패턴(28)의 높이(H2)의 곱으로 계산될 수 있다. 제2 핀 패턴(28)의 높이(H2)는 STI(29)의 상부 면으로부터 제2 핀 패턴(28)의 상부 면까지의 거리에 대응될 수 있다. Referring to FIGS. 3 and 21 , the vertical channel area can be calculated as the product of the width (W 1 ) of the second gate electrode 24 and the height (H 2 ) of the second fin pattern 28 . The height H 2 of the second fin pattern 28 may correspond to the distance from the top surface of the STI 29 to the top surface of the second fin pattern 28 .

따라서, 워크 펑션 층(75)의 유효 면적은 제2핀 패턴(28)의 높이에 비례할 수 있다. Accordingly, the effective area of the work function layer 75 may be proportional to the height of the second fin pattern 28.

유사한 선폭과 길이를 갖는 입체적 트랜지스터와 평면 트랜지스터는 동일한 평면 면적을 가질 수 있다. 평면 트랜지스터가 수직 면적을 갖지 않기 때문에 입체적 트랜지스터는 평면 트랜지스터보다 넓은 유효 면적을 가질 수 있다. 입체적 트랜지스터와 평면 트랜지스터가 동일한 평면 면적을 가질 때, 입체적 트랜지스터의 접촉 전위차의 검출 감도는 평면 트랜지스터의 접촉 전위차의 검출 감도보다 높을 수 있다. 즉, 제2 핀 패턴(28)과 제2게이트 전극(24)은 접촉 전위차(Vcpd) 측정의 신뢰성을 증가시킬 수 있다.A three-dimensional transistor and a planar transistor with similar line width and length may have the same planar area. Because planar transistors do not have a vertical area, three-dimensional transistors can have a larger effective area than planar transistors. When the three-dimensional transistor and the planar transistor have the same plane area, the detection sensitivity of the contact potential difference of the three-dimensional transistor may be higher than that of the planar transistor. That is, the second fin pattern 28 and the second gate electrode 24 can increase the reliability of measuring the contact potential difference (V cpd ).

도 22는 제2 게이트 전극(24)의 워크 펑션 층(75)의 유효 면적 비율에 따른 검출 정확도를 보여준다.FIG. 22 shows detection accuracy according to the effective area ratio of the work function layer 75 of the second gate electrode 24.

도 22를 참조하면, 워크 펑션 층(75)이 약 85% 내지 약 183% 의 유효 면적 비율을 가질 때, 측정 장치(200)는 접촉 전위차(Vcpd)로부터 구해진 게이트 전극의 문턱 전압(Vth)을 95%이상의 높은 검출 정확도로 측정할 수 있다. 여기서, 유효 면적 비율은 테스트 영역(22)의 구조를 고려하여 환산된 평면 면적(planar area)에 대한 제2 게이트 전극(24)의 유효 면적의 비율일 수 있다. 예를 들어, 워크 펑션 층(75)이 약 85%의 유효 면적 비율을 가질 때, 검출 정확도는 99%일 수 있다. 워크 펑션 층(75)이 약 173%의 유효 면적 비율을 가질 때, 검출 정확도는 98%일 수 있다. 워크 펑션 층(75)이 약 165%, 178%, 또는 183%의 유효 면적 비율을 가질 때, 검출 정확도는 97%일 수 있다. Referring to FIG. 22, when the work function layer 75 has an effective area ratio of about 85% to about 183%, the measuring device 200 measures the threshold voltage (V th ) of the gate electrode obtained from the contact potential difference (V cpd ). ) can be measured with a high detection accuracy of over 95%. Here, the effective area ratio may be the ratio of the effective area of the second gate electrode 24 to the planar area converted in consideration of the structure of the test area 22. For example, when the work function layer 75 has an effective area ratio of about 85%, detection accuracy may be 99%. When the work function layer 75 has an effective area ratio of about 173%, detection accuracy may be 98%. When the work function layer 75 has an effective area ratio of about 165%, 178%, or 183%, detection accuracy may be 97%.

또한, 워크 펑션 층(75)이 접촉 전위차(Vcpd)를 약 85%보다 낮은 약 38%인 경우에 측정 장치(200)는 90%의 낮은 검출 정확도를 갖거나, 약 183%보다 높은 유효 면적을 갖더라도 게이트 전극간의 거리(D1)가 일정 수준 이상의 값을 갖는 형태의 패턴 형상을 갖는 경우, 측정 장치(200)는 95% 보다의 낮은 검출 정확도로 문턱 전압(Vth)을 검출할 수 있다. 예를 들어, 워크 펑션 층(75)이 약 194%의 유효 면적을 가질 때, 검출 감도는 94%일 수 있다. 워크 펑션 층(75)이 약 225%의 유효 면적을 가질 때, 검출 감도는 91%일 수 있다. Additionally, when the work function layer 75 has a contact potential difference (V cpd ) of about 38%, which is lower than about 85%, the measuring device 200 has a detection accuracy as low as 90%, or an effective area greater than about 183%. Even if it has a pattern shape in which the distance between the gate electrodes (D 1 ) has a value above a certain level, the measuring device 200 can detect the threshold voltage (V th ) with a detection accuracy lower than 95%. there is. For example, when the work function layer 75 has an effective area of about 194%, the detection sensitivity may be 94%. When the work function layer 75 has an effective area of about 225%, detection sensitivity may be 91%.

제2 게이트 전극(24)의 문턱 전압(Vth)을 검출한 이후, 제1 및 제2 게이트 전극들(14, 24)과, 층간 절연 층(69) 상에 상부 절연 층(미도시)을 형성하고, 상부 절연 층의 일부를 제거하여 제1 및 제2 게이트 전극들(14, 24)의 일부를 노출하는 콘택 홀들(미도시)을 형성하고, 콘택 홀들의 내부와 상부 절연 층의 일부 상에 배선들(interconnections, 미도시)을 형성할 수 있다.After detecting the threshold voltage (V th ) of the second gate electrode 24, an upper insulating layer (not shown) is formed on the first and second gate electrodes 14 and 24 and the interlayer insulating layer 69. forming contact holes (not shown) exposing parts of the first and second gate electrodes 14 and 24 by removing a portion of the upper insulating layer, and forming contact holes (not shown) inside the contact holes and on a portion of the upper insulating layer. Interconnections (not shown) may be formed.

이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Above, embodiments of the present invention have been described with reference to the attached drawings, but those skilled in the art will understand that the present invention can be implemented in other specific forms without changing its technical idea or essential features. You will understand that it exists. Therefore, the embodiments described above should be understood in all respects as illustrative and not restrictive.

Claims (20)

기판의 활성 영역, 및 상기 활성 영역과 다른 측정 영역 내에 제1 및 제2 핀 패턴들을 각각 형성하는 것;
상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 게이트 전극들을 각각 형성하는 것; 및
상기 제2 게이트 전극들의 접촉 전위차(Vcpd)를 측정하여 상기 측정된 접촉 전위차(Vcpd)를 근거로 상기 제1 게이트 전극들의 문턱 전압을 검출하는 것을 포함하되,
상기 제1 및 제2 게이트 전극들을 형성하는 것은:
상기 제1 및 제2 핀 패턴들의 일부를 노출하는 제1 및 제2 트렌치들을 갖는 절연 층을 형성하는 것;
상기 제1 및 제2 트렌치들의 내부와 상기 절연 층 상에 워크 펑션 층을 형성하는 것;
상기 워크 펑션 층 상에 상기 제1 및 제2 트렌치들을 매립하는 저 저항 층을 형성하는 것; 및
상기 절연 층이 노출되도록 상기 워크 펑션 층과 상기 저 저항 층을 평탄화하는 것을 포함하되,
상기 접촉 전위차(Vcpd)는 상기 측정 영역 내의 상기 평탄화된 워크 펑션 층과 저 저항 층의 상부 면 상에 제공되는 켈빈 프로브에 의해 측정되고,
상기 제2 게이트 전극들의 상기 워크 펑션 층은, 상기 측정 영역의 평면 면적 대비 85% 내지 183%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.forming first and second fin patterns, respectively, in an active area of the substrate and a measurement area different from the active area;
forming first and second gate electrodes crossing the first and second fin patterns, respectively; and
Measuring the contact potential difference (V cpd ) of the second gate electrodes and detecting the threshold voltage of the first gate electrodes based on the measured contact potential difference (V cpd ),
Forming the first and second gate electrodes:
forming an insulating layer having first and second trenches exposing portions of the first and second fin patterns;
forming a work function layer inside the first and second trenches and on the insulating layer;
forming a low-resistance layer filling the first and second trenches on the work function layer; and
Planarizing the work function layer and the low resistance layer to expose the insulating layer,
The contact potential difference (V cpd ) is measured by a Kelvin probe provided on the upper surface of the planarized work function layer and the low resistance layer in the measurement area,
The work function layer of the second gate electrodes is formed to have an effective area ratio of 85% to 183% compared to the planar area of the measurement area. 삭제delete 삭제delete 제1 항에 있어서,
상기 제2 게이트 전극들의 상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 165% 내지 183%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.According to claim 1,
The work function layer of the second gate electrodes is formed to have an effective area ratio of 165% to 183% compared to the planar area of the measurement area. 제1 항에 있어서,
상기 제2 게이트 전극들의 상기 워크 펑션 층은 상기 측정 영역의 면적 대비 173%의 유효 면적 비율을 갖도록 형성되는 반도체 소자 형성 방법.According to claim 1,
A method of forming a semiconductor device wherein the work function layer of the second gate electrodes is formed to have an effective area ratio of 173% compared to the area of the measurement area. 제1 항에 있어서,
상기 제1 및 제2 게이트 전극들을 형성하는 것은:
상기 활성 영역과 상기 측정 영역 내에 상기 제1 및 제2 핀 패턴들을 가로지르는 제1 및 제2 더미 게이트 스택들을 각각 형성하는 것;
상기 제1 및 제2 더미 게이트 스택들 각각의 양측 측벽들 상에 제1 및 제2 스페이서들을 형성하는 것;
상기 제1 스페이서들에 인접하는 상기 제1 핀 패턴들을 제거하여 상기 활성 영역에 선택적으로 핀 리세스들을 형성하는 것;
상기 핀 리세스들 내에 스트레서들을 형성하는 것;
상기 제1 및 제2 스페이서들의 외곽의 상기 기판 상에 상기 절연 층을 형성하는 것; 및
상기 제1 및 제2 더미 게이트 스택들을 제거하여 상기 제1 및 제2 트렌치들을 형성하는 것을 더 포함하는 반도체 소자 형성 방법.According to claim 1,
Forming the first and second gate electrodes:
forming first and second dummy gate stacks across the first and second fin patterns in the active area and the measurement area, respectively;
forming first and second spacers on both sidewalls of each of the first and second dummy gate stacks;
selectively forming fin recesses in the active area by removing the first fin patterns adjacent to the first spacers;
forming stressors within the fin recesses;
forming the insulating layer on the substrate outside the first and second spacers; and
A method of forming a semiconductor device further comprising forming the first and second trenches by removing the first and second dummy gate stacks. 제1 항에 있어서,
상기 켈빈 프로브는 0.01㎛ - 10㎛ 의 직경을 갖되,
상기 제2 게이트 전극들은 상기 켈빈 프로브의 상기 직경의 1/2.5보다 작은 거리 내에 형성되는 반도체 소자 형성 방법.According to claim 1,
The Kelvin probe has a diameter of 0.01㎛ - 10㎛,
The method of forming a semiconductor device wherein the second gate electrodes are formed within a distance less than 1/2.5 of the diameter of the Kelvin probe. 제1 항에 있어서,
상기 제2 핀 패턴들은 200nm 이하의 이격 거리 내에 형성되고, 상기 측정 영역 내에 3개이상 형성되는 반도체 소자 형성 방법.According to claim 1,
The method of forming a semiconductor device wherein the second fin patterns are formed within a distance of 200 nm or less, and three or more of the second fin patterns are formed within the measurement area. 제1 항에 있어서,
상기 제1 및 제2 핀 패턴들 및 상기 제1 및 제2 게이트 전극들 사이에 형성된 게이트 유전 층을 더 포함하되,
상기 게이트 유전 층은 3nm 내지 50nm의 두께를 갖는 반도체 소자 형성 방법.According to claim 1,
Further comprising a gate dielectric layer formed between the first and second fin patterns and the first and second gate electrodes,
A method of forming a semiconductor device wherein the gate dielectric layer has a thickness of 3 nm to 50 nm. 제1 항에 있어서,
상기 활성 영역은 칩 영역을 포함하되,
상기 측정 영역은 상기 활성 영역을 정의하는 스크라이브 영역 내에 형성되고, 78.5㎛2이상의 면적을 갖는 반도체 소자 형성 방법.According to claim 1,
The active area includes a chip area,
The measurement area is formed in a scribe area defining the active area, and has an area of 78.5 ㎛ 2 or more. 활성 영역과 측정 영역을 갖는 기판;
상기 활성 영역과 상기 측정 영역 내에 각각 배치되어 제1 방향으로 연장하는 제1 및 제2 핀 패턴들;
상기 제1 방향과 다른 제2 방향으로 상기 제1 및 제2핀 패턴들의 일부를 각각 노출하는 제1 및 제2 트렌치들을 갖는 절연 층; 및
상기 제1 및 제2 트렌치들 내에 각각 배치되고 상기 제2방향으로 연장하는 제1 및 제 2게이트 전극들을 포함하되,
상기 제2 게이트 전극들은:
워크 펑션 층; 및
상기 워크 펑션 층 상의 저 저항 층을 포함하되,
상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 85% 내지 183%의 유효 면적 비율을 갖는 반도체 소자.A substrate having an active area and a measurement area;
first and second fin patterns respectively disposed in the active area and the measurement area and extending in a first direction;
an insulating layer having first and second trenches respectively exposing portions of the first and second fin patterns in a second direction different from the first direction; and
First and second gate electrodes respectively disposed in the first and second trenches and extending in the second direction,
The second gate electrodes are:
work function layer; and
A low resistance layer on the work function layer,
The work function layer is a semiconductor device having an effective area ratio of 85% to 183% compared to the planar area of the measurement area. 제11 항에 있어서,
상기 워크 펑션 층은 상기 측정 영역의 평면 면적 대비 165% 내지 183%의 유효 면적 비율을 갖는 반도체 소자.According to claim 11,
The work function layer is a semiconductor device having an effective area ratio of 165% to 183% compared to the planar area of the measurement area. 제11 항에 있어서,
상기 워크 펑션 층은 상기 측정 영역의 면적 대비 173%의 유효 면적 비율을 갖는 반도체 소자.According to claim 11,
The work function layer is a semiconductor device having an effective area ratio of 173% compared to the area of the measurement area. 제11 항에 있어서,
상기 제1 및 제2 핀 패턴들 및 상기 제1 및 제2 게이트 전극들 사이에 형성된 제1 및 제2게이트 유전 층들을 더 포함하되,
상기 제1 및 제2 게이트 유전 층들은 3nm-50nm의 두께를 갖는 반도체 소자.According to claim 11,
Further comprising first and second gate dielectric layers formed between the first and second fin patterns and the first and second gate electrodes,
The first and second gate dielectric layers have a thickness of 3nm-50nm. 제14 항에 있어서,
상기 활성 영역은:
상기 제1 및 제2 게이트 유전 층들을 포함하는 고 전압 소자 영역; 및
상기 고 전압 소자 영역에 인접하여 배치되고, 상기 제1 게이트 유전 층과 제2 게이트 유전 층 중 어느 하나를 구비하는 저 전압 소자 영역을 포함하는 반도체 소자. According to claim 14,
The active area is:
a high voltage device region including the first and second gate dielectric layers; and
A semiconductor device comprising a low voltage device region disposed adjacent to the high voltage device region and including one of the first gate dielectric layer and the second gate dielectric layer. 제14 항에 있어서,
상기 제2 핀 패턴들은 200nm 이하의 이격 거리 내에 배치되고, 상기 측정 영역 내의 3개 이상으로 이루어진 반도체 소자.According to claim 14,
The second fin patterns are disposed within a separation distance of 200 nm or less, and are comprised of three or more in the measurement area. 제14 항에 있어서,
상기 활성 영역 내의 상기 제 1 방향의 상기 제1 핀 패턴들 사이에 배치되는 스트레서들을 더 포함하되,
상기 측정 영역 내의 상기 제2핀 패턴들은 상기 스트레서들 없이 상기 제 1 방향으로 연장하는 반도체 소자.According to claim 14,
Further comprising stressors disposed between the first fin patterns in the first direction within the active area,
The second fin patterns in the measurement area extend in the first direction without the stressors. 제14 항에 있어서,
상기 활성 영역은 칩 영역을 포함하되,
상기 측정 영역은 상기 칩 영역을 정의하는 스크라이브 라인 영역 내에 배치된 반도체 소자.According to claim 14,
The active area includes a chip area,
The measurement area is a semiconductor device disposed within a scribe line area defining the chip area. 제14 항에 있어서,
상기 측정 영역은 78.5㎛2이상의 면적을 갖는 반도체 소자.According to claim 14,
The measurement area is a semiconductor device having an area of 78.5㎛ 2 or more. 제14 항에 있어서,
상기 제2 게이트 전극들은 상기 제1 방향으로 4㎛이하의 이격 거리 내에 배치된 반도체 소자.

According to claim 14,
The semiconductor device wherein the second gate electrodes are disposed within a distance of 4 μm or less in the first direction.
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