KR102582032B1 - 발광 구동부 및 이를 포함하는 표시 장치 - Google Patents

발광 구동부 및 이를 포함하는 표시 장치 Download PDF

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Abstract

발광 구동부는 복수의 발광 제어 신호들을 순차적으로 출력하고, 종속적으로 연결된 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는 캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제2 노드의 신호들을 생성하는 제1 신호 생성부, 상기 제2 클럭 신호와 지연된 제1 클럭 신호, 및 상기 제1 및 제2 노드의 신호들에 기초하여 제3 노드의 신호를 생성하는 제2 신호 생성부, 상기 제3 노드의 신호에 기초하여 발광 제어 신호를 제1 구동 전압으로 풀업하는 풀업부, 제4 노드의 신호에 기초하여 상기 제3 노드의 신호를 제어하는 풀업 제어부, 상기 제4 노드의 신호에 기초하여 상기 발광 제어 신호를 상기 제1 구동 전압보다 낮은 레벨의 제2 구동 전압으로 풀다운하는 풀다운부, 및 제1 디밍 클럭 신호 및 상기 제1 디밍 클럭 신호와 지연된 제2 디밍 클럭 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제1 풀다운 제어부를 포함한다.

Description

발광 구동부 및 이를 포함하는 표시 장치{EMISSIOIN DRIVER AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 발광 구동부 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 휘도 조절이 가능한 발광 구동부 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 전자 기기의 표시 장치로서 유기 발광 표시 장치가 많이 이용되고 있다. 이러한 유기 발광 표시 장치를 구동하는 기술은 크게 순차 발광 구동 기술과 동시 발광 구동 기술로 구분된다. 구체적으로, 순차 발광 구동 기술은 표시 패널에 포함된 화소들에 대해 스캔 라인 별로 순차적으로 스캔 동작을 수행한 후 상기 화소들을 발광 라인 별로 순차적으로 발광시킨다.
반면에, 동시 발광 구동 기술은 표시 패널에 포함된 화소들에 대해 스캔 라인 별로 순차적으로 스캔 동작을 수행한 후 상기 화소들을 동시에 발광시킨다. 이와 같이, 유기 발광 표시 장치가 순차 발광 구동 기술 또는 동시 발광 구동 기술 중에서 어느 기술을 채용하느냐에 따라 유기 발광 표시 장치가 포함하는 발광 구동부가 결정된다.
예를 들어, 순차 발광 구동 기술을 채용한 유기 발광 표시 장치의 발광 구동부는 표시 패널에 발광 제어 신호들을 순차적으로 제공하는 구성을 갖고, 동시 발광 구동 기술을 채용한 유기 발광 표시 장치의 발광 구동부는 표시 패널에 발광 제어 신호들을 동시에 제공하는 구성을 갖는다.
본 발명의 일 목적은 휘도 조절이 가능한 발광 구동부를 제공하는 것이다.
본 발명의 다른 목적은 상기 발광 구동부를 포함하는 표시 장치를 제공하는 것이다.
상기 일 목적을 달성하기 위해, 본 발명의 실시예들에 따른 발광 구동부는 복수의 발광 제어 신호들을 순차적으로 출력하고, 종속적으로 연결된 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는 캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제2 노드의 신호들을 생성하는 제1 신호 생성부, 상기 제2 클럭 신호와 지연된 제1 클럭 신호, 및 상기 제1 및 제2 노드의 신호들에 기초하여 제3 노드의 신호를 생성하는 제2 신호 생성부, 상기 제3 노드의 신호에 기초하여 발광 제어 신호를 제1 구동 전압으로 풀업하는 풀업부, 제4 노드의 신호에 기초하여 상기 제3 노드의 신호를 제어하는 풀업 제어부, 상기 제4 노드의 신호에 기초하여 상기 발광 제어 신호를 상기 제1 구동 전압보다 낮은 레벨의 제2 구동 전압으로 풀다운하는 풀다운부 및 제1 디밍 클럭 신호 및 상기 제1 디밍 클럭 신호와 지연된 제2 디밍 클럭 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제1 풀다운 제어부를 포함한다.
일 실시예에서, 상기 회로 스테이지는 상기 제3 노드의 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제2 풀다운 제어부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 디밍 클럭 신호들은 2 수평 주기에 대응하는 반복 주기를 갖고, 상기 제1 및 제2 클럭 신호들의 펄스 폭 보다 큰 펄스 폭을 가질 수 있다.
일 실시예에서, 상기 제1 풀다운 제어부는 상기 제2 디밍 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제4 노드와 연결된 출력 전극을 포함하는 제8 트랜지스터, 상기 제4 노드에 연결된 제1 전극을 포함하는 제1 커패시터, 상기 제3 노드와 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제9 트랜지스터 및 상기 제4 노드와 연결된 제어 전극, 상기 제1 디밍 클럭 신호를 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제10 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 풀다운 제어부는 상기 제1 구동 전압을 수신하는 제1 전극과 상기 제1 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제5 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 신호 생성부는 상기 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 제1 트랜지스터, 상기 제1 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터, 상기 제2 클럭 신호를 수신하는 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터, 및 상기 제1 노드에 연결된 제1 전극 및 상기 제1 구동 전압을 수신하는 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제2 신호 생성부는 제2 커패시터, 상기 제2 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 입력 전극 및 상기 제2 커패시터의 제1 전극에 연결된 제4 트랜지스터 및 상기 제1 클럭 신호를 수신하는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결된 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 풀다운부는 상기 제4 노드에 연결된 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 출력 단자에 연결된 출력 전극을 포함하는 제12 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 풀업부는 상기 제3 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 발광 제어 신호를 출력하는 출력 단자에 연결된 출력 전극을 포함하는 제11 트랜지스터 및 상기 제1 구동 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제3 커패시터를 포함할 수 있다.
일 실시예에서, 상기 풀업 제어부는 상기 제4 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기 다른 목적을 달성하기 위해, 본 발명의 실시예들에 따른 표시 장치는 유기 발광 다이오드 및 상기 유기 발광 다이오드를 구동하는 발광 제어 트랜지스터를 포함하는 화소를 포함하는 표시 패널, 제1 클럭 신호, 상기 제1 클럭 신호에 지연된 제2 클럭 신호, 제1 디밍 클럭 신호 및 상기 제1 디밍 클럭 신호에 지연된 제2 디밍 클럭 신호를 생성하는 타이밍 컨트롤러, 상기 발광 제어 트랜지스터에 발광 제어 신호를 출력하고, 상기 제1 및 제2 클럭 신호들에 기초하여 상기 발광 제어 신호의 라이징 구간을 제어하고, 상기 제1 및 제2 디밍 클럭 신호들에 기초하여 상기 발광 제어 신호의 폴링 구간을 제어하는 발광 구동부를 포함하고, 상기 발광 구동부는 종속적으로 연결된 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는 캐리 신호 및 상기 제2 클럭 신호에 기초하여 제1 노드 및 제2 노드의 신호들을 생성하는 제1 신호 생성부, 상기 제1 클럭 신호, 및 상기 제1 및 2 노드의 신호들에 기초하여 제3 노드의 신호를 생성하는 제2 신호 생성부, 상기 제3 노드의 신호에 기초하여 발광 제어 신호를 제1 구동 전압으로 풀업하는 풀업부, 제4 노드의 신호에 기초하여 상기 제3 노드의 신호를 제어하는 풀업 제어부, 상기 제4 노드의 신호에 기초하여 상기 발광 제어 신호를 상기 제1 구동 전압보다 낮은 레벨의 제2 구동 전압으로 풀다운하는 풀다운부 및 상기 제1 및 제2 디밍 클럭 신호들에 기초하여 상기 제4 노드의 신호를 제어하는 제1 풀다운 제어부를 포함한다.
일 실시예에서, 상기 회로 스테이지는 상기 제3 노드의 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제2 풀다운 제어부를 더 포함할 수 있다.
일 실시예에서, 상기 제1 및 제2 디밍 클럭 신호들은 2 수평 주기에 대응하는 반복 주기를 갖고, 상기 제1 및 제2 클럭 신호들의 펄스 폭 보다 큰 펄스 폭을 가질 수 있다.
일 실시예에서, 상기 제1 풀다운 제어부는 상기 제2 디밍 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제4 노드와 연결된 출력 전극을 포함하는 제8 트랜지스터, 상기 제4 노드에 연결된 제1 전극을 포함하는 제1 커패시터, 상기 제3 노드와 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제9 트랜지스터 및 상기 제4 노드와 연결된 제어 전극, 상기 제1 디밍 클럭 신호를 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제10 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 제1 풀다운 제어부는 상기 제1 구동 전압을 수신하는 제1 전극과 상기 제1 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제5 커패시터를 더 포함할 수 있다.
일 실시예에서, 상기 제1 신호 생성부는 상기 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 제1 트랜지스터, 상기 제1 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터, 상기 제2 클럭 신호를 수신하는 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터 및 상기 제1 노드에 연결된 제1 전극 및 상기 제1 구동 전압을 수신하는 제2 전극을 포함하는 제1 커패시터를 포함할 수 있다.
일 실시예에서, 상기 제2 신호 생성부는 제2 커패시터, 상기 제2 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 입력 전극 및 상기 제2 커패시터의 제1 전극에 연결된 제4 트랜지스터 및 상기 제1 클럭 신호를 수신하는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결된 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제5 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 풀다운부는 상기 제4 노드에 연결된 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 출력 단자에 연결된 출력 전극을 포함하는 제12 트랜지스터를 포함할 수 있다.
일 실시예에서, 상기 풀업부는 상기 제3 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 발광 제어 신호를 출력하는 출력 단자에 연결된 출력 전극을 포함하는 제11 트랜지스터 및 상기 제1 구동 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제3 커패시터를 포함할 수 있다.
일 실시예에서, 상기 풀업 제어부는 상기 제4 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제7 트랜지스터를 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따른 발광 구동부 및 이를 포함하는 표시 장치에 따르면, 발광 제어 신호를 생성하는 발광 구동부에 발광 신호의 폴링 구간을 제어하기 위한 복수의 디밍 클럭 신호들을 제공한다. 이에 따라서, 상기 발광 제어 신호의 펄스 폭은 상기 디밍 클럭 신호들 간의 지연에 대응하여 조절할 수 있으므로 표시 패널의 휘도를 조절할 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 3은 도 1에 도시된 발광 구동부에 대한 블록도이다.
도 4는 도 3에 도시된 회로 스테이지에 대한 회로도이다.
도 5는 도 4에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 파형도이다.
도 6a 및 도 6b는 도 4에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 개념도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 블록도이다.
도 1을 참조하면, 상기 표시 장치는 표시 패널(110), 타이밍 컨트롤러(120), 주사 구동부(130), 데이터 구동부(140) 및 발광 구동부(150)를 포함한다.
상기 표시 패널(110)은 복수의 화소들(P), 복수의 주사 라인들(S1,.., SN), 복수의 데이터 라인들(D1,…, DM) 및 복수의 발광 제어 라인들(E1,…, EN)을 포함한다(N 및 M 은 자연수).
상기 화소들(P)은 복수의 화소 행들과 복수의 화소 열들을 포함하는 매트릭스 형태로 배열될 수 있다. 각 화소(P)는 주사 라인, 데이터 라인 및 발광 제어 라인과 연결된다.
상기 주사 라인들(S1,.., SN)은 행 방향(RD)으로 연장되고 열 방향(CD)으로 배열될 수 있다. 상기 주사 라인들(S1,.., SN)은 상기 주사 구동부(140)와 연결되어 화소들(P)에 주사 신호를 전달한다.
상기 데이터 라인들(D1,…, DM)은 상기 열 방향(CD)으로 연장되고 상기 행 방향(RD)으로 배열될 수 있다. 상기 데이터 라인들(D1,…, DM)은 상기 데이터 구동부(130)에 연결되어 상기 화소(P)에 데이터 전압들을 전달한다.
상기 발광 제어 라인들(E1,…, EN)은 상기 행 방향(RD)으로 연장되고 열 방향(CD)으로 배열될 수 있다. 상기 발광 제어 라인들(E1,…, EN)은 상기 발광 구동부(150)에 연결되어 상기 화소(P)에 발광 제어 신호를 전달한다.
또한, 상기 화소들(P)은 제1 발광 전원 전압(ELVDD) 및 제2 발광 전원 전압(ELVSS)을 수신한다.
상기 화소들(P) 각각은 상기 주사 신호에 응답하여 데이터 전압을 수신하고, 상기 제1 및 제2 발광 전원 전압들(ELVDD, ELVSS)을 이용하여 상기 데이터 전압에 대응하는 휘도의 광을 발생한다.
상기 타이밍 컨트롤러(120)는 외부 장치로부터 영상 신호(DATA1) 및 제어 신호(CONT)를 수신한다. 상기 영상 신호(DATA1)는 레드, 그린 및 블루 데이터를 포함할 수 있다. 상기 제어 신호(CONT)는 수평 동기 신호(Hsync), 수평 동기 신호(Vsync), 메인 클럭 신호(MCLK) 등을 포함할 수 있다.
상기 타이밍 컨트롤러(120)는 상기 영상 신호(DATA1)를 상기 표시 패널(110)의 화소 구조 및 해상도 등과 같은 사양에 대응하여 변환된 영상 데이터(DATA2)를 출력한다.
상기 타이밍 컨트롤러(120)는 상기 제어 신호(CONT)에 기초하여 상기 데이터 구동부(130)를 구동하기 위한 제1 제어 신호(CONT1), 상기 주사 구동부(140)를 구동하기 위한 제2 제어 신호(CONT2) 및 상기 발광 구동부(150)를 구동하기 위한 제3 제어 신호(CONT3)를 생성한다.
상기 데이터 구동부(130)는 상기 제1 제어 신호(CONT1)에 응답하여 영상 데이터(DATA2)를 데이터 전압으로 변환하고, 상기 데이터 전압을 상기 데이터 라인들(D1,…, DM)에 출력한다.
상기 주사 구동부(140)는 상기 제2 제어 신호(CONT2)에 응답하여 복수의 주사 신호들을 생성한다. 상기 주사 신호들은 상기 행 방향(CD)을 따라서 순차적으로 상기 주사 라인들(S1,.., SN)에 출력될 수 있다.
상기 발광 구동부(150)는 상기 제3 제어 신호(CONT3)에 응답하여 복수의 발광 제어 신호들을 생성한다. 상기 제3 제어 신호(CONT3)는 개시 신호(FLM), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제1 디밍 클럭 신호(D_CLK1), 제2 디밍 클럭 신호(D_CLK2)를 포함할 수 있다.
또한, 상기 발광 구동부(150)는 제1 구동 전압(VGH)) 및 상기 제1 구동 전압(VGH)보다 낮은 레벨의 제2 구동 전압(VGL)을 수신하고, 상기 제1 및 제2 구동 전압들(VGH, VGL)을 이용하여 상기 발광 제어 신호를 생성한다.
상기 발광 구동부(150)는 상기 개시 신호(FLM)에 응답하여 동작이 시작되고, 상기 제1 및 제2 클럭 신호들(CLK1, CLK2)에 응답하여 발광 제어 신호의 라이징 구간(rising period)을 제어하고, 상기 제1 및 제2 디밍 클럭 신호들(D_CLK1, D_CLK2)에 응답하여 상기 발광 제어 신호의 폴링 구간(falling period)을 제어한다.
본 실시예에 따르면, 상기 제1 및 제2 디밍 클럭 신호들(D_CLK1, D_CLK2)의 지연에 따라서 상기 발광 제어 신호의 펄스 폭을 자유롭게 조절할 수 있다. 이에 따라서, 상기 표시 패널(110)이 휘도를 미세하게 조절할 수 있다.
도 2는 도 1에 도시된 화소의 등가 회로도이다.
도 1 및 도 2를 참조하면, 상기 화소(P)는 유기 발광 다이오드(Organic Light Emitting Diode: OLED), 구동 트랜지스터(T1), 커패시터(CST), 스위칭 트랜지스터(T2), 및 발광 제어 트랜지스터(T3)을 포함한다.
상기 구동 트랜지스터(T1)는 상기 스위칭 트랜지스터(T2)와 연결된 제어 전극, 상기 제1 발광 전원 전압(ELVDD)을 수신하는 제1 전극 및 상기 발광 제어 트랜지스터(T3)와 연결된 제2 전극을 포함한다.
상기 커패시터(CST)는 상기 제1 발광 전원 전압(ELVDD)을 수신하는 제1 전극과 상기 구동 트랜지스터(T1)의 제어 전극에 연결된 제2 전극을 포함한다.
상기 스위칭 트랜지스터(T2)는 주사 신호(S)를 수신하는 제어 전극, 데이터 전압(D)을 수신하는 제1 전극 및 상기 구동 트랜지스터(T1)의 제어 전극에 연결된 제2 전극을 포함한다.
상기 발광 제어 트랜지스터(T3)는 발광 제어 신호(EM)를 수신하는 제어 전극, 상기 구동 트랜지스터(T1)의 제2 전극과 연결된 제1 전극 및 상기 유기 발광 다이오드(OLED)에 연결된 제2 전극을 포함한다.
상기 유기 발광 다이오드(OLED)는 상기 발광 제어 트랜지스터(T3)에 연결된 제1 전극과 상기 제2 발광 전원 전압(ELVSS)을 수신하는 제2 전극을 포함한다.
상기 발광 제어 트랜지스터(T3)가 턴-온 되면 상기 구동 트랜지스터(T1)에 흐르는 전류(I)가 상기 유기 발광 다이오드(OLED)에 인가되고, 상기 유기 발광 다이오드(OLED)가 발광한다. 상기 발광 제어 트랜지스터(T3)의 턴-온 구간에 대응하여 상기 유기 발광 다이오드(OLED)의 발광 구간이 결정된다.
본 실시예에 따르면 상기 발광 제어 트랜지스터(T3)의 턴-온 구간을 제어하는 발광 제어 신호의 펄스 폭을 자유롭게 조절함으로써 상기 휘도의 휘도 조절이 가능할 수 있다.
도 3은 도 1에 도시된 발광 구동부에 대한 블록도이다.
도 1 및 도 3을 참조하면, 상기 발광 구동부(150)는 서로 종속적으로 연결되어 발광 제어 신호를 순차적으로 출력하는 복수의 회로 스테이지들(CS1,.., CSn,…, CSN)을 포함한다.
상기 회로 스테이지들(CS1,.., CSn,…, CSN)은 개시 신호(FLM), 제1 구동 전압(VGL), 제2 구동 전압(VGH), 제1 클럭 신호(CLK1), 제2 클럭 신호(CLK2), 제1 디밍 클럭 신호(D_CLK1) 및 제2 디밍 클럭 신호(D_CLK2)를 수신한다.
상기 개시 신호(FLM)는 상기 회로 스테이지들(CS1,.., CSn,…, CSN) 중 제1 회로 스테이지(CS1)에 제공된다.
예를 들면, 상기 제1 회로 스테이지(CS1)는 상기 개시 신호(FLM)을 수신하고, 상기 개시 신호(FLM)에 응답하여 구동되어 제1 발광 제어 신호(EM1)를 출력한다. 상기 제1 회로 스테이지(CS1)로부터 출력된 상기 제1 발광 제어 신호(EM1)는 다음 스테이지인 제2 회로 스테이지(CS2)의 개시 신호로 상기 제2 회로 스테이지(CS2)에 인가된다. 이에 따라서, 상기 제2 화소 스테이지(CS2)는 제2 발광 제어 신호(EM2)을 출력한다.
상기 제1 구동 전압(VGH)은 상기 제2 구동 전압(VGL)보다 높은 레벨의 하이 전압(H)일 수 있고, 상기 제2 구동 전압(VGL)은 상기 제1 구동 전압(VGH)보다 낮은 레벨의 로우 전압(L)일 수 있다.
상기 제1 및 제2 구동 전압들(VGH, VGL)은 상기 회로 스테이지들(CS1,.., CSn,…, CSN)에 공통으로 제공된다.
상기 제1 클럭 신호(CLK1)는 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 제1 펄스 폭을 갖는다. 예를 들면, 상기 제1 클럭 신호(CLK1)는 상기 회로 스테이지들(CS1,.., CSn,…, CSN) 중 홀수 번째 회로 스테이지들로부터 생성된 홀수 번째 발광 제어 신호들의 라이징(rising) 구간을 제어할 수 있다.
상기 제2 클럭 신호(CLK2)는 상기 제1 클럭 신호(CLK1)로부터 지연되고 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 상기 제1 펄스 폭을 갖는다. 상기 제1 클럭 신호(CLK1)과 1 수평 주기(1H)만큼의 지연 차이를 갖는다. 예를 들면, 상기 제2 클럭 신호(CLK2)는 상기 회로 스테이지들(CS1,.., CSn,…, CSN) 중 상기 제1 클럭 신호(CLK1)에 대응하는 홀수 번째 회로 스테이지와 다른 짝수 번째 회로 스테이지들로부터 생성된 짝수 번째 발광 제어 신호들의 라이징 구간을 제어할 수 있다.
상기 제1 디밍 클럭 신호(D_CLK1)는 상기 2 수평 주기(2H)에 대응하는 반복 주기를 갖고 상기 제1 펄스 폭 보다 큰 제2 펄스 폭을 가질 수 있다. 상기 제1 디밍 클럭 신호(D_CLK1)는 상기 제1 클럭 신호(CLK1)와 동기되거나 지연될 수 있다.
상기 제2 디밍 클럭 신호(D_CLK2)는 상기 2 수평 주기(2H)에 대응하는 반복 주기를 갖고, 상기 제2 펄스 폭을 갖고, 상기 제1 디밍 클럭 신호(D_CLK1)와 지연을 갖는다. 상기 제2 디밍 클럭 신호(D_CLK2)는 상기 제2 클럭 신호(CLK2)와 동기되거나 지연될 수 있다.
상기 제1 및 제2 디밍 클럭 신호(D_CLK1, D_CLK2)는 상기 회로 스테이지들(CS1,.., CSn,…, CSN)로부터 생성된 발광 제어 신호들의 폴링(falling) 구간을 제어할 수 있다.
이와 같이, 상기 회로 스테이지들(CS1,.., CSn,…, CSN)는 서로 종속적으로 연결되어 순차적으로 제1 내지 제N 발광 제어 신호들(EM1, EM2,.., EMN)을 출력한다.
본 실시예에 따르면, 상기 회로 스테이지들(CS1,.., CSn,…, CSN)로부터 출력된 상기 제1 내지 제N 발광 제어 신호들(EM1, EM2,.., EMN)은 상기 제1 및 제2 디밍 클럭 신호들(D_CLK1, D_CLK2)의 지연만큼 펄스 폭을 조절할 수 있다.
예를 들면, 표시 패널이 400 개의 수평 라인으로 이루어질 경우, 상기 제1 및 제2 디밍 클럭 신호들(D_CLK1, D_CLK2) 사이가 1 수평 주기(1H) 만큼의 지연을 가질 경우 휘도는 400 단계로 조절 가능할 수 있다. 따라서, 휘도 조절을 미세하게 조절할 수 있다.
도 4는 도 3에 도시된 회로 스테이지에 대한 회로도이다.
도 3 및 도 4를 참조하면, 각 회로 스테이지는 입력 단자(IN), 제1 클럭 단자(CT1), 제2 클럭 단자(CT2), 제1 디밍 클럭 단자(DCT1), 제2 디밍 클럭 단자(DCT2), 제1 구동 전압 단자(VT1), 제2 구동 전압 단자(VT2) 및 출력 단자(OT)를 포함한다.
상기 입력 단자(IN)는 캐리 신호를 수신한다. 상기 캐리 신호는 개시 신호 또는 이전 회로 스테이지의 출력 신호일 수 있다.
상기 제1 클럭 단자(CT1)는 제1 클럭 신호를 수신한다.
상기 제2 클럭 단자(CT2)는 상기 제1 클럭 신호로부터 지연된 제2 클럭 신호를 수신한다.
상기 제1 디밍 클럭 단자(DCT1)는 제1 디밍 클럭 신호를 수신한다.
상기 제2 디밍 클럭 단자(DCT2)는 상기 제1 디밍 클럭 신호로부터 지연(DD)된 제2 디밍 클럭 신호를 수신한다.
상기 제1 구동 전압 단자(VT1)는 제1 구동 전압(VGH)를 수신한다.
상기 제2 구동 전압 단자(VT2)는 제2 구동 전압(VGL)을 수신한다.
상기 출력 단자(OT)는 출력 신호, 즉 발광 제어 신호를 출력한다.
예를 들면, 제1 회로 스테이지(CS1)의 경우, 입력 단자(IN)는 캐리 신호인 개시 신호(FLM)을 수신하고, 제1 클럭 단자(CT1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 제2 클럭 신호(CLK2)를 수신하고, 제1 디밍 클럭 단자(DCT1)는 제1 디밍 클럭 신호(D_CLK1)를 수신하고, 제2 디밍 클럭 단자(DCT2)는 제2 디밍 클럭 신호(D_CLK2)를 수신하고, 제1 구동 전압 단자(VT1)는 제1 구동 전압(VGH)를 수신하고, 제2 구동 전압 단자(VT2)는 제2 구동 전압(VGL)을 수신하고, 출력 단자(OT)는 제1 발광 제어 신호(EM1)을 출력한다.
제2 회로 스테이지(CS2)의 경우, 입력 단자(IN)는 캐리 신호인 이전 회로 스테이지인 제1 회로 스테이지(CS1)의 상기 제1 발광 제어 신호(EM1)를 수신하고, 제1 클럭 단자(CT1)는 제2 클럭 신호(CLK2)를 수신하고, 제2 클럭 단자(CT2)는 제1 클럭 신호(CLK1)를 수신하고, 제1 디밍 클럭 단자(DCT1)는 제2 디밍 클럭 신호(D_CLK2)를 수신하고, 제2 디밍 클럭 단자(DCT2)는 제1 디밍 클럭 신호(D_CLK1)를 수신하고, 제1 구동 전압 단자(VT1)는 제1 구동 전압(VGH)를 수신하고, 제2 구동 전압 단자(VT2)는 제2 구동 전압(VGL)을 수신하고, 출력 단자(OT)는 제2 발광 제어 신호(EM2)를 출력한다.
이와 같은 방식으로, 홀수 번째 회로 스테이지의 경우, 제1 클럭 단자(CT1)는 제1 클럭 신호(CLK1)를 수신하고, 제2 클럭 단자(CT2)는 제2 클럭 신호(CLK2)를 수신하고, 제1 디밍 클럭 단자(DCT1)는 제1 디밍 클럭 신호(D_CLK1)를 수신하고, 제2 디밍 클럭 단자(DCT2)는 제2 디밍 클럭 신호(D_CLK2)를 수신한다. 짝수 번째 회로 스테이지의 경우, 제1 클럭 단자(CT1)는 제2 클럭 신호(CLK2)를 수신하고, 제2 클럭 단자(CT2)는 제1 클럭 신호(CLK1)를 수신하고, 제1 디밍 클럭 단자(DCT1)는 제2 디밍 클럭 신호(D_CLK2)를 수신하고, 제2 디밍 클럭 단자(DCT2)는 제1 디밍 클럭 신호(D_CLK1)를 수신한다.
이하에서는 제1 회로 스테이지(CS1)를 예로서 상기 발광 구동부의 회로 스테이지를 설명한다.
상기 제1 회로 스테이지(CS1)는 제1 신호 생성부(151), 제2 신호 생성부(152), 풀업부(153), 풀업 제어부(154), 풀다운부(155), 제1 풀다운 제어부(156) 및 제2 풀다운 제어부(157)를 포함한다.
상기 제1 신호 생성부(151)는 제1 트랜지스터(M1), 제2 트랜지스터(M2), 제3 트랜지스터(M3) 및 제4 커패시터(C4)를 포함한다.
상기 제1 신호 생성부(151)는 상기 입력 단자(IN)에 수신된 캐리 신호인 개시 신호 및 제2 클럭 단자(CT2)에 수신된 제2 클럭 신호(CLK2)에 기초하여 제1 노드(SR_Q) 및 제2 노드(SR_QB)의 신호를 생성한다.
상기 제1 트랜지스터(M1)는 상기 제2 클럭 단자(CT2)와 연결된 제어전극, 입력 단자(IN)와 연결된 입력 전극 및 제1 노드(SR_Q)와 연결된 출력 전극을 포함한다.
상기 제2 트랜지스터(M2)는 제1 노드(SR_Q)와 연결된 제어 전극, 상기 제2 클럭 단자(CT2)와 연결된 입력 전극 및 제2 노드(SR_QB)에 연결된 출력 전극을 포함한다.
상기 제3 트랜지스터(M3)는 상기 제2 클럭 단자(CT2)와 연결된 제어 전극, 제2 구동 전압 단자(VT2)와 연결된 입력 전극 및 제2 노드(SR_QB)에 연결된 출력 전극을 포함한다.
상기 제4 커패시터(C4)는 상기 제1 노드(SR_Q)에 연결된 제1 전극과 상기 제1 구동 전압 단자(VT1)에 연결된 제2 전극을 포함하고, 상기 제1 노드(SR_Q)에 인가된 전압을 유지한다.
상기 제2 신호 생성부(152)는 제4 트랜지스터(M4), 제5 트랜지스터(M5) 및 제2 커패시터(C2)를 포함한다.
상기 제2 신호 생성부(152)는 상기 제2 노드(SR_QB)의 신호 및 상기 제1 클럭 단자(CT1)에 수신된 제1 클럭 신호(CLK1)에 기초하여 제3 노드(QB)의 신호를 생성한다.
상기 제4 트랜지스터(M4)는 제2 노드(SR_QB)에 연결된 제어 전극, 제1 클럭 단자(CT1)에 연결된 입력 전극 및 제2 커패시터(C1)의 제1 전극에 연결된 출력 전극을 포함한다.
상기 제5 트랜지스터(M5)는 제1 클럭 단자(CT1)에 연결된 제어 전극, 제2 커패시터(C2)의 제2 전극에 연결된 입력 전극 및 제3 노드(QB)에 연결된 출력 전극을 포함한다.
상기 제2 커패시터(C2)는 상기 제2 노드(SR_QB)에 연결된 제1 전극과 상기 제4 및 제5 트랜지스터들(M4, M5)에 연결된 제2 전극을 포함하고, 상기 제2 노드(SR_QB)에 인가된 전압을 유지한다.
상기 풀업부(153)는 제11 트랜지스터(M11) 및 제3 커패시터(C3)를 포함한다.
상기 풀업부(153)는 상기 제3 노드(QB)의 신호에 기초하여 출력 신호인 제1 발광 제어 신호를 하이 전압(H)으로 풀업한다. 상기 풀업부(153)는 상기 제1 발광 제어 신호(EM1)의 라이징 구간을 제어한다.
상기 제11 트랜지스터(M11)는 상기 제3 노드(QB)에 연결된 제어 전극, 제1 구동 전압 단자(VT1)에 연결된 입력 전극 및 출력 단자(OT)에 연결된 출력 전극을 포함한다.
상기 제3 커패시터(C3)는 상기 제1 노드(SR_Q)에 연결된 제1 전극과 상기 제3 노드(QB)에 연결된 제2 전극을 포함하고, 상기 제3 노드(QB)에 인가된 전압을 유지한다.
상기 풀업 제어부(154)는 제7 트랜지스터(M7)를 포함한다.
상기 풀업 제어부(154)는 제4 노드(Q)의 신호에 기초하여 상기 제3 노드(QB)의 신호를 제어한다. 즉, 상기 풀업 제어부(154)는 상기 풀업부(153)의 제어단인 제3 노드(QB)를 제어한다.
상기 제7 트랜지스터(M7)는 제4 노드(Q)에 연결된 제어 전극, 제1 구동 전압 단자(VT1)에 연결된 입력 전극 및 제3 노드(QB)에 연결된 출력 전극을 포함한다.
상기 풀다운부(155)는 제12 트랜지스터(M12)를 포함한다.
상기 풀다운부(155)는 상기 제4 노드(Q)의 신호에 기초하여 출력 신호인 제1 발광 제어 신호를 로우 전압(L)으로 풀다운한다. 상기 풀다운부(155)는 상기 제1 발광 제어 신호(EM1)의 폴링 구간을 제어한다.
상기 제12 트랜지스터(M12)는 제4 노드(Q)에 연결된 제어 전극, 제2 구동 전압 단자(VT2)에 연결된 입력 전극 및 출력 단자(OT)에 연결된 출력 전극을 포함한다.
상기 제1 풀다운 제어부(156)는 제8 트랜지스터(M8), 제9 트랜지스터(M9), 제10 트랜지스터(M10) 및 제1 커패시터(C1)를 포함한다.
상기 제1 풀다운 제어부(156)는 제1 디밍 클럭 단자(DCT1) 및 제2 디밍 클럭 단자(DCT2)에 수신된 서로 지연(DD)된 제1 및 제2 디밍 클럭 신호들(D_CLK1, D_CLK2)에 기초하여 상기 제4 노드(Q)의 신호를 제어한다. 상기 제1 풀다운 제어부(156)는 상기 풀다운부(155)의 제어단인 제4 노드(Q)를 제어한다.
상기 제8 트랜지스터(M8)는 제2 디밍 클럭 단자(DCT1)과 연결된 제어 전극, 입력 단자(IN)와 연결된 입력 전극 및 제4 노드(Q)와 연결된 출력 전극을 포함한다.
상기 제9 트랜지스터(M9)는 제3 노드(QB)에 연결된 제어 전극, 제1 구동 전압 단자(VT1)와 연결된 입력 전극 및 제1 커패시터(C1)의 제2 전극에 연결된 출력 전극을 포함한다.
상기 제10 트랜지스터(M10)는 제4 노드(Q)에 연결된 제어 전극, 상기제1 디밍 클럭 단자(DCT1)에 연결된 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함한다.
제1 커패시터(C1)는 제4 노드(Q)에 연결된 제1 전극 및 제9 및 제10 트랜지스터들(M9, M10)에 연결된 제2 전극을 포함하고, 상기 제4 노드(Q)에 인가된 전압을 유지한다.
또는, 상기 제1 풀다운 제어부(156)는 제5 커패시터(C5)를 더 포함할 수 있다.
상기 제5 커패시터(C5)는 제1 구동 전압 단자(VT1)에 연결된 제1 전극과 상기 제1 커패시터(C1)의 제2 전극에 연결된 제2 전극을 포함한다. 상기 제5 커패시터(C5)는 상기 제4 노드(Q)의 전압을 더욱 안정적으로 유지할 수 있다.
상기 제2 풀다운 제어부(157)는 제6 트랜지스터(M6)를 포함한다.
상기 제2 풀다운 제어부(157)는 상기 제3 노드(QB)의 신호에 기초하여 제4 노드(Q)의 신호를 제어한다. 즉, 상기 제2 풀다운 제어부(157)는 상기 풀다운부(155)의 제어단인 제4 노드(Q)를 제어한다.
상기 제6 트랜지스터(M6)는 제3 노드(QB)에 연결된 제어 전극, 제1 구동 전압 단자(VT1)에 연결된 입력 전극 및 제4 노드(Q)에 연결된 출력 전극을 포함한다.
도 5는 도 4에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 파형도이다. 도 6a 및 도 6b는 도 4에 도시된 회로 스테이지의 구동 방법을 설명하기 위한 개념도이다.
도 4 내지 도 6b를 참조하면, 제1 구간(t1)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 로우 전압(L), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 되고, 개시 신호(FLM)의 로우 전압(L)을 제1 노드(SR_Q)에 인가한다. 제1 노드(SR_Q)는 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(M3)는 제2 구동 전압(VGL)의 로우 전압(L)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 응답하여 턴-온 되고 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 하이 전압(H)을 제1 커패시터(C1)에 인가한다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제12 트랜지스터(T12)는 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 인가한다. 이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제2 구간(t1)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제2 트랜지스터(M2)는 제2 클럭 신호(CLK2)의 하이 전압(H)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 하이 전압(H)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 하이 전압(H)에 응답하여 턴-오프 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 하이 전압(H)을 제1 커패시터(C1)에 인가한다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제12 트랜지스터(T12)는 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 인가한다. 이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제3 구간(t3)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 로우 전압(L), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 로우 전압(L), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제2 트랜지스터(M2)는 제2 클럭 신호(CLK2)의 하이 전압(H)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 하이 전압(H)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 하이 전압(H)에 의해 턴-오프 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 로우 전압(L)을 제1 커패시터(C1)에 인가한다. 이때, 상기 제4 노드(Q)는 상기 제1 커패시터(C1)의 커플링에 의해 상기 제1 디밍 클럭 신호(D_CLK1)의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 상기 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(VL)로 떨어진다. 상기 제4 노드(Q)는 부스팅 전압(VL)을 갖는다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 부스팅 전압(VL)에 응답하여 턴-온 된다. 제12 트랜지스터(T12)는 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 인가한다. 이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 로우 전압을 출력한다.
제4 구간(t4)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 로우 전압(L), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK2)의 하이 전압(H)에 의해 턴-오프 된다. 제2 트랜지스터(M2)는 제2 클럭 신호(CLK2)의 하이 전압(H)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 하이 전압(H)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 하이 전압(H)에 의해 턴-오프 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 하이 전압(H)을 제1 커패시터(C1)에 인가한다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제12 트랜지스터(T12)는 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 인가한다. 이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제5 구간(t5)은 앞서 설명된 제2 구간(t2)과 실질적으로 동일하게 구동된다. 이에 따라서, 상기 제1 노드(SR_Q)는 로우 전압(L)을 갖고, 제2 노드(SR_QB)는 하이 전압(H)을 갖고, 제3 노드(QB)는 하이 전압(H)을 갖고, 상기 제4 노드(Q)는 로우 전압(L)을 갖는다. 이에 따라서, 상기 제6 구간(t5)에 상기 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제6 구간(t6)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 로우 전압(L), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 로우 전압(L)을 갖는다.
상기 제1 트랜지스터(M1)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 되고, 개시 신호(FLM)의 하이 전압(H)을 제1 노드(SR_Q)에 인가한다. 제1 노드(SR_Q)는 하이 전압(H)을 갖는다. 제1 노드(SR_Q)는 하이 전압(H)은 제4 커패시터(C4)에 인가된다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 되고, 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(M3)는 제2 구동 전압(VGL)의 로우 전압(L)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 의해 턴-온 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 로우 전압(L)에 의해 제8 트랜지스터(M8)는 턴-온 되고, 제8 트랜지스터(M8)는 개시 신호의 하이 전압(H)을 제4 노드(Q)에 인가한다. 제4 노드(Q)는 하이 전압(H)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 상기 제3 노드(QB)는 제3 커패시터(C3)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 이전 전압인 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제7 구간(t7)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 로우 전압(L), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 되고, 개시 신호(FLM)의 하이 전압(H)을 제1 노드(SR_Q)에 인가한다. 제1 노드(SR_Q)는 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 되고, 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 제2 구동 전압(VGL)의 로우 전압(L)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 의해 턴-온 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 된다. 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 하이 전압(H)을 갖는다. 또한, 제5 커패시터(C5)가 추가될 경우 상기 제4 노드(Q)의 하이 전압이 더욱 안정적으로 유지될 수 있다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 상기 제3 노드(QB)는 제3 커패시터(C3)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 이전 전압인 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제8 구간(t8)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 된다. 제2 노드(SR_QB)는 제2 커패시터(C2)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 의해 턴-온 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 된다. 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 하이 전압(H)을 갖는다. 또한, 제5 커패시터(C5)가 추가될 경우 상기 제4 노드(Q)의 하이 전압이 더욱 안정적으로 유지될 수 있다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 상기 제3 노드(QB)는 제3 커패시터(C3)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 이전 전압인 제1 발광 제어 신호(EM1)의 제1 로우 전압(L1)을 출력한다.
제9 구간(t9)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 로우 전압(L), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 로우 전압(L), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 된다. 제2 노드(SR_QB)는 제2 커패시터(C2)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 의해 턴-온되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다.
상기 제2 노드(SR_QB)는 제2 커패시터(C2)의 커플링에 의해 상기 제1 클럭 신호(CLK1)의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 상기 로우 전압(L) 보다 낮은 레벨은 부스팅 전압(VL)을 갖는다.
제4 트랜지스터(M4)는 상기 제2 노드(SR_QB)의 부스팅 전압(VL)에 의해 턴-온 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다. 제4 및 제5 트랜지스터들(M4, M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)을 제3 노드(QB)에 인가한다. 제3 노드(QB)는 로우 전압(L)을 갖는다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 된다.
제6 트랜지스터(M6)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제4 노드(Q)에 인가한다. 제4 노드(Q)는 하이 전압(H)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제1 커패시터(C1)에 인가한다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 제1 구동 전압(VGH)의 하이 전압(H)을 제1 발광 제어 신호(EM1)의 하이 전압(H)으로 출력한다.
제10 구간(t10)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 로우 전압(L), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK2)의 하이 전압에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 되고, 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 된다. 제2 노드(SR_QB)는 제2 커패시터(C2)에 의해 이전 전압인 부스팅 전압(VL)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 부스팅 전압(VL)에 응답하여 턴-온 되고 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다. 상기 제4 및 제5 트랜지스터들(M4, M5)는 제3 노드(QB)에 로우 전압(L)을 인가한다. 제3 노드(QB)는 로우 전압(L)을 갖는다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압에 의해 제8 트랜지스터(M8)는 턴-오프 된다.
제6 트랜지스터(M6)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제4 노드(Q)에 인가한다. 제4 노드(Q)는 하이 전압(H)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압을 제1 커패시터(C1)에 인가한다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 제1 구동 전압(VGH)의 하이 전압(H)을 제1 발광 제어 신호(EM1)의 하이 전압(H)으로 출력한다.
제11 구간(t11)에서, 개시 신호(FLM)은 하이 전압(H), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전전압인 하이 전압(H)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 하이 전압(H)에 의해 턴-오프 된다. 제2 노드(SR_QB)는 제2 커패시터(C2)에 의해 이전전압인 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 의해 턴-온되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 된다. 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전전압인 하이 전압(H)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 상기 제3 노드(QB)는 제3 커패시터(C3)에 의해 이전전압인 로우 전압(L)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압(H)을 제4 노드(Q)에 인가한다. 제4 노드(Q)는 하이 전압(H)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제1 구동 전압(VGH)의 하이 전압을 제1 커패시터(C1)에 인가한다.
제10 트랜지스터(M10)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 로우 전압(L)에 의해 턴-온 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 하이 전압(H)에 의해 턴-오프 된다. 이에 따라서, 출력 단자(OT)는 제1 구동 전압(VGH)의 하이 전압(H)을 제1 발광 제어 신호(EM1)의 하이 전압(H)으로 출력한다.
제12 구간(t12)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 로우 전압(L), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 로우 전압(L)을 갖는다.
상기 제1 트랜지스터(M1)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 되고, 개시 신호(FLM)의 로우 전압(L)을 제1 노드(SR_Q)에 인가한다. 제1 노드(SR_Q)는 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(M3)는 제2 구동 전압(VGL)의 로우 전압(L)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 응답하여 턴-온 되고 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 로우 전압(L)에 의해 제8 트랜지스터(M8)는 턴-온 되고, 제8 트랜지스터(M8)는 제4 노드(Q)에 개시 신호의 로우 전압(L)을 인가한다. 제4 노드(Q)는 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 하이 전압(H)이 제1 커패시터(C1)에 인가된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다.
PMOS 트랜지스터 구성상 게이트 전압, 즉, 제4 노드(Q)의 로우 전압(L)이 충분히 낮은 레벨, 예컨데, 부스팅 레벨이 아니므로 제12 트랜지스터(M2)가 완전히 턴-온 되지 못하여 제12 트랜지스터(M2)의 문턱 전압에 의해 로우 전압(L)이 깎여 출력된다. 이에 따라서, 제12 트랜지스터(M2)의 출력 전압, 즉, 출력 단자(OT)의 전압이 로우 전압(L) 보다 높은 중간전압(MV)을 갖는다.
이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 중간전압(MV)을 출력한다.
제13 구간(t13)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 하이 전압(H), 제2 클럭 신호(CLK2)는 로우 전압(L), 제1 디밍 클럭 신호(D_CLK1)는 하이 전압(H), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 되고, 개시 신호(FLM)의 로우 전압(L)을 제1 노드(SR_Q)에 인가한다. 제1 노드(SR_Q)는 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 로우 전압(L)에 응답하여 턴-온 된다. 제3 트랜지스터(M3)는 제2 구동 전압(VGL)의 로우 전압(L)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 로우 전압(L)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 로우 전압(L)에 응답하여 턴-온 되고 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 하이 전압(H)에 의해 턴-오프 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 하이 전압(H)이 제1 커패시터(C1)에 인가된다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다.
이때, 제4 노드(Q)의 로우 전압(L)이 충분히 낮은 레벨, 예컨데, 부스팅 레벨이 아니므로 제12 트랜지스터(M2)가 완전히 턴-온 되지 못하여 제12 트랜지스터(M2)의 문턱 전압에 의해 로우 전압(L)이 깎여 출력된다. 이에 따라서, 제12 트랜지스터(M2)의 출력 전압, 즉, 출력 단자(OT)의 전압이 로우 전압(L) 보다 높은 중간전압(MV)을 갖는다.
이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 중간전압(MV)을 출력한다.
제14 구간(t14)에서, 개시 신호(FLM)은 로우 전압(L), 제1 클럭 신호(CLK1)은 로우 전압(L), 제2 클럭 신호(CLK2)는 하이 전압(H), 제1 디밍 클럭 신호(D_CLK1)는 로우 전압(L), 제2 디밍 클럭 신호(D_CLK2)는 하이 전압(H)을 갖는다.
상기 제1 트랜지스터(M1) 및 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제1 노드(SR_Q)는 제4 커패시터(C4)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제2 트랜지스터(M2)는 제1 노드(SR_Q)의 로우 전압(L)에 응답하여 턴-온 되고 제3 트랜지스터(M3)는 제2 클럭 신호(CLK)의 하이 전압(H)에 의해 턴-오프 된다. 제2 트랜지스터(M2)는 제2 클럭 신호(CLK2)의 하이 전압(H)을 제2 노드(SR_QB)에 인가한다. 제2 노드(SR_QB)는 하이 전압(H)을 갖는다.
제4 트랜지스터(M4)는 제2 노드(SR_QB)의 하이 전압(H)에 의해 턴-오프 되고, 제5 트랜지스터(M5)는 제1 클럭 신호(CLK1)의 로우 전압(L)에 의해 턴-온 된다.
제2 디밍 클럭 신호(D_CLK2)의 하이 전압(H)에 의해 제8 트랜지스터(M8)는 턴-오프 되고, 제4 노드(Q)는 제1 커패시터(C1)에 의해 이전 전압인 로우 전압(L)을 갖는다.
제7 트랜지스터(M7)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 된다. 제7 트랜지스터(M7)는 제1 구동 전압(VGH)의 하이 전압(H)을 상기 제3 노드(QB)에 인가한다. 상기 제3 노드(QB)는 하이 전압(H)을 갖는다.
제6 트랜지스터(M6)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제9 트랜지스터(M9)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 된다.
제10 트랜지스터(M10)는 제4 노드(Q)의 로우 전압(L)에 응답하여 턴-온 되고 제1 디밍 클럭 신호(D_CLK1)의 로우 전압(L)을 제1 커패시터(C1)에 인가한다.
상기 제4 노드(Q)는 제1 커패시터(C1)의 커플링에 의해 상기 제1 디밍 클럭 신호(D_CLK1)의 전위 변화량만큼 부트 스트랩(Boot Strap)되어 상기 로우 전압(L) 보다 낮은 레벨의 부스팅 전압(VL)을 갖는다.
제11 트랜지스터(T11)는 제3 노드(QB)의 하이 전압(H)에 의해 턴-오프 되고, 제12 트랜지스터(T12)는 제4 노드(Q)의 부스팅 전압(VL)에 응답하여 턴-온 된다.
제12 트랜지스터(T12)는 제2 구동 전압(VGL)의 로우 전압(L)을 출력 단자(OT)에 인가한다. 이에 따라서, 출력 단자(OT)는 제1 발광 제어 신호(EM1)의 로우 전압(L)을 출력한다.
이상의 실시예에 따르면, 발광 제어 신호를 생성하는 발광 구동부에 발광 신호의 폴링 구간을 제어하기 위한 서로 지연을 갖는 복수의 디밍 클럭 신호들을 제공한다. 이에 따라서, 상기 발광 제어 신호의 펄스 폭은 상기 디밍 클럭 신호들 간의 지연에 대응하여 조절할 수 있으므로 표시 패널의 휘도를 조절할 수 있다.
본 발명은 표시 장치 및 이를 포함하는 다양한 장치 및 시스템에 적용될 수 있다. 따라서 본 발명은 휴대폰, 스마트 폰, PDA, PMP, 디지털 카메라, 캠코더, PC, 서버 컴퓨터, 워크스테이션, 노트북, 디지털 TV, 셋-탑 박스, 음악 재생기, 휴대용 게임 콘솔, 네비게이션 시스템, 스마트 카드, 프린터 등과 같은 다양한 전자 기기에 유용하게 이용될 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 것이다.

Claims (20)

  1. 복수의 발광 제어 신호들을 순차적으로 출력하고, 종속적으로 연결된 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는
    캐리 신호 및 제2 클럭 신호에 기초하여 제1 노드 및 제2 노드의 신호들을 생성하는 제1 신호 생성부;
    상기 제2 클럭 신호와 지연된 제1 클럭 신호, 및 상기 제1 및 제2 노드의 신호들에 기초하여 제3 노드의 신호를 생성하는 제2 신호 생성부;
    상기 제3 노드의 신호에 기초하여 발광 제어 신호를 제1 구동 전압으로 풀업하는 풀업부;
    제4 노드의 신호에 기초하여 상기 제3 노드의 신호를 제어하는 풀업제어부;
    상기 제4 노드의 신호에 기초하여 상기 발광 제어 신호를 상기 제1 구동 전압보다 낮은 레벨의 제2 구동 전압으로 풀다운하는 풀다운부; 및
    제1 디밍 클럭 신호 및 상기 제1 디밍 클럭 신호와 지연된 제2 디밍클럭 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제1 풀다운 제어부를 포함하고,
    상기 발광 제어 신호들의 레벨은 상기 제1 디밍 클럭 신호 및 상기 제2 디밍 클럭 신호에 기초하여 폴링 구간에서 점진적으로 조절되는 것을 특징으로 하는 발광 구동부.
  2. 제 1 항에 있어서, 상기 회로 스테이지는
    상기 제3 노드의 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제2 풀다운 제어부를 더 포함하는 발광 구동부.
  3. 제 1 항에 있어서, 상기 제1 및 제2 디밍 클럭 신호들은 2 수평 주기에 대응하는 반복 주기를 갖고,
    상기 제1 및 제2 클럭 신호들의 펄스 폭 보다 큰 펄스 폭을 갖는 것을 특징으로 하는 발광 구동부.
  4. 제 1 항에 있어서, 상기 제1 풀다운 제어부는
    상기 제2 디밍 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제4 노드와 연결된 출력 전극을 포함하는 제8 트랜지스터
    상기 제4 노드에 연결된 제1 전극을 포함하는 제1 커패시터;
    상기 제3 노드와 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제9 트랜지스터; 및
    상기 제4 노드와 연결된 제어 전극, 상기 제1 디밍 클럭 신호를 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제10 트랜지스터를 포함하는 발광 구동부.
  5. 제 4 항에 있어서, 상기 제1 풀다운 제어부는
    상기 제1 구동 전압을 수신하는 제1 전극과 상기 제1 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제5 커패시터를 더 포함하는 발광 구동부.
  6. 제 1 항에 있어서, 상기 제1 신호 생성부는
    상기 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터;
    상기 제2 클럭 신호를 수신하는 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 노드에 연결된 제1 전극 및 상기 제1 구동 전압을 수신하는 제2 전극을 포함하는 제1 커패시터를 포함하는 발광 구동부.
  7. 제 1 항에 있어서, 상기 제2 신호 생성부는
    제2 커패시터;
    상기 제2 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 입력 전극 및 상기 제2 커패시터의 제1 전극에 연결된 제4 트랜지스터; 및
    상기 제1 클럭 신호를 수신하는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결된 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제5 트랜지스터를 포함하는 발광 구동부.
  8. 제 1 항에 있어서, 상기 풀다운부는 상기 제4 노드에 연결된 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 출력 단자에 연결된 출력 전극을 포함하는 제12 트랜지스터를 포함하는 것을 특징으로 하는 발광 구동부.
  9. 제 1 항에 있어서, 상기 풀업부는
    상기 제3 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 발광 제어 신호를 출력하는 출력 단자에 연결된 출력 전극을 포함하는 제11 트랜지스터; 및
    상기 제1 구동 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제3 커패시터를 포함하는 발광 구동부.
  10. 제 1 항에 있어서, 상기 풀업 제어부는
    상기 제4 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제7 트랜지스터를 포함하는 발광 구동부.
  11. 유기 발광 다이오드 및 상기 유기 발광 다이오드를 구동하는 발광 제어 트랜지스터를 포함하는 화소를 포함하는 표시 패널;
    제1 클럭 신호, 상기 제1 클럭 신호에 지연된 제2 클럭 신호, 제1 디밍 클럭 신호 및 상기 제1 디밍 클럭 신호에 지연된 제2 디밍 클럭 신호를 생성하는 타이밍 컨트롤러;
    상기 발광 제어 트랜지스터에 발광 제어 신호를 출력하고, 상기 제1 및 제2 클럭 신호들에 기초하여 상기 발광 제어 신호의 라이징 구간을 제어하고, 상기 제1 및 제2 디밍 클럭 신호들에 기초하여 상기 발광 제어 신호의 폴링 구간을 제어하는 발광 구동부를 포함하고,
    상기 발광 구동부는 종속적으로 연결된 복수의 회로 스테이지들을 포함하고, 각 회로 스테이지는
    캐리 신호 및 상기 제2 클럭 신호에 기초하여 제1 노드 및 제2 노드의 신호들을 생성하는 제1 신호 생성부;
    상기 제1 클럭 신호, 및 상기 제1 및 2 노드의 신호들에 기초하여 제3 노드의 신호를 생성하는 제2 신호 생성부;
    상기 제3 노드의 신호에 기초하여 발광 제어 신호를 제1 구동 전압으로 풀업하는 풀업부;
    제4 노드의 신호에 기초하여 상기 제3 노드의 신호를 제어하는 풀업제어부;
    상기 제4 노드의 신호에 기초하여 상기 발광 제어 신호를 상기 제1 구동 전압보다 낮은 레벨의 제2 구동 전압으로 풀다운하는 풀다운부; 및
    상기 제1 및 제2 디밍 클럭 신호들에 기초하여 상기 제4 노드의 신호를 제어하는 제1 풀다운 제어부를 포함하고,
    상기 발광 제어 신호의 레벨은 상기 제1 디밍 클럭 신호 및 상기 제2 디밍 클럭 신호에 기초하여 상기 폴링 구간에서 점진적으로 조절되는 것을 특징으로 하는 표시 장치.
  12. 제 11 항에 있어서, 상기 회로 스테이지는
    상기 제3 노드의 신호에 기초하여 상기 제4 노드의 신호를 제어하는 제2 풀다운 제어부를 더 포함하는 표시 장치.
  13. 제 11 항에 있어서, 상기 제1 및 제2 디밍 클럭 신호들은 2 수평 주기에 대응하는 반복 주기를 갖고,
    상기 제1 및 제2 클럭 신호들의 펄스 폭 보다 큰 펄스 폭을 갖는 것을 특징으로 하는 표시 장치.
  14. 제 11 항에 있어서, 상기 제1 풀다운 제어부는
    상기 제2 디밍 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제4 노드와 연결된 출력 전극을 포함하는 제8 트랜지스터;
    상기 제4 노드에 연결된 제1 전극을 포함하는 제1 커패시터;
    상기 제3 노드와 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제9 트랜지스터; 및
    상기 제4 노드와 연결된 제어 전극, 상기 제1 디밍 클럭 신호를 수신하는 입력 전극 및 상기 제1 커패시터의 제2 전극에 연결된 출력 전극을 포함하는 제10 트랜지스터를 포함하는 표시 장치.
  15. 제 14 항에 있어서, 상기 제1 풀다운 제어부는
    상기 제1 구동 전압을 수신하는 제1 전극과 상기 제1 커패시터의 제2 전극에 연결된 제2 전극을 포함하는 제5 커패시터를 더 포함하는 표시 장치.
  16. 제 11 항에 있어서, 상기 제1 신호 생성부는
    상기 제2 클럭 신호를 수신하는 제어 전극, 상기 캐리 신호를 수신하는 입력 전극 및 상기 제1 노드에 연결된 출력 전극을 포함하는 제1 트랜지스터;
    상기 제1 노드에 연결된 제어 전극, 상기 제2 클럭 신호를 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제2 트랜지스터;
    상기 제2 클럭 신호를 수신하는 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 상기 제2 노드와 연결된 출력 전극을 포함하는 제3 트랜지스터; 및
    상기 제1 노드에 연결된 제1 전극 및 상기 제1 구동 전압을 수신하는 제2 전극을 포함하는 제1 커패시터를 포함하는 표시 장치.
  17. 제 11 항에 있어서, 상기 제2 신호 생성부는
    제2 커패시터;
    상기 제2 노드에 연결된 제어 전극, 상기 제1 클럭 신호를 수신하는 입력 전극 및 상기 제2 커패시터의 제1 전극에 연결된 제4 트랜지스터; 및
    상기 제1 클럭 신호를 수신하는 제어 전극, 상기 제2 커패시터의 제2 전극에 연결된 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제5 트랜지스터를 포함하는 표시 장치.
  18. 제 11 항에 있어서, 상기 풀다운부는 상기 제4 노드에 연결된 제어 전극, 상기 제2 구동 전압을 수신하는 입력 전극 및 출력 단자에 연결된 출력 전극을 포함하는 제12 트랜지스터를 포함하는 것을 특징으로 하는 표시 장치.
  19. 제 11 항에 있어서, 상기 풀업부는
    상기 제3 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 발광 제어 신호를 출력하는 출력 단자에 연결된 출력 전극을 포함하는 제11 트랜지스터; 및
    상기 제1 구동 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제3 커패시터를 포함하는 표시 장치.
  20. 제 11 항에 있어서, 상기 풀업 제어부는
    상기 제4 노드에 연결된 제어 전극, 상기 제1 구동 전압을 수신하는 입력 전극 및 상기 제3 노드에 연결된 출력 전극을 포함하는 제7 트랜지스터를 포함하는 표시 장치.
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20180096843A (ko) * 2017-02-20 2018-08-30 삼성디스플레이 주식회사 스테이지 회로 및 이를 이용한 주사 구동부
CN109427285B (zh) * 2017-08-31 2022-06-24 乐金显示有限公司 选通驱动电路和使用该选通驱动电路的电致发光显示器
CN107657918B (zh) * 2017-09-29 2019-10-01 上海天马微电子有限公司 发光控制信号生成电路、其驱动方法及装置
CN108389544B (zh) 2018-03-23 2021-05-04 上海天马有机发光显示技术有限公司 发射控制器及其控制方法、显示装置
CN108564914B (zh) * 2018-04-24 2021-08-17 京东方科技集团股份有限公司 移位寄存器单元、驱动方法、栅极驱动电路和显示装置
KR102568163B1 (ko) * 2018-12-21 2023-08-18 엘지디스플레이 주식회사 발광신호 발생회로부 및 이를 포함하는 발광표시장치
KR102617178B1 (ko) 2018-12-28 2023-12-27 삼성디스플레이 주식회사 광원 장치, 이를 포함하는 표시 장치 및 광원 장치의 휘도 편차 보상 방법
KR102669165B1 (ko) * 2019-11-05 2024-05-28 삼성디스플레이 주식회사 발광 제어 구동부 및 이를 포함하는 표시 장치
KR20210081507A (ko) * 2019-12-23 2021-07-02 삼성디스플레이 주식회사 발광 구동부 및 이를 포함하는 표시 장치
CN114097020B (zh) * 2020-04-30 2024-03-15 京东方科技集团股份有限公司 移位寄存器、栅极驱动电路和栅极驱动方法
CN113689824B (zh) * 2021-09-06 2022-12-23 深圳市华星光电半导体显示技术有限公司 发射控制驱动器和显示装置
KR20230064697A (ko) * 2021-11-03 2023-05-11 삼성디스플레이 주식회사 발광제어구동부
CN114241971B (zh) * 2021-12-23 2023-07-21 合肥京东方光电科技有限公司 驱动电路和显示装置
CN115881038B (zh) 2023-03-03 2023-06-09 惠科股份有限公司 发光驱动电路、时序控制方法和显示面板

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120081409A1 (en) * 2010-09-30 2012-04-05 Samsung Mobile Display Co. Ltd. Driver and display device including the same
US20140055444A1 (en) * 2012-08-21 2014-02-27 Hwan Soo JANG Emission control driver and organic light emitting display device having the same

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101923718B1 (ko) 2011-12-26 2018-11-29 엘지디스플레이 주식회사 발광제어 드라이버 및 그를 포함한 유기발광 표시장치

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20120081409A1 (en) * 2010-09-30 2012-04-05 Samsung Mobile Display Co. Ltd. Driver and display device including the same
US20140055444A1 (en) * 2012-08-21 2014-02-27 Hwan Soo JANG Emission control driver and organic light emitting display device having the same

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