KR102581503B1 - 상변화 메모리 장치 및 이의 제조 방법 - Google Patents

상변화 메모리 장치 및 이의 제조 방법 Download PDF

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Abstract

본 발명에 의하면, 전극, 전극 상에 위치하는 제1 레이어, 및 제1 레이어 상에 위치하는 제2 레이어를 포함하고, 제1 레이어는 국소적으로 형성된 상변화 물질 영역을 포함하는 것인, 상변화 메모리를 제공할 수 있다.

Description

상변화 메모리 장치 및 이의 제조 방법{PHASE CHANGE RAM DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 상변화 메모리(PRAM 또는 PCRAM, Phase Change RAM) 장치 및 이의 제조 방법에 관한 것이다. 보다 구체적으로, 본 발명은 전극 상에 위치하는 적어도 2개의 레이어 각각의 물질 결합을 통해 생성된 상변화 물질 영역을 이용한 상변화 메모리 셀 구조와 이를 이용한 상변화 메모리 장치 및 이의 제조 방법에 관한 것이다.
상변화 메모리는 특정 물질의 상의 변화를 이용하는 메모리 소자이다. 즉, 특정의 물질이 비정질상(amorphous state) 및 다결정상(crystalline state)으로 변화하는 경우 저항의 변화가 발생하는데, 저항의 변화는 메모리의 데이터로서 의미를 가지게 된다. 이때 물질의 상의 변화는 온도와 시간에 의해 결정된다.
즉, 비교적 저온인 결정화 온도 내지 용융점 사이에서 일정 시간 가열후 서서히 냉각하는 경우, 물질은 결정화된다. 이때 결정화가 진행된 물질은 저저항 상태를 유지하며, 이는 데이터 '0'이 저장된 상태이다. 또한, 용융점 이상의 온도로 가열한 후 급냉하는 경우, 물질은 비정질화된다. 이때 고저항 상태의 유지를 의미하며, 데이터 '1'이 저장된 상태이다.
이와 같은 상변화 메모리의 동작 메커니즘에서 결정화 상태를 유도하는 셋(set) 상태는 비교적 저온에서 수행되므로 많은 전류량이 요구되지 않는다. 그러나, 비정질 상태로 유도하는 리셋(reset) 상태는 높은 전류량을 요구한다. 따라서, 높은 집적도를 가진 메모리 소자의 제작을 위해서는 리셋 동작시, 리셋을 위한 전류량을 줄이는 노력이 필요하다.
(특허 문헌 0001) 대한민국 등록특허 제10-2389106호
본 발명은 각 물질층을 구성하는 물질 결합을 통해 생성된 상변화 물질 영역을 이용하여 60μA 이하의 낮은 리셋 전류를 요구하는 상변화 메모리 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 하부 전극 콘택(Bottom Electrode Contact; BEC)의 구조를 없애 nm 수준의 패턴을 위한 고가의 공정이 필요하지 않고, 패턴 사이즈에 관계없이 낮은 공정 비용으로 제조 가능한 상변화 메모리 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 2개의 물질층의 물질 결합을 통해 소자 내에서 자체적으로 나노스케일의 필라멘트 형태의 상변화 물질 영역을 형성함으로써, 하부 전극 콘택의 구성 요소 없이 낮은 동작 전류를 통해 낮은 전력 소모를 달성가능한 상변화 메모리 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
또한, 본 발명은 기존 PRAM 제조 공정에 비해 간단하고 전자 빔 리소그래피(E-beam lithography)나 ArF 액침(ArF Immersion) 등의 고가 공정이 필요하지 않고, 기존 반도체와 호환되는 물질 등을 사용하여 현재의 반도체 공정 프로세스와 일치하는 상변화 메모리 장치 및 이의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 해결 과제들은 이상에서 언급한 내용들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
본 발명의 일 실시예에 있어서, 전극; 상기 전극 상에 위치하는 제1 레이어; 및 상기 제1 레이어 상에 위치하는 제2 레이어를 포함하고, 상기 제1 레이어는 국소적으로 형성된 상변화 물질 영역을 포함하는 것인, 상변화 메모리를 제공할 수 있다.
여기서, 상기 제2 레이어 상에 위치하는 상부 전극을 더 포함하는 상변화 메모리를 제공할 수 있다.
또한, 상기 상변화 물질 영역은 상기 제1 레이어의 물질과 상기 제2 레이어의 물질의 결합물로 구성될 수 있다.
또한, 상기 제1 레이어의 물질은 Si를 포함하고, 상기 제2 레이어의 물질은 Te를 포함할 수 있다.
또한, 상기 제1 레이어의 물질은 14족 원소를 포함하고, 상기 제2 레이어의 물질은 15족 또는 16족 원소를 포함할 수 있다.
또한, 상기 제2 레이어는 상부 전극으로서 기능하는 것일 수 있다.
또한, 상기 상변화 물질 영역은 나노스케일의 필라멘트 형태를 갖는 것일 수 있다.
또한, 상기 상변화 물질 영역은 상기 제2 레이어에 가해지는 전압에 의해 상기 제2 레이어의 물질이 상기 제1 레이어에 제공되어 형성되는 것일 수 있다.
또한, 본 발명의 다른 실시예에 있어서, 전극; 상기 전극 상에 위치하는 제1 레이어; 및 상기 제1 레이어 상에 위치하는 제2 레이어를 포함하고, 상기 제1 레이어는 국소적으로 형성된 나노 필라멘트를 포함하고, 상기 나노 필라멘트는 상변화 물질 특성을 갖는 것인, 상변화 메모리를 제공할 수 있다.
또한, 본 발명의 또 다른 실시예에 있어서, 전극을 형성하는 단계; 상기 전극 상에 제1 레이어를 형성하는 단계; 상기 제1 레이어 상에 제2 레이어를 형성하는 단계; 및 상기 제2 레이어에 가해지는 전압에 의해 상기 제1 레이어에 국소적으로 상변화 물질 영역을 형성하는 단계를 포함하는 상변화 메모리 제조 방법을 제공할 수 있다.
본 발명에 의하면, 본 발명은 각 물질층을 구성하는 물질 결합을 통해 생성된 상변화 물질 영역을 이용하여 60μA 이하의 낮은 리셋 전류를 요구하는 상변화 메모리 장치 및 이의 제조 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 하부 전극 콘택(Bottom Electrode Contact; BEC)의 구조를 없애 nm 수준의 패턴을 위한 고가의 공정이 필요하지 않고, 패턴 사이즈와 관계없이 낮은 리셋 전류를 가지며 낮은 공정 비용으로 제조 가능한 상변화 메모리 장치 및 이의 제조 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 2개의 물질층의 물질 결합을 통해 소자 내에서 자체적으로 나노스케일의 필라멘트 형태의 상변화 물질 영역을 형성함으로써, 하부 전극 콘택의 구성 요소 없이 낮은 동작 전류를 통해 낮은 전력 소모를 달성가능한 상변화 메모리 장치 및 이의 제조 방법을 제공할 수 있다.
또한, 본 발명에 의하면, 기존 PRAM 제조 공정에 비해 간단하고 전자 빔 리소그래피(E-beam lithography)나 ArF 액침(ArF Immersion) 등의 고가 공정이 필요하지 않고, 기존 반도체와 호환되는 물질 등을 사용하여 현재의 반도체 공정 프로세스와 일치하는 상변화 메모리 장치 및 이의 제조 방법을 제공할 수 있다.
본 발명의 효과들은 이상에서 언급한 내용들로 제한되지 않으며, 언급되지 않은 또 다른 효과들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.
도 1은 종래의 상변화 메모리(PRAM) 구조를 설명하기 위한 도면이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 PRAM의 구조, 제조 방법 및 동작 원리를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시예에 따른 PRAM의 구조 및 동작 원리를 설명하기 위한 예시도이다.
도 4는 본 발명의 일 실시예에 따른 PRAM 소자의 리셋(reset) 전류를 나타내는 실험 결과를 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 발명에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다.
본 명세서에서 사용되는 "포함한다(comprises)", "포함하는(comprising)"은 언급된 구성 요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성 요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
또한, 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 상세하게 설명한다. 본 발명의 구성 및 그에 따른 작용 효과는 이하의 상세한 설명을 통해 명확하게 이해될 것이다.
도 1은 종래의 상변화 메모리(PRAM) 구조를 설명하기 위한 도면이다.
일반적으로 PRAM 소자에서 하부전극을 통해 전류를 인가하면 이에 의해 발생한 줄열(Joule Heat)에 의해 상변화 물질층의 온도가 변화되며, 인가되는 전류를 적절히 변화시켜 상변화 물질층의 결정 구조를 결정 상태 또는 비정질 상태로 변화시킬 수 있다. 즉, 줄열에 의해 저항이 낮은 결정질(crystalline) 상태(세트(SET) 상태)와 저항이 높은 비정질(amorphous) 상태(리셋(RESET) 상태) 사이에서 상변화가 일어나고, 쓰기 및 읽기 모드에서 상변화막을 통하여 흐르는 전류를 감지하여 상변화 기억 셀에 저장된 정보가 세트 상태의 데이터(0)인지 또는 리셋 상태의 데이터(1)인지 판별할 수 있다.
도 1을 참조하면, 상부 전극(Top Electrode, TE) 아래에 상변화 물질로 구성된 상변화 물질 층이 존재하며, 상변화 물질은 대표적으로 Ge-Sb-Te(GST) 등의 칼코겐 화합물이 사용될 수 있다. 도 1과 같은 종래 구조에 따르면, PRAM 소자에서 GST 등과 같은 상변화 물질을 가열시키는 히터로 작용하는 하부 전극(BE)의 크기가 매우 중요하며, PRAM의 셋/리셋 과정 중 리셋 과정에서 발생하는 전류량은 소자의 수명(lifetime), 센싱 마진(sensing margin) 및 소자의 축소율(shrinkage)을 좌우한다.
그러나, 이와 같은 종래 구조에서는 BEC와 같은 한정된 전극(Confined electrode)의 작은 전극을 통해 전류를 주입하고, 여기서 발생하는 열을 이용하여 리셋을 진행하는데, 이때 높은 열을 생성하기 위해선 전극의 크기가 극단적으로 작아야 함으로, 40nm 이하의 미세한 패턴 형성이 필요하며, 이를 위해 전자 빔 리소그래피(E-beam lithography)나 ArF 액침(ArF Immersion) 등의 고가 공정이 필요하여 공정 비용이 막대하다는 문제점이 발생한다. 또한, 이와 같은 종래의 PRAM 구조는 리셋 전류를 흘려서 내부를 녹이는 특성에 따라 수백 μA 이상의 높은 리셋 전류의 사용이 필연적이다.
이에 따라, 종래의 BEC와 같은 전극 구조의 형성 없이 낮은 리셋 전류를 가짐으로써 종래 구조 대비 공정 비용을 줄일 수 있는 새로운 PRAM 구조가 요구된다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 PRAM의 구조, 제조 방법 및 동작 원리를 설명하기 위한 도면이다.
도 2a를 참조하면, 상변화 메모리 소자 구조는 하부 전극(210), 하부 전극(210) 상에 위치하는 제1 레이어(220), 제1 레이어(220) 상에 위치하는 제2 레이어(230) 및 제2 레이어(230) 상에 위치하는 상부 전극(240)을 포함할 수 있다. 여기서, 일 예로 제2 레이어(230) 상에 배치된 상부 전극(240)의 존재 없이 제2 레이어(230)가 상부 전극으로서 기능하는 것도 가능하다.
이와 같은 상변화 메모리 소자의 제조 방법은 하부 전극(210)을 형성하는 단계, 하부 전극(210) 상에 제1 레이어(220)를 형성하는 단계, 제1 레이어(220) 상에 제2 레이어(230)를 형성하는 단계, 제2 레이어(230) 상에 상부 전극(240)을 형성하는 단계(이 단계는 생략 가능), 및 상부 전극(240) 또는 제2 레이어(230)에 가해지는 전압에 의해 제1 레이어(220)에 국소적으로 상변화 물질 영역(250)을 형성하는 단계를 포함할 수 있다.
여기서, 상부 전극(240) 또는 제2 레이어(230)를 통해 제2 레이어(230)에 예컨대 5 내지 10 V의 큰 전압이 인가되면, 제2 레이어(230)를 구성하는 물질이 전기장에 의해 제1 레이어(220)로 내려와 제1 레이어(220)에 제공됨으로써, 제1 레이어(220)에 국소적으로 상변화 물질 영역(250)이 형성될 수 있으며, 상변화 물질 영역(250)은 제1 레이어(220)의 물질과 제2 레이어(230)의 물질의 결합물로 구성될 수 있다. 즉, 전압 인가에 따라 제2 레이어(230)의 물질이 제1 레이어(220)에 침투하여 국소적인 결합물 영역으로서 상변화 물질 영역(250)을 형성하고, 이와 같이 형성된 상변화 물질 영역(250)의 모양이 변하지 않고 결정상이 바뀌며 상변화 물질 특성을 갖도록 동작할 수 있다.
이와 같은 상변화 물질 영역(250)은 나노 스케일의 필라멘트(Filament) 형태를 가지며, 이와 같이 형성된 필라멘트가 상변화 특성을 갖게 되고, 자연적으로 매우 얇은 나노 스케일 크기의 필라멘트가 형성됨으로써 매우 낮은 전류로도 동작 가능하다.
예컨대, 제2 레이어(230)의 물질은 Te(텔루륨)로 구성되고, 제1 레이어(220)의 물질은 Si(실리콘)으로 구성될 수 있으며, 이와 같이 2개의 레이어의 물질의 선택 및 조합에 의해 상변화 물질 영역(250)에 형성된 나노 필라멘트가 상변화 물질 특성을 가질 수 있다. 또한, 제2 레이어(230)의 물질은 예컨대 P, As, Sb 등의 15족 원소 또는 Te, S 또는 Se와 같은 칼코겐 원소를 포함하는 16족 원소 중 어느 하나 또는 이들의 조합일 수 있으며, 제1 레이어(220)의 물질은 예컨대 Si, Ge 등의 14족 원소 중 어느 하나 또는 이들의 조합일 수 있으며, 또한 이밖에 열 전도율이 낮은 재료일 수 있다. 이 경우 상변화 물질 영역(250)이 형성되는 제1 레이어(220)나 제2 레이어(230)의 열 전도율이 일반적인 금속 등에 비해 낮기 때문에 별도의 열 전도 방지를 위한 추가 공정이 필요없다는 장점을 갖는다.
또한, 도 2b를 참조하면, 본 발명의 일 실시예에 따른 PRAM 소자의 동작을 위해 상변화 물질 영역(250)에 형성된 나노 필라멘트가 저항이 낮은 결정질(crystalline) 상태(SET 상태)와 저항이 높은 비정질(amorphous) 상태(RESET 상태) 사이에서 상변화 물질 특성을 갖게 되며, 종래 구조와 달리 BEC와 같은 별도 전극을 필요로 하고 있지 않으며, 소자 크기와 관계없이 매우 낮은 리셋 전류로 동작 가능하다는 장점을 갖는다.
도 3은 본 발명의 일 실시예에 따른 PRAM의 구조 및 동작 원리를 설명하기 위한 예시도이다.
도 3은 도 2의 구조의 일 예를 도시한 도면으로서, 하부 전극(310), 하부 전극(310) 상에 위치하는 Si로 구성된 제1 레이어(320), 제1 레이어(320) 상에 위치하는 Te로 구성된 제2 레이어(330) 및 제2 레이어(330) 상에 위치하는 상부 전극(340)을 포함하는 구조를 나타낸다.
여기서, 제1 레이어(320)에 국소적으로 형성된 상변화 물질 영역에는 제1 레이어(320)의 물질과 제2 레이어(330)의 물질의 결합물로서 예컨대 SiTex 화합물 형태 등의 칼코게나이드 화합물 형태로 나노 필라멘트(350)가 형성될 수 있다.
먼저, 제2 레이어(330)에 전압이 가해짐으로써 제1 레이어(320)에 국소적으로 얇은 나노스케일 크기의 나노 필라멘트(350)가 형성되고, 형성 이후 나노 필라멘트가 결정질(crystalline) 상태(SET 상태)와 비정질(amorphous) 상태(리셋(RESET) 상태) 사이에서 상변화 물질 특성을 가짐으로써 상변화 메모리 소자로서 동작할 수 있다.
도 4는 본 발명의 일 실시예에 따른 PRAM 소자의 리셋(reset) 전류를 나타내는 실험 결과를 나타내는 그래프이다.
도 3의 PRAM 구조에 따라 5x5 μm2의 μm 단위의 소자 크기에서 실험한 결과 도 4에 나타난 바와 같이 62μA의 낮은 리셋 전류를 획득하였다. 보통 이와 같은 μm 단위의 소자 크기에서 종래의 PCRAM 소자의 구조에 따르면 10A 이상의 크기의 리셋 전류를 필요로 하나 본 발명에 따른 구조에서는 60μA 수준의 리셋 전류로 동작 가능하며, 이는 50nm 크기의 BEC를 갖는 종래의 PRAM 구조에서보다 약 200배 낮은 동작 전류를 달성한 것이다.
또한, 이와 같은 소자의 특성은 종래의 PRAM 구조에 따르면 약 7~8nm 수준의 BEC를 갖는 PRAM과 유사한 동작 특성을 갖는다. 그러나, 본 발명의 메모리 소자 구조에 따르면 전자 빔 리소그래피(E-beam lithography)나 ArF 액침(ArF Immersion) 등의 고가 공정이 필요하지 않고, 기존 반도체와 호환되는 물질 등을 사용하여 현재의 반도체 공정 프로세스와 일치하는 상변화 메모리 장치를 제조할 수 있어 종래 구조나 방식에 비해 제조 비용 및 공정의 복잡성을 획기적으로 줄일 수 있다는 효과를 갖는다.
본 발명의 명세서에 개시된 실시예들은 예시에 불과한 것으로서, 본 발명은 이에 한정되지 않는 것이다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
210: 하부 전극
220: 제1 레이어
230: 제2 레이어
240: 상부 전극
250: 상변화 물질 영역
310: 하부 전극
320: 제1 레이어
330: 제2 레이어
340: 상부 전극
350: 나노 필라멘트

Claims (10)

  1. 전극;
    상기 전극 상에 위치하는 제1 레이어; 및
    상기 제1 레이어 상에 위치하는 제2 레이어
    를 포함하고,
    상기 제1 레이어는 국소적으로 형성된 상변화 물질 영역을 포함하는 것이고,
    상기 상변화 물질 영역은 상기 제1 레이어의 물질과 상기 제2 레이어의 물질의 결합물로 구성되는 것이고,
    상기 제1 레이어의 물질은 14족 원소를 포함하고, 상기 제2 레이어의 물질은 15족 또는 16족 원소를 포함하는 것인, 상변화 메모리.
  2. 제1항에 있어서, 상기 제2 레이어 상에 위치하는 상부 전극을 더 포함하는 상변화 메모리.
  3. 삭제
  4. 제1항에 있어서, 상기 제1 레이어의 물질은 Si를 포함하고, 상기 제2 레이어의 물질은 Te를 포함하는 것인, 상변화 메모리.
  5. 삭제
  6. 제1항에 있어서, 상기 제2 레이어는 상부 전극으로서 기능하는 것인, 상변화 메모리.
  7. 제1항에 있어서, 상기 상변화 물질 영역은 나노스케일의 필라멘트 형태를 갖는 것인, 상변화 메모리.
  8. 제1항에 있어서, 상기 상변화 물질 영역은 상기 제2 레이어에 가해지는 전압에 의해 상기 제2 레이어의 물질이 상기 제1 레이어에 제공되어 형성되는 것인, 상변화 메모리.
  9. 전극;
    상기 전극 상에 위치하는 제1 레이어; 및
    상기 제1 레이어 상에 위치하는 제2 레이어
    를 포함하고,
    상기 제1 레이어는 국소적으로 형성된 나노 필라멘트를 포함하고, 상기 나노 필라멘트는 상변화 물질 특성을 갖는 것이고,
    상기 나노 필라멘트는 상기 제1 레이어의 물질과 상기 제2 레이어의 물질의 결합물로 구성되는 것이고,
    상기 제1 레이어의 물질은 14족 원소를 포함하고, 상기 제2 레이어의 물질은 15족 또는 16족 원소를 포함하는 것인, 상변화 메모리.
  10. 전극을 형성하는 단계;
    상기 전극 상에 제1 레이어를 형성하는 단계;
    상기 제1 레이어 상에 제2 레이어를 형성하는 단계; 및
    상기 제2 레이어에 가해지는 전압에 의해 상기 제1 레이어에 국소적으로 상변화 물질 영역을 형성하는 단계
    를 포함하고,
    상기 상변화 물질 영역은 상기 제1 레이어의 물질과 상기 제2 레이어의 물질의 결합물로 구성되는 것이고,
    상기 제1 레이어의 물질은 14족 원소를 포함하고, 상기 제2 레이어의 물질은 15족 또는 16족 원소를 포함하는 것인, 상변화 메모리 제조 방법.

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