KR102577879B1 - Semiconductor device and semiconductor device package including the same - Google Patents
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Abstract
실시 예는, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층의 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고, 상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며, 상기 제 1 층은 제 1 금속을 포함하는 제 1 금속층을 포함하고, 상기 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고, 상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배인 반도체 소자를 개시한다.An embodiment includes a light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer; a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and a second electrode electrically connected to the second conductive semiconductor layer, wherein the first electrode includes a first layer, a second layer, and a third layer, and the first layer includes a first metal. and a first metal layer, wherein the diffusion coefficient of the first metal is greater than the diffusion coefficient of the third metal included in the third layer, and the thickness of the second layer is 0.4 to 0.53 times the thickness of the first metal layer. Disclosed is a semiconductor device.
Description
실시 예는 반도체 소자 및 이를 포함하는 반도체 소자 패키지에 관한 것이다.The embodiment relates to a semiconductor device and a semiconductor device package including the same.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.Semiconductor devices containing compounds such as GaN and AlGaN have many advantages, such as having a wide and easily adjustable band gap energy, and can be used in a variety of ways, such as light emitting devices, light receiving devices, and various diodes.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.In particular, light-emitting devices such as light emitting diodes and laser diodes using group 3-5 or group 2-6 compound semiconductor materials have been developed into red, green, and green colors through the development of thin film growth technology and device materials. Various colors such as blue and ultraviolet rays can be realized, and efficient white light can also be realized by using fluorescent materials or combining colors. Compared to existing light sources such as fluorescent lights and incandescent lights, it has low power consumption, semi-permanent lifespan, and fast response speed. , has the advantages of safety and environmental friendliness.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.In addition, when light-receiving devices such as photodetectors or solar cells are manufactured using group 3-5 or group 2-6 compound semiconductor materials, the development of device materials absorbs light in various wavelength ranges to generate photocurrent. By doing so, light of various wavelengths, from gamma rays to radio wavelengths, can be used. In addition, it has the advantages of fast response speed, safety, environmental friendliness, and easy control of device materials, so it can be easily used in power control, ultra-high frequency circuits, or communication modules.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.Therefore, semiconductor devices can replace the transmission module of optical communication means, the light emitting diode backlight that replaces the cold cathode fluorescence lamp (CCFL) that constitutes the backlight of LCD (Liquid Crystal Display) display devices, and fluorescent or incandescent light bulbs. Applications are expanding to include white light-emitting diode lighting devices, automobile headlights and traffic lights, and sensors that detect gas or fire. In addition, the applications of semiconductor devices can be expanded to high-frequency application circuits, other power control devices, and communication modules.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.In particular, light-emitting devices that emit light in the ultraviolet wavelength range have a curing or sterilizing effect and can be used for curing, medical purposes, and sterilization.
최근 자외선 발광소자에 대한 연구가 활발하나, 아직까지 자외선 발광소자는 수직형으로 구현하기 어려운 문제가 있으며, 광 추출 효율이 상대적으로 떨어지는 문제가 있다.Recently, research on ultraviolet light-emitting devices has been active, but there are still problems with ultraviolet light-emitting devices that are difficult to implement vertically, and light extraction efficiency is relatively low.
실시 예는 광 추출 효율이 향상된 반도체 소자를 제공한다.Embodiments provide a semiconductor device with improved light extraction efficiency.
실시 예는 볼 업 현상을 최소화하여 제 1 전극의 특성이 향상된 반도체 소자를 제공한다.The embodiment provides a semiconductor device with improved first electrode characteristics by minimizing the ball-up phenomenon.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.The problem to be solved in the embodiment is not limited to this, and it will also include means of solving the problem described below and purposes and effects that can be understood from the embodiment.
본 발명의 일 실시 예에 따른 반도체 소자는, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층의 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고, 상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며, 상기 제 1 층은 제 1 금속을 포함하는 제 1 금속층을 포함하고, 상기 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고, 상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배일 수 있다.A semiconductor device according to an embodiment of the present invention includes a first conductive semiconductor layer, a second conductive semiconductor layer, and an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer. structure; a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and a second electrode electrically connected to the second conductive semiconductor layer, wherein the first electrode includes a first layer, a second layer, and a third layer, and the first layer includes a first metal. and a first metal layer, wherein the diffusion coefficient of the first metal is greater than the diffusion coefficient of the third metal included in the third layer, and the thickness of the second layer is 0.4 to 0.53 times the thickness of the first metal layer. You can.
본 발명의 다른 실시예에 따른 반도체 소자는, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층의 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고, 상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며, 상기 제 1 층은 제 1 영역 및 제 2 영역을 포함하고, 상기 제 1 층이 포함하는 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고, 상기 제 2 영역이 포함하는 제 1 금속의 비율은 상기 제 1 영역이 포함하는 제 1 금속의 비율보다 크고, 상기 제 1 영역과 제 2 영역의 두께 비는 3:7 내지 6.3:3.5일 수 있다.A semiconductor device according to another embodiment of the present invention includes a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. structure; a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and a second electrode electrically connected to the second conductive semiconductor layer, wherein the first electrode includes a first layer, a second layer, and a third layer, and the first layer includes a first region and a third layer. It includes two regions, the diffusion coefficient of the first metal included in the first layer is greater than the diffusion coefficient of the third metal included in the third layer, and the ratio of the first metal included in the second region is The ratio of the first metal contained in the first region may be greater, and the thickness ratio of the first region and the second region may be 3:7 to 6.3:3.5.
본 발명의 일 실시예에 따른 반도체 소자 패키지는, 몸체; 및 상기 몸체에 배치되는 반도체 소자를 포함하고, 상기 반도체 소자는, 제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층의 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및 상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고, 상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며, 상기 제 1 층은 제 1 금속을 포함하는 제 1 금속층을 포함하고, 상기 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고, 상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배일 수 있다.A semiconductor device package according to an embodiment of the present invention includes a body; and a semiconductor element disposed on the body, wherein the semiconductor element is disposed between a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and the first conductivity type semiconductor layer and the second conductivity type semiconductor layer. A light emitting structure including an active layer; a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and a second electrode electrically connected to the second conductive semiconductor layer, wherein the first electrode includes a first layer, a second layer, and a third layer, and the first layer includes a first metal. and a first metal layer, wherein the diffusion coefficient of the first metal is greater than the diffusion coefficient of the third metal included in the third layer, and the thickness of the second layer is 0.4 to 0.53 times the thickness of the first metal layer. You can.
실시 예에 따르면, 반도체 소자의 광 추출 효율이 향상될 수 있다.According to an embodiment, light extraction efficiency of a semiconductor device may be improved.
또한, 반도체 소자의 제 1 전극(오믹 전극)의 볼 업 현상을 최소화하여 제 1 전극의 특성을 향상시킬 수 있다.Additionally, the ball-up phenomenon of the first electrode (ohmic electrode) of the semiconductor device can be minimized, thereby improving the characteristics of the first electrode.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.The various and beneficial advantages and effects of the present invention are not limited to the above-described content, and may be more easily understood through description of specific embodiments of the present invention.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이다.
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자에서, 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이다.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 중, 제 1 전극의 다양한 변형예이다.
도 4는 도 1의 A 부분의 확대도이다.
도 5는 본 발명의 일 실시예에 따른 반도체 소자 중, 캡핑층의 개념도이다.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 소자 중, 제 1 전극을 다르게 구성하여 볼 업 현상을 관찰한 것이다.
도 7은 TLM 측정법을 통해 도 6a 내지 도 6d의 제 1 전극의 전압과 전류 값을 도시한 그래프이다.
도 8은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 개념도이다.1 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.
FIGS. 2A and 2B are diagrams for explaining a configuration in which light output is improved according to a change in the number of recesses in a semiconductor device according to an embodiment of the present invention.
3A and 3B show various modifications of the first electrode in a semiconductor device according to an embodiment of the present invention.
Figure 4 is an enlarged view of portion A of Figure 1.
Figure 5 is a conceptual diagram of a capping layer in a semiconductor device according to an embodiment of the present invention.
6A to 6D show the ball-up phenomenon observed by differently configuring the first electrode of a semiconductor device according to an embodiment of the present invention.
FIG. 7 is a graph showing voltage and current values of the first electrode of FIGS. 6A to 6D through the TLM measurement method.
8 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다. The present embodiments may be modified in other forms or various embodiments may be combined with each other, and the scope of the present invention is not limited to each embodiment described below.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다. Even if matters described in a specific embodiment are not explained in other embodiments, they may be understood as descriptions related to other embodiments, as long as there is no explanation contrary to or contradictory to the matter in the other embodiments.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.For example, if a feature for configuration A is described in a specific embodiment and a feature for configuration B is described in another embodiment, the description is contrary or contradictory even if an embodiment in which configuration A and configuration B are combined is not explicitly described. Unless otherwise stated, it should be understood as falling within the scope of the rights of the present invention.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.In the description of the embodiment, when an element is described as being formed “on or under” another element, or under) includes both elements that are in direct contact with each other or one or more other elements that are formed (indirectly) between the two elements. Additionally, when expressed as "on or under," it can include not only the upward direction but also the downward direction based on one element.
반도체 소자는 발광소자, 수광 소자 등 각종 전자 소자를 포함할 수 있으며, 발광소자와 수광소자는 모두 제 1 도전형 반도체층과 활성층 및 제 2 도전형 반도체층을 포함할 수 있다.The semiconductor device may include various electronic devices such as a light-emitting device and a light-receiving device, and both the light-emitting device and the light-receiving device may include a first conductivity type semiconductor layer, an active layer, and a second conductivity type semiconductor layer.
본 실시예에 따른 반도체 소자는 발광소자일 수 있다.The semiconductor device according to this embodiment may be a light emitting device.
발광소자는 전자와 정공이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 에너지 밴드갭에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.Light-emitting devices emit light when electrons and holes recombine, and the wavelength of this light is determined by the material's inherent energy band gap. Accordingly, the light emitted may vary depending on the composition of the material.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.Hereinafter, with reference to the attached drawings, embodiments of the present invention will be described in detail so that those skilled in the art can easily implement the present invention.
본 발명의 실시 예에 따른 반도체 소자는 자외선 파장대의 광을 출력할 수 있다. 예시적으로 반도체 소자는 근자외선 파장대의 광(UV-A)을 출력할 수 있고, 원자외선 파장대의 광(UV-B)을 출력할 수도 있고, 심자외선 파장대의 광(UV-C)을 출력할 수도 있다. 파장범위는 반도체 소자의 Al의 조성비에 의해 결정될 수 있다.A semiconductor device according to an embodiment of the present invention can output light in the ultraviolet wavelength range. For example, the semiconductor device may output light in the near-ultraviolet wavelength range (UV-A), may output light in the far-ultraviolet wavelength range (UV-B), or may output light in the deep ultraviolet wavelength range (UV-C). You may. The wavelength range can be determined by the Al composition ratio of the semiconductor device.
예시적으로, 근자외선 파장대의 광(UV-A)는 320nm 내지 420nm 범위의 파장을 가질 수 있고, 원자외선 파장대의 광(UV-B)은 280nm 내지 320nm 범위의 파장을 가질 수 있으며, 심자외선 파장대의 광(UV-C)은 100nm 내지 280nm 범위의 파장을 가질 수 있다.For example, light in the near-ultraviolet wavelength range (UV-A) may have a wavelength in the range of 320 nm to 420 nm, light in the far-ultraviolet wavelength range (UV-B) may have a wavelength in the range of 280 nm to 320 nm, and deep ultraviolet rays may have a wavelength in the range of 280 nm to 320 nm. Light in the wavelength range (UV-C) may have a wavelength ranging from 100 nm to 280 nm.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 개념도이다.1 is a conceptual diagram of a semiconductor device according to an embodiment of the present invention.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자(100)는 발광 구조물(110), 제 1 전극(121), 제 2 전극(125), 도전층(131, 135), 캡핑층(140), 절연층(151, 152) 및 다수의 리세스(R)를 포함할 수 있다.Referring to FIG. 1, the
발광구조물(110)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광구조물(110)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500nm 내지 600nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.Irregularities may be formed on the upper surface of the
발광 구조물(110)은 제 1 도전형 반도체층(111), 제 2 도전형 반도체층(112), 및 제 1 도전형 반도체층(111)과 제 2 도전형 반도체층(112)의 사이에 배치되는 활성층(113)을 포함할 수 있다. The
제 1 도전형 반도체층(111)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 1 도펀트가 도핑될 수 있다. 제 1 도전형 반도체층(111)은 Inx1Aly1Ga1-x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제 1 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제 1 도펀트가 n형 도펀트인 경우, 제 1 도펀트가 도핑된 제 1 도전형 반도체층(111)은 n형 반도체층일 수 있다.The first
제 2 도전형 반도체층(112)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제 2 도펀트가 도핑될 수 있다. 제 2 도전형 반도체층(112)은 Inx5Aly2Ga1-x5-y2N(0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제 2 도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제 2 도펀트가 도핑된 제 2 도전형 반도체층(112)은 p형 반도체층일 수 있다.The second
활성층(113)은 제 1 도전형 반도체층(111)과 제 2 도전형 반도체층(112) 사이에 배치될 수 있다. 활성층(113)은 제 1 도전형 반도체층(111)을 통해서 주입되는 전자(또는 정공)와 제 2 도전형 반도체층(112)을 통해서 주입되는 정공(또는 전자)이 만나는 층일 수 있다. 활성층(113)은 전자가 정공과 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.The
활성층(113)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(113)의 구조는 이에 한정하지 않는다.The
복수 개의 리세스(R)는 제 2 도전형 반도체층(112)의 일면에서 활성층(113)을 관통하여 제 1 도전형 반도체층(111)의 일부 영역까지 배치될 수 있다. 리세스(R)의 내부에는 제 1 절연층(151) 및 제 2 절연층(152)이 배치되어 제 1 도전층(131)을 제 2 도전형 반도체층(112) 및 활성층(113)과 전기적으로 절연시킬 수 있다. A plurality of recesses R may be disposed from one side of the second
제 1 전극(121)은 리세스(R)의 상면에 배치되어 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 전극(121)은 제 1 절연층(151)에 의하여 노출되어 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 전극(121)은 제 1 절연층(151)에 의해 활성층(113) 및 제 2 도전형 반도체층(112)과 전기적으로 절연될 수 있다. 제 1 전극(121)은 오믹 전극일 수 있다.The
제 1 전극(121)은 복수의 층을 포함할 수 있다. 예를 들어, 제 1 전극(121)은 제 1 층(122), 제 2 층(123) 및 제 3 층(124)을 포함할 수 있다. 제 1 전극(121)의 구조에 대해서는 후에 보다 구체적으로 설명하도록 한다.The
제 1 전극(121)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지는 않는다.The
제 2 전극(125)은 제 2 도전형 반도체층(112) 상에 배치될 수 있다. 제 2 전극(125)은 제 1 절연층(151)에 의하여 노출되어 제 2 도전형 반도체층(112)과 전기적으로 연결될 수 있다. 제 2 전극(125)은 오믹 전극일 수 있다.The
제 2 전극(125)은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IZON(IZO Nitride), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), ZnO, IrOx, RuOx, NiO, RuOx/ITO, Ni/IrOx/Au, 또는 Ni/IrOx/Au/ITO, Ag, Ni, Cr, Ti, Al, Rh, Pd, Ir, Sn, In, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함하여 형성될 수 있으나, 이러한 재료에 한정되지는 않는다. The
실시예에 따르면, 제 2 전극(125)은 자외선 광의 파장이 갖는 에너지보다 큰 밴드갭을 갖는 반도체층(예:P-AlGaN)에 직접 접촉할 수 있다. 기존에는 오믹을 위해 밴드갭이 작은 반도체층(예:GaN층)에 제 2 전극(125)을 배치하여 자외선 광이 대부분 GaN층에 흡수되는 문제가 있다. 그러나, 실시예의 제 2 전극(125)은 큰 밴드갭을 갖는 반도체층(예:P-AlGaN)에 직접 오믹 접촉하므로 대부분의 광은 제 2 도전형 반도체층(112)을 투과할 수 있다.According to an embodiment, the
예시적으로 제 2 전극(125)과 접촉하는 제 2 도전형 반도체층(112)의 표면층은 Al의 조성이 1% 내지 10%일 수 있다. 표면층의 Al 조성이 1%보다 작은 경우 과도하게 광을 흡수하는 문제가 있으며, Al 조성이 10%보다 큰 경우 오믹 특성이 저하될 수 있다.For example, the surface layer of the second
한편, 제 2 전극은 일반적으로 자외선 광을 흡수할 수 있다. 따라서, 제 2 전극에 의한 오믹 접촉은 유지하면서 광 추출 효율을 개선할 필요가 있다. 즉, 본 발명에서는 오믹 특성은 유지하면서 광 추출 효율을 개선하기 위해 제 2 전극(125)으로 투명 전도성 산화막을 사용할 수도 있다. 본 발명은 투명 전도성 산화막으로 투광성을 높이고, 제 2 전극(125)의 하부에 반사 특성을 갖는 도전층(반사층)을 배치함으로써 광추출 효율을 향상시킬 수 있다.Meanwhile, the second electrode can generally absorb ultraviolet light. Therefore, there is a need to improve light extraction efficiency while maintaining ohmic contact by the second electrode. That is, in the present invention, a transparent conductive oxide film may be used as the
제 1 도전층(131)은 발광구조물(110)의 하부면과 리세스(R)의 형상을 따라 배치될 수 있다. 제 1 도전층(131)은 제 2 절연층(152)을 관통하여 제 1 전극(121)과 전기적으로 연결될 수 있다. 제 1 도전층(131)은 제 2 절연층(152)에 의해 제 2 도전층(135)과 전기적으로 절연될 수 있다.The first
제 1 도전층(131)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로, 제 1 도전층(131)은 알루미늄(Al), 은(Ag), 금(Au), 혹은 구리(Cu)를 포함할 수 있다. 제 1 도전층(131)이 알루미늄을 포함하는 경우, 활성층(113)에서 방출되는 광을 상부로 반사하는 역할을 하여 광 추출 효율을 향상시킬 수 있다.The first
제 2 도전층(135)은 제 2 전극(125) 상에 배치될 수 있다. 제 2 도전층(135)은 제 2 전극(125)과 전기적으로 연결될 수 있다. 또한, 제 2 도전층(135)은 제 2 전극(125)을 덮도록 배치될 수 있다. 제 2 도전층(135)은 제 1 절연층(151)의 측면과 하면에 접할 수 있다. 제 2 도전층(135)이 제 1 절연층(151)의 측면과 하면에 접하는 경우, 제 2 전극(125)의 열적, 전기적 신뢰성이 향상될 수 있다. 제 2 도전층(135)은 제 1 절연층(151)과의 접착력이 좋은 물질로 이루어질 수 있다.The second
또한, 제 2 도전층(135)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로, 제 2 도전층(135)은 알루미늄(Al), 은(Ag), 금(Au), 혹은 구리(Cu)를 포함할 수 있다. 제 2 도전층(135)은 활성층(113)에서 방출되는 광을 상부로 반사하여 광 추출 효율을 향상시킬 수 있다. 제 2 도전층(135)은 제 2 도전형 반도체층(112)에 전류를 주입할 수도 있다.Additionally, the second
캡핑층(140)은 제 2 도전층(135) 상에 배치될 수 있다. 캡핑층(140)은 제 2 전극(135)과 전기적으로 연결될 수 있다. 캡핑층(140)은 제 2 전극(135)을 보호할 수 있다. 또한, 캡핑층(140)은 제 2 도전형 반도체층(112)으로 전류를 공급할 수 있다. 캡핑층(140)은 전류 확산층으로 기능할 수도 있다. The
캡핑층(140)은 Ti, Ni, Au 중 선택된 하나 또는 이들의 조합에 의하여 단층 또는 다층으로 형성될 수 있다. 그러나, 이것으로 본 발명을 한정하는 것은 아니다. 특히, 캡핑층(140) 중 제 2 도전층(135)과 접하는 영역에는 Ti가 배치될 수 있다. 캡핑층(140)의 구조에 대해서는 후에 보다 자세히 설명하도록 한다.The
제 1 절연층(151) 및 제 2 절연층(152)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제 1 절연층(151) 및 제 2 절연층(152)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제 1, 2 절연층(151, 152)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector)일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제 1, 2 절연층(151, 152)은 다양한 반사 구조를 포함할 수 있다.The first insulating
제 1, 2 절연층(151, 152)이 반사기능을 수행하는 경우, 활성층(113)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 자외선 반도체 소자는 청색광을 방출하는 반도체 소자에 비해 리세스(R)의 개수가 많아질수록 광 추출 효율이 더 효과적일 수 있다.When the first and second insulating
한편, 반도체 소자(100)의 일측 모서리 영역에는 제 2 전극 패드(160)가 배치될 수 있다. 제 2 전극패드(160)는 제 1 절연층(151)에 의해 제 2 도전층(135) 및 제 2 전극(125)과 전기적으로 연결될 수 있다. 즉, 제 2 전극 패드(160)와, 제 2 도전층(135), 및 제 2 전극(125)은 하나의 전기적 채널을 형성할 수 있다. 또한, 제 2 전극 패드(160)는 제 2 절연층(152)에 의해 제 1 도전층(131)과 전기적으로 절연된다.Meanwhile, a
제 2 전극 패드(160)는 중앙 부분이 함몰되어 상면이 오목부와 볼록부를 가질 수 있다. 제 2 전극 패드(160)의 오목부에는 와이어(미도시)가 본딩될 수 있다. 따라서, 접착 면적이 넓어져 제 2 전극 패드(160)와 와이어가 더 견고히 본딩될 수 있다. The
제 2 전극 패드(160)는 광을 반사하는 작용을 할 수 있다. 따라서, 제 2 전극 패드(160)가 발광 구조물(110)과 가까울수록 반도체 소자(100)의 광 추출 효율이 향상될 수 있다. 또한, 제 2 전극 패드(160)의 볼록부의 높이는 활성층(113)보다 높을 수 있다. 따라서 제 2 전극패드(160)는 활성층(113)에서 소자의 수평방향으로 방출되는 광을 상부로 반사하여 광 추출효율을 향상시키고, 지향각을 제어할 수 있다.The
발광 구조물(110)의 하부면과 리세스(R)의 형상을 따라 접합층(170)이 더 배치될 수 있다. 접합층(170)은 제 1 도전층(131) 상에 형성될 수 있다. 접합층(170)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(170)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.A
접합층(170) 상에는 기판(180)이 배치될 수 있다. 기판(180)은 도전성 물질로 이루어질 수 있다. 예시적으로 기판(180)은 금속 또는 반도체 물질을 포함할 수 있다. 또한, 기판(180)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 예시적으로, 기판(180)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.The
발광구조물(110)의 상부면과 측면에는 패시베이션층(190)이 형성될 수 있다. 패시베이션층(190)은 제 2 전극(125)과 인접한 영역에서 제 1 절연층(151)과 접촉할 수 있다.A
도 2a 및 도 2b는 본 발명의 일 실시예에 따른 반도체 소자에서, 리세스의 개수 변화에 따라 광 출력이 향상되는 구성을 설명하기 위한 도면이다.FIGS. 2A and 2B are diagrams for explaining a configuration in which light output is improved according to a change in the number of recesses in a semiconductor device according to an embodiment of the present invention.
발광구조물(110)은 Al 조성이 높아지면, 발광구조물(110) 내에서 전류 확산 특성이 저하될 수 있다. 또한, 활성층(113)은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 발생할 수 있다.If the Al composition of the
자외선 반도체 소자는 청색 GaN 반도체 소자에 비해 전류 분산 특성이 떨어진다. 따라서, 자외선 반도체 소자는 청색 GaN 반도체 소자에 비해 상대적으로 많은 개수의 리세스(R)를 형성하여 제 1 전극(121)을 배치할 필요가 있다.Ultraviolet semiconductor devices have poorer current dispersion characteristics than blue GaN semiconductor devices. Therefore, the ultraviolet semiconductor device needs to form a relatively large number of recesses (R) to place the
도 2a를 참고하면, 각각의 제 1 전극(121)의 인근지점에만 전류가 분산되며, 거리가 먼 지점에서는 전류밀도가 급격히 낮아질 수 있다. 따라서, 유효 발광 영역(P1)이 좁아질 수 있다. Referring to FIG. 2A, the current is distributed only to points near each
유효 발광 영역(P1)은 전류 밀도가 가장 높은 제 1 전극(121)의 중심에서의 전류 밀도를 기준으로 전류 밀도가 40% 이하인 경계지점까지의 영역으로 정의할 수 있다. 예를 들어, 유효 발광 영역(P1)은 리세스(R)의 중심으로부터 5㎛ 내지 40㎛의 범위에서 주입 전류의 레벨, Al의 조성에 따라 조절될 수 있다.The effective light emitting area P1 can be defined as an area from the current density at the center of the
저전류밀도영역(P2)은 전류밀도가 낮아서 발광에 거의 기여하지 못할 수 있다. 따라서, 실시 예는 전류밀도가 낮은 저전류밀도영역(P2)에 제 1 전극(121)을 더 배치하거나 반사구조를 이용하여 광 출력을 향상시킬 수 있다.The low current density region (P2) may hardly contribute to light emission due to its low current density. Accordingly, the embodiment may improve light output by further arranging the
일반적으로 GaN 반도체층의 경우 상대적으로 전류 분산 특성이 우수하므로 리세스(R) 및 제 1 전극(121)의 면적을 최소화하는 것이 바람직하다. 리세스(R)와 제 1 전극(121)의 면적이 커질수록 활성층(113)의 면적이 작아지기 때문이다. 그러나, 실시 예의 경우 Al의 조성이 높아 전류 확산 특성이 상대적으로 떨어지므로 활성층(113)의 면적을 희생하더라도 제 1 전극(121)의 개수를 증가시켜 저전류밀도영역(P2)을 줄이거나, 또는 저전류밀도영역(P3)에 반사구조를 배치하는 것이 바람직할 수 있다.In general, since the GaN semiconductor layer has relatively excellent current dispersion characteristics, it is desirable to minimize the areas of the recess R and the
도 2b를 참고하면, 리세스(R)의 개수가 48개인 경우에는 리세스(R)가 가로 세로 방향으로 일직선으로 배치되지 못하고, 지그재그로 배치될 수 있다. 이 경우 저전류밀도영역(P2)의 면적은 더욱 좁아져 대부분의 활성층이 발광에 참여할 수 있다. Referring to FIG. 2B, when the number of recesses (R) is 48, the recesses (R) may not be arranged in a straight line in the horizontal and vertical directions, but may be arranged in a zigzag manner. In this case, the area of the low current density region (P2) becomes narrower, allowing most of the active layer to participate in light emission.
리세스(R)의 개수가 70개 내지 110개가 되는 경우 전류가 더 효율적으로 분산되어 동작 전압이 더 낮아지고 광 출력은 향상될 수 있다. UV-C를 발광하는 반도체 소자에서는 리세스(R)의 개수가 70개보다 적을 경우 전기적 광학적 특성이 저하될 수 있고, 110개보다 많을 경우 전기적 특성은 향상될 수 있지만 발광층의 부피가 줄어들어 광학적 특성이 저하될 수 있다. 이때, 리세스(R)의 직경은 20㎛ 내지 70㎛일 수 있다.When the number of recesses (R) is 70 to 110, current can be distributed more efficiently, resulting in lower operating voltage and improved light output. In a semiconductor device that emits UV-C, if the number of recesses (R) is less than 70, the electrical and optical properties may deteriorate, and if the number of recesses (R) is more than 110, the electrical properties may improve, but the volume of the light-emitting layer is reduced, thereby reducing the optical properties. This may deteriorate. At this time, the diameter of the recess (R) may be 20㎛ to 70㎛.
도 3a 및 도 3b는 본 발명의 일 실시예에 따른 반도체 소자 중, 제 1 전극의 다양한 변형예이다.3A and 3B show various modifications of the first electrode in a semiconductor device according to an embodiment of the present invention.
먼저, 도 3a를 참조하여 제 1 실시예에 따른 제 1 전극에 대하여 설명하면 다음과 같다.First, the first electrode according to the first embodiment will be described with reference to FIG. 3A as follows.
제 1 전극(121-1)은 제 1 도전형 반도체층(111, 도 1)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함할 수 있다. 제 1 전극(121-1)은 복수의 층을 포함할 수 있다. 제 1 전극(121-1)은 제 1 도전형 반도체층(111)과 접하는 제 1 면(121-1a) 및 제 1 도전층(131)과 접하는 제 2 면(121-1b)을 포함할 수 있다.The first electrode 121-1 is in ohmic contact with the first conductive semiconductor layer 111 (FIG. 1) and may include at least one conductive material. The first electrode 121-1 may include a plurality of layers. The first electrode 121-1 may include a first surface 121-1a in contact with the first
제 1 전극(121-1)은 제 1 층(122-1), 제 2 층(123) 및 제 3 층(124)을 포함할 수 있다. 여기서, 제 1 층(122-1)은 제 1-1 층(122a), 제 1-2 층(122b), 제 1-3 층(122c)을 포함할 수 있다. 제 1-1 층(122a), 제 1-2 층(122b), 제 1-3 층(122c), 제 2 층(123) 및 제 3 층(124)은 순차적으로 배치될 수 있다.The first electrode 121-1 may include a first layer 122-1, a
제 1 전극(121-1)의 제 1-1 층(122a), 제 1-2 층(122b), 제 1-3 층(122c), 제 2 층(123) 및 제 3 층(124)은 순차적으로 증착된 후 열처리가 이루어질 수 있다. 열처리 후, 제 1 층(122-1) 내의 금속 물질들은 서로 혼합될 수 있다. 이에 대해서는 이후 도 3b를 참조하여 보다 구체적으로 설명하도록 한다.The 1-1
한편, 제 1 전극(121-1)의 열처리 후, 제 1 전극(121-1)에는 볼 업(ball up) 현상 및 보이드(void)가 발생할 수 있다. 특히, 제 1 전극(121-1)의 제 2 면(121-1b)에는 볼 업(ball up) 현상이 발생할 수 있다. Meanwhile, after heat treatment of the first electrode 121-1, a ball up phenomenon and voids may occur in the first electrode 121-1. In particular, a ball up phenomenon may occur on the second surface 121-1b of the first electrode 121-1.
이는, 제 1-3 층(122c)이 포함하는 제 1 금속(예를 들어, Al)과 제 3 층(124)이 포함하는 제 3 금속(예를 들어, Au)의 확산 계수가 서로 다르기 때문이다. 여기서, 확산 계수는 단위시간당 확산되는 정도를 나타내는 계수로써, 확산 계수가 클수록 확산 속도가 커질 수 있다. 즉, 제 1 금속이 제 3 금속보다 확산 계수가 더 크며, 더 빠른 확산 속도를 가질 수 있다. 다시 말해서, 제 1 금속은 제 3 층(124)을 향하여 확산하려는 성질을 가질 수 있다.This is because the diffusion coefficients of the first metal (eg, Al) included in the 1-3
따라서, 제 1 층(122-1) 중 제 1 금속의 비율이 높은 일부 영역에서, 제 1 금속 물질들이 제 3 층(124)을 향하여 이동할 수 있다. 제 1 금속 물질들의 이동에 따라, 제 1-3 층(122c), 제 2 층(123) 및 제 3 층(124)의 일부 영역에는 표면이 볼록하게 되는 볼 업(ball-up) 현상이 발생할 수 있다. 또한, 볼 업 영역의 하부에는 제 1 금속 물질들이 이동된 후의 빈자리인 보이드(Kirkendall void)가 발생될 수 있다.Accordingly, in some areas of the first layer 122-1 where the proportion of the first metal is high, the first metal materials may move toward the
볼 업 현상은 반도체 소자의 효율을 감소시킬 수 있다. 즉, 볼 업 영역에는 전류가 몰리는 현상이 발생할 수 있다. 또한, 볼 업 영역(또는 보이드 영역)을 따라 제 1 전극(121)의 부식이 발생할 수 있다. 이는 제 1 전극(121)의 오믹 특성을 저하시킬 수 있다. 이를 방지하기 위하여, 제 1 전극(121)의 구성, 특히 제 1-3 층(122c) 및 제 2 층(123)의 적절한 두께 제어를 통해 오믹 특성을 유지함과 동시에 보이드의 발생을 최소화시키는 것이 바람직하다.The ball-up phenomenon can reduce the efficiency of semiconductor devices. In other words, a phenomenon in which current is concentrated in the ball-up area may occur. Additionally, corrosion of the
제 1 층(122-1)은 제 1 절연층(151)에 의하여 노출되어 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 층(122-1)은 제 1 면(121-1a)을 통해 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 층(122-1)은 Cr, Ti 및 Al을 포함할 수 있다. 여기서, Al은 제 1 전극(121-1)의 오믹 특성을 제어할 수 있다. Al이 많아질수록 오믹 특성은 향상되나, 볼 업 현상이 증가할 수 있다. 따라서, Al이 적정 수준을 넘어 과도하게 많아질 경우, 볼 업 및 보이드의 증가로 오히려 오믹이 이루어지지 않을 수도 있다.The first layer 122-1 may be exposed by the first insulating
제 1 층(122-1) 중 제 1 금속(예를 들어, Al)을 포함하는 제 1 금속층(제 1-3 층, 122c)의 두께는 100 내지 120nm일 수 있다. 제 1-3 층(122c)의 두께가 100nm보다 작을 경우, 오믹 특성이 저하될 수 있다. 제 1-3 층(122c)의 두께가 120nm보다 클 경우, 볼 업 현상(또는 보이드)이 발생할 수 있다. The thickness of the first metal layer (1-3 layer, 122c) including the first metal (eg, Al) among the first layers 122-1 may be 100 to 120 nm. If the thickness of the first to
한편, 제 1-3 층(122c)의 두께는 제 1-1 층(122a) 및 제 1-2 층(122b)의 두께의 합의 1.5 내지 2.5배로 이루어질 수 있다. 제 1-3 층(122c)의 두께가 이러한 비율을 벗어나 제 1 층(122-1) 내에서 상대적으로 너무 작은 두께를 갖거나 너무 큰 두께를 가질 경우, 오믹이 이루어지지 않을 수 있다.Meanwhile, the thickness of the 1-3
제 1 층(122-1)이 포함하는 복수의 층들은 각각 서로 다른 금속 물질을 포함할 수 있다. 예를 들면, 제 1-1 층(122a)은 Cr을 포함할 수 있고, 제 1-2 층(122b)은 Ti를 포함할 수 있으나, 이것으로 본 발명을 한정하지는 않는다.The plurality of layers included in the first layer 122-1 may each include different metal materials. For example, the 1-1
제 2 층(123)은 제 1 층(122-1) 상에 배치될 수 있다. 구체적으로, 제 2 층(123)은 제 1-3 층(122c) 상에 배치될 수 있다. 제 2 층(123)은 제 1 층(122-1)과 제 3 층(124) 사이의 장벽 역할을 할 수 있다. 특히, 제 2 층(123)은 제 1-3 층(122c)과 제 3 층(124) 사이의 확산계수 차이에 따른 확산을 방지할 수 있다. 제 2 층(123)은 제 2 금속(예를 들어, Ni)을 포함할 수 있다. Ni를 포함하는 층이 두꺼워질수록, 볼 업 현상은 감소하나, 오믹 특성이 저하될 수 있다.The
제 2 층(123)의 두께는 45 내지 65nm일 수 있다. 제 2 층(123)의 두께가 45nm보다 작을 경우, 제 1 층(122-1)의 제 1 금속이 제 3 층(124)을 향하여 확산되어 공극 및 볼 업 현상이 발생할 수 있다. 제 2 층(123)의 두께가 65nm보다 클 경우, 오믹 특성이 저하될 수 있다.The thickness of the
제 2 층(123)은 제 1-3 층(122c)의 두께의 0.4 내지 0.53배의 두께를 가질 수 있다. 제 2 층(123)의 두께가 제 1-3 층(122c)의 두께의 0.4배보다 작을 경우, 볼 업 현상 및 보이드가 발생할 수 있다. 즉, 장벽 역할을 하는 제 2 층(123)이 제 1-3 층(122c) 대비 상대적으로 작은 두께를 갖게 되어 확산 방지 역할이 충분히 이루어지지 못할 수 있다. 제 2 층(123)의 두께가 제 1-3 층(122c)의 두께의 0.53배보다 클 경우, 오믹 특성이 저하될 수 있다. 즉, 오믹 특성을 제어하는 제 1-3 층(122c)의 두께가 상대적으로 작아짐으로써, 오믹 특성이 저하될 수 있다.The
제 3 층(124)은 제 2 층(123) 상에 배치될 수 있다. 제 3 층(124)은 제 2 면(121-1b)을 통해 제 1 도전층(131)과 전기적으로 연결될 수 있다. 제 3 층(124)은 Au를 포함할 수 있으나, 이것으로 본 발명을 한정하지는 않는다.The
도 3b를 참조하여 제 2 실시예에 따른 제 1 전극에 대하여 설명하면 다음과 같다.The first electrode according to the second embodiment will be described with reference to FIG. 3B as follows.
제 1 전극(121-2)은 제 1 도전형 반도체층(111, 도 1)과 오믹 접촉되며, 적어도 하나의 전도성 물질을 포함할 수 있다. 제 1 전극(121-1)은 복수의 층을 포함할 수 있다. 제 1 전극(121-1)은 제 1 도전형 반도체층(111)과 접하는 제 1 면(121-2a) 및 제 1 도전층(131)과 접하는 제 2 면(121-2b)을 포함할 수 있다.The first electrode 121-2 is in ohmic contact with the first conductive semiconductor layer 111 (FIG. 1) and may include at least one conductive material. The first electrode 121-1 may include a plurality of layers. The first electrode 121-1 may include a first surface 121-2a in contact with the first
제 1 전극(121-2)은 제 1 층(122-2), 제 2 층(123) 및 제 3 층(124)을 포함할 수 있다. 제 1 층(122-2)은 제 1 영역(122d) 및 제 2 영역(122e)을 포함할 수 있다.The first electrode 121-2 may include a first layer 122-2, a
도 3b에 따른 제 1 전극(121-2)은 도 3a에 따른 제 1 전극(121-1)이 열처리된 것일 수 있다. 열처리 후, 제 1 전극(121-1, 도 3a)의 제 1 층(122-1)이 포함하는 금속들이 혼합됨으로써 제 1 전극(121-2, 도 3b)의 제 1 층(122-2)이 될 수 있다.The first electrode 121-2 according to FIG. 3B may be a heat-treated product of the first electrode 121-1 according to FIG. 3A. After heat treatment, the metals included in the first layer 122-1 of the first electrode 121-1 (FIG. 3A) are mixed to form the first layer 122-2 of the first electrode 121-2 (FIG. 3B). This can be.
제 1 층(122-2)은 제 1 절연층(151)에 의하여 노출되어 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 층(122-2)은 제 1 면(121-2a)을 통해 제 1 도전형 반도체층(111)과 전기적으로 연결될 수 있다. 제 1 층(122-2)은 Cr, Ti 및 Al을 포함할 수 있다. 여기서, Al은 제 1 전극(121-1)의 오믹 특성을 제어할 수 있다.The first layer 122-2 may be exposed by the first insulating
제 1 층(122-2)은 제 1 영역(122d) 및 제 2 영역(122e)을 포함할 수 있다. 제 1 영역(122d)은 제 1 층(122-2)의 제 1 면(121-2a)으로부터 가상선(L)까지의 영역일 수 있다. 제 2 영역(122e)은 가상선(L)으로부터 제 1 층(122-2)과 제 2 층(123) 사이의 경계면까지의 영역일 수 있다.The first layer 122-2 may include a
제 1 영역(122d)과 제 2 영역(122e)은 모두 Cr, Ti, Al를 포함할 수 있다. 이 때, 제 1 영역(122d) 내의 Al(제 1 금속)의 비율보다, 제 2 영역(122e)의 Al의 비율이 더 클 수 있다. 또한, 제 1 영역(122d) 내의 Cr, Ti의 비율의 합은, 제 2 영역(122e) 내의 Cr, Ti의 비율의 합보다 클 수 있다.Both the
이는, 제 1 영역(122d)이 열처리 전의 제 1 층(122-1, 도 3a) 중 제 1-1 층(122a) 및 제 1-2 층(122b)과 대응되는 영역에 배치되어 있기 때문이다. 즉, 열처리에 의하여 제 1 층(121-1, 도 3a) 내의 금속 물질들이 서로 확산 및 혼합되더라도, 제 1-1 층(122a) 및 제 1-2 층(122b)에 존재하던 Cr, Ti는 제 1-1 층(122a) 및 제 1-2 층(122b)이 배치되었던 영역(제 1 영역)에 상대적으로 많이 존재할 수 있다.This is because the
또한, 제 2 영역(122d)은 열처리 전의 제 1-3 층(122c)과 대응되는 영역에 배치될 수 있다. 따라서, 열처리에 의하여 제 1 층(121-1, 도 3a) 내의 금속 물질들이 서로 확산 및 혼합되더라도, 제 1-3 층(122c) 내에 존재하던 Al은 제 1-3 층(122c)이 배치되었던 영역(제 2 영역)에 상대적으로 많이 존재할 수 있다.Additionally, the
가상선(L)은 제 1 층(122-2) 내에서 제 1 영역(122d)과 제 2 영역(122e)을 3:7 내지 6.5:3.5로 나누는 지점에 위치할 수 있다. 즉, 제 1 층(122-2) 내의 제 1 영역(122d)과 제 2 영역(122e)의 두께 비는 3:7 내지 6.5:3.5로 이루어질 수 있다. 이는 앞서 설명한 바와 같이, 열처리 전(도 3a)의 제 1-3 층(122c)의 두께가 제 1-1 층(122a) 및 제 1-2 층(122b)의 두께의 합의 1.5 내지 2.5배를 갖기 때문일 수 있다.The virtual line L may be located at a point dividing the
또한, 제 1 영역(122d) 내의 Al의 비율과 제 2 영역(122e) 내의 Al의 비율의 비는 1:1.5 내지 1:2.5일 수 있다. 이는 앞서 설명한 바와 같이, 열처리 전(도 3a)의 제 1-3 층(122c)의 두께가 제 1-1 층(122a) 및 제 1-2 층(122b)의 두께의 합의 1.5 내지 2.5배를 갖기 때문일 수 있다. 즉, 제 1-3 층(122c)의 두께가 제 1-1 층(122a)과 제 1-2 층(122b)의 두께의 합보다 상대적으로 크고, 이에 따라 제 1-3 층(122c)이 포함하던 Al이 제 2 영역(122e)에 많이 남아있기 때문이다.Additionally, the ratio of the Al ratio in the
제 2 층(123)은 제 1 층(122-2) 상에 배치될 수 있다. 구체적으로, 제 2 층(123)은 제 2 영역(122e) 상에 배치될 수 있다. 제 2 층(123)은 제 1 층(122-2)과 제 3 층(124) 사이의 장벽 역할을 할 수 있다. 특히, 제 2 층(123)은 제 1 층(122-2)이 포함하는 제 1 금속(예를 들어, Al)과 제 3 층(124)이 포함하는 제 3 금속(예를 들어, Au) 사이의 확산계수 차이에 따른 확산을 방지할 수 있다. 제 2 층(123)은 제 2 금속(예를 들어, Ni)을 포함할 수 있다.The
제 2 층(123)의 두께는 45 내지 65nm일 수 있다. 제 2 층(123)의 두께가 45nm보다 작을 경우, 제 1 층(122-2)의 제 1 금속이 제 3 층(124)을 향하여 확산되어 공극 및 볼 업이 발생할 수 있다. 제 2 층(123)의 두께가 65nm보다 클 경우, 오믹 특성이 저하될 수 있다.The thickness of the
제 3 층(124)은 제 2 층(123) 상에 배치될 수 있다. 제 3 층(124)은 제 2 면(121-2b)을 통해 제 1 도전층(131)과 전기적으로 연결될 수 있다. 제 3 층(124)은 Au를 포함할 수 있으나, 이것으로 본 발명을 한정하지는 않는다.The
이처럼, 본 발명은 오믹 특성을 제어하는 Al을 포함하는 층과, 장벽 역할을 하는 Ni을 포함하는 층의 적절한 두께 제어를 통해 오믹 특성을 유지함과 동시에 볼 업 현상 및 보이드 발생을 최소화할 수 있다.In this way, the present invention can maintain ohmic properties and minimize the occurrence of ball-up phenomenon and voids at the same time through appropriate thickness control of the layer containing Al, which controls the ohmic properties, and the layer containing Ni, which acts as a barrier.
도 4는 본 발명의 일 실시예에 따른 반도체 소자 중, 캡핑층의 개념도이다.Figure 4 is a conceptual diagram of a capping layer in a semiconductor device according to an embodiment of the present invention.
도 4를 참조하면, 캡핑층(140)은 제 1 캡핑층(141), 제 2 캡핑층(142) 및 중간층(143)을 포함할 수 있다.Referring to FIG. 4 , the
제 1 캡핑층(141)은 제 2 도전층(135) 상에 직접 배치될 수 있다. 제 1 캡핑층(141)은 캡핑층(140)의 일측에 배치될 수 있다. 제 1 캡핑층(141)은 Ti를 포함할 수 있다. 제 1 캡핑층(141)에 Ti가 포함된 경우, 중간층(143) 내의 금속 물질들이 제 2 도전층(135)으로 확산되는 것을 방지할 수 있다.The
제 2 캡핑층(142)은 캡핑층(140)의 가장 외측에 배치될 수 있다. 즉, 제 2 캡핑층(142)은 캡핑층(140)의 타측에 배치될 수 있다. 구체적으로, 제 2 캡핑층(142)은 캡핑층(140) 내에서 제 2 도전층(135)과 가장 멀리 떨어진 영역에 배치될 수 있다. 제 2 캡핑층(142)은 Au를 포함할 수 있다. 제 2 캡핑층(142)이 Au를 포함함으로써, 캡핑층(140)의 형성 이후 이루어지는 여러 공정 도중 캡핑층(140) 내부 물질들의 산화나 변형을 방지할 수 있다. 한편, 제 2 캡핑층(142)은 경우에 따라 생략될 수도 있다.The
중간층(143)은 제 1 캡핑층(141)과 제 2 캡핑층(142) 사이에 배치될 수 있다. 중간층(143)은 단층 또는 다층으로 이루어질 수 있다. 중간층(143)은 1 내지 6개의 층으로 이루어질 수 있다. 중간층(143)이 6개의 층보다 많을 경우, 공정 시간 및 공정 복잡성이 증가하여 공정의 효율성이 떨어질 수 있다. 한편, 중간층(143)은 경우에 따라 생략될 수도 있다.The
중간층(143)은 Ni을 포함하는 적어도 하나의 제 1 중간층(143a)을 포함할 수 있다. 이 때, 제 1 중간층(143a) 중 하나는 제 1 캡핑층(141) 상에 직접 배치될 수 있다. 또한, 중간층(143)은 Ti를 포함하는 적어도 하나의 제 2 중간층(143b)을 더 포함할 수도 있다. 물론, 제 2 중간층(143b)은 생략될 수도 있다. 중간층(143)이 다수의 제 1 중간층(143a)과 제 2 중간층(143b)을 포함하는 경우, 제 1 중간층(143a)과 제 2 중간층(143b)은 교대로 배치될 수 있다.The
이와 같이, 캡핑층(140)은 1 내지 8개의 층으로 이루어질 수 있다. 캡핑층(140)이 포함하는 층들이 8개보다 많을 경우, 공정 시간 및 복잡성이 증가하여 공정의 효율이 떨어질 수 있다. As such, the
캡핑층(140)은 제 1 캡핑층(141)만을 포함할 수 있다. 또한, 캡핑층(140)은 제 1 캡핑층(141) 및 제 2 캡핑층(142)만을 포함할 수도 있다. 또한, 캡핑층(140)은 제 1 캡핑층(141), 제 2 캡핑층(142) 및 중간층(143)을 모두 포함할 수도 있다. 여기서, 중간층(143)은 1 내지 6개의 층으로 이루어질 수 있다. 이 때, 중간층(143)은 1 내지 3개의 제 1 중간층(143a)을 포함할 수 있다. 또한, 중간층(143)은 0 내지 3개의 제 2 중간층(143b)을 포함할 수 있다.The
구체적으로, 캡핑층(140)은 Ti, Ti/Au, Ti/Ni, Ti/Ni/Au, Ti/Ni/Ti, Ti/Ni/Ti/Au, Ti/Ni/Ti/Ni, Ti/Ni/Ti/Ni/Au, Ti/Ni/Ti/Ni/Ti, Ti/Ni/Ti/Ni/Ti/Au, Ti/Ni/Ti/Ni/Ti/Ni, Ti/Ni/Ti/Ni/Ti/Ni/Au, Ti/Ni/Ti/Ni/Ti/Ni/Ti, Ti/Ni/Ti/Ni/Ti/Ni/Ti/Au 중 선택된 어느 하나로 구성될 수 있다.Specifically, the
캡핑층(140)은 중간층(143)을 이루는 층의 개수가 많아질수록 전류 주입 효율이 증가할 수 있다. 즉, 캡핑층(140)이 제 2 도전형 반도체층(112)으로 전류를 공급하므로, 캡핑층(140)의 두께가 증가할수록 전류 주입 효율이 증가할 수 있다.The current injection efficiency of the
캡핑층(140) 내에서 Ti를 포함하는 층(제 1 캡핑층(141) 또는 제 2 중간층(143b))은 Ni를 포함하는 층(제 1 중간층(143a))과 교대로 배치될 수 있다. 이와 같이, 다수의 서로 다른 층들을 교대로 적층시킬 경우, 하나의 층을 두껍게 형성하는 것에 비하여 스트레스를 완화시킬 수 있다. 따라서, 전체 캡핑층(140)의 두께가 증가하더라도 박막의 스트레스를 완화시킴과 동시에 전류 주입 효율을 향상시킬 수 있다.Within the
캡핑층(140)의 전체 두께는 100 내지 2000nm일 수 있다. 캡핑층(140)의 두께가 100nm보다 작을 경우, 전류 주입 효율 및 제 2 도전층(135)의 보호 효과가 감소될 수 있다. 캡핑층(140)의 두께가 2000nm보다 클 경우, 공정 시간 및 공정 복잡성이 증가하여 공정의 효율성이 떨어질 수 있다. 또한, 캡핑층(140)의 두께가 2000nm보다 클 경우, 박막의 스트레스가 증가할 수 있다.The total thickness of the
캡핑층(140) 내의 제 1 캡핑층(141)의 두께는 30 내지 300nm일 수 있다. 제 1 캡핑층(141)의 두께가 30nm보다 작을 경우, 중간층(143)이 포함하는 물질(예를 들어, Ni)이 제 2 도전층(135)으로 확산될 수 있다. 이러한 경우, 제 2 도전층(135)에 다크 스팟(dark spot)(예를 들어, Ni이 확산된 영역)이 생성되어 반사율이 감소될 수 있다. 제 1 캡핑층(141)의 두께가 300nm보다 클 경우, 제 1 캡핑층(141)의 스트레스가 증가할 수 있다.The thickness of the
제 1 중간층(143a) 및 제 2 중간층(143b)의 두께는 10 내지 300nm일 수 있다. 제 1 중간층(143a)의 두께가 10nm보다 작을 경우, 서로 다른 층들을 교대로 적층시킴에 따른 스트레스 완화 효과가 미미할 수 있다. 제 1 중간층(143a)의 두께가 300nm보다 클 경우, 박막의 스트레스가 증가할 수 있다.The thickness of the first
제 1 캡핑층(141)과 제 1 중간층(143a)의 두께 비는 1:1 내지 3:1일 수 있다. 제 1 캡핑층(141)과 제 1 중간층(143a)의 두께 비가 1:1보다 작을 경우, 중간층(143)이 포함하는 물질이 제 2 전극(135)으로 확산될 수 있다. 제 1 캡핑층(141)과 제 1 중간층(143a)의 두께 비가 3:1보다 클 경우, 제 1 캡핑층(141)의 두께가 상대적으로 너무 커져 스트레스가 증가할 수 있다.The thickness ratio of the
제 1 중간층(143a)과 제 2 중간층(143b)의 두께 비는 1:1 내지 1:3일 수 있다. 제 1 중간층(143a)과 제 2 중간층(143b)의 두께 비가 1:1보다 작을 경우, 제 1 중간층(143a)이 포함하는 물질이 확산될 수 있다. 제 1 중간층(143a)과 제 2 중간층(143b)의 두께 비가 1:3보다 클 경우, 제 2 중간층(143b)의 두께가 상대적으로 너무 커져 스트레스가 증가할 수 있다.The thickness ratio of the first
제 2 캡핑층(142)의 두께는 30 내지 300nm일 수 있다. 제 2 캡핑층(142)의 두께가 30nm보다 작을 경우, 캡핑층(140-1)의 변형 방지 효과가 감소할 수 있다. 제 2 캡핑층(142)의 두께가 300nm보다 클 경우, 박막의 스트레스가 증가할 수 있다.The thickness of the
도 5는 도 1의 A 부분의 확대도이다.Figure 5 is an enlarged view of portion A of Figure 1.
도 5를 참조하면, 제 2 전극(125)과 제 2 도전층(135) 사이에는 접합층(135a)이 더 배치될 수 있다. 접합층(135a)은 제 2 전극(125)과 제 2 도전층(135) 사이의 접합력을 향상시킬 수 있다. 접합층(135a)은 제 2 전극(125)을 완전히 덮도록 배치될 수 있다. 접합층(135a)은 제 2 전극(122)뿐만 아니라, 제 2 도전형 반도체층(112) 및 제 1 절연층(151)의 일부를 덮도록 배치되는 것도 가능하다. Referring to FIG. 5 , a
접합층(135a)은 Cr, ITO, Ti 중 선택된 하나 또는 이들의 조합에 의하여 단층 또는 다층으로 형성될 수 있다. 접합층(135a)이 ITO를 포함할 경우, ITO는 접합력을 높일 수 있는 다양한 물질들을 더 포함할 수도 있다. 예시적으로, ITO는 N, Zn, Ga 중 선택된 적어도 하나의 물질을 더 포함할 수도 있다. 이러한 물질들은 ITO의 증착시 함께 증착되어 ITO의 전체 영역에 배치될 수 있으며, 표면 처리를 통해 ITO의 표면에만 배치될 수도 있다. 그러나, 이것으로 접합층(135a)의 재질을 한정하는 것은 아니다.The
제 2 도전층(135)은 접합층(135a)과 마찬가지로 제 2 전극(125)을 완전히 덮도록 배치될 수 있다. 또한, 접합층(135a)은 제 2 전극(122)뿐만 아니라, 제 2 도전형 반도체층(112) 및 제 1 절연층(151)의 일부를 덮도록 배치될 수도 있다.The second
즉, 제 2 전극(125)의 중심(C, 도 1)을 기준으로, 제 2 도전층(135)의 끝단은 제 2 전극(125)의 끝단보다 더 길게 배치될 수 있다. 제 2 도전층(135)이 제 2 전극(125)의 측면까지 배치되므로, 제 2 전극(125)의 측면을 향하여 방출되는 광을 상부로 반사하여 광 추출 효율을 향상시킬 수 있다.That is, with respect to the center (C, FIG. 1) of the
캡핑층(140)은 제 2 도전층(135)을 완전히 덮도록 배치될 수 있다. 또한, 캡핑층(140)은 제 1 절연층(151)의 일부를 덮도록 배치될 수도 있다. The
즉, 제 2 전극(125)의 중심(C, 도 1)을 기준으로, 캡핑층(140)의 끝단은 제 2 도전층(135)의 끝단보다 더 길게 배치될 수 있다. 캡핑층(140)이 제 2 도전층(135)의 측면까지 배치되므로, 제 2 도전층(135)의 보호 효과가 보다 증가할 수 있다.That is, based on the center (C, FIG. 1) of the
<실험예><Experimental example>
접촉 비저항, 표면 특성 및 Contact resistivity, surface properties and 오믹Ohmic 특성 비교 Characteristic comparison
제 1-1 층/제 1-2 층/제 1 금속층(제 1-3 층)/제 2 층/제 3 층의 구조로 제 1 전극을 형성하였다. 여기서, 제 1 금속층 및 제 2 층의 두께를 다르게 하여 비교예1, 실시예1, 실시예2 및 실시예3을 구성하였다. 이 때, 제 1 금속층은 Al을 포함할 수 있고, 제 2 층은 Ni을 포함할 수 있다. 이러한 제 1 전극에는 열처리가 이루어질 수 있다.The first electrode was formed in the structure of 1-1 layer/1-2 layer/1st metal layer (1-3 layer)/2nd layer/3rd layer. Here, Comparative Example 1, Example 1, Example 2, and Example 3 were prepared by varying the thickness of the first metal layer and the second layer. At this time, the first metal layer may include Al, and the second layer may include Ni. Heat treatment may be performed on this first electrode.
표 1은 비교예1, 실시예1, 실시예2 및 실시예3 각각의 두께 및 TLM 측정법에 의한 접촉 비저항 값을 개시한 것이다. Table 1 discloses the thickness of each of Comparative Example 1, Example 1, Example 2, and Example 3 and the contact resistivity value by TLM measurement method.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 반도체 소자 중, 제 1 전극을 다르게 구성하여 볼 업 현상을 관찰한 것이다. 도 6a는 비교예1을 관찰한 결과이고, 도 6b는 실시예1을 관찰한 결과이고, 도 6c는 실시예2를 관찰한 결과이고, 도 6d는 실시예3을 관찰한 결과이다. 도 7은 TLM 측정법을 통해 도 6a 내지 도 6d의 제 1 전극의 전압과 전류 값을 도시한 그래프이다. 도 7의 그래프에서 기울기가 클수록 저항이 낮으며, 이는 오믹 특성이 좋다는 것을 의미할 수 있다. 이하에서는 표 1을 함께 참조하여 비교예1, 실시예1, 실시예2 및 실시예3을 비교하도록 한다.Figures 6a to 6d show the ball-up phenomenon observed by differently configuring the first electrode of a semiconductor device according to an embodiment of the present invention. Figure 6a is the result of observing Comparative Example 1, Figure 6b is the result of observing Example 1, Figure 6c is the result of observing Example 2, and Figure 6d is the result of observing Example 3. FIG. 7 is a graph showing voltage and current values of the first electrode of FIGS. 6A to 6D through the TLM measurement method. In the graph of FIG. 7, the larger the slope, the lower the resistance, which may mean that the ohmic characteristics are good. Hereinafter, Comparative Example 1, Example 1, Example 2, and Example 3 will be compared with reference to Table 1.
비교예1의 경우, 제 1 금속층이 130nm의 두께를 가져 실시예1 내지 실시예3에 비하여 볼 업 현상이 현저히 많이 관찰되는 것을 확인할 수 있다(도 6a). 표 1을 참조하면, 접촉비저항 값은 실시예2,3에 비하여 다소 큰 값을 보이는 것을 확인할 수 있다. 도 7을 참조하면, 실시예1,2에 비하여 오믹 특성은 좋지 않으나, 실시예3에 비해서는 상당히 좋은 오믹 특성을 보임을 알 수 있다. 그러나, 결과적으로 비교예1은 볼 업 현상이 많이 관찰된다는 점에서 제 1 전극으로 적절하지 않다.In the case of Comparative Example 1, it can be seen that the first metal layer had a thickness of 130 nm, and the ball-up phenomenon was observed significantly more than in Examples 1 to 3 (FIG. 6a). Referring to Table 1, it can be seen that the contact resistivity value is somewhat larger than that of Examples 2 and 3. Referring to FIG. 7, it can be seen that the ohmic properties are not as good as those of Examples 1 and 2, but are considerably better than those of Example 3. However, as a result, Comparative Example 1 is not suitable as a first electrode in that a lot of ball-up phenomenon is observed.
실시예1의 경우, 볼 업 현상이 거의 관찰되지 않으므로 표면 특성이 매우 우수함을 알 수 있다(도 6b). 한편, 실시예1은 비교예1과 동일하게 가장 큰 접촉비저항 값을 갖는다. 그러나, 도 7을 참조하면, 실시예3 다음으로 오믹 특성이 좋은 것을 확인할 수 있다. 결과적으로, 실시예1은 접촉비저항 값은 실시예2,3에 비해서는 다소 높으나, 표면 특성과 오믹 특성이 우수하므로 제 1 전극으로 사용될 수 있다.In the case of Example 1, the ball-up phenomenon was hardly observed, indicating that the surface properties were very excellent (FIG. 6b). Meanwhile, Example 1 has the same highest contact resistivity value as Comparative Example 1. However, referring to FIG. 7, it can be seen that the ohmic properties are second only to those of Example 3. As a result, the contact resistivity value of Example 1 is somewhat higher than that of Examples 2 and 3, but it can be used as a first electrode because it has excellent surface properties and ohmic properties.
실시예2의 경우, 실시예1에 비하여 제 1 금속층(Al)의 두께를 두껍게 구성하였다. Al이 오믹 특성을 제어하는 금속이므로, 실시예2의 접촉비저항은 실시예1에 비하여 현저하게 낮아지는 것을 확인할 수 있다(표 1). 또한, 도 7을 참조하면, 실시예2의 오믹 특성이 가장 좋은 것을 확인할 수 있다. 그러나, 제 1 금속층이 두꺼워짐으로써, 실시예1에 비하여 볼 업 현상이 보다 많이 발생할 수 있다(도 6c). 결과적으로, 실시예2는 접촉비저항 및 오믹 특성에서 가장 우수한 결과를 나타내므로, 실시예1,3에 비해서는 표면 특성이 다소 부족하나, 이를 감안하고 제 1 전극으로 사용될 수 있다.In Example 2, the thickness of the first metal layer (Al) was made thicker than in Example 1. Since Al is a metal that controls ohmic properties, it can be seen that the contact resistivity of Example 2 is significantly lower than that of Example 1 (Table 1). Additionally, referring to FIG. 7, it can be seen that Example 2 has the best ohmic properties. However, as the first metal layer becomes thicker, more ball-up phenomenon may occur compared to Example 1 (FIG. 6C). As a result, Example 2 shows the best results in terms of contact resistivity and ohmic properties, so although the surface properties are somewhat lacking compared to Examples 1 and 3, it can be used as a first electrode taking this into account.
실시예3의 경우, 실시예2에 비하여 제 2 층(Ni)의 두께를 두껍게 구성하였다. Ni이 금속들의 확산을 방지하는 장벽 역할을 하므로, 실시예3은 실시예2에 비하여 볼 업 현상이 거의 관찰되지 않는 것을 확인할 수 있다(도 6d). 그러나, 제 2 층이 두꺼워짐으로써, 실시예2에 비하여 접촉비저항이 증가되며(표 1), 오믹 특성이 저하되는 것을 확인할 수 있다(도 7). 결과적으로, 실시예3은 접촉비저항과 오믹 특성이 실시예1,2에 비해서는 다소 부족하지만, 표면 특성이 우수하므로 제 1 전극으로 사용될 수 있다.In Example 3, the thickness of the second layer (Ni) was made thicker than in Example 2. Since Ni serves as a barrier to prevent the diffusion of metals, it can be seen that almost no ball-up phenomenon is observed in Example 3 compared to Example 2 (FIG. 6D). However, as the second layer becomes thicker, it can be seen that the contact specific resistance increases compared to Example 2 (Table 1) and the ohmic properties deteriorate (FIG. 7). As a result, Example 3 is somewhat lacking in contact resistance and ohmic properties compared to Examples 1 and 2, but has excellent surface properties and can be used as a first electrode.
제 11st 전극의 다양한 변형에 따른 According to various modifications of the electrode TLMTLM 측정 결과 Measurement results
표 2는 제 1 전극을 다양하게 변형하고, TLM 측정법을 통해 Rc, Rs, ρc를 비교한 것이다. 제 1 전극은 제 1-1 층/제 1-2 층/제 1 금속층(제 1-3 층)/제 2 층/제 3 층의 구조를 가질 수 있다. 제 1 전극에는 열처리가 이루어질 수도 있다. 제 1 금속층은 Al을 포함할 수 있고, 제 2 층은 Ni를 포함할 수 있다. 또한, 제 1-1 층은 Cr을 포함할 수 있고, 제 1-2 층은 Ti를 포함할 수 있고, 제 3 층은 Au를 포함할 수 있다. Table 2 compares Rc, Rs, and ρc through various modifications of the first electrode and TLM measurement. The first electrode may have a structure of 1-1 layer/1-2 layer/1st metal layer (1-3 layer)/2nd layer/3rd layer. Heat treatment may be performed on the first electrode. The first metal layer may include Al, and the second layer may include Ni. Additionally, the 1-1 layer may include Cr, the 1-2 layer may include Ti, and the third layer may include Au.
R1, R2, R3의 경우 본 발명의 실시예에 따른 제 1 전극이며, T1, T2-1, T2-2, T3-1, T3-2, T3-3은 변형된 제 1 전극이다. 여기서, 중간층은 제 2 층과 제 3 층 사이에 또 다른 층이 배치된 것을 의미한다. Rc, Rs, ρc는 각각 TLM 측정법에 의한 접촉저항, 면저항, 접촉비저항을 의미한다. 오믹 특성은 저항이 커질수록 저하된다.R1, R2, and R3 are first electrodes according to an embodiment of the present invention, and T1, T2-1, T2-2, T3-1, T3-2, and T3-3 are modified first electrodes. Here, the middle layer means that another layer is disposed between the second and third layers. Rc, Rs, and ρc mean contact resistance, sheet resistance, and contact specific resistance, respectively, by the TLM measurement method. Ohmic properties deteriorate as resistance increases.
T1의 경우, 오믹 특성 향상을 위해 제 1 금속층(Al)의 두께를 300nm로 형성하고, 장벽 역할을 위해 제 2 층(Ni)의 두께를 100nm로 형성하였다. 또한, 제 2 층과 제 3 층 사이에 Cu/Ni의 중간층을 더 형성하였다. 여기서, Cu는 장벽 역할을 할 수 있다. 그러나, 이러한 경우, 오믹 특성 향상보다는 과도한 Al, Ni에 의하여 R1에 비해 접촉저항 값이 상당히 커지므로 오히려 오믹 특성이 저하될 것임을 예상할 수 있다. 특히, 면저항 및 접촉비저항 값이 음수 값을 나타내어, T1에는 오믹이 이루어지지 않았음을 알 수 있다. 따라서, T1은 제 1 전극으로 적절하지 않다.In the case of T1, the thickness of the first metal layer (Al) was formed at 300 nm to improve ohmic properties, and the thickness of the second layer (Ni) was formed at 100 nm to serve as a barrier. Additionally, an intermediate layer of Cu/Ni was further formed between the second and third layers. Here, Cu can act as a barrier. However, in this case, rather than improving the ohmic properties, it can be expected that the contact resistance value will be significantly larger than that of R1 due to excessive Al and Ni, so the ohmic properties will actually deteriorate. In particular, the sheet resistance and contact resistivity values showed negative values, indicating that ohmic generation was not achieved at T1. Therefore, T1 is not suitable as the first electrode.
T2-1의 경우, 제 1 금속층의 두께는 R2와 동일하다. T2-1은 제 2 층의 두께를 100nm로 형성하고, 중간층을 더 형성하여 R2에 비하여 장벽 역할이 향상될 수 있는지를 관찰하였다. 그러나, 제 2 층 및 중간층의 과도한 두께로 인하여 오히려 오믹이 이루어지지 않을 수 있다. 즉, T2-1은 접촉저항, 면저항 및 접촉 비저항이 R2에 비하여 상당히 커지므로 제 1 전극으로 적절하지 않다.For T2-1, the thickness of the first metal layer is the same as R2. In T2-1, the second layer was formed with a thickness of 100 nm, and an intermediate layer was further formed to observe whether the barrier role could be improved compared to R2. However, ohmic properties may not be achieved due to excessive thickness of the second layer and the intermediate layer. In other words, T2-1 is not suitable as a first electrode because the contact resistance, sheet resistance, and contact specific resistance are significantly greater than those of R2.
T2-2의 경우, 제 2 층의 두께를 줄이고, 대신 중간층에 Cu 장벽층을 추가하였다. 그러나, T2-2는 R2에 비하여 접촉 저항이 증가하여 오믹이 저하되므로 제 1 전극으로 적절하지 않다.For T2-2, the thickness of the second layer was reduced, and a Cu barrier layer was added to the middle layer instead. However, T2-2 is not suitable as a first electrode because contact resistance increases and ohmic properties decrease compared to R2.
T3-1, T3-2의 경우, 제 1 금속층의 두께를 각각 60nm, 90nm로 형성하였다. T3-1의 경우, R3에 비하여 접촉 저항, 면저항, 접촉 비저항 모두 상당량이 증가하는 것을 확인할 수 있다. 즉, T3-1은 제 1 금속층의 두께가 제 2 층 대비 상대적으로 작아져 오믹이 이루어지지 않을 수 있다. 또한, T3-2의 경우, R3에 비하여 접촉 저항이 증가하는 것을 확인할 수 있다. 즉, T3-2는 제 1 금속층의 두께가 제 2 층 대비 상대적으로 작긴하지만, T3-1에 비해서는 두꺼우므로 오믹 특성이 저하될 수 있다. 결국, T3-1, T3-2는 제 1 금속층의 두께가 제 2 층에 비하여 상대적으로 작아 제 1 전극으로써 적절하지 않다.In the case of T3-1 and T3-2, the thickness of the first metal layer was 60 nm and 90 nm, respectively. In the case of T3-1, it can be seen that the contact resistance, sheet resistance, and contact specific resistance all increase significantly compared to R3. That is, in T3-1, ohmic generation may not be achieved because the thickness of the first metal layer is relatively small compared to the second layer. Additionally, in the case of T3-2, it can be seen that the contact resistance increases compared to R3. That is, although the thickness of the first metal layer in T3-2 is relatively small compared to the second layer, it is thicker than T3-1, so ohmic properties may be deteriorated. Ultimately, T3-1 and T3-2 are not suitable as first electrodes because the thickness of the first metal layer is relatively small compared to the second layer.
T3-3의 경우, 제 1 금속층의 두께를 150으로 형성하였다. 이러한 경우, 접촉 저항, 면저항이 모두 R3에 비하여 감소하는 확인할 수 있다. 그러나, 도 6a를 참고하였을 때, 볼 업 현상 및 보이드가 상당히 많이 발생될 것임을 예상할 수 있다. 즉, T3-3은 접촉 저항, 면저항이 모두 낮아 오믹 특성이 향상될 수도 있으나, 표면 특성이 좋지 않으므로 제 1 전극으로 적절하지 않다.In the case of T3-3, the thickness of the first metal layer was set to 150. In this case, it can be seen that both contact resistance and sheet resistance are reduced compared to R3. However, referring to FIG. 6A, it can be expected that a significant number of ball-up phenomena and voids will occur. In other words, T3-3 has both low contact resistance and sheet resistance, so its ohmic properties may be improved, but its surface properties are poor, so it is not suitable as a first electrode.
도 8은 본 발명의 일 실시예에 따른 반도체 소자 패키지의 개념도이다.8 is a conceptual diagram of a semiconductor device package according to an embodiment of the present invention.
반도체 소자는 패키지로 구성되어, 수지(resin)나 레지스트(resist)나 SOD 또는 SOG의 경화용으로 사용될 수 있다. 또는, 반도체 소자는 치료용이나 의료용으로 사용되거나 공기 청정기나 정수기 등의 살균에 사용될 수도 있다.Semiconductor devices are packaged and can be used for curing resin, resist, SOD, or SOG. Alternatively, semiconductor devices may be used for treatment or medical purposes, or for sterilization of air purifiers or water purifiers.
도 8을 참고하면, 반도체 소자 패키지는 홈(3)이 형성된 몸체(2), 몸체(2)에 배치되는 반도체 소자(1), 및 몸체(2)에 배치되어 반도체 소자(1)와 전기적으로 연결되는 한 쌍의 리드 프레임(5a, 5b)을 포함할 수 있다. 반도체 소자(1)는 전술한 구성을 모두 포함할 수 있다.Referring to FIG. 8, the semiconductor device package includes a
몸체(2)는 자외선 광을 반사하는 재질 또는 코팅층을 포함할 수 있다. 몸체(2)는 복수의 층(2a, 2b, 2c, 2d, 2e)을 적층하여 형성할 수 있다. 복수의 층(2a, 2b, 2c, 2d, 2e)은 동일한 재질일 수도 있고 상이한 재질을 포함할 수도 있다.The
홈(3)은 반도체 소자에서 멀어질수록 넓어지게 형성되고, 경사면에는 단차(3a)가 형성될 수 있다.The
투광층(4)은 홈(3)을 덮을 수 있다. 투광층(4)은 글라스 재질일 있으나, 반드시 이에 한정하지 않는다. 투광층(4)은 자외선 광을 유효하게 투과할 수 있는 재질이면 특별히 제한하지 않는다. 홈(3)의 내부는 빈 공간일 수 있다The light-transmitting
반도체 소자는 조명 시스템의 광원으로 사용되거나, 영상표시장치의 광원이나 조명장치의 광원으로 사용될 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다. 예시적으로, 반도체 소자와 RGB 형광체를 혼합하여 사용하는 경우 연색성(CRI)이 우수한 백색광을 구현할 수 있다.Semiconductor devices can be used as a light source for a lighting system, a light source for an image display device, or a light source for a lighting device. In other words, the semiconductor device can be applied to various electronic devices that are placed in a case and provide light. For example, when using a mixture of semiconductor devices and RGB phosphors, white light with excellent color rendering (CRI) can be implemented.
상술한 반도체 소자는 발광소자 패키지로 구성되어, 조명 시스템의 광원으로 사용될 수 있는데, 예를 들어 영상표시장치의 광원이나 조명 장치 등의 광원으로 사용될 수 있다.The above-described semiconductor device is composed of a light-emitting device package and can be used as a light source for a lighting system. For example, it can be used as a light source for an image display device or a lighting device.
영상표시장치의 백라이트 유닛으로 사용될 때 에지 타입의 백라이트 유닛으로 사용되거나 직하 타입의 백라이트 유닛으로 사용될 수 있고, 조명 장치의 광원으로 사용될 때 등기구나 벌브 타입으로 사용될 수도 있으며, 또한 이동 단말기의 광원으로 사용될 수도 있다.When used as a backlight unit for a video display device, it can be used as an edge-type backlight unit or a direct-type backlight unit. When used as a light source for a lighting device, it can be used as a luminaire or bulb type. It can also be used as a light source for a mobile terminal. It may be possible.
발광 소자는 상술한 발광 다이오드 외에 레이저 다이오드가 있다.Light-emitting devices include laser diodes in addition to the light-emitting diodes described above.
레이저 다이오드는, 발광소자와 동일하게, 상술한 구조의 제1도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. 그리고, p-형의 제1 도전형 반도체와 n-형의 제2 도전형 반도체를 접합시킨 뒤 전류를 흘러주었을 때 빛이 방출되는 electro-luminescence(전계발광) 현상을 이용하나, 방출되는 광의 방향성과 위상에서 차이점이 있다. 즉, 레이저 다이오드는 여기 방출(stimulated emission)이라는 현상과 보강간섭 현상 등을 이용하여 하나의 특정한 파장(단색광, monochromatic beam)을 가지는 빛이 동일한 위상을 가지고 동일한 방향으로 방출될 수 있으며, 이러한 특성으로 인하여 광통신이나 의료용 장비 및 반도체 공정 장비 등에 사용될 수 있다.The laser diode, like the light emitting device, may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer of the above-described structure. In addition, the electro-luminescence phenomenon, in which light is emitted when a p-type first conductivity type semiconductor and an n-type second conductivity type semiconductor are bonded and an electric current flows, is used, but the directionality of the emitted light is different. There is a difference in phase. In other words, a laser diode can emit light with one specific wavelength (monochromatic beam) with the same phase and in the same direction by using a phenomenon called stimulated emission and constructive interference. Therefore, it can be used in optical communications, medical equipment, and semiconductor processing equipment.
수광 소자로는 빛을 검출하여 그 강도를 전기 신호로 변환하는 일종의 트랜스듀서인 광 검출기(photodetector)를 예로 들 수 있다. 이러한 광 검출기로서, 광전지(실리콘, 셀렌), 광 출력전 소자(황화 카드뮴, 셀렌화 카드뮴), 포토 다이오드(예를 들어, visible blind spectral region이나 true blind spectral region에서 피크 파장을 갖는 PD), 포토 트랜지스터, 광전자 증배관, 광전관(진공, 가스 봉입), IR(Infra-Red) 검출기 등이 있으나, 실시예는 이에 국한되지 않는다.An example of a light receiving element is a photodetector, which is a type of transducer that detects light and converts the intensity into an electrical signal. Such photodetectors include photocells (silicon, selenium), light output devices (cadmium sulfide, cadmium selenide), photodiodes (e.g., PDs with a peak wavelength in the visible blind spectral region or true blind spectral region), and photovoltaic devices (PDs). Examples include transistors, photomultiplier tubes, photoelectron tubes (vacuum, gas-encapsulated), IR (Infra-Red) detectors, etc., but embodiments are not limited thereto.
또한, 광검출기와 같은 반도체 소자는 일반적으로 광변환 효율이 우수한 직접 천이 반도체(direct bandgap semiconductor)를 이용하여 제작될 수 있다. 또는, 광검출기는 구조가 다양하여 가장 일반적인 구조로는 p-n 접합을 이용하는 pin형 광검출기와, 쇼트키접합(Schottky junction)을 이용하는 쇼트키형 광검출기와, MSM(Metal Semiconductor Metal)형 광검출기 등이 있다. Additionally, semiconductor devices such as photodetectors can generally be manufactured using direct bandgap semiconductors, which have excellent light conversion efficiency. Alternatively, photodetectors have various structures, and the most common structures include a pin-type photodetector using a p-n junction, a Schottky-type photodetector using a Schottky junction, and a MSM (Metal Semiconductor Metal) type photodetector. there is.
포토 다이오드(Photodiode)는 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있고, pn접합 또는 pin 구조로 이루어진다. 포토 다이오드는 역바이어스 혹은 제로바이어스를 가하여 동작하게 되며, 광이 포토 다이오드에 입사되면 전자와 정공이 생성되어 전류가 흐른다. 이때 전류의 크기는 포토 다이오드에 입사되는 광의 강도에 거의 비례할 수 있다.A photodiode, like a light emitting device, may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer of the structure described above, and may have a pn junction or pin structure. The photodiode operates by applying a reverse bias or zero bias, and when light is incident on the photodiode, electrons and holes are created and a current flows. At this time, the size of the current may be approximately proportional to the intensity of light incident on the photodiode.
광전지 또는 태양 전지(solar cell)는 포토 다이오드의 일종으로, 광을 전류로 변환할 수 있다. 태양 전지는, 발광소자와 동일하게, 상술한 구조의 제1 도전형 반도체층과 활성층 및 제2도전형 반도체층을 포함할 수 있다. A photovoltaic cell, or solar cell, is a type of photodiode that can convert light into electric current. The solar cell, like the light emitting device, may include a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer having the above-described structure.
또한, p-n 접합을 이용한 일반적인 다이오드의 정류 특성을 통하여 전자 회로의 정류기로 이용될 수도 있으며, 초고주파 회로에 적용되어 발진 회로 등에 적용될 수 있다.In addition, it can be used as a rectifier in electronic circuits through the rectification characteristics of a general diode using a p-n junction, and can be applied to ultra-high frequency circuits and oscillator circuits.
또한, 상술한 반도체 소자는 반드시 반도체로만 구현되지 않으며 경우에 따라 금속 물질을 더 포함할 수도 있다. 예를 들어, 수광 소자와 같은 반도체 소자는 Ag, Al, Au, In, Ga, N, Zn, Se, P, 또는 As 중 적어도 하나를 이용하여 구현될 수 있으며, p형이나 n형 도펀트에 의해 도핑된 반도체 물질이나 진성 반도체 물질을 이용하여 구현될 수도 있다.In addition, the above-described semiconductor device is not necessarily implemented only as a semiconductor and may further include a metal material in some cases. For example, a semiconductor device such as a light receiving device may be implemented using at least one of Ag, Al, Au, In, Ga, N, Zn, Se, P, or As, and may be implemented using a p-type or n-type dopant. It may also be implemented using doped semiconductor materials or intrinsic semiconductor materials.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Although the above description focuses on the examples, this is only an example and does not limit the present invention, and those skilled in the art will be able to You will see that various variations and applications are possible. For example, each component specifically shown in the examples can be modified and implemented. And these variations and differences in application should be construed as being included in the scope of the present invention as defined in the appended claims.
100; 반도체 소자 110; 발광 구조물
121; 제 1 전극 122-1, 122-2; 제 1 층
122a; 제 1-1 층 122b; 제 1-2 층
122c; 제 1-3 층(제 1 금속층) 122d; 제 1 영역
122e; 제 2 영역 123; 제 2 층
123; 제 3 층 125; 제 2 전극
131, 135; 도전층 140; 캡핑층100;
121; first electrodes 122-1, 122-2; first floor
122a; 1-
122c; 1-3 layers (first metal layer) 122d;
122e;
123;
131, 135;
Claims (20)
상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및
상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고,
상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며,
상기 제 1 층은 제 1 금속을 포함하는 제 1 금속층을 포함하고,
상기 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고,
상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배인 반도체 소자.A light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and
It includes a second electrode electrically connected to the second conductive semiconductor layer,
The first electrode includes a first layer, a second layer and a third layer,
The first layer includes a first metal layer including a first metal,
The diffusion coefficient of the first metal is greater than the diffusion coefficient of the third metal included in the third layer,
A semiconductor device wherein the thickness of the second layer is 0.4 to 0.53 times the thickness of the first metal layer.
상기 제 2 층은 상기 제 1 금속층과 제 3 층의 사이에 배치되는 반도체 소자.According to claim 1,
The second layer is a semiconductor device disposed between the first metal layer and the third layer.
상기 제 1 금속층의 두께는 100 내지 120nm인 반도체 소자.According to claim 1,
A semiconductor device wherein the first metal layer has a thickness of 100 to 120 nm.
상기 제 2 층의 두께는 45 내지 65nm인 반도체 소자.According to claim 1,
A semiconductor device wherein the second layer has a thickness of 45 to 65 nm.
상기 제 1 금속은 Al인 반도체 소자.According to claim 1,
A semiconductor device wherein the first metal is Al.
상기 제 2 층은 Ni를 포함하는 반도체 소자.According to claim 1,
A semiconductor device wherein the second layer includes Ni.
상기 제 3 금속은 Au인 반도체 소자.According to claim 1,
A semiconductor device wherein the third metal is Au.
상기 제 1 층은, 제 1-1 층; 및 상기 제 1-1 층과 제 1 금속층 사이에 배치되는 제 1-2 층을 더 포함하는 반도체 소자.According to claim 1,
The first layer is the 1-1 layer; and a 1-2 layer disposed between the 1-1 layer and the first metal layer.
상기 제 1 금속층의 두께는 상기 제 1-1 층 및 제 1-2 층의 두께의 합의 1.5 내지 2.5배인 반도체 소자.According to claim 8,
A semiconductor device wherein the thickness of the first metal layer is 1.5 to 2.5 times the sum of the thicknesses of the 1-1 layer and the 1-2 layer.
상기 제 1-1 층은 Cr을 포함하고, 상기 제 1-2 층은 Ti를 포함하는 반도체 소자.According to claim 8,
The semiconductor device wherein the 1-1 layer includes Cr and the 1-2 layer includes Ti.
상기 제 2 전극 상에 배치되는 반사층; 및 상기 반사층 상에 배치되고, 복수의 층을 포함하는 캡핑층을 더 포함하는 반도체 소자.According to claim 1,
a reflective layer disposed on the second electrode; and a capping layer disposed on the reflective layer and including a plurality of layers.
상기 발광 구조물은 상기 제 2 도전형 반도체층과 활성층을 관통하여 상기 제 1 도전형 반도체층의 일부 영역까지 배치되는 복수의 리세스를 더 포함하고,
상기 제 1 전극은 상기 복수의 리세스 내부에 배치되는 반도체 소자.According to claim 1,
The light emitting structure further includes a plurality of recesses disposed through the second conductive semiconductor layer and the active layer to a partial area of the first conductive semiconductor layer,
The first electrode is a semiconductor device disposed inside the plurality of recesses.
상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및
상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고,
상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며,
상기 제 1 층은 제 1 영역 및 제 2 영역을 포함하고,
상기 제 1 층이 포함하는 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고,
상기 제 2 영역이 포함하는 제 1 금속의 비율은 상기 제 1 영역이 포함하는 제 1 금속의 비율보다 크고,
상기 제 1 영역과 제 2 영역의 두께 비는 3:7 내지 6.3:3.5이며,
상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배인 반도체 소자.A light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and
It includes a second electrode electrically connected to the second conductive semiconductor layer,
The first electrode includes a first layer, a second layer and a third layer,
The first layer includes a first region and a second region,
The diffusion coefficient of the first metal included in the first layer is greater than the diffusion coefficient of the third metal included in the third layer,
The proportion of the first metal included in the second region is greater than the proportion of the first metal included in the first region,
The thickness ratio of the first region and the second region is 3:7 to 6.3:3.5,
A semiconductor device wherein the second layer has a thickness of 0.4 to 0.53 times the thickness of the first metal layer.
상기 제 2 층은 상기 제 2 영역 및 제 3 층 사이에 배치되는 반도체 소자.According to claim 13,
The second layer is a semiconductor device disposed between the second region and the third layer.
상기 제 1 금속은 Al인 반도체 소자.According to claim 13,
A semiconductor device wherein the first metal is Al.
상기 제 1 영역의 Al의 비율과 상기 제 2 영역의 Al의 비율의 비는 1:1.5 내지 1:2.5인 반도체 소자.According to claim 15,
A semiconductor device wherein the ratio of the Al ratio of the first region to the Al ratio of the second region is 1:1.5 to 1:2.5.
상기 제 1 층은 Cr 및 Ti를 더 포함하는 반도체 소자.According to claim 13,
The first layer further includes Cr and Ti.
상기 제 2 층은 Ni를 포함하는 반도체 소자.According to claim 13,
A semiconductor device wherein the second layer includes Ni.
상기 제 3 금속은 Au인 반도체 소자.According to claim 13,
A semiconductor device wherein the third metal is Au.
상기 몸체에 배치되는 반도체 소자를 포함하고,
상기 반도체 소자는,
제 1 도전형 반도체층, 제 2 도전형 반도체층 및 상기 제 1 도전형 반도체층과 제 2 도전형 반도체층의 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제 1 도전형 반도체층과 전기적으로 연결되고, 복수의 층을 포함하는 제 1 전극; 및
상기 제 2 도전형 반도체층과 전기적으로 연결되는 제 2 전극을 포함하고,
상기 제 1 전극은 제 1 층, 제 2 층 및 제 3 층을 포함하며,
상기 제 1 층은 제 1 금속을 포함하는 제 1 금속층을 포함하고,
상기 제 1 금속의 확산 계수는 상기 제 3 층이 포함하는 제 3 금속의 확산 계수보다 크고,
상기 제 2 층의 두께는 상기 제 1 금속층의 두께의 0.4 내지 0.53배인 반도체 소자 패키지.body; and
Including a semiconductor element disposed in the body,
The semiconductor device is,
A light emitting structure including a first conductivity type semiconductor layer, a second conductivity type semiconductor layer, and an active layer disposed between the first conductivity type semiconductor layer and the second conductivity type semiconductor layer;
a first electrode electrically connected to the first conductive semiconductor layer and including a plurality of layers; and
It includes a second electrode electrically connected to the second conductive semiconductor layer,
The first electrode includes a first layer, a second layer and a third layer,
The first layer includes a first metal layer including a first metal,
The diffusion coefficient of the first metal is greater than the diffusion coefficient of the third metal included in the third layer,
A semiconductor device package wherein the second layer has a thickness of 0.4 to 0.53 times the thickness of the first metal layer.
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