KR102569587B1 - 반도체 소자 패키지 - Google Patents
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Abstract
실시 예는 캐비티를 갖는 몸체; 상기 캐비티의 바닥면에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 상기 제2전극 사이에 배치되는 제3전극; 상기 제3전극 상에 배치되는 합금층; 상기 합금층 상에 배치되고, 상기 제1전극 또는 제2전극 중 적어도 하나와 전기적으로 연결되는 반도체 소자; 상기 반도체 소자 상에 배치되며, 상기 캐비티를 덮는 투광부재; 상기 몸체의 하부면에 배치되는 복수 개의 패드; 및 상기 캐비티의 바닥면과 상기 몸체의 하부면 사이에 배치되는 방열부재를 포함하고, 상기 몸체는 상기 방열부재와 상기 제3전극 사이에 배치되는 제1세라믹층 및 상기 방열부재와 상기 복수개의 패드 사이에 배치되는 제2세라믹층;을 포함하고, 상기 방열부재는 상기 제3전극의 하부에 배치되는 제1방열부 및 상기 제1방열부의 하부에 배치되는 제2방열부를 포함하고, 상기 제1방열부의 폭은 상기 제3전극의 폭과 동일하거나 크고, 상기 제2방열부의 폭은 상기 제3전극의 폭보다 작고, 상기 제1세라믹층 및 상기 제2세라믹층의 두께는 상기 방열 부재의 두께의 20% 이하인 반도체 소자 패키지를 개시한다.
Description
실시 예는 반도체 소자 패키지에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체 소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광 소자, 수광 소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등 다양한 색을 구현할 수 있으며, 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하며, 형광등, 백열등 등 기존의 광원에 비해 저소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
뿐만 아니라, 광검출기나 태양 전지와 같은 수광 소자도 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용하여 제작하는 경우 소자 재료의 개발로 다양한 파장 영역의 빛을 흡수하여 광 전류를 생성함으로써 감마선부터 라디오 파장 영역까지 다양한 파장 영역의 빛을 이용할 수 있다. 또한 빠른 응답속도, 안전성, 환경 친화성 및 소자 재료의 용이한 조절의 장점을 가져 전력 제어 또는 초고주파 회로나 통신용 모듈에도 용이하게 이용할 수 있다.
따라서, 반도체 소자는 광 통신 수단의 송신 모듈, LCD(Liquid Crystal Display) 표시 장치의 백라이트를 구성하는 냉음극관(CCFL: Cold Cathode Fluorescence Lamp)을 대체하는 발광 다이오드 백라이트, 형광등이나 백열 전구를 대체할 수 있는 백색 발광 다이오드 조명 장치, 자동차 헤드 라이트 및 신호등 및 Gas나 화재를 감지하는 센서 등에까지 응용이 확대되고 있다. 또한, 반도체 소자는 고주파 응용 회로나 기타 전력 제어 장치, 통신용 모듈에까지 응용이 확대될 수 있다.
특히, 자외선 파장 영역의 광을 방출하는 발광소자는 경화작용이나 살균 작용을 하여 경화용, 의료용, 및 살균용으로 사용될 수 있다.
최근 자외선 발광소자 패키지에 대한 연구가 활발하나, 내부의 열을 외부로 효과적으로 방출하지 못하는 문제가 있다. 방열을 개선하기 위해 몸체 내부에 방열부재를 배치할 수 있으나, 방열부재에 의한 단차에 의해 전극과 반도체 소자 사이의 유테틱 본딩이 불량해지는 문제가 있다.
실시 예는 전극과 반도체 소자의 접합이 개선된 반도체 소자 패키지를 제공한다.
또한, 열 방출이 우수한 반도체 소자 패키지를 제공한다.
실시 예에서 해결하고자 하는 과제는 이에 한정되는 것은 아니며, 아래에서 설명하는 과제의 해결수단이나 실시 형태로부터 파악될 수 있는 목적이나 효과도 포함된다고 할 것이다.
본 발명의 일 특징에 따른 반도체 소자 패키지는, 캐비티를 갖는 몸체; 상기 캐비티의 바닥면에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 상기 제2전극 사이에 배치되는 제3전극; 상기 제3전극 상에 배치되고, 상기 제1전극 또는 제2전극 중 적어도 하나와 전기적으로 연결되는 반도체 소자; 상기 반도체 소자 상에 배치되며, 상기 캐비티를 덮는 투광부재; 상기 몸체의 하부면에 배치되는 복수 개의 패드; 및 상기 캐비티의 바닥면과 상기 몸체의 하부면 사이에 배치되는 방열부재를 포함하고, 상기 몸체는 상기 방열부재와 상기 제3전극 사이에 배치되는 제1세라믹층 및 상기 방열부재와 상기 복수개의 패드 사이에 배치되는 제2세라믹층;을 포함하고, 상기 방열부재는 상기 제3전극의 하부에 배치되는 제1방열부 및 상기 제1방열부의 하부에 배치되는 제2방열부를 포함하고, 상기 제1방열부의 폭은 상기 제3전극의 폭과 동일하거나 크고, 상기 제2방열부의 폭은 상기 제3전극의 폭보다 작고, 상기 제1세라믹층 및 상기 제2세라믹층의 두께는 상기 방열 부재의 두께의 20% 이하이다.
본 발명의 다른 특징에 따른 반도체 소자 패키지는, 캐비티를 갖는 몸체; 상기 캐비티의 바닥면에 배치되고 제1방향으로 이격된 제1전극과 제2전극, 및 상기 제1전극과 상기 제2전극 사이에 배치되는 제3전극; 상기 제3전극 상에 배치되는 반도체 소자; 상기 캐비티 상에 배치되는 투광부재; 상기 몸체의 하부면에 배치되고, 상기 제1방향으로 이격 배치되는 제1패드와 제2패드, 및 상기 제1패드와 상기 제2패드 사이에 배치되는 제3패드; 및 상기 캐비티의 바닥면과 상기 몸체의 하부면 사이에 배치되는 방열부재를 포함하고, 상기 캐비티는 서로 마주보는 제1측면과 제3측면, 및 서로 마주보는 제2측면과 제4측면을 포함하고, 상기 제1전극은 상기 제3측면과 상기 반도체 소자 사이에 배치되는 제1단위전극 및 상기 제4측면과 상기 반도체 소자 사이에 배치되는 제2단위전극을 포함하고, 상기 제2전극은 상기 제1측면과 상기 반도체 소자 사이에 배치되는 제3단위전극 및 상기 제2측면과 상기 반도체 소자 사이에 배치되는 제4단위전극을 포함하고, 상기 제3전극은 상기 제1측면과 상기 제4측면이 이루는 에지부로 연장된 제1연장부 및 상기 제2측면과 상기 제3측면이 이루는 에지부로 연장된 제2연장부를 포함하고, 상기 제1연장부 및 상기 제2연장부는 연결전극에 의해 상기 제1패드와 전기적으로 연결되고, 상기 제1전극 및 상기 제2전극은 연결전극에 의해 상기 제2패드와 전기적으로 연결된다.
실시 예에 따르면, 전극과 반도체 소자 사이의 본딩 신뢰성이 개선될 수 있다. 따라서, 동작 전압이 상승하는 문제를 개선할 수 있다.
또한, 반도체 소자 패키지의 열 방출 효율을 향상시킬 수 있다.
본 발명의 다양하면서도 유익한 장점과 효과는 상술한 내용에 한정되지 않으며, 본 발명의 구체적인 실시형태를 설명하는 과정에서 보다 쉽게 이해될 수 있을 것이다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고,
도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 도 2의 확대도이고,
도 4는 몸체의 제4세라믹층의 평면도이고,
도 5는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 저면도이고,
도 6은 복수 개의 전극과 복수 개의 패드의 전기적 연결을 보여주는 분해 사시도이고,
도 7은 본 발명의 일 실시 예에 다른 반도체 소자의 개념도이다.
도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이고,
도 3은 도 2의 확대도이고,
도 4는 몸체의 제4세라믹층의 평면도이고,
도 5는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 저면도이고,
도 6은 복수 개의 전극과 복수 개의 패드의 전기적 연결을 보여주는 분해 사시도이고,
도 7은 본 발명의 일 실시 예에 다른 반도체 소자의 개념도이다.
본 실시 예들은 다른 형태로 변형되거나 여러 실시 예가 서로 조합될 수 있으며, 본 발명의 범위가 이하 설명하는 각각의 실시 예로 한정되는 것은 아니다.
특정 실시 예에서 설명된 사항이 다른 실시 예에서 설명되어 있지 않더라도, 다른 실시 예에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 실시 예에 관련된 설명으로 이해될 수 있다.
예를 들어, 특정 실시 예에서 구성 A에 대한 특징을 설명하고 다른 실시 예에서 구성 B에 대한 특징을 설명하였다면, 구성 A와 구성 B가 결합된 실시 예가 명시적으로 기재되지 않더라도 반대되거나 모순되는 설명이 없는 한, 본 발명의 권리범위에 속하는 것으로 이해되어야 한다.
실시 예의 설명에 있어서, 어느 한 element가 다른 element의 "상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 element가 서로 직접(directly)접촉되거나 하나 이상의 다른 element가 상기 두 element 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 element를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도 1은 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 평면도이고, 도 2는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 단면도이고, 도 3은 도 2의 확대도이다.
도 1 및 도 2를 참조하면, 실시 예에 따른 반도체 소자 패키지는 캐비티(101, 102)를 갖는 몸체(100), 캐비티(101, 102)의 바닥면(103)에 배치되는 복수 개의 전극(210, 220, 230), 복수 개의 전극(210, 220, 230)과 전기적으로 연결되는 반도체 소자(400), 캐비티(101, 102) 상에 배치되는 투광부재(300), 몸체(100)의 하면(110a)에 배치되는 복수 개의 패드(241, 242, 243), 및 캐비티(101, 102)의 바닥면(103)과 몸체(100)의 하면(110a) 사이에 배치되는 방열부재(190)를 포함한다.
몸체(100)는 복수의 절연층(110-180)을 포함할 수 있다. 복수의 절연층(110-180)은 세라믹 소재를 포함하며, 세라믹 소재는 동시 소성되는 저온 소성 세라믹(LTCC:low temperature co-fired ceramic) 또는 고온 소성 세라믹(HTCC:high temperature co-fired ceramic)을 포함할 수 있다.
몸체(100) 내에는 임의의 절연층의 상면 및 하면 중 적어도 하나에 형성된 금속 패턴과, 수직하게 관통되어 금속 패턴과 선택적으로 연결된 연결전극을 포함할 수 있다. 연결전극은 비아 또는 비아 홀을 포함하며, 이에 대해 한정하지는 않는다.
다른 예로서, 복수의 절연층(110-180)은 질화물 또는 산화물과 같은 절연성 부재를 포함할 수 있으며, 바람직하게 열 전도도가 산화물 또는 질화물보다 높은 금속 질화물을 포함할 수 있다. 몸체(100)의 재질은 예컨대, SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, 또는 AlN일 수 있으며, 열 전도도가 140 W/mK 이상인 금속 질화물로 형성할 수 있으나 반드시 이에 한정하지 않는다.
몸체(100)의 각 층의 두께는 동일한 두께이거나 적어도 하나가 다른 두께일 수 있으나, 이에 대해 한정하지는 않는다. 몸체(100)의 각 절연층들은 제조 공정 상의 적층된 개별 층이며, 소성 완료 후 일체로 형성될 수도 있다.
몸체(100)는 8개의 층이 적층된 구조를 도시하였으나, 층의 개수는 한정하지는 않는다. 예시적으로 절연층은 4개 또는 6개의 층으로 구성될 수도 있다.
몸체(100)는 내부에 제1캐비티(101)를 포함할 수 있다. 제1캐비티(101)의 내부에는 반도체 소자(400) 및 복수 개의 전극(210, 220, 230)이 배치될 수 있다. 제1캐비티(101)는 다각형 형상을 포함하며, 모서리 부분이 모따기 처리된 형상 예컨대, 곡면 형상으로 형성될 수 있다.
제1캐비티(101)는 제5절연층(150)의 내부에 형성된 영역으로 정의할 수 있다. 따라서, 제1캐비티(101)의 바닥면(103)은 제4절연층(140)의 상면일 수 있으며, 제1캐비티(101)의 측면은 제5절연층(150)의 경사진 측면들일 수 있다. 따라서, 제1캐비티(101)는 상부로 넓어지는 테이퍼 형상을 가질 수 있다.
제5절연층(150)은 제1캐비티(101)의 높이를 결정할 수 있다. 따라서, 제5절연층(150)은 나머지 절연층들보다 두껍게 형성될 수 있다. 그러나, 반드시 이에 한정되는 것은 아니고 제1캐비티(101)는 복수 개의 절연층이 적층되어 형성될 수도 있다.
제2캐비티(102)는 제1캐비티(101)의 상부에 형성될 수 있다. 제2캐비티(102)는 제7절연층(170) 및 제8절연층(180)의 내부에 형성될 수 있다. 제2캐비티(102)의 바닥면은 제6절연층(160)의 상면일 수 있다. 따라서, 투광부재(300)는 제2캐비티(102) 내에 배치되고 제6절연층(160)의 상면에 고정될 수 있다. 제6절연층(160)은 제7절연층(170) 및 제8절연층(180)보다 얇게 제작될 수 있으나 반드시 이에 한정하지 않는다.
캐비티(101, 102)의 측벽에는 선택적으로 반사층(미도시)이 배치될 수 있다. 반사층은 반사율이 50% 이상인 금속이거나, 열 전도성이 높은 금속이 코팅될 수 있다. 반사층은 캐비티(101, 102) 내에서의 광 추출 효율을 개선시키고 방열 특성을 개선시켜 줄 수 있다. 몸체(100)의 재질이 AlN, Al2O3와 같이 반사도가 우수하고 열 전도성이 좋은 재질인 경우 반사층은 생략될 수 있다.
제1캐비티(101) 및 제2캐비티(102)에는 몰딩 부재가 배치될 수 있다. 또한, 제1캐비티(101) 및 제2캐비티(102)에는 에어(air) 또는 비활성 기체가 채워질 수 있다. 캐비티(101, 102)에 기체가 채워짐으로써 발열로 인한 캐비티 내부 팽창에 의해 발생하는 패키지 파손을 방지할 수 있다.
복수 개의 전극(210, 220, 230)은 제1캐비티(101)의 바닥면(103) 상에 배치될 수 있다. 복수 개의 전극(210, 220, 230)은 제1방향(X축 방향)으로 배치되는 제1전극(220), 제2전극(230), 및 제1전극(220)과 제2전극(230) 사이에 배치되는 제3전극(210)을 포함할 수 있다. 제3전극(210) 상에는 반도체 소자(400)가 배치되고, 제1전극(220)과 제2전극(230)은 제3전극(210)의 측면을 감싸도록 배치될 수 있다.
복수 개의 전극(210, 220, 230)은 백금(Pt), 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 탄탈늄(Ta), 알루미늄(Al)을 선택적으로 포함할 수 있다. 복수 개의 전극(210, 220, 230) 중 적어도 하나는 단층 또는 다층으로 형성될 수 있다. 여기서, 다층의 전극 구조는 최상층에는 본딩이 좋은 금(Au) 재질이 배치될 수 있으며, 최하층에는 몸체(100)와의 접착성이 좋은 티타늄(Ti), 크롬(Cr), 탄탈늄(Ta)의 재질이 배치될 수 있고, 중간 층에는 백금(Pt), 니켈(Ni), 구리(Cu) 등이 배치될 수 있다. 그러나, 이러한 전극의 적층 구조는 다양하게 변형될 수 있다.
반도체 소자(400)는 유테틱 본딩에 의해 제3전극(210)과 전기적으로 연결되고, 제1전극(220) 또는 제2전극(230)과 와이어에 의해 전기적으로 연결될 수 있다.
구체적으로, 반도체 소자(400)의 제3전극(210) 사이에는 합금층이 배치될 수 있다. 합금층은 Au, In, Cu, Sn, Ni 중 적어도 하나를 포함할 수 있다. 예시적으로 합금층은 Au-In, Cu-Sn, In-Sn, Au-Cu, Au-Sn, Ni-Sn 중 적어도 하나를 포함할 수 있다.
합금층은 유테틱 금속(Eutectic metal)을 포함할 수 있다. 유테틱 본딩은 열 방출이 우수한 장점이 있다. 그러나, 전기적 연결 방식은 반드시 이에 한정하는 것은 아니고 솔더 페이스트와 같이 반도체 소자를 전기적으로 연결하는 다양한 방식이 모두 포함될 수 있다.
또한, 반도체 소자(400)의 연결 방식은 와이어 본딩, 다이 본딩, 플립 본딩 방식을 선택적으로 이용할 수 있으며, 이러한 본딩 방식은 칩의 종류 및 칩의 전극 위치에 따라 다양하게 변형될 수 있다. 반도체 소자(400)는 수평형, 수직형, 플립칩 중 어느 하나일 수 있다. 또한, 반도체 소자(400)와 제3전극(210) 사이에는 서브 마운트가 배치될 수도 있다.
반도체 소자(400)는 자외선 광을 방출할 수 있다. 예를 들어, 반도체 소자(400)는 320nm 내지 420nm 범위의 피크 파장을 가지는 근자외선 파장대의 광(UV-A)을 방출할 수도 있고, 280nm 내지 320nm 범위의 피크 파장을 가지는 원자외선 파장대의 광(UV-B)를 방출할 수도 있고, 100nm 내지 280nm 범위의 피크 파장을 가지는 심자외선 파장대의 광(UV-C)을 방출할 수도 있다.
보호 소자(500)는 제3전극(210)의 연장부(211) 상에 배치되고 제1전극(220) 또는 제2전극(230)과 와이어에 의해 전기적으로 연결될 수 있다. 그러나, 반드시 이에 한정하는 것은 아니고 보호 소자(500)는 제1전극(220) 또는 제2전극(230) 상에 배치되고 제3전극(210)과 와이어에 의해 연결될 수도 있다. 보호 소자(500)는 제너 다이오드 일 수 있으나 반드시 이에 한정하지 않는다.
투광부재(300)는 제2캐비티(102)에 배치될 수 있다. 투광부재(300)는 LiF, MgF2, CaF2, BaF2, Al2O3, SiO2 또는 광학유리(N-BK7)의 투명한 물질로 형성될 수 있으며, SiO2의 경우, 쿼즈 결정 또는 UV Fused Silica일 수 있다. 그러나, 투광부재(300)는 자외선 광을 투과할 수 있는 재질이면 특별히 한정하지 않는다.
투광부재(300)와 제2캐비티(102) 사이에는 접착제(도시되지 않음)가 도포되어 있을 수 있다. 접착제는 예컨대, Ag 페이스트, UV 접착제, Pb-free 저온유리, 아크릴 접착제 또는 세라믹 접착제 등일 수 있으나 특별히 한정하지 않는다.
복수 개의 패드(241, 242, 243)는 제1방향(X축 방향)으로 배치되는 제1패드(241), 제2패드(243), 및 제1패드(241)와 제2패드(243) 사이에 배치되는 제3패드(242)를 포함할 수 있다. 제1패드(241)는 제3전극(210)과 전기적으로 연결될 수 있으며, 제2패드(243)는 제1전극(220) 및 제2전극(230)과 전기적으로 연결될 수 있다. 제3패드(242)는 제1 내지 제3전극(220, 230, 210)과 연결되지 않은 무극성 패드일 수 있으나 반드시 이에 한정하는 것은 아니고 제1 내지 제3전극(220, 230, 210) 중 어느 하나와 전기적으로 연결될 수도 있다.
방열부재(190)는 몸체(100)의 내부에 배치되어 반도체 소자(400)의 열을 외부로 방출할 수 있다. 몸체(100)가 Al2O3와 같이 상대적으로 열전도율이 떨어지는 세라믹 재질로 구성되는 경우 이를 보완하기 위해 열전도율이 우수한 방열 부재가 배치될 필요가 있다.
방열부재(190)의 두께는 캐비티(101, 102)의 바닥면(103)과 몸체(100) 하면(110a) 사이의 두께보다 얇을 수 있다. 방열부재(190)는 예컨대, 150㎛ 이상 400㎛ 이하의 두께로 형성될 수 있으나 반드시 이에 한정하지 않는다.
방열부재(190)의 재질은 금속 예컨대, 합금일 수 있으며, 상기 합금 물질 중에서 어느 하나는 열 전도성이 좋은 Cu와 같은 금속을 포함할 수 있다. 방열부재(190)는 CuW 합금을 포함할 수 있으나 반드시 이에 한정하지 않는다.
도 3을 참조하면, 몸체(100)의 두께 방향으로 반도체 소자(400), 제3전극(210), 방열부재(190) 및 제3패드(242)는 중첩 배치될 수 있다.
방열부재(190)는 반도체 소자(400)의 하부에 배치되는 제1방열부(191), 제1방열부(191)의 하부에 배치되는 제2방열부(192)를 포함할 수 있다. 이때, 제1방열부(191)의 폭(W2)은 제1방향으로 제1전극(220)과 제2전극(230) 사이에 배치되는 제3전극(210)의 폭(W2)과 동일하거나 클 수 있다. 제2방열부(192)의 폭이 제1방열부(191)의 폭보다 작은 경우 몸체 내부에 연결전극을 연결할 수 있는 공간을 더 확보할 수 있어 제3패드(242)를 선택적으로 이용하기 용이하며, 패키지 몸체의 크기를 줄이면서 대면적의 발광소자를 배치하기 용이할 수 있다.
만약, 제1방열부(191)의 폭(W2)이 제3전극(210)의 폭보다 작은 경우 제1방열부(191)의 벤딩 또는 가공오차에 의해 단차가 발생한 경우, 제3금속과 반도체 소자(400) 사이에 간격이 발생하여 반도체 소자(400)의 가장자리만이 접합될 수 있다. 그러나, 제1방열부(191)가 제3전극(210)의 폭과 동일하거나 크면 단차가 발생하여도 제3금속과 반도체 소자(400)는 전체적으로 접합될 수 있다. 따라서, 반도체 소자(400)와 전극의 접합 신뢰성을 개선할 수 있다. 그 결과 동작 전압이 낮아질 수 있다.
제2방열부(192)의 폭(W3)은 제3전극(230)의 폭(W2)보다 작을 수 있다. 또한, 제2방열부(192)의 폭(W3)은 반도체 소자(400)의 폭(W1)보다 작을 수도 있다. 제1방열부(191)의 폭(W2)은 제3전극(210)의 폭의 100% 내지 120%이고, 제2방열부(192)의 폭(W3)은 제3전극(210)의 폭의 80% 내지 95%일 수 있다. 또한, 제1방열부(191)의 폭(W2)은 제1캐비티(101) 바닥면(103)의 폭보다 작을 수 있다.
제3패드(242)의 폭(W4)은 제1방열부(191)의 폭(W2)보다 클 수 있다. 따라서, 수직방향으로 반도체 소자(400), 제3전극(210), 및 방열부재(190)의 전체 면적은 제2패드(243)과 중첩하므로 반도체 소자(400)에서 발생한 열을 신속히 외부로 방출할 수 있다.
몸체(100)는 복수 개의 전극(210, 220, 230)과 방열부재(190) 사이에 배치되는 제1세라믹층 및 방열부재(190)와 복수 개의 패드(241, 242, 243) 사이에 배치되는 제2세라믹층을 포함할 수 있다. 제1세라믹층은 제4절연층(140)일 수 있고, 제2세라믹층은 제1절연층(110)일 수 있다.
실시 예에 따르면, 제4절연층(140)에 의해 복수 개의 전극(210, 220, 230)과 방열부재(190)는 전기적으로 절연될 수 있고, 제1절연층(110)에 의해 방열부재(190)와 복수 개의 패드(241, 242, 243)는 전기적으로 절연될 수 있다.
제1방열부(191)의 폭(W2)이 제3전극(210)의 폭보다 넓은 경우 가공 오차 등에 의해 제1방열부(191)가 외부로 노출될 수 있다. 따라서, 제4절연층(140)은 제1방열부 상에 배치되어 제1방열부(191)가 노출되는 것을 방지할 수 있다.
제4절연층(140)의 두께(d4)와 제1절연층(110)의 두께(d1)는 0보다 크고 방열부재(20) 전체 두께(D2+D3)의 20% 이하, 또는 18% 이하일 수 있다. 제4절연층(140)과 제1절연층(110)의 두께(d4, d1)가 방열부재(20) 두께의 20% 보다 큰 경우 열 패스 경로가 길어져 방열 효과가 저하될 수 있다. 즉, 실시 예에 따른 방열부재(190)는 복수 개의 전극(210, 220, 230) 및 복수 개의 패드(241, 242, 243) 사이에서 플로우팅되므로 제4절연층(140)과 제1절연층(110)의 두께가 너무 두꺼워지면 방열 성능이 저하될 수 있다.
제4절연층(140)의 두께(d4)와 제1절연층(110)의 두께(d1)는 동일할 수 있으나 반드시 이에 한정하지 않는다. 제4절연층(140)의 두께(d4)와 제1절연층(110)의 두께(d1)는 100㎛이하일 수 있다. 두께가 100㎛ 이하인 경우에는 충분한 열 방출 효율을 갖지 못할 수 있다. 또한, 제4절연층(140)의 두께(d4)와 제1절연층(110)의 두께(d1)가 60㎛ 미만, 또는 30㎛ 이상, 50㎛ 이하인 경우 열 방출 효율은 더 우수해질 수 있다.
제1방열부(191)에서 반도체 소자(400)까지의 수직 거리는 제1방열부(191)에서 몸체(100)의 하면(110a)까지의 수직 거리의 10% 내지 30%일 수 있다.
도 4는 몸체의 제4절연층의 평면도이고, 도 5는 본 발명의 일 실시 예에 따른 반도체 소자 패키지의 저면도이고, 도 6은 복수 개의 전극과 복수 개의 패드의 전기적 연결을 보여주는 분해 사시도이다.
도 4를 참조하면, 제1캐비티(101)는 서로 마주보는 제1측면(S1)과 제3측면(S3), 및 서로 마주보는 제2측면(S2)과 제4측면(S4)을 포함할 수 있다. 또한, 제1캐비티(101)는 제1측면(S1)과 제2측면(S2)이 이루는 제1에지부(ED1), 제2측면(S2)과 제3측면(S3)이 이루는 제2에지부(ED2), 제3측면(S3)과 제4측면(S4)이 이루는 제3에지부(ED3), 및 제4측면(S4)과 제1측면(S1)이 이루는 제4에지부(ED4)를 포함할 수 있다. 제1 내지 제4에지부(ED1-ED4)는 곡률을 포함할 수 있으나 반드시 이에 한정하지 않는다.
제1전극(220)은 제3측면(S3)과 반도체 소자(400) 사이에 배치되는 제1단위전극(222) 및 제4측면(S4)과 반도체 소자(400) 사이에 배치되는 제2단위전극(221)을 포함할 수 있다. 제1단위전극(222)은 제1방향(X축 방향)으로 연장될 수 있고 제2단위전극(221)은 제2방향(Y축 방향)으로 연장될 수 있다.
제2전극(230)은 제1측면(S1)과 반도체 소자(400) 사이에 배치되는 제3단위전극(232) 및 제2측면(S2)과 반도체 소자(400) 사이에 배치되는 제4단위전극(231)을 포함하고, 제3단위전극(232)은 제1방향(X축 방향)으로 연장될 수 있고 제4단위전극(231)은 제2방향(Y축 방향)으로 연장될 수 있다.
제3전극(210)은 제1캐비티(101)의 제4에지부(ED4)로 연장되는 제1연장부(211) 및 제2에지부(ED2)로 연장된 제2연장부(212)를 포함할 수 있다.
제1연장부(211)는 제2방향으로 제2단위전극(221)과 중첩되고 제1방향으로 제3단위전극(232)과 중첩되는 제1영역(211a) 및 제1영역(211a)을 제3전극(210)과 연결하는 제2영역(211b)을 포함할 수 있다. 제2영역(211b)의 제1방향 폭은 제1영역(211a)의 제1방향 폭보다 클 수 있으나 반드시 이에 한정하는 것은 아니다.
제2연장부(212)는 제2방향으로 제4단위전극(231)과 중첩되고 제1방향으로 제1단위전극(222)과 중첩되는 제1영역(212a) 및 제1영역(212a)을 제3전극(210)과 연결하는 제2영역(121b)을 포함할 수 있다.
제1연장부(211)와 제2연장부(212)는 반도체 소자(400)를 기준으로 대칭적으로 형성될 수 있다. 따라서, 반도체 소자(400) 소자에서 발생된 열은 캐비티(101, 102) 내에서 균일하게 배출될 수 있어 반도체 소자 패키지의 열적 안정성을 개선할 수 있다.
보호 소자(500)는 제1연장부(211)의 제1영역(211a) 또는 제2연장부(212)의 제1영역(212b) 상에 배치될 수 있다. 보호 소자(500)가 배치되지 않는 제1영역은 더미 전극일 수 있다.
제1캐비티(101)는 제1측면(S1)의 중심과 제3측면(S3)의 중심을 관통하는 제1가상선(L1), 제2측면(S2)과 제4측면(S4)의 중심을 관통하는 제2가상선(L2)에 의해 정의되는 복수 개의 분할 영역(F1, F2, F3, F4)을 포함할 수 있다.
복수 개의 분할 영역(F1, F2, F3, F4)은 제4측면(S4)과 제1측면(S1)을 포함하는 제1분할영역(F1), 제1측면(S1)과 제2측면(S2)을 포함하는 제2분할영역(F2), 제2측면(S2)과 제3측면(S3)을 포함하는 제3분할영역(F3), 및 제3측면(S3)과 제4측면(S4)을 포함하는 제4분할영역(F4)을 포함할 수 있다.
제1연장부(211)는 제1분할영역(F1)에 배치되고, 제2연장부(212)는 제1분할영역(F1)과 대각 방향으로 배치된 제3분할영역(F3)에 배치될 수 있다.
제1전극(220)과 제2전극(230)은 수직 방향으로 연장된 제2연결전극(P2)과 연결되고, 제3전극(210)의 제1연장부(211)와 제2연장부(212)는 제1연결전극(P1)과 전기적으로 연결될 수 있다.
도 5를 참조하면, 복수 개의 패드(241, 242, 243)는 제1방향으로 이격 배치되는 제1패드(241), 제2패드(243), 및 제1패드(241)와 제2패드(243) 사이에 배치되는 제3패드(242)를 포함한다. 제3패는 제1패드(241) 및 제2패드(243) 보다 폭이 넓을 수 있다.
도 6을 참조하면, 제3전극(210)의 제2연장부(212)와 연결되는 제1연결전극(P1)은 제3절연층(130)을 관통하여 제2절연층(120) 상에 형성된 전극 패턴(121)과 전기적으로 연결될 수 있다. 제2절연층(120)의 전극 패턴(121)은 서브 연결전극(121a)과 연결될 수 있다. 서브 연결전극(121a)은 제1절연층(110)을 관통하여 제1패드(241)와 전기적으로 연결될 수 있다. 즉, 제3전극(210)과 제1패드(241)는 제1연결전극(P1), 전극 패턴(121) 및 서브 연결전극(121a)에 의해 전기적으로 연결될 수 있다. 제3전극(210)의 제1연장부(211)와 연결되는 제1연결전극(P1) 역시 동일하게 연결될 수 있다.
또한, 제2전극(230)과 연결되는 제2연결전극(P2)은 제3절연층(130)과 제2절연층(120)을 관통하여 제1절연층(110) 상에 형성된 전극 패턴(111)과 전기적으로 연결될 수 있다. 제1절연층(110)의 전극 패턴(111)은 서브 연결전극(113)과 연결될 수 있다. 서브 연결전극(113)은 제1절연층(110)을 관통하여 제2패드(243)와 전기적으로 연결될 수 있다. 즉, 제2전극(230)과 제2패드(243)는 제2연결전극(P2), 전극 패턴(111) 및 서브 연결전극(113)에 의해 전기적으로 연결될 수 있다. 제1전극(220)와 연결되는 제2연결전극(P2) 역시 동일하게 연결될 수 있다.
도 7은 반도체 소자의 개념도이다.
전술한 바와 같이 실시 예에 따른 반도체 소자는 수평형, 수직형, 및 플립칩 구조가 모두 적용될 수 있으나 예시적으로 수직형 구조를 가질 수 있다.
반도체 소자는 발광 구조물(420), 발광 구조물(420)의 제1 도전형 반도체층(424)과 전기적으로 연결되는 제1 전극(442, 465), 및 제2 도전형 반도체층(427)과 전기적으로 연결되는 제2 전극(446, 450)을 포함한다.
발광 구조물(420)은 제1도전형 반도체층(424), 제2도전형 반도체층(427), 및 제1도전형 반도체층(424)과 제2도전형 반도체층(427) 사이에 배치되는 활성층(426)을 포함할 수 있다.
제1도전형 반도체층(424)은 Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제1도펀트가 도핑될 수 있다. 제1도전형 반도체층(424)은 Inx1Aly1Ga1 -x1-y1N(0≤x1≤1, 0≤y1≤1, 0≤x1+y1≤1)의 조성식을 갖는 반도체 재료, 예를 들어 GaN, AlGaN, InGaN, InAlGaN 등에서 선택될 수 있다. 그리고, 제1도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트일 수 있다. 제1도펀트가 n형 도펀트인 경우, 제1도펀트가 도핑된 제1도전형 반도체층(424)은 n형 반도체층일 수 있다.
활성층(426)은 제1도전형 반도체층(424)과 제2도전형 반도체층(427) 사이에 배치된다. 활성층(426)은 제1도전형 반도체층(424)을 통해서 주입되는 전자(또는 정공)와 제2도전형 반도체층(427)을 통해서 주입되는 정공(또는 전자)이 만나는 층이다. 활성층(426)은 전자와 정공이 재결합함에 따라 낮은 에너지 준위로 천이하며, 자외선 파장을 가지는 빛을 생성할 수 있다.
활성층(426)은 단일 우물 구조, 다중 우물 구조, 단일 양자 우물 구조, 다중 양자 우물(Multi Quant㎛ Well; MQW) 구조, 양자점 구조 또는 양자선 구조 중 어느 하나의 구조를 가질 수 있으며, 활성층(426)의 구조는 이에 한정하지 않는다.
제2도전형 반도체층(427)은 활성층(426) 상에 형성되며, Ⅲ-Ⅴ족, Ⅱ-Ⅵ족 등의 화합물 반도체로 구현될 수 있으며, 제2도전형 반도체층(427)에 제2도펀트가 도핑될 수 있다. 제2도전형 반도체층(427)은 Inx5Aly2Ga1 -x5- y2N (0≤x5≤1, 0≤y2≤1, 0≤x5+y2≤1)의 조성식을 갖는 반도체 물질 또는 AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 선택된 물질로 형성될 수 있다. 제2도펀트가 Mg, Zn, Ca, Sr, Ba 등과 같은 p형 도펀트인 경우, 제2도펀트가 도핑된 제2도전형 반도체층(427)은 p형 반도체층일 수 있다.
실시 예에 따른 발광 구조물은 복수 개의 리세스(428)를 포함할 수 있다.
복수 개의 리세스(428)는 제2도전형 반도체층(427)의 하부면(427G)에서 활성층(426)을 관통하여 제1도전형 반도체층(424)의 일부 영역까지 배치될 수 있다. 리세스(428)의 내부에는 제1절연층(431)이 배치되어 제1도전층(465)을 제2도전형 반도체층(427) 및 활성층(426)과 전기적으로 절연시킬 수 있다.
제1전극(442, 465)은 제1컨택전극(442)과 제1도전층(465)을 포함할 수 있다. 제1컨택전극(442)은 리세스(428)의 상면에 배치되어 제1도전형 반도체층(424)과 전기적으로 연결될 수 있다.
발광 구조물(420)은 알루미늄 조성이 높아지면 발광 구조물(420) 내에서 전류 분산 특성이 저하될 수 있다. 또한, 활성층은 GaN 기반의 청색 발광 소자에 비하여 측면으로 방출하는 광량이 증가하게 된다(TM 모드). 이러한 TM모드는 자외선 반도체 소자에서 주로 발생할 수 있다.
자외선 반도체 소자는 청색 GaN 반도체 소자에 비해 전류 분산 특성이 떨어진다. 따라서, 자외선 반도체 소자는 청색 GaN 반도체 소자에 비해 상대적으로 많은 제1컨택전극(442)을 배치할 필요가 있다.
반도체 소자의 일측 모서리 영역에는 제2전극패드(466)가 배치될 수 있다.
제2전극패드(466)의 하부에서 제1절연층(431)이 일부 오픈되어 제2도전층(450)과 제2컨택전극(446)이 전기적으로 연결될 수 있다.
패시베이션층(480)은 발광 구조물(420)의 상부면과 측면에 형성될 수 있다. 패시베이션층(480)은 제2컨택전극(446)과 인접한 영역이나 제2컨택전극(446)의 하부에서 제1절연층(431)과 접촉할 수 있다.
제1절연층(431)은 제1컨택전극(442)을 활성층(426) 및 제2도전형 반도체층(427)와 전기적으로 절연시킬 수 있다. 또한, 제1절연층(431)은 제2도전층(450)을 제1도전층(465)과 전기적으로 절연시킬 수 있다.
제1절연층(431)은 SiO2, SixOy, Si3N4, SixNy, SiOxNy, Al2O3, TiO2, AlN 등으로 이루어진 군에서 적어도 하나가 선택되어 형성될 수 있으나, 이에 한정하지 않는다. 제1절연층(431)은 단층 또는 다층으로 형성될 수 있다. 예시적으로 제1절연층(431)은 은 Si 산화물이나 Ti 화합물을 포함하는 다층 구조의 DBR(distributed Bragg reflector) 일 수도 있다. 그러나, 반드시 이에 한정하지 않고 제1절연층(431)은 다양한 반사 구조를 포함할 수 있다.
제1절연층(431)이 반사기능을 수행하는 경우, 활성층(426)에서 측면을 향해 방출되는 광을 상향 반사시켜 광 추출 효율을 향상시킬 수 있다. 자외선 반도체 소자는 청색광을 방출하는 반도체 소자에 비해 리세스(428)의 개수가 많아질수록 광 추출 효율은 더 효과적일 수 있다.
제2전극(446, 450)은 제2컨택전극(446) 및 제2 도전층(450)을 포함할 수 있다.
제2컨택전극(446)은 제2도전형 반도체층(427)의 하부면과 접촉할 수 있다. 제2컨택전극(446)은 상대적으로 자외선 광 흡수가 적은 도전성 산화 전극을 포함할 수 있다. 예시적으로 도전성 산화 전극은 ITO일 수 있으나 반드시 이에 한정하지 않는다.
제2도전층(450)은 제2도전형 반도체층(427)에 전류를 주입할 수 있다. 또한, 제2도전층(450)은 활성층(426)에서 출사되는 광을 반사할 수 있다.
제2도전층(450)은 제2컨택전극(446)을 덮을 수 있다. 따라서, 제2전극패드(466)와, 제2도전층(450), 및 제2컨택전극(446)은 하나의 전기적 채널을 형성할 수 있다.
제2도전층(450)은 제2컨택전극(446)을 감싸고, 제1절연층(431)의 측면과 하면에 접할 수 있다. 제2도전층(450)은 제1절연층(431)과의 접착력이 좋은 물질로 이루어지며, Cr, Al, Ti, Ni, Au 등의 물질로 구성되는 군으로부터 선택되는 적어도 하나의 물질 및 이들의 합금으로 이루어질 수 있으며, 단일층 혹은 복수의 층으로 이루어질 수 있다.
제2도전층(450)이 제1절연층(431)의 측면 및 하면과 접하는 경우, 제2컨택전극(446)의 열적, 전기적 신뢰성이 향상될 수 있다. 또한, 제1절연층(431)과 제2컨택전극(446) 사이로 방출되는 광을 상부로 반사하는 반사 기능을 가질 수 있다.
제2절연층(432)은 제2도전층(450)을 제1도전층(465)과 전기적으로 절연시킬 수 있다. 제1도전층(465)은 제2절연층(432)을 관통하여 제1컨택전극(442)과 전기적으로 연결될 수 있다.
발광 구조물(420)의 하부면과 리세스(428)의 형상을 따라 제1도전층(465)과 접합층(460)이 배치될 수 있다. 제1도전층(465)은 반사율이 우수한 물질로 이루어질 수 있다. 예시적으로 제1도전층(465)은 알루미늄을 포함할 수 있다. 제1도전층(465)이 알루미늄을 포함하는 경우, 활성층(426)에서 방출되는 광을 상부로 반사하는 역할을 하여 광 추출 효율을 향상할 수 있다.
접합층(460)은 도전성 재료를 포함할 수 있다. 예시적으로 접합층(460)은 금, 주석, 인듐, 알루미늄, 실리콘, 은, 니켈, 및 구리로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
도전성 기판(470)은 제1 도전형 반도체층(424)에 전류를 주입할 수 있도록 도전성 물질로 이루어질 수 있다. 예시적으로 도전성 기판(470)은 금속 또는 반도체 물질을 포함할 수 있다. 도전성 기판(470)은 전기 전도도 및/또는 열 전도도가 우수한 금속일 수 있다. 이 경우 반도체 소자 동작시 발생하는 열을 신속이 외부로 방출할 수 있다.
도전성 기판(470)은 실리콘, 몰리브덴, 실리콘, 텅스텐, 구리 및 알루미늄으로 구성되는 군으로부터 선택되는 물질 또는 이들의 합금을 포함할 수 있다.
발광 구조물(420)의 상면에는 요철이 형성될 수 있다. 이러한 요철은 발광 구조물(420)에서 출사되는 광의 추출 효율을 향상시킬 수 있다. 요철은 자외선 파장에 따라 평균 높이가 다를 수 있으며, UV-C의 경우 300 nm 내지 800 nm 정도의 높이를 갖고, 평균 500nm 내지 600nm 정도의 높이를 가질 때 광 추출 효율이 향상될 수 있다.
반도체 소자 패키지는 다양한 종류의 광원 장치에 적용될 수 있다. 예시적으로 광원장치는 살균 장치, 경화 장치, 조명 장치, 및 표시 장치 및 차량용 램프 등을 포함하는 개념일 수 있다. 즉, 반도체 소자는 케이스에 배치되어 광을 제공하는 다양한 전자 디바이스에 적용될 수 있다.
살균 장치는 실시 예에 따른 반도체 소자를 구비하여 원하는 영역을 살균할수 있다. 살균 장치는 정수기, 에어컨, 냉장고 등의 생활 가전에 적용될 수 있으나 반드시 이에 한정하지 않는다. 즉, 살균 장치는 살균이 필요한 다양한 제품(예: 의료 기기)에 모두 적용될 수 있다.
예시적으로 정수기는 순환하는 물을 살균하기 위해 실시 예에 따른 살균 장치를 구비할 수 있다. 살균 장치는 물이 순환하는 노즐 또는 토출구에 배치되어 자외선을 조사할 수 있다. 이때, 살균 장치는 방수 구조를 포함할 수 있다.
경화 장치는 실시 예에 따른 반도체 소자를 구비하여 다양한 종류의 액체를 경화시킬 수 있다. 액체는 자외선이 조사되면 경화되는 다양한 물질을 모두 포함하는 최광의 개념일 수 있다. 예시적으로 경화장치는 다양한 종류의 레진을 경화시킬 수 있다. 또는 경화장치는 매니큐어와 같은 미용 제품을 경화시키는 데 적용될 수도 있다.
조명 장치는 기판과 실시 예의 반도체 소자를 포함하는 광원 모듈, 광원 모듈의 열을 발산시키는 방열부 및 외부로부터 제공받은 전기적 신호를 처리 또는 변환하여 광원 모듈로 제공하는 전원 제공부를 포함할 수 있다. 또한, 조명 장치는, 램프, 해드 램프, 또는 가로등 등을 포함할 수 있다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 본 발명을 한정하는 것이 아니며, 본 발명이 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 규정하는 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
Claims (12)
- 캐비티를 갖는 몸체;
상기 캐비티의 바닥면에 배치되는 제1전극과 제2전극, 및 상기 제1전극과 상기 제2전극 사이에 배치되는 제3전극;
상기 제3전극 상에 배치되고, 상기 제1전극 또는 제2전극 중 적어도 하나와 전기적으로 연결되는 반도체 소자;
상기 반도체 소자 상에 배치되며, 상기 캐비티를 덮는 투광부재;
상기 몸체의 하부면에 배치되는 복수 개의 패드; 및
상기 캐비티의 바닥면과 상기 몸체의 하부면 사이에 배치되는 방열부재를 포함하고,
상기 몸체는 상기 방열부재와 상기 제3전극 사이에 배치되는 제1세라믹층 및 상기 방열부재와 상기 복수 개의 패드 사이에 배치되는 제2세라믹층;을 포함하고,
상기 방열부재는 상기 제3전극의 하부에 배치되는 제1방열부 및 상기 제1방열부의 하부에 배치되는 제2방열부를 포함하고,
상기 제1방열부의 폭은 상기 제3전극의 폭과 동일하거나 크고, 상기 제2방열부의 폭은 상기 제3전극의 폭보다 작고,
상기 제1세라믹층 및 상기 제2세라믹층의 두께는 상기 방열 부재의 두께의 20% 이하인 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1방열부에서 상기 반도체 소자까지의 수직 거리는 상기 제1방열부에서 상기 몸체의 하부면까지의 수직 거리의 10% 내지 30%인 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1방열부의 폭은 상기 제3전극의 폭의 100% 내지 120%이고,
상기 제2방열부의 폭은 상기 제3전극의 폭의 80% 내지 95%인 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1방열부의 폭은 상기 캐비티 바닥면의 폭보다 작은 반도체 소자 패키지.
- 제1항에 있어서,
상기 캐비티는 서로 마주보는 제1측면과 제3측면, 및 서로 마주보는 제2측면과 제4측면을 포함하고,
상기 제1전극은 상기 제3측면과 상기 반도체 소자 사이에 배치되는 제1단위전극 및 상기 제4측면과 상기 반도체 소자 사이에 배치되는 제2단위전극을 포함하고,
상기 제2전극은 상기 제1측면과 상기 반도체 소자 사이에 배치되는 제3단위전극 및 상기 제2측면과 상기 반도체 소자 사이에 배치되는 제4단위전극을 포함하고,
상기 제3전극은 상기 제1측면과 상기 제4측면이 이루는 에지부로 연장된 제1연장부 및 상기 제2측면과 상기 제3측면이 이루는 에지부로 연장된 제2연장부를 포함하는 반도체 소자 패키지.
- 제5항에 있어서,
상기 제1연장부는 제1영역 및 제2영역을 포함하고,
상기 제1영역은 제1방향과 수직한 제2방향으로 상기 제2단위전극과 중첩되고 상기 제1방향으로 상기 제3단위전극과 중첩되며,
상기 제2영역은 상기 제1영역과 상기 제2방향으로 연결되고,
상기 제2영역의 제1방향 폭은 상기 제1영역의 제1방향 폭보다 크고,
상기 제1방향은 상기 제2단위전극과 상기 제4단위전극의 이격 방향인 반도체 소자 패키지.
- 제6항에 있어서,
상기 제1영역 상에 배치되는 보호 소자를 포함하는 반도체 소자 패키지.
- 제1항에 있어서,
상기 반도체 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 반도체 구조물, 상기 반도체 구조물의 하부에 배치되고 상기 제1 도전형 반도체층과 전기적으로 연결되는 도전성 기판, 및 상기 제2 도전형 반도체층과 전기적으로 연결되는 전극 패드를 포함하는 반도체 소자 패키지.
- 제1항에 있어서,
상기 복수 개의 패드는
제1패드와 제2패드 및 상기 제1패드와 제2패드 사이에 배치되는 제3패드를 포함하고,
상기 반도체 소자, 상기 제3전극, 상기 방열부재, 및 상기 제3패드는 수직 방향으로 중첩되는 반도체 소자 패키지.
- 제9항에 있어서,
상기 제3패드의 폭은 상기 반도체 소자, 상기 제3전극, 상기 방열부재의 폭보다 큰 반도체 소자 패키지.
- 제1항에 있어서,
상기 몸체는 Al2O3를 포함하는 반도체 소자 패키지.
- 제1항에 있어서,
상기 제1세라믹층 및 상기 제2세라믹층은 두께가 60㎛ 이하인 반도체 소자 패키지.
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