KR102568909B1 - PCIe 펑션 및 그 동작 방법 - Google Patents

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Abstract

본 기술은 전자 장치에 관한 것으로, 본 기술에 따른 복수의 시스템 이미지들 중 하나에 할당된 PCIe 펑션은, 상기 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하고, 상기 할당된 시스템 이미지로 상기 액세스 식별 정보를 제공하는 액세스 식별 정보 제어부, 상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하는 데이터 패킷 수신부 및 상기 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 액세스 허용 결정부를 포함한다.

Description

PCIe 펑션 및 그 동작 방법{PCIe FUNCTION AND OPERATING METHOD THEREOF}
본 발명은 전자 장치에 관한 것으로, 보다 구체적으로 본 발명은 PCIe 펑션(Peripheral Component Interconnect Express function) 및 그 동작 방법에 관한 것이다.
PCI(Peripheral Component Interconnect)는 호스트 장치에 입출력 디바이스들을 연결하는데 사용되는 버스 프로토콜을 정의한다. PCIe(PCI Express)는 PCI 표준에서 정의한 프로그래밍 개념을 가지면서 물리적 통신 레이어(physical communication layer)를 고속 시리얼 인터페이스로 정의한 것이다.
스토리지 장치는 컴퓨터나 스마트폰 등과 같은 호스트 장치의 제어에 따라 데이터를 저장하는 장치이다. 스토리지 장치는 데이터를 저장하는 메모리 장치와 메모리 장치를 제어하는 메모리 컨트롤러를 포함할 수 있다. 메모리 장치는 휘발성 메모리 장치 (Volatile Memory)와 비휘발성 메모리 장치 (Non Volatile Memory)로 구분될 수 있다.
휘발성 메모리 장치는 전원이 공급되는 동안에만 데이터를 저장하고, 전원 공급이 차단되면 저장된 데이터가 소멸되는 메모리 장치일 수 있다. 휘발성 메모리 장치에는 정적 랜덤 액세스 메모리 (Static Random Access Memory; SRAM), 동적 랜덤 액세스 메모리 (Dynamic Random Access Memory; DRAM) 등이 포함될 수 있다.
비휘발성 메모리 장치는 전원이 차단되어도 데이터가 소멸되지 않는 메모리 장치로서, 롬(Read Only Memory; ROM), PROM (Programmable ROM), EPROM (Electrically Programmable ROM), EEPROM (Electrically Erasable and Programmable ROM) 및 플래시 메모리(Flash Memory) 등이 있다.
본 발명의 실시 예는 동작 속도가 빠르고 보안성이 높은 PCIe 펑션 및 그 동작 방법을 제공한다.
본 발명의 실시 예에 따른, 복수의 시스템 이미지들 중 하나에 할당된 PCIe 펑션은, 상기 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하고, 상기 할당된 시스템 이미지로 상기 액세스 식별 정보를 제공하는 액세스 식별 정보 제어부, 상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하는 데이터 패킷 수신부 및 상기 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 액세스 허용 결정부를 포함한다.
본 발명의 실시 예에 따른 컴퓨팅 시스템은, 복수의 시스템 이미지들을 포함하고, 상기 복수의 시스템 이미지들 중 대응하는 시스템 이미지에 할당된 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하고, 상기 할당된 PCIe 펑션으로 상기 액세스 식별 정보를 제공하는 호스트 및 각각 상기 호스트로부터 제공된 상기 액세스 식별 정보를 저장하고, 상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하고, 상기 저장된 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 복수의 PCIe 펑션들을 포함한다.
본 발명의 실시 예에 따른, 복수의 시스템 이미지들 중 하나에 할당된 PCIe 펑션의 동작 방법은, 상기 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하는 단계, 상기 할당된 시스템 이미지로 상기 액세스 식별 정보를 제공하는 단계, 상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하는 단계 및 상기 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 단계를 포함한다.
본 기술에 따르면, 보안성이 높은 PCIe 펑션 및 그 동작 방법을 제공한다.
본 기술에 따르면, 어드레스 변환을 수행하지 않아 성능 저하가 없는 PCIe 펑션 및 그 동작 방법을 제공한다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 일 예를 설명하기 위한 도면이다.
도 2는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 다른 예를 설명하기 위한 도면이다.
도 3은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 또 다른 예를 설명하기 위한 도면이다.
도 4는 본 발명의 일 실시 예에 따른 멀티 펑션 디바이스를 설명하기 위한 도면이다.
도 5는 본 발명의 일 실시 예에 따른 SR-IOV(Single Root I/O Virtualization) 이용 가능한 PCIe 디바이스의 일 예를 설명하기 위한 도면이다.
도 6는 본 발명의 일 실시 예에 따른 PCIe 펑션을 설명하기 위한 도면이다.
도 7은 본 발명의 일 실시 예에 따른 트랜잭션 레이어 패킷(Transaction Layer Packet; TLP)의 구조를 설명하기 위한 도면이다.
도 8은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 일 예를 설명하기 위한 도면이다.
도 9는 본 발명의 일 실시 예에 따른 액세스를 허용하는 예를 설명하기 위한 도면이다.
도 10은 본 발명의 일 실시 예에 따른 액세스를 허용하지 않는 예를 설명하기 위한 도면이다.
도 11은 본 발명의 일 실시 예에 따른 액세스 허용 여부를 결정하는 예를 설명하기 위한 타이밍도다.
도 12는 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 다른 예를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 또 다른 예를 설명하기 위한 도면이다.
도 14는 본 발명의 일 실시 예에 따른 PCIe 펑션의 동작 방법을 나타내는 순서도이다.
도 15는 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 방법을 나타내는 순서도이다.
도 16은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 관리하는 방법을 나타내는 도면이다.
도 17은 본 발명의 일 실시 예에 따른 액세스 허용 여부를 결정하는 방법을 나타내는 도면이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되어서는 아니 된다.
도 1은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 일 예를 설명하기 위한 도면이다.
도 1을 참조하면, 컴퓨팅 시스템(100)은 호스트(1000) 및 PCIe(Peripheral Component Interconnect Express) 디바이스(2000)를 포함한다. 예를 들어, 컴퓨팅 시스템(100)은 휴대폰, 스마트폰, MP3 플레이어, 랩탑 컴퓨터, 데스크탑 컴퓨터, 게임기, TV, 테블릿 PC 또는 차량용 인포테인먼트(in-vehicle infotainment) 시스템 등이 될 수 있다.
호스트(1000)는 프로세서(1100), 메모리(1200), 입/출력(I/O) 관리부(1300) 및 버스(1400)를 포함할 수 있다. 호스트(1000)의 구성 요소들은 버스(1400)를 통하여 신호 및 데이터를 주고 받을 수 있다.
프로세서(1100)는 데이터의 처리 및 컴퓨팅 시스템(100)의 구성 요소들의 동작들에 대한 제어를 수행하기 위한 회로, 인터페이스들 또는 프로그램 코드를 포함할 수 있다. 예를 들어, 프로세서(1100)는 CPU, ARM, 또는 주문형 반도체(ASIC: application specific integrated circuit) 등을 포함할 수 있다.
메모리(1200)는 컴퓨팅 시스템(100)의 동작에 필요한 데이터, 명령들 또는 프로그램 코드들을 저장하는 SRAM 또는 DRAM 등을 포함할 수 있다. 또한, 비휘발성 메모리를 포함할 수도 있다. 일 실시 예에서, 메모리(1200)에는 하나 이상의 오퍼레이팅 시스템(operating system; OS)들 및 가상 머신(virtual machine; VM)들을 실행하도록 동작할 수 있는 프로그램 코드들 및 가상 머신들을 관리하기 위한 버추얼라이제이션 인터미디어리(Virtualization Intermediary; VI)를 실행하는 프로그램 코드들도 저장될 수 있다.
프로세서(1100)는 메모리(1200)에 저장된 프로그램 코드들을 구동시켜 하나 이상의 오퍼레이팅 시스템들 및 가상 머신들을 실행시킬 수 있다. 또한, 프로세서(1100)는 가상 머신들을 관리하기 위한 버추얼라이제이션 인터미디어리를 실행시킬 수 있다. 이와 같은 방식으로, 프로세서(1100)는 컴퓨팅 시스템(100)의 구성 요소들의 동작을 제어할 수 있다.
I/O 관리부(1300)는 호스트(100)에 입출력 디바이스들을 접속하는 어댑터(adapter)일 수 있다. 예를 들어, I/O 관리부(1300)는 USB(Universal Serial Bus) 어댑터, PCI(Peripheral Component Interconnect) 또는 PCIe(PCI Express) 어댑터, SCSI(Small Computer System Interface) 어댑터, SATA(Serial AT Attachment) 어댑터, NVMe(NonVolatile Memory express) 어댑터 등을 포함할 수 있다. I/O 관리부(1300)는 컴퓨팅 시스템(100)에 접속되는 디바이스들과의 정보를 통신하도록 동작할 수 있는 회로, 인터페이스들, 또는 코드를 포함할 수 있다. I/O 관리부(1300)는 하나 이상의 표준화된 버스들 및 하나 이상의 버스 제어기들을 포함할 수 있다. 따라서, I/O 관리부(1300)는 버스(1400)에 접속된 디바이스들을 인식하고, 버스(1400)에 접속된 디바이스들을 열거하고, 버스(1400)에 접속된 다양한 디바이스들을 위한 자원(resource) 할당 및 할당 해제하는 동작을 수행할 수도 있다. 즉, I/O 관리부(1300)는 버스(1400) 위에서의 통신들을 관리하도록 동작할 수 있다. 예를 들어, I/O 관리부(1300)는 PCI 또는 PCIe 시스템일 수 있고, PCIe 루트 콤플렉스(root complex; RC), 하나 이상의 PCIe 스위치들 또는 브릿지(bridge)들을 포함할 수 있다. 예를 들어, I/O 관리부(1300)는 버추얼라이제이션 인터미디어리에 의해 제어될 수도 있다.
PCI는 프로세서(1100)에 입출력 디바이스들을 연결하는데 사용되는 버스 프로토콜을 정의한다. PCIe는 PCI 표준에서 정의한 프로그래밍 개념을 가지면서 물리적 통신 레이어(physical communication layer)를 고속 시리얼 인터페이스로 정의한 것이다.
PCIe 디바이스(2000)는 PCIe를 이용하여 호스트(1000)와 통신할 수 있는 장치일 수 있다. 예를 들어, PCIe 디바이스(2000)는 네트워크, 스토리지 등과 같이 여러 I/O 디바이스 타입들로 구현될 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 엔드포인트(endpoint)로 정의되거나, 엔드포인트를 포함하는 장치일 수 있다.
엔드포인트는 PCIe 트랜잭션의 요청자 또는 컴플리터가 될 수 있는 펑션의 유형을 나타낸다. 엔드포인트는 레거시 엔드포인트(Legacy Endpoint), PCIe 엔드포인트(PCI Express Endpoint) 또는 RCiEP (Root Complex Integrated Endpoints)로 분류된다.
레거시 엔드포인트는 타입 00h 컨피규레이션 스페이스(Configuration Space) 헤더를 갖는 펑션일 수 있다. 레거시 엔드포인트는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. 레거시 엔드포인트는 컴플리터로서 I/O 요청을 지원할 수 있다. 레거시 엔드 포인트는 해당 엔드 포인트의 I/O 디코드 구성에 관계없이 80h 및 84h 위치 중 하나 또는 둘 모두에 대한 I/O 요청을 수락할 수 있다. 레거시 엔드포인트는 I/O 요청을 생성할 수 있다. 레거시 엔드포인트는 록 요청을 이슈(issue)하지 않아야 한다. 레거시 엔드포인트는 익스텐디드 컨피규레이션 스페이스 케이퍼빌리티(Extended Configuration Space Capabilities)를 구현할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 레거시 엔드 포인트는 4GB 이상의 주소를 생성할 필요가 없다. 인터럽트 리소스가 요청된 경우 MSI 또는 MSI-X 또는 둘 다를 지원하려면 레거시 엔드 포인트가 필요하다. MSI가 구현 된 경우 레거시 엔드 포인트는 MSI 기능 구조의 32 비트 또는 64 비트 메시지 주소 버전을 지원할 수 있다. 레거시 엔드포인트는 메모리 리소스를 요청하는 기본 주소 레지스터에 대해 32 비트 주소 지정을 지원할 수 있다. 레거시 엔드포인트는 루트 콤플렉스에서 시작된 하이어라키 도메인 중 하나 내에 나타날 수 있다.
PCIe 엔드포인트는 타입 00h 컨피규레이션 스페이스 헤더를 갖는 펑션일 수 있다. PCIe 엔드포인트는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. PCIe 엔드포인트는 베이스 어드레스 레지스터(Base Address Register; BAR)를 통해 요청된 I/O 리소스의 운영 체제 할당에 의존해서는 안된다. PCIe 엔드포인트는 I/O 요청을 생성할 수 없다. PCIe 엔드포인트는 록 요청을 컴플리터로서 지원하거나 요청자로서 생성할 수 없다. PCIe 엔드포인트에 액세스 할 때 잠금 시맨틱을 사용하지 않도록 PCIe 호환 소프트웨어 드라이버 및 응용 프로그램을 작성할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 PCIe 엔드포인트 는 4GB보다 큰 주소를 생성할 수 있다. 인터럽트 리소스가 요청 된 경우 MSI(Message Signaled Interrupt) 또는 MSI-X 또는 둘 다를 지원하려면 PCIe 엔드포인트이 필요할 수 있다. MSI가 구현 된 경우 PCIe 엔드포인트는 MSI 기능 구조의 64 비트 메시지 주소 버전을 지원할 수 있다. 베이스 어드레스 레지스터에서 요청하는 최소 메모리 주소 범위는 128 바이트일 수 있다. PCIe 엔드포인트는 루트 콤플렉스에서 시작된 하이어라키 도메인 중 하나 내에 나타날 수 있다.
RCiEP는 루트 포트를 포함하는 루트 콤플렉스의 내부 논리에 구현될 수 있다. RCiEP는 타입 00h 컨피규레이션 스페이스 헤더를 갖는 펑션일 수 있다. RCiEP는 컴플리터로서 컨피규레이션 요청을 지원할 수 있다. RCiEP는 베이스 어드레스 레지스터를 통해 요청된 I/O 리소스를 요구하지 않을 수 있다. RCiEP는 I/O 요청을 생성하지 않을 수 있다. RCiEP는 록 요청을 컴플리터로서 지원하거나 요청자로서 생성할 수 없다. RCiEP에 액세스할 때 록 시맨틱을 사용하지 않도록 PCIe 호환 소프트웨어 드라이버 및 응용 프로그램을 작성할 수 있다. 메모리 트랜잭션의 요청자로 작동하는 RCiEP는 호스트(1000)가 컴플리터로서 처리할 수 있는 것보다 크거나 같은 주소를 생성할 수 있다. RCiEP는 인터럽트 리소스가 요청된 경우 MSI 또는 MSI-X 또는 둘 다를 지원하는 데 필요합니다. MSI가 구현 된 경우 RCiEP는 MSI 기능 구조의 32 비트 또는 64 비트 메시지 주소 버전을 지원하도록 허용됩니다. RCiEP는 메모리 리소스를 요청하는 베이스 어드레스 레지스터에 대해 32 비트 주소 지정을 지원할 수 있다. RCiEP는 PCIe 익스텐디드 케이퍼빌리티(PCI Express Extended Capability)에서 링크 케이퍼빌리티, 링크 상태, 링크 제어, 링크 케이퍼빌리티 2, 링크 상태 2 및 링크 제어 2 레지스터를 구현할 수 없다. RCiEP는 활성 상태 전원 관리를 구현하지 않을 수 있다. RCiEP는 전체적으로 루트 콤플렉스와 독립적으로 핫 플러그되지 않을 수 있다. RCiEP는 루트 콤플렉스에 의해 노출된 하이어라키 도메인에 나타나지 않을 수 있다. RCiEP는 스위치에 나타나지 않을 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 하나 이상의 가상 디바이스를 생성할 수 있다. 예를 들어, PCIe 디바이스(2000)는 하나 이상의 가상 디바이스를 생성하기 위한 프로그램 코드들을 저장할 수 있다.
일 실시 예에서, PCIe 디바이스(2000)는 호스트(1000)로부터 수신된 가상화 요청에 기초하여 물리 펑션(Physical Function; PF) 디바이스, 가상 펑션(Virtual Function; VF) 디바이스 또는 베이스 펑션(Base Function; BF) 디바이스를 생성할 수 있다. 예를 들어, 물리 펑션 디바이스는 호스트(1000)의 버추얼라이제이션 인터미디어리에게 액세스 권한이 부여된 가상 디바이스로 설정될 수 있다. 가상 펑션 디바이스는 호스트(1000)의 가상 머신에 할당되는 가상 디바이스로 설정될 수 있다. 베이스 펑션 디바이스는 복수의 루트 콤플렉스를 포함하는 가상화 환경에서 이용되는 가상 디바이스로 설정될 수 있다.
도 2는 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 다른 예를 설명하기 위한 도면이다.
일 실시 예에서, 도 2는 PCIe 사용 가능한 일반적인 플랫폼 구성의 예를 나타낸다.
도 2를 참조하면, 컴퓨팅 시스템(200)은 호스트(1000a) 및 복수의 PCIe 디바이스들(2000-1~2000-3)을 포함한다.
호스트(1000a)는 복수의 시스템 이미지들(210-1~210-n), 버추얼라이제이션 인터미디어리(220), 루트 콤플렉스(230) 및 스위치(240)를 더 포함할 수 있다. 도 2에 도시된 예에서, 프로세서(1100) 및 메모리(1200)는 도 1에 도시된 구성과 동일한 구성이므로 이에 대한 중복적인 설명은 생략한다.
일 실시 예에서, 복수의 PCIe 디바이스들(2000-1~2000-3)은 도 1의 PCIe 디바이스(2000)를 나타낼 수 있다.
시스템 이미지들(210-1~210-n)은 PCIe 펑션을 할당받을 수 있는 가상 시스템에서 실행되는 소프트웨어 구성 요소일 수 있다. 일 실시 예에서, 시스템 이미지들(210-1~210-n)은 가상 머신으로 지칭될 수 있다. 시스템 이미지들(210-1~210-n)은 애플리케이션들 또는 신뢰할 수 있는 서비스들을 실행하는 데 이용되는 운영 체제와 같은 소프트웨어일 수 있다. 예를 들어, 시스템 이미지들(210-1~210-n)은 게스트 운영 체제(Guest OS), 및 공유 또는 비공유 I/O 디바이스 드라이버 등으로 구성될 수 있다. 하드웨어 수정없이 효과적인 하드웨어 리소스 활용도를 높이기 위해, 컴퓨팅 시스템(200)에서는 복수의 시스템 이미지들(210-1~210-n)이 실행될 수 있다.
일 실시 예에서, PCIe 펑션은 PCIe 디바이스(2000-1~2000-3)에 포함된 물리적 리소스들을 제공하는 독립적인 동작 단위일 수 있다. 본 명세서에서 PCIe 펑션과 “펑션”은 같은 의미로 사용될 수 있다.
버추얼라이제이션 인터미디어리(220)는 하나 이상의 시스템 이미지들(210-1~210-n)을 지원하는 소프트웨어 구성 요소이다. 일 실시 예에서, 버추얼라이제이션 인터미디어리(220)는 하이퍼바이저(Hypervisor) 또는 가상 머신 모니터(Virtual Machine Monitor; VMM)로 지칭될 수 있다. 버추얼라이제이션 인터미디어리(220)는 프로세서(1100), 메모리(1200) 등과 같은 하드웨어와 시스템 이미지(210-1~210-n) 사이에 인터포즈(interpose)될 수 있다. 컴퓨팅 시스템(200)에서의 I/O 동작(인바운드 또는 아웃바운드)들은 버추얼라이제이션 인터미디어리(220)에 의해 인터셉트(intercepte)되어 처리될 수 있다. 버추얼라이제이션 인터미디어리(220)는 하드웨어 리소스를 앱스트랙트(abstract)하여 자신의 가상 시스템을 갖는 각 시스템 이미지(210-1~210-n)를 프리젠트(present)할 수 있다. 각 시스템 이미지(210-1~210-n)에서 사용 가능한 실제 하드웨어 리소스들은 워크로드 또는 커스터머-스펙시픽 정책들(customer-specific policies)에 따라 달라질 수 있다.
루트 콤플렉스(230)는 프로세서(1100)/메모리(1200) 서브 시스템을 I/O에 연결하는 I/O 계층 구조의 루트를 나타낸다. 일 실시 예에서, 루트 콤플렉스(230)는 도 1에 도시된 I/O 관리부(1300)의 일 구성으로 구현될 수 있다.
컴퓨팅 시스템(200)은 하나 이상의 루트 콤플렉스(230)를 포함할 수 있다. 또한, 각 루트 콤플렉스(230)는 하나 이상의 루트 포트들(231-1, 232-2)을 포함할 수 있다. 루트 포트들(231-1, 232-2)은 별도의 하이어라키(hierarchy)를 나타낸다. 루트 콤플렉스(230)는 루트 포트(231-1, 232-2)를 통해 스위치(240) 또는 PCIe 디바이스(2000-1~2000-3)와 통신할 수 있다.
루트 콤플렉스(230)를 통해 하이어라키 도메인(hierarchy domain) 사이에 피어-투-피어 트랜잭션을 라우팅하는 기능은 선택 사항이다. 하이어라키 도메인은 단일 엔드 포인트(end point) 또는 하나 이상의 스위치 및 엔드 포인트를 포함하는 서브 하이어라키로 구성될 수 있다.
루트 콤플렉스(230)는 하이어라키 도메인 사이에서 피어 투 피어 트랜잭션을 라우팅할 때 패킷을 더 작은 패킷으로 분할할 수 있다. 예를 들어, 루트 콤플렉스(230)는 256 바이트 페이로드를 갖는 단일 패킷을 각각 128 바이트 페이로드를 갖는 두 패킷으로 분할할 수 있다. 예외로서, 벤더 디파인드 메시지(Vendor_Defined Messages)의 피어-투-피어 라우팅을 지원하는 루트 콤플렉스(230)는 벤더 디파인드 메시지 패킷을 128 바이트 경계를 제외하고 더 작은 패킷으로 분할할 수 없다(즉, 마지막 패킷을 제외한 모든 결과 패킷은 128 바이트의 정수 배수여야 함).
루트 콤플렉스(230)는 요청자(Requester)로서 컨피규레이션(configuration) 요청 생성을 지원해야한다. 루트 콤플렉스(230) 요청자로서 I/O 요청 생성을 지원할 수 있다.
루트 콤플렉스(230)는 컴플리터(completer)로서 록 시맨틱스(Lock semantics)를 지원하지 않아야 한다. 루트 콤플렉스(230)는 요청자로서 록 요청 생성을 지원할 수 있다.
스위치(240)는 여러 가상 PCI-PCI 브리지 장치의 논리적 어셈블리로 정의될 수 있다. 스위치(240)는 연결된 PCIe 디바이스(2000-2, 2000-3)와 통신할 수 있다.
스위치(240)는 구성 소프트웨어에 두 개 이상의 논리적 PCI-PCI 브리지로 나타낸다.
스위치(240)는 PCI 브리지 메커니즘을 사용하여 트랜잭션을 전달할 수 있다. 스위치(240)는 모든 포트 세트 사이에 모든 유형의 트랜잭션 레이어 패킷(Transaction Layer Packets; TLP)을 전달할 수 있다. 스위치(240)는 록 요청을 지원할 수 있다.
스위치(240)는 패킷을 더 작은 패킷으로 분할할 수 없다.
스위치(240)의 인그레스 포트(Ingress Ports) 사이의 중재(Arbitration)는 동일한 가상 채널에서 경합이 발생할 때 라운드 로빈 또는 가중된 라운드 로빈을 사용하여 구현될 수 있습니다.
엔드포인트는 스위치 다운 스트림 포트를 나타내는 가상 PCI-PCI 브리지의 피어로서 스위치(240)의 내부 버스에 있는 구성 소프트웨어에 표시되지 않아야 한다.
도 3은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 또 다른 예를 설명하기 위한 도면이다.
일 실시 예에서, 도 3은 SR-IOV(Single Root I/O Virtualization) 구성 플랫폼의 예를 나타낸다.
SR-IOV는 가상화 환경에서 시스템 이미지들(210-1~210-n)이 PCIe 하드웨어 리소스들을 공유하도록 하기 위한 기술이다. 일 실시 예에서, SR-IOV는 PCIe 디바이스(2000-1~2000-3)의 I/O 성능을 향상시키기 위하여 개발된 것으로, 시스템 이미지(210-1~210-n)와 PCIe 디바이스(2000-1~2000-3)를 직접 연결시키는 동작을 수행할 수 있다. 이에 따라, SR-IOV 케이퍼빌리티를 포함하는 컴퓨팅 시스템(300)에서는 하나의 시스템 이미지(210-1~210-n)에 최소 하나의 PCIe 디바이스(2000-1~2000-3) 또는 PCIe 펑션이 할당될 수 있다. 일 실시 예에서, SR-IOV 케이퍼빌리티는 싱글 루트 포트 아래에 싱글 PCIe 디바이스(2000-1~2000-3)가 시스템 이미지(210-1~210-n)에 여러 개별 PCI 디바이스(2000-1~2000-3)로 표시되도록 하는 규격을 가질 수 있다. 일 실시 예에서, SR-IOV 케이퍼빌리티를 지원하는 PCIe 디바이스(2000-1~2000-3)는 시스템 이미지들(210-1~210-n)에 자신의 여러 인스턴스들 즉, PCI 펑션들을 표시할 수 있다. 또한, SR-IOV 케이퍼빌리티가 적용되는 컴퓨팅 시스템(300)에서는 루트 콤플렉스(230)가 버추얼라이제이션 인터미디어리(220)를 통하지 않고 시스템 이미지들(210-1~210-n)과 PCI 펑션들을 직접 연결시킬 수 있다. 따라서, SR-IOV 케이퍼빌리티를 이용함으로써, 버추얼라이제이션 인터미디어리(220)를 통하지 않고 호스트(1000)의 시스템 이미지들(210-1~210-n)을 PCI 펑션들과 직접 연결시킬 수 있다.
도 3을 참조하면, 컴퓨팅 시스템(300)은 호스트(1000b) 및 복수의 PCIe 디바이스들(2000-1~2000-3)을 포함한다.
호스트(1000b)는 싱글 루트 PCI 매니저(Single Root PCI Manager; SR-PCIM)(310), 트랜스레이션 에이전트(Translation Agent; TA)(320) 및 어드레스 트랜스레이션 및 프로텍션 테이블(Address Translation and Protection Table; ATPT)(330)를 더 포함할 수 있다. 도 3에 도시된 예에서, 프로세서(1100), 메모리(1200), 복수의 시스템 이미지들(210-1~210-n), 버추얼라이제이션 인터미디어리(220), 루트 콤플렉스(230) 및 스위치(240)는 도 2에 도시된 구성과 동일한 구성이므로 이에 대한 중복적인 설명은 생략한다.
일 실시 예에서, 복수의 PCIe 디바이스들(2000-1~2000-3)은 도 2의 복수의 PCIe 디바이스들(2000-1~2000-3)을 나타낼 수 있다. 각 PCIe 디바이스(2000-1~2000-3)는 어드레스 트랜스레이션 캐시(Address Translation Cache; ATC)(341), 물리 펑션(Physical Function; PF)(342) 및 복수의 가상 펑션(Virtual Function; VF)(343)을 포함할 수 있다. 한편, 도 3에서는 설명의 편의를 위해 물리 펑션이 하나인 것으로 도시하였으나, 실시 예에 따라 물리 펑션은 복수 개일 수 있다.
싱글 루트 PCI 매니저(310)는 SR-IOV 케이퍼빌리티의 구성, 물리 펑션들(342) 및 가상 펑션들(343)의 관리, 관련 오류 이벤트 처리 및 전원 관리 및 핫 플러그 서비스와 같은 전체 장치 제어를 담당하는 소프트웨어를 포함한다. 일 실시 예에서, 싱글 루트 PCI 매니저(310)는 논리적으로 버추얼라이제이션 인터미디어리(220) 레이어에 위치할 수 있다.
트랜스레이션 에이전트(320)는 PCIe 트랜잭션 내의 어드레스를 관련 플랫폼 물리적 어드레스로 변환하는 역할을 하는 하드웨어 또는 하드웨어와 소프트웨어의 조합이다. 트랜스레이션 에이전트(320)에는 변환 테이블 액세스를 가속화하기 위한 어드레스 트랜스레이션 캐시가 포함될 수 있다. 또한, 트랜스레이션 에이전트(320)는 PCIe 펑션이 사전에 관련 메모리에 대한 DMA 액세스에 대한 어드레스 트랜스레이션을 얻을 수 있도록 어드레스 변환 서비스(Address Translation Services; ATS)를 지원할 수 있다. SR-IOV 구현에서 트랜스레이션 에이전트(320) 사용은 선택 사항이다.
어드레스 트랜스레이션 및 프로텍션 테이블(330)는 PCIe 요청(DMA 리드, DMA 라이트 또는 인터럽트 요청)을 처리하기 위해 트랜스레이션 에이전트(320)에 의해 액세스되는 어드레스 트랜스레이션 세트를 포함할 수 있다. PCIe에서, 인터럽트는 메모리 쓰기 동작으로 처리될 수 있다. Requester Identifier와 PCIe 트랜잭션에 포함된 어드레스의 조합을 통해, 인터럽트는 관련 I/O 펑션에 어느 타겟(예 : 프로세서 코어)으로 라우팅 될 수 있다. DMA 리드 및 라이트 요청은 PCIe 트랜잭션에 포함된 라우팅 ID와 어드레스의 조합을 통해 변환될 수 있다. SR-IOV 구현에서 어드레스 트랜스레이션 및 프로텍션 테이블(330) 사용은 선택 사항이다.
어드레스 트랜스레이션 캐시(341)는 플랫폼 내의 두 위치에 존재할 수 있다. 예를 들어, 어드레스 트랜스레이션 캐시(341)는 트랜스레이션 에이전트(320) 내에 통합(intergrate)되거나, RC 내에 위치하거나, PCIe 디바이스(2000-1~2000-3) 내에 위치할 수 있다. PCIe 디바이스(2000-1~2000-3) 내에서, 어드레스 트랜스레이션 캐시(341)는 ATS 기술을 통해 포퓰레이트(populate)될 수 있다. 트랜스레이트된 어드레스가 포함되어 있음을 나타내는 PCIe 트랜잭션은 어드레스 트랜스레이션 및 프로텍션 테이블(330) 기술과 관련된 이점을 손상시키지 않고 성능을 향상시키기 위해 플랫폼의 어드레스 트랜스레이션 캐시(341)를 바이패스(bypass)할 수 있다. 어드레스 트랜스레이션 캐시(341)의 사용은 SR-IOV 구현에서 선택 사항이다.
물리 펑션(342)은 SR-IOV 케이퍼빌리티를 지원하고, 싱글 루트 PCI 매니저(310), 버추얼라이제이션 인터미디어리(220) 또는 시스템 이미지들(210-1~210-n)에 액세스할 수 있는 PCIe 펑션일 수 있다.
가상 펑션(343)은 시스템 이미지(210-1~210-n)에서 직접 액세스 할 수 있는 "경량(ight-weight)" PCIe 펑션일 수 있다. 가상 펑션(343)은 물리 펑션(342)의 가상 인스턴스로 작동하므로 시스템 이미지(210-1~210-n) 관점에서 가상 펑션(343)은 물리 펑션(342)의 인스턴스로 나타날 수 있다. 최소한, 펑션의 메인 데이터 무브먼트(movement)와 관련된 리소스들은 시스템 이미지(210-1~210-n)에서 사용할 수 있다. 가상 펑션(343)은 서로 다른 시스템 이미지(210-1~210-n)에 의해 직렬로 공유될 수 있다. 예를 들어, 가상 펑션(343)은 하나의 시스템 이미지(210-1~210-n)에 할당된 다음 리셋되고 다른 시스템 이미지(210-1~210-n)에 할당 될 수 있다. 가상 펑션(343)은 선택적으로 한 물리 펑션(342)에서 다른 펑션로 마이그레이션(migrate)될 수 있다. 물리 펑션(342)과 관련된 모든 가상 펑션(343)들은 물리 펑션(342)과 동일한 디바이스 타입(type)이어야 한다(예를 들어, 동일한 네트워크 디바이스 타입 또는 동일한 스토리지 디바이스 타입).
도 4는 본 발명의 일 실시 예에 따른 멀티 펑션 디바이스를 설명하기 위한 도면이다.
도 4에 도시된 PCIe 디바이스(400)는 도 1에 도시된 PCIe 디바이스(2000) 또는 도 2 및 3에 도시된 PCIe 디바이스들(2000-1~2000-3) 중 어느 하나를 나타낼 수 있다.
도 4를 참조하면, PCIe 디바이스(400)는 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)을 포함할 수 있다. 일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 물리 펑션일 수 있다. 이때, PCIe 디바이스(400)에 포함된 모든 펑션들(PCIe function 0~PCIe function N)이 물리 펑션인 경우, 해당 PCIe 디바이스(400)는 멀티 펑션 디바이스(Multi-Function Device)로 정의될 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 공통 PCIe 링크를 공유할 수 있다. 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)에 의해 기능적으로 공유되는 링크 및 PCIe 펑셔널리티(functionality)는 PCIe 펑션 0(PCIe function 0)을 통해 관리될 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 ARI(Alternative Routing Identifier) 케이퍼빌리티를 지원할 수 있다. 또한, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 PCI 이뉴머레이션 프로세스(PCI enumeration process)를 통해 캡처된 싱글 버스 번호(Bus Number)를 이용할 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 ATS 케이퍼빌리티를 지원할 수 있다. 이 경우, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 ATS 획득 변환된 어드레스를 관리하기 위한 어드레스 트랜스레이션 캐시를 포함할 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 별도의 컨피규레이션 스페이스(configuration space), Base Address Register(BAR) 등을 포함하는 고유한 물리적 리소스들을 포함할 수 있다. 이때, 물리적 리소스는 PCIe 디바이스(400)의 물리적 리소스들 중 일부를 의미할 수 있다. 즉, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 자신에게 할당된 시스템 이미지로 물리적 리소스를 제공할 수 있다.
복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 각각 시스템 이미지에 할당 될 수 있다. 어느 시스템 이미지가 다른 시스템 이미지로부터 영향을 받는 것을 방지하기 위해, 모든 PCIe 컨피규레이션 동작들은 버추얼라이제이션 인터미디어리에 의해 인터셉트되어 처리될 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)의 컨피규레이션 스페이스는 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)을 포함할 수 있다. 예를 들어, 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)는 헤더 타입 레지스터(Header Type Register), 인터럽트 핀 레지스터(Interrupt Pin Register) 등을 포함할 수 있다.
헤더 타입 레지스터는 컨피규레이션 스페이스의 타입 0 컨피규레이션 스페이스 헤더(Type 0 Configuration Space header)에 포함될 수 있다. 헤더 타입 레지스터는 미리 정의된 헤더의 두 번째 부분 (컨피규레이션 스페이스에서 10h 바이트에서 시작)의 레이아웃과 PCIe 디바이스(400)에 멀티 펑션들이 포함될 수 있는지 여부를 식별할 수 있다. 예를 들어, 헤더 타입 레지스터의 멀티 펑션 디바이스 필드를 포함할 수 있다. 멀티 펑션 디바이스 필드가 셋(Set)되는 경우, PCIe 디바이스(400)는 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)을 포함할 수 있다. 이 경우, 소프트웨어는 PCIe 펑션 0(PCIe function 0) 이외의 다른 펑션들(Function 1~Function N)을 프로브(probe)할 수 있다.
인터럽트 핀 레지스터는 펑션이 사용하는 레거시 인터럽트 메시지(legacy interrupt message)를 식별하는 리드 온리 레지스터일 수 있다. 유효한 값들은 각각 INTA, INTB, INTC 및 INTD에 대한 레거시 인터럽트 메시지에 매핑되는 01h, 02h, 03h 및 04h일 수 있다. 00h 값은 펑션이 레거시 인터럽트 메시지를 사용하지 않음을 나타낼 수 있다. 05h에서 FFh까지의 값은 예약되어 있을 수 있다. PCI Express는 단일 펑션 디바이스에 대해 하나의 레거시 인터럽트 메시지를 정의하고, 멀티 펑션 디바이스에 대해 최대 4 개의 레거시 인터럽트 메시지를 정의할 수 있다. 단일 펑션 디바이스는 INTA만 사용할 수 있다. 멀티 펑션 디바이스의 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 INTx 메시지를 사용할 수 있다. 디바이스가 단일 레거시 인터럽트 메시지를 구현하는 경우 INTA여야 한다. 두 개의 레거시 인터럽트 메시지를 구현하는 경우 INTA 및 INTB여야 한다. 멀티 펑션 디바이스의 경우, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 동일한 INTx 메시지를 사용하거나 각각 고유한 (최대 4 개의 펑션들) 또는 이들의 조합을 가질 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)의 컨피규레이션 스페이스는 PCIe 케이퍼빌리티 구조(PCI Power Capability Structure)를 포함될 수 있다. 예를 들어, PCIe 케이퍼빌리티 구조는 PCIe 케이퍼빌리티 레지스터(PCI Express Capabilities Register), 디바이스 케이퍼빌리티 레지스터(Device Capabilities Register), 디바이스 컨트롤 레지스터(Device Control Register), 디바이스 상태 레지스터(Device Status Register), 링크 케이퍼빌리티 레지스터(Link Capabilities Register), 링크 컨트롤 레지스터(Link Control Register), 링크 상태 레지스터(Link Status Register), 슬롯 케이펄빌리티 레지스터(Slot Capabilities Register), 슬롯 컨트롤 레지스터(Slot Control Register), 슬롯 상태 레지스터(Slot Status Register), 루트 컨트롤러 레지스터(Root Control Register), 루트 케이퍼빌리티 레지스터(Root Capabilities Register), 루트 상태 레지스터(Root Status Register), 디바이스 케이퍼빌리티 2 레지스터(Device Capabilities 2 Register), 디바이스 컨트롤 2 레지스터(Device Control 2 Register), 디바이스 상태 2 레지스터(Device Status 2 Register), 링크 케이퍼빌리티 2 레지스터(Link Capabilities 2 Register), 링크 컨트롤 2 레지스터(Link Control 2 Register), 링크 상태 2 레지스터(Link Status 2 Register), 슬롯 케이펄빌리티 2 레지스터(Slot Capabilities 2 Register), 슬롯 컨트롤 2 레지스터(Slot Control 2 Register), 슬롯 상태 2 레지스터(Slot Status 2 Register), 루트 컨트롤러 2 레지스터(Root Control 2 Register), 루트 케이퍼빌리티 2 레지스터(Root Capabilities 2 Register), 루트 상태 2 레지스터(Root Status 2 Register)등을 포함할 수 있다.
PCIe 케이퍼빌리티 레지스터는 PCIe 디바이스 펑션 타입 및 관련된 케이퍼빌리티들을 식별할 수 있다. 일 실시 예에서, PCIe 케이퍼빌리티 레지스터는 16비트 크기의 레지스터일 수 있다. PCIe 케이퍼빌리티 레지스터의 0번 비트 내지 3번 비트는 케이퍼빌리티 버전(Capability Version) 필드일 수 있다. 케이퍼빌리티 버전 필드는 리드 온리 속성을 가질 수 있다. 구체적으로, 케이퍼빌리티 버전 필드는 PCI-SIG에서 정의한 PCI Express 펑션 구조 버전 번호를 나타낼 수 있다. PCIe 케이퍼빌리티 레지스터의 4번 비트 내지 7번 비트는 디바이스/포트 타입(Device/Port Type) 필드일 수 있다. 디바이스/포트 타입 필드는 리드 온리 속성을 가질 수 있다. 구체적으로, 디바이스/포트 타입(Device/Port Type) 필드는 펑션의 특정 타입을 나타낼 수 있다. 디바이스/포트 타입(Device/Port Type) 필드에서, 멀티 펑션 디바이스의 펑션들은 서로 상이한 타입을 나타낼 수 있다. PCIe 케이퍼빌리티 레지스터의 8번 비트는 슬롯 구현(Slot Implemented) 필드일 수 있다. 슬롯 구현 필드는 하드웨어 이니셜라이즈(Hardware Initialized, HwInit) 속성을 가질 수 있다. 슬롯 구현 필드가 셋되면, 이 포트와 연결된 링크가 슬롯에 연결되었음을 나타낸다. PCIe 케이퍼빌리티 레지스터의 9번 비트 내지 13번 비트는 인터럽트 메시지 넘버(Interrupt Message Number) 필드일 수 있다. 인터럽트 메시지 넘버 필드는 리드 온리 속성을 가질 수 있다. 인터럽트 메시지 넘버 필드는 펑션 구조의 상태 비트와 관련하여 생성된 인터럽트 메시지에 사용되는 MSI / MSI-X 벡터를 나타낼 수 있다. MSI의 경우, 인터럽트 메시지 넘버 필드의 값은 기본 메시지 데이터와 생성된 인터럽트 메시지 사이의 오프셋을 나타낼 수 있다. MSI-X의 경우, 인터럽트 메시지 넘버 필드의 값은 인터럽트 메시지를 생성하는 데 사용되는 MSI-X 테이블 엔트리를 나타낼 수 있다. MSI와 MSI-X가 모두 구현된 경우, 소프트웨어는 한 번에 하나의 메커니즘 만 활성화 할 수 있지만 서로 다른 벡터를 사용할 수 있다. 예를 들어, MSI-X가 활성화된 경우, 인터럽트 메시지 넘버 필드의 값은 MSI-X의 벡터를 나타내야 한다. MSI가 활성화되어 있거나 둘 다 활성화되지 않은 경우, 인터럽트 메시지 넘버 필드의 값은 MSI에 대한 벡터를 나타내야 한다. MSI와 MSI-X가 동시에 활성화되는 경우, 인터럽트 메시지 넘버 필드의 값은 정의되지 않는다. PCIe 케이퍼빌리티 레지스터의 14번 비트는 리드 온리 속성을 가지고, 정의되지 않는다.
디바이스 케이퍼빌리티 레지스터는 PCIe 디바이스 펑션 스페시픽 케이퍼빌리티들을 식별할 수 있다. 일 실시 예에서, 디바이스 케이퍼빌리티 레지스터는 32비트 크기의 레지스터일 수 있다. 디바이스 케이퍼빌리티 레지스터의 0번 비트 내지 2번 비트는 맥스 페이로드 사이즈 지원(Max_Payload_Size Supported) 필드일 수 있다. 맥스 페이로드 사이즈 지원 필드는 리드 온리 속성을 가질 수 있다. 맥스 페이로드 사이즈 지원 필드는 펑션이 TLP에 대해 지원할 수 있는 최대 페이로드 크기를 나타낼 수 있다. 멀티 펑션 디바이스의 펑션들(PCIe function 0~PCIe function N)은 이 필드에 대해 서로 상이한 값을 가질 수 있다. 디바이스 케이퍼빌리티 레지스터의 3번 비트 내지 4번 비트는 팬텀 펑션 지원(Phantom Functions Supported) 필드일 수 있다. 팬텀 펑션 지원 필드는 리드 온리 속성을 가질 수 있다. 팬텀 펑션 지원 필드는 청구되지 않은 펑션 번호를 태그 식별자와 논리적으로 결합하여 허용되는 아웃스탠딩 트랜잭션 수를 확장하기 위해 청구되지 않은 펑션 번호의 사용에 대한 지원을 나타낼 수 있다.
디바이스 컨트롤 레지스터는 PCIe 디바이스 스페시픽 파라미터를 제어할 수 있다. 일 실시 예에서, 디바이스 컨트롤 레지스터는 16비트 크기의 레지스터일 수 있다. 디바이스 컨트롤 레지스터의 0번 비트는 수정 가능한 에러 리포팅 활성화(Correctable Error Reporting Enable) 필드일 수 있다. 수정 가능한 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_COR 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 수정 가능한 에러 리포팅 활성화 필드는 각 펑션의 관점에서 각 PCIe 펑션(PCIe function 0~PCIe function N)의 에러 리포팅을 제어할 수 있다. 수정 가능한 에러 리포팅 활성화 필드는 리드 라이트(Read-Write, RW) 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 1번 비트는 치명적이지 않은 에러 리포팅 활성화(Non-Fatal Error Reporting Enable) 필드일 수 있다. 치명적이지 않은 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_NONFATAL 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 치명적이지 않은 에러 리포팅 활성화 필드는 각 PCIe 펑션(PCIe function 0~PCIe function N)의 관점에서 각 PCIe 펑션(PCIe function 0~PCIe function N)의 에러 리포팅을 제어할 수 있다. 치명적이지 않은 에러 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 2번 비트는 치명적인 에러 리포팅 활성화(Fatal Error Reporting Enable) 필드일 수 있다. 치명적인 에러 리포팅 활성화 필드는 다른 비트와 함께 ERR_FATAL 메시지 전송을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 치명적인 에러 리포팅 활성화 필드는 각 PCIe 펑션(PCIe function 0~PCIe function N)의 관점에서 각 PCIe 펑션(PCIe function 0~PCIe function N)의 에러 리포팅을 제어할 수 있다. 치명적인 에러 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 3번 비트는 지원되지 않은 요청 리포팅 활성화(Unsupported Request Reporting Enable) 필드일 수 있다. 지원되지 않은 요청 리포팅 활성화 필드는 다른 비트와 함께 에러 메시지를 전송하여 지원되지 않은 요청 에러들의 시그널링(signaling)을 제어할 수 있다. 멀티 펑션 디바이스의 경우, 지원되지 않은 요청 리포팅 활성화 필드는 각 PCIe 펑션(PCIe function 0~PCIe function N)의 관점에서 각 PCIe 펑션(PCIe function 0~PCIe function N)의 에러 리포팅을 제어할 수 있다. 지원되지 않은 요청 리포팅 활성화 필드는 리드 라이트 속성을 가질 수 있다. 디바이스 컨트롤 레지스터의 5번 비트 내지 7번 비트는 맥스 페이로드 사이즈 (Max_Payload_Size) 필드일 수 있다. 맥스 페이로드 사이즈 필드는 펑션에 대한 최대 TLP 페이로드 크기를 설정할 수 있다. 수신자로서, 펑션은 설정된 값을 초과하는 TLP를 생성하지 않아야 한다. 송신기로서, 프로그래밍될 수 있는 허용 값은 펑션 케이퍼빌리티 레지스터의 맥스 페이로드 사이즈 지원 필드에 표시될 수 있다. 멀티 펑션 디바이스의 모든 PCIe 펑션들(PCIe function 0~PCIe function N)은 맥스 페이로드 사이즈 필드에 서로 상이한 값을 가질 수 있다. ARI 디바이스의 경우, 맥스 페이로드 사이즈 필드는 PCIe 펑션 0(PCIe function 0)의 설정에 의해서만 결정될 수 있다. 다른 펑션들의 맥스 페이로드 사이즈 필드 설정 값은 항상 각각에 대해 프로그래밍된 소프트웨어 값을 반환(return)하지만, 그렇지 않으면 구성 요소에 의해 무시될 수 있다. 맥스 페이로드 사이즈 필드는 리드 라이트 속성을 가질 수 있다.
디바이스 상태 레지스터는 PCIe 디바이스 (펑션) 스페시픽 파라미터에 대한 정보를 제공할 수 있다. 일 실시 예에서, 디바이스 상태 레지스터는 16비트 크기의 레지스터일 수 있다. 디바이스 상태 레지스터의 0번 비트는 수정 가능한 에러 디텍티드(Correctable Error Detected) 필드일 수 있다. 수정 가능한 에러 디텍티드 필드는 수정 가능한 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 수정 가능한 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 PCIe 펑션(PCIe function 0~PCIe function N)은 각 PCIe 펑션(PCIe function 0~PCIe function N)에서 인식하는 에러 상태를 나타낼 수 있다. 수정 가능한 에러 디텍티드 필드는 RW1C(Write-1-to-clear status) 속성을 가질 수 있다. 디바이스 상태 레지스터의 1번 비트는 치명적이지 않은 에러 디텍티드(Non-Fatal Error Detected) 필드일 수 있다. 치명적이지 않은 에러 디텍티드 필드는 치명적이지 않은 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 치명적이지 않은 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 PCIe 펑션(PCIe function 0~PCIe function N)은 각 PCIe 펑션((PCIe function 0~PCIe function N)에서 인식하는 에러 상태를 나타낼 수 있다. 치명적이지 않은 에러 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 2번 비트는 치명적인 에러 디텍티드(Fatal Error Detected) 필드일 수 있다. 치명적인 에러 디텍티드 필드는 치명적인 에러가 감지된 상태를 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 치명적인 에러 디텍티드 필드에 에러가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 PCIe 펑션(PCIe function 0~PCIe function N)은 각 PCIe 펑션(PCIe function 0~PCIe function N)에서 인식하는 에러 상태를 나타낼 수 있다. 치명적인 에러 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 3번 비트는 지원되지 않은 요청 디텍티드(Unsupported Request Detected) 필드일 수 있다. 지원되지 않은 요청 디텍티드 필드는 펑션이 지원되지 않는 요청을 수신했음을 나타낼 수 있다. 에러 리포팅이 디바이스 컨트롤 레지스터에서 활성화되었는지 여부에 관계없이 지원되지 않은 요청 디텍티드 필드에 오류가 기록될 수 있다. 멀티 펑션 디바이스의 경우, 각 PCIe 펑션(PCIe function 0~PCIe function N)은 각 PCIe 펑션(PCIe function 0~PCIe function N)에서 인식하는 에러 상태를 나타낼 수 있다. 지원되지 않은 요청 디텍티드 필드는 RW1C 속성을 가질 수 있다. 디바이스 상태 레지스터의 6번 비트는 비상 전력 감소 디텍티드(Emergency Power Reduction Detected) 필드는 PCIe 펑션(PCIe function 0~PCIe function N)이 비상 전력 감소 상태에 있을 때 설정될 수 있다. 비상 전력 감소 상태가 입력되도록하는 조건이 존재할 때마다 PCIe 펑션(PCIe function 0~PCIe function N)은 비상 전력 감소 상태를 유지할 수 있다. 업스트림 포트와 연결된 멀티 펑션 디바이스는 비상 전력 감소 상태를 지원하는 모든 PCIe 펑션(PCIe function 0~PCIe function N)에서 비상 전력 감소 디텍티드 필드를 설정해야 한다. 비상 전력 감소 디텍티드 필드는 RW1C 속성을 가질 수 있다.
링크 케이퍼빌리티 레지스터는 PCIe 링크 스페시픽 케이퍼빌리티를 식별할 수 있다. 멀티 펑션 디바이스의 경우, 모든 PCIe 펑션들(PCIe function 0~PCIe function N)의 링크 케이퍼빌리티 레지스터의 필드 값들은 동일할 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)의 컨피규레이션 스페이스는 MSI 케이퍼빌리티 구조(Message Signaled Interrupt Capability Structures), 세컨더리 PCIe 익스텐디드 케이퍼빌리티(Secondary PCI Express Extended Capability), 데이터 링크 피처 익스텐디드 케이퍼빌리티(Data Link Feature Extended Capability) ACS 익스텐디드 케이퍼빌리티(ACS Extended Capability)등을 포함될 수 있다. 인터럽트를 생성할 수 있는 모든 PCIe 펑션들(PCIe function 0~PCIe function N)은 MSI 또는 MSI-X를 구현할 수 있다.
또한, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)의 컨피규레이션 스페이스는 상술한 레지스터들 이외에 멀티 펑션 디바이스와 관련된 다양한 레지스터들을 포함할 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 에러 처리 동작을 수행할 수 있다. 예를 들어, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 어드밴스드 에러 리포팅(Advanced Error Reporting; AER)을 이용하여 에러 처리 동작을 수행할 수 있다. 예를 들어, 에러를 감지하는 경우, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 완료 상태 필드를 통해 에러 상태를 나타내거나, 루크 콤플렉스로 에러 메시지를 전송하거나, 에러 포워딩(Error Forwarding)하여 에러 처리 동작을 수행할 수 있다.
일 실시 예에서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 펑션 레벨 리셋(Function Level Reset; FLR) 동작을 수행할 수 있다. 예를 들어, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 호스트의 요청에 따라 펑션 레벨 리셋(Function Level Reset; FLR) 동작을 수행할 수 있다.
펑션 레벨 리셋 메커니즘은 소프트웨어가 펑션-레벨 세분화(Function-level granularity)로 엔드포인트 하드웨어를 중지하고 리셋하도록 할 수 있다.
펑션 레벨 리셋은 PCIe 펑션(PCIe function 0~PCIe function N) 별로 적용될 수 있다. 타겟 PCIe 펑션(PCIe function 0~PCIe function N)만 펑션 레벨 리셋 동작의 영향을 받을 수 있다. 링크 상태는 펑션 레벨 리셋에 의해 영향을 받지 않을 수 있다.
펑션 레벨 리셋은 PCIe 펑션(PCIe function 0~PCIe function N) 상태를 수정할 수 있다.
예를 들어, 고정형 레지스터들(sticky-type registers) (ROS, RWS, RW1CS), HwInit 유형으로 정의된 레지스터들, 및 이러한 다른 필드들 또는 레지스터들과 같은 경우를 제외하고, 펑션 레지스터들 및 펑션-특화 상태 머신들(Function-specific state machines)은 펑션 레지스터들 및 펑션-특화 상태 머신들의 초기화 값들로 설정될 수 있다.
또한, 펑션 레벨 리셋은 장치 능력 레지스터의 캡처된 슬롯 전력 제한 값(Slot Power Limit Value), 장치 능력 레지스터의 캡처된 슬롯 전력 제한 스케일(Slot Power Limit Scale), 장치 제어 레지스터의 Max_Payload_Size, 링크 제어 레지스터의 활성 상태 전원 관리(Active State Power Management; ASPM) 제어, ,링크 제어 레지스터의 리드 완료 바운더리(Read Completion Boundary; RCB), 링크 제어 레지스터의 공통 클록 구성(Common Clock Configuration), 링크 제어 레지스터의 확장 동기화(Extended Synch), 링크 제어 레지스터의 클럭 전원 관리 활성화(Enable Clock Power Management), 링크 제어 레지스터의 하드웨어 자율 폭 비활성화(Hardware Autonomous Width Disable), 링크 제어 2 레지스터의 하드웨어 자율 속도 비활성화(Hardware Autonomous Speed Disable), 링크 상태 2 레지스터의 링크 이퀄라이제이션(Link Equalization) 8.0 GT/s 요청, 16.0 GT/s 상태 레지스터의 링크 이퀄라이제이션 요청 16.0 GT/s, Secondary PCI Express Extended Capability 구조의 Lane Equalization Control 레지스터, Physical Layer 16.0 GT/s Extended Capability 구조의 16.0 GT/s Lane Equalization Control 레지스터, 가상 채널 능력(Virtual Channel Capability) 구조의 모든 레지스터들, 멀티-기능 가상 채널 능력(Multi-Function Virtual Channel Capability) 구조의 모든 레지스터들, 데이터 링크 특징 확장 능력(Data Link Feature Extended Capability) 구조의 모든 레지스터들, Physical Layer 16.0 GT/s Extended Capability 구조의 모든 레지스터들, Receiver Extended Capability 구조에서 Lane Margining의 모든 레지스터들 등과 같은 펑션 상태들을 수정할 수 있다.
버스 마스터 인에이블(Bus Master Enable), MSI 인에이블(MSI Enable) 등과 같이 PCI Express의 요청들을 시작하도록하는 PCIe 펑션들(PCIe function 0~PCIe function N)에 대한 제어가 클리어되어, 링크에서 PCIe 펑션(PCIe function 0~PCIe function N)이 효과적으로 정지될 수 있다(become quiescent).
물리적 및 데이터 링크 레이어들(Physical and Data Link Layers)을 포함하여 링크 기능성과 관련된 포트 상태 머신들은 펑션 레벨 리셋에 의해 리셋되지 않고, VC0은 펑션 레벨 리셋에 따라 초기화된 상태로 유지될 수 있다. 펑션 레벨 리셋을 시작하기 전에, 대응되는 Deassert_INTx 메시지를 전송하여 PCIe 펑션(PCIe function 0~PCIe function N)에 의해 어서트된(asserted) 모든 outstanding INTx interrupt는 디어서트(deasserted)될 수 있다.
펑션 레벨 리셋이 PCIe 디바이스(400)의 PCIe 펑션(PCIe function 0~PCIe function N)에 대해 시작될 때, 다른 PCIe 펑션(PCIe function 0~PCIe function N)이 matching INTx를 계속 어서트하면 Deassert_INTx 메시지가 전송되지 않을 수 있다.
Initiate Function Level Reset 비트에 1b를 기록하여 펑션 레벨 리셋이 시작된 후 PCIe 펑션(PCIe function 0~PCIe function N)은 100ms 이내에 펑션 레벨 리셋을 완료할 수 있다. 트랜잭션 보류 비트가 1b 일 때 소프트웨어가 펑션 레벨 리셋을 시작하는 경우, 컴퓨팅 시스템은 관련 완료(completion)가 도착할 수 있는 적절한 시간을 허용하거나, 나머지 완료가 도착하지 않을 것이라는 합리적인 확신을 얻을 때까지 PCIe 펑션(PCIe function 0~PCIe function N)을 초기화하지 않을 수 있다. 이를 위해, 컴퓨팅 시스템은 완료 제한 시간에 대해 사전 펑션 레벨 리셋 값이 제공하는 시간만큼 허용할 수 있다. 펑션 레벨 리셋이 발행되었을 때 PCIe 펑션(PCIe function 0~PCIe function N)에서 완료 시간 초과가 비활성화된 경우, 지연은 시스템에 따라 다르지만 100ms 이상일 수 있다. 펑션 준비 상태가 구현 된 경우, 컴퓨팅 시스템은 구성 준비 완료를 나타내는 펑션 레벨 리셋 메시지를 수신 한 직후 PCIe 펑션(PCIe function 0~PCIe function N)에 컨피규레이션 요청을 발행할 수 있다.
펑션 레벨 리셋을 받으면 PCIe 펑션(PCIe function 0~PCIe function N)은 Transactions Pending을 포함한 모든 트랜잭션 상태를 지우거나, 모든 보류 트랜잭션이 펑션 레벨 리셋 실행 중에 시간 초과되도록 Completion Timeout을 기본값으로 설정할 수 있다. Transactions Pending 비트는 펑션 레벨 리셋 완료 시 지워질 수 있다.
펑션 레벨 리셋은 펑션 상태를 수정하므로, 펑션 레벨 리셋의 동작은 PCIe 펑션(PCIe function 0~PCIe function N)이 가지고 있음을 나타내는 일련의 기준을 사용하여 지정될 수 있다. 펑션 레벨 리셋에 대한 응답으로 PCIe 펑션(PCIe function 0~PCIe function N)의 동작을 평가하려면, 펑션 스페시픽 지식(Function-specific knowledge)을 사용하여 다음 기준이 적용될 수 있다.
- PCIe 펑션(PCIe function 0~PCIe function N)은 해당 PCIe 펑션(PCIe function 0~PCIe function N)에 의해 제어되는 외부 인터페이스에서 활성 호스트가 있는 초기화된 어댑터의 어피어런스(appearance)을 제공할 수 없다. 다만, 외부 인터페이스에서 활동을 종료하는 데 필요한 단계는 예외일 수 있다. 예를 들어, 네트워크 어댑터는 호스트 시스템에 의한 어댑터 초기화 또는 활성 호스트 시스템과의 상호 작용이 필요한 쿼리에 응답하지 않아야 하지만, 호스트 초기화 또는 상호 작용없이 수행하도록 설계된 작업을 수행할 수 있습니다. 네트워크 어댑터에 동일한 외부 네트워크 인터페이스에서 작동하는 여러 PCIe 펑션(PCIe function 0~PCIe function N)이 포함 된 경우, 이 규칙은 펑션 레벨 리셋에 의한 스페시픽 펑션 재설정과 관련된 측면에만 영향을 줄 수 있다.
- PCIe 펑션(PCIe function 0~PCIe function N)의 이전 사용과 관련된 비밀 정보를 잠재적으로 포함하는 소프트웨어 판독 가능 상태를 유지할 수 없다. PCIe 펑션(PCIe function 0~PCIe function N)에 할당된 주 호스트 메모리는 펑션(Function 0~Function N)에 의해 수정될 수 없다. 예를 들어, 호스트 소프트웨어가 직접 또는 간접적으로 읽을 수 있는 내부 메모리가 있는 PCIe 펑션(PCIe function 0~PCIe function N)은 해당 메모리를 지우거나 랜덤화할 수 있다.
- PCIe 펑션(PCIe function 0~PCIe function N)은 PCIe 펑션(PCIe function 0~PCIe function N)의 PCI Express 인터페이스의 정상적인 구성으로 인해 PCIe 펑션(PCIe function 0~PCIe function N)과 일반적으로 연관된 드라이버가 사용할 수 있는 상태로 돌아갈 수 있다.
펑션 레벨 리셋이 시작되면 대상 PCIe 펑션(PCIe function 0~PCIe function N)은 다음과 같이 동작할 수 있다.
- PCIe 펑션(PCIe function 0~PCIe function N)은 펑션 레벨 리셋 작업을 시작한 컨피규레이션 쓰기에 대한 완료를 반환한 다음 펑션 레벨 리셋을 시작할 수 있다.
- 펑션 레벨 리셋이 진행되는 동안, PCIe 펑션(PCIe function 0~PCIe function N) 요청이 도착하면 오류로 로깅하거나 신호를 보내지 않고 요청을 자동으로 폐기 할 수 있다(흐름 제어 크레딧 업데이트 후). 또한, 완료가 도착하면, PCIe 펑션(PCIe function 0~PCIe function N)은 완료를 예기치 않은 완료로 처리되거나 오류로 로깅하거나 신호를 보내지 않고 자동으로 폐기할 수 있다.
PCIe 펑션(PCIe function 0~PCIe function N)은 제한 시간 내에 펑션 레벨 리셋 작업을 완료해야 하지만, 후속 펑션 별 초기화 시퀀스에는 추가 시간이 필요할 수 있다. 추가 시간이 필요한 경우, 제한 시간 이후에 컨피규레이션 요청이 수신되면, PCIe 펑션(PCIe function 0~PCIe function N)은 컨피규레이션 요청 리트라이 스테이터스(Configuration Request Retry Status; CRS) 완료 상태를 반환할 수 있다. CRS 이외의 완료 상태로 컨피규레이션 요청에 응답한 후에는, PCIe 펑션(PCIe function 0~PCIe function N)은 다시 재설정될 때까지 CRS를 반환할 수 없다.
도 5는 본 발명의 일 실시 예에 따른 SR-IOV 이용 가능한 PCIe 디바이스의 일 예를 설명하기 위한 도면이다.
도 5에 도시된 PCIe 디바이스(500)는 도 1에 도시된 PCIe 디바이스(2000) 또는 도 2 및 3에 도시된 PCIe 디바이스들(2000-1~2000-3) 중 어느 하나를 나타낼 수 있다.
예를 들어, 도 5는 SR-IOV 케이퍼빌리티가 적용된 PCIe 디바이스(500)를 나타낼 수 있다.
도 5를 참조하면, PCIe 디바이스(500)는 물리 펑션 0(PF 0) 및 물리 펑션 0(PF 0)과 관련된 복수의 가상 펑션들(VF 0, 1~VF 0, N)을 포함할 수 있다. 이때, 가상 펑션 0, 1(VF 0, 1)이란 물리 펑션 0(PF 0)에 연관된 1번 가상 펑션을 의미할 수 있다. 이와 동일하게, 가상 펑션 0, N(VF 0, N)이란 물리 펑션 0(PF 0)에 연관된 N번 가상 펑션을 의미할 수 있다. 일 실시 예에서, 물리 펑션 0(PF 0)은 도 4를 참조하여 설명된 PCIe 펑션 0(PCIe function 0)의 컨피규레이션 스페이스, 레지스터 설정 방식, 에러 처리 동작 및 펑션 레벨 리셋 동작이 적용될 수 있다.
물리 펑션 0(PF 0)은 SR-IOV 케이퍼빌리티를 지원할 수 있다. 일 실시 예에서, 리셋 동작 이후에, 물리 펑션 0(PF 0)은 SR-IOV 케이퍼빌리티를 비활성화할 수 있다. 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)에 의해 지원되는 페이지 크기를 검색하기 위해, 지원되는 페이지 크기 컨피규레이션 필드(Supported Page Sizes configuration field)는 리드될 수 있다.
복수의 가상 펑션들(VF 0, 1~VF 0, N)은 물리 펑션 0(PF 0)과 복수의 공통 컨피규레이션 스페이스 필드들을 공유할 수 있다. 이에 따라, 복수의 가상 펑션들(VF 0, 1~VF 0, N)을 구현하기 위한 하드웨어 리소스 요구 사항이 줄어들 수 있다. 예를 들어, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 물리 펑션 0(PF 0)과 동일한 컨피규레이션 메커니즘 및 컨피규레이션 헤더 타입을 이용할 수 있다. 또한, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 VF BAR 세트를 공유할 수 있다. 또한, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 VF 메모리 스페이스(memory space)에 대한 액세스를 제어하는 VF Memory Space Enable (MSE) 비트를 공유할 수 있다. 즉, VF MSE 비트가 클리어(Clear)이면, 모든 가상 펑션들(VF 0, 1~VF 0, N)에 할당된 메모리 맵 스페이스(memory mapped space)가 비활성화될 수 있다.
SR-IOV 케이퍼빌리티에 포함된 InitialVFs 및 TotalVFs 필드들은 물리 펑션 0(PF 0)과 관련될 수 있는 최대 가상 펑션 수를 발견하는 데 이용될 수다. 예를 들어, PCIe 디바이스(500)가 VF migration을 지원하지 않는 경우, TotalVFs 및 InitialVFs는 동일한 값을 포함해야 한다. 이와 달리, PCIe 디바이스(500)가 VF migration을 지원하는 경우, TotalVFs가 리드될 때 물리 펑션 0(PF 0)은 물리 펑션 0(PF 0)에 할당될 수 있는 가상 펑션들 수를 반환해야 한다. 또한, InitialVF가 리드될 때 물리 펑션 0(PF 0)는 물리 펑션 0(PF 0)에 할당 된 초기 가상 펑션들의 수를 반환해야 한다.
물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 고유한 라우팅 ID가 할당될 수 있다. 각 가상 펑션(VF 0, 1~VF 0, N)의 라우팅 ID는 물리 펑션 0(PF 0)의 라우팅 ID 및 물리 펑션 0(PF 0)의 SR-IOV 케이퍼빌리티에 포함된 필드들을 이용하여 결정될 수 있다.
모든 PCIe 및 SR-IOV 컨피규레이션 액세스는 버추얼라이제이션 인터미디어리 또는 싱글 루트 PCI 매니저와 같은 신뢰할 수 있는 소프트웨어 구성 요소를 통해 이루어질 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 컨피규레이션 스페이스를 포함하는 물리적 리소스들을 포함할 수 있다. 각 가상 펑션(VF 0, 1~VF 0, N)은 펑션-스페시픽 서비스들(Function-specific services)을 제공하는 데 필요한 공유되지 않는 물리적 리소스(예를 들어, 작업 큐들(work queues), 데이터 버퍼들 등의 리소스들)을 포함할 수 있다. 이러한 물리적 리소스들은 버추얼라이제이션 인터미디어리 또는 싱글 루트 PCI 매니저의 개입없이 시스템 이미지에 의해 직접적으로 액세스될 수 있다.
하나 이상의 가상 펑션들(VF 0, 1~VF 0, N)은 각 시스템 이미지에 할당될 수 있다. 물리 펑션 0(PF 0) 및 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 ATC를 포함할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0)은 각 가상 펑션(VF 0, 1~VF 0, N)에 대한 내부 리소스 할당, PCIe 링크 또는 펑션-스페시픽 링크(Function-specific Link)(예를 들어, 네트워크 또는 스토리지 링크)와 같은 공유된 리소스들에 대한 VF arbitration과 같은 디바이스-스펙시픽 펑셔널리티(device-specific functionality)를 관리할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0)의 컨피규레이션 스페이스는 SR-IOV 익스텐디드 케이퍼빌리티(SR-IOV Extended Capability)를 포함할 수 있다. 예를 들어, SR-IOV 익스텐디드 케이퍼빌리티는 SR-IOV 익스텐디드 케이퍼빌리티 헤더(SR-IOV Extended Capability Header) 레지스터, SR-IOV 케이퍼빌리티(SR-IOV Capabilities) 레지스터, SR-IOV 컨트롤(SR-IOV Control) 레지스터, SR-IOV 상태(SR-IOV Status) 레지스터, InitialVFs 레지스터, TotalVFs 레지스터, NumVFs 레지스터, 펑션 디펜던시 링크(Function Dependency Link) 레지스터, 퍼스트 가상 펑션 오프셋(First VF Offset) 레지스터, 가상 펑션 스트라이드(VF Stride) 레지스터, 가상 펑션 디바이스 ID(VF Device ID) 레지스터, 서포티드 페이지 사이즈(Supported Page Sizes) 레지스터, 시스템 페이지 사이즈(System Page Size) 레지스터, 가상 펑션 베이스 어드레스(VF BAR0, VF BAR1, … VF BAR5) 레지스터, 가상 펑션 마이그레이션 상태 어레이 오프셋(VF Migration State Array Offset) 레지스터 등을 포함할 수 있다.
SR-IOV 컨트롤 레지스터는 가상 펑션 인에이블(VF Enable) 필드를 포함할 수 있다.
가상 펑션 인에이블은 연관된 물리 펑션 0(PF 0)에 대한 가상 펑션들(VF 0, 1~VF 0, N)의 할당을 관리할 수 있다. 가상 펑션 인에이블이 셋(set)된 경우, 물리 펑션 0(PF 0)과 연관된 가상 펑션들(VF 0, 1~VF 0, N)은 PCI Express 패브릭(PCI Express fabric)에서 액세스 할 수 있다. 가상 펑션 인에이블이 셋되면, 가상 펑션들(VF 0, 1~VF 0, N)은 PCI Express 엔드 포인트 펑션들(PCI Express Endpoint Functions)에 대한 규칙에 따라 PCI Express 트랜잭션들에 응답하고 발행(issue)할 수 있다.
가상 펑션 인에이블이 클리어이면, 가상 펑션들(VF 0, 1~VF 0, N)이 비활성화되고 PCI Express 패브릭에 표시되지 않을 수 있다. 이러한 가상 펑션들(VF 0, 1~VF 0, N)들에 대한 요청은 UR을 수신해야 하고 이러한 가상 펑션들(VF 0, 1~VF 0, N)들은 PCI Express 트랜잭션들을 발행하지 않을 수 있다.
구성 요소들이 내부 초기화를 수행할 수 있도록, 가상 펑션 인에이블 비트를 클리어에서 셋으로 변경한 후, 시스템은 다음의 조건들 중 하나가 참일 때까지 해당 가상 펑션 인에이블 비트에 의해 활성화되는 가상 펑션들(VF 0, 1~VF 0, N)들에 요청들을 발행할 수 없다. 상기 조건들은 최소 100ms가 지나는 경우, 물리 펑션 0(PF 0)로부터 가상 펑션 인에이블드의 이유 코드(Reason Code)와 함께 FRS 메시지가 수신되는 경우 또는 가상 펑션 인에이블 타임이 지나는 경우를 포함할 수 있다. 이때, 가상 펑션 인에이블 타임은 가상 펑션들(VF 0, 1~VF 0, N)와 관련된 준비 시간 보고(Readiness Time Reporting) 능력에서의 리셋 시간(Reset Time) 값 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
유효한 구성 요청(Configuration Request)에 대해 성공적인 완료 상태(Successful Completion Status)를 반환하지 못한 가상 펑션(VF 0, 1~VF 0, N)이 손상되었다고 결정하기 전에, 루트 콤플렉스 및/또는 시스템 소프트웨어는 가상 펑션 인에이블 비트를 설정한 후 최소 1.0 초를 허용할 수 있다. 가상 펑션 인에이블 비트를 셋한 후, 해당 가상 펑션 인에이블 비트에 의해 활성화된 가상 펑션(VF 0, 1~VF 0, N)이 유효한 구성 요청에 대한 성공적인 완료 상태를 제공할 준비가 되지 않은 경우, 해당 가상 펑션(VF 0, 1~VF 0, N)은 1.0 초 제한까지 구성 요청에 CRS 상태를 반환할 수 있다. 물리 펑션 0(PF 0)가 가상 펑션 인에이블드의 이유 코드(Reason Code)와 함께 FRS 메시지를 전송한 후, 해당 물리 펑션 0(PF 0)와 관련된 가상 펑션들(VF 0, 1~VF 0, N)이 개입 VF 비활성화(intervening VF disable) 또는 다른 유효 리셋 조건없이 CRS를 반환할 수 없다. 요청에 대해 성공적인 완료를 반환한 후, 가상 펑션들(VF 0, 1~VF 0, N)은 개입 VF 비활성화 또는 다른 유효 리셋 조건 없이 CRS를 반환할 수 없다.
가상 펑션(VF 0, 1~VF 0, N)들은 MSE 비트를 갖지 않기 때문에 (가상 펑션들(VF 0, 1~VF 0, N) 내에서 MSE는 물리 펑션 0(PF 0)의 SR-IOV 능력에 있는 VF MSE 비트에 의해 제어된다.), 가상 펑션(VF 0, 1~VF 0, N)이 MSE 비트를 처리할 준비가 되기 전에, 소프트웨어가 메모리 요청을 발행할 수 있다. 따라서, 다음 조건 중 하나 이상이 충족 될 때까지 메모리 요청을 가상 펑션(VF 0, 1~VF 0, N)에 발행할 수 없다.
- 가상 펑션(VF 0, 1~VF 0, N)이 구성 요청에 성공적으로 응답함. (CRS를 반환하지 않음).
- 가상 펑션(VF 0, 1~VF 0, N)에 FLR을 발급한 후, (1) FLR 발행 이후 최소 1.0 초가 지나거나, (2) 가상 펑션(VF 0, 1~VF 0, N)은 FRS를 지원하고, FLR이 발행된 후, FLR Completed의 이유 코드와 함께 FRS 메시지가 가상 펑션(VF 0, 1~VF 0, N)으로부터 수신되거나, (3) FLR이 발행된 후, 적어도 FLR 시간이 지남. 이때, FLR 시간은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 준비 시간 보고 능력에서의 FLR 시간 값, 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
- 물리 펑션 0(PF 0)에서 가상 펑션 인에이블을 설정한 후 (1) 적어도 1.0 초가 지나거나, (2) 물리 펑션 0(PF 0)는 FRS를 지원하고, 가상 펑션 인에이블이 설정된 후, 물리 펑션 0(PF 0)로부터 가상 펑션 인에이블드의 이유 코드와 함께 FRS 메시지가 수신되거나, (3) 가상 펑션 인에이블이 설정된 후 최소 가상 펑션 인에이블 타임이 지남. 이때, 가상 펑션 인에이블 타임은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 준비 시간 보고 능력에서의 리셋 시간 값이거나, 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
가상 펑션(VF 0, 1~VF 0, N)에 FLR이 발행되거나 가상 펑션(VF 0, 1~VF 0, N)이 모든 요청에 성공적으로 응답할 때까지 (CRS를 반환없이) 연관된 물리 펑션 0(PF 0)의 SR-IOV 능력에서 가상 펑션 인에이블이 설정된 후, 가상 펑션(VF 0, 1~VF 0, N)은 메모리 요청을 자동으로(silently) 드랍(drop)할 수 있다.
Clearing 가상 펑션 인에이블은 가상 펑션들(VF 0, 1~VF 0, N)을 효과적으로 파괴(destroy)할 수 있다. Setting 가상 펑션 인에이블은 가상 펑션(VF 0, 1~VF 0, N)들을 효과적으로 생성할 수 있다. 이전에 클리어된 후 Setting 가상 펑션 인에이블은 새로운 가상 펑션들(VF 0, 1~VF 0, N)의 세트를 생성할 수 있다. 물리 펑션 0(PF 0)이 D0 전원 상태에 있으면, 새 가상 펑션(VF 0, 1~VF 0, N)은 D0uninitialized 상태일 수 있다. 물리 펑션 0(PF 0)가 저전력 상태인 경우 동작은 정의되지 않을 수 있다.
가상 펑션 인에이블을 클리어할 때, FRS를 지원하는 물리 펑션 0(PF 0)은 작업이 완료되었음을 나타내기 위해 FRS Reason VF Disabled와 함께 FRS 메시지를 보낼 수 있다. 물리 펑션 0(PF 0) 또는 물리 펑션 0(PF 0)와 관련된 가상 펑션들(VF 0, 1~VF 0, N)에 의해 발행된 Non-Posted Requests가 있는 경우, 물리 펑션 0(PF 0)는 이 메시지를 보낼 수 없다. FRS 메시지는 이러한 요청이 완료 (또는 시간 초과) 된 후에만 전송될 수 있다.
가상 펑션 인에이블이 클리어된 후 SR-IOV 확장 능력 또는 VF Migration 상태 어레이의 필드에 다음 중 하나가 될 때까지 액세스 할 수 없다.
- 가상 펑션 인에이블이 클리어된 후 적어도 1.0 초가 경과됨.
- 물리 펑션 0(PF 0)가 FRS를 지원하고, 가상 펑션 인에이블이 클리어된 후, 물리 펑션 0(PF 0)로부터 VF Disabled의 이유 코드와 함께 FRS 메시지를 수신함.
InitialVFs 레지스터는 싱글 루트 PCI 매니저에 물리 펑션 0(PF 0)과 처음 연결된 가상 펑션(VF 0, 1~VF 0, N)의 수를 나타낼 수 있다.
TotalVFs 레지스터는 물리 펑션 0(PF 0)과 연관될 수 있는 최대 가상 펑션(VF 0, 1~VF 0, N) 수를 나타낼 수 있다.
NumVF 레지스터는 볼 수 있는 가상 펑션(VF 0, 1~VF 0, N)의 수를 제어할 수 있다.
가상 펑션 베이스 어드레스 레지스터는 가상 펑션(VF 0, 1~VF 0, N)의 베이스 어드레스 레지스터를 정의할 수 있다. 가상 펑션 베이스 어드레스 레지스터는 실제 주소 값으로 작성되고 가상 펑션 인에이블 및 VF MSE가 설정되면 베이스 어드레스 레지스터는 NumVFs BAR를 매핑할 수 있다.
일 실시 예에서, 물리 펑션 0(PF 0) 및 가상 펑션들(VF 0, 1~VF 0, N)의 컨피규레이션 스페이스는 타입 0 컨피규레이션 스페이스 헤더 레지스터, PCIe 케이퍼빌리티 레지스터, PCI 스탠다드 케이퍼빌리티 레지스터, PCIe 익스텐디드 케이퍼빌리티 레지스터 등을 포함할 수 있다.
일 실시 예에서, 가상 펑션들(VF 0, 1~VF 0, N)의 컨피규레이션 스페이스에 포함된 레지스터 필드 값들은 물리 펑션 0(PF 0)의 컨피규레이션 스페이스에 포함된 레지스터 필드 값들에 종속되거나 독립될 수 있다. 예를 들어, 관련된 물리 펑션 0(PF 0)의 레지스터 필드 값들에 종속되는 경우, 가상 펑션들(VF 0, 1~VF 0, N)의 레지스터 필드 값들은 0값을 가질 수 있다. 이 경우, 가상 펑션들(VF 0, 1~VF 0, N)은 연관된 물리 펑션 0(PF 0)의 레지스터 필드 값들에 따라 컨피규레이션 동작을 수행할 수 있다.
일 실시 예에서, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 에러 처리 동작을 수행할 수 있다. 예를 들어, 물리 펑션 0(PF 0)이 어드밴스드 에러 리포팅을 이용하여 에러를 처리하는 경우, 복수의 가상 펑션들(VF 0, 1~VF 0, N)도 어드밴스드 에러 리포팅을 이용하여 에러를 처리할 수 있다.
일 실시 예에서, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 리셋 동작을 수행할 수 있다.
예를 들어, 복수의 가상 펑션들(VF 0, 1~VF 0, N)은 다음 조건 중 적어도 하나가 발생하면 내부 초기화를 완료할 수 있다.
- 가상 펑션(VF 0, 1~VF 0, N)이 컨피규레이션 요청에 성공적으로 응답함.(CRS를 반환하지 않음).
- 가상 펑션(VF 0, 1~VF 0, N)에 펑션 레벨 리셋이 발급된 후, (1) 최소 1.0 초가 지나거나, (2) 이유 코드 펑션 레벨 리셋 완료와 함께 가상 펑션(VF 0, 1~VF 0, N)로부터 펑션 레벨 리셋 메시지가 수신되거나, (3) 최소한의 펑션 레벨 리셋 타임이 지나감. 이때, 펑션 레벨 리셋 타임은 가상 펑션(VF 0, 1~VF 0, N)과 관련된 Readiness Time Reporting capability의 펑션 레벨 리셋 타임 값, 또는 시스템 소프트웨어/펌웨어에 의해 결정된 값일 수 있다.
- 물리 펑션 0(PF 0)에서 가상 펑션 인에이블 셋한 후 (1) 최소 1.0 초가 지났거나, (2) 이유 코드 가상 펑션 인에이블드가 있는 물리 펑션 0(PF 0)으로부터 펑션 레벨 리셋 메시지가 수신됨.
한편, 복수의 시스템 이미지로 구성된 가상화 환경에서, 특정 시스템 이미지의 운영 체제 킬 및 리부트(OS Kill & Reboot) 동작은 다른 시스템 이미지의 동작에 영향을 주지 않는다. 다만, 특정 시스템 이미지가 다른 시스템 이미지에 할당된 PCIe 펑션에 접근할 수 있다면 다른 시스템 이미지의 오류를 발생시킬 수 있다.
따라서, 일부 플랫폼에서는 도 3에 도시된 가상 펑션을 이용할 수 있는 SR-IOV 구성의 컴퓨팅 시스템(300)을 이용한다. SR-IOV 구성의 컴퓨팅 시스템(300)에서는 PCIe 펑션에 액세스할 때 가상 어드레스(Virtual address)를 사용하기 때문에, 특정 시스템 이미지가 다른 시스템 이미지에 할당된 PCIe 펑션에 액세스할 수 없다. 하지만, SR-IOV 구성의 컴퓨팅 시스템(300)에서는 가상 어드레스를 물리 어드레스(Physical address)로 변환하는 트랜스레이션 에이전트(320)와 같은 소프트웨어 또는 하드웨어가 필요하다. 또한, 어드레스 변환에 따라 컴퓨팅 시스템(300)의 성능이 저하될 수 있다.
도 2에 도시된 멀티 펑션 디바이스로 구성된 컴퓨팅 시스템(200)에서는 물리 어드레스를 사용하기 때문에 어드레스 변환 동작이 필요없다. 다만, 멀티 펑션 디바이스로 구성된 컴퓨팅 시스템(200)에서는 가상 어드레스를 사용하지 않기 때문에 특정 시스템 이미지가 다른 시스템 이미지에 액세스할 수 있어 보안이 약하다는 문제점이 있다.
따라서, 멀티 펑션 디바이스의 보안 취약점을 보완하면서 컴퓨팅 시스템(200)의 성능을 향상시킬 수 있는 방안이 요구된다.
도 6는 본 발명의 일 실시 예에 따른 PCIe 펑션을 설명하기 위한 도면이다.
도 6의 호스트(1000a), 복수의 시스템 이미지들(210-1~210-n) 및 루트 콤플렉스(230)는 도 2의 호스트(1000a), 복수의 시스템 이미지들(210-1~210-n) 및 루트 콤플렉스(230)를 나타낼 수 있다.
도 6을 참조하면, PCIe 펑션(600)은 복수의 시스템 이미지들(210-1~210-n) 중 하나에 할당될 수 있다. 도 6에서는 PCIe 펑션(600)이 시스템 이미지(210-i)에 할당된 것으로 가정한다.
일 실시 예에서, PCIe 펑션(600)은 물리 펑션, 가상 펑션, 베이스 펑션 등과 같이 PCIe 인터페이스를 적용할 수 있는 다양한 종류의 펑션들 중 하나일 수 있다. 베이스 펑션은 MR-IOV(Multi Root I/O Virtualization)를 이용한 가상화 환경에서 사용되는 PCIe 펑션일 수 있다. MR-IOV는 복수의 가상 하이어라키(virtual hierarchy)를 포함하는 가상화 환경에서 시스템 이미지들(210-1~210-n)이 PCIe 하드웨어 리소스들을 공유하도록 하기 위한 기술일 수 있다. 각 가상 하이어라키는 적어도 하나의 물리 펑션을 포함하는 구조일 수 있다. 또한, 각 가상 하이어라키는 물리 펑션에 할당된 하나 이상의 가상 펑션들을 더 포함할 수 있다. 일 실시 예에서, 베이스 펑션은 MR-IOV 케이퍼빌리티를 지원할 수 있는 PCIe 펑션일 수 있다. MR-IOV 케이퍼빌리티는 복수의 루트 콤플렉스를 포함하는 가상화 환경에서 싱글 PCIe 디바이스가 시스템 이미지들(210-1~210-n)에 복수의 PCIe 디바이스들로 표시되도록 하는 규격을 가질 수 있다. 예를 들어, 베이스 펑션은 MR-IOV 케이퍼빌리티에 따라 가상 하이어라키 및 물리 펑션을 관리하고, 가상 하이어라키에 가상 펑션을 할당할 수 있다.
일 실시 예에서, PCIe 펑션(600)은 액세스 식별 정보 제어부(610), 데이터 패킷 수신부(620) 및 액세스 허용 결정부(630)를 포함할 수 있다.
액세스 식별 정보 제어부(610)는 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 이때, 액세스 식별 정보(ACCESS_ID)는 PCIe 펑션(600)에 대한 액세스를 허용하는 정보일 수 있다. 즉, 액세스 식별 정보(ACCESS_ID)는 할당된 시스템 이미지(210-i)가 PCIe 펑션(600)에 액세스하기 위해 이용되는 정보일 수 있다. 따라서, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 각각 고유한 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 복수의 시스템 이미지들(210-1~210-n)도 각각 할당된 PCIe 펑션들(PCIe function 0~PCIe function N)로부터 고유한 액세스 식별 정보(ACCESS_ID)를 제공받을 수 있다.
일 실시 예에서, 액세스 식별 정보(ACCESS_ID)는 액세스 식별 정보 제어부(610) 및 호스트(1000a) 중 어느 하나에 의해 생성될 수 있다. 도 6에서는 액세스 식별 정보(ACCESS_ID)가 액세스 식별 정보 제어부(610)에 의해 생성되는 예를 설명하도록 한다. 액세스 식별 정보(ACCESS_ID)가 호스트(1000a)에 의해 생성되는 예는 도 12 및 13을 참조하여 설명하도록 한다.
또한, 액세스 식별 정보 제어부(610)는 액세스 식별 정보(ACCESS_ID)를 저장하고, 할당된 시스템 이미지(210-i)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 예를 들어, 액세스 식별 정보 제어부(610)는 루트 콤플렉스(230)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 루트 콤플렉스(230)는 제공받은 액세스 식별 정보(ACCESS_ID)를 시스템 이미지(210-i)로 전달할 수 있다. 시스템 이미지(210-i)는 전달받은 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다.
데이터 패킷 수신부(620)는 복수의 시스템 이미지들(210-1~210-n) 중 타겟 시스템 이미지(210-i)로부터 데이터 패킷을 수신할 수 있다. 본 명세서에서, 타겟 시스템 이미지(210-i)는 PCIe 펑션(600)으로 데이터 패킷을 전송한 시스템 이미지(210-i)로 정의될 수 있다.
일 실시 예에서, 데이터 패킷은 타겟 식별 정보를 포함할 수 있다. 예를 들어, 데이터 패킷의 프리픽스(prefix) 영역은 타겟 식별 정보를 포함할 수 있다. 타겟 식별 정보는 타겟 시스템 이미지(210-i)를 나타내는 정보일 수 있다. 즉, 타겟 식별 정보는 타겟 시스템 이미지(210-i)가 할당된 PCIe 펑션(600)으로부터 제공받아 저장한 액세스 식별 정보일 수 있다.
일 실시 예에서, 데이터 패킷은 트랜잭션 레이어 패킷(TLP)일 수 있다. 타겟 시스템 이미지(210-i)는 액세스하려는 PCIe 펑션(600)으로 타겟 식별 정보를 포함하는 트랜잭션 레이어 패킷(TLP)을 전송할 수 있다. 예를 들어, 타겟 시스템 이미지(210-i)는 루트 콤플렉스를 통해 PCIe 펑션(600)으로 트랜잭션 레이어 패킷(TLP)을 전송할 수 있다. 타겟 식별 정보는 트랜잭션 레이어 패킷(TLP)의 프리픽스 영역에 포함될 수 있다. 데이터 패킷 수신부(620)는 타겟 시스템 이미지(210-i)로부터 트랜잭션 레이어 패킷(TLP)을 수신할 수 있다. 이후, 데이터 패킷 수신부(620)는 트랜잭션 레이어 패킷(TLP)을 액세스 허용 결정부(630)로 제공할 수 있다.
일 실시 예에서, 액세스 허용 결정부(630)는 액세스 식별 정보(ACCESS_ID) 및 타겟 식별 정보를 기초로 타겟 시스템 이미지(210-i)의 액세스를 허용할지 여부를 결정할 수 있다. 예를 들어, 액세스 허용 결정부(630)는 액세스 식별 정보 제어부(610)로부터 액세스 식별 정보(ACCESS_ID)를 제공받고, 트랜잭션 레이어 패킷(TLP)에서 타겟 식별 정보를 획득할 수 있다. 액세스 허용 결정부(630)는 액세스 식별 정보(ACCESS_ID)와 타겟 식별 정보를 비교하고, 비교 결과를 기초로 타겟 시스템 이미지(210-i)의 액세스를 허용할지 여부를 결정할 수 있다.
예를 들어, 액세스 허용 결정부(630)는 액세스 식별 정보(ACCESS_ID)와 타겟 식별 정보가 일치하는 경우, 타겟 시스템 이미지(210-i)의 액세스를 허용할 수 있다.
다른 예로, 액세스 허용 결정부(630)는 액세스 식별 정보(ACCESS_ID)와 타겟 식별 정보가 일치하지 않는 경우, 타겟 시스템 이미지의 액세스를 허용하지 않을 수 있다. 예를 들어, PCIe 펑션(600)에 할당된 시스템 이미지(210-i)가 아닌 다른 시스템 이미지로부터 트랜잭션 레이어 패킷(TLP)을 수신하는 경우, 액세스 식별 정보(ACCESS_ID)와 타겟 식별 정보가 일치하지 않을 수 있다. 이 경우, 액세스 허용 결정부(630)는 수신된 트랜잭션 레이어 패킷(TLP)을 디스카드(discard)하고, 타겟 시스템 이미지로 CA(Completer Abort) 정보를 제공할 수 있다.
따라서, 본 발명의 일 실시 예에 따르면, 데이터 패킷의 프리픽스 영역에 포함된 액세스 식별 정보를 기초로 액세스 허용 여부를 결정함으로써, PCIe 펑션을 포함하는 컴퓨팅 시스템(200)의 보안성을 강화할 수 있다.
도 7은 본 발명의 일 실시 예에 따른 트랜잭션 레이어 패킷의 구조를 설명하기 위한 도면이다.
일 실시 예에서, 트랜잭션 레이어 패킷(700)은 PCIe 인터페이스에서 통신을 수행할 때 이용되는 데이터 패킷일 수 있다. 예를 들어, 리퀘스터(requster)는 트랜잭션 레이어 패킷(700)를 이용하여 컴플리터(completer)로 요청을 제공할 수 있다. 이때, 리퀘스터는 요청하는 구성을 나타내고, 컴플리터는 요청에 대응되는 컴플리션을 제공하는 구성일 수 있다.
도 7을 참조하면, 트랜잭션 레이어 패킷(700)은 프리픽스 영역(PREFIX), 헤더 영역(HEADER), 데이터 페이로드 영역(DATA PAYLOAD) 및 다이제스트 영역(DIGEST)을 포함할 수 있다.
프리픽스 영역(PREFIX)은 헤더 영역(HEADER)의 앞에 위치한 영역으로, 추가적인 정보를 포함하는 영역일 수 있다. 일 실시 예에서, 프리픽스 영역(PREFIX)은 액세스 식별 정보(ACCESS_ID)를 포함할 수 있다. 예를 들어, 시스템 이미지(210-1~210-n)은 프리픽스 영역(PREFIX)에 액세스 식별 정보(ACCESS_ID)를 포함시켜 트랜잭션 레이어 패킷(700)을 생성할 수 있다. 시스템 이미지(210-1~210-n)은 생성된 트랜잭션 레이어 패킷(700)을 PCIe 펑션(600)으로 제공할 수 있다. PCIe 펑션(600)는 타겟 시스템 이미지(210-1~210-n)로부터 트랜잭션 레이어 패킷(700)을 수신할 수 있다. 수신된 트랜잭션 레이어 패킷(700)의 프리픽스 영역(PREFIX)은 타겟 식별 정보 즉, 타겟 시스템 이미지(210-1~210-n)의 액세스 식별 정보(ACCESS_ID)를 포함할 수 있다.
헤더 영역(HEADER)은 트랜잭션 레이어 패킷(700)의 특성과 목적을 결정하는 데 필요한 정보를 포함하는 영역일 수 있다. 예를 들어, 헤더 영역(HEADER)은 트랜잭션 레이어 패킷(700)의 포맷(format), 타입(type), 트랜잭션 식별 정보(transaction ID), 어트리뷰트(attributes), 트래픽 클래스(traffic class), 어드레스/라우팅 정보(address/routing information), 바이트 인에이블(byte enables), 메시지 인코딩(message encoding), 컴플리션 스테이터스(completion status) 등과 같은 정보를 포함할 수 있다.
데이터 페이로드 영역(DATA PAYLOAD)은 트랜잭션 레이어 패킷(700)를 통해 전송하려는 정보를 포함하는 영역일 수 있다. 즉, 데이터 페이로드 영역(DATA PAYLOAD)은 트랜잭션 레이어 패킷(700)를 수신한 구성에 의해 처리될 정보를 포함할 수 있다.
다이제스트 영역(DIGEST)은 트랜잭션 레이어 패킷(700)의 오류를 감지하기 위해 이용되는 ECRC(end-to-end CRC) 값을 포함하는 영역일 수 있다. 다이제스트 영역(DIGEST)은 선택 사항(optional)일 수 있다.
도 8은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 일 예를 설명하기 위한 도면이다.
도 8에서, PCIe 펑션(600)은 시스템 이미지(210-i)에 할당된 것으로 가정한다.
도 8에 도시된 도면은 PCIe 펑션(600)에 의해 액세스 식별 정보(ACCESS_ID)가 생성되는 예를 설명하기 위한 도면이다.
도 8을 참조하면, 액세스 식별 정보 제어부(610)는 액세스 식별 정보 생성부(611), 액세스 식별 정보 저장부(612) 및 액세스 식별 정보 제공부(613)를 포함할 수 있다.
액세스 식별 정보 생성부(611)는 난수 생성 기법에 따라 난수를 생성하고, 생성된 난수를 기초로 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 예를 들어, 액세스 식별 정보(ACCESS_ID)는 난수를 포함할 수 있다.
일 실시 예에서, 액세스 식별 정보 생성부(611)는 다른 PCIe 펑션에서 이용되는 시드와 상이한 시드를 기초로 난수를 생성할 수 있다. 이때, 시드는 난수를 생성하는 기초가 되는 난수표 등을 포함할 수 있다. 예를 들어, 복수의 PCIe 펑션들(PCIe function 0~PCIe function N)은 서로 다른 시드를 기초로 난수를 생성할 수 있다.
일 실시 예에서, 액세스 식별 정보 생성부(611)는 다른 PCIe 펑션의 액세스 식별 정보와 액세스 식별 정보 생성부(611)에 의해 생성된 액세스 식별 정보를 비교한 결과를 기초로 액세스 식별 정보(ACCESS_ID)의 재생성 여부를 결정할 수 있다. 예를 들어, 액세스 식별 정보 생성부(611)는 다른 PCIe 펑션으로부터 다른 PCIe 펑션의 액세스 식별 정보를 수신할 수 있다. 이후, 액세스 식별 정보 생성부(611)는 다른 PCIe 펑션의 액세스 식별 정보와 액세스 식별 정보 생성부(611)에 의해 생성된 액세스 식별 정보(ACCESS_ID)를 비교할 수 있다. 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보(ACCESS_ID)가 동일한 경우, 액세스 식별 정보 생성부(611)는 PCIe 펑션(600)의 액세스 식별 정보를 재생성할 수 있다. 이후, 액세스 식별 정보 생성부(611)는 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보(ACCESS_ID)가 동일하지 않을때까지 액세스 식별 정보 비교 동작과 액세스 식별 정보 재성성 동작을 반복할 수 있다. 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보(ACCESS_ID)가 동일하지 않은 경우, 액세스 식별 정보 생성부(611)는 생성된 액세스 식별 정보(ACCESS_ID)를 액세스 식별 정보 저장부(612) 및 액세스 식별 정보 제공부(613)로 제공할 수 있다.
액세스 식별 정보 저장부(612)는 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다.
액세스 식별 정보 제공부(613)는 할당된 시스템 이미지(210-i)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 예를 들어, 액세스 식별 정보 제공부(613)는 루트 콤플렉스(230)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 루트 콤플렉스(230)는 할당된 시스템 이미지(210-i)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
또한, 액세스 식별 정보 제공부(613)는 액세스 허용 여부를 결정할 때 액세스 허용 결정부(630)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
일 실시 예에서, 액세스 식별 정보 제공부(613)는 벤더 디파인 메시지(vendor defined message), 벤더 스페시픽 케이퍼빌리티(vendor specific capability), 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP(Management Component Transport Protocol) over SMbus(System Manager bus) 및 MCTP over PCIe 중 하나를 이용하여 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
일 실시 예에서, 벤더 디파인 메시지는 PCI Express 메시징 케이퍼빌리티를 확장할 수 있다. 예를 들어, 벤더 디파인 메시지는 메시지를 전송하는 요청자 ID, 메시지를 수신하는 수신자 ID 및 벤더 디파인 필드를 포함할 수 있다. 수신자 ID는 버스 넘버, 디바이스 넘버 및 펑션 넘버 중 적어도 하나 이상을 포함할 수 있다. 예를 들어, 액세스 식별 정보 제공부(613)는 벤더 디파인 메시지의 벤더 디파인 필드를 통해 시스템 이미지(210-i)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 이 경우, 요청자 ID는 PCIe 펑션(600)의 식별 정보를 포함할 수 있다. 수신자 ID는 시스템 이미지(210-i)의 식별 정보를 포함할 수 있다.
일 실시 예에서, 벤더 스페시픽 케이퍼빌리티는 PCI 호환 컨피규레이션 스페이스(PCI-compatible Configuration Space)의 케이퍼빌리티 구조(structure)일 수 있다. 디바이스 벤더(device vendors)는 벤더 스페시픽 케이퍼빌리티를 통해 벤더 스페시픽 정보(vendor-specific information)에 대한 케이퍼빌리티 메커니즘을 이용할 수 있다. 벤더 스페시픽 케이퍼빌리티 레지스터는 케이퍼빌리티 ID(Capability ID) 필드, 다음 케이퍼빌리티 포인터(Next Capability Pointer) 필드, 케이퍼빌리티 길이(Capability Length) 필드 및 벤더 스페시픽 정보(Vendor Specific Information) 필드를 포함할 수 있다. 케이퍼빌리티 ID 필드는 PCIe 케이퍼빌리티 구조를 나타낼 수 있다. 케이퍼빌리티 ID 필드는 벤더 스페시픽 케이퍼빌리티 구조임을 나타내는 케이퍼빌리티 ID를 제공할 수 있다. 다음 케이퍼빌리티 포인터 필드는 다음 PCI 케이퍼빌리티 구조에 대한 오프셋을 나타낼 수 있다. 케이퍼빌리티의 링크드된 리스트(linked list)가 없는 경우, 다음 케이퍼빌리티 포인터 필드는 00h를 포함할 수 있다. 케이퍼빌리티 길이 필드는 케이퍼빌리티 구조에 포함된 바이트(bytes)의 개수를 제공할 수 있다. 벤더 스페시픽 정보 필드는 벤더 별로 상이할 수 있다. 따라서, 벤더 스페시픽 정보 필드는 사용자에 따라 다양한 값으로 설정될 수 있다. 예를 들어, 액세스 식별 정보 제공부(613)는 벤더 스페시픽 케이퍼빌리티의 벤더 스페시픽 정보 필드를 통해 시스템 이미지(210-i)로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
일 실시 예에서, 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티는 정보를 제공하는 디바이스의 식별 정보, 정보를 수신하는 디바이스의 식별 정보 및 정보를 포함하는 필드를 포함할 수 있다.
일 실시 예에서, 액세스 식별 정보 제어부(610)는 기 설정된 주기마다 액세스 식별 정보(ACCESS_ID)를 갱신할 수 있다. 예를 들어, 액세스 식별 정보 생성부(611)는 기 설정된 주기마다 새로운 액세스 식별 정보를 생성할 수 있다. 이때, 액세스 식별 정보 생성부(611)는 상술한 액세스 식별 정보 비교 동작과 액세스 식별 정보 재성성 동작을 수행할 수 있다. 액세스 식별 정보 저장부(612)는 새로운 액세스 식별 정보를 저장하고, 액세스 식별 정보 제공부(613)는 할당된 시스템 이미지(210-i)로 새로운 액세스 식별 정보를 제공할 수 있다. 따라서, 시스템 이미지(210-i)는 기 설정된 주기마다 새로운 액세스 식별 정보를 저장할 수 있다. 이 경우, 시스템 이미지(210-i)는 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보를 제거하고, 새로운 액세스 식별 정보를 포함하는 데이터 패킷을 PCIe 펑션(600)으로 제공할 수 있다.
일 실시 예에서, 데이터 패킷 수신부(620)를 통해 시스템 이미지(210-i)로부터 새로운 액세스 식별 정보를 포함하는 데이터 패킷을 수신하는 경우, 액세스 식별 정보 저장부(612)는 이전 액세스 식별 정보를 제거할 수 있다. 이 경우, 액세스 허용 결정부(630)는 새로운 액세스 식별 정보를 포함하는 데이터 패킷의 액세스를 허용할 수 있다. 즉, 액세스 허용 결정부(630)는 이전 액세스 식별 정보가 제거된 이후 이전 액세스 식별 정보를 포함하는 데이터 패킷의 액세스를 허용하지 않을 수 있다. 이와 달리, 새로운 액세스 식별 정보를 포함하는 데이터 패킷을 수신하지 못하여 액세스 식별 정보 저장부(612)에 새로운 액세스 식별 정보 및 이전 액세스 식별 정보 둘다 저장된 경우, 액세스 허용 결정부(630)는 새로운 액세스 식별 정보 및 이전 액세스 식별 정보 둘다 액세스 허용 조건으로 이용할 수 있다. 이와 같은 액세스 허용 동작은 도 11을 참조하여 자세하게 설명하도록 한다.
도 9는 본 발명의 일 실시 예에 따른 액세스를 허용하는 예를 설명하기 위한 도면이다.
도 9에서, PCIe 펑션(900)은 시스템 이미지(210-i)에 할당된 것으로 가정한다.
도 9를 참조하면, PCIe 펑션(900)은 컨피규레이션 스페이스(910) 및 동작 제어부(920)를 더 포함할 수 있다. 도 9에 도시된 예에서, 액세스 식별 정보 제어부(610), 액세스 식별 정보 생성부(611), 액세스 식별 정보 저장부(612), 액세스 식별 정보 제공부(613), 데이터 패킷 수신부(620), 액세스 허용 결정부(630)는 도 8에 도시된 구성과 동일한 구성이므로 이에 대한 중복적인 설명은 생략한다.
컨피규레이션 스페이스(910)는 PCIe 펑션(900)을 구성하기 위한 정보를 포함할 수 있다. 예를 들어, 컨피규레이션 스페이스(910)는 PCIe 인터페이스와 관련된 동작들을 수행하도록 PCIe 펑션(900)을 구성하기 위한 레지스터들을 포함할 수 있다. 일 실시 예에서, 컨피규레이션 스페이스(910)는 PCIe 펑션(900)에서 이용 가능한 케이퍼빌리티들에 대한 정보를 포함할 수 있다.
일 실시 예에서, PCIe 펑션(900)은 호스트(1000a)의 컨피규레이션 요청에 따라 컨피규레이션 동작을 수행할 수 있다. PCIe 펑션(900)과 호스트(1000a)는 컨피규레이션 동작에 따라 세팅된 컨피규레이션 스페이스(910)를 기초로 통신을 수행할 수 있다.
동작 제어부(920)는 컨피규레이션 스페이스(910)에 포함된 정보를 기초로 PCIe 펑션(900)의 동작을 제어할 수 있다. 예를 들어, 동작 제어부(920)는 컨피규레이션 동작에 따라 세팅된 컨피규레이션 스페이스(910)를 기초로 PCIe 펑션(900)의 동작을 제어할 수 있다. 예를 들어, 동작 제어부(920)는 컨피규레이션 스페이스(910)에 세팅된 레지스터들의 필드 값들을 기초로 PCIe 펑션(900)의 동작들을 제어할 수 있다.
일 실시 예에서, 동작 제어부(920)는 액세스 허용 결정에 따라 데이터 패킷 수신부(620)로부터 제공된 트랜잭션 레이어 패킷(TLP)을 처리할 수 있다. 예를 들어, 타겟 시스템 이미지(210-i)는 데이터 패킷 수신부(620)로 타겟 시스템 이미지(210-i)에 저장된 액세스 식별 정보를 포함하는 트랜잭션 레이어 패킷(TLP)을 제공할 수 있다. 이때, 시스템 이미지(210-i)에 저장된 액세스 식별 정보는 타겟 식별 정보를 나타낼 수 있다. 액세스 허용 결정부(630)는 데이터 패킷 수신부(620)로부터 트랜잭션 레이어 패킷(TLP)을 수신하고, 액세스 식별 정보 제공부(613)로부터 액세스 식별 정보 저장부(612)에 저장된 액세스 식별 정보(ACCESS_ID)를 수신할 수 있다. 트랜잭션 레이어 패킷(TLP)에 포함된 타겟 식별 정보와 액세스 식별 정보(ACCESS_ID)가 동일하므로, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP)의 액세스를 허용할 수 있다. 액세스 허용 결정부(630)는 데이터 패킷 수신부(620)로 액세스 허용 신호(ALLOW)를 제공할 수 있다. 동작 제어부(920)는 액세스 허용 신호(ALLOW)에 따라 데이터 패킷 수신부(620)로부터 제공된 트랜잭션 레이어 패킷(TLP)을 처리할 수 있다.
도 10은 본 발명의 일 실시 예에 따른 액세스를 허용하지 않는 예를 설명하기 위한 도면이다.
도 10에서, PCIe 펑션(900)은 시스템 이미지(210-i)에 할당된 것으로 가정한다. 또한, PCIe 펑션(900)은 할당되지 않은 시스템 이미지(210-2)로부터 트랜잭션 레이어 패킷(TLP)을 수신하는 것으로 가정한다.
도 10을 참조하면, 타겟 시스템 이미지(210-2)는 데이터 패킷 수신부(620)로 타겟 시스템 이미지(210-2)에 저장된 액세스 식별 정보를 포함하는 트랜잭션 레이어 패킷(TLP)을 제공할 수 있다. 이때, 타겟 시스템 이미지(210-2)에 저장된 액세스 식별 정보는 타겟 식별 정보를 나타낼 수 있다. 액세스 허용 결정부(630)는 데이터 패킷 수신부(620)로부터 트랜잭션 레이어 패킷(TLP)을 수신하고, 액세스 식별 정보 제공부(613)로부터 액세스 식별 정보 저장부(612)에 저장된 액세스 식별 정보(ACCESS_ID)를 수신할 수 있다. 트랜잭션 레이어 패킷(TLP)에 포함된 타겟 식별 정보와 액세스 식별 정보(ACCESS_ID)가 동일하지 않으므로, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP)의 액세스를 허용하지 않을 수 있다. 액세스 허용 결정부(630)는 데이터 패킷 수신부(620)로 액세스 불허 신호(DISALLOW)를 제공할 수 있다. 데이터 패킷 수신부(620)는 액세스 불허 신호(DISALLOW)에 따라 트랜잭션 레이어 패킷(TLP)을 디스카드할 수 있다.
일 실시 예에서, 액세스 허용 결정부(630)는 타겟 시스템 이미지(210-2)로 CA 정보를 제공할 수 있다. 예를 들어, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP)에 응답하여 컴플리션(completion) 정보를 제공할 수 있다. 컴플리션 정보는 PCIe 펑션(900)의 현재 상태를 나타내는 정보를 포함할 수 있다. 예를 들어, 컴플리션 정보는 컴플리션 상태(Completion Status) 필드를 포함하는 컴플리션 헤더를 포함할 수 있다. 컴플리션 상태 필드는 SC(Successful Completion) 정보, UR(Unsupported Request) 정보, CRS(Configuration Request Retry Status), CA(Completer Abort) 정보 등을 포함할 수 있다. 예를 들어, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP)에 대한 액세스 불허 결정에 따라 타겟 시스템 이미지(210-2)로 CA 정보를 반환(return)할 수 있다.
도 11은 본 발명의 일 실시 예에 따른 액세스 허용 여부를 결정하는 예를 설명하기 위한 타이밍도다.
도 11에서, 상단 및 가운데에 도시된 화살표들은 시간의 흐름에 따라 시스템 이미지(210)가 트랜잭션 레이어 패킷을 전송하는 동작 및 PCIe 펑션(900)이 액세스 식별 정보를 제공하는 동작을 나타낸 것이다. 하단에 도시된 블록들은 시간의 흐름에 따른 액세스 허용 조건을 나타낸 것이다. 이때, 액세스 허용 조건은 타겟 식별 정보와의 비교에 이용되는 액세스 식별 정보를 의미할 수 있다. PCIe 펑션(900)은 시스템 이미지(210)에 할당된 것으로 가정한다. 시스템 이미지(210)는 도 2의 복수의 시스템 이미지(210-1~210-n) 중 어느 하나를 나타낼 수 있다. 한편, 도 11을 참조하여 설명된 동작은 PCIe 펑션(600)에도 동일하게 적용될 수 있다.
도 11을 참조하면, T0에서, 컴퓨팅 시스템(200)은 링크 초기화 및 트레이닝(Link Initialization and Training) 동작을 통해 정상적인 패킷 교환을 수행할 수 있는 상태일 수 있다. 이때, PCIe 펑션(900)이 시스템 이미지(210)로부터 트랜잭션 레이어 패킷을 수신하기 전이므로, 액세스 식별 정보 저장부(612)에는 액세스 식별 정보가 존재하지 않을 수 있다(NO ACCESS_ID).
또한, 시스템 이미지(210)가 PCIe 펑션(900)으로부터 액세스 식별 정보를 수신하기 전이므로, 처음 PCIe 펑션(900)으로 제공되는 트랜잭션 레이어 패킷(TLP)에는 액세스 식별 정보가 포함되지 않을 수 있다(NO ACCESS_ID).
T1에서, PCIe 펑션(900)은 시스템 이미지(210)로부터 액세스 식별 정보를 포함하지 않은 트랜잭션 레이어 패킷(TLP0)을 수신할 수 있다. 이때, 액세스 식별 정보 저장부(612)에는 액세스 식별 정보가 존재하지 않으므로, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP0)의 액세스를 허용할 수 있다.
T2에서, 액세스 식별 정보 생성부(611)는 제1 액세스 식별 정보(ACCESS_ID1)를 생성할 수 있다. 제1 액세스 식별 정보(ACCESS_ID1)는 액세스 식별 정보 저장부(612)에 저장될 수 있다. 또한, PCIe 펑션(900)은 시스템 이미지(210)로 제1 액세스 식별 정보(ACCESS_ID1)를 제공할 수 있다.
일 실시 예에서, 새로운 액세스 식별 정보 및 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보 중 하나와 타겟 식별 정보가 일치하는 경우, 액세스 허용 결정부(630)는 타겟 시스템 이미지(210)의 액세스를 허용할 수 있다. 또한, 새로운 액세스 식별 정보 및 이전 액세스 식별 정보와 타겟 식별 정보가 일치하지 않는 경우, 액세스 허용 결정부(630)는 타겟 시스템 이미지(210)로 CA 정보를 제공할 수 있다. 다시 말하면, 새로운 액세스 식별 정보으로 갱신되어 이전 액세스 식별 정보가 삭제되기 전까지, 액세스 허용 결정부(630)는 새로운 액세스 식별 정보 및 이전 액세스 식별 정보를 액세스 허용 조건으로 이용할 수 있다. 이전 액세스 식별 정보는 새로운 액세스 식별 정보를 포함하는 트랜잭션 레이어 패킷을 수신하는 시점에 액세스 식별 정보 저장부(612)에서 삭제될 수 있다.
예를 들어, T2에서부터 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷(TLP1)을 수신하는 시점(T3)까지, 액세스 허용 결정부(630)는 액세스 식별 정보가 존재하지 않는 트랜잭션 레이어 패킷 또는 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷의 액세스를 허용할 수 있다.
T3에서, PCIe 펑션(900)은 시스템 이미지(210)로부터 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷(TLP1)을 수신할 수 있다. 이때, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP1)의 액세스를 허용할 수 있다. 또한, 액세스 허용 결정부(630)는 액세스 식별 정보를 포함하지 않는 트랜잭션 레이어 패킷을 액세스 허용 조건에서 제거할 수 있다.
T3에서부터 제2 액세스 식별 정보(ACCESS_ID2)를 생성하는 시점(T4)까지, 액세스 허용 결정부(630)는 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷의 액세스를 허용할 수 있다.
T4에서, 액세스 식별 정보 생성부(611)는 제2 액세스 식별 정보(ACCESS_ID2)를 생성할 수 있다. T4는 T2로부터 기 설정된 기간이 지난 시점일 수 있다. 제2 액세스 식별 정보(ACCESS_ID2)는 액세스 식별 정보 저장부(612)에 저장될 수 있다. 이때, 액세스 식별 정보 저장부(612)는 제1 액세스 식별 정보(ACCESS_ID1)와 제2 액세스 식별 정보(ACCESS_ID2)를 함께 저장할 수 있다. 또한, PCIe 펑션(900)은 시스템 이미지(210)로 제2 액세스 식별 정보(ACCESS_ID2)를 제공할 수 있다.
T4에서부터 제2 액세스 식별 정보(ACCESS_ID2)를 포함하는 트랜잭션 레이어 패킷(TLP3)을 수신하는 시점(T6)까지, 액세스 허용 결정부(630)는 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷 또는 제2 액세스 식별 정보(ACCESS_ID2)를 포함하는 트랜잭션 레이어 패킷의 액세스를 허용할 수 있다.
T5에서, PCIe 펑션(900)은 시스템 이미지(210)로부터 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷(TLP2)을 수신할 수 있다. 이때, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP2)의 액세스를 허용할 수 있다. 이 경우, PCIe 펑션(900)은 새로운 액세스 식별 정보인 제2 액세스 식별 정보(ACCESS_ID2)가 아닌 이전 액세스 식별 정보인 제1 액세스 식별 정보(ACCESS_ID1)를 수신하였으므로, 제1 액세스 식별 정보(ACCESS_ID1)는 액세스 식별 정보 저장부(612)에 그대로 존재할 수 있다.
T6에서, PCIe 펑션(900)은 시스템 이미지(210)로부터 제2 액세스 식별 정보(ACCESS_ID2)를 포함하는 트랜잭션 레이어 패킷(TLP3)을 수신할 수 있다. 이때, 액세스 허용 결정부(630)는 트랜잭션 레이어 패킷(TLP3)의 액세스를 허용할 수 있다. 액세스 식별 정보 저장부(612)는 제1 액세스 식별 정보(ACCESS_ID1)를 제거할 수 있다. 또한, 액세스 허용 결정부(630)는 제1 액세스 식별 정보(ACCESS_ID1)를 포함하는 트랜잭션 레이어 패킷을 액세스 허용 조건에서 제거할 수 있다.
일 실시 예에서, 액세스 식별 정보 저장부(612)에서 이전 액세스 식별 정보가 제거된 경우, 액세스 허용 결정부(630)는 새로운 액세스 식별 정보와 타겟 식별 정보를 비교한 결과를 기초로 타겟 시스템 이미지(210)의 액세스를 허용할지 여부를 결정할 수 있다. 예를 들어, 새로운 액세스 식별 정보와 타겟 식별 정보가 일치하는 경우, 액세스 허용 결정부(630)는 타겟 시스템 이미지(210)의 액세스를 허용할 수 있다. 또한, 새로운 액세스 식별 정보와 타겟 식별 정보가 일치하지 않는 경우, 액세스 허용 결정부(630)는 타겟 시스템 이미지(210)로 CA 정보를 제공할 수 있다.
예를 들어, T6에서부터 제3 액세스 식별 정보(ACCESS_ID3)를 생성하는 시점(T7)까지, 액세스 허용 결정부(630)는 제2 액세스 식별 정보(ACCESS_ID2)를 포함하는 트랜잭션 레이어 패킷의 액세스를 허용할 수 있다.
T7에서, 액세스 식별 정보 생성부(611)는 제3 액세스 식별 정보(ACCESS_ID3)를 생성할 수 있다. T7은 T4로부터 기 설정된 기간이 지난 시점일 수 있다. 제3 액세스 식별 정보(ACCESS_ID3)는 액세스 식별 정보 저장부(612)에 저장될 수 있다. 이때, 액세스 식별 정보 저장부(612)는 제2 액세스 식별 정보(ACCESS_ID2)와 제3 액세스 식별 정보(ACCESS_ID3)를 함께 저장할 수 있다. 또한, PCIe 펑션(900)은 시스템 이미지(210)로 제3 액세스 식별 정보(ACCESS_ID3)를 제공할 수 있다.
T7에서부터 제3 액세스 식별 정보(ACCESS_ID3)를 포함하는 트랜잭션 레이어 패킷을 수신하는 시점까지, 액세스 허용 결정부(630)는 제2 액세스 식별 정보(ACCESS_ID2)를 포함하는 트랜잭션 레이어 패킷 또는 제3 액세스 식별 정보(ACCESS_ID3)를 포함하는 트랜잭션 레이어 패킷의 액세스를 허용할 수 있다.
도 12는 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 다른 예를 설명하기 위한 도면이다.
도 12는 시스템 이미지들(210-1~210-n)에 의해 액세스 식별 정보(ACCESS_ID)가 생성되는 예를 설명하기 위한 도면이다. 도 12에서, PCIe 펑션(600)은 시스템 이미지(210-i)에 할당된 것으로 가정한다. 또한, 도 12에서, 액세스 식별 정보 제어부(610)는 액세스 식별 정보 생성부(611)를 포함하지 않을 수 있다.
또한, 도 12에 도시된 호스트(1000a), 복수의 시스템 이미지들(210-1~210-n), 루크 콤플렉스(230), 데이터 패킷 수신부(620) 및 액세스 허용 결정부(630)는 도 6 또는 도 8에 도시된 구성과 동일하므로 중복되는 설명은 생략하도록 한다.
도 12를 참조하면, 호스트(1000a)는 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 예를 들어, 시스템 이미지(210-i)는 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 시스템 이미지(210-i)는 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다. 시스템 이미지(210-i)는 PCIe 펑션(600)으로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 한편, 도 8을 참조하여 설명된 난수에 기초한 액세스 식별 정보 생성 동작, 액세스 식별 정보 재생성 동작, 기 설정된 주기에 따른 액세스 식별 정보 갱신 등과 같은 액세스 식별 정보 생성부(611)의 액세스 식별 정보 생성 동작은 시스템 이미지(210-i)에도 동일하게 적용될 수 있다.
일 실시 예에서, 시스템 이미지(210-i)는 벤더 디파인 메시지, 벤더 스페시픽 케이퍼빌리티, 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP over SMbus 및 MCTP over PCIe 중 하나를 이용하여 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
한편, 액세스 식별 정보 저장부(612)는 시스템 이미지(210-i)로부터 제공된 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다. 액세스 허용 결정부(630)는 액세스 식별 정보 제공부(613)로부터 전달받은 액세스 식별 정보(ACCESS_ID)를 기초로 액세스 허용 여부를 결정할 수 있다.
액세스 식별 정보(ACCESS_ID)가 시스템 이미지(210-i)에 의해 생성되므로, 시스템 이미지(210-i)는 이전 액세스 식별 정보를 제공할 필요가 없다. 따라서, 시스템 이미지(210-i)에 의해 기 설정된 주기마다 액세스 식별 정보(ACCESS_ID) 갱신 시, 액세스 허용 결정부(630)는 새로운 액세스 식별 정조를 기초로 액세스 허용 여부를 결정할 수 있다.
도 13은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 또 다른 예를 설명하기 위한 도면이다.
도 13은 버추얼라이제이션 인터미디어리(220)에 의해 액세스 식별 정보(ACCESS_ID)가 생성되는 예를 설명하기 위한 도면이다. 도 13에서, PCIe 펑션(600)은 시스템 이미지(210-i)에 할당된 것으로 가정한다. 또한, 도 13에서, 액세스 식별 정보 제어부(610)는 액세스 식별 정보 생성부(611)를 포함하지 않을 수 있다.
또한, 도 13에 도시된 호스트(1000a), 복수의 시스템 이미지들(210-1~210-n), 루크 콤플렉스(230), 데이터 패킷 수신부(620) 및 액세스 허용 결정부(630)는 도 6 또는 도 8에 도시된 구성과 동일하므로 중복되는 설명은 생략하도록 한다.
도 13을 참조하면, 호스트(1000a)는 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 예를 들어, 버추얼라이제이션 인터미디어리(220)는 액세스 식별 정보(ACCESS_ID)를 생성할 수 있다. 버추얼라이제이션 인터미디어리(220)는 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다. 버추얼라이제이션 인터미디어리(220)는 시스템 이미지(210-i) 및 PCIe 펑션(600)으로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다. 한편, 도 8을 참조하여 설명된 난수에 기초한 액세스 식별 정보 생성 동작, 액세스 식별 정보 재생성 동작, 기 설정된 주기에 따른 액세스 식별 정보 갱신 등과 같은 액세스 식별 정보 생성부(611)의 액세스 식별 정보 생성 동작은 버추얼라이제이션 인터미디어리(220)에도 동일하게 적용될 수 있다.
일 실시 예에서, 버추얼라이제이션 인터미디어리(220)는 벤더 디파인 메시지, 벤더 스페시픽 케이퍼빌리티, 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP over SMbus 및 MCTP over PCIe 중 하나를 이용하여 PCIe 펑션(600)으로 액세스 식별 정보(ACCESS_ID)를 제공할 수 있다.
한편, 액세스 식별 정보 저장부(612)는 버추얼라이제이션 인터미디어리(220)로부터 제공된 액세스 식별 정보(ACCESS_ID)를 저장할 수 있다. 액세스 허용 결정부(630)는 액세스 식별 정보 제공부(613)로부터 전달받은 액세스 식별 정보(ACCESS_ID)를 기초로 액세스 허용 여부를 결정할 수 있다.
액세스 식별 정보(ACCESS_ID)가 버추얼라이제이션 인터미디어리(220)에 의해 생성되므로, 시스템 이미지(210-i)는 새로운 액세스 식별 정보로 갱신하는 시간이 있을 수 있다. 따라서, 도 11을 참조하여 설명된 액세스 허용 여부를 결정하는 동작은 액세스 허용 결정부(630)에도 동일하게 적용될 수 있다.
도 14는 본 발명의 일 실시 예에 따른 PCIe 펑션의 동작 방법을 나타내는 순서도이다.
도 14는 예를 들어, 도 6 및 도 8의 PCIe 펑션(600) 또는 도 9 및 도 10의 PCIe 펑션(900)에 의해 수행될 수 있다. 따라서, 이하에서 설명되는 PCIe 펑션(600)의 동작 방법은 PCIe 펑션(900)에도 동일하게 적용될 수 있다.
도 14를 참조하면, 단계 S1401에서, PCIe 펑션(600)은 액세스 식별 정보를 생성할 수 있다.
단계 S1403에서, PCIe 펑션(600)은 할당된 시스템 이미지로 액세스 식별 정보를 제공할 수 있다.
이때, PCIe 펑션(600)은 벤더 디파인 메시지, 벤더 스페시픽 케이퍼빌리티, 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP over SMbus 및 MCTP over PCIe 중 하나를 이용하여 액세스 식별 정보를 제공할 수 있다.
단계 S1405에서, PCIe 펑션(600)은 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신할 수 있다.
이때, 타겟 식별 정보는 데이터 패킷의 프리픽스 영역에 포함될 수 있다.
단계 S1407에서, PCIe 펑션(600)은 액세스 식별 정보 및 타겟 식별 정보를 기초로 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정할 수 있다.
이때, 액세스 식별 정보와 타겟 식별 정보가 일치하는 경우, PCIe 펑션(600)은 타겟 시스템 이미지의 액세스를 허용할 수 있다. 또한, 액세스 식별 정보와 타겟 식별 정보가 일치하지 않는 경우, PCIe 펑션(600)은 타겟 시스템 이미지로 CA 정보를 제공할 수 있다.
도 15는 본 발명의 일 실시 예에 따른 액세스 식별 정보를 생성하는 방법을 나타내는 순서도이다.
일 실시 예에서, 도 15는 도 14의 단계 S1401 및 S1403을 자세하게 설명하는 도면일 수 있다.
도 15는 예를 들어, 도 6 및 도 8의 PCIe 펑션(600) 또는 도 9 및 도 10의 PCIe 펑션(900)에 의해 수행될 수 있다. 따라서, 이하에서 설명되는 PCIe 펑션(600)의 동작 방법은 PCIe 펑션(900)에도 동일하게 적용될 수 있다.
도 15를 참조하면, 단계 S1501에서, PCIe 펑션(600)은 난수 생성 기법에 따라 난수를 생성할 수 있다.
이때, PCIe 펑션(600)은 다른 PCIe 펑션에서 이용되는 시드와 상이한 시드를 기초로 난수를 생성할 수 있다.
단계 S1503에서, PCIe 펑션(600)은 난수를 기초로 액세스 식별 정보를 생성할 수 있다.
단계 S1505에서, PCIe 펑션(600)은 다른 PCIe 펑션으로부터 다른 PCIe 펑션의 액세스 식별 정보를 수신할 수 있다.
단계 S1507에서, PCIe 펑션(600)은 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보가 동일한지 여부를 판단할 수 있다.
단계 S1507에서의 판단 결과에 따라, 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보가 동일한 경우, PCIe 펑션(600)은 단계 S1501, S1503, S1505를 반복할 수 있다.
단계 S1507에서의 판단 결과에 따라, 다른 PCIe 펑션의 액세스 식별 정보와 생성된 액세스 식별 정보가 동일하지 않는 경우, 단계 S1509에서, PCIe 펑션(600)은 생성된 액세스 식별 정보를 시스템 이미지로 제공할 수 있다.
도 16은 본 발명의 일 실시 예에 따른 액세스 식별 정보를 관리하는 방법을 나타내는 도면이다.
일 실시 예에서, 도 16은 도 14의 단계 S1401 및 S1403을 자세하게 설명하는 도면일 수 있다.
도 16은 예를 들어, 도 6 및 도 8의 PCIe 펑션(600) 또는 도 9 및 도 10의 PCIe 펑션(900)에 의해 수행될 수 있다. 따라서, 이하에서 설명되는 PCIe 펑션(600)의 동작 방법은 PCIe 펑션(900)에도 동일하게 적용될 수 있다.
도 16을 참조하면, 단계 S1601에서, PCIe 펑션(600)은 난수 생성 기법에 따라 난수를 생성할 수 있다.
단계 S1603에서, PCIe 펑션(600)은 난수를 기초로 액세스 식별 정보를 생성할 수 있다.
단계 S1605에서, PCIe 펑션(600)은 생성된 액세스 식별 정보를 시스템 이미지로 제공할 수 있다.
단계 S1607에서, PCIe 펑션(600)은 액세스 식별 정보를 생성한 시점으로부터 기 설정된 기간이 지났는지 여부를 판단할 수 있다.
단계 S1607에서의 판단 결과에 따라 기 설정된 기간이 지나지 않은 경우, PCIe 펑션(600)은 계속해서 기 설정된 기간의 도과 여부를 체크할 수 있다.
단계 S1607에서의 판단 결과에 따라 기 설정된 기간이 지난 경우, 단계 S1609에서, PCIe 펑션(600)은 새로운 액세스 식별 정보를 생성할 수 있다.
단계 S1611에서, PCIe 펑션(600)은 새로운 액세스 식별 정보를 시스템 이미지로 제공할 수 있다.
단계 S1613에서, PCIe 펑션(600)은 새로운 액세스 식별 정보를 수신하였는지 여부를 판단할 수 있다. 예를 들어, PCIe 펑션(600)은 새로운 액세스 식별 정보를 포함하는 데이터 패킷을 수신하였는지 여부를 판단할 수 있다.
단계 S1613에서의 판단 결과에 따라 새로운 액세스 식별 정보를 수신하지 않은 경우, PCIe 펑션(600)은 계속해서 새로운 액세스 식별 정보의 수신 여부를 체크할 수 있다.
단계 S1613에서의 판단 결과에 따라 새로운 액세스 식별 정보를 수신한 경우, 단계 S1615에서, PCIe 펑션(600)은 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보를 제거할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 액세스 허용 여부를 결정하는 방법을 나타내는 도면이다.
일 실시 예에서, 도 17은 도 14의 단계 S1407을 자세하게 설명하는 도면일 수 있다.
도 17은 예를 들어, 도 6 및 도 8의 PCIe 펑션(600) 또는 도 9 및 도 10의 PCIe 펑션(900)에 의해 수행될 수 있다. 따라서, 이하에서 설명되는 PCIe 펑션(600)의 동작 방법은 PCIe 펑션(900)에도 동일하게 적용될 수 있다.
도 17을 참조하면, 단계 S1701에서, PCIe 펑션(600)은 액세스 식별 정보와 타겟 식별 정보가 일치하는지 여부를 판단할 수 있다.
단계 S1701에서의 판단 결과에 따라, 액세스 식별 정보와 타겟 식별 정보가 일치하는 경우, 단계 S1703에서, PCIe 펑션(600)은 시스템 이미지의 액세스를 허용할 수 있다.
단계 S1701에서의 판단 결과에 따라, 액세스 식별 정보와 타겟 식별 정보가 일치하지 않은 경우, 단계 S1705에서, PCIe 펑션(600)은 시스템 이미지로 CA 정보를 제공할 수 있다.
100: 컴퓨팅 시스템
1000: 호스트
1100: 프로세서
1200: 메모리
1300: I/O 매니저
1400: 버스
2000: PCIe 디바이스

Claims (20)

  1. 복수의 시스템 이미지들 중 하나에 할당된 PCIe 펑션(Peripheral Component Interconnect Express function)에 있어서,
    상기 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하고, 상기 PCIe 펑션이 할당된 할당 시스템 이미지로 상기 액세스 식별 정보를 제공하는 액세스 식별 정보 제어부;
    상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하는 데이터 패킷 수신부; 및
    상기 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 액세스 허용 결정부;를 포함하는 PCIe 펑션.
  2. 제1 항에 있어서, 상기 PCIe 펑션은,
    물리 펑션(Physical Function), 가상 펑션(Virtual Function) 및 베이스 펑션(Base Function) 중 하나인 PCIe 펑션.
  3. 제1 항에 있어서, 상기 타겟 식별 정보는,
    상기 데이터 패킷의 프리픽스(prefix) 영역에 포함된 PCIe 펑션.
  4. 제1 항에 있어서, 상기 액세스 허용 결정부는,
    상기 액세스 식별 정보와 상기 타겟 식별 정보가 일치하는 경우, 상기 타겟 시스템 이미지의 액세스를 허용하고,
    상기 액세스 식별 정보와 상기 타겟 식별 정보가 일치하지 않는 경우, 상기 타겟 시스템 이미지로 CA(Completer Abort) 정보를 제공하는 PCIe 펑션.
  5. 제1 항에 있어서, 상기 액세스 식별 정보 제어부는,
    난수 생성 기법에 따라 난수를 생성하고, 상기 난수를 기초로 상기 액세스 식별 정보를 생성하는 액세스 식별 정보 생성부;
    상기 액세스 식별 정보를 저장하는 액세스 식별 정보 저장부; 및
    상기 할당 시스템 이미지로 상기 액세스 식별 정보를 제공하는 액세스 식별 정보 제공부;를 포함하는 PCIe 펑션.
  6. 제5 항에 있어서, 상기 액세스 식별 정보 생성부는,
    다른 PCIe 펑션에서 이용되는 시드와 상이한 시드를 기초로 상기 난수를 생성하는 PCIe 펑션.
  7. 제5 항에 있어서, 상기 액세스 식별 정보 생성부는,
    다른 PCIe 펑션으로부터 상기 다른 PCIe 펑션의 액세스 식별 정보를 수신하고, 상기 다른 PCIe 펑션의 액세스 식별 정보와 상기 액세스 식별 정보 생성부에 의해 생성된 액세스 식별 정보가 동일한 경우, 상기 PCIe 펑션의 액세스 식별 정보를 재생성하는 PCIe 펑션.
  8. 제5 항에 있어서, 상기 액세스 식별 정보 생성부는,
    기 설정된 주기마다 새로운 액세스 식별 정보를 생성하고,
    상기 액세스 식별 정보 저장부는,
    상기 새로운 액세스 식별 정보를 저장하고,
    상기 액세스 식별 정보 제공부는,
    상기 할당 시스템 이미지로 상기 새로운 액세스 식별 정보를 제공하는 PCIe 펑션.
  9. 제8 항에 있어서, 상기 액세스 허용 결정부는,
    상기 새로운 액세스 식별 정보 및 상기 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보 중 하나와 상기 타겟 식별 정보가 일치하는 경우, 상기 타겟 시스템 이미지의 액세스를 허용하고,
    상기 새로운 액세스 식별 정보 및 상기 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보와 상기 타겟 식별 정보가 일치하지 않는 경우, 상기 타겟 시스템 이미지로 CA 정보를 제공하는 PCIe 펑션.
  10. 제8 항에 있어서, 상기 액세스 식별 정보 저장부는,
    상기 데이터 패킷 수신부를 통해 상기 할당 시스템 이미지로부터 상기 새로운 액세스 식별 정보를 포함하는 데이터 패킷을 수신하는 경우, 상기 새로운 액세스 식별 정보가 생성되기 전에 생성된 이전 액세스 식별 정보를 제거하는 PCIe 펑션.
  11. 제10 항에 있어서, 상기 액세스 허용 결정부는,
    상기 새로운 액세스 식별 정보와 상기 타겟 식별 정보가 일치하는 경우, 상기 타겟 시스템 이미지의 액세스를 허용하고,
    상기 새로운 액세스 식별 정보와 상기 타겟 식별 정보가 일치하지 않는 경우, 상기 타겟 시스템 이미지로 CA 정보를 제공하는 PCIe 펑션.
  12. 제5 항에 있어서, 상기 액세스 식별 정보 제공부는,
    벤더 디파인 메시지(vendor defined message), 벤더 스페시픽 케이퍼빌리티(vendor specific capability), 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP(Management Component Transport Protocol) over SMbus(System Manager bus) 및 MCTP over PCIe 중 하나를 이용하여 상기 액세스 식별 정보를 제공하는 PCIe 펑션.
  13. 복수의 시스템 이미지들을 포함하고, 상기 복수의 시스템 이미지들 중 대응하는 시스템 이미지에 할당된 PCIe 펑션(Peripheral Component Interconnect Express function)에 대한 액세스를 허용하는 액세스 식별 정보를 생성하고, 상기 할당된 PCIe 펑션으로 상기 액세스 식별 정보를 제공하는 호스트; 및
    각각 상기 호스트로부터 제공된 상기 액세스 식별 정보를 저장하고, 상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하고, 상기 저장된 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 복수의 PCIe 펑션들;을 포함하는 컴퓨팅 시스템.
  14. 제13 항에 있어서, 상기 대응하는 시스템 이미지는,
    상기 액세스 식별 정보를 저장하고, 상기 액세스 식별 정보를 포함하는 데이터 패킷을 생성하고, 상기 생성된 데이터 패킷을 상기 할당된 PCIe 펑션에 제공하여 상기 할당된 PCIe 펑션에 액세스하는 컴퓨팅 시스템.
  15. 제14 항에 있어서, 상기 액세스 식별 정보는,
    상기 생성된 데이터 패킷의 프리픽스(prefix) 영역에 포함된 컴퓨팅 시스템.
  16. 제13 항에 있어서, 상기 호스트는,
    상기 복수의 시스템 이미지들을 관리하는 버추얼라이제이션 인터미디어리(Virtualization Intermediary)를 더 포함하는 컴퓨팅 시스템.
  17. 제16 항에 있어서, 상기 액세스 식별 정보는,
    상기 대응하는 시스템 이미지 및 상기 버추얼라이제이션 인터미디어리 중 하나에 의해 생성되는 컴퓨팅 시스템.
  18. 제13 항에 있어서, 상기 호스트는,
    벤더 디파인 메시지(vendor defined message), 벤더 스페시픽 케이퍼빌리티(vendor specific capability), 사용자에 의해 정의된 새로운 PCIe 케이퍼빌리티, MCTP(Management Component Transport Protocol) over SMbus(System Manager bus) 및 MCTP over PCIe 중 하나를 이용하여 상기 액세스 식별 정보를 제공하는 컴퓨팅 시스템.
  19. 복수의 시스템 이미지들 중 하나에 할당된 PCIe 펑션(Peripheral Component Interconnect Express function)의 동작 방법에 있어서,
    상기 PCIe 펑션에 대한 액세스를 허용하는 액세스 식별 정보를 생성하는 단계;
    상기 PCIe 펑션이 할당된 할당 시스템 이미지로 상기 액세스 식별 정보를 제공하는 단계;
    상기 복수의 시스템 이미지들 중 타겟 시스템 이미지로부터 상기 타겟 시스템 이미지를 나타내는 타겟 식별 정보를 포함하는 데이터 패킷을 수신하는 단계; 및
    상기 액세스 식별 정보 및 상기 타겟 식별 정보를 기초로 상기 타겟 시스템 이미지의 액세스를 허용할지 여부를 결정하는 단계;를 포함하는 PCIe 펑션의 동작 방법.
  20. 제19 항에 있어서, 상기 타겟 식별 정보는,
    상기 데이터 패킷의 프리픽스(prefix) 영역에 포함된 PCIe 펑션의 동작 방법.
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