KR102563890B1 - SiC 반도체의 깊은 준위 결함 제거 방법 - Google Patents

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Abstract

본 발명은 낮은 깊은 준위 결함 밀도의 에피택셜층을 갖는 반도체 소자의 제조 방법에 관한 것이다. 본 발명은 제1 도전형의 SiC 단결정 기판을 제공하는 단계; 상기 기판 상에 제1 도펀트 농도를 갖는 제1 도전형의 에피택셜층을 형성하는 단계; 및 상기 에피택셜층 내의 최소한 일부에 제1 도펀트 농도보다 높은 제2 도펀트 농도의 제2 도펀트를 제1 깊이로 이온주입하는 단계;를 포함하는 SiC 반도체 소자의 제조 방법을 제공한다. 본 발명에 따르면, 깊은 준위 결함 밀도를 감소시켜 고전류 밀도와 높은 신뢰성을 갖는 SiC 반도체 소자를 제공할 수 있게 된다.

Description

SiC 반도체의 깊은 준위 결함 제거 방법{Annihilation of Deep-level Defects in SiC Semiconductor}
본 발명은 SiC 반도체 소자의 제조 방법에 관한 것으로 보다 상세하게는 낮은 깊은 준위 결함 밀도의 에피택셜층을 갖는 반도체 소자의 제조 방법에 관한 것이다.
SiC 소재는 기존 Si 및 GaAs기반 반도체의 성능 한계를 추월할 수 있는 소재로서, 기존 소재에 비해 넓은 밴드갭, 높은 파괴전압, 높은 열전도도 등의 우수한 물성을 지니고 있다. SiC는 가벼우면서도 우수한 기계적 성질, 열적 안정성, 내산화성 및 부식저항성 등을 가지고 있으며, Si에 비해 ~10배 높은 전계강도(~2.3Х106 V/cm)와 2~3배 높은 열전도율(3-4 W/cmK at 300K)을 가지고 있으며, Si을 이용한 소자는 도핑된 상태에서 다수 캐리어의 온도의존성 밴드갭 (1.12 eV)에 의한 제한 동작온도가 150~200℃ 이하로 한정되지만, SiC를 이용하면 600~700℃이상의 고온 환경 하에서도 동작 가능한 소자를 실현 할 수 있으며 고주파, 고전압용 재료로서 매우 중요한 소이다.
또한, SiC를 이용한 전력소자는 구조 측면에서 기판을 통과하는 수직적인 소자 구조를 구현하는 것이 가능한 장점을 가지는데, 이를 위해서는 에피택셜층의 결정 성장이 필수적이다. 그러나 에피택셜층을 성장하거나 에피택셜층에 이온주입하는 과정에서 고유 점결함(intrinsic point defect), 스레딩 전위(threading dislocation), 점 결함 클러스터(point defect cluster)등과 같은 여러 결함들이 생성되는데, 이들 결함이 반도체 에너지 밴드 내에서 캐리어 트랩(carrier trap)이나 재결합 중심(recombination center)으로 작용하여 소자 효율 및 수율을 감소시킬 수 있다. 또한, 전술한 결함들은 산란(scattering)에 의하여 캐리어의 이동도(mobility)를 감소시켜 소자 성능 저하의 원인이 된다.
차세대 전력반도체로서 SiC에 기반한 산업용 고밀도 소자 기술이 매우 중요하지만, 소재, 물성, 소자, 신뢰성 연계 연구가 필수적이다. SiC 소자의 고효율화를 위하여 이동도를 향상시키고 깊은 준위 결함의 분석을 통하여 에피택셜층, 웨이퍼 및 이온주입 구조의 결함 분석과 고전류밀도 SiC 소자 구현 및 신뢰성 확보가 요구된다.
(선행문헌 1) D.V. Lang et al., J. Appl. Phys., 45, 7 (1974)
상기 기술적 과제를 달성하기 위하여 본 발명은 X1, Z1/2, EH6/7과 같은 깊은 준위 결함 밀도를 감소시킬 수 있는 SiC 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
또한 본 발명은 고전류 밀도를 가지면서 신뢰성 있는 SiC 반도체 소자의 제조방법을 제공하는 것을 목적으로 한다.
상기 기술적 과제를 달성하기 위하여 본 발명은, 제1 도전형의 SiC 단결정 기판을 제공하는 단계; 상기 기판 상에 제1 도펀트 농도를 갖는 제1 도전형의 에피택셜층을 형성하는 단계; 및 상기 에피택셜층 내의 최소한 일부에 제1 도펀트 농도보다 높은 제2 도펀트 농도의 제2 도펀트를 제1 이온주입깊이로 이온주입하는 단계;를 포함하는 SiC 반도체 소자의 제조 방법을 제공한다.
본 발명에서 상기 제1 도펀트는 질소이고, 제1 도펀트 농도는 105~1015/cm3인 것이 바람직하다. 또한, 상기 제2 도펀트는 질소이고 제2 도펀트 농도는 1016~1018/cm3인 것이 바람직하다.
본 발명에서 상기 반도체 소자는 쇼트키 배리어 다이오드이고, 상기 이온주입 단계 이후에, 상기 에피택셜층 상에 쇼트키 컨택트를 형성하는 단계; 및 상기 반도체 기판의 배면에 오믹 컨택트를 형성하는 단계를 포함할 수 있다.
또한 본 발명에서 상기 반도체 소자는 핀 다이오드, MOSFET, JFET, BJT, Thyristor 또는 IGBT일 수 있다.
상기 제1 이온주입깊이는 상기 에피택셜층의 두께보다 작은 것이 바람직하다.
본 발명에 따르면, 깊은 준위 결함 밀도를 감소시켜 고전류 밀도와 높은 신뢰성을 갖는 SiC 반도체 소자를 제공할 수 있게 된다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 도시한 절차도이다.
도 2는 본 발명의 방법의 적용 가능한 SiC 반도체 소자를 예시적으로 도시한 도면이다.
도 3은 도 1과 관련하여 설명한 절차에 따라 제조된 SiC 소자의 결함 밀도를 측정하기 위한 시스템의 구성을 모식적으로 도시한 도면이다.
도 4는 본 발명의 일실시예에 따라 제조된 SBB 샘플의 단면 구조를 모식적으로 도시한 도면이다.
도 5는 DLTS 분석 이전 SBD 샘플들의 Capacitance-voltage 측정 결과를 나타낸 그래프이다.
도 6은 본 발명의 일실시예에 따라 제조된 SBD 샘플들의 Depth Profile 분석 결과를 나타낸 그래프이다.
도 7은 본 발명의 일실시예에 따라 제조된 SBD 샘플들의 저온 범위의 DLTS 분석 결과를 나타낸 그래프이다.
도 8은 본 발명의 일실시예에 따라 제조된 SBD 샘플들의 Trap density/position 및 Capture cross section를 나타낸 그림이다.
도 9는 본 발명의 일실시예에 따라 제조된 SBD 샘플들의 이온주입 도펀트 별 얕은 준위 결함(X1, EC-0.16 eV)의 DLTS 분석 결과를 나타내는 그래프이다.
도 10은 본 발명의 일실시예에 따라 제조된 SBD 샘플들의 고온 범위(300-700 K)에서의 DLTS 분석 결과를 나타낸 그래프이다.
도 11의 (a)는 SBD 샘플별 표면 거칠기 측정 결과를 나타낸 그래프이고, (b)는 샘플별 트랩 농도(trap conscentration)을 나타낸 그래프이다.
이하 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.
도 1은 본 발명의 실시예에 따른 반도체 소자의 제조 방법을 개략적으로 도시한 절차도이다.
도 1을 참조하면, 제1 도전형 예컨대 n형의 고농도 도핑된(n+) 도핑된 SiC 단결정 기판이 제공되고(S100), 상기 SiC 단결정 기판 상에 n 에피택셜층이 형성된다(S110). 본 발명에서 상기 SiC 단결정 기판의 도핑 농도는 예컨대 ~1018/cm3급이고, 상기 에피택셜층의 도핑 농도는 예컨대 약 5*1015/cm3일 수 있다. 본 발명에서 상기 n 에피택셜층의 도펀트로는 바람직하게는 질소가 사용될 수 있다. 물론, 질소를 대신하여 인(P)이 도펀트로 사용될 수도 있다.
이어서, 상기 에피택셜층 내의 최소한 일부 영역에 동일 도전형의 도펀트가 이온주입된다(S120). 이 때 상기 영역에 이온주입되는 도펀트의 농도는 상기 단계 110에서 에피택셜층에 도핑된 도펀트 농도보다 크다. 본 발명의 실시예에 따르면, 상기 제2 도펀트 농도는 1016/cm3, 더 바람직하게는 1017/cm3 이상이다. 본 발명에서 상기 제2 도펀트 농도의 상한선은 특별한 제한이 없으나, 예컨대 에피택셜층의 점결함 밀도와 같거나 이보다 높은 값일 수 있다. 본 발명에서 이온주입 깊이는 상기 에피택셜층의 두께와 같거나 이보다 작을 수 있다. 본 발명의 일실시예에 따르면, 이온주입층의 두께는 에피택셜층의 두께보다 작으며, 예컨대 이온주입 깊이는 1 μm 이내 일 수 있다. 이와 같이 에피택셜층의 일부 영역에 이온주입하는 경우에도 결함 감소 효과는 얻어진다.
이어서, 이온주입 된 기판을 어닐링한다(S130). 어닐링은 예컨대 1600~1800℃의 Ar 분위기에서 0.5~3시간 동안 수행하는 것이 바람직하다. 도 2는 본 발명의 방법의 적용 가능한 SiC 반도체 소자를 예시적으로 도시한 도면이다. 도시된 바와 같이, 쇼트키 배리어 다이오드, 핀 다이오드, MOSFET, JFET, BJT, Thyristor 또는 IGBT와 같은 수직 구조 소자의 드리프트층의 형성에 본 발명의 방법이 적용될 수 있다.
도 3은 도 1과 관련하여 설명한 절차에 따라 제조된 SiC 소자의 결함 밀도를 측정하기 위한 시스템의 구성을 모식적으로 도시한 도면이다.
DLTS(Deep Level Transient Spectroscopy)는 전압 변이에 따른 캐패시턴스 변화량에 기반한 분석 기술로서 1974년 D.V. Lang이 고안한 기술이다. 이 기술은 깊은 준위(Deep level) 영역의 불순물 및 결함을 효과적으로 분석할 수 있다. 도 3에 도시된 바와 같이 분석 장비는 2개의 온도 및 Capacitance 주입/측정 장비와 DLTS 신호의 잡음, 교란 및 간섭을 제어해주는 록인 증폭기(Lock-in amplifier), 그리고 분석 프로그램인 랩뷰(Labview)로 구성되어 있다. 온도 주입 범위는 15-700 K이며 냉각 방법으로는 액체 질소를 Cryostat에 주입하는 방법을 사용하며, 결함 분석 및 신뢰성 효율을 증대하기 위하여 DLTS 장비는 온도 별 총 4가지 장비로 구성되어 있다.
<실시예>
기판 도핑 농도가 1Х1018/cm3이고, 에피택셜층 두께 및 도핑농도는 10 μm와 2Х1015 cm3인 SiC 기판의 에피택셜층에 5.8Х1017 cm3 및 2.3Х1016 cm3의 농도로 이온 주입하였다. 이온주입 및 후 어닐링 조건은 다음과 같다.
- 이온주입 에너지(Ion Implant Energy): 20, 60, 120 keV
- 이온주입깊이(Implant Depth): ~0.2 μm
- 어닐링: 1,700 ℃, 1 hours
이온주입 후 SiC 기판의 배면에 오믹 금속으로 500Å 두께의 Ni 금속층을 전자빔증발기(e-beam evaporator)를 이용하여 증착하고 1000℃에서 2분간 어닐링 하였다. 이어서, 열산화막 패턴을 형성한 후 전자빔증발기로 쇼트키 금속 및 패드 금속으로 1000Å 두께의 Ni층을 증착하였다. 비교를 위하여 이온주입을 거치지 않은 샘플을 함께 제작하였다. 도 4는 제조된 SBB 샘플의 단면 구조를 모식적으로 도시한 도면이다. 여기서, 이온주입을 거치지 않은 SBD 샘플은 T1, 5.8Х1017 cm3의 농도로 이온주입된 SBD 샘플은 T2, 2.3Х1016 cm3의 농도로 이온주입된 SBD 샘플은 T3로 도시하였다.
제조된 SBD 샘플로 도 3에 도시된 장비를 사용하여 DLTS 분석을 수행하였다.
도 5는 DLTS 분석 이전 SBD 샘플들의 Capacitance-voltage 측정 결과를 나타낸 그래프이다.
도 5를 참조하면, 3가지 SiC SBD 샘플(T1, T2, T3)의 기판 및 에피택셜 층은 n-type이며, 역방향 바이어스 영역의 C-V 특성 결과 Zero 바이어스일 때 Capacitance 값은 T1, T2, T3 순서로 458 pF, 1,100 pF, 210 pF로 T2 소자의 Capacitance가 가장 높은 값을 나타냄을 알 수 있다. 또한 DLTS 분석의 중요한 파라메터인 전기전도도(Conductance) 측정 결과 3가지 샘플 모두 DLTS 분석이 가능한 범위로 확인되었다. 이러한 시간 및 전압 변이에 따른 Capacitance 변화량에 기반하여 안정적인 singal 및 data를 얻을 수 있음을 알 수 있다.
도 6은 제조된 샘플들의 Depth Profile 분석 결과를 나타낸 그래프이다.
도 6을 참조하면, T1 샘플은 ~1.6 μm 범위에서 ~4.35Х1015 cm-3 도핑농도를 나타내었고, 이온주입 공정을 포함한 T2, T3 샘플은 이온주입 층 최대 깊이 (~0.8 μm) 범위에서 각각 ~5.8Х1017 cm-3, ~2.3Х1016의 도핑 농도를 나타냄을 알 수 있다. 그래프에서 Depth profile 깊이가 다른 이유는 동일한 측정 조건으로 SiC 내 도펀트 농도에 따라서 궁핍영역의 깊이가 다르기 때문이다. 위 그래프로부터 3가지 샘플의 에피택셜 층이 각기 다른 도핑농도 및 이온주입 깊이를 형성하고 있음을 알 수 있다.
3가지 SBD 샘플의 C-V 및 Depth Profile 분석에 기반하여 70-700 K 온도 범위에서 DLTS 분석을 수행하였다. 세부적인 측정 조건은 다음과 같다.
- Reverse Bias Voltage (Vr): -10 V
- Filling Pulse Voltage (VP): +10 V
- Filling Pulse Time (tP): 50 ms
- Rate Window: (640 ms)-1
도 7은 저온 범위(70-320 K)의 DLTS 분석 결과를 나타낸 그래프이다.
도 7을 참조하면, 각 80 K, 285 K 온도에서 X1 (EC-0.16 eV), Z1/2 (EC-0.67 eV) (Carbon vacancy) 결함을 확인할 수 있다. 또, T1 샘플 대비 이온주입 샘플인 T2, T3의 DLTS 측정 결과에서 X1, Z1/2의 결함 밀도가 감소함을 알 수 있다. T1 샘플의 DLTS 결과는 DLTS 분석 방법이 고안된 D.V. Lang의 논문 결과와 유사한 SiC SBD 샘플의 에피택셜 층의 DLTS 결과를 나타내고 있다. DLTS 결과의 핵심 파라메터들인 Trap density/position 및 Capture cross section을 추출하여 도 8에 나타내었다. 도 8을 참조하면, D.V. Lang의 DLTS 결과 핵심 파라메터들(Reference)과 비교하여 T1 샘플의 파라메터들의 값의 전체 오차율은 약 0.02%로 충분한 신뢰성이 있는 결과를 보여주고 있다.
또, 도 7으로부터 이온주입 샘플인 T2, T3의 DLTS 결과 저도핑 이온주입 샘플인 T3의 X1 결함을 제외하고 모든 결함 밀도가 측정 한계 이하로 감소함을 알 수 있다. 이는 질소 이온 격자크기 (155 pm)가 SiC 에피택셜 층의 카본(Carbon) 이온 격자크기 (150 pm)를 대체하여 카본 공극(Carbon vacancy)이 감소한 결과로 볼 수 있다. 따라서 이온주입 공정을 거치지 않은 T1 샘플에 비해 이온주입 공정을 거친 T2, T3 샘플에서 결함 밀도가 감소함을 알 수 있다.
도 9는 이온주입 도펀트 별 얕은 준위 결함(X1, EC-0.16 eV)의 DLTS 분석 결과를 나타내는 그래프이다. 80 K 영역에서 확인된 SiC 에피택셜 층의 X1 결함은 티타늄(Titanium)과 연관된 결함으로서 깊은 준위 결함이 아닌 얕은 준위 결함(Shallow level defect)이다. 이 결함은 이온주입 및 고온 열처리 공정에도 크게 변하지 않는 경향성을 나타내는데 이를 도 9에서 확인할 수 있다.
티타늄(Titanium)의 이온 격자크기(~215 pm)는 질소(Nitrogen) 이온격자 크기와 약 ~60 pm의 차이가 있으며, 본 실험의 질소 이온주입 샘플에서 도핑농도가 증가할수록 X1 결함이 감소한 것으로 보아, Titanium 결함을 대체하였을 가능성이 있을 것으로 보인다.
도 10은 SBD 샘플들의 고온 범위(300-700 K)에서의 DLTS 분석 결과를 나타낸 그래프이다.
660 K 온도에서 EH6/7 (EC-1.54 eV) (Carbon vacancy) 결함을 확인하였다. 저온 DLTS 결과 대비 고온 DLTS 결과 파라메터는 D.V. Lang의 결과와 차이가 발생하며, 이는 EH6/7 결함이 SiC 밴드갭의 재결합 센터에 위치하는 것과 SiC 에피택셜 층의 농도, 두께 및 DLTS 분석 장비의 Set-up차이로 인한 전형적인 오차범위에 포함되는 것으로 보인다. EH6/ 7는 SiC 밴드갭의 중간 지점인 재결합(Recombination-Generation) 센터에 위치하며, 같은 Carbon vacancy인 Z1/2 결함과 비교하였을 때 재결합으로 인해 Trap되는 전자-정공이 적어 △C/C 값이 낮음을 알 수 있다. T1 샘플 대비 이온주입 샘플인 T2, T3 샘플의 DLTS 결과 역시 저온 결과와 동일하게 검출 한계 이하까지 결함 밀도가 감소함을 보여주고 있다.
다시 도 8을 참조하면, 도 8은 본 실시예에서의 SiC 에피택셜층 및 질소 이온주입 층의 DLTS 결과 핵심 파라메터를 기반으로 SiC 밴드갭의 결함 센터별 트랩 위치(Trap position)를 나타내고 있다. 저온 및 고온 범위의 DLTS 결과 3가지 결함 센터인 X1, Z1/2, EH6/ 7를 확인할 수 있는데, 이 중 Titanium 결함인 X1 센터는 EC-0.16 eV에 위치하며 Nitrogen 이온이 Titanium 결함을 대체한 것으로 파악된다. 그러나 X1 결함은 이온주입 및 고온 열처리 공정에도 크게 변함이 없는 결과를 나타내었고, Shallow level에 위치한 결함임을 알 수 있다.
한편, 카본 공극(Carbon vacancy)인 Z1/2, EH6/7 결함은 각 EC-0.67 eV, EC-1.54 eV에 위치하며 마찬가지로 질소 이온이 카본 이온을 대체함으로써 결함 밀도가 감소하게 된다. 따라서 고온 열처리 공정을 포함한 이온주입 공정은 SiC 에피택셜 층의 핵심 결함인 카본 공극 결함의 감소를 가져옴을 알 수 있다.
도 11의 (a)는 SBD 샘플 별 표면 거칠기 측정 결과를 나타낸 그래프이고, (b)는 샘플 별 트랩 농도(trap concentration)을 나타낸 그래프이다.
도 11의 (a)를 참조하면, T1 샘플 대비 이온주입 공정을 거친 T2, T3 샘플은 결정 성장 -> 결정 손상 (이온주입) -> 결정 재배열 (고온 열처리)과정을 거쳐 이온주입층을 형성하는데, 각 샘플의 roughness 결과는 순서대로 ~32.8 nm, ~10.1 nm, ~8.6 nm로 이온주입 도핑농도가 2.3Х1016 cm3인 T3 샘플의 표면 거칠기(roughness)가 가장 낮음을 알 수 있다.
도 11의 (b)는 DLTS 분석 샘플별 Trap concentration 결과를 나타내는데, 표면 거칠기가 가장 높은 T1 샘플의 3가지 결함 (X1, Z1/2, EH6/ 7)의 Trap concentration이 T2, T3 샘플 대비 높은 결과를 보여주고 있다. 이온주입 및 고온 열처리 공정은 에피택셜층의 격자 재배열을 야기하며, 이는 표면 거칠기를 ~32.8 nm에서 ~8.6 nm로 감소시키고, 이온주입 및 고온 열처리 공정이 에피택셜층 및 이온주입층의 결함 변이에 영향을 야기함을 알 수 있다.
SiC 전력소자 구현을 위하여 결정성장 또는 이온주입 과정에서 형성되는 에피택셜층 및 이온주입 층 내의 X1, Z1/2, EH6/7과 같은 Intrinsic deep defect center (electron traps)의 분석이 매우 중요하다. 이러한 결함들은 SiC 전력소자 내의 carrier lifetime killer 역할을 하며, 이는 Bipolar 소자의 누설전류 증가 원인이 될 수 있다.

Claims (6)

  1. 제1 도전형의 SiC 단결정 기판을 제공하는 단계;
    상기 기판 상에 제1 도펀트 농도를 갖는 제1 도전형의 에피택셜층을 형성하는 단계;
    상기 에피택셜층 내의 최소한 일부에 제1 도펀트 농도보다 높은 제2 도펀트 농도의 제2 도펀트를 제1 깊이로 이온주입하는 단계; 및
    이온주입된 기판을 1600~1800℃의 Ar 분위기에서 0.5~3시간 동안 어닐링 하는 단계를 포함하고,
    상기 제1 도펀트는 질소이고, 제1 도펀트 농도는 105~1015/cm3이고,
    상기 제2 도펀트는 질소이고 제2 도펀트 농도는 1017~1018/cm3인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서,
    상기 반도체 소자는 쇼트키 배리어 다이오드이고, 상기 이온주입 단계 이후에,
    상기 에피택셜층 상에 쇼트키 컨택트를 형성하는 단계; 및
    상기 기판의 배면에 오믹 컨택트를 형성하는 단계를 포함하는 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  5. 제1항에 있어서,
    상기 반도체 소자는 핀 다이오드, MOSFET, JFET, BJT, Thyristor 또는 IGBT인 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
  6. 제1항에 있어서,
    상기 제1 깊이는 상기 에피택셜층의 두께보다 작은 것을 특징으로 하는 SiC 반도체 소자의 제조 방법.
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