KR102561809B1 - 적응적 캐시 풀 관리 방법 및 장치 - Google Patents
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Abstract
본 개시는 적어도 하나의 프로세서에 의해 수행되는 적응적 캐시 풀 관리 방법이 제공된다. 이 방법은 복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신하는 단계 및 모니터링 정보에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역(cache region)을 조정하는 단계를 포함할 수 있다.
Description
본 개시는 캐시 풀 관리 방법에 관한 것으로, 구체적으로, 캐시 메모리에 대한 모니터링 정보에 기초하여 적응적으로 캐시 풀을 관리하는 방법 및 장치에 관한 것이다.
캐시 메모리는 프로세서의 처리 능력을 향상시키기 위해 고속으로 동작하는 기억 장치이다. 프로세서는 먼저 캐시 메모리에 저장된 데이터를 고속으로 액세스하되, 캐시 메모리에 필요한 데이터가 저장되지 않으면 주 메모리에 저장된 데이터를 액세스한다. 프로세서가 필요 데이터를 캐시 메모리로부터 획득하는 경우에, 이를 '캐시 적중(cache hit)'이라고 한다. 반면에, 프로세서가 필요 데이터를 캐시 메모리로부터 획득하지 못하고, 주 메모리로부터 획득하는 경우, 이를 '캐시 실패(cache miss)'라고 한다. 캐시 적중 비율을 캐시 히트 레이트(cache hit-rate)라고 하며, 캐시 히트 레이트는 캐시 성능을 판단하는데 주요한 지표로서 이용되고 있다.
한편, 범용 프로세서에서 사용되는 캐시는 일반적으로 집합 연관(Set-Associative) 방식으로 구성된다. 집합 연관 방식은 메모리 주소로의 접근 확률이 동일하다는 전제로 설계된 방식이다.
그런데 특정 애플리케이션이 구동되고, 특정 애플리케이션에서 서로 상이한 복수의 작업부하(workload)가 발생한 경우, 각각의 작업부하별로 메모리 주소로의 접근 확률이 상이할 수 있다. 이러한 경우에, 제1 작업부하에 의해 발생되는 제1 캐시 히트 레이트와 제2 작업부하에 의해 발생되는 제2 캐시 히트 레이트가 상이할 수 있다. 가령, 제1 작업부하에 의해 발생하는 제1 캐시 히트 레이트는 제2 작업부하에 의해 발생되는 제2 캐시 히트 레이트 보다 높거나 낮을 수 있다.
이렇게 특정 작업부하에 의해 발생되는 캐시 히트 레이트가 낮아지면, 작업부하와 연관된 프로세스의 처리 속도가 저하되어 결국 특정 애플리케이션의 동작 속도도 저하될 수 있다.
본 개시는 상기와 같은 문제점을 해결하기 위한 적응적 캐시 풀 관리 방법, 기록매체에 저장된 컴퓨터 프로그램 및 장치(시스템)를 제공한다.
본 개시는 방법, 장치(시스템) 및/또는 컴퓨터 판독 가능 저장 매체에 저장된 컴퓨터 프로그램을 포함한 다양한 방식으로 구현될 수 있다.
본 개시의 일 실시예에 따르면, 프로세서에 의해서 수행되는 적응적 캐시 풀 관리 방법은, 복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신하는 단계 및 모니터링 정보에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역(cache region)을 조정하는 단계를 포함할 수 있다.
일 실시예에 따르면, 모니터링 정보는 복수의 캐시 풀 각각과 연관된 주소로의 접근 로그 또는 캐시 히트 레이트 중 적어도 하나를 포함할 수 있다.
일 실시예에 따르면, 캐시 영역을 조정하는 단계는, 모니터링 정보에 기초하여, 복수의 작업부하 각각에 대한 메모리 액세스 패턴을 추정하는 단계 및 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정하는 단계를 포함할 수 있다.
일 실시예에 따르면, 복수의 작업부하 각각에 대한 메모리 액세스 패턴은 모니터링 정보 중 적어도 일부를 기계학습 모델에 입력함으로써 추정될 수 있다.
일 실시예에 따르면, 메모리 액세스 패턴을 추정하는 단계는, 모니터링 정보 중 적어도 일부에 기초하여 복수의 작업부하 각각에 대한 주 메모리 주소별 액세스 확률 또는 빈도를 추정하는 단계를 포함할 수 있다.
일 실시예에 따르면, 캐시 영역을 조정하는 단계는 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경될 타깃 캐시 풀을 결정하는 단계 및 결정된 타깃 캐시 풀과 연관된 주 메모리 주소를 변경하는 단계를 포함할 수 있다.
일 실시예에 따르면 캐시 영역을 조정하는 단계는, 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경되는 타깃 캐시 풀을 결정하는 단계 및 결정된 타깃 캐시 풀에 할당된 캐시 메모리 용량을 변경하는 단계를 포함할 수 있다.
일 실시예에 따르면, 복수의 작업부하는 서로 상이한 자료구조와 연관된 작업부하일 수 있다.
일 실시예에 따르면, 서로 상이한 자료 구조가 서로 상이한 캐시 풀과 연관되도록 복수의 캐시 풀과 연관된 캐시 영역이 조정될 수 있다.
일 실시예에 따르면, 캐시 메모리에 대한 모니터링 정보는 주기적 또는 비주기적으로 수신되고, 복수의 캐시 풀과 연관된 캐시 영역은 수신되는 모니터링 정보를 이용하여 주기적 또는 비주기적으로 조정될 수 있다.
본 개시의 일 실시예에 따르면 적응적 캐시 풀 관리 방법은, 모니터링 정보를 수신하는 단계 이전에, 실행 요청된 애플리케이션의 유형을 획득하는 단계 및 애플리케이션의 유형에 기초하여, 캐시 메모리를 복수의 캐시 풀로 분할하는 단계를 더 포함할 수 있다.
상술한 적응적 캐시 풀 관리 방법을 컴퓨터에서 실행하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램이 제공될 수 있다.
본 개시의 일 실시예에 따른 컴퓨팅 장치는, 캐시 메모리 및 캐시 메모리와 연결되고, 캐시 메모리를 제어하기 위한 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 프로세서를 포함하고, 적어도 하나의 프로그램은, 복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신하고, 모니터링 정보에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정하기 위한 명령어들을 포함할 수 있다.
본 개시의 일부 실시예에 따르면, 캐시 메모리가 복수의 캐시 풀로 분할되고, 분할된 복수의 캐시 풀 각각은 서로 상이한 작업부하(자료구조)와 연관될 수 있다. 캐시 메모리에 대한 모니터링 정보에 기초하여, 각각의 작업부하(자료구조)에 의한 캐시 히트 레이트가 높아지도록 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역이 적응적으로 조정될 수 있다. 이에 따라, 분할된 각 캐시 풀이 전반적으로 캐시 히트 레이트가 향상되고, 더불어 애플리케이션 동작 속도가 향상될 수 있다.
본 개시의 일부 실시예에 따르면, 캐시 풀에 대한 조정은 주기적 또는 비주기적으로 진행될 수 있다. 이에 따라, 애플리케이션의 동작 환경이 변화되더라도, 변화된 환경에 맞춰 적응적으로 캐시 풀이 조정될 수 있다.
본 개시의 일부 실시예에 따르면, 캐시 메모리에 대한 모니터링 정보가 기계학습 모델에 적용되어 복수의 작업부하 각각에 대한 메모리 액세스 패턴이 정확하게 추정될 수 있다.
본 개시의 일부 실시예에 따르면, 각각의 작업부하가 서로 상이한 자료구조와 연관되도록 구성되고, 특정 자료구조와 연관된 작업부하는 특정 캐시 풀과 연관될 수 있다. 이에 따라, 각각의 자료구조와 관련된 복수의 캐시 풀은 서로를 간섭하지 않게 독립적인 캐시 영역을 확보하게 되고, 이러한 독립적인 캐시 풀 환경에 의해 캐시 히트 레이트가 극대화될 수 있다.
본 개시의 일부 실시예에 따르면, 실행 요청된 애플리케이션의 유형에 기초하여, 애플리케이션 실행 직전 또는 직후에 캐시 메모리가 서로 상이한 캐시 영역을 가지는 복수의 캐시 풀로 분할될 수 있다. 이에 따라, 애플리케이션 실행 초기에 발생되는 캐시 실패(cache miss)가 최소화될 수 있다.
본 개시의 효과는 이상에서 언급한 효과로 제한되지 않으며, 언급되지 않은 다른 효과들은 청구범위의 기재로부터 본 개시가 속하는 기술분야에서 통상의 지식을 가진 자('통상의 기술자'라 함)에게 명확하게 이해될 수 있을 것이다.
본 개시의 실시예들은, 이하 설명하는 첨부 도면들을 참조하여 설명될 것이며, 여기서 유사한 참조 번호는 유사한 요소들을 나타내지만, 이에 한정되지는 않는다.
도 1은 본 개시의 일 실시예에 따른, 캐시 풀이 적응적으로 조정되는 일 예시를 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법을 위한 컴퓨팅 장치의 구성도이다.
도 3은 본 개시의 일 실시예에 따른, 컴퓨팅 장치의 캐시 메모리와 제2 프로세서의 내부 구성을 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 일 예시를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 다른 예시를 나타내는 도면이다.
도 6은 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위와 캐시 할당 용량이 변경되는 일 예시를 나타내는 도면이다.
도 7은 본 개시의 일 실시예에 따른, 기계학습 모델이 학습되는 방법을 설명하기 위한 도면이다.
도 8은 본 개시의 일 실시예에 따른, 기계학습 모델을 통해서 출력되는 메모리 액세스 패턴이 출력되는 방법을 예시하는 도면이다.
도 9는 본 개시의 일 실시예에 따른 인공신경망 모델을 나타내는 예시도이다.
도 10은 본 개시의 일 실시예에 따른, 작업부하별 메모리 액세스 패턴을 예시하는 도면이다.
도 11은 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법을 설명하기 위한 흐름도이다.
도 1은 본 개시의 일 실시예에 따른, 캐시 풀이 적응적으로 조정되는 일 예시를 나타내는 도면이다.
도 2는 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법을 위한 컴퓨팅 장치의 구성도이다.
도 3은 본 개시의 일 실시예에 따른, 컴퓨팅 장치의 캐시 메모리와 제2 프로세서의 내부 구성을 나타내는 블록도이다.
도 4는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 일 예시를 나타내는 도면이다.
도 5는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 다른 예시를 나타내는 도면이다.
도 6은 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위와 캐시 할당 용량이 변경되는 일 예시를 나타내는 도면이다.
도 7은 본 개시의 일 실시예에 따른, 기계학습 모델이 학습되는 방법을 설명하기 위한 도면이다.
도 8은 본 개시의 일 실시예에 따른, 기계학습 모델을 통해서 출력되는 메모리 액세스 패턴이 출력되는 방법을 예시하는 도면이다.
도 9는 본 개시의 일 실시예에 따른 인공신경망 모델을 나타내는 예시도이다.
도 10은 본 개시의 일 실시예에 따른, 작업부하별 메모리 액세스 패턴을 예시하는 도면이다.
도 11은 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법을 설명하기 위한 흐름도이다.
이하, 본 개시의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 상세히 설명한다. 다만, 이하의 설명에서는 본 개시의 요지를 불필요하게 흐릴 우려가 있는 경우, 널리 알려진 기능이나 구성에 관한 구체적 설명은 생략하기로 한다.
첨부된 도면에서, 동일하거나 대응하는 구성요소에는 동일한 참조부호가 부여되어 있다. 또한, 이하의 실시예들의 설명에 있어서, 동일하거나 대응되는 구성요소를 중복하여 기술하는 것이 생략될 수 있다. 그러나, 구성요소에 관한 기술이 생략되어도, 그러한 구성요소가 어떤 실시예에 포함되지 않는 것으로 의도되지는 않는다.
개시된 실시예의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나, 본 개시는 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예들은 본 개시가 완전하도록 하고, 본 개시가 통상의 기술자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것일 뿐이다.
본 명세서에서 사용되는 용어에 대해 간략히 설명하고, 개시된 실시예에 대해 구체적으로 설명하기로 한다. 본 명세서에서 사용되는 용어는 본 개시에서의 기능을 고려하면서 가능한 현재 널리 사용되는 일반적인 용어들을 선택하였으나, 이는 관련 분야에 종사하는 기술자의 의도 또는 판례, 새로운 기술의 출현 등에 따라 달라질 수 있다. 또한, 특정한 경우는 출원인이 임의로 선정한 용어도 있으며, 이 경우 해당되는 발명의 설명 부분에서 상세히 그 의미를 기재할 것이다. 따라서, 본 개시에서 사용되는 용어는 단순한 용어의 명칭이 아닌, 그 용어가 가지는 의미와 본 개시의 전반에 걸친 내용을 토대로 정의되어야 한다.
본 명세서에서의 단수의 표현은 문맥상 명백하게 단수인 것으로 특정하지 않는 한, 복수의 표현을 포함한다. 또한, 복수의 표현은 문맥상 명백하게 복수인 것으로 특정하지 않는 한, 단수의 표현을 포함한다. 명세서 전체에서 어떤 부분이 어떤 구성요소를 포함한다고 할 때, 이는 특별히 반대되는 기재가 없는 한 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.
또한, 명세서에서 사용되는 '모듈' 또는 '부'라는 용어는 소프트웨어 또는 하드웨어 구성요소를 의미하며, '모듈' 또는 '부'는 어떤 역할들을 수행한다. 그렇지만, '모듈' 또는 '부'는 소프트웨어 또는 하드웨어에 한정되는 의미는 아니다. '모듈' 또는 '부'는 어드레싱할 수 있는 저장 매체에 있도록 구성될 수도 있고 하나 또는 그 이상의 프로세서들을 재생시키도록 구성될 수도 있다. 따라서, 일 예로서, '모듈' 또는 '부'는 소프트웨어 구성요소들, 객체지향 소프트웨어 구성요소들, 클래스 구성요소들 및 태스크 구성요소들과 같은 구성요소들과, 프로세스들, 함수들, 속성들, 프로시저들, 서브루틴들, 프로그램 코드의 세그먼트들, 드라이버들, 펌웨어, 마이크로 코드, 회로, 데이터, 데이터베이스, 데이터 구조들, 테이블들, 어레이들 또는 변수들 중 적어도 하나를 포함할 수 있다. 구성요소들과 '모듈' 또는 '부'들은 안에서 제공되는 기능은 더 작은 수의 구성요소들 및 '모듈' 또는 '부'들로 결합되거나 추가적인 구성요소들과 '모듈' 또는 '부'들로 더 분리될 수 있다.
본 개시의 일 실시예에 따르면, '모듈' 또는 '부'는 프로세서 및 메모리로 구현될 수 있다. '프로세서'는 범용 프로세서, 중앙 처리 장치(CPU), 마이크로프로세서, 디지털 신호 프로세서(DSP), 제어기, 마이크로제어기, 상태 머신 등을 포함하도록 넓게 해석되어야 한다. 몇몇 환경에서, '프로세서'는 주문형 반도체(ASIC), 프로그램가능 로직 디바이스(PLD), 필드 프로그램가능 게이트 어레이(FPGA) 등을 지칭할 수도 있다. '프로세서'는, 예를 들어, DSP와 마이크로프로세서의 조합, 복수의 마이크로프로세서들의 조합, DSP 코어와 결합한 하나 이상의 마이크로프로세서들의 조합, 또는 임의의 다른 그러한 구성들의 조합과 같은 처리 디바이스들의 조합을 지칭할 수도 있다. 또한, '메모리'는 전자 정보를 저장 가능한 임의의 전자 컴포넌트를 포함하도록 넓게 해석되어야 한다. '메모리'는 임의 액세스 메모리(RAM), 판독-전용 메모리(ROM), 비-휘발성 임의 액세스 메모리(NVRAM), 프로그램가능 판독-전용 메모리(PROM), 소거-프로그램가능 판독 전용 메모리(EPROM), 전기적으로 소거가능 PROM(EEPROM), 플래쉬 메모리, 자기 또는 마킹 데이터 저장장치, 레지스터들 등과 같은 프로세서-판독가능 매체의 다양한 유형들을 지칭할 수도 있다. 프로세서가 메모리로부터 정보를 판독하고/하거나 메모리에 정보를 기록할 수 있다면 메모리는 프로세서와 전자 통신 상태에 있다고 불린다. 프로세서에 집적된 메모리는 프로세서와 전자 통신 상태에 있다.
또한, 이하의 실시예들에서 사용되는 제1, 제2, A, B, (a), (b) 등의 용어는 어떤 구성요소를 다른 구성요소와 구별하기 위해 사용되는 것일 뿐, 그 용어에 의해 해당 구성요소의 본질이나 차례 또는 순서 등이 한정되지는 않는다.
또한, 이하의 실시예들에서, 어떤 구성요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 또 다른 구성요소가 '연결', '결합' 또는 '접속'될 수도 있다고 이해되어야 한다.
또한, 이하의 실시예들에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
본 개시의 다양한 실시예들을 설명하기에 앞서, 사용되는 용어에 대하여 설명하기로 하기로 한다.
본 개시의 실시예들에서, '인스트럭션(instruction)'은 기능을 기준으로 묶인 일련의 컴퓨터 판독가능 명령어들로서 컴퓨터 프로그램의 구성요소이자 프로세서에 의해 실행되는 것을 지칭할 수 있다.
본 개시의 실시예들에서, '캐시 영역(cache region)'은 캐시 풀과 연관된 영역으로서, 주 메모리 주소 범위 또는 캐시 메모리의 저장 영역(용량) 중 적어도 하나를 포함할 수 있다.
이하, 본 개시의 다양한 실시예들에 대하여 첨부된 도면에 따라 상세하게 설명한다.
도 1은 본 개시의 일 실시예에 따른, 캐시 풀(110, 120)이 적응적으로 조정되는 일 예시를 나타내는 도면이다. 도 1을 참조하면, 캐시 메모리는 복수의 캐시 풀(110, 120)로 분할될 수 있다. 도 1에서는 캐시 메모리가 두 개 이상의 캐시 풀(110, 120)로 분할된 것으로 예시되어 있다.
분할된 캐시 풀(110, 120)별로 서로 상이한 캐시 영역(Region_#0, Region_#1)이 할당될 수 있다. 여기서, 캐시 영역(Region_#0, Region_#1)은 주 메모리 주소 범위 및/또는 캐시 메모리의 저장 영역(용량)을 포함할 수 있다. 주 메모리 주소 범위는 특정 캐시 풀에 할당된 주 메모리의 영역과 관련될 수 있고, 캐시 메모리의 저장 영역(용량)은 캐시 메모리의 전체 용량 중에서 특정 캐시 풀에 할당된 캐시 메모리의 일부 용량과 관련될 수 있다.
예컨대, 제1 캐시 풀(110)에 할당된 제1 캐시 영역(Region_#0)에는 주 메모리의 제1 주소에서부터 제2 주소까지의 제1 주소 범위 및/또는 제1 용량을 가지는 캐시 메모리의 제1 저장 영역이 포함될 수 있다. 다른 예로서, 제2 캐시 풀(120)에 할당된 제2 캐시 영역(Region_#1)에는 주 메모리의 제3 주소에서부터 제4 주소까지의 제2 주소 범위 및/또는 제2 용량을 가지는 캐시 메모리의 제2 저장 영역이 포함될 수 있다.
일 실시예에 따르면, 복수의 캐시 풀(110, 120) 각각은 작업부하(workload)와 연관될 수 있다. 예컨대, 제1 캐시 풀(110)은 제1 작업부하와 연관되고, 제2 캐시 풀(120)은 제2 작업부하와 연관될 수 있다. 또한, 복수의 작업부하는 서로 상이한 자료구조(예, Queue, Stack, Array, Tree 등)와 연관된 작업부하일 수 있다. 예컨대, 제1 작업부하는 제1 자료구조와 연관될 수 있고, 제2 작업부하는 제2 자료구조와 연관될 수 있다. 이에 따라, 각각의 캐시 풀(110, 120)은 서로 상이한 자료구조와 연관된 작업부하에 의해 액세스될 수 있다. 가령, 제1 자료구조와 연관된 제1 작업부하가 수행되면 제1 캐시 풀(110)과 관련된 제1 캐시 영역(Region_#0)이 액세스될 수 있고, 제2 자료구조와 연관된 제2 작업부하가 수행되면 제2 캐시 풀(120)과 관련된 제2 캐시 영역(Region_#1)이 액세스될 수 있다. 이 경우, 제1 작업부하와 관련된 프로세스가 수행될 때, 제1 캐시 영역(Region_#0)에 할당된 캐시 메모리의 제1 저장 영역에 필요 데이터가 먼저 액세스될 수 있다. 만약, 제1 저장 영역에 필요 데이터가 검색되지 않으면, 제1 캐시 영역(Region_#0)에 할당된 주 메모리의 제1 주소 범위에 해당하는 주 메모리 영역으로부터 필요 데이터가 액세스될 수 있다.
캐시 메모리에 대한 모니터링 정보가 주기적 또는 비주기적으로 수집되고, 수집된 모니터링 정보에 기초하여, 캐시 히트 레이트가 높아지도록 캐시 풀(110, 120) 각각에 할당된 캐시 영역(Region_#0, Region_#1)이 조정될 수 있다. 일 실시예에 따르면, 모니터링 정보에 기초하여 각각의 작업부하와 연관된 메모리 액세스 패턴(memory access pattern)이 추정되고, 추정된 작업부하별 메모리 액세스 패턴에 기초하여 캐시 영역(Region_#0, Region_#1)의 조정 여부 및 조정 범위가 결정될 수 있다. 여기서, 메모리 액세스 패턴은 주 메모리 또는 캐시 메모리 중 적어도 하나에 대한 액세스 패턴을 포함할 수 있다. 후술하는 실시예에서는, 메모리 액세스 패턴에 주 메모리에 대한 액세스 패턴이 포함되는 것으로 예시하고 있으나, 본 개시는 이에 한정되지 않고 메모리 액세스 패턴에 캐시 메모리에 대한 액세스 패턴이 포함될 수 있음을 분명히 해 둔다.
메모리 액세스 패턴에는 작업부하별 주 메모리 주소 범위 액세스 확률/빈도가 포함될 수 있다(도 10 참조). 작업부하별 메모리 액세스 패턴에 기초하여, 도 1에 예시된 바와 같이 t1 주기 이후에, 캐시 풀(110, 120)에 할당된 캐시 영역(Region_#0, Region_#1)이 조정될 수 있다. 도 1에서는 제1 캐시 풀(110)에 할당된 제1 캐시 영역(Region_#0)이 t1 주기 이후에 확대되는 것으로 예시되어 있다. 여기서, 제1 캐시 영역(Region_#0)이 확대되는 것은, 제1 캐시 영역(Region_#0)과 연관된 주 메모리의 주소 범위가 확대되는 것 및/또는 제1 캐시 영역(Region_#0)과 연관된 캐시 메모리 용량이 확대되는 것일 수 있다. 또한, 도 1에서는 제2 캐시 풀(120)에 할당된 제2 캐시 영역(Region_#1)이 t1 주기 이후에 축소된 것으로 예시되어 있다. 제2 캐시 영역(Region_#1)이 축소되는 것은, 제2 캐시 영역(Region_#1)과 연관된 주 메모리의 주소 범위가 축소되는 것 및/또는 제2 캐시 영역(Region_#1)과 연관된 캐시 메모리 용량이 축소되는 것일 수 있다. 메모리 액세스 패턴에 따라, 캐시 히트 레이트를 높이기 위해, 특정 캐시 영역과 연관된 주 메모리의 주소 범위를 확대하는 동시에 연관된 캐시 메모리 용량을 축소시킬 수도 있다. 유사하게, 메모리 액세스 패턴에 따라, 캐시 히트 레이트가 높아지도록, 특정 캐시 영역과 연관된 주 메모리의 주소 범위를 축소하는 동시에 연관된 캐시 메모리 용량을 확대시킬 수도 있다.
도 2는 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법을 위한 컴퓨팅 장치(200)의 구성도이다. 예를 들어, 컴퓨팅 장치(200)는 서버, 사용자 단말, 개인용 컴퓨터, 휴대용 컴퓨터 등과 관련될 수 있다. 컴퓨팅 장치(200)는 특정 애플리케이션을 더욱 효율적으로 구동할 목적으로 설계된 DSA(domain Specific Architecture) 프로세서(예를 들어, 제1 프로세서(220))를 포함할 수 있다. DSA의 경우, 유저 작업부하에 대한 보다 많은 정보를 특정할 수 있고, 이를 활용하여 캐시의 리소스 효율을 향상시킬 수 있다. 다만, DSA라고 하더라도 구동해야 할 애플리케이션이 한 두개가 아니며, 모든 알고리즘을 다 확인하여 작업부하(자료구조)별 캐싱(caching) 전략을 수립하여 SoC(System on Chip) 구조에 반영하는 것은 매우 비효율적이다. 일 실시예에서, 이러한 문제점을 극복하기 위해, 제2 프로세서(230)는 작업부하(자료구조)별 메모리 액세스 패턴을 추정하고, 추정된 액세스 패턴에 따라 액세스 접근 확률이 높은 영역에 더 많은 리소스를 할당하여 높은 캐시 효율을 얻을 수 있다. 즉, 제2 프로세서(230)는 각 캐시 영역을 각 작업부하(자료구조)별 액세스 패턴에 맞게 자동적으로 설정함으로써 높은 캐시 효율을 얻을 수 있다. 이는 각 메모리 주소로의 접근 확률이 동일하지 않고, 각 영역 별 접근 특성이 다르다는 것을 전제로 한다.
도시된 바와 같이, 컴퓨팅 장치(200)는 버스(210), 제1 프로세서(220), 제2 프로세서(230), 주 메모리(240) 및 캐시 메모리(250)를 포함할 수 있다. 주 메모리(240)에는 컴퓨터 프로그램(260)이 로드될 수 있다. 도 2는 본 개시의 실시예와 관련 있는 구성요소들만이 도시되어 있다. 따라서, 본 개시가 속한 기술분야의 통상의 기술자라면 도 2에 도시된 구성요소들 외에 다른 범용적인 구성 요소들이 더 포함될 수 있음을 알 수 있다. 예를 들어, 컴퓨팅 장치(200)에는 스토리지, 통신 인터페이스 등이 더 포함될 수 있다.
버스(210)는 컴퓨팅 장치(200)의 구성 요소 간 통신 기능을 제공할 수 있다. 버스(210)는 주소 버스(Address Bus), 데이터 버스(Data Bus) 및 제어 버스(Control Bus) 등 다양한 형태의 버스로 구현될 수 있다.
제1 프로세서(220)는 주 프로세서로서 컴퓨팅 장치(200)의 각 구성의 전반적인 동작을 제어할 수 있다. 제1 프로세서(220)는 CPU(Central Processing Unit), GPU(Graphic Processing Unit), TPU(Tensor Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit) 또는 본 개시의 기술 분야에 잘 알려진 임의의 형태의 프로세서를 포함하여 구성될 수 있다. 또한, 제1 프로세서(220)는 캐시 메모리(250) 및/또는 주 메모리(240)에 액세스하여 데이터를 읽거나 쓸 수 있다. 제1 프로세서(220)는 캐시 메모리(250)에 먼저 액세스하여 필요 데이터에 대한 획득을 시도하고 캐시 메모리(250)에 필요 데이터가 저장되지 않은 경우, 주 메모리(240)에 액세스하여 필요 데이터를 획득할 수 있다. 제1 프로세서(220)는 주 메모리(240)에 로드된 컴퓨터 프로그램(260)에 대한 연산을 수행할 수 있다. 가령, 제1 프로세서(220)는 컴퓨터 프로그램(260)과 연관된 애플리케이션을 실행시킬 수 있다.
주 메모리(240)는 각종 데이터, 명령 및/또는 정보를 저장할 수 있다. 주 메모리(240)는 본 개시의 다양한 실시예들에 따른 방법/동작을 실행하기 위하여 스토리지(도면에 미도시)로부터 하나 이상의 컴퓨터 프로그램(260)을 로드할 수 있다. 주 메모리(240)는 RAM과 같은 휘발성 메모리로 구현될 수 있으나, 본 개시의 기술적 범위는 이에 한정되지 아니한다.
캐시 메모리(250)는 고속 데이터 처리를 지원하는 위한 메모리일 수 있다. 도 2에서는 캐시 메모리(250)가 제1 프로세서(220)와 분리된 것으로 도시되어 있으나, 캐시 메모리(250)는 제1 프로세서(220)에 포함될 수 있다. 캐시 메모리(250)는 복수의 캐시 풀로 분할될 수 있다. 즉, 캐시 메모리(250)는 pooled cache 구조를 기반으로 할 수 있다. 캐시 메모리(250)에 대한 모니터링 정보에 기초하여, 분할된 캐시 풀이 적응적으로 조정될 수 있다.
제2 프로세서(230)는 캐시 풀을 관리하기 위한 프로세서, 즉, 캐시 컨트롤 프로세서일 수 있다. 예컨대, 제2 프로세서(230)는 MPU(Micro Processor Unit), MCU(Micro Controller Unit) 또는 본 개시의 기술 분야에 잘 알려진 임의의 형태의 프로세서를 포함하여 구성될 수 있다. 다른 예로서, 제2 프로세서(230)는 FPGA 및/또는 ASIC로 구성된 프로세서일 수 있다. 제2 프로세서(230)는 본 개시의 다양한 실시예들에 따른 동작/방법을 수행하도록 하는 컴퓨터 프로그램이 저장된 펌웨어(firmware)를 포함할 수 있다. 제2 프로세서(230)는 펌웨어에 저장된 컴퓨터 프로그램 관련 인스트럭션들을 수행함으로써, 본 개시의 다양한 실시예들에 따른 동작/방법들을 수행할 수 있다. 추가적으로 또는 대안적으로, 제2 프로세서(230)는 스토리지에 포함된 컴퓨터 프로그램(260)을 주 메모리(240)에 로드하고, 로드된 컴퓨터 프로그램(260)에 포함된 인스트럭션을 수행할 수 있다.
추가적으로 또는 대안적으로, 제1 프로세서(220)가 캐시 풀에 대한 관리를 수행할 수 있다. 가령, 컴퓨터 프로그램(260)은 주 메모리(240)에 로드될 때 제1 프로세서(220)로 하여금 본 개시의 다양한 실시예들에 따른 동작/방법을 수행하도록 하는 하나 이상의 인스트럭션들을 포함할 수 있다. 즉, 제1 프로세서(220)는 컴퓨터 프로그램(260)에 포함된 하나 이상의 인스트럭션들을 실행함으로써, 본 개시의 다양한 실시예들에 따른 동작/방법들을 수행할 수 있다.
또한, 컴퓨터 프로그램(260)은 애플리케이션과 연관된 하나 이상의 인스트럭션을 포함할 수 있다. 제1 프로세서(220)는 애플리케이션과 연관된 하나 이상의 인스트럭션을 실행함으로써, 애플리케이션을 실행 및 제어할 수 있다. 애플리케이션의 유형에 기초하여, 캐시 할당되는 주 메모리 주소 범위 또는 캐시 메모리의 저장 영역(용량)이 결정되고, 이에 기초하여, 애플리케이션이 실행되기 직전 또는 직후에 캐시 메모리(250)가 복수의 캐시 풀로 분할될 수 있다. 추가적으로 대안적으로, 초기(예를 들어, 애플리케이션 실행시)에는 캐시 메모리(250)가 등간격으로 복수의 풀로 분할될 수 있다. 추가적으로 또는 대안적으로, 초기(예를 들어, 애플리케이션 실행시)에는 캐시 메모리(250)가 랜덤하게 복수의 풀로 분할될 수 있다. 이 후, 캐시 메모리(250)의 복수의 풀은 복수의 작업부하(자료구조)별 액세스 패턴에 기초하여 주기적/비주기적으로 조정될 수 있다.
도 3은 본 개시의 일 실시예에 따른, 컴퓨팅 장치(300)의 캐시 메모리(320)와 제2 프로세서(330)의 내부 구성을 나타내는 블록도이다. 도 3에 도시된 바와 같이, 캐시 메모리(320)는 분할된 복수의 캐시 풀(322_1 내지 322_n), 모니터링 모듈(324) 및 저장 모듈(326)을 포함할 수 있다. 또한, 제2 프로세서(330)는 분석 모듈(332) 및 캐시 풀 제어 모듈(334)을 포함할 수 있다.
제1 프로세서(310)는 캐시 메모리(320)에 먼저 액세스하여 필요 데이터를 획득을 시도하고 캐시 메모리(320)에 필요 데이터가 저장되어 있지 않은 경우, 주 메모리에 액세스하여 필요 데이터를 획득할 수 있다.
복수의 캐시 풀(322_1 내지 322_n) 각각에는 서로 상이한 캐시 영역이 할당될 수 있다. 캐시 영역은 주 메모리의 주소 범위 및/또는 캐시 메모리(320)의 저장 영역(주소 범위 또는 용량)을 포함할 수 있다. 캐시 풀(322_1 내지 322_n)의 개수는 작업부하(자료구조)의 개수와 상응할 수 있다. 또한, 복수의 작업부하는 서로 상이한 자료구조와 연관된 작업부하일 수 있다. 예컨대, 작업부하가 4개인 경우, 캐시 풀(322_1 내지 322_n)의 개수도 4개일 수 있다. 하나의 작업부하가 하나의 캐시 풀과 연관될 수 있다. 예컨대, 복수의 작업부하 각각이 트리(tree), 큐(queue), 스택(stack), 어레이(array) 및 기타 자료구조와 연관된 경우, 캐시 메모리(320)는 5개의 캐시 풀로 분할되고, 제1 캐시 풀은 트리 자료구조와 연관되고, 제2 캐시 풀은 큐 자료구조와 연관되고, 제3 캐시 풀은 스택 자료구조와 연관되고, 제4 캐시 풀은 어레이 자료구조와 연관되고, 제5 캐시 풀은 기타 자료구조와 연관될 수 있다.
저장 모듈(326)은 캐시 메모리(320)에 대한 모니터링 정보를 저장하기 위한 저장 장치일 수 있다. 예컨대, 저장 모듈(326)은 적어도 하나의 레지스터를 포함할 수 있다. 다른 예로서, 캐시 메모리(320)에 포함된 전체 저장 영역 중에서 일부가 저장 모듈(326)을 위해서 할당될 수 있다.
모니터링 모듈(324)은 제1 프로세서(310)가 복수의 캐시 풀(322_1 내지 322_n) 각각에 액세스하는 것을 모니터링하여, 복수의 접근 로그 및 캐시별 히트 레이트를 포함하는 모니터링 정보를 저장 모듈(326)에 저장할 수 있다. 여기서, 모니터링 정보는 복수의 캐시 풀(322_1 내지 322_n) 각각과 연관된 주소로의 접근 로그(log) 또는 캐시 히트 레이트(cache hit-rate) 중 적어도 하나를 포함할 수 있다. 일 실시예에 따르면, 모니터링 모듈(324)은 제1 프로세서(310)가 필요 데이터를 획득하는 메모리가 캐시 메모리 또는 주 메모리인지를 판정하고, 판정 결과에 기초하여 캐시 히트 레이트를 캐시 풀(322_1 내지 322_n)별로 산출할 수 있다.
일 실시예에 따르면, 모니터링 모듈(324)은 미리 결정된 주기 동안에, 복수의 접근 로그를 생성하여, 모니터링 정보에 포함시킬 수 있다. 접근 로그에는 제1 프로세서(310)가 액세스한 주 메모리 주소 및/또는 캐시 메모리 주소가 기록될 수 있으며, 액세스된 횟수에 상응하는 복수의 접근 로그가 모니터링 정보에 포함될 수 있다.
제2 프로세서(330)에 포함된 분석 모듈(332)은 캐시 메모리(320)에 포함된 저장 모듈(326)에 액세스하여, 적어도 하나의 모니터링 정보를 획득할 수 있다. 예컨대, 분석 모듈(332)은 미리 결정된 주기 간격으로 또는 실시간으로 저장 모듈(326)에 포함된 적어도 하나의 모니터링 정보를 획득할 수 있다. 분석 모듈(332)이 획득한 모니터링 정보는 저장 모듈(326)에서 삭제될 수 있다.
일 실시예에 따르면, 분석 모듈(332)은 모니터링 정보에 기초하여 복수의 작업부하 각각에 대한 메모리 액세스 패턴을 추정할 수 있다. 예컨대, 분석 모듈(332)은 K-Means Clustering, 딥 러닝(deep learing) 알고리즘 등을 이용하여 모니터링 정보에 기초하여 각 작업부하(자료구조)의 메모리 액세스 패턴을 추정한 후, 이를 통해 캐시 영역을 설정할 수 있다. 예를 들어, 메모리 액세스 패턴은 복수의 작업부하(자료구조) 각각에 대한 추정된 주 메모리(또는 캐시 메모리) 액세스 확률 또는 빈도를 포함할 수 있다.
일 실시예에서, 분석 모듈(332)은 모니터링 정보를 기계학습 모델에 입력하고, 기계학습 모델로부터 출력되는 작업부하별 메모리 액세스 패턴을 획득할 수 있다. 기계학습 모델과 연관된 프로그램은 컴퓨팅 장치에 포함된 스토리지에 저장될 수 있다. 기계학습 모델에 대해서는 도 7 내지 도 9를 참조하여 후술하기로 한다.
일 실시예에서, 분석 모듈(332)은 모니터링 정보에 군집화 알고리즘을 적용하여, 복수의 작업부하 각각에 대한 메모리 액세스 패턴을 추정할 수 있다. 예컨대, 분석 모듈(332)은 K-평균 군집화(K-Means Clustering) 알고리즘, 평균 이동 군집화(Mean- Shift Clustering) 알고리즘, GMM(Gaussian Mixture Model), BSCAN(Density-Based Spatial Clustering of Applications with Noise) 등을 이용하여, 복수의 작업부하 각각에 대한 메모리 액세스 패턴을 추정할 수 있다.
캐시 풀 제어 모듈(334)은 분석 모듈(332)에서 추정된 작업부하별 메모리 액세스 패턴에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정할 수 있다. 일 실시예에 따르면, 캐시 풀 제어 모듈(334)은 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경될 타깃 캐시 풀을 결정하고, 결정된 타깃 캐시 풀과 연관된 캐시 영역을 변경할 수 있다.
예컨대, 캐시 풀 제어 모듈(334)은 메모리 액세스 패턴에 기초하여 작업부하별 주소 범위를 결정할 수 있다. 또한, 캐시 풀 제어 모듈(334)은 결정된 작업부하별 주소 범위에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정할 수 있다. 이때, 캐시 풀 제어 모듈(334)은 캐시 풀에 대해 주 메모리 범위가 넓어지게/좁아지게 하는 인스트럭션 및/또는 미리 결정된 캐시 메모리 용량이 특정 캐시 풀에 더/덜 할당되는 인스트럭션을 수행하여, 특정 캐시 풀과 연관된 캐시 영역을 조정할 수 있다.
도 4 내지 도 6을 참조하여, 각 캐시 풀의 캐시 영역이 변경되는 다양한 예시를 설명하기로 한다. 도 4 내지 도 6에서 예시된 주 메모리의 주소 범위와 캐시 메모리 용량은 본 개시의 다양한 실시예들을 더욱 쉽게 이해시키기 위한 하나의 예시인 것으로 이해되어야 한다.
도 4는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 일 예시를 나타내는 도면이다. 도 4에서는 각 캐시 풀에 주 메모리의 주소 범위가 할당되는 것으로 예시되어 있다.
제1 캐시 풀 테이블(410)에 따르면, 각각의 캐시 풀(P0 내지 P3)에 동일한 범위의 주소 범위가 할당될 수 있다. 즉, 10,000 개의 주소를 가지는 주소 범위가 각각의 캐시 풀(P0 내지 P3)에 할당될 수 있다.
t1 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제2 캐시 풀 테이블(420)에 예시된 바와 같이 제1 캐시 풀(P0)에 할당된 주 메모리의 주소 범위가 축소되고, 제2 캐시 풀(P1)에 할당된 주 메모리의 주소 범위가 확대될 수 있다. 그 후, t2 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제3 캐시 풀 테이블(430)에 예시된 바와 같이 제3 캐시 풀(P2)에 할당된 주 메모리의 주소 범위가 축소되고, 제4 캐시 풀(P3)에 할당된 주 메모리의 주소 범위가 확대될 수 있다.
도 5는 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위가 변경되는 다른 예시를 나타내는 도면이다. 도 5에서는 각 캐시 풀에 주 메모리의 주소 범위가 할당되는 것으로 예시되고 있으며, 더불어 비선형적인 주소 범위가 캐시 풀에 할당될 수 있음이 예시되어 있다.
도 5를 참조하면, 제1 캐시 풀 테이블(510)에 포함된 각각의 캐시 풀(P0 내지 P3)에는 동일한 범위의 주소 범위가 할당될 수 있다. t1 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제2 캐시 풀 테이블(520)에 예시된 바와 같이 제1 캐시 풀(P0)에 할당된 주 메모리의 주소 범위가 축소되고, 제4 캐시 풀(P3)에 할당된 주 메모리의 주소 범위가 확대될 수 있다. 제2 캐시 풀 테이블(520)에 도시된 바와 같이, 제1 캐시 풀(P0)에서 제거된 주소 범위(addr#5001 ~ addr#10000)가 제4 캐시 풀(P3)에 추가적으로 할당되어, 제4 캐시 풀(P3)에는 비선형적인 주소 범위, 즉, addr#5001에서부터 addr#10000까지의 제1 주소 범위 및 addr#30001에서부터 addr#40000까지의 제2 주소 범위가 할당될 수 있다.
그 후, t2 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제3 캐시 풀 테이블(530)에 예시된 바와 같이 제2 캐시 풀(P1)에 할당된 주 메모리의 주소 범위가 축소되고, 제3 캐시 풀(P2)에 할당된 주 메모리의 주소 범위가 확대될 수 있다.
도 6은 본 개시의 일 실시예에 따른, 캐시 풀과 연관된 주소 범위와 캐시 할당 용량이 변경되는 일 예시를 나타내는 도면이다. 도 6에서는 각 캐시 풀에 주 메모리의 주소 범위 및 캐시 메모리의 용량(즉, 캐시 메모리의 저장 영역)이 할당되는 것으로 예시되어 있다.
제1 캐시 풀 테이블(610)에 포함된 각각의 캐시 풀(P0 내지 P3)에는 주 메모리의 주소 범위 및 캐시 메모리의 용량이 할당될 수 있다. 제1 캐시 풀 테이블(610)에서는 동일한 주 메모리의 주소 범위와 동일한 용량(1Mbyte)의 캐시 메모리가 각각의 캐시 풀(P0 내지 P3)에 할당된 것으로 예시되어 있다.
t1 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제2 캐시 풀 테이블(620)에 예시된 바와 같이 적어도 하나에 캐시 풀에 할당된 주 메모리의 주소와 캐시 메모리 용량이 조정될 수 있다. 도 6의 제2 캐시 풀 테이블(620)에서는, 제1 캐시 풀(P0)에 할당된 주 메모리의 주소 범위가 축소되고, 제2 캐시 풀(P1)에 할당된 주 메모리의 주소 범위는 확대된 것으로 예시되어 있다. 추가적으로, 제1 캐시 풀(P0)에 할당된 캐시 메모리 용량이 축소되고, 제2 캐시 풀(P2)에 할당된 주 메모리의 캐시 메모리 용량이 확대된 것으로 예시되어 있다.
일 실시예에 따르면, 할당된 주소 범위에 비례하여 캐시 메모리 용량이 캐시 풀에 할당될 수 있다. 이 경우, 특정 캐시 풀에 주소 범위가 변동되면, 변동된 주소 범위에 비례하여 캐시 메모리 용량이 변동될 수 있다. 대안적으로, 캐시 풀에 할당되는 주소 범위와 관계없이 캐시 메모리 용량은 독립적으로 할당될 수 있으며, 또한 적응적으로 조정될 수 있다.
t2 주기 동안에 수집된 캐시 메모리에 대한 모니터링 정보에 기초하여, 제3 캐시 풀 테이블(630)에 예시된 바와 같이 제3 캐시 풀(P2)에 할당된 주 메모리의 주소 범위와 캐시 메모리 용량이 축소되고, 제4 캐시 풀(P3)에 할당된 주 메모리의 주소 범위와 캐시 메모리 용량이 확대될 수 있다.
상술한 바와 같이, 캐시 메모리에 대한 모니터링 정보에 기초하여, 각 캐시 풀과 연관된 캐시 영역이 적응적으로 조정될 수 있다.
도 7 내지 도 9를 참조하여, 본 개시에 적용되는 기계학습 모델에 대해서 설명하기로 한다.
도 7은 본 개시의 일 실시예에 따른, 기계학습 모델(700)이 학습되는 방법을 설명하기 위한 도면이다. 도 7은 지도 학습에 대한 일 예시일 수 있다. 먼저, 복수의 학습용 데이터와 복수의 레퍼런스 데이터를 포함하는 트레이닝셋(training set)이 생성될 수 있다. 레퍼런스 데이터는 학습용 데이터의 정답 값(ground truth)으로 이용될 수 있다. 여기서 레퍼런스 데이터에는 작업부하(자료구조)별 메모리 액세스 패턴이 포함될 수 있으며, 메모리 액세스 패턴에는 주 메모리에 대한 주소 범위가 포함될 수 있다. 또한, 학습용 데이터는 모니터링 정보를 포함할 수 있다. 작업부하는 특정 자료구조와 연관된 작업부하일 수 있으며, 하나의 작업부하는 하나의 캐시 풀과 연관될 수 있다.
트레이닝셋에 포함된 학습용 데이터와 레퍼런스 데이터는 캐시 메모리에 대한 테스트 데이터에 기초하여 생성될 수 있다. 가령, 작업부하 개수에 기초하여 캐시 메모리를 복수의 캐시 풀로 분할한 상태에서, 애플리케이션이 실행되어 각 캐시 풀에서 발생한 캐시 히트 레이트가 측정될 수 있다. 또한, 캐시 메모리에 대한 테스트 과정에서, 복수의 캐시 풀에 할당된 캐시 영역이 변동되어, 캐시 풀별 캐시 히트 레이트가 측정될 수 있다. 캐시 풀에 할당된 캐시 영역의 변동 추이와 캐시 히트 레이트 변동 추이에 기초하여, 복수의 학습용 데이터와 연관된 복수의 레퍼런스 데이터가 생성될 수 있다.
도 7에 예시된 바와 같이, 학습용 데이터(710)가 기계학습 모델(700)에 입력되고, 기계학습 모델(700)은 학습용 데이터(710)에 기초하여 출력 데이터(720)를 출력할 수 있다. 출력 데이터(720)에는 작업부하별 메모리 액세스 패턴이 포함될 수 있다. 학습용 데이터(710)와 연관된 레퍼런스 데이터(730)와 출력 데이터(720) 간의 손실(loss) 값이 산출될 수 있다. 손실 값을 산출하기 위한 다양한 함수가 이용되어, 레퍼런스 데이터(730)와 출력 데이터(720) 간의 손실 값이 산출될 수 있다. 다른 예로서, 레퍼런스 데이터(730)에 포함된 작업부하별 메모리 액세스 패턴과 출력 데이터(720)에 포함된 작업부하별 메모리 액세스 패턴 간의 일치율이 손실 값으로 산출될 수 있다. 손실 값이 기계학습 모델(700)에 반영(feedback)되어, 기계학습 모델(700)에 포함된 적어도 하나의 노드에 대한 가중치가 조정될 수 있다.
트레이닝 셋에 포함된 개수만큼의 학습용 데이터가 순차적으로 기계학습 모델(700)에 입력되어, 기계학습 모델(700)이 반복적으로 학습될 수 있다. 또한, 이미 학습된 학습용 데이터가 다시 기계학습 모델(700)에 입력되어, 기계학습 모델(700)이 동일한 학습용 데이터에 기초하여 반복적으로 학습될 수 있다. 학습이 반복적으로 수행되면, 기계학습 모델(700)에 포함된 적어도 하나의 노드에 대한 가중치가 최적의 값으로 수렴될 수 있다.
도 8은 본 개시의 일 실시예에 따른, 기계학습 모델(800)을 통해서 출력되는 메모리 액세스 패턴(820)이 출력되는 방법을 예시하는 도면이다. 도 8에 예시된 기계학습 모델(800)은 일정 횟수 이상으로 반복적으로 학습된 모델일 수 있다. 도 8에 예시된 바와 같이, 모니터링 정보(810)가 기계학습 모델(800)에 입력되고, 기계학습 모델(800)은 모니터링 정보(810)에 기초하여 작업부하별 메모리 액세스 패턴(820)을 출력할 수 있다. 메모리 액세스 패턴(820)의 예시는 도 10에 도시되어 있다. 제2 프로세서는 작업부하별 메모리 액세스 패턴(820)에 기초하여, 적어도 하나의 캐시 풀과 연관된 캐시 영역을 조정할지 여부를 결정할 수 있다.
기계학습 모델(800)과 관련된 컴퓨터 프로그램은 주 메모리, 캐시 메모리 또는 펌웨어 중 적어도 하나에 로드될 수 있다. 가령, 기계학습 모델(800)과 연관된 컴퓨터 프로그램이 보조 프로세서(예를 들어, 도 2의 제2 프로세서(230))에 포함된 펌웨어에 저장될 수 있다. 이 경우, 펌웨어에 저장된 컴퓨터 프로그램에 기초하여, 기계학습 모델(800)에 기초한 알고리즘이 수행될 수 있다. 다른 예로서, 기계학습 모델(800)과 연관된 컴퓨터 프로그램이 스토리지에 저장된 후, 스토리지에 저장된 컴퓨터 프로그램이 주 메모리에 로드되고, 제2 프로세서 및/또는 제1 프로세서에 의해서 주 메모리에 로드된 컴퓨터 프로그램에 기초하여 기계학습 모델(800)이 동작될 수 있다.
도 9는 본 개시의 일 실시예에 따른 인공신경망 모델(900)을 나타내는 예시도이다. 인공신경망 모델(900)은, 기계학습 모델의 일 예로서, 기계학습(Machine Learning) 기술과 인지과학에서, 생물학적 신경망의 구조에 기초하여 구현된 통계학적 학습 알고리즘 또는 그 알고리즘을 실행하는 구조일 수 있다.
일 실시예에 따르면, 인공신경망 모델(900)은, 생물학적 신경망에서와 같이 시냅스의 결합으로 네트워크를 형성한 인공 뉴런인 노드(Node)들이 시냅스의 가중치를 반복적으로 조정하여, 특정 입력에 대응한 올바른 출력과 추론된 출력 사이의 오차가 감소되도록 학습함으로써, 문제 해결 능력을 가지는 기계학습 모델을 나타낼 수 있다. 예를 들어, 인공신경망 모델(900)은 기계학습, 딥러닝 등의 인공지능 학습법에 사용되는 임의의 확률 모델, 뉴럴 네트워크 모델 등을 포함할 수 있다.
일 실시예에 따르면, 인공신경망 모델(900)은 캐시 메모리에 대한 모니터링 정보를 이용하여, 캐시 히트 레이트가 높아지는 작업부하별 메모리 액세스 패턴이 추론되도록 구성된 인공신경망 모델을 포함할 수 있다.
인공신경망 모델(900)은 다층의 노드들과 이들 사이의 연결로 구성된 다층 퍼셉트론(MLP: multilayer perceptron)으로 구현될 수 있다. 본 실시예에 따른 인공신경망 모델(900)은 MLP를 포함하는 다양한 인공신경망 모델 구조들 중의 하나를 이용하여 구현될 수 있다. 도 9에 도시된 바와 같이, 인공신경망 모델(900)은, 외부로부터 입력 신호 또는 데이터(910)를 수신하는 입력층(920), 입력 데이터에 대응한 출력 신호 또는 데이터(950)를 출력하는 출력층(940), 입력층(920)과 출력층(940) 사이에 위치하며 입력층(920)으로부터 신호를 받아 특성을 추출하여 출력층(940)으로 전달하는 n개(여기서, n은 양의 정수)의 은닉층(930_1 내지 930_n)으로 구성될 수 있다. 여기서, 출력층(940)은 은닉층(930_1 내지 930_n)으로부터 신호를 받아 외부로 데이터를 출력할 수 있다.
인공신경망 모델(900)의 학습 방법에는, 교사 신호(정답)의 입력에 의해서 문제의 해결에 최적화되도록 학습하는 지도 학습(Supervised Learning) 방법과, 교사 신호를 필요로 하지 않는 비지도 학습(Unsupervised Learning) 방법이 있다. 일 실시예에서, 인공신경망 모델(900)은 작업부하별 메모리 액세스 패턴을 추론하도록 지도 학습 및/또는 비지도 학습될 수 있다. 이렇게 학습된 인공신경망 모델(900)과 연관된 컴퓨터 프로그램은 컴퓨팅 장치에 저장될 수 있다.
이와 같이, 인공신경망 모델(900)의 입력층(920)과 출력층(940)에 복수의 입력 데이터와 대응되는 복수의 출력 데이터가 각각 매칭되고, 입력층(920), 은닉층(930_1 내지 930_n) 및 출력층(940)에 포함된 노드들 사이의 시냅스 값이 조정됨으로써, 특정 입력에 대응한 올바른 출력이 추출될 수 있도록 학습될 수 있다. 이러한 학습 과정을 통해, 인공신경망 모델(900)의 입력 데이터에 숨겨져 있는 특성이 파악될 수 있고, 입력 데이터에 기초하여 계산된 출력 데이터와 목표 출력 간의 오차가 줄어들도록 인공신경망 모델(900)의 노드들 사이의 시냅스 값(또는 가중치)이 조정될 수 있다. 이렇게 학습된 인공신경망 모델(900)은 입력된 데이터에 응답하여, 캐시 히트 레이트가 높아지게 하는 작업부하별 액세스 패턴을 출력할 수 있다.
도 10은 본 개시의 일 실시예에 따른, 작업부하별 메모리 액세스 패턴(1000)을 예시하는 도면이다. 도 10에서는 각 작업부하가 특정 자료구조와 연관된 작업부하인 것으로 예시되어 있다. 도 10과 같은 작업부하별 메모리 액세스 패턴(1000)은 기계학습 모델로부터 획득될 수 있다. 다른 예로서, 작업부하별 메모리 액세스 패턴(1000)은 군집화 알고리즘 등에 기초하여 획득될 수 있다.
도 10의 도면에서 X축은 주 메모리의 주소 범위와 관련되고, Y축은 액세스 빈도/확률과 관련될 수 있다. 도시된 예에서는, 제2 작업부하(stack)에 포함된 특정 메모리 주소가 가장 높은 빈도로 접근되었으나, 제2 작업부하(stack)에 포함된 주소 범위의 폭이 가장 좁음을 알 수 있다. 또한, 도 10을 참조하면, 제3 부하(Array)와 관련된 주소 범위의 폭이 가장 넓음을 알 수 있다.
일 실시예에서, 제1 프로세서 및/또는 제2 프로세서는 추정된 메모리 액세스 패턴(1000)에 포함된 주소 범위에 상응하도록, 각 캐시 풀(P0 내지 P2)과 관련된 적어도 하나의 캐시 영역을 조정할 수 있다. 도시된 예에서, 추정된 메모리 액세스 패턴(1000)에 기초하여, 보조 프로세서는 제1 자료구조(Queue)와 연관된 제1 캐시 풀(P0)에 주 메모리의 addr_a-addr_b 범위를 할당할 수 있다. 유사하게, 보조 프로세서는 제2 자료구조(Stack)와 연관된 제2 캐시 풀(P1)에 주 메모리의 addr_b-addr_c를 할당하고, 제3 자료구조(Array)와 연관된 제3 캐시 풀(P2)에 주 메모리의 addr_c-addr_d를 할당할 수 있다. 추가적으로 또는 대안적으로, 프로세서는 메모리 액세스 패턴(1000)에 기초하여 각 풀에 할당된 캐시 메모리 용량을 조정할 수 있다.
이와 같은 구성에 의해, 서로 상이한 접근 확률과 액세스 패턴을 가지는 각 자료구조들을 분리함으로써, 복수의 캐시 풀은 서로를 간섭하지 않으면서 캐시 히트 레이트를 극대화할 수 있다.
도 11은 본 개시의 일 실시예에 따른, 적응적 캐시 풀 관리 방법(1100)을 설명하기 위한 흐름도이다. 도 11에 도시된 방법은, 본 개시의 목적을 달성하기 위한 일 실시예일 뿐이며, 필요에 따라 일부 단계가 추가되거나 삭제될 수 있음은 물론이다. 또한, 도 11에 도시된 방법은, 컴퓨터 장치에 포함된 적어도 하나의 프로세서(예를 들어, 보조 프로세서)에 의해서 수행될 수 있다. 도 11에 따른 방법(1100)은 주기적 또는 비주기적으로 반복적으로 수행될 수 있다. 주기적으로 수행되는 경우, 예를 들어, 수초 또는 수십초 주기로 수행될 수 있다. 특정 예시에서, 캐시 히트 레이트가 미리 정해진 임계값 이하가 되는 경우, 메모리 액세스 패턴에 기초한 캐시 풀 조정이 바로 수행될 수 있다.
프로세서는 복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신할 수 있다(S1110). 여기서, 모니터링 정보는 복수의 캐시 풀 각각과 연관된 주소로의 접근 로그 또는 캐시 히트 레이트 중 적어도 하나를 포함할 수 있다.
그 후, 프로세서는 모니터링 정보에 기초하여, 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정할 수 있다(S1120). 일 실시예에 따르면, 프로세서는 모니터링 정보에 기초하여, 복수의 작업부하 각각에 대한 메모리 액세스 패턴을 추정하고, 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정할 수 있다. 예컨대, 복수의 작업부하 각각에 대한 메모리 액세스 패턴은 모니터링 정보 중 적어도 일부를 기계학습 모델에 입력함으로써 추정될 수 있다. 다른 예로서, 프로세서는 모니터링 정보 중 적어도 일부에 기초하여 복수의 작업부하 각각에 대한 주 메모리 주소별 액세스 확률 또는 빈도를 추정할 수 있다.
일 실시예에 따르면, 프로세서는 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경될 타깃 캐시 풀을 결정하고, 결정된 타깃 캐시 풀과 연관된 주 메모리 주소를 변경할 수 있다. 추가적으로 또는 대안적으로, 프로세서는 추정된 복수의 작업부하 각각에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경되는 타깃 캐시 풀을 결정하고, 결정된 타깃 캐시 풀에 할당된 캐시 메모리 용량을 변경할 수 있다.
일 실시예에 따르면, 복수의 작업부하는 서로 상이한 자료구조와 연관된 작업부하일 수 있다. 예컨대, 서로 상이한 자료 구조가 서로 상이한 캐시 풀과 연관되도록 복수의 캐시 풀과 연관된 캐시 영역이 조정될 수 있다.
일 실시예에 따르면, 캐시 메모리에 대한 모니터링 정보는 주기적 또는 비주기적으로 수신되고, 복수의 캐시 풀과 연관된 캐시 영역은 수신되는 모니터링 정보를 이용하여 주기적 또는 비주기적으로 조정될 수 있다.
일 실시예에 따르면, 프로세서는 실행 요청된 애플리케이션의 유형(type)을 획득하고, 획득된 애플리케이션의 유형에 기초하여 캐시 메모리를 복수의 캐시 풀로 분할할 수 있다. 이를 위해, 애플리케이션 유형별 캐시 풀 정보가 컴퓨팅 장치에 저장될 수 있다. 캐시 풀 정보에는 캐시 풀별로 할당되는 주 메모리의 주소 및/또는 캐시 메모리의 용량이 포함될 수 있다. 예를 들어, 제1 애플리케이션 유형과 연관된 제1 캐시 풀 정보가 컴퓨팅 장치에 저장되고, 제2 애플리케이션 유형과 연관된 제2 캐시 풀 정보가 컴퓨팅 장치에 저장될 수 있다. 프로세서는 애플리케이션의 실행 요청이 감지되면, 애플리케이션의 유형(type)을 획득한 후, 획득된 애플리케이션의 유형과 연관된 캐시 풀 정보를 추출할 수 있다. 그 후, 프로세서는 추출한 캐시 풀 정보에 포함된 복수의 캐시 풀 각각의 주 메모리의 주소 범위 및/또는 캐시 메모리의 용량에 상응하도록, 캐시 메모리를 복수의 캐시 풀로 분할할 수 있다.
상술한 흐름도 및 상술한 설명은 일 예시일 뿐이며, 일부 실시예에서는 다르게 구현될 수 있다. 예를 들어, 일부 실시예에서는 각 단계의 순서가 바뀌거나, 일부 단계가 반복 수행되거나, 일부 단계가 생략되거나, 일부 단계가 추가될 수 있다.
상술한 방법은 컴퓨터에서 실행하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램으로 제공될 수 있다. 매체는 컴퓨터로 실행 가능한 프로그램을 계속 저장하거나, 실행 또는 다운로드를 위해 임시 저장하는 것일수도 있다. 또한, 매체는 단일 또는 수개 하드웨어가 결합된 형태의 다양한 기록 수단 또는 저장수단일 수 있는데, 어떤 컴퓨터 시스템에 직접 접속되는 매체에 한정되지 않고, 네트워크 상에 분산 존재하는 것일 수도 있다. 매체의 예시로는, 하드 디스크, 플로피 디스크 및 자기 테이프와 같은 자기 매체, CD-ROM 및 DVD 와 같은 광기록 매체, 플롭티컬 디스크(floptical disk)와 같은 자기-광 매체(magneto optical medium), 및 ROM, RAM, 플래시 메모리 등을 포함하여 프로그램 명령어가 저장되도록 구성된 것이 있을 수 있다. 또한, 다른 매체의 예시로, 애플리케이션을 유통하는 앱 스토어나 기타 다양한 소프트웨어를 공급 내지 유통하는 사이트, 서버 등에서 관리하는 기록매체 내지 저장매체도 들 수 있다.
본 개시의 방법, 동작 또는 기법들은 다양한 수단에 의해 구현될 수도 있다. 예를 들어, 이러한 기법들은 하드웨어, 펌웨어, 소프트웨어, 또는 이들의 조합으로 구현될 수도 있다. 본원의 개시와 연계하여 설명된 다양한 예시적인 논리적 블록들, 모듈들, 회로들, 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 양자의 조합들로 구현될 수도 있음을 통상의 기술자들은 이해할 것이다. 하드웨어 및 소프트웨어의 이러한 상호 대체를 명확하게 설명하기 위해, 다양한 예시적인 구성요소들, 블록들, 모듈들, 회로들, 및 단계들이 그들의 기능적 관점에서 일반적으로 위에서 설명되었다. 그러한 기능이 하드웨어로서 구현되는지 또는 소프트웨어로서 구현되는 지의 여부는, 특정 애플리케이션 및 전체 시스템에 부과되는 설계 요구사항들에 따라 달라진다. 통상의 기술자들은 각각의 특정 애플리케이션을 위해 다양한 방식들로 설명된 기능을 구현할 수도 있으나, 그러한 구현들은 본 개시의 범위로부터 벗어나게 하는 것으로 해석되어서는 안된다.
하드웨어 구현에서, 기법들을 수행하는 데 이용되는 프로세싱 유닛들은, 하나 이상의 ASIC들, DSP들, 디지털 신호 프로세싱 디바이스들(digital signal processing devices; DSPD들), 프로그램가능 논리 디바이스들(programmable logic devices; PLD들), 필드 프로그램가능 게이트 어레이들(field programmable gate arrays; FPGA들), 프로세서들, 제어기들, 마이크로제어기들, 마이크로프로세서들, 전자 디바이스들, 본 개시에 설명된 기능들을 수행하도록 설계된 다른 전자 유닛들, 컴퓨터, 또는 이들의 조합 내에서 구현될 수도 있다.
따라서, 본 개시와 연계하여 설명된 다양한 예시적인 논리 블록들, 모듈들, 및 회로들은 범용 프로세서, DSP, ASIC, FPGA나 다른 프로그램 가능 논리 디바이스, 이산 게이트나 트랜지스터 로직, 이산 하드웨어 컴포넌트들, 또는 본원에 설명된 기능들을 수행하도록 설계된 것들의 임의의 조합으로 구현되거나 수행될 수도 있다. 범용 프로세서는 마이크로프로세서일 수도 있지만, 대안으로, 프로세서는 임의의 종래의 프로세서, 제어기, 마이크로제어기, 또는 상태 머신일 수도 있다. 프로세서는 또한, 컴퓨팅 디바이스들의 조합, 예를 들면, DSP와 마이크로프로세서, 복수의 마이크로프로세서들, DSP 코어와 연계한 하나 이상의 마이크로프로세서들, 또는 임의의 다른 구성의 조합으로서 구현될 수도 있다.
펌웨어 및/또는 소프트웨어 구현에 있어서, 기법들은 랜덤 액세스 메모리(random access memory; RAM), 판독 전용 메모리(read-only memory; ROM), 비휘발성 RAM(non-volatile random access memory; NVRAM), PROM(programmable read-only memory), EPROM(erasable programmable read-only memory), EEPROM(electrically erasable PROM), 플래시 메모리, 컴팩트 디스크(compact disc; CD), 자기 또는 마킹 데이터 스토리지 디바이스 등과 같은 컴퓨터 판독가능 매체 상에 저장된 명령들로서 구현될 수도 있다. 명령들은 하나 이상의 프로세서들에 의해 실행 가능할 수도 있고, 프로세서(들)로 하여금 본 개시에 설명된 기능의 특정 양태들을 수행하게 할 수도 있다.
소프트웨어로 구현되는 경우, 상술된 기법들은 하나 이상의 명령들 또는 코드로서 컴퓨터 판독 가능한 매체 상에 저장되거나 또는 컴퓨터 판독 가능한 매체를 통해 전송될 수도 있다. 컴퓨터 판독가능 매체들은 한 장소에서 다른 장소로 컴퓨터 프로그램의 전송을 용이하게 하는 임의의 매체를 포함하여 컴퓨터 저장 매체들 및 통신 매체들 양자를 포함한다. 저장 매체들은 컴퓨터에 의해 액세스될 수 있는 임의의 이용 가능한 매체들일 수도 있다. 비제한적인 예로서, 이러한 컴퓨터 판독가능 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 스토리지, 자기 디스크 스토리지 또는 다른 자기 스토리지 디바이스들, 또는 소망의 프로그램 코드를 명령들 또는 데이터 구조들의 형태로 이송 또는 저장하기 위해 사용될 수 있으며 컴퓨터에 의해 액세스될 수 있는 임의의 다른 매체를 포함할 수 있다. 또한, 임의의 접속이 컴퓨터 판독가능 매체로 적절히 칭해진다.
예를 들어, 소프트웨어가 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선 (DSL), 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들을 사용하여 웹사이트, 서버, 또는 다른 원격 소스로부터 전송되면, 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선, 또는 적외선, 무선, 및 마이크로파와 같은 무선 기술들은 매체의 정의 내에 포함된다. 본원에서 사용된 디스크(disk) 와 디스크(disc)는, CD, 레이저 디스크, 광 디스크, DVD(digital versatile disc), 플로피디스크, 및 블루레이 디스크를 포함하며, 여기서 디스크들(disks)은 보통 자기적으로 데이터를 재생하고, 반면 디스크들(discs)은 레이저를 이용하여 광학적으로 데이터를 재생한다. 위의 조합들도 컴퓨터 판독가능 매체들의 범위 내에 포함되어야 한다.
소프트웨어 모듈은, RAM 메모리, 플래시 메모리, ROM 메모리, EPROM 메모리, EEPROM 메모리, 레지스터들, 하드 디스크, 이동식 디스크, CD-ROM, 또는 공지된 임의의 다른 형태의 저장 매체 내에 상주할 수도 있다. 예시적인 저장 매체는, 프로세가 저장 매체로부터 정보를 판독하거나 저장 매체에 정보를 기록할 수 있도록, 프로세서에 연결될 수 있다. 대안으로, 저장 매체는 프로세서에 통합될 수도 있다. 프로세서와 저장 매체는 ASIC 내에 존재할 수도 있다. ASIC은 유저 단말 내에 존재할 수도 있다. 대안으로, 프로세서와 저장 매체는 유저 단말에서 개별 구성요소들로서 존재할 수도 있다.
이상 설명된 실시예들이 하나 이상의 독립형 컴퓨터 시스템에서 현재 개시된 주제의 양태들을 활용하는 것으로 기술되었으나, 본 개시는 이에 한정되지 않고, 네트워크나 분산 컴퓨팅 환경과 같은 임의의 컴퓨팅 환경과 연계하여 구현될 수도 있다. 또 나아가, 본 개시에서 주제의 양상들은 복수의 프로세싱 칩들이나 장치들에서 구현될 수도 있고, 스토리지는 복수의 장치들에 걸쳐 유사하게 영향을 받게 될 수도 있다. 이러한 장치들은 PC들, 네트워크 서버들, 및 휴대용 장치들을 포함할 수도 있다.
본 명세서에서는 본 개시가 일부 실시예들과 관련하여 설명되었지만, 본 개시의 발명이 속하는 기술분야의 통상의 기술자가 이해할 수 있는 본 개시의 범위를 벗어나지 않는 범위에서 다양한 변형 및 변경이 이루어질 수 있다. 또한, 그러한 변형 및 변경은 본 명세서에 첨부된 특허청구의 범위 내에 속하는 것으로 생각되어야 한다.
200 : 컴퓨팅 장치
210 : 버스
220, 310 : 제1 프로세서
230, 330 : 제2 프로세서
240 : 주 메모리
250, 320 : 캐시 메모리
260 : 컴퓨터 프로그램
210 : 버스
220, 310 : 제1 프로세서
230, 330 : 제2 프로세서
240 : 주 메모리
250, 320 : 캐시 메모리
260 : 컴퓨터 프로그램
Claims (13)
- 프로세서에 의해서 수행되는 적응적(adaptive) 캐시 풀(pool) 관리 방법에 있어서,
복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신하는 단계; 및
상기 모니터링 정보에 기초하여, 상기 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역(cache region)을 조정하는 단계
를 포함하고,
상기 복수의 캐시 풀 각각에는 서로 상이한 작업부하(workload)가 할당되고,
각 작업부하는 서로 상이한 자료구조와 연관되고,
상기 캐시 영역을 조정하는 단계는,
상기 모니터링 정보에 기초하여, 서로 상이한 자료구조와 연관된 각 작업부하에 대한 메모리 액세스 패턴을 추정하는 단계; 및
상기 추정된 각 작업부하에 대한 메모리 액세스 패턴에 기초하여, 상기 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정하는 단계
를 포함하는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 모니터링 정보는 상기 복수의 캐시 풀 각각과 연관된 주소로의 접근 로그(log) 또는 캐시 히트 레이트(cache hit-rate) 중 적어도 하나를 포함하는, 적응적 캐시 풀 관리 방법.
- 삭제
- 제1항에 있어서,
상기 각 작업부하에 대한 메모리 액세스 패턴은 상기 모니터링 정보 중 적어도 일부를 기계학습 모델에 입력함으로써 추정되는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 메모리 액세스 패턴을 추정하는 단계는,
상기 모니터링 정보 중 적어도 일부에 기초하여 각 작업부하에 대한 주 메모리 주소별 액세스 확률 또는 빈도를 추정하는 단계
를 포함하는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 캐시 영역을 조정하는 단계는,
상기 추정된 각 작업부하에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경될 타깃 캐시 풀을 결정하는 단계; 및
상기 결정된 타깃 캐시 풀과 연관된 주 메모리 주소를 변경하는 단계
를 포함하는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 캐시 영역을 조정하는 단계는,
상기 추정된 각 작업부하에 대한 메모리 액세스 패턴에 기초하여, 캐시 영역이 변경되는 타깃 캐시 풀을 결정하는 단계; 및
상기 결정된 타깃 캐시 풀에 할당된 캐시 메모리 용량을 변경하는 단계
를 포함하는, 적응적 캐시 풀 관리 방법.
- 삭제
- 제1항에 있어서,
상기 서로 상이한 자료 구조가 서로 상이한 캐시 풀과 연관되도록 상기 복수의 캐시 풀과 연관된 캐시 영역이 조정되는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 캐시 메모리에 대한 모니터링 정보는 주기적 또는 비주기적으로 수신되고,
상기 복수의 캐시 풀과 연관된 캐시 영역은 수신되는 모니터링 정보를 이용하여 주기적 또는 비주기적으로 조정되는, 적응적 캐시 풀 관리 방법.
- 제1항에 있어서,
상기 모니터링 정보를 수신하는 단계 이전에,
실행 요청된 애플리케이션의 유형을 획득하는 단계; 및
상기 애플리케이션의 유형에 기초하여, 상기 캐시 메모리를 상기 복수의 캐시 풀로 분할하는 단계
를 더 포함하는, 적응적 캐시 풀 관리 방법.
- 제1항, 제2항, 제4항 내지 제7항 및 제9항 내지 제11항 중 어느 한 항에 따른 방법을 컴퓨터에서 실행하기 위해 컴퓨터 판독 가능한 기록 매체에 저장된 컴퓨터 프로그램.
- 컴퓨팅 장치로서,
캐시 메모리; 및
상기 캐시 메모리와 연결되고, 상기 캐시 메모리를 제어하기 위한 컴퓨터 판독 가능한 적어도 하나의 프로그램을 실행하도록 구성된 프로세서
를 포함하고,
상기 적어도 하나의 프로그램은,
복수의 캐시 풀로 분할된 캐시 메모리에 대한 모니터링 정보를 수신하고,
상기 모니터링 정보에 기초하여, 상기 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정하기 위한 명령어들을 포함하고,
상기 복수의 캐시 풀 각각에는 서로 상이한 작업부하가 할당되고,
각 작업부하는 서로 상이한 자료구조와 연관되고,
상기 캐시 영역을 조정하는 것은,
상기 모니터링 정보에 기초하여, 서로 상이한 자료구조와 연관된 각 작업부하에 대한 메모리 액세스 패턴을 추정하고,
상기 추정된 각 작업부하에 대한 메모리 액세스 패턴에 기초하여, 상기 복수의 캐시 풀 중 적어도 하나와 연관된 캐시 영역을 조정하는 것
을 포함하는, 컴퓨팅 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230003461A KR102561809B1 (ko) | 2023-01-10 | 2023-01-10 | 적응적 캐시 풀 관리 방법 및 장치 |
| US18/504,966 US12007893B1 (en) | 2023-01-10 | 2023-11-08 | Method and apparatus for adaptively managing cache pool |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020230003461A KR102561809B1 (ko) | 2023-01-10 | 2023-01-10 | 적응적 캐시 풀 관리 방법 및 장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR102561809B1 true KR102561809B1 (ko) | 2023-07-31 |
Family
ID=87458312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020230003461A KR102561809B1 (ko) | 2023-01-10 | 2023-01-10 | 적응적 캐시 풀 관리 방법 및 장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US12007893B1 (ko) |
| KR (1) | KR102561809B1 (ko) |
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-
2023
- 2023-01-10 KR KR1020230003461A patent/KR102561809B1/ko active IP Right Grant
- 2023-11-08 US US18/504,966 patent/US12007893B1/en active Active
Patent Citations (2)
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| Publication number | Publication date |
|---|---|
| US12007893B1 (en) | 2024-06-11 |
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