KR102552037B1 - 게이트 회로, 디스플레이 패널 및 디스플레이 장치 - Google Patents

게이트 회로, 디스플레이 패널 및 디스플레이 장치 Download PDF

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Abstract

본 발명의 실시예들은, 게이트 회로, 디스플레이 패널 및 장치에 관한 것으로서, 클럭 신호 라인과 직접 연결된 캐리 박막 트랜지스터의 드레인 전극과 게이트 전극 간의 거리를 증가시켜줌으로써, 정전기 내성이 강화된 캐리 박막 트랜지스터와 이를 포함하는 게이트 회로를 제공할 수 있다. 또한, 캐리 박막 트랜지스터에 비해 정전기 내성이 상대적으로 강한 박막 트랜지스터는 소스/드레인 전극과 채널 간 간격을 대칭적으로 설계함으로써, 설계 면적을 최적화하며 정전기 내성이 강화된 게이트 회로와, 이를 포함하는 디스플레이 패널 및 장치를 제공할 수 있다.

Description

게이트 회로, 디스플레이 패널 및 디스플레이 장치{GATE CIRCUIT, DISPLAY PANEL AND DISPLAY DEVICE}
본 발명의 실시예들은, 게이트 회로, 디스플레이 패널 및 디스플레이 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하는 디스플레이 장치에 대한 요구가 증가하고 있으며, 액정 디스플레이 장치, 유기발광 디스플레이 장치 등과 같은 다양한 유형의 디스플레이 장치가 활용되고 있다.
이러한 디스플레이 장치는, 다수의 게이트 라인, 다수의 데이터 라인 및 다수의 서브픽셀이 배치된 디스플레이 패널과, 다수의 게이트 라인을 구동하는 게이트 구동 회로와, 다수의 데이터 라인을 구동하는 데이터 구동 회로와, 게이트 구동 회로 및 데이터 구동 회로를 제어하는 컨트롤러를 포함할 수 있다.
그리고, 디스플레이 장치는, 게이트 라인과 데이터 라인을 구동하여 각각의 서브픽셀이 영상 데이터에 대응하는 밝기를 나타내도록 함으로써 이미지를 표시할 수 있다.
여기서, 게이트 라인, 데이터 라인 등을 구동하는 게이트 구동 회로와 데이터 구동 회로 등과 같은 구동 회로는, 제작 공정 중 발생하거나 외부로부터 유입된 정전기에 의해 손상될 수 있다.
따라서, 이러한 정전기에 의한 구동 회로의 손상으로 인해 디스플레이 장치가 정상적으로 구동되지 못하고, 불량이 발생할 수 있는 문제점이 존재한다.
본 발명의 실시예들의 목적은, 디스플레이 장치에 포함된 구동 회로의 정전기 내성을 강화시켜 정전기로 인한 구동 회로의 손상을 방지할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 디스플레이 패널의 외곽 영역에 배치된 신호 라인을 통해 인입되는 정전기로 인한 구동 회로의 손상을 방지할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
본 발명의 실시예들의 목적은, 디스플레이 장치에 포함된 구동 회로의 정전기 내성을 강화시키면서, 구동 회로의 설계 면적의 증가를 최소화할 수 있는 디스플레이 패널 및 장치를 제공하는 데 있다.
일 측면에서, 본 발명의 실시예들은, 디스플레이 패널에 배치된 다수의 게이트 라인과, 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하는 디스플레이 장치를 제공한다.
이러한 디스플레이 장치에서, 다수의 게이트 회로 각각은, 다수의 클럭 신호 라인 중 제1 클럭 신호 라인과 연결된 제1 박막 트랜지스터와, 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 연결된 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터의 제1 드레인/소스 전극과 제1 게이트 전극 간의 제1 거리와 제1 게이트 전극과 제1 소스/드레인 전극 간의 제2 거리의 비는, 제2 박막 트랜지스터의 제2 드레인/소스 전극과 제2 게이트 전극 간의 제3 거리와 제2 게이트 전극과 제2 소스/드레인 전극 간의 제4 거리의 비와 상이할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 액티브 영역에 배치된 다수의 게이트 라인과, 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로와, 논-액티브 영역에 배치되고 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하는 디스플레이 패널을 제공한다.
이러한 디스플레이 패널에서, 다수의 게이트 회로 각각은, 다수의 클럭 신호 라인 중 제1 클럭 신호 라인과 연결된 제1 박막 트랜지스터와, 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 연결된 제2 박막 트랜지스터를 포함할 수 있다. 그리고, 제1 박막 트랜지스터의 제1 드레인/소스 전극과 제1 게이트 전극 간의 제1 거리와 제1 게이트 전극과 제1 소스/드레인 전극 간의 제2 거리의 비는, 제2 박막 트랜지스터의 제2 드레인/소스 전극과 제2 게이트 전극 간의 제3 거리와 제2 게이트 전극과 제2 소스/드레인 전극 간의 제4 거리의 비와 상이할 수 있다.
다른 측면에서, 본 발명의 실시예들은, 제1 클럭 신호 라인과 캐리 신호 전송 라인 사이에 전기적으로 연결된 제1 캐리 박막 트랜지스터와, 캐리 신호 전송 라인과 저전위 전압 라인 사이에 전기적으로 연결된 제2 캐리 박막 트랜지스터와, 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 게이트 라인 사이에 전기적으로 연결된 제1 스캔 박막 트랜지스터와, 게이트 라인과 저전위 전압 라인 사이에 전기적으로 연결된 제2 스캔 박막 트랜지스터를 포함하는 게이트 회로를 제공한다.
여기서, 제1 캐리 박막 트랜지스터는, 제1 게이트 전극, 제1 클럭 신호 라인과 연결된 제1 드레인/소스 전극 및 캐리 신호 전송 라인과 연결된 제1 소스/드레인 전극을 포함하고, 제1 드레인/소스 전극과 제1 게이트 전극 간의 제1 거리는 제1 게이트 전극과 제1 소스/드레인 전극 간의 제2 거리보다 길 수 있다.
본 발명의 실시예들에 의하면, 게이트 회로에 포함된 캐리 박막 트랜지스터의 드레인 전극과 게이트 전극 간의 거리를 소스 전극과 게이트 전극 간의 거리보다 길게 설계함으로써, 외부로부터 입력된 정전기를 감쇄시킬 수 있도록 한다.
본 발명의 실시예들에 의하면, 외부로부터 입력된 정전기를 감쇄시킬 수 있는 구조를 제공함으로써, 정전기로 인한 구동 회로의 손상을 방지하고 디스플레이 패널 및 장치의 수율을 향상시킬 수 있도록 한다.
본 발명의 실시예들에 의하면, 정전기 내성에 따라 박막 트랜지스터의 소스/드레인 전극과 게이트 전극 간의 거리를 대칭 또는 비대칭으로 설계함으로써, 설계 면적의 증가를 최소화하며 정전기 내성이 강화된 게이트 회로, 디스플레이 패널 및 장치를 제공할 수 있도록 한다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치의 개략적인 구성을 나타낸 도면이다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치에서 게이트 구동 회로의 구조의 예시를 나타낸 도면이다.
도 3은 도 2에 도시된 게이트 구동 회로에서 캐리 클럭 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 4는 도 2에 도시된 게이트 구동 회로에서 스캔 클럭 신호 라인의 연결 구조의 예시를 나타낸 도면이다.
도 5는 본 발명의 실시예들에 따른 게이트 구동 회로에 포함된 게이트 회로의 구조를 개략적으로 나타낸 도면이다.
도 6은 도 5에 도시된 제1 캐리 박막 트랜지스터의 평면 구조의 예시를 나타낸 도면이다.
도 7은 도 6에 도시된 제1 캐리 박막 트랜지스터의 A-A' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 8은 도 6과 도 7에 도시된 제1 캐리 박막 트랜지스터의 강화된 정전기 내성의 예시를 나타낸 도면이다.
도 9는 도 5에 도시된 제1 스캔 박막 트랜지스터의 평면 구조의 예시를 나타낸 도면이다.
도 10은 도 9에 도시된 제1 스캔 박막 트랜지스터의 B-B' 부분의 단면 구조의 예시를 나타낸 도면이다.
도 11은 본 발명의 실시예들에 따른 게이트 구동 회로에 포함된 게이트 회로의 구조의 예시를 나타낸 도면이다.
도 12는 본 발명의 실시예들에 따른 게이트 구동 회로의 클럭 신호 라인에 정전기 방전 회로가 연결된 구조의 예시를 나타낸 도면이다.
이하, 본 발명의 일부 실시예들을 예시적인 도면을 참조하여 상세하게 설명한다. 각 도면의 구성요소들에 참조부호를 부가함에 있어서, 동일한 구성요소들에 대해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 부호를 가질 수 있다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략할 수 있다.
또한, 본 발명의 구성요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성요소를 다른 구성요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성요소의 본질, 차례, 순서 또는 개수 등이 한정되지 않는다. 어떤 구성요소가 다른 구성요소에 "연결", "결합" 또는 "접속"된다고 기재된 경우, 그 구성요소는 그 다른 구성요소에 직접적으로 연결되거나 또는 접속될 수 있지만, 각 구성요소 사이에 다른 구성요소가 "개재"되거나, 각 구성요소가 다른 구성요소를 통해 "연결", "결합" 또는 "접속"될 수도 있다고 이해되어야 할 것이다.
도 1은 본 발명의 실시예들에 따른 디스플레이 장치(100)의 개략적인 구성을 나타낸 것이다.
도 1을 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)는, 다수의 서브픽셀(SP)이 배열된 디스플레이 패널(110)과, 디스플레이 패널(110)을 구동하기 위한 게이트 구동 회로(120), 데이터 구동 회로(130) 및 컨트롤러(140) 등을 포함할 수 있다.
디스플레이 패널(110)에는, 다수의 게이트 라인(GL)과 다수의 데이터 라인(DL)이 배치되고, 게이트 라인(GL)과 데이터 라인(DL)이 교차하는 영역에 서브픽셀(SP)이 배치된다.
게이트 구동 회로(120)는, 컨트롤러(140)에 의해 제어되며, 디스플레이 패널(110)에 배치된 다수의 게이트 라인(GL)으로 스캔 신호를 순차적으로 출력하여 다수의 서브픽셀(SP)의 구동 타이밍을 제어한다.
게이트 구동 회로(120)는, 하나 이상의 게이트 드라이버 집적 회로(GDIC, Gate Driver Integrated Circuit)를 포함할 수 있으며, 구동 방식에 따라 디스플레이 패널(110)의 일 측에만 위치할 수도 있고 양 측에 위치할 수도 있다. 또는, 게이트 구동 회로(120)는, 디스플레이 패널(110)의 베젤 영역에 내장되어 GIP(Gate In Panel) 형태로 구현될 수도 있다.
데이터 구동 회로(130)는, 컨트롤러(140)로부터 영상 데이터를 수신하고, 영상 데이터를 아날로그 형태의 데이터 전압으로 변환한다. 그리고, 게이트 라인(GL)을 통해 스캔 신호가 인가되는 타이밍에 맞춰 데이터 전압을 각각의 데이터 라인(DL)으로 출력하여 각각의 서브픽셀(SP)이 영상 데이터에 따른 밝기를 표현하도록 한다.
데이터 구동 회로(130)는, 하나 이상의 소스 드라이버 집적 회로(SDIC, Source Driver Integrated Circuit)를 포함할 수 있다.
컨트롤러(140)는, 게이트 구동 회로(120)와 데이터 구동 회로(130)로 각종 제어 신호를 공급하며, 게이트 구동 회로(120)와 데이터 구동 회로(130)의 동작을 제어한다.
컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 게이트 구동 회로(120)가 스캔 신호를 출력하도록 하며, 외부에서 수신한 영상 데이터를 데이터 구동 회로(130)에서 사용하는 데이터 신호 형식에 맞게 변환하여 변환된 영상 데이터를 데이터 구동 회로(130)로 출력한다.
컨트롤러(140)는, 영상 데이터와 함께 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 입력 데이터 인에이블 신호(DE, Data Enable), 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호를 외부(예, 호스트 시스템)로부터 수신한다.
컨트롤러(140)는, 외부로부터 수신한 각종 타이밍 신호를 이용하여 각종 제어 신호를 생성하고 게이트 구동 회로(120) 및 데이터 구동 회로(130)로 출력할 수 있다.
일 예로, 컨트롤러(140)는, 게이트 구동 회로(120)를 제어하기 위하여, 게이트 스타트 펄스(GSP, Gate Start Pulse), 게이트 시프트 클럭(GSC, Gate Shift Clock), 게이트 출력 인에이블 신호(GOE, Gate Output Enable) 등을 포함하는 각종 게이트 제어 신호를 출력한다.
여기서, 게이트 스타트 펄스(GSP)는 게이트 구동 회로(120)를 구성하는 하나 이상의 게이트 드라이버 집적 회로의 동작 스타트 타이밍을 제어한다. 게이트 시프트 클럭(GSC)은 하나 이상의 게이트 드라이버 집적 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호의 시프트 타이밍을 제어한다. 게이트 출력 인에이블 신호(GOE)는 하나 이상의 게이트 드라이버 집적 회로의 타이밍 정보를 지정하고 있다.
또한, 컨트롤러(140)는, 데이터 구동 회로(130)를 제어하기 위하여, 소스 스타트 펄스(SSP, Source Start Pulse), 소스 샘플링 클럭(SSC, Source Sampling Clock), 소스 출력 인에이블 신호(SOE, Source Output Enable) 등을 포함하는 각종 데이터 제어 신호를 출력한다.
여기서, 소스 스타트 펄스(SSP)는 데이터 구동 회로(130)를 구성하는 하나 이상의 소스 드라이버 집적 회로의 데이터 샘플링 스타트 타이밍을 제어한다. 소스 샘플링 클럭(SSC)은 소스 드라이버 집적 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호(SOE)는 데이터 구동 회로(130)의 출력 타이밍을 제어한다.
이러한 디스플레이 장치(100)는, 디스플레이 패널(110), 게이트 구동 회로(120), 데이터 구동 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나, 공급할 각종 전압 또는 전류를 제어하는 전원 관리 집적 회로를 더 포함할 수 있다.
각각의 서브픽셀(SP)은, 게이트 라인(GL)과 데이터 라인(DL)의 교차에 의해 정의되며, 디스플레이 장치(100)의 유형에 따라 액정이 배치되거나 발광 소자가 배치될 수 있다.
일 예로, 디스플레이 장치(100)가 액정 디스플레이 장치인 경우, 디스플레이 패널(110)로 광을 조사하는 백라이트 유닛과 같은 광원 장치를 포함하고, 디스플레이 패널(110)의 서브픽셀(SP)에는 액정이 배치된다. 그리고, 각각의 서브픽셀(SP)로 데이터 전압이 인가됨에 따라 형성되는 전계에 의해 액정의 배열을 조정함으로써, 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다.
또는, 디스플레이 장치(100)는, 자체 발광 소자를 이용하여 영상 데이터에 따른 밝기를 나타내며 이미지를 표시할 수 있다. 이러한 디스플레이 장치(100)는, 각각의 서브픽셀(SP)에 발광 다이오드(LED)나 유기 발광 다이오드(OLED)와 같은 발광 소자를 포함하고, 데이터 전압에 따라 발광 소자에 흐르는 전류를 제어함으로써 이미지를 표시할 수 있다.
도 2는 본 발명의 실시예들에 따른 디스플레이 장치(100)에서, 게이트 구동 회로(120)가 디스플레이 패널(110)의 베젤 영역에 배치되어 구현된 구조의 예시를 나타낸다.
도 2를 참조하면, 본 발명의 실시예들에 따른 디스플레이 장치(100)의 디스플레이 패널(110)은, 다수의 서브픽셀(SP)이 배치되며 이미지를 표시하는 액티브 영역(A/A)과, 액티브 영역(A/A)의 외측에 위치하는 논-액티브 영역(N/A)을 포함한다.
게이트 구동 회로(120)는, 디스플레이 패널(110)의 논-액티브 영역(N/A)에 배치되어, 액티브 영역(A/A)에 배치된 서브픽셀(SP)과 연결된 다수의 게이트 라인(GL)을 제어할 수 있다.
이러한 게이트 구동 회로(120)는, 각각의 게이트 라인(GL)의 구동을 제어하는 다수의 게이트 회로(GC)와, 다수의 게이트 회로(GC) 중 적어도 하나의 게이트 회로(GC)와 연결된 다수의 클럭 신호 라인(CL)을 포함할 수 있다.
이러한 클럭 신호 라인(CL)은, 다수의 게이트 회로(GC) 각각으로 클럭 신호(CLK)를 공급하며, 다수의 게이트 회로(GC)는 입력받은 클럭 신호(CLK)를 이용하여 신호를 출력할 수 있다.
일 예로, 다수의 게이트 회로(GC)는, 제1 클럭 신호 라인(CL1)을 통해 제1 클럭 신호(CLK1)를 입력받고, 제1 클럭 신호(CLK1)에 기초하여 다른 게이트 회로(GC)로 캐리 신호를 출력할 수 있다. 이러한 캐리 신호는, 게이트 회로(GC) 사이에 연결된 캐리 신호 전송 라인을 통해 전달되며, 게이트 회로(GC)의 작동 타이밍을 제어할 수 있다.
다른 예로, 다수의 게이트 회로(GC)는, 제2 클럭 신호 라인(CL2)을 통해 제2 클럭 신호(CLK2)를 입력받고, 제2 클럭 신호(CLK2)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호는, 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍을 제어할 수 있다.
또한, 각각의 서브픽셀(SP)에 게이트 라인(GL)에 의해 구동되는 스위칭 트랜지스터가 둘 이상 배치된 경우, 복수의 스캔 신호의 출력을 위해 이용되는 복수의 제2 클럭 신호(CLK2)를 공급하는 둘 이상의 제2 클럭 신호 라인(CL2)이 다수의 게이트 회로(GC)와 연결될 수 있다.
즉, 게이트 구동 회로(120)에 따라 다수의 제2 클럭 신호 라인(CL2)이 게이트 회로(GC)와 연결되어, 복수의 제2 클럭 신호(CLK2)를 공급할 수도 있다.
이러한 다수의 클럭 신호 라인(CL) 각각은, 게이트 회로(GC)의 구동 방식에 따라, 2개, 4개 또는 6개의 클럭 신호 라인(CL)으로 구성될 수 있다.
도 3은 도 2에 도시된 게이트 구동 회로(120)에서 캐리 신호 출력에 이용되는 제1 클럭 신호(CLK1)를 공급하는 제1 클럭 신호 라인(CL1)의 연결 구조의 예시를 나타낸다.
도 3을 참조하면, 제1 클럭 신호 라인(CL1)은, 일 예로, 4개의 제1 클럭 신호 라인(CL11, CL12, CL13, CL14)으로 구성될 수 있다. 그리고, 각각의 제1 클럭 신호 라인(CL1)으로 위상이 다른 제1 클럭 신호(CLK11, CLK12, CLK13, CLK14)가 공급될 수 있다.
제1 클럭 신호 라인(CL1) 각각은, 다수의 게이트 회로(GC) 중 일부 게이트 회로(GC)와 연결되고, 연결된 게이트 회로(GC)로 제1 클럭 신호(CLK1)를 공급할 수 있다.
다수의 게이트 회로(GC) 각각은, 제1 클럭 신호 라인(CL1)을 통해 입력받은 제1 클럭 신호(CLK1)에 기초하여 캐리 신호를 다른 게이트 회로(GC)로 출력할 수 있다. 그리고, 이러한 캐리 신호를 통해 게이트 회로(GC)의 작동 타이밍이 제어될 수 있다.
도 4는 도 2에 도시된 게이트 구동 회로(120)에서 스캔 신호 출력에 이용되는 제2 클럭 신호(CLK2)를 공급하는 제2 클럭 신호 라인(CL2)의 연결 구조의 예시를 나타낸다.
도 4를 참조하면, 제2 클럭 신호 라인(CL2)은, 일 예로, 4개의 제2 클럭 신호 라인(CL21, CL22, CL23, CL24)으로 구성될 수 있다. 그리고, 각각의 제2 클럭 신호 라인(CL2)으로 위상이 다른 제2 클럭 신호(CLK21, CLK22, CLK23, CLK24)가 공급될 수 있다.
제2 클럭 신호 라인(CL2) 각각은, 다수의 게이트 회로(GC) 중 일부 게이트 회로(GC)와 연결될 수 있다. 그리고, 제2 클럭 신호 라인(CL2)과 연결된 게이트 회로(GC)로 제2 클럭 신호(CLK2)를 공급할 수 있다.
다수의 게이트 회로(GC) 각각은, 제2 클럭 신호 라인(CLK2)을 통해 입력받은 제2 클럭 신호(CLK2)에 기초하여 게이트 라인(GL)으로 스캔 신호를 출력할 수 있다. 이러한 스캔 신호에 의해 게이트 라인(GL)과 연결된 서브픽셀(SP)의 구동 타이밍이 제어될 수 있다.
도 5는 도 2 내지 도 4에 도시된 게이트 구동 회로(120)에서 게이트 회로(GC)의 개략적인 구조의 예시를 나타낸다.
도 5를 참조하면, 각각의 게이트 회로(GC)는, 캐리 신호의 출력을 제어하는 제1 캐리 박막 트랜지스터(T11)와 제2 캐리 박막 트랜지스터(T12)를 포함할 수 있다. 그리고, 스캔 신호의 출력을 제어하는 제1 스캔 박막 트랜지스터(T21)와 제2 스캔 박막 트랜지스터(T22)를 포함할 수 있다.
여기서, 각각의 박막 트랜지스터는 NMOS 유형인 경우를 예시로 설명하나, PMOS 유형일 수도 있다.
제1 캐리 박막 트랜지스터(T11)는, 제1 클럭 신호 라인(CL1)과 캐리 신호 전송 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제1 캐리 박막 트랜지스터(T11)는, 게이트 회로(GC) 내의 Q 노드의 전압 레벨에 따라 제어될 수 있다.
제2 캐리 박막 트랜지스터(T12)는, 캐리 신호 전송 라인과 게이트 저전위 전압 라인 사이에 전기적으로 연결될 수 있다. 그리고, 제2 캐리 박막 트랜지스터(T12)는, 게이트 회로(GC) 내의 Qb 노드의 전압 레벨에 따라 제어될 수 있다.
여기서, Q 노드의 전압 레벨이 턴-온 전압 레벨이면, Qb 노드의 전압 레벨은 턴-오프 전압 레벨일 수 있다. 그리고, Q 노드의 전압 레벨이 턴-오프 전압 레벨이면, Qb 노드의 전압 레벨은 턴-온 전압 레벨일 수 있다.
따라서, Q 노드의 전압 레벨에 따라 제1 캐리 박막 트랜지스터(T11)가 턴-온 되면, Qb 노드의 전압 레벨에 따라 제2 캐리 박막 트랜지스터(T12)가 턴-오프 된다. 그리고, 제1 클럭 신호(CLK1)에 기초하여 캐리 신호가 출력된다.
Qb 노드의 전압 레벨에 따라 제2 캐리 박막 트랜지스터(T12)가 턴-온 되면, Q 노드의 전압 레벨에 따라 제1 캐리 박막 트랜지스터(T11)는 턴-오프 된다. 그리고, 캐리 신호 전송 라인은 게이트 저전위 전압 레벨로 유지된다.
제1 스캔 박막 트랜지스터(T21)는, 제2 클럭 신호 라인(CL2)과 게이트 라인(GL) 사이에 전기적으로 연결된다. 또한, 제1 스캔 박막 트랜지스터(T21)와 게이트 라인(GL) 사이에 연결된 캐패시터(C)가 배치될 수 있다. 그리고, 제1 스캔 박막 트랜지스터(T21)는, Q 노드의 전압 레벨에 따라 제어될 수 있다.
제2 스캔 박막 트랜지스터(T22)는, 게이트 라인(GL)과 게이트 저전위 전압 라인 사이에 전기적으로 연결된다. 그리고, 제2 스캔 박막 트랜지스터(T22)는, Qb 노드의 전압 레벨에 따라 제어될 수 있다.
Q 노드의 전압 레벨에 따라 제1 스캔 박막 트랜지스터(T21)가 턴-온 되면, 제2 스캔 박막 트랜지스터(T22)는 턴-오프 된다. 그리고, 제2 클럭 신호(CLK2)에 기초하여 스캔 신호가 게이트 라인(GL)으로 출력된다.
그리고, Qb 노드의 전압 레벨에 따라 제2 스캔 박막 트랜지스터(T22)가 턴-온 되면, 제1 스캔 박막 트랜지스터(T21)는 턴-오프 된다. 그리고, 게이트 라인(GL)은, 게이트 저전위 전압 레벨로 유지된다.
이와 같이, 각각의 게이트 회로(GC)는, 클럭 신호 라인(CL)을 통해 입력되는 클럭 신호(CLK)를 이용하여 캐리 신호, 스캔 신호 등을 출력함으로써, 게이트 회로(GC)와 게이트 라인(GL)의 구동 타이밍을 제어할 수 있다.
이때, 이러한 클럭 신호 라인(CL)을 통해 외부 정전기가 유입될 수 있다. 특히, 클럭 신호 라인(CL)이 디스플레이 패널(110)의 외곽 영역에 배치됨에 따라, 외부로부터 정전기가 쉽게 유입될 수 있다.
클럭 신호 라인(CL)을 통해 유입되는 정전기는, 클럭 신호 라인(CL)과 직접 연결된 박막 트랜지스터에 손상을 줄 수 있다. 그리고, 이러한 박막 트랜지스터의 정전기로 인한 손상으로 인해 게이트 회로(GC)가 정상적으로 작동하지 못할 수 있다.
본 발명의 실시예들은, 외부로부터 유입된 정전기를 감쇄 또는 방전시킬 수 있는 구조를 통해 정전기 내성을 강화시킨 게이트 회로(GC)를 제공한다. 또한, 이러한 게이트 회로(GC)의 설계 면적의 증가를 최소화하며, 정전기 내성을 강화시킬 수 있는 방안을 제공한다.
도 6은 도 5에 도시된 게이트 회로(GC)에 포함된 제1 캐리 박막 트랜지스터(T11)의 평면 구조의 예시를 나타낸다.
도 6을 참조하면, 제1 캐리 박막 트랜지스터(T11)는, 제1 클럭 신호 라인(CL1)과 연결된 제1 드레인 전극(DE11)과, 캐리 신호 전송 라인과 연결된 제1 소스 전극(SE11)과, 제1 드레인 전극(DE11)과 제1 소스 전극(SE11) 사이에 배치된 제1 게이트 전극(GE11)을 포함할 수 있다.
그리고, 제1 드레인 전극(DE11), 제1 소스 전극(SE11) 및 제1 게이트 전극(GE11)은, 제1 액티브층(AL11) 상에 배치될 수 있다.
여기서, 제1 캐리 박막 트랜지스터(T11)의 유형에 따라, 제1 드레인 전극(DE11)이 소스 전극이고, 제1 소스 전극(SE11)이 드레인 전극일 수도 있다.
이러한 제1 캐리 박막 트랜지스터(T11)는, 캐리 신호 전송에 이용되므로, 제1 캐리 박막 트랜지스터(T11)의 폭 W1은 크지 않을 수 있다.
따라서, 제1 드레인 전극(DE11)과 연결된 제1 클럭 신호 라인(CL1)을 통해 입력되는 정전기에 의해 제1 캐리 박막 트랜지스터(T11)가 손상될 가능성이 높을 수 있다.
본 발명의 실시예들에 따른 게이트 회로(GC)의 제1 캐리 박막 트랜지스터(T11)는, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 간격과 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 간격을 비대칭으로 설계함으로써, 제1 캐리 박막 트랜지스터(T11)의 사이즈 증가를 최소화하며 정전기 내성을 강화시킬 수 있도록 한다.
일 예로, 본 발명의 실시예들에 따른 제1 캐리 박막 트랜지스터(T11)에서, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리는 D1이고, 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리는 D2일 수 있다.
그리고, D1은 D2보다 클 수 있으며, 일 예로, D1은 D2의 2배 이상일 수 있다.
여기서, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리는, 제1 드레인 전극(DE11)이 제1 액티브층(AL11)과 접촉하는 지점 중 제1 게이트 전극(GE11)과 가장 가까운 지점과 제1 게이트 전극(GE11) 사이의 거리를 의미할 수 있다.
따라서, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리가 증가되면, 제1 드레인 전극(DE11)과 채널 영역 사이의 거리가 증가될 수 있다.
그리고, 제1 액티브층(AL11)은 고저항 물질로 이루어지므로, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리가 증가함에 따라, 제1 클럭 신호 라인(CL1)을 통해 제1 드레인 전극(DE11)으로 인입된 정전기가 감쇄되는 정도가 커질 수 있다.
제1 드레인 전극(DE11)으로 인입된 정전기가 감쇄되는 정도를 증가시켜 줌으로써, 외부로부터 입력된 정전기로 인해 제1 캐리 박막 트랜지스터(T11)가 손상되는 것을 방지할 수 있다.
여기서, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리는 저항 증가로 인해 제1 캐리 박막 트랜지스터(T11)의 성능이 저하되지 않는 범위 내에서 설정될 수 있다.
또한, 외부로부터 직접 정전기가 인입되지 않는 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리는 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리보다 작게 설계될 수 있다.
즉, 외부로부터 정전기가 직접 입력될 수 있는 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리만 증가시키고, 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리는 작게 유지할 수 있다.
따라서, 제1 캐리 박막 트랜지스터(T11)의 사이즈 증가를 최소화하며 정전기 내성이 강화된 제1 캐리 박막 트랜지스터(T11)를 제공할 수 있다.
도 7은 도 6에 도시된 제1 캐리 박막 트랜지스터(T11)에서 A-A' 부분의 단면 구조의 예시를 나타낸다.
도 7을 참조하면, 제1 액티브층(AL11) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상에 제1 게이트 전극(GE11)이 배치된다.
그리고, 제1 게이트 전극(GE11) 상에 절연막(ILD)이 배치되고, 절연막(ILD)과 제1 액티브층(AL11) 상에 제1 드레인 전극(DE11)과 제1 소스 전극(SE11)이 배치될 수 있다.
여기서, 제1 액티브층(AL11)에서 제1 드레인 전극(DE11)과 접촉하는 부분과 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 사이의 부분은 도체화된 부분일 수 있다. 마찬가지로, 제1 소스 전극(SE11)과 접촉하는 부분과 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 사이의 부분도 도체화된 부분일 수 있다.
그리고, 제1 액티브층(AL11)에서 제1 게이트 전극(GE11)과 중첩된 부분은 반도체로서 채널을 형성하는 영역일 수 있다.
따라서, 제1 클럭 신호 라인(CL1)과 연결된 제1 드레인 전극(DE11)으로 정전기가 인입되면, 정전기가 도체화된 제1 액티브층(AL11)을 통해 전달되어 채널 영역 또는 채널 영역과 인접한 영역에 손상을 줄 수 있다.
그러나, 본 발명의 실시예들은, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리를 증가시켜 줌으로써, 제1 드레인 전극(DE11)으로 인입된 정전기가 감쇄될 수 있도록 한다.
즉, 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리 D1이 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리 D2보다 길도록 제1 드레인 전극(DE11), 제1 소스 전극(SE11) 및 제1 게이트 전극(GE11)을 배치한다.
그리고, 이러한 소스/드레인 전극과 채널 영역 간의 간격의 비대칭 설계를 통해, 제1 캐리 박막 트랜지스터(T11)의 크기 증가를 최소화하며, 정전기 내성을 강화시켜 정전기로 인한 손상을 방지할 수 있도록 한다.
도 8은 도 6과 도 7에 도시된 제1 캐리 박막 트랜지스터(T11)의 비대칭 설계에 따라 제1 캐리 박막 트랜지스터(T11)의 강화된 정전기 내성의 예시를 나타낸다.
도 8을 참조하면, 제1 캐리 박막 트랜지스터(T11)의 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리 D1이 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리 D2와 동일하게 설계될 경우, 제1 클럭 신호 라인(CL1)을 통해 인입되는 정전기에 의해 채널 영역과 인접한 영역에 손상이 발생할 수 있다.
반면, 제1 캐리 박막 트랜지스터(T11)의 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리 D1을 제1 소스 전극(SE11)과 제1 게이트 전극(GE11) 간의 거리 D2보다 길게 설계할 경우, 제1 클럭 신호 라인(CL1)을 통해 인입되는 정전기에 의해 채널 영역 또는 그와 인접한 영역에 손상이 발생하지 않는 것을 알 수 있다.
즉, 게이트 회로(GC)에 포함된 박막 트랜지스터 중 클럭 신호 라인(CL)과 직접 연결되고 정전기에 의한 손상이 발생할 가능성이 높은 제1 캐리 박막 트랜지스터(T11)의 제1 드레인 전극(DE11)과 제1 게이트 전극(GE11) 간의 거리를 증가시켜줌으로써, 제1 캐리 박막 트랜지스터(T11)의 정전기 내성을 강화시킬 수 있도록 한다.
한편, 게이트 회로(GC)에 포함된 박막 트랜지스터 중 외부로부터 정전기가 인입되기 쉬운 모든 박막 트랜지스터의 소스/드레인 전극과 채널 영역 간의 간격을 비대칭으로 설계할 수도 있으나, 각각의 박막 트랜지스터의 정전기 내성에 따라 대칭 또는 비대칭 설계를 할 수도 있다.
도 9는 도 5에 도시된 게이트 회로(GC)에 포함된 제1 스캔 박막 트랜지스터(T21)의 평면 구조의 예시를 나타낸다.
도 9를 참조하면, 제1 스캔 박막 트랜지스터(T21)는, 제2 클럭 신호 라인(CL2)과 연결된 제2 드레인 전극(DE21)과, 게이트 라인(GL)과 연결된 제2 소스 전극(SE21)과, 제2 드레인 전극(DE21)과 제2 소스 전극(SE21) 사이에 배치된 제2 게이트 전극(GE21)을 포함할 수 있다.
그리고, 제2 드레인 전극(DE21), 제2 소스 전극(SE21) 및 제2 게이트 전극(GE21)은, 제2 액티브층(AL21) 상에 배치될 수 있다.
이러한 제1 스캔 박막 트랜지스터(T21)는, 스캔 신호의 출력에 이용되므로, 제1 스캔 박막 트랜지스터(T21)의 사이즈는 클 수 있으며, 일 예로, 제1 스캔 박막 트랜지스터(T21)의 폭 W2는 제1 캐리 박막 트랜지스터(T11)의 폭 W1보다 클 수 있다.
이와 같이, 제1 스캔 박막 트랜지스터(T21)는, 제1 캐리 박막 트랜지스터(T11)에 비하여 상대적으로 큰 폭을 가지므로, 제2 클럭 신호 라인(CL2)을 통해 제2 드레인 전극(DE21)으로 인입된 정전기가 제2 스캔 박막 트랜지스터(T21)에 손상을 줄 가능성이 낮을 수 있다.
따라서, 본 발명의 실시예들은, 제1 스캔 박막 트랜지스터(T21)의 소스/드레인 전극과 채널 영역 간의 거리를 대칭적으로 설계함으로써, 제1 스캔 박막 트랜지스터(T21)의 사이즈 증가를 방지할 수 있다.
일 예로, 제1 스캔 박막 트랜지스터(T21)에서, 제2 드레인 전극(DE21)과 제2 게이트 전극(GE21) 간의 거리 D3는 제2 소스 전극(SE21)과 제2 게이트 전극(GE21) 간의 거리 D4와 동일하거나, 상당히 동일할 수 있다.
즉, 제1 스캔 박막 트랜지스터(T21)는, 제1 캐리 박막 트랜지스터(T11)에 비하여 상대적으로 정전기 내성이 강하므로, 소스/드레인 전극과 채널 영역 간의 간격을 대칭적으로 설계하여 정전기 내성을 유지하며 설계 면적을 최적화할 수 있도록 한다.
도 10은 도 9에 도시된 제1 스캔 박막 트랜지스터(T21)에서 B-B' 부분의 단면 구조의 예시를 나타낸다.
도 10을 참조하면, 제2 액티브층(AL21) 상에 게이트 절연층(GI)이 배치되고, 게이트 절연층(GI) 상에 제2 게이트 전극(GE21)이 배치된다.
그리고, 제2 게이트 전극(GE21) 상에 절연막(ILD)이 배치되고, 절연막(ILD)과 제2 액티브층(AL21) 상에 제2 드레인 전극(DE21)과 제2 소스 전극(SE21)이 배치된다.
여기서, 제2 드레인 전극(DE21)과 제2 게이트 전극(GE21) 간의 거리 D3는, 제2 소스 전극(SE21)과 제2 게이트 전극(GE21) 간의 거리 D4와 동일하거나, 상당히 동일할 수 있다.
즉, 제1 스캔 박막 트랜지스터(T21)와 같이 상대적으로 강한 정전기 내성을 갖는 경우, 소스/드레인 전극과 채널 영역 간의 간격을 대칭적으로 설계함으로써, 정전기로 인한 손상을 방지하며 설계 면적을 최적화할 수 있도록 한다.
이와 같이, 게이트 회로(GC)에 포함된 다수의 박막 트랜지스터 중 각각의 박막 트랜지스터가 갖는 정전기 내성에 따라 소스/드레인 전극과 채널 영역 간의 간격을 대칭적으로 설계하거나, 비대칭적으로 설계할 수 있다.
도 11은 본 발명의 실시예들에 따른 게이트 구동 회로(120)에 포함된 게이트 회로(GC)의 구조의 예시를 나타낸다.
도 11을 참조하면, 본 발명의 실시예들에 따른 게이트 회로(GC)는, 캐리 신호가 입력되는 입력부(1110)부와, Q 노드와 Qb 노드의 전압 레벨을 제어하는 인버터부(1120)와, Q 노드와 Qb 노드를 안정화시키는 안정화부(1130)와, 캐리 신호나 스캔 신호 등을 출력하는 출력부(1140)를 포함할 수 있다.
입력부(1110)는, 다른 게이트 회로(GC)로부터 출력된 캐리 신호를 입력받고, 입력받는 캐리 신호에 따라 Q 노드를 충전 또는 방전시켜줄 수 있다.
인버터부(1120)는, Q 노드의 전압을 입력받고 Q 노드를 반전시켜줄 수 있다.
안정화부(1130)는, Qb 노드의 전압 레벨에 의해 제어되며, 게이트 회로(GC)가 구동하지 않는 기간에 Q 노드와 출력 신호의 리플을 안정화시켜주는 역할을 할 수 있다.
출력부(1140)는, Q 노드의 전압 레벨에 의해 제어되며, 제1 클럭 신호(CLK1)에 기초한 캐리 신호를 출력하거나, 제2 클럭 신호(CLK2)에 기초한 스캔 신호를 출력할 수 있다.
여기서, 외부로부터 정전기가 인입될 수 있는 제5 박막 트랜지스터(T5)나 제6 박막 트랜지스터(T6)는 게이트 고전위 전압 라인과 연결되어 있다. 그리고, 모든 게이트 회로(GC)가 하나의 게이트 고전위 전압 라인과 연결되어 있어 정전기가 인입되더라도 불량이 발생할 가능성이 낮다.
따라서, 제5 트랜지스터(T5)와 제6 트랜지스터(T6)는, 소스/드레인 전극과 채널 영역 간의 간격이 대칭적으로 설계될 수 있다.
제2 클럭 신호 라인(CL2)과 연결된 제1 스캔 박막 트랜지스터(T21)는, 전술한 바와 같이, 상대적으로 큰 사이즈를 가지며, 정전기에 의한 손상이 발생할 가능성이 낮다. 따라서, 제1 스캔 박막 트랜지스터(T21)는, 소스/드레인 전극과 채널 영역 간의 간격이 대칭적으로 설계될 수 있다.
그리고, 제1 클럭 신호 라인(CL1)과 연결되며 상대적으로 작은 사이즈를 갖는 제1 캐리 박막 트랜지스터(T11)는, 외부로부터 인입되는 정전기에 의해 손상될 가능성이 높을 수 있다.
따라서, 제1 캐리 박막 트랜지스터(T11)는, 소스/드레인 전극과 채널 영역 간의 간격을 비대칭으로 설계함으로써, 정전기 내성을 강화시켜줄 수 있다.
이와 같이, 본 발명의 실시예들은, 게이트 회로(GC)에 포함된 박막 트랜지스터 중 정전기 내성이 상대적으로 낮은 박막 트랜지스터의 소스/드레인 전극과 채널 영역 간의 간격의 비대칭 설계를 통해 해당 박막 트랜지스터의 정전기 내성을 강화시켜줄 수 있다.
또한, 다른 박막 트랜지스터는 소스/드레인 전극과 채널 영역 간의 간격을 대칭적으로 설계해줌으로써, 정전기 내성을 유지하며 설계 면적을 최적화할 수 있도록 한다.
또한, 정전기에 취약한 박막 트랜지스터와 연결된 클럭 신호 라인(CL)에 정전기 방전을 위한 회로를 연결해줌으로써, 정전기에 의한 손상을 방지해줄 수도 있다.
도 12는 본 발명의 실시예들에 따른 게이트 구동 회로(120)의 제1 클럭 신호 라인(CL1)에 정전기 방전을 위한 회로가 연결된 구조의 예시를 나타낸다.
도 12를 참조하면, 제1 캐리 박막 트랜지스터(T11)와 연결된 제1 클럭 신호 라인(CL1)에 제1 정전기 방전 회로(1151)가 연결될 수 있다. 또한, 제2 캐리 박막 트랜지스터(T12)와 연결된 게이트 저전위 전압 라인에 제2 정전기 방전 회로(1152)가 연결될 수 있다.
이러한 제1 정전기 방전 회로(1151)와 제2 정전기 방전 회로(1152)는, 둘 이상의 다이오드를 포함할 수 있으며, 일 단이 정전기 방전 저전위 전압 라인과 연결되고, 타 단은 정전기 방전 고전위 전압과 연결될 수 있다.
일 예로, 제1 정전기 방전 회로(1151)는, 제1 클럭 신호 라인(CLK1)과 정전기 방전 저전위 전압 라인 사이에 연결된 적어도 하나의 다이오드를 포함할 수 있다.
따라서, 제1 클럭 신호 라인(CLK1)을 통해 저전위 방향의 정전기가 인입되면, 정전기 방전 저전위 전압에 의해 제1 클럭 신호 라인(CLK1)이 충전되어 제1 클럭 신호 라인(CLK1)으로 인입된 정전기가 방전될 수 있다.
또한, 제1 정전기 방전 회로(1151)는, 제1 클럭 신호 라인(CLK1)과 정전기 방전 고전위 전압 라인 사이에 연결된 적어도 하나의 다이오드를 포함할 수 있다.
그리고, 제1 클럭 신호 라인(CLK1)을 통해 고전위 방향의 정전기가 인입되면, 제1 클럭 신호 라인(CLK1)으로 인입된 정전기가 정전기 방전 고전위 전압 라인으로 방전될 수 있다.
제2 정전기 방전 회로(1152)는, 제1 정전기 방전 회로(1151)와 유사한 방식으로, 게이트 저전위 전압 라인으로 인입된 정전기가 방전되도록 할 수 있다.
이와 같이, 제1 캐리 박막 트랜지스터(T11)의 정전기 내성을 강화시킨 구조와 함께, 제1 클럭 신호 라인(CLK1)에 정전기 방전을 위한 회로를 배치함으로써, 제1 캐리 박막 트랜지스터(T11)가 정전기로 인해 손상되는 것을 더욱 방지해줄 수 있다.
전술한 본 발명의 실시예들은, 게이트 회로(GC)에 포함된 박막 트랜지스터 중 외부로부터 인입된 정전기에 취약한 박막 트랜지스터의 드레인 전극과 게이트 전극 간의 거리를 증가시켜줌으로써, 해당 박막 트랜지스터로 인입된 정전기가 감쇄되도록 하여 정전기로 인한 손상을 방지할 수 있도록 한다.
또한, 상대적으로 정전기 내성이 강한 박막 트랜지스터는 소스/드레인 전극과 게이트 전극 간의 간격을 대칭적으로 설계함으로써, 설계 면적을 최적화할 수 있도록 한다.
또한, 정전기에 취약한 박막 트랜지스터와 연결된 신호 라인에 정전기 방전을 위한 회로를 배치함으로써, 정전기 내성이 강화된 게이트 회로(GC)와 이를 포함하는 디스플레이 패널(110), 디스플레이 장치(100)를 제공할 수 있도록 한다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 또한, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이므로 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리 범위에 포함되는 것으로 해석되어야 할 것이다.
100: 디스플레이 장치 110: 디스플레이 패널
120: 게이트 구동 회로 130: 데이터 구동 회로
140: 컨트롤러 1110: 입력부
1120: 인버터부 1130: 안정화부
1140: 출력부 1151, 1152: 정전기 방전 회로

Claims (19)

  1. 디스플레이 패널에 배치된 다수의 게이트 라인;
    상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하고,
    상기 다수의 게이트 회로 각각은,
    상기 다수의 클럭 신호 라인 중 제1 클럭 신호 라인과 연결된 제1 박막 트랜지스터와, 상기 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 연결된 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터의 제1 드레인/소스 전극과 제1 게이트 전극 간의 제1 거리와 상기 제1 게이트 전극과 제1 소스/드레인 전극 간의 제2 거리의 비는, 상기 제2 박막 트랜지스터의 제2 드레인/소스 전극과 제2 게이트 전극 간의 제3 거리와 상기 제2 게이트 전극과 제2 소스/드레인 전극 간의 제4 거리의 비와 상이하고,
    상기 제1 드레인/소스 전극은 상기 제1 클럭 신호 라인과 연결되고, 상기 제1 소스/드레인 전극은 다른 게이트 회로와 전기적으로 연결되고,
    상기 제2 드레인/소스 전극은 상기 제2 클럭 신호 라인과 연결되고, 상기 제2 소스/드레인 전극은 상기 게이트 라인과 전기적으로 연결된 디스플레이 장치.
  2. 제1항에 있어서,
    상기 제1 거리와 상기 제2 거리의 차이는 상기 제3 거리와 상기 제4 거리의 차이보다 큰 디스플레이 장치.
  3. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 폭은 상기 제2 박막 트랜지스터의 폭보다 좁은 디스플레이 장치.
  4. 삭제
  5. 제1항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 긴 디스플레이 장치.
  6. 삭제
  7. 제1항에 있어서,
    상기 제3 거리와 상기 제4 거리는 서로 동일한 디스플레이 장치.
  8. 제1항에 있어서,
    상기 제1 게이트 전극의 전압 레벨과 상기 제2 게이트 전극의 전압 레벨은 서로 동일한 디스플레이 장치.
  9. 제1항에 있어서,
    상기 제1 박막 트랜지스터의 턴-온 시점과 상기 제2 박막 트랜지스터의 턴-온 시점은 서로 동일한 디스플레이 장치.
  10. 제1항에 있어서,
    상기 제1 거리 또는 상기 제2 거리는, 상기 제1 드레인/소스 전극 또는 상기 제1 소스/드레인 전극이 제1 액티브층과 접촉하는 지점 중 상기 제1 게이트 전극과 가장 가까운 지점과 상기 제1 게이트 전극 사이의 거리인 디스플레이 장치.
  11. 액티브 영역에 배치된 다수의 게이트 라인;
    상기 액티브 영역의 외측에 위치하는 논-액티브 영역에 배치되고, 상기 다수의 게이트 라인으로 스캔 신호를 출력하는 다수의 게이트 회로; 및
    상기 논-액티브 영역에 배치되고, 상기 다수의 게이트 회로 중 적어도 하나의 게이트 회로와 연결된 다수의 클럭 신호 라인을 포함하고,
    상기 다수의 게이트 회로 각각은,
    상기 다수의 클럭 신호 라인 중 제1 클럭 신호 라인과 연결된 제1 박막 트랜지스터와, 상기 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 연결된 제2 박막 트랜지스터를 포함하고,
    상기 제1 박막 트랜지스터의 제1 드레인/소스 전극과 제1 게이트 전극 간의 제1 거리와 상기 제1 게이트 전극과 제1 소스/드레인 전극 간의 제2 거리의 비는, 상기 제2 박막 트랜지스터의 제2 드레인/소스 전극과 제2 게이트 전극 간의 제3 거리와 상기 제2 게이트 전극과 제2 소스/드레인 전극 간의 제4 거리의 비와 상이하고,
    상기 제1 드레인/소스 전극은 상기 제1 클럭 신호 라인과 연결되고, 상기 제1 소스/드레인 전극은 다른 게이트 회로와 전기적으로 연결되고,
    상기 제2 드레인/소스 전극은 상기 제2 클럭 신호 라인과 연결되고, 상기 제2 소스/드레인 전극은 상기 게이트 라인과 전기적으로 연결되는 디스플레이 패널.
  12. 제11항에 있어서,
    상기 제1 거리와 상기 제2 거리의 차이는 상기 제3 거리와 상기 제4 거리의 차이보다 큰 디스플레이 패널.
  13. 제11항에 있어서,
    상기 제1 박막 트랜지스터의 폭은 상기 제2 박막 트랜지스터의 폭보다 좁은 디스플레이 패널.
  14. 제11항에 있어서,
    상기 제1 거리는 상기 제2 거리보다 긴 디스플레이 패널.
  15. 제11항에 있어서,
    상기 제3 거리와 상기 제4 거리는 서로 동일한 디스플레이 패널.
  16. 제1 클럭 신호 라인과 캐리 신호 전송 라인 사이에 전기적으로 연결된 제1 캐리 박막 트랜지스터;
    상기 캐리 신호 전송 라인과 저전위 전압 라인 사이에 전기적으로 연결된 제2 캐리 박막 트랜지스터;
    상기 제1 클럭 신호 라인과 분리된 제2 클럭 신호 라인과 게이트 라인 사이에 전기적으로 연결된 제1 스캔 박막 트랜지스터; 및
    상기 게이트 라인과 상기 저전위 전압 라인 사이에 전기적으로 연결된 제2 스캔 박막 트랜지스터를 포함하고,
    상기 제1 캐리 박막 트랜지스터는,
    제1 게이트 전극, 상기 제1 클럭 신호 라인과 연결된 제1 드레인/소스 전극 및 상기 캐리 신호 전송 라인과 연결된 제1 소스/드레인 전극을 포함하고,
    상기 제1 드레인/소스 전극과 상기 제1 게이트 전극 간의 제1 거리는 상기 제1 게이트 전극과 상기 제1 소스/드레인 전극 간의 제2 거리보다 길고,
    상기 제1 스캔 박막 트랜지스터는 제2 게이트 전극, 상기 제2 클럭 신호 라인과 연결된 제2 드레인/소스 전극 및 상기 게이트 라인과 연결된 제2 소스/드레인 전극을 포함하고,
    상기 제2 드레인/소스 전극과 상기 제2 게이트 전극 간의 제3 거리는 상기 제2 게이트 전극과 상기 제2 소스/드레인 전극 간의 제4 거리와 동일한 게이트 회로.
  17. 삭제
  18. 제16항에 있어서,
    상기 제1 캐리 박막 트랜지스터의 폭은 상기 제1 스캔 박막 트랜지스터의 폭보다 좁은 게이트 회로.
  19. 제16항에 있어서,
    상기 제1 게이트 전극과 상기 제2 게이트 전극은 전기적으로 동일한 노드와 연결되는 게이트 회로.
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