KR102544394B1 - 3차원 수직형 메모리 소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자는 반도체 기판과, 반도체 기판 상부에 구비되며, 내부에 일정 크기의 보이드(void)를 포함하는 수직한 기둥형태의 채널 영역과, 상기 채널 영역을 사이에 두고 이격되어 배치된 소스 전극 및 드레인 전극과, 상기 채널 영역 상부에 형성된 게이트 스택을 포함하는 것을 특징으로 한다.

Description

3차원 수직형 메모리 소자 및 그 제조 방법{3D vertical memory device and manufacturing method thereof}
본 발명은 3차원 수직형 메모리 소자 및 그 제조 방법에 관한 것으로, 보다 상세하게는 보이드(Void)를 포함하는 수직한 기둥 형태의 채널 영역이 구비된 뉴로모픽 시스템의 3차원 수직형 저항 변화 메모리 소자 및 그 제조 방법에 관한 것이다.
최근 들어 인공 신경망을 하드웨어적으로 구현한 뉴로모픽 소자에 대한 연구가 다양한 방향으로 진행되고 있다. 뉴로모픽 소자는 생체의 뇌신경계를 이루는 뉴런과 시냅스의 구조를 모방한 것으로, 대체로 시냅스 전에 위치한 시냅스 전 뉴런(Pre neuron), 시냅스, 시냅스 후에 위치한 시냅스 후 뉴런(Post neuron)의 구조를 갖는다. 시냅스는 뉴런과 뉴런 사이의 연결 지점으로써, 양쪽 뉴런에서 발생한 스파이크 (spike) 신호에 따라 시냅스 무게 (synaptic weight)를 조절하며 (updating), 이를 저장하는 (memorizing) 기능을 가진다. 한편, 크로스바 메모리는 저항 메모리(resistive random access memory), 상변화 메모리 (phase-change random access memory), 전도성 브리징 메모리 (conductive bridging random access memory)와 같은 2 단자 (terminal) 메모리 소자를 기반으로 하는 시냅스 소자연구에서 가장 많이 사용되는 구조이다. 크로스바 메모리 구조는 단순한 구조와 더불어 높은 밀도의 소자 어레이 구현이 가능하다는 장점 덕분에 뉴로모픽 시냅스 소자로의 응용에 적합하다. 하지만, 크로스바 어레이를 갖는 2 단자 메모리 기반 시냅스 소자들은 하나의 단자는 접지 로 사용하고, 나머지 하나의 단자에 전압 펄스를 인가하여 소자의 내부 저항 값을 바꿔줌으로써 시냅스를 학습시킨 후에 다시 전압을 인가하여 시냅스 소자의 저항 값을 읽어 소자를 검증한다. 따라서 학습된 시냅스의 저 항을 검증할 때 인가된 전압에 의해 학습된 시냅스의 저항 값이 바뀌는 현상이 발생하는 치명적인 단점이 존재한다. 이는 시냅스 소자의 정밀한 저항 제어를 힘들게 하여 뉴로모픽 시스템의 학습률을 현저히 떨어뜨리게 된다. 최근 2 단자 메모리 기반 시냅스 소자의 약점을 보완하기 위하여 3 단자 트랜지스터 기반 시냅스 소자들이 보고되고 있다.
한국 공개특허 제10-2019-0131403호는 3차원 적층 시냅스 구조를 갖는 뉴로모픽 장치에 있어서, 각각이 복수 개 적층된 시냅틱 레이어들과 상기 시냅틱 레이어들 중 일부 시냅틱 레이어들 사이에 적층된 제1 디코더를 포함하는, 복수의 단위 시냅틱 모듈들과, 상기 단위 시냅틱 모듈들 중 액세스될 단위 시냅틱 모듈에 포함된 제1 디코더에 레벨 선택 신호를 제공하는 제2 디코더 및 상기 액세스될 단위 시냅틱 모듈에 포함된 시냅틱 레이어의 멤리스터 어레이에서 액세스될 멤리스터의 어드레스를 생성하는 제3 디코더를 포함하고, 상기 단위 시냅틱 모듈들 각각에서, 서로 이웃하는 시냅틱 레이어들에 포함된 멤리스터들은 서로 대칭하는 적층 구조를 포함한다.
한국 공개특허 10-2020-0115722호 반도체 기판과, 상기 반도체 기판 상부에 위치하는 채널 영역과, 상기 채널 영역을 사이에 두고 서로 이격되어 배치된 소스 전극과 드레인 전극과, 상기 채널 영역 상에 배치된 이온 저장층 및 상기 이온 저장층 상에 배치된 게이트 전극을 포함하고, 상기 채널 영역과 상기 이온 저장층 사이에 형성되고, 상기 이온 저장층 내에 형성된 활성 이온의 이동을 제어하는 확산 장벽층을 포함한다.
한국 공개특허 제10-2019-0131403호(2019. 11. 26) 한국 공개특허 제10-2020-0115722호(2020. 10. 08)
본 발명의 일 실시예는 뉴로모픽 시스템에 있어서, 게이트, 소스 전극 및 드레인 전극을 보이드 구조를 포함하는 수직 기둥 형태의 채널 영역에 순차적으로 배치함으로써, 보이드 구조를 통해 낮은 전기 전도도를 가지며 이를 통해 소비 전력을 감소시키는 3차원 수직형 메모리 소자 및 그 제조 방법을 제공한다.
또한, 본 발명의 일 실시예는 보이드 구조를 포함하는 수직 기둥 형태의 채널 영역을 형성함으로써, 시냅스 어레이에서 딥 러닝 가속에 필요한 소비 전력을 낮출 수 있으며, 이를 통해 저전력, 고효율의 온 디바이스 트레이닝(on device training)의 구현에 도움을 주는 3차원 수직형 메모리 소자 및 그 제조 방법을 제공한다.
실시예들 중에서, 3차원 수직형 메모리 소자는 반도체 기판과, 반도체 기판 상부에 구비되며, 내부에 일정 크기의 보이드(void)를 포함하는 수직한 기둥형태의 채널 영역과, 상기 채널 영역을 사이에 두고 이격되어 배치된 소스 전극 및 드레인 전극과, 상기 채널 영역 상부에 형성된 게이트 스택을 포함하는 것을 특징으로 한다.
상기 소스 전극은 상기 채널 영역 하부와 접촉하며, 제1 방향을 따라 연장된 라인 형태인 것을 특징으로 한다.
상기 드레인 전극은 상기 소스 전극 상부로부터 일정 거리 이격된 상기 채널 영역의 중간 부분과 접촉하며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 라인 형태인 것을 특징으로 한다.
상기 채널 영역은 상부면, 하부면 및 내측면이 일정 두께의 채널 물질로 둘러싸인 수직한 기둥 형태인 것을 특징으로 하며, 상기 채널 물질은 금속 산화물을 포함하는 것을 특징으로 한다.
상기 보이드를 포함하는 채널 영역으로 구성된 메모리 소자의 저항은
Figure 112021090638812-pat00001
로 나타내며, h는 채널 영역의 높이, r1은 채널 영역 중심으로부터 외측벽까지의 거리, r2는 채널 영역 중심으로부터 내측벽까지의 거리를 나타내는 것을 특징으로 한다.
실시예들 중에서, 3차원 수직형 메모리 소자 제조 방법은 반도체 기판 상부에 소스 전극, 절연막 및 드레인 전극을 형성하는 단계와, 상기 드레인 전극, 절연막 및 소스 전극을 식각하여 채널 영역을 정의하는 트렌치를 형성하는 단계와, 상기 트렌치에 채널 물질을 증착하되, 상기 채널 물질은 상기 트렌치 저부 및 내측벽에만 증착되어 상기 트렌치 내에 보이드(Void) 구조가 형성된 수직한 기둥 형태의 채널 영역을 형성하는 단계와, 상기 채널 영역 상부에 게이트 스택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 소스 전극은 상기 채널 영역 하부와 접촉하며, 제1 방향을 따라 연장된 라인 형태로 형성하며, 상기 드레인 전극은 상기 소스 전극 상부로부터 일정 거리 이격된 상기 채널 영역의 중간 부분과 접촉하며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 라인 형태인 것을 특징으로 한다.
상기 채널 물질은 금속 산화물을 스퍼터링 방식으로 증착하며, 상기 트렌치 내부와 외부의 증착 정도의 차이에 의해 최종적으로 상기 트렌치 내에 보이드가 형성되는 것을 특징으로 한다.
상기 채널 영역은 상부면, 하부면 및 내측면에 구비된 일정 두께의 채널 물질이 둘러싸인 수직한 기둥 형태인 것을 특징으로 한다.
상기 보이드 구조를 포함하는 채널 영역으로 구성된 메모리 소자의 저항은
Figure 112021090638812-pat00002
로 나타내며, h는 채널 영역의 높이, r1은 채널 영역 중심으로부터 외측벽까지의 거리, r2는 채널 영역 중심으로부터 내측벽까지의 거리를 나타내는 것을 특징으로 한다.
개시된 기술은 다음의 효과를 가질 수 있다. 다만, 특정 실시예가 다음의 효과를 전부 포함하여야 한다거나 다음의 효과만을 포함하여야 한다는 의미는 아니므로, 개시된 기술의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자 및 그 제조 방법은 뉴로모픽 시스템에 있어서, 게이트, 소스 전극 및 드레인 전극을 보이드 구조를 포함하는 수직 기둥 형태의 채널 영역에 순차적으로 배치함으로써, 낮은 전기 전도도를 가지며 이를 통해 소비 전력을 감소시키는 효과를 얻을 수 있다.
또한, 본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자 및 그 제조 방법은 보이드 구조를 포함하는 수직 기둥 형태의 채널 영역을 형성함으로써, 시냅스 어레이에서 딥 러닝 가속에 필요한 소비 전력을 낮출 수 있으며, 이를 통해 저전력, 고효율의 온 디바이스 트레이닝(on device training)의 구현할 수 있는 효과를 얻을 수 있다.
도 1은 일반적인 다층 전결합 계층 구조의 인공 신경망(Fully Conneted Layer neural network)을 도시한 것이다.
도 2는 인공 신경망을 적용할 수 있는 시냅스 어레이를 나타내는 도면이다.
도 3은 ECRAM 기반의 3단자 메모리 소자의 일반적인 구조를 나타낸 것이다.
도 4는 본 발명의 일 실시예에 따른 3단자 수직형 메모리 소자를 도시한 것이다.
도 5는 도 4의 A - A'에 따른 절단면을 도시한 단면도이다.
도 6은 도 5에 도시된 채널 영역의 저항 비교를 위한 도면이다.
도 7은 본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자의 채널 영역 형성 방법을 도시한 단면도들이다.
본 발명에 관한 설명은 구조적 내지 기능적 설명을 위한 실시예에 불과하므로, 본 발명의 권리범위는 본문에 설명된 실시예에 의하여 제한되는 것으로 해석되어서는 아니 된다. 즉, 실시예는 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있으므로 본 발명의 권리범위는 기술적 사상을 실현할 수 있는 균등물들을 포함하는 것으로 이해되어야 한다. 또한, 본 발명에서 제시된 목적 또는 효과는 특정 실시예가 이를 전부 포함하여야 한다거나 그러한 효과만을 포함하여야 한다는 의미는 아니므로, 본 발명의 권리범위는 이에 의하여 제한되는 것으로 이해되어서는 아니 될 것이다.
한편, 본 출원에서 서술되는 용어의 의미는 다음과 같이 이해되어야 할 것이다.
"제1", "제2" 등의 용어는 하나의 구성요소를 다른 구성요소로부터 구별하기 위한 것으로, 이들 용어들에 의해 권리범위가 한정되어서는 아니 된다. 예를 들어, 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어"있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결될 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어"있다고 언급된 때에는 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 한편, 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한 복수의 표현을 포함하는 것으로 이해되어야 하고, "포함하다"또는 "가지다" 등의 용어는 실시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이며, 하나 또는 그 이상의 다른 특징이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
각 단계들에 있어 식별부호(예를 들어, a, b, c 등)는 설명의 편의를 위하여 사용되는 것으로 식별부호는 각 단계들의 순서를 설명하는 것이 아니며, 각 단계들은 문맥상 명백하게 특정 순서를 기재하지 않는 이상 명기된 순서와 다르게 일어날 수 있다. 즉, 각 단계들은 명기된 순서와 동일하게 일어날 수도 있고 실질적으로 동시에 수행될 수도 있으며 반대의 순서대로 수행될 수도 있다.
여기서 사용되는 모든 용어들은 다르게 정의되지 않는 한, 본 발명이 속하는 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 일반적으로 사용되는 사전에 정의되어 있는 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한 이상적이거나 과도하게 형식적인 의미를 지니는 것으로 해석될 수 없다.
이하 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 이하 도면상의 동일한 구성 요소에 대하여는 동일한 참조 부호를 사용하고, 동일한 구성 요소에 대해서 중복된 설명은 생략한다.
도 1은 일반적인 다층 전결합 계층 구조의 인공 신경망(Fully Conneted Layer neural network)을 도시한 것이다.
도 1을 참조하면, 여러 뉴런이 모인 단위를 계층(layer)라고 하며, 전결합 계층 구조는 각 계층의 모든 경우들이 연결되어 있는 구조이다. 입력 계층의 뉴런들과 출력 계층의 뉴런들이 연결될 수 있는 모든 경우의 수와 동일하게 연결이 되어 있으면 이를 전결합 계층(Fully Conneted Layer)라고 한다. 이러한 인공 신경망은 입력 계층(Input layer), 은닉 계층(hidden layer) 및 출력 계층(output layer)로 구성된다.
입력 계층은 입력을 받아서 다음 계층인 은닉 계층으로 넘기는 역할을 하고, 은닉 계층은 입력 계층과 연결된 전결합 계층이며, 복잡한 문제를 해결할 수 있게 하는 핵심적인 계층이라고 할 수 있다. 마지막으로 출력계층은 은닉 계층 다음에 오는 전결합 계층으로, 신경망의 외부로 출력 신호를 전달하는 데에 사용하며, 신경망의 기능은 출력 계층의 활성 함수에 의해 결정된다.
여기서는 하나의 은닉 계층만을 도시하고 있으며, 트레이닝 과정은 forward pass 및 backward pass로 구성되어 있으며, 이후 가중치 업데이트가 이루어진다. 이때 행렬 연산이 가장 많은 비중을 차지한다.
도 2는 인공 신경망을 적용할 수 있는 시냅스 어레이를 나타내는 도면이다.
도 2를 참조하면, 시냅스 어레이는 주변회로 영역(Peripheral Circuit)으로부터 연장된 다수의 제1 라인들, 제1 라인과 교차되도록 구성된 다수의 제2 라인들을 포함한다. 제1 라인 및 제2 라인이 교차되는 부분에 전도도(Conductivity)를 조절할 수 있는 3단자 메모리 소자(3-terminal memory device)가 배치된다. 이러한 어레이로 구성된 인공 신경망 장치는 행렬 연산의 비중이 높으며, 해당 연산의 행렬의 각 요소들의 값을 각각의 메모리 소자의 전도도로 치환할 수 있으며, 전압 펄스(Voltage pulse)를 주어 흘러나오는 커런트를 통합하여 행렬 곱을 연산할 수 있다.
도 3은 ECRAM 기반의 3단자 메모리 소자의 일반적인 구조를 나타낸 것이다.
도 3을 참조하면, 반도체 기판 상부에 소스 영역(Source) 및 드레인 영역(Drain)이 구비되고, 소스 영역과 드레인 영역 사이에 채널 영역(Channel)이 구비된다. 채널 영역 상부로 게이트 스택이 구비되며, 게이트 스택은 전해질층(electrolyte), 이온 저장층(dopant reservoir) 및 게이트 전극층(gate electrode)을 포함할 수 있다. 3단자 메모리 소자는 게이트 전극에 전압(VG)을 인가하여 게이트 전극과 채널 영역 사이에 이온의 이동을 유발시키며, 이로 인해 소스 영역과 드레인 영역 사이의 채널 물질의 전도도가 변하게 된다. 이때, 이온은 Li이온, H이온, O이온 등을 예로 들 수 있다. 채널 물질은 이온을 받아들였을 때 전도도가 향상될 수 있는 WO3, PCMO등으로 형성되는 것이 바람직하다. 게이트는 이온 저장층으로 사용되며, 게이트와 채널 영역 사이에는 전해질층을 활용하여 위의 이온의 통과는 용이하지만, 전류의 통과는 제한하여 전류 누설(leakage)을 최소한으로 줄인다. 이러한 특성을 이용하여 소스(Source)와 드레인(Drain)사이에 전압을 가하여 inference 과정을 수행하고, 게이트에 pulse를 인가해 weight update 과정을 수행할 수 있다.
도 4는 본 발명의 일 실시예에 따른 3단자 수직형 메모리 소자를 도시한 것이다.
도 4를 참조하면, 본 발명의 일 실시예에 따른 3단자 수직형 메모리 소자는 소스 전극(400), 채널 영역(410), 드레인 전극(420) 및 게이트 스택(430)으로 구성된다.
더욱 구체적으로 설명하면, 반도체 기판 상부에 제1 방향으로 연장된 라인 형태의 소스 전극(400)이 구비된다. 소스 전극(400)은 알루미늄, 구리, 니켈, 철, 크롬, 티타늄, 아연, 납, 금, 및 은 물질 중 어느 하나의 물질로 선택되는 적어도 하나의 금속 재료를 포함할 수 있다.
소스 전극(400) 상에는 소스 전극(400)으로부터 수직한 채널 영역(410)이 구비된다. 채널 영역(410)의 하부 일정 영역이 소스 전극(400)과 접촉되며, 채널 영역(410)은 내부에 보이드(Void)가 구비된 수직한 수직한 기둥 형태로 형성된 것이 바람직하다. 채널 영역(410)은 상부면, 하부면 및 내측면이 일정 두께의 채널 물질로 둘러싸인 수직한 기둥 형태인 것을 특징으로 하며, 상기 채널 물질은 금속 산화물을 포함하며, 예컨대, WO3, TiO2,　ZrO2, ZnO, PCMO 등으로 형성될 수 있다.
드레인 전극(420)은 소스 전극(400)과 일정 간격 이격되어 배치되며, 더욱 바람직하게는 소스 전극(400)으로부터 채널 영역(410) 상부 방향을 향해 일정 간격 이격되어 배치된다. 드레인 전극(420)은 채널 영역(410)의 중간 영역과 접촉되며, 소스 전극(400)과 교차하는 제2 방향을 따라 연장된 라인 형태로 형성된다. 드레인 전극(420)은 알루미늄, 구리, 니켈, 철, 크롬, 티타늄, 아연, 납, 금, 및 은 물질 중 어느 하나의 물질로 선택되는 적어도 하나의 금속 재료를 포함할 수 있다.
게이트 스택(430)은 채널 영역(410) 상부에 구비되며, 드레인 전극(420)과 일정 간격 이격되어 배치된다. 게이트 스택(430)과 드레인 전극(420) 사이의 거리는 쇼트(short)가 일어나지 않는 범위라면 그 거리가 가까워도 상관없다.
게이트 스택(430)은 전해질층, 이온 저장층 및 게이트 전극을 포함할 수 있으며, 게이트 전극은 금속막 및 배리어 금속막으로 구성될 수 있다. 예컨대, 배리어 금속막은 HfOX, 산화하프늄(HfO2), 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물등으로 이루어질 수 있으며, 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
도 5는 도 4의 A - A'에 따른 절단면을 도시한 단면도이다.
먼저, 도 5(a)를 참조하면, 반도체 기판 상부에 수직한 수직한 기둥 형태의 채널 영역(510)이 구비되며, 채널 영역(510)은 내부에 보이드(515) 구조를 포함한다.
채널 영역(510) 하부 양측으로 소스 전극(500)이 위치하고, 소스 전극(500)으로부터 상측으로 일정 거리 이격된 위치의 채널 영역(510) 양측으로 드레인 전극(520)이 위치한다.
그리고, 채널 영역(510) 상부에 게이트 스택(530)이 위치한다.
도 5(b)를 참조하면, 채널 영역(510) 내에 보이드 구조를 포함하지 않는 구성을 나타낸 것으로, 도 5(a)와 같이 보이드 구조를 포함하는 채널 영역은 전하가 이동할 수 있는 통로(Path)가 도 5(b)에 나타난 채널 영역의 전하 이동 통로보다 상대적으로 좁기 때문에 도 5(b)에 도시된 구조에 비해 더 높은 저항률(resistivity)을 갖는다.
도 6은 도 5(a)와 도 5(b)에 도시된 구조의 저항 비교를 위한 도면으로, 도 6(a)는 보이드 구조를 포함하는 채널 영역의 형태를 간략하게 도시한 것이고, 도 6(b)는 보이드 구조를 포함하지 않는 채널 영역의 형태를 간략하게 도시한 것이다.
도 6(a)는 내부에 보이드가 포함된 수직한 기둥 형태의 구조이고, 도 6(b)는 내부에 보이드가 포함되지 않고 채널 물질로 완전히 매립되어 있는 원기둥 형태의 구조이다. 채널 영역의 높이를 h로 정의할 때 도 6(a)에 도시된 구조의 저항은 아래 <수학식 1>과 같이 나타낼 수 있으며, 도 6(b)에 도시된 구조의 저항은 아래 <수학식 2>와 같이 나타낼 수 있다.
Figure 112021090638812-pat00003
< 수학식 1 >
Figure 112021090638812-pat00004
< 수학식 2 >
따라서, 보이드 구조가 포함된 채널 영역은 소자의 전도도를 감소시키는 효과를 얻을 수 있다. 또한,
Figure 112021090638812-pat00005
으로 표현되며,
Figure 112021090638812-pat00006
의 비율에 따라 보이드의 저항(resistance)을 조절할 수 있다.
도 7은 본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자의 채널 영역 형성 방법을 도시한 단면도들이다.
먼저, 도 7a를 참조하면, 반도체 기판 상부에 절연막(700)을 형성한다. 여기서 절연막(700)은 채널 영역 이외의 물질층을 의미하므로 반드시 절연막만으로 한정하지 않는다. 절연막 (700) 상부에 채널 영역을 오픈하는 마스크 패턴을 형성한다. 이어서, 마스크 패턴을 식각 마스크로 일정 깊이의 절연막을 식각하여 트렌치(710)를 형성한다. 이후, 마스크 패턴을 제거한다.
도 7b 내지 도 7d를 참조하면, 트렌치(710)를 포함한 절연막(700) 전체 표면에 채널 물질(720)을 증착한다. 채널 물질(720)은 스퍼터링(sputtering) 방식을 이용하여 증착하는 것이 바람직하다. 채널 물질(720)은 금속이 상온, 대기압 내에서 쉽게 산화 환원이 가능한 물질이 사용되며, 주로 금속 산화물(Metal-oxide)을 사용한다. 예컨대, 채널 물질(720)은 WO3, TiO2,　ZrO2, ZnO, PCMO등의 물질로 형성할 수 있다.
도 7b 내지 도 7d는 트렌치(710) 내에 채널 물질(720)이 증착되는 과정을 시간대별로 나타낸 것으로, 예를 들면, 도 7b는 채널 물질(720a) 증착 후 0 ~ 2분 사이의 형태, 도 7c는 채널 물질(720b) 증착 후 2 ~ 4분 사이의 형태, 도 7d는 채널 물질(720c) 증착 후 4 ~ 6분 사이의 형태를 의미할 수 있다. 그러나, 도 7b 내지 도 7d에 도시된 내용은 대략적으로 시간의 흐름에 따라 보이드 구조가 발생하는 과정을 설명하기 위한 것으로, 채널 물질(720)이 증착되는 형태와 시간은 반드시 이에 한정하지는 않는다.
이러한 과정을 통해 채널 물질(720)은 트렌치(710) 저부 및 절연막(700) 상부에 비해 트렌치(710) 내측벽에는 상대적으로 덜 증착되며, 낮은 스텝 커버리지(Step coverage) 특성으로 인해 트렌치(710) 내에 완전히 매립되지 못하고 보이드(745)가 형성된 상태가 된다. 여기서, 스텝 커버리지는 증착된 막의 두께가 균일한 정도를 나타내며, 스텝 커버리지가 낮다는 의미는 증착되는 부분에 단차가 있는 경우 상부 표면에 대한 증착 특성 대비 측벽에 대한 증착 특성이 떨어짐을 의미한다. 이러한 스텝 커버리지는 단차의 종횡비(Aspect Ratio)에 따라 결정되며, 본 발명의 일 실시예에 따른 메모리 소자에서는 채널 영역의 트렌치 종횡비를 최대한 증가시켜 트렌치 외부 영역에도 비해 트렌치 내측벽에 채널 물질이 완전히 채워지지 않도록 하여 보이드를 유발하도록 한다.
도 7e를 참조하면, 채널 영역 내에 증착된 채널 물질(720)을 채널 영역의 선폭과 동일하게 식각한 후 채널 물질(720) 상부에 게이트 스택(750)을 형성한다. 게이트 스택(750)은 전해질층, 이온 저장층 및 게이트 전극을 포함할 수 있으며, 게이트 전극은 금속막 및 배리어 금속막으로 구성될 수 있다. 예컨대, 배리어 금속막은 산화하프늄(HfO2), 티타늄질화물, 탄탈늄질화물, 텅스텐질화물, 하프늄질화물, 및 지르코늄질화물등으로 이루어질 수 있으며, 금속막은 텅스텐, 구리, 하프늄, 지르코늄, 티타늄, 탄탈륨, 알루미늄, 루테늄, 팔라듐, 백금, 코발트, 니켈 및 도전성 금속 질화물들 중에서 선택된 어느 하나 또는 이들의 조합으로 이루어질 수 있다.
상술한 바와 같이, 본 발명의 일 실시예에 따른 3차원 수직형 메모리 소자 및 그 제조 방법은 게이트 스택, 소스 전극 및 드레인 전극이 수직으로 배치된 3차원 수직형 구조에 보이드 구조를 포함하는 수직한 기둥 형태의 채널 영역을 형성하는 구성을 주요 특징으로 함으로써, 채널 영역의 단면적을 감소시켜 전기 전도도를 감소시키며, 이를 통해 소비 전력을 감소시켜 많은 수의 행렬 연산을 빠른 시간 내에 효과적으로 수행할 수 있도록 한다. 또한, 다층 구조의 인공 신경망의 메모리 소자 내 트레이닝 및 인퍼런스 과정을 수행할 수 있게 하는데 기여할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
400, 500 : 소스 전극 410, 510 : 채널 영역
420, 520 : 드레인 전극 515, 745 : 보이드
700 : 절연막 710 : 트렌치
720 : 채널물질 430, 530, 750 : 게이트 스택
본 발명을 지원한 국가연구개발사업
[과제고유번호 ] 1711129704　　
[세부과제번호 ] 2020M3F3A2A01081774　　
[부처명] 과학기술정보통신부　　
[연구관리전문기관] 한국연구재단　　
[연구사업명] 차세대지능형반도체기술개발(R&D)　　
[연구과제명] 고성능 학습용 CMOS 공정호환 음이온 제어형 3단자 뉴로모픽 시냅스 소자 개발 및 어레이 시연　　
[기여율]　 100%　　
[주관기관] 포항공과대학교　　　　　　　　
[연구기간] 2021-01-01~2021-12-31

Claims (10)

  1. 반도체 기판;
    반도체 기판 상부에 구비되며, 내부에 일정 크기의 보이드(void)를 포함하는 수직한 기둥형태의 채널 영역;
    상기 채널 영역을 사이에 두고 이격되어 배치된 소스 전극 및 드레인 전극; 및
    상기 채널 영역 상부에 형성된 게이트 스택을 포함하되,
    상기 보이드를 포함하는 채널 영역으로 구성된 메모리 소자의 저항은
    Figure 112023014840983-pat00020
    로 나타내며, h는 채널 영역의 높이, r1은 채널 영역 중심으로부터 외측벽까지의 거리, r2는 채널 영역 중심으로부터 내측벽까지의 거리를 나타내는 것을 특징으로 하는 3차원 수직형 메모리 소자.
  2. 제1항에 있어서, 상기 소스 전극은
    상기 채널 영역 하부와 접촉하며, 제1 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 3차원 수직형 메모리 소자.
  3. 제1항에 있어서, 상기 드레인 전극은
    상기 소스 전극 상부로부터 일정 거리 이격된 상기 채널 영역의 중간 부분과 접촉하며, 제1 방향과 교차하는 제2 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 3차원 수직형 메모리 소자.
  4. 제1항에 있어서,
    상기 채널 영역은 상부면, 하부면 및 내측면이 일정 두께의 채널 물질로 둘러싸인 수직한 기둥 형태인 것을 특징으로 하며, 상기 채널 물질은 금속 산화물을 포함하는 것을 특징으로 하는 3차원 수직형 메모리 소자.
  5. 삭제
  6. 반도체 기판 상부에 소스 전극, 절연막 및 드레인 전극을 형성하는 단계;
    상기 드레인 전극, 절연막 및 소스 전극을 식각하여 채널 영역을 정의하는 트렌치를 형성하는 단계;
    상기 트렌치에 채널 물질을 증착하되, 상기 채널 물질은 상기 트렌치 저부 및 내측벽에만 증착되어 상기 트렌치 내에 보이드(Void) 구조가 형성된 수직한 기둥 형태의 채널 영역을 형성하는 단계; 및
    상기 채널 영역 상부에 게이트 스택을 형성하는 단계를 포함하되,
    상기 보이드 구조를 포함하는 채널 영역으로 구성된 메모리 소자의 저항은
    Figure 112023014840983-pat00021
    로 나타내며, h는 채널 영역의 높이, r1은 채널 영역 중심으로부터 외측벽까지의 거리, r2는 채널 영역 중심으로부터 내측벽까지의 거리를 나타내는 것을 특징으로 하는 3차원 수직형 메모리 소자의 제조 방법.
  7. 제6항에 있어서,
    상기 소스 전극은 상기 채널 영역 하부와 접촉하며, 제1 방향을 따라 연장된 라인 형태로 형성하며, 상기 드레인 전극은 상기 소스 전극 상부로부터 일정 거리 이격된 상기 채널 영역의 중간 부분과 접촉하며, 상기 제1 방향과 교차하는 제2 방향을 따라 연장된 라인 형태인 것을 특징으로 하는 3차원 수직형 메모리 소자의 제조 방법.
  8. 제6항에 있어서,
    상기 채널 물질은 금속 산화물을 스퍼터링 방식으로 증착하며, 상기 트렌치 내부와 외부의 증착 정도의 차이에 의해 최종적으로 상기 트렌치 내에 보이드가 형성되는 것을 특징으로 하는 3차원 수직형 메모리 소자의 제조 방법.
  9. 제6항에 있어서,
    상기 채널 영역은 상부면, 하부면 및 내측면에 구비된 일정 두께의 채널 물질이 둘러싸인 수직한 기둥 형태인 것을 특징으로 하는 3차원 수직형 메모리 소자의 제조 방법.
  10. 삭제
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