KR102542167B1 - 에칭 방법 및 플라즈마 처리 장치 - Google Patents

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도쿄엘렉트론가부시키가이샤
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Abstract

본 발명은 금속층에 대한 실리콘층의 선택비를 향상시키는 것을 목적으로 한다.
실리콘층 위에 절연막을 갖는 제1 영역과, 금속층 위에 상기 절연막을 갖는 제2 영역을 갖는 피처리체를 에칭하는 방법으로서, 미리 정해진 패턴으로, 제1 가스로부터 생성된 플라즈마에 의해 상기 실리콘층과 상기 금속층이 노출될 때까지 상기 절연막의 에칭을 행하는 제1 공정과, 상기 제1 공정 후, 브롬화 함유 가스를 포함하는 제2 가스로부터 생성된 플라즈마에 의해 더욱 상기 실리콘층의 에칭을 행하는 제2 공정을 포함하는 에칭 방법이 제공된다.

Description

에칭 방법 및 플라즈마 처리 장치{ETCHING METHOD AND PLASMA PROCESSING APPARATUS}
본 발명은 에칭 방법 및 플라즈마 처리 장치에 관한 것이다.
3D-NAND 플래시 메모리 등의 3차원 적층 반도체 메모리의 제조에는, 플라즈마를 이용하여 적층막에 복수의 구멍을 형성하는 에칭 공정이 있다(예컨대, 특허문헌 1∼3을 참조). 이 에칭 공정에서는, 예컨대 60층이나 그 이상의 다층막의 각각이 노출되는 구멍을 에칭에 의해 형성한다.
3D-NAND의 디바이스 구조를 형성하는 에칭 공정의 일례로서, 절연막인 SiO2층에 구멍을 에칭 가공할 때, 기판의 실리콘층 및 중간에 위치하는 금속층에 대하여, 동시에 또한 고선택적으로 에칭 가공하는 공정이 있다. 이 에칭 공정에서는, SiO2층의 중간에 위치하는 금속층을 노출하는 비교적 얕은 구멍이 형성되며, 금속층의 하방에 있는 실리콘층을 노출하는 깊은 구멍이 형성된다.
이 에칭 공정에 의해 금속층 및 실리콘층이 노출된 후, 컨택트 저항을 내리기 위해, 실리콘층을 더욱 에칭하여, 실리콘층에 함몰(이하, 「Si 리세스」라고 함)을 형성하는 공정이 행해진다.
특허문헌 1: 일본 특허 공개 제2009-170661호 공보 특허문헌 2: 일본 특허 공개 제2009-266944호 공보 특허문헌 3: 일본 특허 공개 제2014-90022호 공보
Si 리세스의 공정에서는, 실리콘층을 에칭에 의해 깎으면서, 노출된 금속층이 깎이는 것을 억제할 필요가 있다. 즉, Si 리세스의 공정에서는, 금속층에 대한 실리콘층의 선택비가 높은 프로세스가 요구되고 있다.
그러나, 불소 가스를 포함하는 프로세스 가스(예컨대, CF4 가스, Ar 가스 및 O2 가스)에서는, Si 리세스의 공정에서 실리콘층을 깎을 때에 금속층도 깎여 버리기 때문에, 금속층에 대한 실리콘층의 선택비를 향상시키는 것은 곤란하다.
상기 과제에 대하여, 일측면에서는, 본 발명은 금속층에 대한 실리콘층의 선택비를 향상시키는 것을 목적으로 한다.
상기 과제를 해결하기 위해, 하나의 양태에 따르면, 실리콘층 위에 절연막을 갖는 제1 영역과, 금속층 위에 상기 절연막을 갖는 제2 영역을 갖는 피처리체를 에칭하는 방법으로서, 미리 정해진 패턴으로, 제1 가스로부터 생성된 플라즈마에 의해 상기 실리콘층과 상기 금속층이 노출될 때까지 상기 절연막의 에칭을 행하는 제1 공정과, 상기 제1 공정 후, HBr 가스를 포함하는 제2 가스로부터 생성된 플라즈마에 의해 상기 실리콘층의 에칭을 더 행하는 제2 공정을 포함하는 에칭 방법이 제공된다.
하나의 측면에 따르면, 금속층에 대한 실리콘층의 선택비를 향상시킬 수 있다.
도 1은 일실시형태에 따른 3D-NAND 플래시 메모리의 다층막과 구멍의 일례를 나타내는 도면이다.
도 2는 종래의 가스에 의한 깊은 구멍과 얕은 구멍의 에칭 결과의 일례를 나타내는 도면이다.
도 3은 일실시형태에 따른 플라즈마 처리 장치의 일례를 나타내는 도면이다.
도 4는 일실시형태에 따른 HBr에 의한 에칭의 Si/W 선택비의 일례를 나타내는 도면이다.
도 5는 일실시형태에 따른 각종 가스에 의한 에칭의 Si/W 선택비의 일례를 나타내는 도면이다.
도 6은 일실시형태에 따른 HBr에 의한 에칭의 시간 변화의 일례를 나타내는 도면이다.
도 7은 일실시형태에 따른 C4F6의 첨가에 따른 Si/W 선택비의 일례를 나타내는 도면이다.
도 8은 일실시형태에 따른 C4F6 첨가 시의 에칭의 시간 변화의 일례를 나타내는 도면이다.
도 9는 일실시형태에 따른 CH2F2의 첨가에 따른 Si/W 선택비의 일례를 나타내는 도면이다.
도 10은 일실시형태에 따른 CH4의 첨가에 따른 Si/W 선택비의 일례를 나타내는 도면이다.
도 11은 일실시형태에 따른 C4F6 및 Ar의 첨가에 따른 Si/W 선택비의 일례를 나타내는 도면이다.
이하, 본 발명을 실시하기 위한 형태에 대해서 도면을 참조하여 설명한다. 또한, 본 명세서 및 도면에 있어서, 실질적으로 동일한 구성에 대해서는, 동일한 부호를 붙임으로써 중복하는 설명을 생략한다.
[개시]
3D-NAND 플래시 메모리 등의 디바이스의 제조에는, 플라즈마를 이용하여 적층막에 복수의 구멍을 형성하는 에칭 공정이 있다. 이 에칭 공정은, 예컨대 도 1에 나타내는 바와 같이, 에칭에 의해 SiO2층(40)에 구멍(5)(컨택트 홀)을 형성한다. 이때, 실리콘층(10)(Si) 및 중간에 위치하는 금속층(30)(예컨대 W)에 대하여, 동시에 에칭이 행해진다. 도 1의 예에서는, 금속층(30)과 SiO2층(40)은 4층의 적층 구조로 이루어져 있지만, 이에 한정되는 것이 아니며, 예컨대 60층 내지 100층이라고 하는 다수층의 구조여도 좋다. 실리콘층(10)을 노출하는 구멍(5)은 깊은 구멍이며, 이하, 「깊은 구멍(CS)」이라고 한다. 또한, 금속층(30)을 노출하는 구멍(5)은 깊은 구멍(CS)보다도 얕은 구멍이며, 이하, 「얕은 구멍(CC)」이라고 한다.
도 1의 예에서는, 깊은 구멍(CS)의 SiO2층(40)과 실리콘층(10)(Si) 사이에 SiN층(20)을 갖는다. SiN층(20)은, 깊은 구멍(CS)의 SiO2층(40)을 에칭할 때의 에칭 스톱층이다. SiN층(20)이 노출될 때까지 SiN에 대한 SiO2의 선택비가 높은 에칭 조건으로 SiO2층(40)을 에칭을 행하고, 그 후, SiN층(20)을 에칭하는 조건으로, 하지의 실리콘층(10)을 노출시킨다. 이 SiN층(20)은, 깊은 구멍(CS)의 SiO2층(40)과 금속층(30) 사이에도 가져도 좋다.
깊은 구멍(CS)은, 얕은 구멍(CC)보다 깊게 깎지 않으면 안 되기 때문에, 얕은 구멍(CC)의 에칭이 종료한 후도 깊은 구멍(CS)의 에칭은 계속해서 행해진다. 깊은 구멍(CS)의 에칭이 종료하고, 실리콘층(10)이 노출되었을 때, 실리콘층(10)의 표면에 손상이 들어가, 컨택트 저항이 상승하여 버린다. 그 때문에, 얕은 구멍(CC)에서 금속층(30)이 노출되고, 깊은 구멍(CS)에서 실리콘층(10)이 노출된 후, 컨택트 저항을 내리기 위해, 실리콘층을 더욱 에칭하여, 손상이 들어간 실리콘층의 표면을 제거하고, 실리콘층에 함몰(Si 리세스)을 형성하는 공정이 행해진다. 따라서, Si 리세스의 공정 동안, 얕은 구멍(CC)에 노출되는 하지의 금속층(30)이 깎이지 않도록 프로세스 조건을 적정화할 필요가 있다.
도 2는 종래의 가스를 이용한 Si 리세스의 결과의 일례를 나타낸다. 도 2의 좌측에 나타내는 초기 상태에서는, 깊은 구멍(CS)에서는 실리콘층(10)이 30 ㎚ 깎이고, 얕은 구멍(CC)에서는 텅스텐(W)의 금속층(30)이 4 ㎚ 손실되어 있다.
한편, 도 2의 우측은, 종래 조건(레퍼런스)인 CF4(4불화탄소) 가스, Ar(아르곤) 가스 및 O2(산소) 가스에 의한 플라즈마에 의해 Si 리세스를 위한 에칭이 행해지고, 깊은 구멍(CS)에 초기 상태로부터 28 ㎚(=58 ㎚-30 ㎚)의 추가적인 함몰(Si 리세스)이 형성되며, 텅스텐(W)이 22 ㎚(=26 ㎚-4 ㎚) 깎여 있는 것을 알 수 있다.
이때, 텅스텐(W)에 대한 실리콘(Si)의 선택비(이하, 「Si/W 선택비」라고 함)는, 1.3이다. 즉, CF4 가스, Ar 가스 및 O2 가스에 의한 플라즈마에 의해 실리콘층(10)에 Si 리세스를 형성할 때에, Si/W 선택비가 소정 이상으로 되어 있지 않아, 금속층(30)의 마모가 억제되지 않은 것을 알 수 있다. 그래서, 본 실시형태에 따른 에칭 방법에서는, Si/W 선택비가 5 이상이 되도록 가스의 조건을 적정화하여, 금속층(30)을 거의 깎지 않고 Si 리세스를 행한다.
이하에서는, 먼저, 본 실시형태에 따른 에칭 방법을 실행하는 플라즈마 처리 장치의 전체 구성을 설명한다. 그 후, 금속층(30)을 거의 깎지 않고 Si 리세스를 행하는 것이 가능한 가스의 후보를 선택하고, 그 가스의 후보에 의한 에칭 결과를 고찰하여, Si 리세스 시에 사용하여야 할 가스를 특정한다.
[플라즈마 처리 장치의 전체 구성]
먼저, 본 발명의 일실시형태에 따른 플라즈마 처리 장치(1)의 전체 구성에 대해서, 도 3을 참조하면서 설명한다. 여기서는, 플라즈마 처리 장치(1)의 일례로서 용량 결합형 플라즈마 에칭 장치를 든다.
본 실시형태에 따른 플라즈마 처리 장치(1)는, 특히 반도체 웨이퍼(W)(이하, 「웨이퍼(W)」라고도 부름)를 에칭하는 에칭 장치에 한정되지 않고, 웨이퍼(W)에 CVD(Chemical Vapor Deposition)에 의한 성막을 행하는 성막 장치여도 좋다. 플라즈마 처리 장치(1)는, 웨이퍼(W)에 PVD(Physical Vapor Deposition)에 의한 성막을 행하는 성막 장치, 원자층 에칭(ALE: Atomic Layer Etching) 장치, 원자층 퇴적(ALD: Atomic Layer Deposition) 장치여도 좋다.
플라즈마 처리 장치(1)는, 예컨대 알루미늄 등의 도전성 재료로 이루어지는 처리 용기(2)와, 처리 용기(2)의 내부에 가스를 공급하는 가스 공급원(11)을 갖는다. 처리 용기(2)는 전기적으로 접지되어 있다. 처리 용기(2)의 내부에는 하부 전극(21)과, 이에 대향하여 평행하게 배치된 상부 전극(22)을 갖는다. 하부 전극(21)은, 웨이퍼(W)를 배치하는 배치대로서도 기능한다. 하부 전극(21)과 상부 전극(22)의 갭은, 예컨대 40 ㎜이다.
하부 전극(21)에는, 제1 정합기(33)를 통해 제1 고주파 전원(32)이 접속되고, 제2 정합기(35)를 통해 제2 고주파 전원(34)이 접속된다. 제1 고주파 전원(32)은, 예컨대 100 ㎒의 주파수의 제1 고주파 전력(플라즈마 생성용의 고주파 전력(HF))을 하부 전극(21)에 인가한다. 제2 고주파 전원(34)은, 100 ㎒보다 낮은, 예컨대 3 ㎒의 제2 고주파 전력(이온 인입용의 고주파 전력(LF))을 하부 전극(21)에 인가한다.
제1 정합기(33)는, 제1 고주파 전원(32)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시킨다. 제2 정합기(35)는, 제2 고주파 전원(34)의 내부(또는 출력) 임피던스에 부하 임피던스를 정합시킨다. 이에 의해, 처리 용기(2)의 내부에 플라즈마가 생성되고 있을 때에는, 제1 고주파 전원(32) 및 제2 고주파 전원(34)의 각각에 대해서, 내부 임피던스와 부하 임피던스가 외관상 일치하도록 기능한다.
상부 전극(22)은, 그 주연부를 피복하는 실드 링(41)을 통해 처리 용기(2)의 천장부에 부착되어 있다. 상부 전극(22)에는, 가스 공급원(11)으로부터 도입된 가스를 확산하는 확산실(50)이 마련되어 있다. 확산실(50)에는, 가스 도입구(45)가 형성되어 있다. 가스 공급원(11)으로부터 출력된 가스는, 가스 도입구(45)를 통해 확산실(50)에 공급되고, 가스 유로(55)를 거쳐, 개구(28)로부터 하부 전극(21)과 상부 전극(22) 사이의 플라즈마 공간에 공급된다. 이와 같이 하여 상부 전극(22)은, 가스를 공급하는 가스 샤워 헤드로서도 기능한다.
처리 용기(2)의 저면에는 배기구(60)가 형성되어 있고, 배기구(60)에 접속된 배기 장치(65)에 의해 처리 용기(2)의 내부가 배기된다. 이에 의해, 처리 용기(2)의 내부를 미리 정해진 진공도로 유지할 수 있다. 처리 용기(2)의 측벽에는, 게이트 밸브(G)가 마련되어 있다. 게이트 밸브(G)는, 처리 용기(2)로부터 웨이퍼(W)의 반입 및 반출을 행할 때에 반출입구를 개폐한다.
[제어 장치의 하드웨어 구성]
플라즈마 처리 장치(1)에는, 장치 전체의 동작을 제어하는 제어 장치(100)가 마련되어 있다. 제어 장치(100)는, CPU(Central Processing Unit)(101), ROM(Read Only Memory)(102) 및 RAM(Random Access Memory)(103)을 가지고 있다.
ROM(102)에는, 제어 장치(100)에 의해 실행되는 기본 프로그램 등이 기억되어 있다. RAM(103)에는, 레시피가 저장되어 있다. 레시피에는 프로세스 조건(에칭 조건)에 대한 플라즈마 처리 장치(1)의 제어 정보가 설정되어 있다. 제어 정보에는, 프로세스 시간, 압력(가스의 배기), 고주파 전력이나 전압, 각종 가스 유량, 챔버 내 온도(예컨대, 상부 전극 온도, 챔버의 측벽 온도, 웨이퍼의 설정 온도) 등이 포함된다. 또한, 레시피는, 하드 디스크나 반도체 메모리에 기억되어 있어도 좋다. 또한, 레시피는, CD-ROM, DVD 등의 가반성의 컴퓨터에 의해 판독 가능한 기억 매체에 수용된 상태로, 기억 영역의 미리 정해진 위치에 셋트하도록 하여도 좋다.
CPU(101)는, ROM(102)에 저장된 기본 프로그램에 기초하여, 플라즈마 처리 장치(1)의 전체의 제어를 행한다. CPU(101)는, RAM(103)에 저장된 레시피의 순서에 따라, 미리 정해진 종류의 가스를 공급하도록 제어하여, 웨이퍼(W)에 에칭 처리 등의 원하는 처리를 제어한다.
[가스의 적정화와 에칭 방법]
다음에, 이러한 구성의 플라즈마 처리 장치(1)를 이용하여 금속층(30)을 거의 깎지 않고 Si 리세스를 행하는 것이 가능한 가스의 적정화와, Si 리세스의 에칭 방법에 대해서 설명한다. 도 1에 나타내는 바와 같이, 본 실시형태에 따른 에칭 방법에서는, 먼저, 제1 가스로부터 생성된 플라즈마에 의해 실리콘층(10)과 금속층(30)이 노출될 때까지 SiO2층(40) 및 SiN층(20)의 에칭을 행하는 제1 공정이 실행된다.
그리고, 제1 공정을 행한 후, HBr 가스를 포함하는 제2 가스로부터 생성된 플라즈마에 의해 실리콘층(10)의 추가적인 에칭을 행하는 제2 공정이 실행된다. 제1 공정 및 제2 공정은, 동일한 플라즈마 처리 장치(1)에 의해 실행된다.
본 실시형태에서는, 절연막의 일례로서 SiO2층 및 SiN층을 들어 설명하지만, 절연막은, 이에 한정되지 않고, SiOX층이나 그 외의 산화막, SiC층, SiCN층, SiOCH층이어도 좋다. 또한, 본 실시형태에서는, 금속층의 일례로서 텅스텐(W)을 들어 설명하지만, 금속층은, 이에 한정되지 않고, 티탄(Ti), 알루미늄(Al), 루테늄(Ru) 또는 구리(Cu)여도 좋다.
또한, 본 실시형태에서는, 실리콘층(10)이 노출된 구멍(5)의 제1 영역에서의 애스펙트비는, 45 이상이고, 금속층(30)이 노출된 구멍(5)의 제2 영역에서의 애스펙트비는, 4 이상이다.
제1 공정은, Si 리세스의 에칭을 행하는 제2 공정의 준비 공정이며, 얕은 구멍(CC)이 텅스텐(W)의 금속층(30)까지 도달하여 금속층(30)이 노출되고, 또한, 깊은 구멍(CS)이 실리콘층(10)까지 도달하여 실리콘층(10)이 노출될 때까지 에칭이 행해진다.
제1 공정에서 사용하는 제1 가스는, 플루오로카본 가스와 산소 함유 가스를 포함하는 가스이다. 플루오로카본 가스의 일례로서는 CF4 가스, C4F8 가스, C4F6 가스를 들 수 있고, 산소 함유 가스의 일례로서는 O2 가스를 들 수 있다. 또한, 플루오르하이드로카본 가스가 이용되어도 좋다. 플루오르하이드로카본의 일례로서는, CHF3 가스나 CH2F2 가스를 들 수 있다. 또한, 아르곤 등의 희가스가 첨가되어도 좋다.
제1 공정이 완료한 후, 제2 공정에 있어서 Si 리세스를 위한 에칭이 실행된다. 제2 공정에서 사용하는 제2 가스는, Si/W 선택비가 5 이상이 되는 가스가 사용된다.
(가스의 적정화)
도 4는 본 실시형태에 따른 플라즈마 처리 장치(1)에 이하의 후보가 되는 각종 가스를 공급하여, Si 리세스의 에칭을 행한 결과의 Si/W 선택비의 일례를 나타낸다. 도 4에는 후보가 되는 가스로서, HBr 가스, Cl2(염소) 가스 및 Ar 가스의 혼합 가스, SiCl4(4염화규소) 및 Ar 가스의 혼합 가스, SiF4(4불화규소) 가스 및 Ar 가스의 혼합 가스의 4 후보를 나타내고 있다.
도 4의 최좌측에 나타내는 초기 상태에서는, 제1 공정이 완료한 시점에서의 깊은 구멍(CS)과 얕은 구멍(CC)의 바닥부의 단면을 나타낸다. 이 시점에서, 깊은 구멍(CS)에 형성된 Si 리세스는 30 ㎚이고, 얕은 구멍(CC)에 노출된 텅스텐(W)의 금속층의 손실은 4 ㎚이다.
상기 각종 가스를 이용하여 제2 공정의 에칭을 행한 결과, HBr 가스에 의한 제2 공정의 에칭에서는, 깊은 구멍(CS)의 Si 리세스가 143 ㎚(초기값과의 차분 113 ㎚)가 되고, 얕은 구멍(CC)의 텅스텐(W)의 손실이 24 ㎚(초기값과의 차분 20 ㎚)가 되었다. 그 결과, Si/W 선택비가 5.7(=113/20)이 되었다. 이상으로부터, 제2 공정에 있어서 HBr 가스에 의한 에칭을 실행하면, 텅스텐(W)을 거의 깎지 않고 실리콘층(10)의 Si 리세스를 행할 수 있는 것을 알 수 있었다.
또한, 다른 후보가 된 가스에서는, Si/W 선택비가 5 이상이 아니거나 또는 에칭 시에 발생하는 퇴적물에 의해 평가를 할 수 없는 상태였다. 이상으로부터, 제1 공정 후, Si 리세스를 행하는 제2 공정에서는, HBr 가스를 포함하는 제2 가스로부터 생성된 플라즈마에 의해 실리콘층의 에칭을 행함으로써, 텅스텐(W)을 거의 깎지 않고 Si 리세스를 행할 수 있는 것이 증명되었다. 덧붙여, HBr 가스를 포함하는 제2 가스를 이용함으로써 보우잉(Bowing)을 억제하여, 도 4에 나타내는 바와 같이 에칭의 수직 형상을 얻을 수 있다.
다음에, 도 4의 후보의 가스 외에, CHF3(플루오로포름) 가스, CH2F2(디플루오로메탄) 가스, NF3(3불화질소) 가스 및 Ar 가스의 혼합 가스, SF6(6불화유황) 및 Ar 가스의 혼합 가스를 후보의 가스로 선택하고, 각각의 가스를 이용하여 제2 공정을 실행하였다. 그 결과의 일례를 도 5에 나타낸다.
(HBr 가스)
도 5에서는 상기에 든 후보의 가스 중 5 이상의 Si/W 선택비를 갖는 가스는, HBr 가스뿐이었다. 이상으로부터, 상기 후보의 가스 중 제2 공정의 가스로서 바람직한 가스는, HBr 가스인 것을 알 수 있었다. 또한, 도 4 및 도 5는 제2 공정에 있어서의 에칭 시간을 90초로 설정하여 행한 에칭의 결과이다.
다음에, HBr 가스를 이용하여 제2 공정에 있어서의 에칭 시간을 변화시킨 결과를 도 6에 나타낸다. 도 6의 (a)는 HBr 가스를 이용하여 제2 공정에 있어서의 에칭 시간을 30초, 90초, 150초로 하였을 때의 깊은 구멍(CS)의 Si 리세스 및 얕은 구멍(CC)의 바닥부의 단면을 나타낸다. 도 6의 (a)의 최좌측의 단면은, 초기 상태에 있어서 Si 리세스를 30 ㎚로 하였을 때, 텅스텐(W)의 손실이 4 ㎚인 것을 나타낸다. 도 6의 (a)의 그 우측의 란에는, 순서대로, 제2 공정에 있어서 HBr 가스를 사용하여, 에칭 시간이 30초, 90초, 150초일 때의 Si 리세스와 텅스텐(W)의 손실의 결과를 나타낸다. 에칭 시간이 30초일 때, Si 리세스는 68 ㎚(초기값과의 차분 38 ㎚), 텅스텐(W)의 손실은 10 ㎚(초기값과의 차분 6 ㎚)였다. 에칭 시간이 90초 및 150초일 때에는, 에칭 시간에 비례하여 Si 리세스와 텅스텐(W)의 손실이 증가하였다. 도 6의 (b)의 그래프에서는, 횡축에 에칭 시간(E/T)을 나타내고, 종축에 Si 리세스와 텅스텐(W)의 손실의 결과를 나타낸다. 이 결과, Si 리세스와 텅스텐(W)의 손실은 에칭 시간에 비례하는 것을 알 수 있었다. 바꾸어 말하면, 에칭 시간에 따라서는, Si/W 선택비는 변하지 않는 것을 알 수 있다.
본 실시형태에서는, Si 리세스의 초기값이 30 ㎚이며, 초기값으로부터 더욱 30 ㎚ 에칭되었을 때, 즉, Si 리세스가 60 ㎚(초기값과의 차분 30 ㎚)일 때, 원하는 컨택트 저항의 저하를 얻을 수 있다. 전술한 바와 같이, 에칭 시간에 따라 Si/W 선택비는 변하지 않기 때문에, 도 6의 (b)의 그래프로부터, 실험에 의해 얻어진 Si 리세스의 선과 Si 리세스가 60 ㎚(초기값과의 차분 30 ㎚)의 선의 교점인 27초의 에칭 시간에서, 원하는 Si 리세스의 형상을 얻을 수 있다고 추정된다.
(HBr 가스+첨가 가스: C4F6)
다음에, HBr 가스에 C4F6 가스를 첨가하여, 제2 공정의 에칭을 행하였다. 도 7에 C4F6 가스를 HBr에 첨가하였을 때의 Si/W 선택비의 일례를 나타낸다. 또한, 도 7 및 후술하는 도 8∼도 11은 제2 공정에 있어서의 에칭 시간을 90초로 설정한 결과이다.
도 7의 최좌측의 초기 상태에 대하여, 그 우측란에는, 순서대로, HBr 가스에 첨가하는 C4F6 가스의 유량비가 「0(첨가 없음)」, 「0.035」, 「0.070」인 경우의 제2 공정의 에칭 결과의 일례를 나타낸다.
이 결과, HBr 가스에 C4F6 가스를 첨가하지 않는 경우, 전술한 바와 같이, Si/W 선택비는 「5.7」인 데 대하여, HBr 가스에 대한 C4F6 가스의 유량비가 「0.035」인 경우에는 Si/W 선택비는 「6.4」가 되었다. 또한, HBr 가스에 대한 C4F6 가스의 유량비가 「0.070」인 경우, Si/W 선택비는 「19」가 되었다. 이 결과, HBr 가스에 C4F6 가스를 첨가함으로써 Si/W 선택비를 보다 개선할 수 있는 것을 알 수 있었다.
이것은, 제2 공정의 에칭 시에 생성된 C4F6 가스에 의한 퇴적물이 텅스텐(W) 상에 부착하기 때문에, HBr 가스에 C4F6 가스를 첨가함으로써 Si/W 선택비가 향상된다고 생각된다. 따라서, HBr 가스에 첨가하는 가스는, C4F6 가스에 한정되지 않고, 퇴적성이 있는 C4F8, C5F8, C3F8 등의 플루오로카본 가스여도 좋다. 이에 의해서도 Si/W 선택비를 보다 향상시킬 수 있다.
도 8은 본 실시형태에 따른 C4F6 첨가 시의 에칭 시간의 변화에 대한 에칭 결과의 일례를 나타낸다. 도 8의 최좌측의 초기 상태에 대하여, 그 우측란에는, 순서대로, HBr 가스에 C4F6 가스를 첨가시킨 상태로 제2 공정의 에칭 시간이 35초 및 90초가 되었을 때의 Si 리세스와 텅스텐(W)의 손실의 결과의 일례를 나타낸다. 어느 경우에도 HBr 가스와 C4F6 가스의 유량비는 동일하다.
에칭 시간이 30초일 때, Si 리세스는 60 ㎚(초기값과의 차분 30 ㎚), 텅스텐(W)의 손실은 6 ㎚(초기값과의 차분 2 ㎚)였다. 에칭 시간이 90초일 때, Si 리세스는 107 ㎚(초기값과의 차분 77 ㎚)였다. 이 결과, Si 리세스와 텅스텐(W)의 손실은 에칭 시간에 비례하는 것을 알 수 있었다. 바꾸어 말하면, 에칭 시간에 따라 Si/W 선택비는 변하지 않는 것을 알 수 있다.
(HBr 가스+첨가 가스: CH2F2)
다음에, HBr 가스에 CH2F2 가스를 첨가하여, 제2 공정의 에칭을 행하였다. 도 9에 HBr에 CH2F2 가스를 첨가하였을 때의 Si/W 선택비의 일례를 나타낸다.
도 9의 (a)의 최좌측의 초기 상태에 대하여, 그 우측란에는, 순서대로, HBr 가스에 첨가하는 CH2F2 가스의 유량비가 「0.25」, 「0.5」, 「0.75」인 경우의 제2 공정의 에칭 결과의 일례를 나타내고 있다. 또한, 도 9의 (b)의 그래프에서는, HBr 가스에 첨가하는 CH2F2 가스의 유량비가 「0.25」일 때의 CH2F2 가스의 유량을 기준 유량(A)으로 하여, 횡축에 CH2F2 가스의 유량을 나타내고, 종축에 Si 리세스 및 텅스텐(W)의 손실을 나타낸다.
이 결과, HBr 가스에 대한 CH2F2 가스의 유량비가 「0.25」인 경우에는 Si/W 선택비는 「5.2」가 되었다. 또한, HBr 가스에 대한 CH2F2 가스의 유량비가 「0.5」인 경우, Si/W 선택비는 「6.0」이 되고, HBr 가스에 대한 CH2F2 가스의 유량비가 「0.75」인 경우, Si/W 선택비는 「10」이 되었다. 이 결과, HBr 가스에 CH2F2 가스를 첨가함으로써 CH2F2 가스의 퇴적성에 의해 Si/W 선택비를 개선할 수 있는 것을 알 수 있었다.
또한, HBr 가스에 첨가하는 가스는, CH2F2 가스에 한정되지 않고, 퇴적성이 있는 CHF3, CH3F 등의 하이드로플루오로카본 가스를 첨가하여도 좋다. 이에 의해서도, Si/W 선택비를 개선시킬 수 있다.
(HBr 가스+첨가 가스: CH4)
다음에, HBr 가스에 CH4 가스를 첨가하여, 제2 공정의 에칭을 행하였다. 도 10에 HBr에 CH4 가스를 첨가하였을 때의 Si/W 선택비의 일례를 나타낸다. 이 결과, HBr 가스에 CH4 가스를 첨가하지 않는 경우(도 10의 중앙), 전술한 바와 같이 Si/W 선택비는 「5.7」인 데 대하여, HBr 가스에 CH4 가스를 첨가한 경우(도 10의 우측), Si/W 선택비는 「7.5」가 되었다. 이 결과, HBr 가스에 CH4 가스를 첨가함으로써 CH4 가스의 퇴적성에 의해 Si/W 선택비를 개선할 수 있는 것을 알 수 있었다.
또한, HBr 가스에 첨가하는 가스는, CH4 가스에 한정되지 않고, 퇴적성이 있는 CH4, C2H6, C3H8 등의 하이드로카본 가스를 첨가하여도 좋다. 이에 의해서도, Si/W 선택비를 개선시킬 수 있다.
(HBr 가스+첨가 가스+아르곤 가스)
마지막으로, HBr 가스에 C4F6 가스를 첨가하고, 더욱 Ar 가스 또는 CO(일산화탄소) 가스를 부가한 혼합 가스에 의해 제2 공정의 에칭을 행한 결과의 일례를 도 11에 나타낸다. 이 결과에 따르면, HBr 가스에 C4F6 가스를 첨가하고, 더욱 Ar 가스를 부가한 경우의 Si/W 선택비는 「21」이고, HBr 가스에 C4F6 가스를 첨가한 경우의 Si/W 선택비 「19」와 비교하여, 같은 정도의 개선이 보여졌다.
또한, HBr 가스에 C4F6 가스를 첨가하고, 더욱 CO 가스를 부가한 경우의 Si/W 선택비는 「16」이고, HBr 가스에 C4F6 가스를 첨가한 경우의 Si/W 선택비 「19」와 비교하여, 같은 정도의 개선이 보여졌다.
따라서, HBr 가스에 C4F6 가스를 첨가하고, 더욱 Ar 가스 또는 CO 가스를 부가한 상태로 제2 공정의 에칭을 행하여도 좋은 것을 알 수 있었다. 또한, CO 가스와 동일하게 하여, HBr 가스에 C4F6 가스를 첨가하고, 더욱 CO2 가스를 부가한 상태로 제2 공정의 에칭을 행하여도 좋다.
이상에 설명한 바와 같이, 본 실시형태의 에칭 방법에 따르면, 금속층에 대한 실리콘층의 선택비를 향상시킬 수 있다. 또한, 보우잉(Bowing)을 억제하여, 에칭의 수직 형상을 얻을 수 있다. 또한, 상기에 설명한 전체 실험에 있어서, 웨이퍼(W)에 인가되는 시스 전압은 900 V 이하이다.
이상, 에칭 방법 및 플라즈마 처리 장치를 상기 실시형태에 의해 설명하였지만, 본 발명에 따른 에칭 방법 및 플라즈마 처리 장치는 상기 실시형태에 한정되는 것이 아니며, 본 발명의 범위 내에서 여러 가지의 변형 및 개량이 가능하다. 상기 복수의 실시형태에 기재된 사항은, 모순되지 않는 범위에서 조합할 수 있다.
예컨대, 본 발명은, 도 3의 평행 평판형 2주파 인가 장치뿐만 아니라, 그 외의 플라즈마 처리 장치에 적용 가능하다. 그 외의 플라즈마 처리 장치로서는, 용량 결합형 플라즈마(CCP: Capacitively Coupled Plasma) 장치, 유도 결합형 플라즈마(ICP: Inductively Coupled Plasma) 처리 장치, 레이디얼 라인 슬롯 안테나를 이용한 플라즈마 처리 장치, 헬리콘파 여기형 플라즈마(HWP: Helicon Wave Plasma) 장치, 전자 사이클로트론 공명 플라즈마(ECR: Electron Cyclotron Resonance Plasma) 장치, 표면파 플라즈마 처리 장치 등이어도 좋다.
본 명세서에서는, 에칭 대상의 기판으로서 웨이퍼(W)에 대해서 설명하였지만, 이에 한정되지 않고, LCD(Liquid Crystal Display), FPD(Flat Panel Display) 등에 이용되는 각종 기판이나, 포토 마스크, CD 기판, 프린트 기판 등이어도 좋다.
1: 플라즈마 처리 장치
2: 처리 용기
3: 상부 전극
5: 구멍(컨택트 홀)
10: 실리콘층
11: 가스 공급원
21: 하부 전극(배치대)
22: 상부 전극
30: 금속층
32: 제1 고주파 전원
34: 제2 고주파 전원
40: SiO2층
45: 가스 도입구
50: 확산실
65: 배기 장치
100: 제어 장치

Claims (14)

  1. 에칭 방법으로서,
    기판 - 상기 기판은,
    실리콘층 상에 배열된 절연막을 갖는 제1 영역, 및
    금속층 상에 배열된 상기 절연막을 갖는 제2 영역을 포함함 - 을 제공하는 단계와,
    미리 정해진 패턴으로, 제1 가스로부터 생성된 플라즈마를 사용하여 상기 실리콘층과 상기 금속층이 노출될 때까지 상기 절연막을 에칭하는 단계와,
    상기 절연막의 에칭 후, HBr 가스를 포함하는 제2 가스로부터 생성된 플라즈마를 사용하여 상기 실리콘층을 에칭하는 단계
    를 포함하고,
    상기 금속층을 제거하지 않고 상기 실리콘층이 에칭되도록, 상기 실리콘층을 에칭하기 위한 상기 제2 가스의 상기 HBr 가스의 상기 금속층에 대한 선택비는 5 이상인 것인, 에칭 방법.
  2. 제1항에 있어서,
    상기 실리콘층은, 플루오로카본 가스, 하이드로플루오로카본 가스 및 하이드로카본 가스로 구성된 그룹으로부터 선택된 적어도 하나의 가스를 첨가하여 얻어진 가스 혼합물로부터 생성된 플라즈마를 사용하여 에칭되는 것인, 에칭 방법.
  3. 제2항에 있어서,
    상기 제2 가스에 첨가하는 플루오로카본 가스는,
    C4F8 가스, C4F6 가스, C5F8 가스 및 C3F8 가스로 구성된 그룹으로부터 선택된 적어도 하나의 가스인 것인, 에칭 방법.
  4. 제2항에 있어서,
    상기 제2 가스에 첨가하는 하이드로플루오로카본 가스는,
    CH2F2 가스, CHF3 가스 및 CH3F 가스로 구성된 그룹으로부터 선택된 적어도 하나의 가스인 것인, 에칭 방법.
  5. 제2항에 있어서,
    상기 제2 가스에 첨가하는 하이드로카본 가스는,
    CH4 가스, C2H6 가스 또는 C3H8 가스로 구성된 그룹으로부터 선택된 적어도 하나의 가스인 것인, 에칭 방법.
  6. 제2항에 있어서, 상기 가스 혼합물은, 상기 제2 가스의 가스들의 가스 유량비를 조정함으로써 얻어지고, 상기 가스 유량비는,
    상기 HBr 가스에 대한 C4F6 가스의 가스 유량비가 0.07;
    상기 HBr 가스에 대한 CH2F2 가스의 가스 유량비가 0.75; 또는
    상기 HBr 가스에 대한 CH4 가스의 가스 유량비가 0.25,
    중 적어도 하나를 적용하는 것인, 에칭 방법.
  7. 제1항에 있어서, 상기 금속층은,
    텅스텐(W), 티탄(Ti), 알루미늄(Al), 루테늄(Ru) 및 구리(Cu)로 구성된 그룹으로부터 선택된 적어도 하나의 요소로 제조되는 것인, 에칭 방법.
  8. 제1항에 있어서,
    상기 실리콘층이 노출된 후의 상기 제1 영역에 형성된 상기 미리 정해진 패턴의 제1 애스펙트비는 45 이상이고,
    상기 금속층이 노출된 후의 상기 제2 영역에 형성된 상기 미리 정해진 패턴의 제2 애스펙트비는 4 이상인 것인, 에칭 방법.
  9. 제1항에 있어서,
    상기 제1 가스는 플루오로카본 가스와 산소 함유 가스를 포함하는 가스 혼합물인 것인, 에칭 방법.
  10. 제1항에 있어서,
    상기 절연막의 에칭 및 상기 실리콘층의 에칭은 동일한 플라즈마 처리 장치를 이용하여 실행되는 것인, 에칭 방법.
  11. 삭제
  12. 제1항에 있어서, 상기 실리콘층의 에칭에서, 상기 절연막의 에칭 동안 손상된 상기 실리콘층의 표면을 제거하여 상기 실리콘층 내에 리세스가 형성되는 것인, 에칭 방법.
  13. 제1항에 있어서, 상기 기판에 900 V 이하의 시스(sheath) 전압이 인가되는 것인, 에칭 방법.
  14. 에칭 방법으로서,
    기판 - 상기 기판은,
    실리콘 함유층 상에 배열된 절연막을 갖는 제1 영역, 및
    금속층 상에 배열된 상기 절연막을 갖는 제2 영역을 포함함 - 을 제공하는 단계와,
    미리 정해진 패턴으로, 제1 가스로부터 생성된 플라즈마를 사용하여 상기 실리콘 함유층과 상기 금속층이 노출될 때까지 상기 절연막을 에칭하는 단계와,
    상기 절연막의 에칭 후, HBr 가스를 포함하는 제2 가스로부터 생성된 플라즈마를 사용하여 상기 실리콘 함유층을 에칭하는 단계
    를 포함하고,
    상기 실리콘 함유층은, 플루오로카본 가스, 하이드로플루오로카본 가스 및 하이드로카본 가스로 구성된 그룹으로부터 선택된 적어도 하나의 가스를 상기 제2 가스에 첨가하여 얻어진 가스 혼합물로부터 생성된 플라즈마를 사용하여 상기 실리콘 함유층의 에칭 동안 에칭되고,
    상기 실리콘 함유층이 노출된 후에 상기 제1 영역에 형성된 상기 미리 정해진 패턴의 제1 애스펙트비는 45 이상이고,
    상기 금속층이 노출된 후에 상기 제2 영역에 형성된 상기 미리 정해진 패턴의 제2 애스펙트비는 4 이상이며,
    상기 금속층을 제거하지 않고 상기 실리콘 함유층이 에칭되도록, 상기 실리콘 함유층을 에칭하기 위한 상기 제2 가스의 상기 HBr 가스의 상기 금속층에 대한 선택비는 5 이상이며,
    상기 제1 가스는 플루오로카본 가스 및 산소 함유 가스를 포함하는 가스 혼합물이고,
    상기 절연막의 에칭과 상기 실리콘 함유층의 에칭은 동일한 플라즈마 처리 장치를 이용하여 실행되는 것인, 에칭 방법.
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