KR102541938B1 - Display Device - Google Patents

Display Device Download PDF

Info

Publication number
KR102541938B1
KR102541938B1 KR1020160027882A KR20160027882A KR102541938B1 KR 102541938 B1 KR102541938 B1 KR 102541938B1 KR 1020160027882 A KR1020160027882 A KR 1020160027882A KR 20160027882 A KR20160027882 A KR 20160027882A KR 102541938 B1 KR102541938 B1 KR 102541938B1
Authority
KR
South Korea
Prior art keywords
signal
gate
electrode connected
node
dummy carry
Prior art date
Application number
KR1020160027882A
Other languages
Korean (ko)
Other versions
KR20170105175A (en
Inventor
김지아
소병성
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020160027882A priority Critical patent/KR102541938B1/en
Publication of KR20170105175A publication Critical patent/KR20170105175A/en
Application granted granted Critical
Publication of KR102541938B1 publication Critical patent/KR102541938B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3266—Details of drivers for scan electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0224—Details of interlacing
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0289—Details of voltage level shifters arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)

Abstract

본 발명은 표시패널 및 내장형 게이트 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 내장형 게이트 구동부는 스테이지 회로부들과, 보상 회로부들로 이루어진 시프트 레지스터들을 갖는다. 스테이지 회로부들은 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고, 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 보상 회로부들에 각각 공급한다.The present invention provides a display device including a display panel and a built-in gate driver. The display panel displays an image. The built-in gate driver has shift registers composed of stage circuits and compensation circuits. Each of the stage circuit units includes a gate signal generation circuit for generating a gate signal and a dummy carry generation circuit for generating a dummy carry signal, and supplies the dummy carry signal generated from the dummy carry generation circuit to compensation circuit units, respectively.

Description

표시장치{Display Device}Display Device {Display Device}

본 발명은 표시장치에 관한 것이다.The present invention relates to a display device.

정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 유기전계발광표시장치(Organic Light Emitting Display: OLED), 액정표시장치(Liquid Crystal Display: LCD) 및 플라즈마표시장치(Plasma Display Panel: PDP) 등과 같은 표시장치의 사용이 증가하고 있다.As information technology develops, the market for display devices, which are communication media between users and information, is growing. Accordingly, the use of display devices such as organic light emitting displays (OLEDs), liquid crystal displays (LCDs), and plasma display panels (PDPs) is increasing.

앞서 설명한 표시장치 중 일부 예컨대, 액정표시장치나 유기전계발광표시장치에는 매트릭스 형태로 배치된 복수의 서브 픽셀을 포함하는 표시패널과 표시패널을 구동하는 구동부가 포함된다. 구동부에는 표시패널에 게이트신호(또는 스캔신호)를 공급하는 게이트 구동부 및 표시패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.Some of the display devices described above, for example, a liquid crystal display device or an organic light emitting display device, include a display panel including a plurality of sub-pixels arranged in a matrix form and a driver that drives the display panel. The driver includes a gate driver for supplying a gate signal (or scan signal) to the display panel and a data driver for supplying a data signal to the display panel.

위와 같은 표시장치는 매트릭스 형태로 배치된 서브 픽셀들에 게이트신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀이 발광을 하게 됨으로써 영상을 표시할 수 있게 된다.In the above display device, when a gate signal and a data signal are supplied to subpixels arranged in a matrix form, the selected subpixel emits light, thereby displaying an image.

게이트신호를 출력하는 게이트 구동부는 집적회로 형태로 표시패널의 외부기판에 실장되는 외장형과 박막 트랜지스터 공정과 함께 이루어지는 게이트인패널(Gate In Panel; GIP) 형태로 표시패널에 형성되는 내장형으로 구분된다.The gate driver outputting the gate signal is divided into an external type mounted on an external substrate of the display panel in the form of an integrated circuit and an embedded type formed on the display panel in the form of a gate in panel (GIP) formed together with a thin film transistor process.

그런데 종래의 내장형 게이트 구동부 중에는 좌측과 우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동(또는 인터레이스, Interlace)할 경우 사용이 어려운 단점이 있어 이의 개선이 요구된다.However, among the conventional built-in gate drivers, it is difficult to use shift registers disposed on the left and right sides without simultaneously driving left and right shift registers and sequentially driving (or interlacing) them, so improvement is required.

상술한 배경기술의 문제점을 해결하기 위한 본 발명은 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공하는 것이다. 또한 본 발명은 게이트신호의 폴링 타임 개선과 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공하는 것이다.The present invention to solve the problems of the background art described above is to provide a display device having a built-in gate driver capable of both normal driving and interlace driving. Another object of the present invention is to provide a display device having a built-in gate driver capable of improving the polling time of a gate signal and driving reliability.

상술한 과제 해결 수단으로 본 발명은 표시패널 및 내장형 게이트 구동부를 포함하는 표시장치를 제공한다. 표시패널은 영상을 표시한다. 내장형 게이트 구동부는 표시패널에 게이트신호를 공급하기 위해 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 스테이지 회로부들과, 스테이지 회로부들과 마주보는 반대측에서 스테이지 회로부들과 동일한 게이트라인을 보상 구동하도록 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 보상 회로부들로 이루어진 시프트 레지스터들을 갖는다. 스테이지 회로부들은 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고, 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 보상 회로부들에 각각 공급한다.As a means for solving the above problems, the present invention provides a display device including a display panel and a built-in gate driver. The display panel displays an image. In order to supply gate signals to the display panel, the built-in gate driver includes stage circuit units alternately arranged across the left and right sides of the display area by one gate line, and the same gate line as the stage circuit units on the opposite side facing the stage circuit units. It has shift registers composed of compensation circuit parts alternately disposed across the left and right sides of the display area by one gate line to perform compensation driving. Each of the stage circuit units includes a gate signal generation circuit for generating a gate signal and a dummy carry generation circuit for generating a dummy carry signal, and supplies the dummy carry signal generated from the dummy carry generation circuit to compensation circuit units, respectively.

보상 회로부들은 더미 캐리 발생회로로부터 출력된 더미 캐리신호의 로직 상태에 대응하여 턴온 또는 턴오프 동작할 수 있다.The compensation circuit units may be turned on or turned off in response to a logic state of the dummy carry signal output from the dummy carry generation circuit.

보상 회로부들은 더미 캐리신호에 대응하여 자신이 보상 구동하는 게이트라인을 방전시키기 위한 턴온 동작을 수행할 수 있다.The compensation circuit units may perform a turn-on operation for discharging gate lines for compensation driving in response to the dummy carry signal.

보상 회로부들은 시프트 레지스터들에 공급되는 제1저전위전원보다 높거나 낮은 제2저전위전원으로 자신이 보상 구동하는 게이트라인을 방전시킬 수 있다.The compensating circuit units may discharge gate lines for compensation driving with second low potential power that is higher or lower than the first low potential power supplied to the shift registers.

더미 캐리 발생회로는 외부로부터 로직하이의 활성화신호가 공급되면 로직하이의 더미 캐리신호를 출력하기 위한 동작을 수행할 수 있다.The dummy carry generating circuit may perform an operation to output a logic high dummy carry signal when a logic high activation signal is supplied from the outside.

활성화신호는 내장형 게이트 구동부를 인터레이스 모드 방식으로 구동할 때 로직하이를 가질 수 있다.The activation signal may have a logic high when the built-in gate driver is driven in an interlace mode.

더미 캐리 발생회로는 자신이 속하는 시프트 레지스터에 공급된 클록신호를 이용하여 로직하이의 더미 캐리신호를 출력할 수 있다.The dummy carry generating circuit may output a logic high dummy carry signal using a clock signal supplied to a shift register to which it belongs.

더미 캐리 발생회로는 자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드의 전위에 대응하여 로직로우의 더미 캐리신호를 출력할 수 있다.The dummy carry generating circuit may output a logic-low dummy carry signal in response to the potential of the QB node of the gate signal generating circuit of the shift register to which it belongs.

보상 회로부들은 자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 스테이지 회로부들에 포함된 더미 캐리 발생회로의 더미 캐리 출력단자에 연결될 수 있다.The compensation circuit units may be connected to dummy carry output terminals of a dummy carry generating circuit included in stage circuit units located at least after the K stage (where K is an integer greater than or equal to 1).

더미 캐리 발생회로는 활성화신호라인에 게이트전극이 연결되고 고전위전원라인에 제1전극이 연결되고 QQ노드에 제2전극이 연결된 제11트랜지스터와, 넥스트신호라인에 게이트전극이 연결되고 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제12트랜지스터와, 자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드에 게이트전극이 연결되고 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제13트랜지스터와, QQ노드에 게이트전극이 연결되고 QB노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제14트랜지스터와, QQ노드에 게이트전극이 연결되고 제N(N은 1 이상 정수)클록신호라인에 제1전극이 연결되고 더미 캐리 발생 회로의 더미 캐리 출력단자에 제2전극이 연결된 제15트랜지스터와, QB노드에 게이트전극이 연결되고 상기 제15트랜지스터의 제2전극에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제16트랜지스터와, 활성화신호라인에 게이트전극이 연결되고 Q노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제17트랜지스터를 포함할 수 있다.The dummy carry generating circuit includes an 11th transistor having a gate electrode connected to an activation signal line, a first electrode connected to a high potential power supply line, and a second electrode connected to a QQ node, a gate electrode connected to a next signal line, and a QQ node. A twelfth transistor to which a first electrode is connected and a second electrode connected to a first low potential power line, a gate electrode connected to a QB node of a gate signal generating circuit of a shift register to which it belongs, and a first electrode connected to a QQ node and a 13th transistor having a second electrode connected to the first low potential power line, and a 14th transistor having a gate electrode connected to the QQ node, a first electrode connected to the QB node, and a second electrode connected to the first low potential power line. and a fifteenth transistor having a gate electrode connected to the QQ node, a first electrode connected to the Nth clock signal line (N is an integer greater than or equal to 1), and a second electrode connected to the dummy carry output terminal of the dummy carry generating circuit; A 16th transistor having a gate electrode connected to a node, a first electrode connected to the second electrode of the 15th transistor, a second electrode connected to a first low potential power line, and a gate electrode connected to an activation signal line, Q node and a 17th transistor having a first electrode connected to and a second electrode connected to the first low potential power line.

본 발명은 게이트신호의 신호지연 문제를 개선하면서도 장치의 동작 조건에 대응하여 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 게이트신호의 폴링 타임을 개선할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다.The present invention has an effect of providing a display device having a built-in gate driver capable of both normal driving and interlace driving in response to operating conditions of the device while improving the signal delay problem of the gate signal. In addition, the present invention has an effect of providing a display device having a built-in gate driver capable of improving the polling time of a gate signal. In addition, the present invention has an effect of providing a display device having a built-in gate driver capable of improving driving reliability.

도 1은 표시장치의 개략적인 블록도.
도 2는 도 1에 도시된 서브 픽셀의 구성 예시도.
도 3은 표시패널의 좌측 및 우측에 배치된 스테이지 회로부들을 간략히 보여주는 도면.
도 4는 스테이지 회로부들의 블록도.
도 5는 실험예에 따른 스테이지 회로부의 회로 구성도.
도 6은 도 5에 도시된 실험예의 문제점을 설명하기 위한 도면.
도 7은 실시예에 따른 스테이지 회로부의 개략적인 회로 구성도.
도 8은 실시예에 따른 스테이지 회로부의 상세 회로 구성도.
도 9 내지 도 12는 실시예에 따른 스테이지 회로부를 구동 조건별로 구분하여 설명하기 위한 도면들.
도 13은 실험예 및 실시예에 따른 스테이지 회로부의 시뮬레이션 결과를 나타낸 도면.1 is a schematic block diagram of a display device;
FIG. 2 is an exemplary configuration diagram of a sub-pixel shown in FIG. 1;
3 is a schematic diagram showing stage circuit parts arranged on the left and right sides of a display panel;
4 is a block diagram of stage circuitry;
5 is a circuit configuration diagram of a stage circuit unit according to an experimental example;
6 is a view for explaining problems of the experimental example shown in FIG. 5;
7 is a schematic circuit configuration diagram of a stage circuit unit according to an embodiment.
8 is a detailed circuit configuration diagram of a stage circuit unit according to an embodiment.
9 to 12 are diagrams for describing a stage circuit unit according to driving conditions according to an exemplary embodiment;
13 is a diagram showing simulation results of a stage circuit unit according to experimental examples and embodiments.

이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for the implementation of the present invention will be described with reference to the accompanying drawings.

이하에서 설명되는 트랜지스터는 게이트전극을 제외하고 타입에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.A transistor to be described below may be referred to as a source electrode and a drain electrode or a drain electrode and a source electrode depending on the type except for a gate electrode, and will be described as a first electrode and a second electrode for non-limiting purposes.

도 1은 표시장치의 개략적인 블록도이고, 도 2는 도 1에 도시된 서브 픽셀의 구성 예시도이다.FIG. 1 is a schematic block diagram of a display device, and FIG. 2 is an exemplary configuration diagram of a subpixel shown in FIG. 1 .

도 1에 도시된 바와 같이, 표시장치에는 표시패널(100), 타이밍 제어부(110), 데이터 구동부(120) 및 내장형 게이트 구동부(130, 140L, 140R)가 포함된다.As shown in FIG. 1 , the display device includes a display panel 100, a timing controller 110, a data driver 120, and built-in gate drivers 130, 140L, and 140R.

표시패널(10)에는 상호 교차하는 데이터 라인들(DL) 및 스캔 라인들(GL)에 구분되어 연결된 서브 픽셀들이 포함된다. 표시패널(10)은 서브 픽셀들이 형성되는 표시영역(AA)과 표시영역(AA)의 외측으로 각종 신호라인들이나 패드 등이 형성되는 비표시영역(LNA, RNA)을 포함한다. 표시패널(100)은 액정표시장치(LCD), 유기발광표시장치(OLED), 전기영동표시장치(EPD) 등으로 구현될 수 있다.The display panel 10 includes subpixels that are divided and connected to data lines DL and scan lines GL that cross each other. The display panel 10 includes a display area AA where sub-pixels are formed, and non-display areas LNA and RNA where various signal lines or pads are formed outside the display area AA. The display panel 100 may be implemented as a liquid crystal display (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD), or the like.

도 2에 도시된 바와 같이, 하나의 서브 픽셀(SP)에는 제1게이트 라인(GL1)과 제1데이터 라인(DL1)에 연결된 스위칭 트랜지스터(SW)와 스위칭 트랜지스터(SW)를 통해 공급된 게이트신호에 대응하여 공급된 데이터신호(DATA)에 대응하여 동작하는 픽셀회로(PC)가 포함된다. 서브 픽셀(SP)은 픽셀회로(PC)의 구성에 따라 액정소자를 포함하는 액정표시패널이나 유기발광소자를 포함하는 유기발광표시패널 등으로 구현된다.As shown in FIG. 2 , a switching transistor SW connected to a first gate line GL1 and a first data line DL1 and a gate signal supplied through the switching transistor SW are connected to one sub-pixel SP. A pixel circuit (PC) operating in response to the supplied data signal (DATA) is included. The sub-pixel SP is implemented as a liquid crystal display panel including a liquid crystal element or an organic light emitting display panel including an organic light emitting element according to the configuration of the pixel circuit PC.

표시패널(100)이 액정표시패널로 구성된 경우, 이는 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 또는 ECB(Electrically Controlled Birefringence) 모드로 구현된다. 표시패널(100)이 유기발광표시패널로 구성된 경우, 이는 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현된다.When the display panel 100 is composed of a liquid crystal display panel, it is TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode, FFS (Fringe Field Switching) mode, or ECB (Electrically Controlled Birefringence) mode. implemented as a mod. When the display panel 100 is composed of an organic light emitting display panel, it is implemented in a top-emission method, a bottom-emission method, or a dual-emission method.

타이밍 제어부(110)는 영상보드에 연결된 LVDS 또는 TMDS 인터페이스 수신회로 등을 통해 수직 동기신호, 수평 동기신호, 데이터 인에이블 신호, 도트 클럭 등의 타이밍신호를 입력받는다. 타이밍 제어부(110)는 입력된 타이밍신호를 기준으로 데이터 구동부(120)와 내장형 게이트 구동부(130, 140L, 140R)의 동작 타이밍을 제어하기 위한 타이밍 제어신호들을 발생한다.The timing controller 110 receives timing signals such as a vertical synchronization signal, a horizontal synchronization signal, a data enable signal, and a dot clock through an LVDS or TMDS interface receiving circuit connected to the video board. The timing controller 110 generates timing control signals for controlling operation timings of the data driver 120 and the embedded gate driver 130, 140L, and 140R based on the input timing signal.

데이터 구동부(120)는 다수의 소스 드라이브 IC(Integrated Circuit)들을 포함한다. 소스 드라이브 IC들은 타이밍 제어부(110)로부터 데이터신호(DATA)와 소스 타이밍 제어신호(DDC)를 공급받는다. 소스 드라이브 IC들은 소스 타이밍 제어신호(DDC)에 응답하여 데이터신호(DATA)를 디지털신호에서 아날로그신호로 변환하고, 이를 표시패널(100)의 데이터 라인들(DL)을 통해 공급한다. 소스 드라이브 IC들은 COG(Chip On Glass) 공정이나 TAB(Tape Automated Bonding) 공정에 의해 표시패널(100)의 데이터 라인들(DL)에 접속될 수 있으나 이에 한정되지 않는다.The data driver 120 includes a plurality of source drive ICs (Integrated Circuits). The source drive ICs receive a data signal DATA and a source timing control signal DDC from the timing controller 110 . The source drive ICs convert the data signal DATA from a digital signal to an analog signal in response to the source timing control signal DDC, and supply the data signal DATA through the data lines DL of the display panel 100 . The source drive ICs may be connected to the data lines DL of the display panel 100 by a COG (Chip On Glass) process or a TAB (Tape Automated Bonding) process, but are not limited thereto.

내장형 게이트 구동부(130, 140L, 140R)는 레벨 시프터(130) 및 시프트 레지스터(140L, 140R)를 포함한다. 레벨 시프터(130)는 IC 형태로 표시패널(100)에 접속되는 외부 기판에 형성된다. 레벨 시프터(130)는 타이밍 제어부(11)의 제어하에 클럭신호라인, 스타트신호라인, 고전위전원라인 및 저전위전원라인 등을 통해 공급되는 신호 및 전원의 레벨을 시프팅한 후 시프트 레지스터(140L, 140R)에 공급한다.The built-in gate drivers 130, 140L, and 140R include a level shifter 130 and shift registers 140L and 140R. The level shifter 130 is formed on an external substrate connected to the display panel 100 in the form of an IC. The level shifter 130 shifts the levels of signals and power supplied through a clock signal line, a start signal line, a high-potential power line, and a low-potential power line under the control of the timing controller 11, and then the shift register 140L , 140R).

시프트 레지스터(140L, 140R)는 게이트인패널(Gate In Panel; 이하 GIP) 방식으로 표시패널(100)에 형성된다. 시프트 레지스터(140L, 140R)는 표시패널(100)의 비표시영역(LNA, RNA)에 박막 트랜지스터 형태로 형성된 스테이지 회로부들을 포함한다. 스테이지 회로부들은 표시패널(100)의 좌측 비표시영역(LNA)과 우측 비표시영역(RNA)에 구분되어 형성된다. The shift registers 140L and 140R are formed on the display panel 100 in a Gate In Panel (GIP) method. The shift registers 140L and 140R include stage circuit parts formed in the form of thin film transistors in the non-display areas LNA and RNA of the display panel 100 . The stage circuit parts are separately formed in the left non-display area LNA and the right non-display area RNA of the display panel 100 .

앞서 설명한 내장형 게이트 구동부는 산화물이나 아몰포스 실리콘 박막 트랜지스터 등으로 시프트 레지스터(140L, 140R)를 구현한다. 산화물 박막 트랜지스터는 전류의 이동 특성이 우수하여 아몰포스 실리콘 박막 트랜지스터 대비 회로의 크기를 축소 설계할 수 있는 장점이 있다. 반면, 아몰포스 실리콘 박막 트랜지스터는 시간이 지나도 문턱전압을 일정하게 유지할 수 있어 산화물 박막 트랜지스터 대비 스트레스 바이어스에 따른 문턱전압의 회복 특성이 좋은 장점이 있다.The built-in gate driver described above implements the shift registers 140L and 140R with oxide or amorphous silicon thin film transistors. The oxide thin film transistor has excellent current transfer characteristics, and thus has the advantage of being able to reduce the size of the circuit compared to the amorphous silicon thin film transistor. On the other hand, since the amorphous silicon thin film transistor can keep the threshold voltage constant over time, it has a good threshold voltage recovery characteristic according to the stress bias compared to the oxide thin film transistor.

도 3은 표시패널의 좌측 및 우측에 배치된 스테이지 회로부들을 간략히 보여주는 도면이고, 도 4는 스테이지 회로부들의 블록도이다.FIG. 3 is a diagram briefly showing stage circuit units arranged on the left and right sides of the display panel, and FIG. 4 is a block diagram of the stage circuit units.

도 3에 도시된 바와 같이, 시프트 레지스터(140L, 140R)는 레벨 시프터로부터 공급된 신호 및 전원(예: clk, vst 등)에 대응하여 게이트신호를 시프트하고 출력하는 스테이지 회로부들(GIPL1, GIPR2)과 스테이지 회로부들(GIPL1, GIPR2)로부터 출력된 신호를 기반으로 동작하는 보상 회로부들(CT1, CT2)로 구성된다. 보상 회로부들(CT1, CT2)은 좌측과 우측 간의 게이트신호의 편차를 감소하기 동일한 라인에 위치하는 스테이지 회로부의 게이트신호와 동일한 게이트신호를 출력한다.As shown in FIG. 3, the shift registers 140L and 140R are stage circuit parts GIPL1 and GIPR2 that shift and output gate signals in response to signals supplied from level shifters and power (eg, clk, vst, etc.) and compensation circuit parts CT1 and CT2 operating based on signals output from the stage circuit parts GIPL1 and GIPR2. The compensation circuit units CT1 and CT2 output the same gate signal as the gate signal of the stage circuit unit located on the same line to reduce the deviation of the gate signal between the left and right sides.

표시패널(110)의 제1게이트 라인(GL1)에는 제1스테이지 회로부(GIPL1)와 제1보상 회로부(CT1)가 마주보며 배치된다. 제1게이트 라인(GL1)은 좌측 비표시영역(LNA)에 배치된 제1스테이지 회로부(GIPL1)와 우측 비표시영역(RNA)에 배치된 제1보상 회로부(CT1)의 동작에 의해 마련된 게이트신호를 전달한다.The first stage circuit unit GIPL1 and the first compensation circuit unit CT1 are disposed facing each other on the first gate line GL1 of the display panel 110 . The first gate line GL1 is a gate signal prepared by the operation of the first stage circuit unit GIPL1 disposed in the left non-display area LNA and the first compensation circuit unit CT1 disposed in the right non-display area RNA. convey

표시패널(110)의 제2게이트 라인(GL2)에는 제2스테이지 회로부(GIPR2)와 제2보상 회로부(CT2)가 마주보며 배치된다. 제2게이트 라인(GL2)은 우측 비표시영역(RNA)에 배치된 제2스테이지 회로부(GIPR2)와 좌측 비표시영역(LNA)에 배치된 제2보상 회로부(CT2)의 동작에 의해 마련된 게이트신호를 전달한다.The second stage circuit unit GIPR2 and the second compensation circuit unit CT2 are disposed facing each other on the second gate line GL2 of the display panel 110 . The second gate line GL2 is a gate signal prepared by the operation of the second stage circuit unit GIPR2 disposed in the right non-display area RNA and the second compensation circuit unit CT2 disposed in the left non-display area LNA. convey

앞서 설명한 바와 같이 구성된 내장형 게이트 구동부는 종속적으로 연결된 스테이지 회로부들을 갖는다. 스테이지 회로부들의 종속적인 접속 구조는 앞선 스테이지 회로부의 게이트신호가 출력된 이후 다음 스테이지 회로부의 게이트신호가 출력되도록 상단의 출력단이 하단의 입력단에 접속되는 형태를 이룬다.The built-in gate driver constructed as described above has cascadingly connected stage circuitry. The subordinate connection structure of the stage circuit units forms a form in which the upper output terminal is connected to the lower input terminal so that the gate signal of the next stage circuit unit is output after the gate signal of the previous stage circuit unit is output.

이와 같은 접속 구조를 갖는 스테이지 회로부들은 내부에 구성된 시프트 레지스터들이 순차적(또는 단계적)으로 동작하게 됨에 따라 게이트신호를 순차적으로 출력하게 된다.The stage circuit units having such a connection structure sequentially output gate signals as shift registers configured therein sequentially (or step by step) operate.

한편, 도 3에서는 설명을 단순화하기 위해, 스테이지 회로부들(GIPL1, GIPR2)과 보상 회로부들(CT1, CT2)이 제1게이트 라인(GL1)과 제2게이트 라인(GL2)에만 배치된 것을 도시 및 설명하였다. 그러나 스테이지 회로부들과 보상 회로부들은 마지막 게이트 라인까지 좌측 비표시영역(LNA)과 우측 비표시영역(RNA)으로 번갈아 가며 교번 배치된다. 스테이지 회로부들과 보상 회로부들의 배치 구조는 이하의 도 4를 참조하면 더욱 명확해 질 것이다.Meanwhile, FIG. 3 shows that the stage circuit parts GIPL1 and GIPR2 and the compensation circuit parts CT1 and CT2 are disposed only on the first gate line GL1 and the second gate line GL2 in order to simplify the description. explained. However, the stage circuit parts and compensation circuit parts are alternately arranged in the left non-display area LNA and the right non-display area RNA until the last gate line. The arrangement structure of the stage circuits and compensation circuits will become clearer with reference to FIG. 4 below.

도 4에 도시된 바와 같이, 좌측 비표시영역(LNA)에는 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)과 더불어 제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)이 배치된다. 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)은 제1클록신호라인(CLK1), 제3클록신호라인(CLK3) 및 제5클록신호라인(CLK5)을 통해 전달된 클록신호들과 저전위전원라인(VSS)을 통해 전달된 저전위전원을 기반으로 동작한다. 예컨대, 제1스테이지 회로부(GIPL1)는 제1클록신호라인(CLK1)을 통해 전달된 제1클록신호와 저전위전원라인(VSS)을 통해 전달된 저전위전원 등을 기반으로 동작한다.As shown in FIG. 4 , in the left non-display area LNA, the second, fourth, and sixth compensation circuit parts CT2, along with the first, third, and fifth stage circuit parts GIPL1, GIPL3, and GIPL5 are provided. CT4, CT6) are arranged. The first, third, and fifth stage circuit units GIPL1 , GIPL3 , and GIPL5 generate clock signals transmitted through the first clock signal line CLK1 , the third clock signal line CLK3 , and the fifth clock signal line CLK5 . It operates based on signals and the low potential power delivered through the low potential power line (VSS). For example, the first stage circuit unit GIPL1 operates based on the first clock signal transmitted through the first clock signal line CLK1 and the low potential power transmitted through the low potential power line VSS.

제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)은 자신이 속해있는 게이트 라인보다 후단에 위치하는 제N+3스테이지 회로부로부터 전달된 캐리신호를 기반으로 동작한다. 예컨대, 제2보상 회로부(CT2)는 제5스테이지 회로부(GIPL5)로부터 전달된 캐리신호를 기반으로 동작한다. 이때, 캐리신호가 로직하이에 해당하면 제2보상 회로부(CT2)는 턴온 동작하게 된다. 그리고 제2보상 회로부(CT2)에 연결된 게이트 라인에는 저전위전원이 전달(방전 동작)된다.The second, fourth, and sixth compensation circuit units CT2 , CT4 , and CT6 operate based on the carry signal transmitted from the N+3th stage circuit unit positioned later than the gate line to which they belong. For example, the second compensation circuit unit CT2 operates based on the carry signal transmitted from the fifth stage circuit unit GIPL5. At this time, when the carry signal corresponds to a logic high, the second compensation circuit unit CT2 is turned on. Low potential power is delivered (discharge operation) to the gate line connected to the second compensation circuit unit CT2.

우측 비표시영역(RNA)에는 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)과 더불어 제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)이 배치된다. 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)은 제2클록신호라인(CLK2), 제4클록신호라인(CLK4) 및 제6클록신호라인(CLK6)을 통해 전달된 클록신호들과 저전위전원라인(VSS)을 통해 전달된 저전위전원을 기반으로 동작한다. 예컨대, 제2스테이지 회로부(GIPR2)는 제2클록신호라인(CLK2)을 통해 전달된 제2클록신호와 저전위전원라인(VSS)을 통해 전달된 저전위전원 등을 기반으로 동작한다.In the right non-display area RNA, the first, third, and fifth compensation circuit parts CT1, CT3, and CT5 are disposed along with the second, fourth, and sixth stage circuit parts GIPR2, GIPR4, and GIPR6. The second, fourth, and sixth stage circuit units GIPR2, GIPR4, and GIPR6 generate clock signals transmitted through the second clock signal line CLK2, the fourth clock signal line CLK4, and the sixth clock signal line CLK6. It operates based on signals and the low potential power delivered through the low potential power line (VSS). For example, the second stage circuit unit GIPR2 operates based on the second clock signal transmitted through the second clock signal line CLK2 and the low potential power transmitted through the low potential power line VSS.

제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)은 자신이 속해있는 게이트 라인보다 후단에 위치하는 제N+3스테이지 회로부로부터 전달된 캐리신호를 기반으로 동작한다. 예컨대, 제1보상 회로부(CT1)는 제4스테이지 회로부(GIPR4)로부터 전달된 캐리신호를 기반으로 동작한다. 이때, 캐리신호가 로직하이에 해당하면 제1보상 회로부(CT1)는 턴온 동작하게 된다. 그리고 제1보상 회로부(CT1)에 연결된 게이트 라인에는 저전위전원이 전달(방전 동작)된다.The first, third, and fifth compensation circuit units CT1 , CT3 , and CT5 operate based on the carry signal transmitted from the N+3-th stage circuit unit positioned later than the gate line to which they belong. For example, the first compensation circuit unit CT1 operates based on the carry signal transmitted from the fourth stage circuit unit GIPR4. At this time, when the carry signal corresponds to a logic high, the first compensation circuit unit CT1 is turned on. Low potential power is delivered (discharge operation) to the gate line connected to the first compensation circuit unit CT1.

앞서 설명된 내장형 게이트 구동부는 표시영역(AA)의 양측면에서 게이트신호를 공급(전달)할 수 있기 때문에 좌우측 간의 게이트신호 편차를 감소시킬 수 있다. 또한, 앞서 설명된 내장형 게이트 구동부는 표시영역(AA)의 양측면에 스테이지 회로부들을 형성하는 대신 좌우측으로 교번하여 배치된 보상 회로부를 이용하므로 회로의 구성을 단순화할 수 있다. 그 결과, 앞서 설명된 내장형 게이트 구동부는 표시장치를 고해상도 및, 대화면으로 구성할 때 출력 신호의 지연이나 신호 저하 등을 보상하는 등 다양한 이점을 얻을 수 있다.Since the built-in gate driver described above can supply (transmit) a gate signal to both sides of the display area AA, a gate signal deviation between left and right sides can be reduced. In addition, since the built-in gate driver described above uses compensation circuits alternately arranged on the left and right sides instead of forming stage circuits on both sides of the display area AA, the circuit configuration can be simplified. As a result, the built-in gate driver described above can obtain various advantages, such as compensating for delay or signal degradation of an output signal when configuring a display device with a high resolution and a large screen.

그러나 앞서 설명된 내장형 게이트 구동부 중에는 좌우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동(또는 인터레이스, Interlace)할 경우 사용이 어려운 단점이 있다.However, among the built-in gate drivers described above, there is a disadvantage in that it is difficult to use shift registers arranged on the left and right sides when they are sequentially driven (or interlaced) by distinguishing the left and right sides without simultaneously driving them.

이하, 앞서 설명한 단점을 갖는 하나의 실험예를 채택하고 이를 개선하기 위한 실시예에 대해 설명한다. 그러나 이하에서 설명되는 실험예와 이를 개선하기 위한 실시예는 예시일 뿐 본 발명의 개념은 이에 한정되지 않는다.Hereinafter, an embodiment for adopting one experimental example having the above-described disadvantage and improving it will be described. However, the experimental examples and the embodiments for improving them described below are only examples and the concept of the present invention is not limited thereto.

도 5는 실험예에 따른 스테이지 회로부의 회로 구성도이며, 도 6은 도 5에 도시된 실험예의 문제점을 설명하기 위한 도면이다.5 is a circuit configuration diagram of a stage circuit unit according to an experimental example, and FIG. 6 is a diagram for explaining problems of the experimental example shown in FIG. 5 .

도 5에 도시된 바와 같이, 실험예에 따른 제N스테이지 회로부에는 출력 회로(TPU, TPD), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)가 포함된다.As shown in FIG. 5 , the Nth stage circuit unit according to the experimental example includes an output circuit (TPU, TPD), a Q node charging circuit (QC), and a QB node charging circuit (QBC).

출력 회로(TPU, TPD)는 게이트신호(Vgout[n])를 출력하는 회로이고, Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 출력 회로(TPU, TPD)를 동작시키는 회로이다.The output circuits TPU and TPD are circuits that output the gate signal Vgout[n], and the Q node charging circuit QC and QB node charging circuit QBC are circuits that operate the output circuits TPU and TPD. .

출력 회로(TPU, TPD)에는 풀업 트랜지스터(TPU)와 풀다운 트랜지스터(TPD)가 포함된다. Q노드(Q)가 충전 상태가 되면, 풀업 트랜지스터(TPU)는 로직하이의 게이트신호(또는 게이트하이전압)를 출력한다. QB노드(QB)가 충전 상태가 되면, 풀다운 트랜지스터(TPD)는 로직로우의 게이트신호(또는 게이트로우전압)를 출력한다.The output circuits TPU and TPD include a pull-up transistor TPU and a pull-down transistor TPD. When the Q node Q is in a charged state, the pull-up transistor TPU outputs a logic high gate signal (or gate high voltage). When the QB node QB is in a charged state, the pull-down transistor TPD outputs a gate signal (or gate low voltage) of logic low.

Q노드 충전 회로(QC)에는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제4트랜지스터(T4)가 포함된다. Q노드 충전 회로(QC)는 제1클록신호라인(CLK1), 스타트신호라인(VST), 넥스트신호라인(VNEXT), 고전위전원라인(VDD) 및 제1저전위전원라인(VSS)에 연결된다.The Q node charging circuit QC includes a first transistor T1, a second transistor T2, and a fourth transistor T4. The Q node charging circuit (QC) is connected to the first clock signal line (CLK1), the start signal line (VST), the next signal line (VNEXT), the high potential power line (VDD), and the first low potential power line (VSS). do.

QB노드 충전 회로(QBC)에는 제3트랜지스터(T3) 및 제5트랜지스터(T5)가 포함된다. QB노드 충전 회로(QBC)는 Q노드 충전 회로(QC) 및 제1저전위전원라인(VSS)에 연결된다.The QB node charging circuit QBC includes a third transistor T3 and a fifth transistor T5. The QB node charging circuit QBC is connected to the Q node charging circuit QC and the first low potential power line VSS.

Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 노드 제어 회로(CNT)에 연결된다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 내부에 각각 포함된 트랜지스터들과 노드 제어 회로(CNT)의 동작에 대응하여 충전과 방전을 교번하게 된다. 예컨대, Q노드 충전 회로(QC)의 Q노드(Q)가 충전 상태가 되면 QB노드 충전 회로(QBC)는 방전 상태가 된다. 반대로, Q노드 충전 회로(QC)의 Q노드(Q)가 방전 상태가 되면 QB노드 충전 회로(QBC)는 충전 상태가 된다.The Q node charging circuit (QC) and the QB node charging circuit (QBC) are connected to the node control circuit (CNT). The Q node charging circuit QC and the QB node charging circuit QBC alternately charge and discharge in response to the operations of the transistors and the node control circuit CNT included therein, respectively. For example, when the Q node Q of the Q node charging circuit QC is in a charged state, the QB node charging circuit QBC is in a discharged state. Conversely, when the Q node Q of the Q node charging circuit QC is in a discharged state, the QB node charging circuit QBC is in a charged state.

노드 제어 회로(CNT)는 Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)의 내부에 각각 포함된 트랜지스터들에 따라 다양하게 구성될 수 있는바 이를 박스로 도시한 것임을 참조한다.The node control circuit (CNT) may be configured in various ways according to transistors included in the Q node charging circuit (QC) and the QB node charging circuit (QBC), respectively.

제N-3보상 회로부(CTn-3)는 제N스테이지 회로부의 캐리 출력단자로부터 출력된 캐리신호(Carry[n])에 대응하여 동작한다. 제N-3보상 회로부(CTn-3)는 제N스테이지 회로부의 캐리 출력단자에 게이트전극이 연결되고 제N-3스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS2)에 제2전극이 연결된다.The N-3th compensation circuit unit CTn-3 operates in response to the carry signal Carry[n] output from the carry output terminal of the Nth stage circuit unit. In the N-3 compensation circuit unit CTn-3, a gate electrode is connected to the carry output terminal of the N-th stage circuit unit, a first electrode is connected to the signal output terminal of the N-3 stage circuit unit, and a second low potential power line ( A second electrode is connected to VSS2).

제2저전위전원라인(VSS2)을 통해 전달되는 제2저전위전원은 제1저전위전원과 다른 레벨을 갖는다. 예컨대, 제2저전위전원은 제1저전위전원보다 높거나 낮을 수 있다. 제2저전위전원의 레벨이 제1저전위전원보다 낮을 경우, 방전을 가속화할 수 있다.The second low potential power delivered through the second low potential power line VSS2 has a different level from that of the first low potential power. For example, the second low potential power source may be higher or lower than the first low potential power source. When the level of the second low potential power source is lower than that of the first low potential power source, discharge may be accelerated.

제N-3보상 회로부(CTn-3)는 제N-3스테이지 회로부의 신호 출력단자를 방전시킨다. 제N스테이지 회로부의 캐리신호(Carry[n])가 로직하이 형태로 출력되면 제N-3보상 회로부(CTn-3)는 턴온된다. 그 결과, 제N-3스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n-3])는 제2저전위전원라인(VSS2)을 통해 방전된다.The N-3 th compensation circuit unit CTn-3 discharges the signal output terminal of the N-3 th stage circuit unit. When the carry signal Carry[n] of the Nth stage circuit unit is output in the form of a logic high, the N-3th compensation circuit unit CTn-3 is turned on. As a result, the gate signal Vgout[n-3] output from the signal output terminal of the N-3th stage circuit unit is discharged through the second low-potential power supply line VSS2.

제N보상 회로부(CTn)는 제N+3스테이지 회로부의 캐리 출력단자로부터 출력된 캐리신호(Carry[n+3])에 대응하여 동작한다. 제N보상 회로부(CTn)는 제N+3스테이지 회로부의 캐리 출력단자에 게이트전극이 연결되고 제N스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS)에 제2전극이 연결된다.The Nth compensation circuit unit CTn operates in response to the carry signal Carry[n+3] output from the carry output terminal of the N+3th stage circuit unit. In the Nth compensation circuit unit CTn, the gate electrode is connected to the carry output terminal of the N+3th stage circuit unit, the first electrode is connected to the signal output terminal of the Nth stage circuit unit, and the second low potential power line VSS is connected to the second low potential power line VSS. 2 electrodes are connected.

제N보상 회로부(CTn)는 제N스테이지 회로부의 신호 출력단자를 방전시킨다. 제N+3스테이지 회로부의 캐리신호(Carry[n+3])가 로직하이 형태로 출력되면 제N보상 회로부(CTn)는 턴온된다. 그 결과, 제N스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n])는 제2저전위전원라인(VSS2)을 통해 방전된다.The Nth compensation circuit unit CTn discharges the signal output terminal of the Nth stage circuit unit. When the carry signal (Carry[n+3]) of the N+3th stage circuit unit is output in a logic high form, the Nth compensation circuit unit CTn is turned on. As a result, the gate signal Vgout[n] output from the signal output terminal of the Nth stage circuit unit is discharged through the second low potential power supply line VSS2.

도 6에 도시된 바와 같이, 제1프레임(Frame#1) 동안 홀수 게이트라인들은 턴온 상태(ON)를 갖는 반면 짝수 게이트라인들은 턴오프 상태(OFF)를 갖는다. 그리고 제2프레임(Frame#2) 동안 홀수 게이트라인들은 턴오프 상태(OFF)를 갖는 반면 짝수 게이트라인들은 턴온 상태(ON)를 갖는다.As shown in FIG. 6 , odd-numbered gate lines have a turned-on state (ON) while even-numbered gate lines have a turned-off state (OFF) during the first frame (Frame#1). Also, during the second frame Frame#2, odd-numbered gate lines have a turned-off state (OFF), while even-numbered gate lines have a turned-on state (ON).

게이트라인들이 턴온 상태(ON)를 갖는다는 것은 해당 게이트라인들에 연결된 스테이지 회로부들이 자신들의 출력단자를 통해 로직하이의 게이트신호와 캐리신호를 출력한다는 의미가 된다. 반대로, 게이트라인들이 턴오프 상태(OFF)를 갖는다는 것은 해당 게이트라인들에 연결된 스테이지 회로부들이 자신들의 출력단자를 통해 로직로우의 게이트신호와 캐리신호를 출력한다는 의미가 된다.Having the gate lines turned on means that the stage circuit units connected to the corresponding gate lines output gate signals and carry signals of logic high through their output terminals. Conversely, having the gate lines turned off means that the stage circuit units connected to the corresponding gate lines output gate signals and carry signals of logic low through their output terminals.

도 5 및 도 6에 도시된 바와 같이, 실험예에 따른 내장형 게이트 구동부는 보상 회로부들이 스테이지 회로부들의 캐리 출력단자로부터 출력된 캐리신호에 대응하여 동작한다. 이 때문에, 실험예에 따른 내장형 게이트 구동부를 이용하여 순차 구동(또는 인터레이스, Interlace)할 경우 턴오프된 상태를 갖는 게이트라인들에 의해 로직하이의 캐리신호를 공급받지 못하는 보상 회로부들이 발생하게 된다.As shown in FIGS. 5 and 6 , the built-in gate driver according to the experimental example operates in response to a carry signal output from the carry output terminals of the stage circuits. For this reason, when sequentially driven (or interlaced) using the built-in gate driver according to the experimental example, compensation circuit units that are not supplied with a carry signal of logic high due to gate lines having turned off state occur.

이로 인하여, 로직하이의 캐리신호를 공급받지 못하는 보상 회로부들이 위치하는 게이트라인들에는 원치않는 형태의 로직하이의 게이트신호나 로직로우의 게이트신호가 유지된다. 즉, 게이트신호들이 순차적인 형태로 발생하지 않게 된다.As a result, an unwanted logic high gate signal or logic low gate signal is maintained in the gate lines where the compensation circuit units not supplied with the logic high carry signal are located. That is, the gate signals are not generated sequentially.

이하, 실험예에 따른 내장형 게이트 구동부와 같이 Q노드의 충방전에 대응하여 캐리신호가 발생하는 회로를 이용함에 따라 인터레이스 모드 방식에서 사용이 어려운 문제를 개선할 수 있는 실시예에 대해 설명한다.Hereinafter, an embodiment capable of improving a problem that is difficult to use in the interlace mode method will be described by using a circuit that generates a carry signal in response to charging and discharging of the Q node, such as a built-in gate driver according to an experimental example.

이하 실험예에 따른 내장형 게이트 구동부 또한 도 4에 도시된 바와 같이, 좌측 비표시영역(LNA)에는 제1, 제3 및 제5스테이지 회로부들(GIPL1, GIPL3, GIPL5)과 더불어 제2, 제4 및 제6보상 회로부들(CT2, CT4, CT6)이 배치된다. 그리고 우측 비표시영역(RNA)에는 제2, 제4 및 제6스테이지 회로부들(GIPR2, GIPR4, GIPR6)과 더불어 제1, 제3 및 제5보상 회로부들(CT1, CT3, CT5)이 배치된다.As shown in FIG. 4, the built-in gate driver according to the following experimental example also includes the first, third, and fifth stage circuit parts GIPL1, GIPL3, and GIPL5 as well as second and fourth circuit parts in the left non-display area LNA. and sixth compensation circuit units CT2, CT4, and CT6 are disposed. In addition, the first, third, and fifth compensation circuit parts CT1, CT3, and CT5 are disposed in the right non-display area RNA, along with the second, fourth, and sixth stage circuit parts GIPR2, GIPR4, and GIPR6. .

다만, 실험예에 따른 내장형 게이트 구동부는 스테이지 회로부들의 구성 그리고 스테이지 회로부들과 보상 회로부들 간의 연결관계에 차이점이 있는바 제N스테이지 회로부를 기준으로 그 차이점을 설명한다. 또한, 이하 설명되는 제N스테이지 회로부는 제1클록신호를 기반으로 동작하는 것을 일례로 설명한다. 그러나 클록신호는 스테이지 회로부의 위치에 따라 다른바 제N(N은 1 이상 정수)클록신호를 기반으로 동작하는 것으로 이해되어야 한다.However, since the built-in gate driver according to the experimental example has a difference in the structure of the stage circuits and the connection relationship between the stage circuits and the compensation circuits, the differences will be described based on the Nth stage circuit. In addition, the operation of the Nth stage circuit unit described below based on the first clock signal will be described as an example. However, it should be understood that the clock signal operates based on the N-th (N is an integer greater than or equal to 1) clock signal, which is different depending on the position of the stage circuit unit.

도 7은 실시예에 따른 스테이지 회로부의 개략적인 회로 구성도이며, 도 8은 실시예에 따른 스테이지 회로부의 상세 회로 구성도이고, 도 9 내지 도 12는 실시예에 따른 스테이지 회로부를 구동 조건별로 구분하여 설명하기 위한 도면들이며, 도 13은 실험예 및 실시예에 따른 스테이지 회로부의 시뮬레이션 결과를 나타낸 도면이다.7 is a schematic circuit configuration diagram of a stage circuit unit according to an embodiment, FIG. 8 is a detailed circuit configuration diagram of a stage circuit unit according to an embodiment, and FIGS. 13 is a diagram showing simulation results of a stage circuit unit according to an experimental example and an embodiment.

도 7에 도시된 바와 같이, 실시예에 따른 제N스테이지 회로부에는 출력 회로(TPU, TPD), Q노드 충전 회로(QC), QB노드 충전 회로(QBC) 및 더미 캐리 발생 회로(QQC)가 포함된다. 출력 회로(TPU, TPD), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 게이트신호 발생 회로로 정의될 수 있다.As shown in FIG. 7 , the Nth stage circuit unit according to the embodiment includes an output circuit (TPU, TPD), a Q node charging circuit (QC), a QB node charging circuit (QBC), and a dummy carry generating circuit (QQC). do. The output circuits TPU and TPD, the Q node charging circuit QC, and the QB node charging circuit QBC may be defined as gate signal generating circuits.

출력 회로(TPU, TPD)는 게이트신호(Vgout[n])를 출력하는 회로이고, Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 출력 회로(TPU, TPD)를 동작시키는 회로이고, 더미 캐리 발생 회로(QQC)는 더미 캐리신호를 발생하는 회로이다.The output circuits TPU and TPD are circuits that output gate signals Vgout[n], and the Q node charging circuit QC and QB node charging circuit QBC operate the output circuits TPU and TPD. , the dummy carry generating circuit QQC is a circuit that generates a dummy carry signal.

출력 회로(TPU, TPD)에는 풀업 트랜지스터(TPU)와 풀다운 트랜지스터(TPD)가 포함된다. Q노드(Q)가 충전 상태가 되면, 풀업 트랜지스터(TPU)는 제1클록신호를 로직하이의 게이트신호(또는 게이트하이전압)로 출력한다. QB노드(QB)가 충전 상태가 되면, 풀다운 트랜지스터(TPD)는 제1저전위전원을 로직로우의 게이트신호(또는 게이트로우전압)로 출력한다.The output circuits TPU and TPD include a pull-up transistor TPU and a pull-down transistor TPD. When the Q node Q is in a charged state, the pull-up transistor TPU outputs the first clock signal as a logic high gate signal (or gate high voltage). When the QB node QB is in a charged state, the pull-down transistor TPD outputs the first low potential power as a gate signal (or gate low voltage) of logic low.

Q노드 충전 회로(QC)에는 제1트랜지스터(T1), 제2트랜지스터(T2) 및 제4트랜지스터(T4)가 포함된다. Q노드 충전 회로(QC)는 제1클록신호라인(CLK1), 스타트신호라인(VST), 넥스트신호라인(VNEXT), 고전위전원라인(VDD) 및 제1저전위전원라인(VSS)에 연결된다.The Q node charging circuit QC includes a first transistor T1, a second transistor T2, and a fourth transistor T4. The Q node charging circuit (QC) is connected to the first clock signal line (CLK1), the start signal line (VST), the next signal line (VNEXT), the high potential power line (VDD), and the first low potential power line (VSS). do.

제1트랜지스터(T1)는 스타트신호에 대응하여 고전위전원을 Q노드(Q)에 전달한다. 제2트랜지스터(T2)는 넥스트신호에 대응하여 제1저전위전원을 Q노드(Q)에 전달한다. 제4트랜지스터(T4)는 Q노드(Q)의 전위에 대응하여 제1클록신호를 로직하이의 캐리신호(Carry[n])로 출력한다.The first transistor T1 transfers high potential power to the Q node Q in response to the start signal. The second transistor T2 transfers the first low potential power to the Q node Q in response to the NEXT signal. The fourth transistor T4 outputs the first clock signal as a logic high carry signal Carry[n] corresponding to the potential of the Q node Q.

QB노드 충전 회로(QBC)에는 제3트랜지스터(T3) 및 제5트랜지스터(T5)가 포함된다. QB노드 충전 회로(QBC)는 Q노드 충전 회로(QC) 및 제1저전위전원라인(VSS)에 연결된다.The QB node charging circuit QBC includes a third transistor T3 and a fifth transistor T5. The QB node charging circuit QBC is connected to the Q node charging circuit QC and the first low potential power line VSS.

제3트랜지스터(T3)는 QB노드(Q)의 전위에 대응하여 제1저전위전원을 Q노드(Q)에 전달한다. 제5트랜지스터(T5)는 QB노드(Q)의 전위에 대응하여 제1저전위전원을 로직로우의 캐리신호(Carry[n])로 출력한다.The third transistor T3 transfers the first low potential power to the Q node Q in response to the potential of the QB node Q. The fifth transistor T5 outputs the first low potential power as a carry signal Carry[n] of logic low in response to the potential of the QB node Q.

Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 노드 제어 회로(CNT)에 연결된다. Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)는 내부에 각각 포함된 트랜지스터들과 노드 제어 회로(CNT)의 동작에 대응하여 충전과 방전을 교번하게 된다. 예컨대, Q노드 충전 회로(QC)의 Q노드(Q)가 충전 상태가 되면 QB노드 충전 회로(QBC)는 방전 상태가 된다. 반대로, Q노드 충전 회로(QC)의 Q노드(Q)가 방전 상태가 되면 QB노드 충전 회로(QBC)는 충전 상태가 된다.The Q node charging circuit (QC) and the QB node charging circuit (QBC) are connected to the node control circuit (CNT). The Q node charging circuit QC and the QB node charging circuit QBC alternately charge and discharge in response to the operations of the transistors and the node control circuit CNT included therein, respectively. For example, when the Q node Q of the Q node charging circuit QC is in a charged state, the QB node charging circuit QBC is in a discharged state. Conversely, when the Q node Q of the Q node charging circuit QC is in a discharged state, the QB node charging circuit QBC is in a charged state.

노드 제어 회로(CNT)는 Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)의 내부에 각각 포함된 트랜지스터들에 따라 다양하게 구성될 수 있는바 이를 박스로 도시한 것임을 참조한다.The node control circuit (CNT) may be configured in various ways according to transistors included in the Q node charging circuit (QC) and the QB node charging circuit (QBC), respectively.

더미 캐리 발생 회로(QQC)는 활성화신호라인(ENABLE), 넥스트신호라인(VNEXT), Q노드 충전 회로(QC) 및 QB노드 충전 회로(QBC)에 연결된다. 더미 캐리 발생 회로(QQC)는 보상 회로부를 턴온 또는 턴오프 동작시키기 위한 더미 캐리신호(QCarry[n])를 출력한다.The dummy carry generating circuit QQC is connected to the enable signal line ENABLE, the next signal line VNEXT, the Q node charging circuit QC and the QB node charging circuit QBC. The dummy carry generating circuit QQC outputs a dummy carry signal QCarry[n] for turning on or off the compensation circuit.

더미 캐리 발생 회로(QQC)는 활성화신호라인(ENABLE) 및 넥스트신호라인(VNEXT)을 통해 전달된 신호 그리고 QB노드 충전 회로(QBC)의 QB노드(QB)의 전위에 대응하여 충전 또는 방전 동작을 하게 된다.The dummy carry generating circuit (QQC) performs a charging or discharging operation in response to the signal transmitted through the enable signal line (ENABLE) and the next signal line (VNEXT) and the potential of the QB node (QB) of the QB node charging circuit (QBC). will do

제N-3보상 회로부(CTn-3)는 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자로부터 출력된 더미 캐리신호(QCarry[n])에 대응하여 동작한다. 제N-3보상 회로부(CTn-3)는 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자에 게이트전극이 연결되고 제N-3스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS2)에 제2전극이 연결된다.The N−3 th compensation circuit unit CTn−3 operates in response to the dummy carry signal QCarry[n] output from the dummy carry output terminal of the dummy carry generating circuit QQC included in the N th stage circuit unit. The N-3 th compensation circuit unit CTn-3 has a gate electrode connected to the dummy carry output terminal of the dummy carry generating circuit QQC included in the N-th stage circuit unit, and a first electrode connected to the signal output terminal of the N-3 th stage circuit unit. The electrode is connected and the second electrode is connected to the second low potential power line VSS2.

제2저전위전원라인(VSS2)을 통해 전달되는 제2저전위전원은 제1저전위전원과 다른 레벨을 갖는다. 예컨대, 제2저전위전원은 제1저전위전원보다 높거나 낮을 수 있다.The second low potential power delivered through the second low potential power line VSS2 has a different level from that of the first low potential power. For example, the second low potential power source may be higher or lower than the first low potential power source.

제N-3보상 회로부(CTn-3)는 제N-3스테이지 회로부의 신호 출력단자를 방전시킨다. 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리신호(QCarry[n])가 로직하이 형태로 출력되면 제N-3보상 회로부(CTn-3)는 턴온된다. 그 결과, 제N-3스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n-3])는 제2저전위전원라인(VSS2)을 통해 방전된다.The N-3 th compensation circuit unit CTn-3 discharges the signal output terminal of the N-3 th stage circuit unit. When the dummy carry signal QCarry[n] of the dummy carry generation circuit QQC included in the Nth stage circuit unit is output in the form of a logic high, the N−3 th compensation circuit unit CTn−3 is turned on. As a result, the gate signal Vgout[n-3] output from the signal output terminal of the N-3th stage circuit unit is discharged through the second low-potential power supply line VSS2.

제N보상 회로부(CTn)는 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리 출력단자로부터 출력된 더미 캐리신호(QCarry[n+3])에 대응하여 동작한다. 제N보상 회로부(CTn)는 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리 출력단자에 게이트전극이 연결되고 제N스테이지 회로부의 신호 출력단자에 제1전극이 연결되고 제2저전위전원라인(VSS)에 제2전극이 연결된다.The Nth compensation circuit unit CTn operates in response to the dummy carry signal QCarry[n+3] output from the dummy carry output terminal of the dummy carry generation circuit included in the N+3th stage circuit unit. In the Nth compensation circuit unit CTn, a gate electrode is connected to the dummy carry output terminal of the dummy carry generation circuit included in the N+3th stage circuit unit, a first electrode is connected to the signal output terminal of the Nth stage circuit unit, and a second low A second electrode is connected to the potential power line VSS.

제N보상 회로부(CTn)는 제N스테이지 회로부의 신호 출력단자를 방전시킨다. 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)의 더미 캐리신호(Carry[n+3])가 로직하이 형태로 출력되면 제N보상 회로부(CTn)는 턴온된다. 그 결과, 제N스테이지 회로부의 신호 출력단자로부터 출력된 게이트신호(Vgout[n])는 제2저전위전원라인(VSS2)을 통해 방전된다.The Nth compensation circuit unit CTn discharges the signal output terminal of the Nth stage circuit unit. When the dummy carry signal Carry[n+3] of the dummy carry generation circuit QQC included in the N+3th stage circuit unit is output in the form of a logic high, the Nth compensation circuit unit CTn is turned on. As a result, the gate signal Vgout[n] output from the signal output terminal of the Nth stage circuit unit is discharged through the second low potential power supply line VSS2.

도 8에 도시된 바와 같이, 더미 캐리 발생 회로(QQC)에는 제11트랜지스터(T11), 제12트랜지스터(T12), 제13트랜지스터(T13), 제14트랜지스터(T14), 제15트랜지스터(T15), 제16트랜지스터(T16) 및 제17트랜지스터(T17)가 포함된다.8, the dummy carry generation circuit QQC includes an 11th transistor T11, a 12th transistor T12, a 13th transistor T13, a 14th transistor T14, and a 15th transistor T15. , the sixteenth transistor T16 and the seventeenth transistor T17 are included.

제11트랜지스터(T11)는 활성화신호라인(ENABLE)에 게이트전극이 연결되고 고전위전원라인(VDD)에 제1전극이 연결되고 QQ노드(QQ)에 제2전극이 연결된다. 제11트랜지스터(T11)는 활성화신호에 대응하여 턴온되고 고전위전원으로 QQ노드(QQ)를 충전한다.The eleventh transistor T11 has a gate electrode connected to the enable signal line ENABLE, a first electrode connected to the high potential power supply line VDD, and a second electrode connected to the QQ node QQ. The eleventh transistor T11 is turned on in response to the activation signal and charges the QQ node QQ with high potential power.

제12트랜지스터(T12)는 넥스트신호라인(VNEXT)에 게이트전극이 연결되고 QQ노드(QQ)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제12트랜지스터(T12)는 넥스트신호에 대응하여 턴온되고 제1저전위전원으로 QQ노드(QQ)를 방전한다.The twelfth transistor T12 has a gate electrode connected to the next signal line VNEXT, a first electrode connected to the QQ node QQ, and a second electrode connected to the first low potential power line VSS1. The twelfth transistor T12 is turned on in response to the NEXT signal and discharges the QQ node QQ with the first low potential power supply.

제13트랜지스터(T13)는 QB노드(QB)에 게이트전극이 연결되고 QQ노드(QQ)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제13트랜지스터(T13)는 QB노드(QB)의 전위에 대응하여 턴온되고 제1저전위전원으로 QQ노드(QQ)를 방전한다.The thirteenth transistor T13 has a gate electrode connected to the QB node QB, a first electrode connected to the QQ node QQ, and a second electrode connected to the first low potential power line VSS1. The thirteenth transistor T13 is turned on in response to the potential of the QB node QB and discharges the QQ node QQ with the first low potential power.

제14트랜지스터(T14)는 QQ노드(QQ)에 게이트전극이 연결되고 QB노드(QB)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제14트랜지스터(T14)는 QQ노드(QQ)의 전위에 대응하여 턴온되고 제1저전위전원으로 QB노드(QB)를 방전한다.The fourteenth transistor T14 has a gate electrode connected to the QQ node QQ, a first electrode connected to the QB node QB, and a second electrode connected to the first low potential power line VSS1. The fourteenth transistor T14 is turned on in response to the potential of the QQ node QQ and discharges the QB node QB with the first low potential power.

제15트랜지스터(T15)는 QQ노드(QQ)에 게이트전극이 연결되고 제1클록신호라인(CLK1)에 제1전극이 연결되고 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자에 제2전극이 연결된다. 제15트랜지스터(T15)는 QQ노드(QQ)의 전위에 대응하여 턴온되고 제1클록신호를 로직하이의 더미 캐리신호(QCarry[n])로 출력한다. (자신이 속하는 시프트 레지스터의 클록신호를 이용하여 로직하이의 더미 캐리신호 출력)The fifteenth transistor T15 has a gate electrode connected to the QQ node QQ, a first electrode connected to the first clock signal line CLK1, and a second electrode connected to the dummy carry output terminal of the dummy carry generator circuit QQC. Connected. The fifteenth transistor T15 is turned on in response to the potential of the QQ node QQ and outputs the first clock signal as a logic high dummy carry signal QCarry[n]. (Outputting a logic high dummy carry signal using the clock signal of the shift register to which it belongs)

제16트랜지스터(T16)는 QB노드(QB)에 게이트전극이 연결되고 제15트랜지스터(T15)의 제2전극에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제16트랜지스터(T16)는 QB노드(QB)의 전위에 대응하여 턴온되고 제1저전위전원을 로직로우의 더미 캐리신호(QCarry[n])로 출력한다.The sixteenth transistor T16 has a gate electrode connected to the QB node QB, a first electrode connected to the second electrode of the fifteenth transistor T15, and a second electrode connected to the first low potential power line VSS1. do. The sixteenth transistor T16 is turned on in response to the potential of the QB node QB and outputs the first low potential power supply as a logic low dummy carry signal QCarry[n].

제17트랜지스터(T17)는 활성화신호라인(ENABLE)에 게이트전극이 연결되고 Q노드(Q)에 제1전극이 연결되고 제1저전위전원라인(VSS1)에 제2전극이 연결된다. 제17트랜지스터(T17)는 활성화신호에 대응하여 턴온되고 제1저전위전원으로 Q노드(Q)를 방전한다.The seventeenth transistor T17 has a gate electrode connected to the enable signal line ENABLE, a first electrode connected to the Q node Q, and a second electrode connected to the first low potential power line VSS1. The seventeenth transistor T17 is turned on in response to the activation signal and discharges the Q node Q with the first low potential power.

도 9 및 도 10에 도시된 바와 같이, 활성화신호라인(ENABLE)을 통해 전달되는 활성화신호가 로직로우로 전달될 경우 더미 캐리 발생 회로(QQC)는 비활성화 상태(동작하지 않는 상태)가 된다. 그 결과, 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자를 통해 출력되는 더미 캐리신호(QCarry[n])는 로직로우가 된다.As shown in FIGS. 9 and 10 , when the activation signal transmitted through the activation signal line ENABLE is transferred to logic low, the dummy carry generating circuit QQC becomes inactive (inactive). As a result, the dummy carry signal QCarry[n] output through the dummy carry output terminal of the dummy carry generating circuit QQC becomes logic low.

좌우측에 배치된 시프트 레지스터들이 순차 구동하는 비인터레이스 구동 모드(또는 노말 구동 모드)를 취할 경우, 활성화신호는 로직로우로 전달된다. 비인터레이스 구동 모드시, 타이밍 제어부는 로직로우의 활성화신호를 출력한다.When the shift registers disposed on the left and right sides are sequentially driven in a non-interlace driving mode (or a normal driving mode), the activation signal is transferred to logic low. In the non-interlace driving mode, the timing controller outputs an activation signal of logic low.

도 11 및 도 12에 도시된 바와 같이, 활성화신호라인(ENABLE)을 통해 전달되는 활성화신호가 로직하이로 전달될 경우 더미 캐리 발생 회로(QQC)는 활성화 상태(동작하는 상태)가 된다. 그 결과, 더미 캐리 발생 회로(QQC)의 더미 캐리 출력단자를 통해 출력되는 더미 캐리신호(QCarry[n])는 로직하이가 된다.As shown in FIGS. 11 and 12 , when the activation signal transmitted through the activation signal line ENABLE is transferred to a logic high level, the dummy carry generation circuit QQC is activated (operated). As a result, the dummy carry signal QCarry[n] output through the dummy carry output terminal of the dummy carry generating circuit QQC becomes logic high.

좌우측에 배치된 시프트 레지스터들을 동시에 구동하지 않고 좌측과 우측을 구분하여 순차 구동하는 인터레이스 모드를 취할 경우, 활성화신호는 로직하이로 전달된다. 인터레이스 구동 모드시, 타이밍 제어부는 로직하이의 활성화신호를 출력한다. 로직하이의 활성화신호는 인터레이스 구동에 의해 턴오프 상태를 취하는 게이트라인들에 연결된 스테이지 회로부들에 포함된 더미 캐리 발생 회로에 공급된다.In an interlace mode in which left and right shift registers are sequentially driven without simultaneously driving left and right shift registers, the activation signal is transmitted to a logic high level. In the interlace driving mode, the timing controller outputs a logic high activation signal. The logic high activation signal is supplied to a dummy carry generation circuit included in stage circuit units connected to gate lines that are turned off by interlace driving.

인터레이스 구동을 할 경우, 제1프레임(Frame#1)(또는 Odd frame 동작) 동안은 홀수 게이트라인들이 동작하는 구간이므로 짝수 게이트라인들은 동작하지 않는다. 하지만, 제N스테이지 회로부에 포함된 더미 캐리 발생 회로(QQC)에 로직하이의 활성화신호가 전달됨에 따라 QQ노드(QQ)가 충전되고, 로직하이의 더미 캐리신호(QCarry[n])가 출력된다.In the case of interlace driving, even-numbered gate lines do not operate because odd-numbered gate lines operate during the first frame Frame #1 (or odd frame operation). However, as the logic high activation signal is transmitted to the dummy carry generation circuit QQC included in the Nth stage circuit unit, the QQ node QQ is charged and the logic high dummy carry signal QCarry[n] is output. .

이상의 설명에 따르면, 제N보상 회로부의 경우 제N스테이지 회로부에 포함된 Q노드(Q)가 방전 상태일지라도 더미 캐리 발생 회로(QQC)의 동작에 의해 마련된 로직하이의 더미 캐리신호(QCarry[n])를 전달받게 되므로 정상적인 방전 동작을 수행할 수 있게 된다.According to the above description, in the case of the Nth compensation circuit unit, even if the Q node Q included in the Nth stage circuit unit is in a discharge state, the logic high dummy carry signal (QCarry[n] ) is received, so a normal discharge operation can be performed.

도 13 (a)에서, 제1시료(Single Feeding GIP의 Gate 신호)는 시프트 레지스터들을 표시영역의 일측에 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다. 그리고 제2시료(Double Feeding GIP의 Gate 신호)는 시프트 레지스터들을 표시영역의 양측에 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다. 그리고 제3시료(실시예 GIP의 Gate 신호)는 시프트 레지스터들과 보상 회로부들을 표시영역의 양측에 교번 배치하는 방식으로 내장형 게이트 구동부를 구현하였을 때의 게이트신호 출력 결과이다.In FIG. 13 (a), the first sample (Single Feeding GIP gate signal) is the gate signal output result when the built-in gate driver is implemented by arranging the shift registers on one side of the display area. And the second sample (Gate signal of Double Feeding GIP) is the gate signal output result when the built-in gate driver is implemented by arranging the shift registers on both sides of the display area. And the third sample (gate signal of the embodiment GIP) is the gate signal output result when the built-in gate driver is implemented by alternately arranging shift registers and compensation circuit parts on both sides of the display area.

도 13 (a)의 시뮬레이션 결과를 통해 알 수 있듯이, 본 발명의 실시예는 제2시료와 같이 시프트 레지스터들을 표시영역의 양측에 배치한 것과 유사 동일한 출력을 얻을 수 있다.As can be seen from the simulation result of FIG. 13 (a), the embodiment of the present invention can obtain output similar to that in which shift registers are arranged on both sides of the display area as in the second sample.

아울러, 도 13 (b)의 시뮬레이션 결과를 통해 알 수 있듯이, 본 발명의 실시예(개선 후)는 실험예(개선 전)보다 클록신호(CLK[n])를 빨리 방전시킬 수 있어 제1시료와 같은 조건으로 동작시킬 경우 게이트신호의 폴링 타임을 개선할 수 있다.In addition, as can be seen from the simulation results of FIG. 13 (b), the embodiment of the present invention (after improvement) can discharge the clock signal (CLK[n]) faster than the experimental example (before improvement), so that the first sample When operated under the same conditions, the polling time of the gate signal can be improved.

한편, 본 발명의 실시예는 3 수평시간(H Time) 뒤에 더미 캐리신호가 출력되도록 신호를 구성하고 이를 기반으로 보상 회로부를 턴온한 것을 일례로 한 것이다. 예컨대, 본 발명의 실시예에서는 제N보상 회로부(CTn)가 제N+3스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리신호를 공급받는 것을 일례로 하였으나, 더미 캐리신호가 출력되는 시간은 내장형 게이트 구동부의 동작 조건이나 표시장치의 동작 조건 등에 따라 다른바 이에 한정되지 않는다. 즉, 제N보상 회로부(CTn)는 자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 제N+K(K는 1 이상 정수)스테이지 회로부에 포함된 더미 캐리 발생 회로의 더미 캐리신호(더미 캐리 발생회로의 더미 캐리 출력단자에 연결됨)를 공급받을 수 있다.Meanwhile, an embodiment of the present invention takes as an example that a signal is configured such that a dummy carry signal is output after 3 horizontal times (H Time) and the compensation circuit unit is turned on based on this configuration. For example, in the embodiment of the present invention, as an example, the Nth compensation circuit unit CTn receives the dummy carry signal of the dummy carry generating circuit included in the N+3th stage circuit unit, but the time during which the dummy carry signal is output is built-in type. It differs depending on the operating conditions of the gate driver or the operating conditions of the display device, but is not limited thereto. That is, the Nth compensation circuit unit CTn is a dummy carry signal of a dummy carry generation circuit included in an N+Kth (K is an integer greater than or equal to 1) stage circuit unit located at least after the K (K is an integer greater than or equal to 1) stage than itself. (connected to the dummy carry output terminal of the dummy carry generating circuit).

이상 본 발명은 게이트신호의 신호지연 문제를 개선하면서도 장치의 동작 조건에 대응하여 노말 구동 및 인터레이스 구동이 모두 가능한 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 게이트신호의 폴링 타임을 개선할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다. 또한, 본 발명은 구동 신뢰성을 향상할 수 있는 내장형 게이트 구동부를 갖는 표시장치를 제공할 수 있는 효과가 있다.As described above, the present invention has an effect of providing a display device having a built-in gate driver capable of both normal driving and interlace driving in response to operating conditions of the device while improving the signal delay problem of the gate signal. In addition, the present invention has an effect of providing a display device having a built-in gate driver capable of improving the polling time of a gate signal. In addition, the present invention has an effect of providing a display device having a built-in gate driver capable of improving driving reliability.

이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the above-described technical configuration of the present invention can be changed into other specific forms by those skilled in the art without changing the technical spirit or essential features of the present invention. It will be appreciated that this can be implemented. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting. In addition, the scope of the present invention is indicated by the claims to be described later rather than the above detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalent concepts should be construed as being included in the scope of the present invention.

100: 표시패널 110: 타이밍 제어부
120: 데이터 구동부 130, 140L, 140R: 내장형 게이트 구동부
VDD: 고전위전원라인 VSS1: 제1저전위전원라인
VNEXT: 넥스트신호라인 VSS2: 제2저전위전원라인
AA: 표시영역 LNA, RNA, NA: 비표시영역
QC: Q노드 충전 회로 QBC: QB노드 충전 회로
QQC: 더미 캐리 발생 회로100: display panel 110: timing control unit
120: data driver 130, 140L, 140R: built-in gate driver
VDD: high potential power line VSS1: first low potential power line
VNEXT: Next signal line VSS2: Second low potential power line
AA: display area LNA, RNA, NA: non-display area
QC: Q node charging circuit QBC: QB node charging circuit
QQC: Dummy Carry Generation Circuit

Claims (10)

영상을 표시하는 표시패널; 및
상기 표시패널에 게이트신호를 공급하기 위해 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 스테이지 회로부들과, 상기 스테이지 회로부들과 마주보는 반대측에서 상기 스테이지 회로부들과 동일한 게이트라인을 보상 구동하도록 상기 표시영역의 좌측과 우측에 하나의 게이트라인씩 건너 교번 배치된 보상 회로부들로 이루어진 시프트 레지스터들을 갖는 내장형 게이트 구동부를 포함하고,
상기 스테이지 회로부들은 상기 게이트신호를 생성하는 게이트신호 발생 회로와 더미 캐리신호를 생성하는 더미 캐리 발생 회로를 각각 포함하고,
상기 더미 캐리 발생회로로부터 생성된 더미 캐리신호를 상기 보상 회로부들에 각각 공급하는 표시장치.a display panel displaying an image; and
In order to supply a gate signal to the display panel, stage circuit parts are alternately disposed across the left and right sides of the display area by one gate line, and the same gate line as the stage circuit parts is compensated for on the opposite side facing the stage circuit parts. a built-in gate driver having shift registers composed of compensation circuit units alternately disposed across the left and right sides of the display area by one gate line to drive;
The stage circuit units each include a gate signal generating circuit for generating the gate signal and a dummy carry generating circuit for generating a dummy carry signal;
The display device supplies the dummy carry signal generated from the dummy carry generation circuit to the compensation circuit units, respectively. 제1항에 있어서,
상기 보상 회로부들은
상기 더미 캐리 발생회로로부터 출력된 더미 캐리신호의 로직 상태에 대응하여 턴온 또는 턴오프 동작하는 표시장치.According to claim 1,
The compensation circuit parts
A display device that turns on or turns off in response to a logic state of the dummy carry signal output from the dummy carry generation circuit. 제1항에 있어서,
상기 보상 회로부들은
상기 더미 캐리신호에 대응하여 자신이 보상 구동하는 게이트라인을 방전시키기 위한 턴온 동작을 수행하는 표시장치.According to claim 1,
The compensation circuit parts
A display device that performs a turn-on operation to discharge a gate line for compensation driving in response to the dummy carry signal. 제1항에 있어서,
상기 보상 회로부들은
상기 시프트 레지스터들에 공급되는 제1저전위전원보다 높거나 낮은 제2저전위전원으로 자신이 보상 구동하는 게이트라인을 방전시키는 표시장치.According to claim 1,
The compensation circuit parts
A display device that discharges a gate line for compensation driving with a second low potential power supply higher or lower than the first low potential power supply supplied to the shift registers. 제1항에 있어서,
상기 더미 캐리 발생회로는
외부로부터 로직하이의 활성화신호가 공급되면 로직하이의 더미 캐리신호를 출력하기 위한 동작을 수행하는 표시장치.According to claim 1,
The dummy carry generating circuit
A display device that performs an operation to output a logic high dummy carry signal when a logic high activation signal is supplied from the outside. 제5항에 있어서,
상기 활성화신호는
상기 내장형 게이트 구동부를 인터레이스 모드 방식으로 구동할 때 로직하이를 갖는 표시장치.According to claim 5,
The activation signal is
A display device having a logic high when the built-in gate driver is driven in an interlace mode. 제1항에 있어서,
상기 더미 캐리 발생회로는
자신이 속하는 시프트 레지스터에 공급된 클록신호를 이용하여 로직하이의 더미 캐리신호를 출력하는 표시장치.According to claim 1,
The dummy carry generating circuit
A display device that outputs a logic high dummy carry signal using a clock signal supplied to a shift register to which it belongs. 제1항에 있어서,
상기 더미 캐리 발생회로는
자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드의 전위에 대응하여 로직로우의 더미 캐리신호를 출력하는 표시장치.According to claim 1,
The dummy carry generating circuit
A display device that outputs a logic-low dummy carry signal in response to a potential of a QB node of a gate signal generating circuit of a shift register to which it belongs. 제1항에 있어서,
상기 보상 회로부들은
자신보다 적어도 K(K는 1 이상 정수) 단계 후단에 위치하는 스테이지 회로부들에 포함된 더미 캐리 발생회로의 더미 캐리 출력단자에 연결된 표시장치.According to claim 1,
The compensation circuit parts
A display device connected to a dummy carry output terminal of a dummy carry generation circuit included in stage circuit units located at least at a stage after K (K is an integer greater than or equal to 1) than itself. 제1항에 있어서,
상기 더미 캐리 발생회로는
활성화신호라인에 게이트전극이 연결되고 고전위전원라인에 제1전극이 연결되고 QQ노드에 제2전극이 연결된 제11트랜지스터와,
넥스트신호라인에 게이트전극이 연결되고 상기 QQ노드에 제1전극이 연결되고 제1저전위전원라인에 제2전극이 연결된 제12트랜지스터와,
자신이 속하는 시프트 레지스터의 게이트신호 발생 회로의 QB노드에 게이트전극이 연결되고 상기 QQ노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제13트랜지스터와,
상기 QQ노드에 게이트전극이 연결되고 상기 QB노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제14트랜지스터와,
상기 QQ노드에 게이트전극이 연결되고 제N(N은 1 이상 정수)클록신호라인에 제1전극이 연결되고 상기 더미 캐리 발생 회로의 더미 캐리 출력단자에 제2전극이 연결된 제15트랜지스터와,
상기 QB노드에 게이트전극이 연결되고 상기 제15트랜지스터의 제2전극에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제16트랜지스터와,
상기 활성화신호라인에 게이트전극이 연결되고 Q노드에 제1전극이 연결되고 상기 제1저전위전원라인에 제2전극이 연결된 제17트랜지스터를 포함하는 표시장치.According to claim 1,
The dummy carry generating circuit
an eleventh transistor having a gate electrode connected to an activation signal line, a first electrode connected to a high potential power supply line, and a second electrode connected to a QQ node;
a twelfth transistor having a gate electrode connected to a next signal line, a first electrode connected to the QQ node, and a second electrode connected to a first low potential power line;
a thirteenth transistor having a gate electrode connected to a QB node of a gate signal generating circuit of a shift register to which it belongs, a first electrode connected to the QQ node, and a second electrode connected to the first low potential power supply line;
a 14th transistor having a gate electrode connected to the QQ node, a first electrode connected to the QB node, and a second electrode connected to the first low potential power line;
a fifteenth transistor having a gate electrode connected to the QQ node, a first electrode connected to an Nth clock signal line (where N is an integer greater than 1), and a second electrode connected to a dummy carry output terminal of the dummy carry generating circuit;
a sixteenth transistor having a gate electrode connected to the QB node, a first electrode connected to the second electrode of the fifteenth transistor, and a second electrode connected to the first low potential power line;
and a seventeenth transistor having a gate electrode connected to the activation signal line, a first electrode connected to a Q node, and a second electrode connected to the first low potential power line.
KR1020160027882A 2016-03-08 2016-03-08 Display Device KR102541938B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160027882A KR102541938B1 (en) 2016-03-08 2016-03-08 Display Device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160027882A KR102541938B1 (en) 2016-03-08 2016-03-08 Display Device

Publications (2)

Publication Number Publication Date
KR20170105175A KR20170105175A (en) 2017-09-19
KR102541938B1 true KR102541938B1 (en) 2023-06-12

Family

ID=60033482

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160027882A KR102541938B1 (en) 2016-03-08 2016-03-08 Display Device

Country Status (1)

Country Link
KR (1) KR102541938B1 (en)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109147711B (en) * 2018-11-27 2019-02-26 南京中电熊猫平板显示科技有限公司 A kind of bilateral driving gate scanning circuit and display device

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008233869A (en) 2007-03-16 2008-10-02 Lg Display Co Ltd Liquid crystal display device

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101994452B1 (en) * 2012-10-29 2019-09-25 엘지디스플레이 주식회사 Liquid Crystal Display Panel
KR102102902B1 (en) * 2013-05-30 2020-04-21 엘지디스플레이 주식회사 Shift register
KR102191977B1 (en) * 2014-06-23 2020-12-18 엘지디스플레이 주식회사 Scan Driver and Display Device Using the same

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008233869A (en) 2007-03-16 2008-10-02 Lg Display Co Ltd Liquid crystal display device

Also Published As

Publication number Publication date
KR20170105175A (en) 2017-09-19

Similar Documents

Publication Publication Date Title
KR102191977B1 (en) Scan Driver and Display Device Using the same
KR101324410B1 (en) Shift register and display device using the same
KR102003439B1 (en) Gate shift register and display device using the same
KR102218946B1 (en) Scan Driver and Display Device Using the same
KR102020932B1 (en) Scan Driver and Display Device Using the same
KR102455054B1 (en) Gate driving circuit and display device using the same
KR101352289B1 (en) Display Device
KR102230370B1 (en) Display Device
US20090278782A1 (en) Gate Driving Waveform Control
KR101366877B1 (en) Display Device
CN106935172B (en) Display device
KR20110102627A (en) Shift register and display device using the same
KR20160077315A (en) Scan driver and display device using thereof
KR20190079855A (en) Shift register and display device including thereof
KR20160017390A (en) Gate driver of display device
KR102040659B1 (en) Scan Driver and Display Device Using the same
KR20120044084A (en) Gate shift register and display device using the same
KR102040650B1 (en) Scan Driver and Display Device Using the same
KR20160019301A (en) Shift register and display device using the same
KR102541938B1 (en) Display Device
KR102581724B1 (en) Display Device
KR101363194B1 (en) Display Device
KR102222277B1 (en) Display Device
KR102495831B1 (en) Scan Driver, Display Device and Driving Method of Display Device
KR102436556B1 (en) Display Device

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant