KR102540994B1 - 화소 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

표시 장치 및 이를 포함하는 화소는 제1 트랜지스터, 제2 트랜지스터, 제3 트랜지스터, 제4 트랜지스터, 제5 트랜지스터, 제6 트랜지스터, 제7 트랜지스터, 제8 트랜지스터, 제1 커패시터 및 발광 소자를 포함한다. 제8 트랜지스터는 제2 발광 제어 신호를 수신하는 게이트 전극, 제1 노드에 연결된 제1 전극 및 제4 노드에 연결된 제2 전극을 포함한다.

Description

화소 및 이를 포함하는 표시 장치 {PIXEL AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 화소 및 이를 포함하는 표시 장치에 관한 것이다.
최근, 음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들이 개발되고 있다. 평판 표시 장치로는 액정 표시 장치(Liquid Crystal Display; LCD), 전계 방출 표시 장치(Field Emission Display; FED), 플라즈마 표시 패널(Plasma Display Panel; PDP) 및 유기 발광 표시 장치(Organic Light Emitting Display; OLED) 등이 있다. 특히, 유기 발광 표시 장치는 넓은 시야각, 빠른 응답 속도, 얇은 두께, 낮은 소비 전력 등의 여러 가지 장점들을 가지기 때문에 유망한 차세대 표시 장치로 각광받고 있다.
유기 발광 표시 장치의 화소는 데이터 전압이 저장되는 저장 커패시터 및 상기 데이터 전압에 기초하여 구동 전류를 생성하는 구동 트랜지스터를 포함할 수 있다. 또한, 유기 발광 표시 장치의 화소는 화소들 간의 휘도 편차 등의 표시 불량을 개선하기 위해 화소 내부에 구동 트랜지스터의 문턱 전압 보상 및 발광 소자의 애노드 초기화 등을 위한 구성이 추가될 수 있다. 데이터 전압이 기입된 후, 구동 트랜지스터와 연결되는 트랜지스터들을 통해 누설 전류가 발생할 수 있다. 이러한 누설 전류로 인해 화소의 휘도가 변경되어 명점 불량 등의 화질 불량이 발생할 수 있다.
본 발명의 일 목적은 표시 품질을 향상시키는 화소를 제공하는 것이다.
본 발명의 다른 목적은 표시 품질을 향상시키는 화소를 포함하는 표시 장치를 제공하는 것이다.
그러나, 본 발명이 목적은 상술한 목적으로 한정되는 것은 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 일 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 화소는 제1 노드에 연결된 게이트 전극, 제1 전극 및 제2 노드에 연결된 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제1 게이트 신호를 수신하는 게이트 전극, 제4 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제2 게이트 신호를 수신하는 게이트 전극, 상기 제4 노드에 연결된 제1 전극 및 초기화 전압을 수신하는 제2 전극을 포함하는 제4 트랜지스터, 제1 발광 제어 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 발광 제어 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 제5 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터, 제3 게이트 신호를 수신하는 게이트 전극, 상기 초기화 전압을 수신하는 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터, 제2 발광 제어 신호를 수신하는 게이트 전극, 제1 노드에 연결된 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터 및 상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호의 반전 신호일 수 있다.
일 실시예에 의하면, 상기 제8 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 제1 게이트 전압, 상기 제2 게이트 전압, 상기 제3 게이트 전압 및 상기 제1 발광 제어신호는 한 프레임 내에서 적어도 한 번 이상 활성화되고, 상기 제2 발광제어 신호는 한 프레임 내에서 한 번 활성화될 수 있다.
일 실시예에 의하면, 상기 제2 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 동안 상기 구동 트랜지스터의 게이트 전극이 상기 초기화 전압으로 초기화될 수 있다.
일 실시예에 의하면, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제2 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 동안 상기 발광 소자의 제1 전극이 상기 초기화 전압으로 초기화되고, 상기 제1 트랜지스터의 문턱 전압이 보상된 상기 데이터 전압이 기입될 수 있다.
일 실시예에 의하면, 상기 제1 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제2 게이트 신호 및 상기 제3 게이트 신호가 비활성화되는 동안 상기 발광 소자가 발광할 수 있다.
일 실시예에 의하면, 상기 제2 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화되는 동안 상기 제4 노드가 상기 초기화 전압으로 초기화될 수 있다.
일 실시예에 의하면, 상기 제1 게이트 신호 및 상기 제3 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제1 발광 제어 신호 및 제2 발광 제어 신호가 비활성화되는 동안 상기 발광 소자의 제1 전극이 상기 초기화 전압으로 초기화되고, 상기 제4 노드가 상기 데이터 전압으로 초기화될 수 있다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명의 실시예들에 따른 표시 장치는 복수의 화소들을 포함하는 표시 패널 및 상기 표시 패널을 구동하는 패널 구동부를 포함할 수 있다. 상기 화소들 각각은 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터, 제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터, 상기 제1 게이트 신호를 수신하는 게이트 전극, 제4 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터, 제2 게이트 신호를 수신하는 게이트 전극, 상기 제4 노드에 연결된 제1 전극 및 초기화 전압을 수신하는 제2 전극을 포함하는 제4 트랜지스터, 제1 발광 제어 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터, 상기 제1 발광 제어 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 제5 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터, 제3 게이트 신호를 수신하는 게이트 전극, 상기 초기화 전압을 수신하는 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터, 제2 발광 제어 신호를 수신하는 게이트 전극, 제1 노드에 연결된 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터, 상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터 및 상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함할 수 있다.
일 실시예에 의하면, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호의 반전 신호일 수 있다.
일 실시예에 의하면, 상기 제8 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 연결된 제2 커패시터를 더 포함할 수 있다.
일 실시예에 의하면, 상기 패널 구동부는 단일 프레임에서 상기 제1 트랜지스터의 게이트 전극을 초기화시키는 제1 구간, 상기 발광 소자의 제1 전극을 초기화시키고, 상기 제1 트랜지스터의 문턱 전압이 보상된 상기 데이터 전압이 기입되는 제2 구간 및 상기 데이터 전압에 기초하여 상기 발광 소자가 발광하는 제3 구간을 포함하는 구동 방식으로 상기 화소들을 구동할 수 있다.
일 실시예에 의하면, 상기 제1 구간에서 상기 제2 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화될 수 있다.
일 실시예에 의하면, 상기 제2 구간에서 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제2 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화될 수 있다.
일 실시예에 의하면, 상기 제3 구간에서 상기 제1 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제2 게이트 신호, 상기 제3 게이트 신호 및 제2 발광 제어 신호가 비활성화될 수 있다.
일 실시예에 의하면, 상기 구동 방식은 상기 제4 노드를 리프레시시키는 제4 구간 및 제5 구간을 더 포함할 수 있다.
일 실시예에 의하면, 상기 제4 구간에서 상기 제2 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화될 수 있다.
일 실시예에 의하면, 상기 제5 구간에서 상기 제1 게이트 신호 및 상기 제3 게이트 신호가 활성화되고, 상기 제2 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화될 수 있다.
일 실시예에 의하면, 상기 구동 방식은 상기 단일 프레임에서 상기 제3 구간, 상기 제4 구간 및 상기 제5 구간을 적어도 한 번 이상 포함할 수 있다.
본 발명의 실시예들에 따른 유기 발광 표시 장치의 화소는 제1 트랜지스터(구동 트랜지스터)의 게이트 전극에 대응하는 제1 노드와 제 4 노드 사이에 제8 트랜지스터를 연결하고, 제4 노드와 제1 트랜지스터의제1 전극에 대응하는 제2 노드 사이에 제3 트랜지스터를 연결함으로써, 발광 구간 동안 제4 노드의 전압을 안정화시킬 수 있습니다. 발광 구간 동안 제4 노드의 전압이 안정화되어 제1 트랜지스터의 게이트 전극에 인가되는 게이트 전압을 유지시킴으로써, 제1 트랜지스터에서 생성되는 구동 전류를 일정하게 유지할 수 있다. 따라서, 화소의 휘도 변화로 인해 발생하는 명점 불량 등을 개선할 수 있다. 다만, 본 발명의 효과는 상술한 효과로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다.
도 2는 종래 기술의 화소의 일 예를 나타내는 회로도이다.
도 3은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 4는 도 1의 표시 장치에 포함되는 화소를 구동하는 일 예를 설명하기 위한 타이밍도이다.
도 5a 내지 도 5c는 도 3의 타이밍도에 따라 구동하는 화소를 설명하기 위한 회로도들이다.
도 6은 도 1 의 표시 장치에 포함되는 화소를 구동하는 다른 예를 설명하기 위한 타이밍도이다.
도 7a 및 도 7b는 도 6의 타이밍도에 따라 구동하는 화소를 설명하기 위한 회로도들이다.
도 8은 도 1의 유기 발광 표시 장치에 포함되는 화소의 다른 예를 나타내는 회로도이다.
도 9는 도 1의 표시 장치에 포함되는 화소의 구동 전류 변화를 나타내는 그래프이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 실시예들에 따른 표시 장치를 나타내는 블록도이다. 도 2는 종래 기술의 화소의 일 예를 나타내는 회로도이다. 도 3은 도 1의 표시 장치에 포함되는 화소의 일 예를 나타내는 회로도이다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(110) 및 패널 구동부(120)를 포함할 수 있다. 일 실시예에서, 패널 구동부(120)는 게이트 구동부(122), 데이터 구동부(124), 발광 제어부(126) 및 타이밍 제어부(128)를 포함할 수 있다. 일 실시예에서, 표시 장치(100)는 유기 발광 표시 장치일 수 있다.
표시 패널(110)은 영상을 표시하기 위해 복수의 화소(PX)들을 포함할 수 있다. 표시 패널(110)에는 화소(PX)들과 연결되는 복수의 게이트 라인들, 복수의 데이터 라인(DL)들 및 복수의 발광 제어 라인들이 형성될 수 있다. 각각의 화소(PX)들은 제1 게이트 라인(GL1), 제2 게이트 라인(GL2) 및 제3 게이트 라인(GL3)을 통해 제1 게이트 신호(GW), 제2 게이트 신호(GI) 및 제3 게이트 신호(GB)를 공급받고, 데이터 라인(DL)을 통해 데이터 전압(DATA)을 공급받으며, 제1 발광 제어 라인(EML1) 및 제2 발광 제어 라인(EML2)을 통해 제1 발광 제어 신호(EM) 및 제2 발광 제어 신호(EMB)를 공급받을 수 있다. 도 1에는 도시하지 않았지만, 표시 패널(110)에는 제1 전원 전압을 공급받는 제1 전원 전압 공급 라인, 제2 전원 전압을 공급받는 제2 전원 전압 공급 라인, 초기화 전압을 공급받는 초기화 전압 공급 라인 등이 더 형성될 수 있다.
도 2를 참조하면, 7T1C 구조를 갖는 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7) 및 저장 커패시터(CST)를 포함할 수 있다. 7T1C 구조의 화소(PX)는 제1 트랜지스터(T1)의 게이트 전극이 초기화되는 제1 구간, 문턱 전압이 보상된 데이터 전압(DATA)이 기입되고, 발광 소자(EL)의 제1 전극이 초기화되는 제2 구간 및 발광 소자(EL)가 발광하는 제3 구간을 포함할 수 있다. 제1 구간 동안 제4 트랜지스터(T4)가 턴온되고, 제1 노드(N1)에 초기화 전압(VINIT)이 인가되어 제1 트랜지스터(T1)의 게이트 전극이 초기화될 수 있다. 제2 구간 동안 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온될 수 있다. 제2 트랜지스터(T2)가 턴온됨에 따라 데이터 전압(DATA)이 제1 노드(N1)에 공급되고, 제3 트랜지스터(T3)가 턴온됨에 따라 제1 트랜지스터(T1)가 다이오드 결합을 할 수 있다. 따라서, 저장 커패시터(CST)에 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압(DATA)이 저장될 수 있다. 또한, 제2 구간 동안 제7 트랜지스터(T7)가 턴온되고, 발광 소자(EL)의 제1 전극에 초기화 전압(VINIT)이 인가되어 초기화될 수 있다. 제3 구간 동안 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온되어 제1 트랜지스터(T1)에서 생성되는 구동 전류가 발광 소자(EL)로 흐를 수 있다. 이 때, 제3 트랜지스터(T3) 및 제4 트랜지스터(T4)에 의해 형성되는 누설 경로를 통해 흐르는 누설 전류로 인해 제1 트랜지스터(T1)의 게이트 전극의 전압이 변경될 수 있다. 제1 트랜지스터(T1)의 게이트 전극의 전압이 변경됨에 따라 제1 트랜지스터(T1)에서 생성되는 구동 전류가 변경되어 발광 소자(EL)의 휘도가 변경되는 문제점이 있다.
본 발명의 실시예들에 따른 표시 장치(100)의 화소(PX)는 종래의 7T1C 구조의 화소(PX)에서 제1 트랜지스터(T1)의 게이트 전극에 대응하는 제1 노드(N1)와 제4 노드(N4) 사이에 제8 트랜지스터(T8)를 연결하고, 제4 노드(N4)와 제1 트랜지스터(T1)의 제1 전극에 대응하는 제2 노드(N2) 사이에 제3 트랜지스터(T3)를 연결함으로써, 발광 구간에서 제4 노드(N4)의 전압을 안정화시킬 수 있다. 따라서, 제1 트랜지스터(T1)의 게이트 전극의 전압 변화를 최소화할 수 있다. 도 3을 참조하면, 화소(PX)는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(CST) 및 발광 소자(EL)를 포함할 수 있다.
제1 트랜지스터(T1)는 제1 노드(N1)에 연결된 게이트 전극, 제2 노드(N2)에 연결된 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제1 트랜지스터(T1)는 데이터 전압(DATA)에 응답하여 구동 전류를 생성할 수 있다. 제1 트랜지스터(T1)는 제2 노드(N2)와 제3 노드(N3) 사이에 연결되고, 게이트 전극이 제1 노드(N1)에 연결되어 구동 전류를 제어할 수 있다. 제1 트랜지스터(T1)는 제1 커패시터(CST)에 저장된 데이터 전압(DATA)에 응답하여 구동 전류를 생성할 수 있다. 제5 트랜지스터(T5)와 제6 트랜지스터(T6)가 턴온되는 경우, 제1 트랜지스터(T1)는 상기 구동 전류를 발광 소자(EL) 의 애노드 전극에 제공할 수 있다.
제2 트랜지스터(T2)는 제1 게이트 신호(GW)를 수신하는 게이트 전극, 데이터 전압(DATA)을 수신하는 제1 전극 및 제3 노드(N3)에 연결된 제2 전극을 포함할 수 있다. 제2 트랜지스터(T2)는 제1 게이트 신호(GW)에 응답하여 데이터 전압(DATA)을 제3 노드(N3)로 제공할 수 있다. 제2 트랜지스터(T2)는 데이터 라인(DL)과 제3 노드(N3) 사이에 연결되고, 게이트 전극이 제1 게이트 라인(GL1)과 연결될 수 있다. 제2 트랜지스터(T2)가 턴온되는 경우, 데이터 라인(DL)을 통해 공급되는 데이터 전압(DATA)이 제3 노드(N3)로 제공될 수 있다. 제2 트랜지스터(T2)는 데이터 전압(DATA)이 기입되는 제2 구간에서 턴온될 수 있다.
제3 트랜지스터(T3)는 제1 게이트 신호(GW)를 수신하는 게이트 전극, 제4 노드(N4)에 연결되는 제1 전극 및 제2 노드(N2)에 연결되는 제2 전극을 포함할 수 있다. 제3 트랜지스터(T3)는 제1 게이트 신호(GW)에 응답하여 제2 노드(N2)의 전압을 제4 노드(N4)로 제공할 수 있다. 제3 트랜지스터(T3)는 제2 노드(N2)와 제4 노드(N4) 사이에 연결되고, 게이트 전극이 제1 게이트 라인(GL1)과 연결될 수 있다. 제3 트랜지스터(T3)는 데이터가 기입되는 제2 구간에서 턴온될 수 있다.
제4 트랜지스터(T4)는 제2 게이트 신호(GI)를 수신하는 게이트 전극, 제4 노드(N4)에 연결된 제1 전극 및 초기화 전압(VINIT)을 수신하는 제2 전극을 포함할 수 있다. 제4 트랜지스터(T4)는 제2 게이트 신호(GI)에 응답하여 초기화 전압(VINIT)을 제4 노드(N4)로 제공할 수 있다. 제4 트랜지스터(T4)는 제4 노드(N4)와 초기화 전압 공급 라인 사이에 연결되고, 게이트 전극이 제2 게이트 라인(GL2)과 연결될 수 있다. 제4 트랜지스터(T4)가 턴온되는 경우, 제4 노드(N4)가 초기화 전압(VINIT)으로 초기화될 수 있다. 제4 트랜지스터(T4)는 제1 트랜지스터(T1)의 게이트 전극이 초기화되는 제1 구간에서 턴온될 수 있다.
제5 트랜지스터(T5)는 제1 발광 제어 신호(EM)를 수신하는 게이트 전극, 제1 전원 전압(ELVDD)을 수신하는 제1 전극 및 제2 노드(N2)에 연결된 제2 전극을 포함할 수 있다. 제5 트랜지스터(T5)는 제1 발광 제어 신호(EM)에 응답하여 제1 전원 전압(ELVDD)을 제2 노드(N2)로 제공할 수 있다. 제5 트랜지스터(T5)는 제1 전원 전압(ELVDD) 공급 라인과 제2 노드(N2) 사이에 연결되고, 게이트 전극이 제1 발광 제어 라인(EML1)과 연결될 수 있다. 제5 트랜지스터(T5)가 턴온되는 경우, 제2 노드(N2)에 제1 전원 전압(ELVDD)이 제공될 수 있다. 제5 트랜지스터(T5)는 발광 소자(EL)가 발광하는 제3 구간에서 턴온될 수 있다.
제6 트랜지스터(T6)는 제1 발광 제어 신호(EM)를 수신하는 게이트 전극, 제3 노드(N3)에 연결된 제1 전극 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 제6 트랜지스터(T6)는 제1 발광 제어 신호(EM)에 응답하여 제3 노드(N3)의 전압을 제5 노드(N5)로 제공할 수 있다. 제6 트랜지스터(T6)는 제3 노드(N3)와 제5 노드(N5) 사이에 연결되고, 게이트 전극이 제1 발광 제어 라인(EML1)과 연결될 수 있다. 제6 트랜지스터(T6)가 턴온되는 경우, 제3노드의 전압이 제5 노드(N5)에 제공될 수 있다. 제6 트랜지스터(T6)는 발광 소자(EL)가 발광하는 제3 구간에서 턴온될 수 있다.
제7 트랜지스터(T7)는 제3 게이트 신호(GB)를 수신하는 게이트 전극, 초기화 전압(VINIT)을 수신하는 제1 전극 및 제5 노드(N5)에 연결된 제2 전극을 포함할 수 있다. 제7 트랜지스터(T7)는 제3 게이트 신호(GB)에 응답하여 초기화 전압(VINIT)을 제5 노드(N5)로 제공할 수 있다. 제7 트랜지스터(T7)는 초기화 전압 공급 라인과 제5 노드(N5) 사이에 연결되고, 게이트 전극이 제3 게이트 라인(GL3)과 연결될 수 있다. 제7 트랜지스터(T7)가 턴온되는 경우, 제5 노드(N5)가 초기화 전압(VINIT)으로 초기화될 수 있다. 제7 트랜지스터(T7)는 발광 소자(EL)의 제1 전극이 초기화되는 제2 구간에서 턴온될 수 있다.
제8 트랜지스터(T8)는 제2 발광 제어 신호(EMB)를 수신하는 게이트 전극, 제1 노드(N1)에 연결된 제1 전극 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제8 트랜지스터(T8)는 제2 발광 제어 신호(EMB)에 응답하여 제4 노드(N4)의 전압을 제1 노드(N1)로 제공할 수 있다. 제8 트랜지스터(T8)는 제1 노드(N1)와 제4 노드(N4) 사이에 연결되고, 게이트 전극이 제2 발광 제어 라인(EML2)과 연결될 수 있다. 제8 트랜지스터(T8)가 턴온되는 경우, 제4 노드(N4)의 전압이 제1 노드(N1)로 제공될 수 있다. 제8 트랜지스터(T8)는 제1 트랜지스터(T1)의 게이트 전극이 초기화되는 제1 구간 및 데이터 전압(DATA)이 기입되는 제2 구간에서 턴온될 수 있다.
제1 커패시터(CST)는 제1 전원 전압(ELVDD)을 수신하는 제1 전극 및 제1 노드(N1)에 연결된 제2 전극을 포함할 수 있다. 제1 커패시터(CST)는 제1 전원 전압 공급 라인과 제1 노드(N1) 사이에 연결될 수 있다. 제1 커패시터(CST)는 제2 구간 동안 제1 노드(N1)를 통해 공급되는 데이터 전압(DATA)을 저장할 수 있다.
발광 소자(EL)는 제5 노드(N5)에 연결된 제1 전극 및 제2 전원 전압(ELVSS)을 수신하는 제2 전극을 포함할 수 있다. 발광 소자(EL)는 제5 노드(N5)와 제2 전원 전압 공급 라인 사이에 연결될 수 있다. 제2 구간 동안 제5 노드(N5)에 초기화 전압(VINIT)이 제공되어 발광 소자(EL)의 제1 전극이 초기화 될 수 있다. 발광 소자(EL)는 구동 전류에 기초하여 제3 구간 동안 발광할 수 있다.
제1 내지 제8 트랜지스터들(T1 내지 T8)은 제1 논리 레벨에 대응하는 전압에 응답하여 턴온되고, 제2 논리 레벨에 대응하는 전압에 응답하여 턴오프될 수 있다. 도 2에 도시된 바와 같이 제1 내지 제8 트랜지스터들(T1 내지 T8)이 피모스(P-channel Oxide Semiconductor; PMOS) 트랜지스터로 구현되는 경우, 제1 논리 레벨은 로우 레벨 전압(예를 들어, 약 0V)이고, 제2 논리 레벨은 하이 레벨 전압(예를 들어, 약 10V)일 수 있다.
도 3에는 제1 내지 제8 트랜지스터들(T1 내지 T8)이 피모스 트랜지스터로 구현되는 화소(PX)를 도시하였으나, 제1 내지 제8 트랜지스터들(T1 내지 T8)은 이에 한정되지 않는다. 예를 들어, 제1 내지 제8 트랜지스터들(T1 내지 T8) 각각은 엔모스 트랜지스터(N-channel Oxide Semiconductor; NMOS)로 구현될 수 있다. 제1 내지 제8 트랜지스터(T8)들(T1 내지 T8)이 엔모스 트랜지스터로 구현되는 경우, 제1 논리 레벨은 하이 레벨 전압(예를 들어, 약 10V)이고, 제2 논리 레벨은 로우 레벨 전압(예를 들어, 약 0V)일 수 있다. 이 경우, 또는, 제1 내지 제8 트랜지스터(T8)들(T1 내지 T8) 각각은 저온 폴리 실리콘(Low Temperature Poly Silicon; LTPS) 박막 트랜지스터, 산화물 박막 트랜지스터 또는 저온 폴리 옥사이드(Low Temperature Polycrystalline Oxide; LTPO) 박막 트랜지스터로 구현될 수 있다.
다시 도 1을 참조하면, 게이트 구동부(122)는 제1 제어 신호(CTL1)에 기초하여 제1 게이트 라인(GL1)들을 통해 제1 게이트 신호(GW)를 화소(PX)들에 공급하고, 제2 게이트 라인(GL2)들을 통해 제2 게이트 신호(GI)들을 화소(PX)들에 공급하며, 제3 게이트 라인(GL3)들을 통해 제3 게이트 신호(GB)들을 화소(PX)들에 공급할 수 있다. 여기서, 제1 게이트 신호(GW)는 데이터 전압(DATA)을 인가하기 위한 제어 신호를 나타내고, 제2 게이트 신호(GI) 및 제3 게이트 신호(GB)는 화소(PX)들에 초기화 전압(VINIT)을 인가하기 위한 제어 신호를 나타낸다.
데이터 구동부(124)는 제2 제어 신호(CTL2)에 기초하여 디지털 영상 데이터를 아날로그 데이터 전압으로 변환할 수 있다. 데이터 구동부(124)는 데이터 전압(DATA)을 데이터 라인(DL)들을 통해 화소(PX)들에 공급할 수 있다.
발광 제어부(126)는 제3 제어 신호(CTL3)에 기초하여 제1 발광 제어 라인(EML1)을 통해 제1 발광 제어 신호(EM)를 화소(PX)들에 공급하고, 제2 발광 제어 라인(EML2)을 통해 제2 발광 제어 신호(EMB)를 화소(PX)들에 공급할 수 있다. 제1 발광 제어 신호(EM)는 화소(PX)들을 발광시키기 위한 제어 신호를 나타낸다. 일 실시예에서, 제2 발광 제어 신호(EMB)는 제1 발광 제어 신호(EM)의 반전 신호일 수 있다.
타이밍 제어부(128)는 게이트 구동부(122), 데이터 구동부(124) 및 발광 제어부(126)를 제어할 수 있다. 예를 들어, 타이밍 제어부(128)는 외부(예를 들어, 시스템 보드)로부터 제어 신호를 수신할 수 있다. 타이밍 제어부(128)는 게이트 구동부(122), 데이터 구동부(124) 및 발광 제어부(126)를 각각 제어하기 위해 제1 내지 제3 제어 신호들(CTL1, CTL2, CTL3)을 생성할 수 있다. 게이트 구동부(122)를 제어하기 위한 제1 제어 신호(CTL1)는 수직 개시 신호, 클럭 신호 등을 포함할 수 있다. 데이터 구동부(124)를 제어하기 위한 제2 제어 신호(CTL2)는 수평 개시 신호, 로드 신호, 영상 데이터 등을 포함할 수 있다. 발광 제어부(126)를 제어하기 위한 제3 제어 신호(CTL3)는 클럭 신호 등을 포함할 수 있다. 타이밍 제어부(128)는 입력 영상 데이터에 기초하여 표시 패널(110)의 동작 조건에 맞는 디지털 영상 데이터를 생성하여 데이터 구동부(124)에 제공할 수 있다.
따라서, 본 발명의 실시예들에 따른 표시 장치(100)의 화소(PX)는 발광 구간 동안 제1 트랜지스터(T1)(구동 트랜지스터)의 게이트 전극의 전압 레벨의 변화를 최소화함으로써, 화소의 휘도가 변경되는 것을 방지할 수 있다. 따라서, 표시 장치(100)의 표시 품질을 향상시킬 수 있다.
도 4는 도 3의 화소를 구동하는 일 예를 설명하기 위한 타이밍도 및 도 5a 내지 도 5c는 도 4의 타이밍도에 따라 구동하는 화소의 동작을 설명하기 위한 회로도들이다.
도 4를 참조하면, 단일 프레임은 제1 구간(P1), 제2 구간(P2) 및 제3 구간(P3)을 포함할 수 있다. 제1 구간(P1) 동안 제1 트랜지스터(T1)의 게이트 전극이 초기화될 수 있다. 제2 구간(P2) 동안 발광 소자(EL)의 제1 전극이 초기화되고, 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압(DATA)이 기입될 수 있다. 제3 구간(P3) 동안 데이터 전압(DATA)에 기초하여 발광 소자(EL)가 발광할 수 있다.
도 4 및 도 5a를 참조하면, 제1 구간(P1) 동안 제2 게이트 신호(GI) 및 제2 발광 제어 신호(EMB)가 활성화되고, 제1 게이트 신호(GW), 제3 게이트 신호(GB) 및 제1 발광 제어 신호(EM)가 비활성화될 수 있다. 즉, 제1 구간(P1) 동안 제2 게이트 신호(GI) 및 제2 발광 제어 신호(EMB)는 제1 논리 레벨(즉, 로우 레벨 전압)을 갖고, 제1 게이트 신호(GW), 제3 게이트 신호(GB) 및 제1 발광 제어 신호(EM)는 제2 논리 레벨(즉, 하이 레벨 전압)을 가질 수 있다. 제1 논리 레벨을 갖는 제2 게이트 신호(GI)에 응답하여 제4 트랜지스터(T4)가 턴온되고, 제1 논리 레벨을 갖는 제2 발광 제어 신호(EMB)에 응답하여 제8 트랜지스터(T8)가 턴온될 수 있다. 또한, 제2 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴오프되고, 제2 논리 레벨을 갖는 제3 게이트 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴오프되며, 제2 논리 레벨을 갖는 제1 발광 제어 신호(EM)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프될 수 있다. 제4 트랜지스터(T4)가 턴온되면, 초기화 전압 공급 라인을 통해 공급되는 초기화 전압(VINIT)이 제4 트랜지스터(T4)를 통해 제4 노드(N4)에 공급될 수 있다. 제8 트랜지스터(T8)가 턴온되면, 제4 노드(N4)의 전압(즉, 초기화 전압(VINIT))이 제1 노드(N1)로 공급될 수 있다. 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트 전극에 대응하므로, 제1 트랜지스터(T1)의 게이트 전극이 초기화 전압(VINIT)으로 초기화될 수 있다.
도 4 및 도 5b를 참조하면, 제2 구간(P2) 동안 제1 게이트 신호(GW), 제3 게이트 신호(GB) 및 제2 발광 제어 신호(EMB)가 활성화되고, 제2 게이트 신호(GI) 및 제1 발광 제어 신호(EM)가 비활성화될 수 있다. 즉, 제2 구간(P2) 동안 제1 게이트 신호(GW), 제3 게이트 신호(GB) 및 제2 발광 제어 신호(EMB)는 제1 논리 레벨(즉, 로우 레벨 전압)을 갖고, 제1 게이트 신호(GW) 및 제1 발광 제어 신호(EM)는 제2 논리 레벨(즉, 하이 레벨 전압)을 가질 수 있다. 제1 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온되고, 제1 논리 레벨을 갖는 제3 게이트 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴온되며, 제1 논리 레벨을 갖는 제2 발광 제어 신호(EMB)에 응답하여 제8 트랜지스터(T8)가 턴온될 수 있다. 또한, 제2 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제4 트랜지스터(T4)가 턴오프되고, 제2 논리 레벨을 갖는 제1 발광 제어 신호(EM)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프될 수 있다. 제2 트랜지스터(T2)가 턴온되면, 데이터 라인을 통해 공급되는 데이터 전압(DATA)이 제2 트랜지스터(T2)를 통해 제3 노드(N3)에 공급될 수 있다. 제3 노드(N3)의 데이터 전압(DATA)은 제2 노드(N2)로 공급될 수 있다. 제3 트랜지스터(T3)가 턴온되면, 제2 노드(N2)의 전압이 제4 노드(N4)로 공급될 수 있다. 제8 트랜지스터(T8)가 턴온되면, 제4 노드(N4)의 전압이 제1 노드(N1)로 공급될 수 있다. 즉, 제2 노드(N2)의 데이터 전압(DATA)이 제3 트랜지스터(T3) 및 제8 트랜지스터(T8)를 통해 제1 노드(N1)에 제공될 수 있다. 제2 노드(N2)는 제1 트랜지스터(T1)의 제1 전극에 대응하고, 제1 노드(N1)는 제1 트랜지스터(T1)의 게이트 전극에 대응하므로, 제1 트랜지스터(T1)가 다이오드 결합을 할 수 있다. 따라서, 제1 트랜지스터(T1)의 문턱 전압이 보상된 데이터 전압(DATA)이 제1 커패시터(CST)에 저장될 수 있다. 또한, 제7 트랜지스터(T7)가 턴온되면, 초기화 전압 공급 라인을 통해 공급되는 초기화 전압(VINIT)이 제7 트랜지스터(T7)를 통해 제5 노드(N5)로 공급될 수 있다. 제5 노드(N5)는 발광 소자(EL)의 제1 전극에 대응하므로, 발광 소자(EL)의 제1 전극이 초기화 전압(VINIT)으로 초기화될 수 있다.
도 4 및 도 5c를 참조하면, 제3 구간(P3) 동안 제1 발광 제어 신호(EM)가 활성화되고, 제1 게이트 신호(GW), 제2 게이트 신호(GI), 제3 게이트 신호(GB) 및 제2 발광 제어 신호(EMB)가 비활성화될 수 있다. 즉, 제3 구간(P3) 동안 제1 발광 제어 신호(EM)는 제1 논리 레벨(즉, 로우 레벨 전압)을 갖고, 제1 게이트 신호(GW), 제2 게이트 신호(GI), 제3 게이트 신호(GB) 및 제2 발광 제어 신호(EMB)는 제2 논리 레벨(즉, 하이 레벨 전압)을 가질 수 있다. 제1 논리 레벨을 갖는 제1 발광 제어 신호(EM)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴온될 수 있다. 또한, 제2 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제4 트랜지스터(T4)가 턴오프되고, 제2 논리 레벨을 갖는 제2 게이트 신호(GI)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴오프되며, 제2 논리 레벨을 갖는 제3 게이트 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴오프되고, 제2 논리 레벨을 갖는 제2 발광 제어 신호(EMB)에 응답하여 제8 트랜지스터(T8)가 턴오프될 수 있다. 제5 트랜지스터(T5)가 턴온되면, 제1 전원 전압 공급 라인을 통해 공급되는 제1 전원 전압(ELVDD)이 제5 트랜지스터(T5)를 통해 제2 노드(N2)에 공급될 수 있다. 제6 트랜지스터(T6)가 턴온되면, 제3 노드(N3)의 전압이 제6 트랜지스터(T6)를 통해 제5 노드(N5)로 공급될 수 있다. 제1 트랜지스터(T1)는 게이트 전극에 인가되는 데이터 전압(DATA)에 응답하여 구동 전류를 생성할 수 있다. 제1 트랜지스터(T1)에서 생성되는 구동 전류는 발광 소자(EL)의 제1 전극에 공급될 수 있다. 이 때, 제1 트랜지스터(T1)의 게이트 전극과 연결되는 제8 트랜지스터(T8)를 통해 제4 노드(N4)로 누설 전류(I1)가 발생할 수 있다. 다만, 제4 노드(N4)의 전압 레벨은 초기화 전압(VINIT)보다 높으므로, 제4 노드(N4)에서 초기화 전압 공급 라인 쪽으로 제4 트랜지스터(T4)를 통해 누설 전류(I2)가 흐르고, 제2 노드(N2)의 전압(즉, 제1 전원 전압(ELVDD))이 제4 노드(N4)의 전압 보다 높으므로, 제2 노드(N2)에서 제4 노드(N4)로 제3 트랜지스터(T3)를 통해 누설 전류(I3)가 흐를 수 있다. 즉, 제3 트랜지스터(T3)를 통해 제4 노드(N4)로 공급되는 누설 전류(I3) 및 제4 노드(N4)를 통해 제4 노드(N4)에서 빠져 나가는 누설 전류(I2)로 인해 제4 노드(N4)의 전압이 제1 전원 전압(ELVDD)과 초기화 전압(VINIT) 사이의 소정의 전압 레벨로 안정화될 수 있다. 따라서, 제1 노드(N1)와 제4 노드(N4)의 전압 차로 인해 제8 트랜지스터(T8)를 통해 제4 노드(N4)로 흐르는 누설 전류(I1)가 감소하여 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨의 변화가 최소화될 수 있다.
상술한 바와 같이, 본 발명의 실시예들에 따른 표시 장치의 화소는 발광 소자(EL)가 발광하는 제3 구간(P3) 동안 제1 트랜지스터(T1)의 게이트 전극의 전압 레벨의 변화를 최소화함으로써, 화소의 휘도가 변경되는 것을 방지할 수 있다.
도 6은 도 1 의 표시 장치에 포함되는 화소를 구동하는 다른 예를 설명하기 위한 타이밍도이고, 도 7a 및 도 7b는 도 6의 타이밍도에 따라 구동하는 화소를 설명하기 위한 회로도들이다.
도 6을 참조하면, 단일 프레임은 제1 구간(P1), 제2 구간(P2), 제3 구간(P3), 제4 구간(P4) 및 제5 구간(P5)을 포함할 수 있다. 도 5의 제1 구간(P1), 제2 구간(P2) 및 제3 구간(P3)에서 화소의 동작은 도 3의 제1 구간(P1), 제2 구간(P2) 및 제3 구간(P3)에서의 화소의 동작과 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다. 제4 구간(P4) 및 제5 구간(P5) 동안 화소의 제4 노드(N4)를 리프레시시킬수 있다. 단일 프레임에서 제3 구간(P3), 제4 구간(P4) 및 제5 구간(P5)은 적어도 한 번 이상 포함될 수 있다.
도 6 및 도 7a를 참조하면, 제4 구간(P4) 동안 제2 게이트 신호(GI)가 활성화되고, 제1 게이트 신호(GW), 제3 게이트 신호(GB), 제1 발광 제어 신호(EM) 및 제2 발광 제어 신호(EMB)가 비활성화될 수 있다. 즉, 제4 구간(P4) 동안 제2 게이트 신호(GI)는 제1 논리 레벨(즉, 로우 레벨 전압)을 갖고, 제1 게이트 신호(GW), 제3 게이트 신호(GB), 제1 발광 제어 신호(EM) 및 제2 발광 제어 신호(EMB)는 제2 논리 레벨(즉, 하이 레벨 전압)을 가질 수 있다. 제1 논리 레벨을 갖는 제2 게이트 신호(GI)에 응답하여 제4 트랜지스터(T4)가 턴온될 수 있다. 또한, 제2 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴오프되고, 제2 논리 레벨을 갖는 제3 게이트 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴오프될 수 있다. 또한, 제2 논리 레벨을 갖는 제1 발광 제어 신호(EM)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프되고, 제2 논리 레벨을 갖는 제2 발광 제어 신호(EMB)에 응답하여 제8 트랜지스터(T8)가 턴오프될 수 있다. 제4 트랜지스터(T4)가 턴온되면, 초기화 전압 공급 라인을 통해 공급되는 초기화 전압(VINIT)이 제4 트랜지스터(T4)를 통해 제4 노드(N4)에 공급될 수 있다. 본 발명의 실시예들에 따른 화소는 발광 소자(EL)가 발광하는 제3 구간(P3) 동안 제3 트랜지스터(T3)를 통해 제4 노드(N4)로 공급되는 누설 전류 및 제4 노드(N4)를 통해 제4 노드(N4)에서 빠져 나가는 누설 전류에 기초하여 제4 노드(N4)의 전압을 제1 전원 전압(ELVDD)과 초기화 전압(VINIT) 사이의 소정의 전압 레벨로 안정화시킬 수 있다. 다만, 제3 트랜지스터(T3)를 통해 제4 노드(N4)로 공급되는 누설 전류의 크기와 제4 노드(N4)를 통해 제4 노드(N4)에서 빠져 나가는 누설 전류의 크기가 달라 제4 노드(N4)의 전압 레벨이 서서히 변경될 수 있다. 제4 구간(P4) 동안 제4 트랜지스터(T4)를 통해 제4 노드(N4)에 초기화 전압(VINIT)을 공급함으로써, 제4 노드(N4)의 전압을 리프레시시킬 수 있다.
도 6 및 도 7b를 참조하면, 제5 구간(P5) 동안 제1 게이트 신호(GW) 및 제3 게이트 신호(GB)가 활성화되고, 제2 게이트 신호(GI), 제1 발광 제어 신호(EM) 및 제2 발광 제어 신호(EMB)가 비활성화될 수 있다. 즉, 제5 구간(P5) 동안 제1 게이트 신호(GW) 및 제3 게이트 신호(GB)는 제1 논리 레벨(즉, 로우 레벨 전압)을 갖고, 제2 게이트 신호(GI), 제1 발광 제어 신호(EM) 및 제2 발광 제어 신호(EMB)는 제2 논리 레벨(즉, 하이 레벨 전압)을 가질 수 있다. 제1 논리 레벨을 갖는 제1 게이트 신호(GW)에 응답하여 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온되고, 제1 논리 레벨을 갖는 제3 게이트 신호(GB)에 응답하여 제7 트랜지스터(T7)가 턴온될 수 있다. 또한, 제2 논리 레벨을 갖는 제2 게이트 신호(GI)에 응답하여 제4 트랜지스터(T4)가 턴오프되고, 제2 논리 레벨을 갖는 제1 발광 제어 신호(EM)에 응답하여 제5 트랜지스터(T5) 및 제6 트랜지스터(T6)가 턴오프되고, 제2 논리 레벨을 갖는 제2 발광 제어 신호(EMB)에 응답하여 제8 트랜지스터(T8)가 턴오프될 수 있다. 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)가 턴온되면, 데이터 라인을 통해 공급되는 데이터 전압(DATA)이 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통해 제4 노드(N4)에 공급될 수 있다. 이 때, 데이터 전압(DATA)은 표시 패널에 백색(예를 들어, 255계조)을 표시하는 전압 레벨을 가질 수 있다. 제5 구간(P5) 동안 제2 트랜지스터(T2) 및 제3 트랜지스터(T3)를 통해 제4 노드(N4)에 데이터 전압(DATA)을 공급함으로써, 제4 노드(N4)의 전압을 리프레시시킬 수 있다.
상술한 바와 같이, 본 발명의 실시예에 따른 화소는 제4 구간(P4) 및 제5구간 동안 누설 전류로 인해 전압 레벨이 변경되는 제4 노드(N4)의 전압을 리프레시시킴으로써, 제4 노드(N4)의 전압 레벨이 변경되어 화소의 휘도가 변경되는 것을 방지할 수 있다.
도 8은 도 1의 유기 발광 표시 장치에 포함되는 화소의 다른 예를 나타내는 회로도이다.
도 8을 참조하면, 화소는 제1 트랜지스터(T1), 제2 트랜지스터(T2), 제3 트랜지스터(T3), 제4 트랜지스터(T4), 제5 트랜지스터(T5), 제6 트랜지스터(T6), 제7 트랜지스터(T7), 제8 트랜지스터(T8), 제1 커패시터(CST), 제2 커패시터(CM) 및 발광 소자(EL)를 포함할 수 있다. 도 7의 화소는 제2 커패시터(CM)를 포함하는 것을 제외하면, 도 2의 화소와 실질적으로 동일하므로, 동일 또는 유사한 구성 요소에 대해서는 동일한 참조 번호를 사용하고, 중복되는 설명은 생략하기로 한다.
제2 커패시터(CM)는 제8 트랜지스터(T8)의 제2 노드(N2)와 연결되는 제1 전극 및 제4 노드(N4)에 연결된 제2 전극을 포함할 수 있다. 제2 커패시터(CM)는 제8 트랜지스터(T8)의 제2 노드(N2)와 제4 노드(N4) 사이에 연결될 수 있다. 제2 커패시터(CM)는 제8 트랜지스터(T8)가 턴오프되고, 발광 소자(EL)가 발광하는 제3 구간(P3) 동안 제4 노드(N4)의 전압을 유지시킬 수 있다. 또한, 제2 커패시터(CM)는 제8 트랜지스터(T8)가 턴오프되고, 제4 노드(N4)의 전압이 리프레시되는 제4 구간(P4) 및 제5 구간(P5) 동안 제4 노드(N4)의 전압을 유지시킬 수 있다.
이와 같이, 도 7의 화소는 제8 트랜지스터(T8)와 제4 노드(N4) 사이에 제2 커패시터(CM)를 포함함으로써, 제4 노드(N4)의 전압을 유지시킬 수 있다.
도 9는 도 1의 표시 장치에 포함되는 화소의 구동 전류 변화를 나타내는 그래프이다.
도 9는 종래 기술인 7T1C 구조의 화소와 본 발명의 실시예들에 따른 8T1C 구조의 화소에 있어서, 발광 소자의 발광 구간 동안 발광 소자에 흐르는 구동 전류의 변화를 나타내는 그래프이다. 상술한 바와 같이, 7T1C 구조의 화소는 발광 소자가 발광하는 제3 구간 동안 제1 트랜지스터의 게이트 전극과 연결된 제3 트랜지스터 및 제4 트랜지스터를 통해 누설 전류가 발생할 수 있다. 따라서, 제1 트랜지스터의 게이트 전극의 전압이 변경되어 구동 전류가 변경될 수 있다.
본 발명의 실시예들에 따른 8T1C 구조의 화소는 제1 트랜지스터(즉, 구동 트랜지스터)의 게이트 전극과 연결되는 제8 트랜지스터를 구비하고, 제8 트랜지스터와 연결되는 제3 트랜지스터와 제4 트랜지스터를 통해 흐르는 누설 전류를 제어하여 제8 트랜지스터의 제2 전극(즉, 제4 노드)의 전압을 일정하게 유지시킴으로써, 제1 트랜지스터의 게이트 전극의 전압이 변경되는 것을 방지할 수 있다. 따라서, 도 8에 도시된 바와 같이, 제1 트랜지스터에서 생성되는 구동 전류가 일정하게 유지되고, 발광 소자가 일정한 휘도로 발광할 수 있다.
본 발명은 표시 장치를 구비한 모든 전자 기기에 적용될 수 있다. 예를 들어, 본 발명은 텔레비전, 컴퓨터 모니터, 노트북, 디지털 카메라, 휴대폰, 스마트폰, 스마트패드, 타블렛 PC, 피디에이(PDA), 피엠피(PMP), MP3 플레이어, 네비게이션, 비디오폰 등에 적용될 수 있다.
이상에서는 본 발명의 예시적인 실시예들을 참조하여 설명하였지만, 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100: 표시 장치 110: 표시 패널
120: 패널 구동부 122: 스캔 구동부
124: 데이터 구동부 126: 발광 제어부
128: 타이밍 제어부

Claims (20)

  1. 제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    상기 제1 게이트 신호를 수신하는 게이트 전극, 제4 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터
    제2 게이트 신호를 수신하는 게이트 전극, 상기 제4 노드에 연결된 제1 전극 및 초기화 전압을 수신하는 제2 전극을 포함하는 제4 트랜지스터;
    제1 발광 제어 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 발광 제어 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 제5 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터
    제3 게이트 신호를 수신하는 게이트 전극, 상기 초기화 전압을 수신하는 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터;
    제2 발광 제어 신호를 수신하는 게이트 전극, 제1 노드에 연결된 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터; 및
    상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 화소.
  2. 제1 항에 있어서, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호의 반전 신호인 것을 특징으로 하는 화소.
  3. 제1 항에 있어서,
    상기 제8 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 화소.
  4. 제1 항에 있어서, 상기 제1 게이트 전압, 상기 제2 게이트 전압, 상기 제3 게이트 전압 및 상기 제1 발광 제어 신호는 한 프레임 내에서 적어도 한 번 이상 활성화되고, 상기 제2 발광 제어 신호는 한 프레임 내에서 한 번 활성화되는 특징으로 하는 화소.
  5. 제4 항에 있어서, 상기 제2 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 동안 상기 제1 트랜지스터의 게이트 전극이 상기 초기화 전압으로 초기화되는 것을 특징으로 하는 화소.
  6. 제4 항에 있어서, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제2 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 동안 상기 발광 소자의 제1 전극이 상기 초기화 전압으로 초기화되고, 상기 제1 트랜지스터의 문턱 전압이 보상된 상기 데이터 전압이 기입되는 것을 특징으로 하는 화소.
  7. 제4 항에 있어서, 상기 제1 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제2 게이트 신호 및 상기 제3 게이트 신호가 비활성화되는 동안 상기 발광 소자가 발광하는 것을 특징으로 하는 화소.
  8. 제4 항에 있어서, 상기 제2 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화되는 동안 상기 제4 노드가 상기 초기화 전압으로 초기화되는 것을 특징으로 하는 화소.
  9. 제4 항에 있어서, 상기 제1 게이트 신호 및 상기 제3 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제1 발광 제어 신호 및 제2 발광 제어 신호가 비활성화되는 동안 상기 발광 소자의 제1 전극이 상기 초기화 전압으로 초기화되고, 상기 제4 노드가 상기 데이터 전압으로 초기화되는 것을 특징으로 하는 화소.
  10. 복수의 화소들을 포함하는 표시 패널; 및
    상기 표시 패널을 구동하는 패널 구동부를 포함하고,
    상기 화소들 각각은
    제1 노드에 연결된 게이트 전극, 제2 노드에 연결된 제1 전극 및 제3 노드에 연결된 제2 전극을 포함하는 제1 트랜지스터;
    제1 게이트 신호를 수신하는 게이트 전극, 데이터 전압을 수신하는 제1 전극 및 상기 제3 노드에 연결된 제2 전극을 포함하는 제2 트랜지스터;
    상기 제1 게이트 신호를 수신하는 게이트 전극, 제4 노드에 연결된 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제3 트랜지스터;
    제2 게이트 신호를 수신하는 게이트 전극, 상기 제4 노드에 연결된 제1 전극 및 초기화 전압을 수신하는 제2 전극을 포함하는 제4 트랜지스터;
    제1 발광 제어 신호를 수신하는 게이트 전극, 제1 전원 전압을 수신하는 제1 전극 및 상기 제2 노드에 연결된 제2 전극을 포함하는 제5 트랜지스터;
    상기 제1 발광 제어 신호를 수신하는 게이트 전극, 상기 제3 노드에 연결된 제1 전극 및 제5 노드에 연결된 제2 전극을 포함하는 제6 트랜지스터;
    제3 게이트 신호를 수신하는 게이트 전극, 상기 초기화 전압을 수신하는 제1 전극 및 상기 제5 노드에 연결된 제2 전극을 포함하는 제7 트랜지스터;
    제2 발광 제어 신호를 수신하는 게이트 전극, 제1 노드에 연결된 제1 전극 및 제4 노드에 연결된 제2 전극을 포함하는 제8 트랜지스터;
    상기 제1 전원 전압을 수신하는 제1 전극 및 상기 제1 노드에 연결된 제2 전극을 포함하는 제1 커패시터; 및
    상기 제5 노드에 연결된 제1 전극 및 제2 전원 전압을 수신하는 제2 전극을 포함하는 발광 소자를 포함하는 것을 특징으로 하는 표시 장치.
  11. 제10 항에 있어서, 상기 제2 발광 제어 신호는 상기 제1 발광 제어 신호의 반전 신호인 것을 특징으로 하는 표시 장치.
  12. 제10 항에 있어서,
    상기 제8 트랜지스터의 상기 제2 전극과 상기 제4 노드 사이에 연결된 제2 커패시터를 더 포함하는 것을 특징으로 하는 표시 장치.
  13. 제10 항에 있어서, 상기 패널 구동부는 단일 프레임에서 상기 제1 트랜지스터의 게이트 전극을 초기화시키는 제1 구간, 상기 발광 소자의 제1 전극을 초기화시키고, 상기 제1 트랜지스터의 문턱 전압이 보상된 상기 데이터 전압이 기입되는 제2 구간 및 상기 데이터 전압에 기초하여 상기 발광 소자가 발광하는 제3 구간을 포함하는 구동 방식으로 상기 화소들을 구동하는 것을 특징으로 하는 표시 장치.
  14. 제13 항에 있어서, 상기 제1 구간에서 상기 제2 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  15. 제13 항에 있어서, 상기 제2 구간에서 상기 제1 게이트 신호, 상기 제3 게이트 신호 및 상기 제2 발광 제어 신호가 활성화되고, 상기 제2 게이트 신호 및 상기 제1 발광 제어 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  16. 제13 항에 있어서, 상기 제3 구간에서 상기 제1 발광 제어 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제2 게이트 신호, 상기 제3 게이트 신호 및 제2 발광 제어 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  17. 제13 항에 있어서, 상기 구동 방식은 상기 제4 노드를 리프레시시키는 제4 구간 및 제5 구간을 더 포함하는 것을 특징으로 하는 표시 장치.
  18. 제17 항에 있어서, 상기 제4 구간에서 상기 제2 게이트 신호가 활성화되고, 상기 제1 게이트 신호, 상기 제3 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  19. 제17 항에 있어서, 상기 제5 구간에서 상기 제1 게이트 신호 및 상기 제3 게이트 신호가 활성화되고, 상기 제2 게이트 신호, 상기 제1 발광 제어 신호 및 상기 제2 발광 제어 신호가 비활성화되는 것을 특징으로 하는 표시 장치.
  20. 제17 항에 있어서, 상기 구동 방식은 상기 단일 프레임에서 상기 제3 구간, 상기 제4 구간 및 상기 제5 구간을 적어도 한 번 이상 포함하는 것을 특징으로 하는 표시 장치.
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