KR102539061B1 - 고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법 - Google Patents

고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법 Download PDF

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Abstract

어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 플리커에 의한 오검출을 억제한다. 고체 촬상 소자는, 복수의 화소와, 전류 검출부와, 임계값 제어부를 구비한다. 이 고체 촬상 소자에 있어서, 복수의 화소의 각각은, 광전류에 따른 전압의 변화량과 소정의 임계값을 비교한다. 또한, 전류 검출부는, 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출한다. 또한, 임계값 제어부는, 전류 검출부에 의해 검출된 총 전류에 따른 값으로 상기 소정의 임계값을 제어한다.

Description

고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법
본 기술은, 고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법에 관한 것이다. 구체적으로는, 휘도의 변화를 검출하는 고체 촬상 소자, 촬상 장치 및 고체 촬상 소자의 제어 방법에 관한 것이다.
종래부터, 수직 동기 신호 등의 동기 신호에 동기하여 화상 데이터를 촬상하는 동기형의 고체 촬상 소자가 촬상 장치 등에서 이용되고 있다. 이 일반적인 동기형의 고체 촬상 소자에서는, 동기 신호의 주기(예를 들면, 1/60초)에서만 화상 데이터를 취득할 수 있기 때문에, 교통이나 로봇 등에 관한 분야에서 보다 고속의 처리가 요구된 경우에 대응하는 것이 곤란하게 된다. 이에, 일정한 임계값을 사용하여, 화소마다 어드레스 이벤트를 검출하는 비동기형의 고체 촬상 소자가 제안되고 있다(예를 들면, 특허문헌 1 참조). 여기서, 어드레스 이벤트는, 어느 화소 어드레스에 있어서, 화소의 휘도가 변화되고, 그 변화량이 임계값을 초과함을 의미한다. 이와 같이, 화소마다 어드레스 이벤트를 검출하는 고체 촬상 소자는, DVS(Dynamic Vision Sensor)라고 불린다.
특허문헌 1: 일본특허공표 2009-508085호 공보
상술한 종래 기술에서는, 동기형의 고체 촬상 소자보다 훨씬 고속으로 데이터를 생성하여 출력할 수 있다. 이 때문에, 예를 들면, 교통 분야에 있어서, 사람이나 장해물을 화상 인식하는 처리를 고속으로 실행하여, 안전성을 향상시킬 수 있다. 그러나, 상술한 DVS에서는, 형광등 등의 깜박거림(플리커)이 생기는 광원 하에서, 이 플리커에 의한 휘도 변화를 어드레스 이벤트로 오검출할 우려가 있다. 그리고, 이러한 오검출로 인해, 화상 데이터에 노이즈가 생기는 문제가 있다
본 기술은 이러한 상황을 감안하여 이루어진 것으로, 어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 플리커에 의한 오검출을 억제하는 것을 목적으로 한다.
본 기술은, 상술한 문제점을 해소하기 위하여 이루어진 것으로, 그 제1 측면은,
각각이 광전류에 따른 전압의 변화량과 소정의 임계값을 비교하는 복수의 화소와, 상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와, 상기 총 전류에 따른 값으로 상기 소정의 임계값을 제어하는 임계값 제어부를 구비하는 고체 촬상 소자 및 그 제어 방법이다. 이에 의해, 총 전류에 따른 값으로 임계값이 제어된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 임계값 제어부는, 상기 총 전류를 조정하여 조정 전류로서 출력하는 조정부와, 소정의 오프셋 전류를 생성하는 오프셋 전류원과, 상기 조정 전류와 상기 소정의 오프셋 전류의 합 또는 차를 상기 소정의 임계값으로 변환하여 상기 복수의 화소의 각각에 공급하는 변환부를 구비하여도 된다. 이에 의해, 총 전류를 조정한 전류와 오프셋 전류의 합 또는 차가 임계값으로 변환된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 오프셋 전류원은, 소정의 참조 전류를 생성하는 참조 전류원과, 상기 소정의 참조 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제1 분배 회로와, 상기 제1 분배 회로를 제어하여 상기 복수의 분배 전류 중 소정 수의 합을 상기 소정의 오프셋 전류로서 출력시키는 제1 디코더를 구비하여도 된다. 이에 의해, 참조 전류를 분배한 분배 전류의 합이 오프셋 전류로서 출력된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 조정부는, 상기 총 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제2 분배 회로와, 상기 제2 분배 회로를 제어하여 상기 복수의 분배 전류 중 소정 수의 합을 상기 조정 전류로서 출력시키는 제2 디코더를 구비하여도 된다. 이에 의해, 총 전류를 분배한 분배 전류의 합이 조정 전류로서 출력된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 변환부는, 복수의 저항 소자와, 상기 복수의 저항 소자 중 소정 수를 병렬로 접속하여 상기 소정 수의 저항 소자의 합성 저항에 상기 조정 전류가 흘러 생기는 전압을 상기 소정의 임계값으로서 출력시키는 제3 디코더를 구비하여도 된다. 이에 의해, 합성 저항에 생기는 전압이 임계값으로서 출력된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 전류 검출부는, 상기 복수의 화소 중 일부의 화소 각각의 상기 광전류의 합을 상기 총 전류로서 검출할 수도 있다. 이에 의해, 일부의 화소 광전류의 합에 따른 값으로 임계값이 제어된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 임계값 제어부는, 상기 총 전류가 클수록 높은 값으로 상기 소정의 임계값을 제어하여도 된다. 이에 의해, 총 전류가 클수록 높은 값으로 임계값이 제어된다고 하는 작용을 나타낸다.
또한, 이 제1 측면에 있어서, 상기 소정의 임계값은, 서로 다른 상한 임계값 및 하한 임계값을 포함하고, 상기 복수의 화소 각각은, 상기 변화량이 상기 상한 임계값을 초과하였음을 온 이벤트로서 검출하고, 상기 변화량이 상기 하한 임계값을 하회하였음을 오프 이벤트로서 검출하여도 된다. 이에 의해, 온 이벤트와 오프 이벤트가 화소마다 검출된다고 하는 작용을 나타낸다.
또한, 본 기술의 제2 측면은, 각각이 광전류에 따른 전압의 변화량과 소정의 임계값을 비교하는 복수의 화소와, 상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와, 상기 총 전류에 따른 값으로 상기 소정의 임계값을 제어하는 임계값 제어부와, 상기 복수의 화소 각각의 비교 결과로 이루어지는 신호를 처리하는 신호 처리부를 구비하는 촬상 장치이다. 이에 의해, 총 전류에 따른 임계값과 광전류의 비교 결과로 이루어지는 신호가 처리된다고 하는 작용을 나타낸다.
본 기술에 의하면, 어드레스 이벤트를 검출하는 고체 촬상 소자에 있어서, 플리커에 의한 오검출을 억제할 수 있다는 우수한 효과를 얻을 수 있다. 한편, 여기에 기재된 효과는 반드시 한정되는 것이 아니며, 본 개시 중에 기재된 어떠한 효과이어도 된다.
도 1은 본 기술의 제1 실시형태에 있어서의 촬상 장치의 일 구성예를 나타내는 블록도이다.
도 2는 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자의 적층 구조를 설명하기 위한 도면이다.
도 3은 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자의 일 구성예를 나타내는 블록도이다.
도 4는 본 기술의 제1 실시형태에 있어서의 화소 어레이부의 일 구성예를 나타내는 블록도이다.
도 5는 본 기술의 제1 실시형태에 있어서의 화소의 일 구성예를 나타내는 회로도이다.
도 6은 본 기술의 제1 실시형태에 있어서의 비교기의 입출력 특성의 일례를 나타내는 그래프이다.
도 7은 본 기술의 제1 실시형태에 있어서의 전류 검출부 및 임계값 제어부의 일 구성예를 나타내는 블록도이다.
도 8은 본 기술의 제1 실시형태에 있어서의 정측(positive) pMOS 병렬 회로의 일 구성예를 나타내는 회로도이다.
도 9는 본 기술의 제1 실시형태에 있어서의 정측 nMOS 병렬 회로의 일 구성예를 나타내는 회로도이다.
도 10은 본 기술의 제1 실시형태에 있어서의 AER(Address Event Representation) 로직 회로의 일 구성예를 나타내는 회로도이다.
도 11은 본 기술의 제1 실시형태에 있어서의 행 AER 회로의 일 구성예를 나타내는 블록도이다.
도 12는 본 기술의 제1 실시형태에 있어서의 행 AER 블록의 일 구성예를 나타내는 회로도이다.
도 13은 본 기술의 제1 실시형태에 있어서의 열 AER 회로의 일 구성예를 나타내는 블록도이다.
도 14는 본 기술의 제1 실시형태에 있어서의 열 AER 블록의 일 구성예를 나타내는 블록도이다.
도 15는 본 기술의 제1 실시형태에 있어서의 행 아비터(row arbiter)의 일 구성예를 나타내는 블록도이다.
도 16은 본 기술의 제1 실시형태에 있어서의 아비터 블록의 일 구성예를 나타내는 회로도이다.
도 17은 본 기술의 제1 실시형태에 있어서의 핸드쉐이크(handshake)의 일례를 나타내는 타이밍 차트이다.
도 18은 본 기술의 제1 실시형태에 있어서의 AER 처리의 일례를 나타내는 순서도이다.
도 19는 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트의 검출 결과의 일례를 나타내는 도면이다.
도 20은 비교예에 있어서의 어드레스 이벤트의 검출 결과의 일례를 나타내는 도면이다.
도 21은 본 기술의 제1 실시형태에 있어서의 화상 데이터의 변화의 일례를 나타내는 도면이다.
도 22는 비교예에 있어서의 화상 데이터의 변화의 일례를 나타내는 도면이다.
도 23은 본 기술의 제2 실시형태에 있어서의 전류 검출부 및 임계값 제어부의 일 구성예를 나타내는 블록도이다.
도 24는 본 기술의 제2 실시형태에 있어서의 정측 전류 스플리터(positive current splitter)의 일 구성예를 나타내는 회로도이다.
도 25는 차량제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
도 26은 촬상부의 설치 위치의 일례를 나타내는 설명도이다.
이하, 본 기술을 실시하기 위한 형태 (이하, 실시형태라고 칭함)에 대해 설명한다. 설명은 이하의 순서로 한다.
1. 제1 실시형태(총 전류에 따라 임계값을 제어하는 예)
2. 제2 실시형태(오프셋 전류를 제어하고, 총 전류에 따라 임계값을 제어하는 예)
3. 이동체에의 응용예
<1. 제1 실시형태>
[촬상 장치의 구성예]
도 1은, 본 기술의 제1 실시형태에 있어서의 촬상 장치(100)의 일 구성예를 나타내는 블록도이다. 이 촬상 장치(100)는, 화상 데이터를 촬상하기 위한 장치이며, 광학부(110), 고체 촬상 소자(200) 및 DSP(Digital Signal Processing) 회로 (120)를 구비한다. 나아가 촬상 장치(100)는, 표시부(130), 조작부(140), 버스(150), 프레임 메모리(160), 기억부(170) 및 전원부(180)를 구비한다. 촬상 장치(100)로서는, 산업용 로봇에 탑재되는 카메라나, 차량용 카메라 등이 상정된다.
광학부(110)는, 피사체로부터의 광을 집광하여 고체 촬상 소자(200)로 가이드하는 것이다. 고체 촬상 소자(200)는, 화소마다, 휘도의 변화량의 절대치가 임계값의 절대치를 초과하였음을 어드레스 이벤트로서 검출하는 것이다. 이 어드레스 이벤트는, 예를 들면, 휘도의 플러스 변화량이 플러스의 임계값을 초과하였음을 나타내는 온(on) 이벤트와, 마이너스의 변화량이 마이너스의 임계값을 하회하였음을 나타내는 오프(off) 이벤트로 이루어진다. 고체 촬상 소자(200)는, 화소마다 온 이벤트 및 오프 이벤트의 각각의 유무를 2비트의 데이터에 의해 나타내는 화상 데이터를 생성하고, DSP 회로(120)에 신호선(209)을 통해 공급한다.
DSP 회로(120)는, 고체 촬상 소자(200)로부터의 화상 데이터에 대해 소정의 신호 처리를 실행하는 것이다. 이 DSP 회로(120)는, 처리 후의 화상 데이터 및 이벤트 데이터를 버스(150)를 거쳐 프레임 메모리(160) 등으로 출력한다. 한편, DSP 회로(120)는, 특허청구 범위에 기재된 신호 처리부의 일례이다.
표시부(130)는, 화상 데이터 및 이벤트 데이터를 표시하는 것이다. 표시부(130)로서는, 예를 들면, 액정 패널이나 유기 EL(Electro Luminescence) 패널이 상정된다. 조작부(140)는, 유저의 조작에 따라 조작 신호를 생성하는 것이다.
버스(150)는, 광학부(110), 고체 촬상 소자(200), DSP 회로(120), 표시부(130), 조작부(140), 프레임 메모리(160), 기억부(170) 및 전원부(180)가 서로 데이터를 교환하기 위한 공통의 경로이다.
프레임 메모리(160)는, 화상 데이터를 보유하는 것이다. 기억부(170)는, 화상 데이터 등의 다양한 데이터를 기억하는 것이다. 전원부(180)는, 고체 촬상 소자(200), DSP 회로(120)나 표시부(130) 등에 전원을 공급하는 것이다.
한편, 고체 촬상 소자(200)는 복수 있어도 되고, 또한, 복수의 실리콘 내이(內耳, coherers)라고 불리는 고체 청각 장치가 있어도 된다.
[고체 촬상 소자의 구성예]
도 2는, 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자(200)의 적층 구조의 일례를 나타내는 도면이다. 이 고체 촬상 소자(200)는, 수광 칩(201)과, 그 수광 칩(201)에 적층된 회로 칩(202)을 구비한다.
도 3은, 본 기술의 제1 실시형태에 있어서의 고체 촬상 소자(200)의 일 구성예를 나타내는 블록도이다. 이 고체 촬상 소자(200)는, 열 아비터(column arbiter; 213), 열 AER 회로(220), 열 어드레스 인코더(214), 화소 어레이부(300) 및 스테이트 머신(state machine; 215)을 구비한다. 또한, 고체 촬상 소자(200)는, 행 어드레스 인코더(216), 행 AER 회로(260), 행 아비터(600), 전류 검출부(410) 및 임계값 제어부(420)를 구비한다. 그리고, 화소 어레이부(300)에는, 2차원 격자 형상으로 복수의 화소가 배열된다. 이하, 화소 어레이부(300)에 있어서 소정의 방향으로 배열된 화소의 집합을 「행」이라고 칭하고, 행에 수직한 방향으로 배열된 화소의 집합을 「열」이라고 칭한다.
화소 어레이부(300) 내의 화소 각각은, 광전류에 따른 전압의 변화량을 나타내는 미분 신호를 생성하고, 이 신호의 레벨과 소정의 임계값을 비교한다. 이 비교 결과는, 어드레스 이벤트의 검출 결과를 나타낸다. 여기서, 미분 신호와 비교하기 위한 임계값은, 서로 다른 2개의 임계값을 포함하며, 이들 중 큰 쪽의 임계값을 상한 임계값으로 하고, 작은 쪽의 임계값을 하한 임계값으로 한다. 또한, 어드레스 이벤트는 온 이벤트와 오프 이벤트를 포함하고, 그 검출 결과는 1비트의 온 이벤트의 검출 결과와 1비트의 오프 이벤트의 검출 결과를 포함한다. 온 이벤트는, 미분 신호가 상한 임계값을 초과하였을 때에 검출되며, 오프 이벤트는, 이 미분 신호가 하한 임계값을 하회하였을 때에 검출된다.
화소는, 어드레스 이벤트를 검출했을 때, 행 AER 회로(260)의 사이에서 어드레스 이벤트의 검출 결과를 외부 출력시키기 위해 요청(request)의 송신 및 응답(response)의 수신(이하, 「핸드쉐이크(handshake)」라고 칭함)을 행한다. 다음으로, 화소는, 열 AER 회로(220)의 사이에서 핸드쉐이크를 행한다.
열 아비터(213)는, 열 AER 회로(220)로부터의 요청을 조정하고 조정 결과에 기초하여 응답을 열 AER 회로(220)로 송신하는 것이다.
열 AER 회로(220)는, 각각의 열과, 열 아비터(213)와, 스테이트 머신(215)의 사이에서, 어드레스 이벤트의 검출 결과의 외부 출력을 요구하는 요청과 응답을 송수신(핸드쉐이크)하는 것이다.
열 어드레스 인코더(214)는, 어드레스 이벤트가 발생한 열의 어드레스를 인코딩하여 스테이트 머신(215)으로 송신하는 것이다.
행 어드레스 인코더(216)는, 어드레스 이벤트가 발생한 행의 어드레스를 인코딩하여 스테이트 머신(215)으로 송신하는 것이다.
행 아비터(600)는, 행 AER 회로(260)로부터의 요청을 조정하고 조정 결과에 기초하여 응답을 행 AER 회로(260)로 송신하는 것이다.
행 AER 회로(260)는, 각각의 행과, 행 아비터(600)와, 스테이트 머신(215)의 사이에서, 어드레스 이벤트의 검출 결과의 외부 출력을 요구하는 요청과 응답을 송수신(핸드쉐이크)하는 것이다.
스테이트 머신(215)은, 열 AER 회로(220)와 행 AER 회로(260)의 사이에서 핸드쉐이크를 행하는 것이다. 이 스테이트 머신(215)은, 열 AER 회로(220) 및 행 AER 회로(260)로부터 요청을 수신하면, 열 어드레스 인코더(214) 및 행 어드레스 인코더(216)로부터의 데이터를 디코딩하여, 어드레스 이벤트가 검출된 어드레스를 특정한다. 화소마다의 어드레스 이벤트의 검출 결과를 2차원 격자 형상으로 배열함으로써, 화상 데이터가 생성된다. 스테이트 머신(215)은, 이 화상 데이터를 DSP 회로(120)로 공급한다.
전류 검출부(410)는, 모든 화소의 각각의 광전류의 합을 총 전류로서 검출하고, 임계값 제어부(420)로 공급하는 것이다. 임계값 제어부(420)는, 총 전류에 따른 값으로, 상한 임계값 및 하한 임계값을 제어하는 것이다. 예를 들면, 총 전류가 클수록 높은 값으로, 이들 임계값이 제어된다.
도 4는, 본 기술의 제1 실시형태에 있어서의 화소 어레이부(300)의 일 구성예를 나타내는 블록도이다. 이 화소 어레이부(300)에는, 복수의 화소(310)가 2차원 격자 형상으로 배열된다. 각각의 화소(310)는, 전류 검출부(410)와 신호선(419)을 통해 공통으로 접속된다. 이 신호선(419)은, 행마다 분기하고, 나아가 열마다 분기하여 각각의 화소(310)에 접속된다.
각각의 화소(310)는, 입사광을 광전 변환하여 광전류를 생성하고, 신호선(419)을 통해 전류 검출부(410)로 공급한다. 신호선(419)은, 행과 열마다 분기하여 있기 때문에, 각 행 및 각 열의 전류는 분기원에서 합류하고, 이들의 합인 총 전류(Ipix_tot)가 전류 검출부(410)로 공급된다.
또한, 각각의 화소(310)는, 신호선(429)을 통해 임계값 제어부(420)와 공통으로 접속되어 있다. 임계값 제어부(420)는, 신호선(429)을 통해 각각의 화소(310)에 상한 임계값(Von) 및 하한 임계값(Voff)을 공급한다.
[화소의 구성예]
도 5는, 본 기술의 제1 실시형태에 있어서의 화소(310)의 일 구성예를 나타내는 회로도이다. 이 화소(310)는, 대수 응답부(logarithmic response unit; 320), 버퍼(330), 미분 회로(340), 비교기(comparator; 350) 및 AER 로직 회로(360)를 구비한다.
대수 응답부(320)는, nMOS(negative channel MOS) 트랜지스터(321 및 323)와, 포토다이오드(322)와, pMOS(positive channel MOS) 트랜지스터(324)를 구비한다.
포토다이오드(322)는, 입사광에 대한 광전 변환에 의해 광전류를 생성하는 것이다. pMOS 트랜지스터(324) 및 nMOS 트랜지스터(323)는, 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, nMOS 트랜지스터(321)의 게이트는, pMOS 트랜지스터(324) 및 nMOS 트랜지스터(323)의 접속점에 접속되고, 소스는 포토다이오드(322)에 접속되고, 드레인은 전류 검출부(410)에 접속된다. 그리고, pMOS 트랜지스터(324)의 게이트에는, 바이어스 전압(Vblog)이 인가된다. 이러한 접속에 의해, 포토다이오드(322)에 흐르는 광전류는, 대수적으로(logarithmically) 전압(Vp)으로 변환된다.
또한, 포토다이오드(322)와, nMOS 트랜지스터(321 및 323)는, 수광 칩(201)에 배치된다. 한편, pMOS 트랜지스터(324) 이후의 회로는, 회로 칩(202)에 배치된다.
또한, 버퍼(330)는, 전원 및 접지 단자의 사이에 직렬로 접속된 pMOS 트랜지스터(331 및 332)를 구비한다. 접지측의 pMOS 트랜지스터(332)의 게이트는, 대수 응답부(320)에 접속되고, 전원측의 pMOS 트랜지스터(331)의 게이트에는, 바이어스 전압(Vbsf)이 인가된다. 또한, pMOS 트랜지스터(331 및 332)의 접속점은, 미분 회로(340)에 접속된다. 이 접속에 의해, Vp에 대한 임피던스 변환이 행해진다.
미분 회로(340)는, 용량(341 및 343)과, pMOS 트랜지스터(342 및 344)와, nMOS 트랜지스터(345)를 구비한다.
용량(341)의 일단은, 버퍼(330)에 접속되고, 타단은, 용량(343)의 일단과 pMOS 트랜지스터(344)의 게이트에 접속된다. pMOS 트랜지스터(342)의 게이트에는 리셋 신호(xrst)가 입력되고, 소스 및 드레인은 용량(343)의 양단에 접속된다. pMOS 트랜지스터(344) 및 nMOS 트랜지스터(345)는 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, 용량(343)의 타단은, pMOS 트랜지스터(344) 및 nMOS 트랜지스터(345)의 접속점에 접속된다. 접지측의 nMOS 트랜지스터(345)의 게이트에는, 바이어스 전압(Vba)이 인가되며, pMOS 트랜지스터(344) 및 nMOS 트랜지스터(345)의 접속점은 비교기(350)에도 접속된다. 이러한 접속에 의해, 미분 신호가 생성되어 비교기(350)로 출력된다. 또한, 미분 신호는, 리셋 신호(xrst)에 의해 초기화된다.
비교기(350)는, pMOS 트랜지스터(351 및 353)과 nMOS 트랜지스터(352 및 354)를 구비한다. pMOS 트랜지스터(351) 및 nMOS 트랜지스터(352)는, 전원과 접지 단자의 사이에 직렬로 접속되며, pMOS 트랜지스터(353) 및 nMOS 트랜지스터(354)도, 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(351 및 353)의 게이트는, 미분 회로(340)에 접속된다. nMOS 트랜지스터(352)의 게이트에는, 임계값 제어부(420)로부터의 상한 임계값(Von)이 인가되고, nMOS 트랜지스터(354)의 게이트에는, 임계값 제어부(420)로부터의 하한 임계값(Voff)이 인가된다.
pMOS 트랜지스터(351) 및 nMOS 트랜지스터(352)의 접속점은, AER 로직 회로(360)에 접속되며, 이 접속점의 전압이 비교 결과(VCH)로서 출력된다. pMOS 트랜지스터(353) 및 nMOS 트랜지스터(354)의 접속점도, AER 로직 회로(360)에 접속되며, 이 접속점의 전압이 비교 결과(VCL)로서 출력된다. 이러한 접속에 의해, 미분 신호가 상한 임계값(Von)을 초과한 경우, 비교기(350)는, 하이 레벨의 비교 결과(VCL)를 출력한다. 이 비교 결과(VCH)는 온 이벤트의 검출 결과를 나타내고, 비교 결과(VCL)는 오프 이벤트의 검출 결과를 나타낸다.
한편, 비교기(350)는, 온 이벤트 및 오프 이벤트 양쪽 모두를 검출하고 있으나, 한쪽만을 검출하여도 된다. 예를 들면, 온 이벤트만을 검출할 때는, 대응하는 pMOS 트랜지스터(351) 및 nMOS 트랜지스터(352)만이 배치된다.
AER 로직 회로(360)는, 비교 결과(VCH 및 VCL)에 기초하여 핸드쉐이크를 행하는 것이다. 이 AER 로직 회로(360)는, 어드레스 이벤트가 발생한 경우에 행 AER 회로(260)와의 사이에서 핸드쉐이크를 행한다. 다음으로, AER 로직 회로(360)는, 열 AER 회로(220)와의 사이에서 핸드쉐이크를 행하고, 리셋 신호(xrst)에 의해 미분 회로(340)를 리셋한다.
또한, 포토다이오드(322)와 nMOS 트랜지스터(321 및 323)를 수광 칩(201)에 배치하고, 그 밖의 것을 회로 칩(202)에 배치하고 있으나, 각각의 칩에 배치하는 회로는, 이 구성에 한정되지 않는다. 예를 들면, 포토다이오드(322) 만을 수광 칩(201)에 배치하고, 그 이외를 회로 칩(202)에 배치할 수도 있다. 또한, 대수 응답부(320)를 수광 칩(201)에 배치하고, 그 이외를 회로 칩(202)에 배치할 수도 있다. 또한, 대수 응답부(320) 및 버퍼(330)를 수광 칩(201)에 배치하고, 그 이외를 회로 칩(202)에 배치할 수도 있다. 또한, 대수 응답부(320) 및 버퍼(330)와 용량(341)을 수광 칩(201)에 배치하고, 그 이외를 회로 칩(202)에 배치할 수도 있다. 또한, 대수 응답부(320), 버퍼(330), 미분 회로(340) 및 비교기(350)를 수광 칩(201)에 배치하고, 그 이외를 회로 칩(202)에 배치할 수도 있다.
도 6은, 본 기술의 제1 실시형태에 있어서의 비교기(350)의 입출력 특성의 일례를 나타내는 그래프이다. 동 도면에서의 세로축은, 비교기(350)의 출력 신호(VCH 또는 VCL)의 레벨을 나타내고, 가로축은 비교기(350)의 입력 신호(미분 신호)의 레벨을 나타낸다. 또한, 실선은 비교 결과(VCH)의 궤적을 나타내고, 1점 쇄선은 비교 결과(VCL)의 궤적을 나타낸다.
휘도에 따른 전압의 변화량(즉, 미분 신호)이 상한 임계값(Von)을 초과하면, 비교 결과(VCH)는 로우 레벨에서 하이 레벨로 변화하고 온 이벤트가 검출된다. 한편, 미분 신호가 하한 임계값(Voff)을 하회하면, 비교 결과(VCL)는 하이 레벨에서 로우 레벨로 변화하고 오프 이벤트가 검출된다.
[전류 검출부 및 임계값 제어부의 구성예]
도 7은, 본 기술의 제1 실시형태에 있어서의 전류 검출부(410) 및 임계값 제어부(420)의 일 구성예를 나타내는 블록도이다. 전류 검출부(410)는, pMOS 트랜지스터(411)를 구비한다. 또한, 임계값 제어부(420)는, 정측 pMOS 병렬 회로(430), 정측 nMOS 병렬 회로(440), 부측 pMOS 병렬 회로(450), 부측 nMOS 병렬 회로(460), 정측 오프셋 전류원(421) 및 부측 오프셋 전류원(422)을 구비한다.
pMOS 트랜지스터(411)는, 총 전류(Ipix_tot)를 검출하는 것이다. 이 pMOS 트랜지스터(411)의 게이트는 정측 pMOS 병렬 회로(430) 및 부측 pMOS 병렬 회로(450)에 접속되고, 소스는 전원에 접속되며, 드레인은 화소 어레이부(300)에 접속된다. 또한, pMOS 트랜지스터(411)의 게이트 및 드레인은 단락되어(short-citcuited) 있다.
정측 pMOS 병렬 회로(430)는, 총 전류(Ipix_tot)를 조정하여 조정 전류(Ipix_ctl+)로서, 정측 nMOS 병렬 회로(440)에 출력하는 것이다. 정측 오프셋 전류원(421)은, 일정한 전류를 오프셋 전류(Iofs+)로서 생성하여, 정측 nMOS 병렬 회로(440)로 공급하는 것이다.
정측 nMOS 병렬 회로(440)는, 조정 전류(Ipix_ctl+) 및 오프셋 전류(Iofs+)의 합을 전압으로 변환하고, 상한 임계값(Von)으로서 화소 어레이부(300)로 공급하는 것이다.
부측 pMOS 병렬 회로(450)는, 총 전류(Ipix_tot)를 조정하여 조정 전류(Ipix_ctl-)로서, 부측 nMOS 병렬 회로(460)로 출력하는 것이다. 부측 오프셋 전류원(422)은, 일정한 전류를 오프셋 전류(Iofs-)로서 생성하는 것이다. 한편, 정측 pMOS 병렬 회로(430) 및 부측 pMOS 병렬 회로(450)는, 특허청구 범위에 있어서의 조정부의 일례이다. 또한, 정측 오프셋 전류원(421) 및 부측 오프셋 전류원(422)은, 특허청구 범위에 기재된 오프셋 전류원의 일례이다.
부측 nMOS 병렬 회로(460)는, 조정 전류(Ipix_ctl-) 및 오프셋 전류(Iofs-)의 차이를 전압으로 변환하고, 하한 임계값(Voff)으로서 화소 어레이부(300)로 공급하는 것이다. 한편, 정측 nMOS 병렬 회로(440) 및 부측 nMOS 병렬 회로(460)는, 특허청구 범위에 기재된 변환부의 일례이다.
상술한 구성에 의해, 임계값 제어부(420)는, 총 전류(Ipix_tot)가 클수록 높은 값으로 상한 임계값(Von) 및 하한 임계값(Voff)을 제어한다.
한편, 화소 어레이부(300) 내의 화소는, 온 이벤트 및 오프 이벤트의 양쪽 모두를 검출하고 있으나, 한쪽만을 검출하여도 된다. 예를 들면, 화소가 온 이벤트만을 검출할 때에는, 임계값 제어부(420)에 있어서, 대응하는 정측 pMOS 병렬 회로(430), 정측 nMOS 병렬 회로(440) 및 정측 오프셋 전류원(421) 만이 배치된다.
또한, 전류 검출부(410)는, 모든 화소의 광전류의 합을 총 전류(Ipix_tot)로서 검출하고 있으나, 화소 어레이부(300) 내의 일부 화소의 광전류의 합을 총 전류(Ipix_tot)로서 검출할 수도 있다. 예를 들면, 각각의 화소 수가 2 이상인 복수의 영역으로 화소 어레이부(300)를 분할하고, 영역마다, 그 영역 내의 1화소만이 광전류를 전류 검출부(410)로 출력하는 구성이어도 된다. 이에 의해, 모든 화소의 광전류의 합을 검출하는 경우와 비교하여 신호선(419)의 분기점 개수를 삭감할 수 있다.
[정측 pMOS 병렬 회로의 구성예]
도 8은, 본 기술의 제1 실시형태에 있어서의 정측 pMOS 병렬 회로(430)의 일 구성예를 나타내는 회로도이다. 이 정측 pMOS 병렬 회로(430)는, m+1(m은 정수)개의 스위치(431)와, m+1개의 pMOS 트랜지스터(432)와, m-1개의 pMOS 트랜지스터(433)와, 디코더(434)를 구비한다. 한편, 부측 pMOS 병렬 회로(450)의 구성은, 정측 pMOS 병렬 회로(430)의 구성과 마찬가지이다.
스위치(431)는, 서로 다른 pMOS 트랜지스터(432)에 대응지어진다. 이 스위치(431)는, 대응하는 트랜지스터의 소스와 전원과의 사이의 경로를 디코더(434)의 제어에 따라 개폐한다.
pMOS 트랜지스터(432)의 각각의 게이트는, 전류 검출부(410) 내의 pMOS 트랜지스터(411)의 게이트와 접속된다. 또한, pMOS 트랜지스터(432)의 각각의 드레인은, 정측 nMOS 병렬 회로(440)에 공통으로 접속된다.
pMOS 트랜지스터(433)의 각각의 게이트는, 전류 검출부(410) 내의 pMOS 트랜지스터(411)의 드레인과 접속된다. 또한, m개째의 pMOS 트랜지스터(433)의 소스 및 드레인은, m개째 및 m+1개째의 pMOS 트랜지스터(432)의 각각의 드레인에 접속된다.
디코더(434)는, 레지스터 등에 미리 보유된 소정의 설정값에 따라, 각각의 스위치(431)를 제어하는 것이다.
pMOS 트랜지스터(432)의 각각은, pMOS 트랜지스터(411)와 커런트 미러 회로를 구성한다. 이들 커런트 미러 회로는, 트랜지스터의 각각의 게이트 폭 및 게이트 길이에 따른 분배 비율에 의해, 총 전류를 분배하여 복수의 분배 전류를 생성할 수 있다. 한편, m+1개의 스위치(431)와, m+1개의 pMOS 트랜지스터(432)와, m-1개의 pMOS 트랜지스터(433)로 이루어지는 회로는, 특허청구 범위에 기재된 제2 분배 회로의 일례이다.
예를 들면, pMOS 트랜지스터(411)와, 1번째 내지 m번째의 pMOS 트랜지스터(432)의 각각의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L= (N-1)×α … 식 1
m+1번째의 pMOS 트랜지스터(432)의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L=α … 식 2
또한, pMOS 트랜지스터(433)의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L=N×α/(N-1) … 식 3
식 1 내지 식 3을 만족하는 게이트 폭 W 및 게이트 길이 L을 설정하였을 경우, 1번째 내지 m번째의 pMOS 트랜지스터(432)에 흐르는 분배 전류 Im은, 다음 식에 의해 나타내진다.
Im=Ipix_tot/Nm - 1 … 식 4
또한, m+1번째의 pMOS 트랜지스터(432)에 흐르는 분배 전류 Im+1은, 다음 식에 의해 나타내진다.
Im +1=Ipix_tot/{Nm - 1(N-1)} … 식 5
디코더(434)가 설정값에 따라 스위치(431)를 개폐함으로써, 식 4 및 식 5에 기초하여, 조정 전류(Ipix_ctl+)를 서브-피코 암페어의 오더로 제어할 수 있다. 예를 들면, 1번째 및 m+1번째의 스위치(431)를 닫힘 상태로 하고, 나머지를 열림 상태로 했을 경우, 조정 전류(Ipix_ctl+)를 분배 전류(I1 및 Im+1)의 합으로 제어할 수 있다. 한편, 디코더(434)는, 특허청구 범위에 있어서의 제2 디코더 일례이다. 또한, 정측 pMOS 병렬 회로(430)의 구성은, 총 전류를 조정할 수 있는 것이라면, 동 도면에 예시한 회로에 한정되지 않는다.
[정측 nMOS 병렬 회로의 구성예]
도 9는, 본 기술의 제1 실시형태에 있어서의 정측 nMOS 병렬 회로(440)의 일 구성예를 나타내는 회로도이다. 이 정측 nMOS 병렬 회로(440)는, n(n은 정수)개의 스위치(441)와, n개의 nMOS 트랜지스터(442)와, 디코더(443)를 구비한다. 또한, 부측 nMOS 병렬 회로(460)의 구성은, 정측 nMOS 병렬 회로(440)와 마찬가지이다.
스위치(441)의 각각은, 서로 다른 nMOS 트랜지스터(442)에 대응지어진다. 스위치(441)의 각각의 일단은, 정측 pMOS 병렬 회로(430) 및 정측 오프셋 전류원(421)에 접속되고, 타단은, 대응하는 nMOS 트랜지스터(442)의 드레인에 접속된다.
nMOS 트랜지스터(442)의 각각의 게이트 및 드레인은 단락되어, 이른바 다이오드 접속의 상태이다. 한편, nMOS 트랜지스터(442)는, 특허청구 범위에 기재된 저항 소자의 일례이다.
디코더(443)는, 레지스터 등에 미리 보유된 소정의 설정값에 따라, 스위치(441)의 각각을 제어하는 것이다.
디코더(443)가 설정값에 따라 스위치(441)를 개폐함으로써, 다이오드 접속된 n개의 nMOS 트랜지스터(442)의 합성 저항을 제어할 수 있다. 그리고, 조정 전류(Ipix_ctl+) 및 오프셋 전류(Iofs+)의 합이, 이 합성 저항에 흘러 생긴 전압이 상한 임계값(Von)으로서 출력된다. 한편, 디코더(443)는, 특허청구 범위에 있어서의 제3 디코더의 일례이다. 또한, 정측 nMOS 병렬 회로(440)의 구성은, 전류 전압 변환에 의해 상한 임계값(Von)을 생성할 수 있는 것이라면, 동 도면에 예시한 회로에 한정되지 않는다.
[AER 로직 회로의 구성예]
도 10은, 본 기술의 제1 실시형태에 있어서의 AER 로직 회로(360)의 일 구성예를 나타내는 블록도이다. 이 AER 로직 회로(360)는, nMOS 트랜지스터(361~363, 365~368, 370 및 371)와, pMOS 트랜지스터(364 및 369)와, 용량(372)을 구비한다.
nMOS 트랜지스터(361 및 362)은 직렬로 접속된다. nMOS 트랜지스터(362 및 363)의 게이트에는, 비교 결과(VCH)가 입력되고, nMOS 트랜지스터(361)의 게이트에는 응답(AckYp1)이 입력된다. 또한, nMOS 트랜지스터(362 및 363)의 소스는 접지되며, nMOS 트랜지스터(361)의 드레인으로부터 열 AER 회로(220)에 요청(ReqHXp1)이 출력된다. nMOS 트랜지스터(363)의 드레인으로부터 행 AER 회로(260)에 요청(ReqYp1)이 출력된다.
pMOS 트랜지스터(364) 및 nMOS 트랜지스터(365)은 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(364)의 게이트에는 비교 결과(VCL)가 입력되고, nMOS 트랜지스터(365)의 게이트에는, 바이어스 전압(Vbaer)이 인가된다.
nMOS 트랜지스터(366 및 367)는 직렬로 접속된다. nMOS 트랜지스터(367 및 368)의 게이트는, pMOS 트랜지스터(364) 및 nMOS 트랜지스터(365)의 접속점에 접속된다. nMOS 트랜지스터(366)의 게이트에는 응답(AckYp1)이 입력된다. 또한, nMOS 트랜지스터(367 및 368)의 소스는 접지되고, nMOS 트랜지스터(366)의 드레인으로부터 열 AER 회로(220)로 요청(ReqLXp1)이 출력된다. nMOS 트랜지스터(368)의 드레인으로부터 행 AER 회로(260)로 요청(ReqYp1)이 출력된다.
pMOS 트랜지스터(369)와 nMOS 트랜지스터(370 및 371)는, 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(369)의 게이트에는 바이어스 전압(Vbrst)이 인가된다. nMOS 트랜지스터(370)의 게이트에는 응답(AckYp1)이 입력되고, nMOS 트랜지스터(371)의 게이트에는 응답(AckXp1)이 입력된다. 용량(372)의 일단은, 전원에 접속되고, 타단은, pMOS 트랜지스터(369) 및 nMOS 트랜지스터(370)의 접속점에 접속된다. 또한, pMOS 트랜지스터(369) 및 nMOS 트랜지스터(370)의 접속점의 전압은, 리셋 신호(xrst)로서 미분 회로(340)로 출력된다.
상술한 구성에 의해, 하이 레벨의 비교 결과(VCH)가 입력되면(즉, 온 이벤트가 검출되면) AER 로직 회로(360)는, 로우 레벨의 요청(ReqYp1)을 행 AER 회로(260)로 송신한다. 그리고, 행 AER 회로(260)로부터 하이 레벨의 응답(AckYp1)을 수신하면 AER 로직 회로(360)는, 로우 레벨의 요청(ReqHXp1)을 열 AER 회로(220)로 송신한다. 다음으로 열 AER 회로(220)로부터 하이 레벨의 응답(AckXp1)을 수신하면 AER 로직 회로(360)는, 로우 레벨의 리셋 신호(xrst)를 미분 회로(340)로 출력한다.
또한, 로우 레벨의 비교 결과(VCL)가 입력되면(즉, 오프 이벤트가 검출되면), AER 로직 회로(360)는, 로우 레벨의 요청(ReqYp1)을 행 AER 회로(260)로 송신한다. 그리고, 행 AER 회로(260)로부터 하이 레벨의 응답(AckYp1)을 수신하면, AER 로직 회로(360)는, 로우 레벨의 요청(ReqLXp1)을 열 AER 회로(220)로 송신한다. 다음으로, 열 AER 회로(220)로부터 하이 레벨의 응답(AckXp1)을 수신하면, AER 로직 회로(360)는, 로우 레벨의 리셋 신호(xrst)를 미분 회로(340)로 출력한다.
[행 AER 회로의 구성예]
도 11은, 본 기술의 제1 실시형태에 있어서의 행 AER 회로(260)의 일 구성예를 나타내는 블록도이다. 이 행 AER 회로(260)는, 행마다, 행 AER 블록(270)을 구비한다. 행 AER 블록(270)은, 대응하는 행과 행 아비터(600)와 스테이트 머신(215)의 사이에서 핸드쉐이크를 행하는 것이다.
[행 AER 블록의 구성예]
도 12는, 본 기술의 제1 실시형태에 있어서의 행 AER 블록(270)의 일 구성예를 나타내는 회로도이다. 이 행 AER 블록(270)은, pMOS 트랜지스터(271)와, nMOS 트랜지스터(272 및 273)와, NOR 게이트(276)와, 인버터(274 및 275)를 구비한다.
pMOS 트랜지스터(271)와, nMOS 트랜지스터(272 및 273)는, 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(271) 및 nMOS 트랜지스터(272)의 게이트에는, 스테이트 머신(215)으로부터의 제어 신호(LOAD)가 입력된다. 이 제어 신호(LOAD)는, 어드레스 이벤트의 검출 결과의 판독을 지시하는 신호이다. 또한, nMOS 트랜지스터(273)의 게이트에는, 스테이트 머신(215)으로부터의 응답(CHIP_ACK)을 반전한 xCHIP_ACK가 입력된다.
NOR 게이트(276)는, 2개의 입력값의 부정 논리합을 요청(ReqYa1)으로서 행 아비터(600)로 출력하는 것이다. NOR 게이트(276)의 입력 단자의 일방에는, 스테이트 머신(215)으로부터의 응답(CHIP_ACK)이 입력된다. NOR 게이트(276)의 입력 단자의 타방은, pMOS 트랜지스터(271) 및 nMOS 트랜지스터(272)의 접속점과, 화소 어레이부(300)로부터의 요청(ReqYp1)을 전송하는 신호선에 접속된다.
인버터(275)는, 행 아비터(600)로부터의 응답(AckYa1)을 반전하여 인버터(274)로 출력하는 것이다. 인버터(274)는, 인버터(275)로부터의 신호를 반전하여 응답(AckYp1)으로서, 화소 어레이부(300)로 출력하는 것이다.
상술한 구성에 의해, 행 AER 블록(270)은, 로우 레벨의 요청(ReqYp1)이 입력되면, 응답(CHIP_ACK)이 하이 레벨이면, 로우 레벨의 요청(ReqYa1)을 출력한다. 또한, 행 AER 블록(270)은, 하이 레벨의 응답(AckYa1)을 지연시켜 응답(AckYp1)으로서 출력한다.
[열 AER 회로의 구성예]
도 13은, 본 기술의 제1 실시형태에 있어서의 열 AER 회로(220)의 일 구성예를 나타내는 블록도이다. 이 열 AER 회로(220)는, 열마다 열 AER 블록(221)을 구비한다. 열 AER 블록(221)은, 대응하는 열과, 스테이트 머신(215)과, 열 아비터(213)의 사이에서 핸드쉐이크를 행하는 것이다.
[열 AER 블록의 구성예]
도 14는, 본 기술의 제1 실시형태에 있어서의 열 AER 블록(221)의 일 구성예를 나타내는 블록도이다. 이 열 AER 블록(221)은, H측 열 AER 블록(222), L측 열 AER 블록(223) 및 OR 게이트(224)를 구비한다.
H측 열 AER 블록(222)은, 로우 레벨의 요청(ReqHXp1)이 입력되면 핸드쉐이크를 행하는 것이다. 이 H측 열 AER 블록(222)은, 하이 레벨의 응답(AckHXa1)을 지연시킨 신호를 OR 게이트(224)로 출력한다. L측 열 AER 블록(223)은, 로우 레벨의 요청(ReqLXp1)이 입력되면 핸드쉐이크를 행하는 것이다. 이 L측 열 AER 블록(223)은, 하이 레벨의 응답(AckLXa1)을 지연시킨 신호를 OR 게이트(224)로 출력한다. 또한, H측 열 AER 블록(222) 및 L측 열 AER 블록(223)에 의해, 화소 어레이부(300)로부터의 로우 레벨의 요청이 반전된다. 이 H측 열 AER 블록(222) 및 L측 열 AER 블록(223)의 구성은, 도 12에 예시한 행 AER 블록(270)과 마찬가지이다. 한편, 이 행이나 열의 AER 블록의 구성은, 핸드쉐이크를 행할 수 있는 것이라면, 도 12에 예시한 회로에 한정되지 않는다.
OR 게이트(224)는, H측 열 AER 블록(222) 및 L측 열 AER 블록(223)으로부터의 신호의 논리합을 응답(AckXp1)으로서 출력하는 것이다.
[행 아비터의 구성예]
도 15는, 본 기술의 제1 실시형태에 있어서의 행 아비터(600)의 일 구성예를 나타내는 블록도이다. 이 행 아비터(600)는, 아비터 블록(610, 650~654)과 인버터(601 및 602)를 7행마다 구비한다. 한편, 동 도면은, 수직의 이벤트 드리븐 화소(event-driven pixels)의 수를 7화소로 하였을 경우의 도면이다. 예를 들면, 수직의 이벤트 드리븐 화소의 수가 1000 화소라면, 2^10단(=1024 화소분)까지 커버하는 10단의 아비터가 설치된다.
아비터 블록(610)은, 1행째로부터의 요청과 2행째로부터의 요청을 조정하는 것이다. 이 아비터 블록(610)은, 아비터 블록(652)과의 사이에서 핸드쉐이크를 행하고, 조정 결과에 기초하여 응답을 1행째 또는 2행째에 출력한다.
아비터 블록(650)은, 3행째로부터의 요청과 4행째로부터의 요청을 조정하는 것이다. 이 아비터 블록(650)은, 아비터 블록(652)과의 사이에서 핸드쉐이크를 행하고, 조정 결과에 기초하여 응답을 3행째 또는 4행째에 출력한다.
아비터 블록(651)은, 5행째로부터의 요청과 6행째로부터의 요청을 조정하는 것이다. 이 아비터 블록(651)은, 아비터 블록(653)과의 사이에서 핸드쉐이크를 행하고, 조정 결과에 기초하여 응답을 5행째 또는 6행째에 출력한다.
아비터 블록(652)은, 아비터 블록(610)으로부터의 요청과 아비터 블록(650)으로부터의 요청을 조정하는 것이다. 이 아비터 블록(652)은, 아비터 블록(654)과의 사이에서 핸드쉐이크를 행하고, 조정 결과에 기초하여 응답을 아비터 블록(610 또는 650)에 출력한다.
아비터 블록(653)은, 아비터 블록(651)으로부터의 요청과 7행째로부터의 요청을 조정하는 것이다. 이 아비터 블록(653)은, 아비터 블록(654)과의 사이에서 핸드쉐이크를 행하고, 조정 결과에 기초하여 응답을 아비터 블록(651) 또는 7행째에 출력한다.
아비터 블록(654)는, 아비터 블록(652)으로부터의 요청과 아비터 블록(653)으로부터의 요청을 조정하는 것이다. 이 아비터 블록(654)은, 빠른 쪽의 요청에 대한 응답을 인버터(601 및 602)로 지연시켜 아비터 블록(652 또는 653)에 공급한다.
한편, 열 아비터(213)의 구성은, 행 아비터(600)와 마찬가지이다. 또한, 이들 아비터의 구성은, 요청을 조정할 수 있는 것이라면, 동 도면에 예시한 구성에 한정되지 않는다.
[아비터 블록의 구성예]
도 16은, 본 기술의 제1 실시형태에 있어서의 아비터 블록(610)의 일 구성예를 나타내는 회로도이다. 이 아비터 블록(610)은, pMOS 트랜지스터(611, 614, 615~617, 620, 622, 625 및 626)와, nMOS 트랜지스터(612, 613, 618, 619, 623, 624 및 627)와 인버터(621)를 구비한다.
pMOS 트랜지스터(611 및 614)는, 전원에 병렬로 접속된다. nMOS 트랜지스터(612 및 613)는, pMOS 트랜지스터(611 및 614)의 드레인과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(611) 및 nMOS 트랜지스터(613)의 게이트에는, 1행째로부터의 요청(ReqXa1)이 입력된다.
pMOS 트랜지스터(615 및 616)는, 전원에 직렬로 접속된다. 또한, pMOS 트랜지스터(615)의 게이트에는 요청(ReqXa1)이 입력되고, pMOS 트랜지스터(616)의 게이트에는 2행째로부터의 요청(ReqXa2)이 입력된다.
pMOS 트랜지스터(617 및 620)는, 전원에 병렬로 접속된다. nMOS 트랜지스터(618 및 619)는, pMOS 트랜지스터(617 및 620)의 드레인과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(617) 및 nMOS 트랜지스터(618)의 게이트는, pMOS 트랜지스터(611 및 614)의 드레인에 접속된다. pMOS 트랜지스터(620) 및 nMOS 트랜지스터(619)의 게이트에는, 요청(ReqXa2)이 입력된다. pMOS 트랜지스터(617 및 620)의 드레인은, pMOS 트랜지스터(614) 및 nMOS 트랜지스터(612)의 게이트에 접속된다.
또한, nMOS 트랜지스터(612 및 613)의 접속점과, pMOS 트랜지스터(616)의 드레인과, nMOS 트랜지스터(618 및 619)의 접속점은, 요청(ReqXb1)을 전송하는 신호선에 접속된다. 이 요청(ReqXb1)은, 상위의 아비터 블록(652)으로 출력된다.
인버터(621)는, 상위의 아비터 블록(652)으로부터의 응답(AckXb1)을 반전시키는 것이다. 이 인버터(621)는, 반전시킨 신호를 pMOS 트랜지스터(625) 및 nMOS 트랜지스터(624)의 게이트로 출력한다.
pMOS 트랜지스터(625 및 626)와 nMOS 트랜지스터(627)는, 전원과 접지 단자의 사이에 직렬로 접속된다. 또한, pMOS 트랜지스터(622) 및 nMOS 트랜지스터(623)는, pMOS 트랜지스터(625 및 626)의 접속점과 접지 단자의 사이에 직렬로 접속된다. nMOS 트랜지스터(624)의 소스 및 드레인은, pMOS 트랜지스터(622) 및 nMOS 트랜지스터(623)의 접속점과, pMOS 트랜지스터(626) 및 nMOS 트랜지스터(627)의 접속점에 접속된다.
또한, pMOS 트랜지스터(622) 및 nMOS 트랜지스터(623)의 게이트는, pMOS 트랜지스터(611 및 614)의 드레인에 접속된다. pMOS 트랜지스터(626) 및 nMOS 트랜지스터(627)의 게이트는, pMOS 트랜지스터(617 및 620)의 드레인에 접속된다. pMOS 트랜지스터(622) 및 nMOS 트랜지스터(623)의 접속점은, 1행째로의 응답(AckXa1)을 전송하는 신호선에 접속된다. pMOS 트랜지스터(626) 및 nMOS 트랜지스터(627)의 접속점은, 2행째로의 응답(AckXa2)을 전송하는 신호선에 접속된다.
상술한 구성에 의해, 아비터 블록(610)은, 요청(ReqXa1) 또는 요청(ReqXa2)을 수취하면, 요청(ReqXb1)을 출력한다. 그리고, 응답(AckXb1)을 수취하면, 아비터 블록(610)은, 요청(ReqXa1) 및 요청(ReqXa2) 중 도착이 빠른 쪽에 대응하는 응답을 출력한다.
또한, 아비터 블록(650~654)의 구성은, 동 도면에 예시한 아비터 블록(610)과 마찬가지이다.
도 17은, 본 기술의 제1 실시형태에 있어서의 핸드쉐이크의 일례를 나타내는 타이밍 차트이다. 화소(310)가 로우 레벨의 요청(ReqYp1)을 출력하면, 행 AER 블록(270)은, 응답(CHIP_ACK)이 하이 레벨이면, 하이 레벨의 응답(AckYp1)을 되돌린다.
응답(AckYp1)을 수취하면 화소(310)는, 온 이벤트가 발생한 경우에는 로우 레벨의 요청(ReqHXp1)을 출력한다. 한편, 오프 이벤트가 발생한 경우에는 로우 레벨의 요청(ReqLXp1)가 출력된다.
요청(ReqHXp1)을 수취하면 열 AER 블록(221)은, 응답(CHIP_ACK)이 하이 레벨이면, 하이 레벨의 응답(AckXp1)을 되돌린다. 응답(AckXp1)을 수취하면 화소(310)는, 로우 레벨의 리셋 신호(xrst)를 생성하여 요청(ReqYp1 및 ReqHXp1)을 하이 레벨로 초기화한다.
또한, 응답(AckXp1)을 출력하면, 열 AER 블록(221)은, 로우 레벨의 요청(CHIP_REQ)을 출력한다. 요청(CHIP_REQ)을 수취하면 스테이트 머신(215)은, 어드레스 이벤트의 검출 결과를 DSP 회로(120)에 전송하고, 로우 레벨의 응답(CHIP_ACK)을 되돌린다.
응답(CHIP_ACK)을 수취하면 행 AER 블록(270)은, 요청(ReqYp1)이 하이 레벨이면, 응답(AckYp1)을 로우 레벨로 초기화한다. 또한, 응답(CHIP_ACK)을 수취하면 열 AER 블록(221)은, 요청(ReqHXp1)이 하이 레벨이면, 응답(AckXp1)을 로우 레벨로 초기화한다.
응답(AckXp1)이 초기화되면 화소(310)는, 리셋 신호(xrst)를 하이 레벨로 초기화하고, 열 AER 블록(221)은, 요청(CHIP_REQ)을 하이 레벨로 초기화한다. 또한, 스테이트 머신(215)은, 응답(CHIP_ACK)을 하이 레벨로 초기화한다.
[고체 촬상 소자의 동작 예]
도 18은, 본 기술의 제1 실시형태에 있어서의 AER 처리의 일례를 나타내는 순서도이다. 이 AER 처리는, 예를 들면, 어드레스 이벤트를 검출하기 위한 소정의 어플리케이션이 실행되었을 때에 개시된다.
화소(310)는, 리셋 신호(xrst) 등에 의해 초기화를 행하고(스텝 S920), 광전류를 미분 신호로 변환한다(스텝 S921). 또한, 전류 검출부(410)는, 총 전류를 검출하고(스텝 S922), 임계값 제어부(420)는, 그 총 전류에 따른 임계값(상한 임계값 및 하한 임계값)을 제어한다(스텝 S923). 그리고, 화소(310)는, 휘도에 따른 전압의 변화량(미분 신호)과 상한 임계값을 비교하고, 미분 신호가 상한 임계값을 넘는지 여부를 판단한다(스텝 S924).
미분 신호가 상한 임계값을 초과할 경우에(스텝 S924: Yes), 화소(310)는, 온 이벤트를 검출한다 (스텝 S927). 한편, 미분 신호가 상한 임계값 이하인 경우(스텝 S924: No), 화소(310)는, 미분 신호가 하한 임계값을 하회하는지 여부를 판단한다(스텝 S925).
미분 신호가 하한 임계값을 하회할 경우(스텝 S925: Yes), 화소(310)는, 오프 이벤트를 검출한다(스텝 S926). 화소(310)는, 스텝(S926 또는 S927) 이후, 검출 결과를 핸드쉐이크에 의해 전송하고(스텝 S928), 초기화를 행한다(스텝 S929).
미분 신호가 하한 임계값 이상인 경우(스텝 S925: No), 또는 스텝 S929 이후에 화소(310) 등은, 스텝 S921 이후를 반복하여 실행한다.
도 19는, 본 기술의 제1 실시형태에 있어서의 어드레스 이벤트의 검출 결과의 일례를 나타내는 도면이다. 도 20은, 비교예에 있어서의 어드레스 이벤트의 검출 결과의 일례를 나타내는 도면이다. 도 19 및 도 20에서의 a는, 본 기술의 제1 실시형태 및 비교예의 각각의 화소로부터의 신호 레벨의 변동의 일례를 나타내는 도면이며, 도 19 및 20에서의 b는, 제1 실시형태 및 비교예의 각각의 어드레스 이벤트의 검출 결과의 일례를 나타내는 도면이다. 도 19 및 도 20의 a에 있어서의 세로축은, 신호의 레벨을 나타내고, 가로축은 시간을 나타낸다. 도 19 및 도 20의 b에 있어서의 세로축은, 미분 회로로부터의 출력 신호의 레벨을 나타내고, 가로축은 시간을 나타낸다. 또한, 가는 실선의 곡선은, 플리커에 따라 변동하는 미분 신호의 레벨 궤적을 나타낸다. 굵은 실선은, 플리커 이외의 휘도 변화에 따라 변동하는 미분 신호의 레벨을 나타낸다. 1점 쇄선은 상한 임계값(Von)을 나타내고, 쇄선은 하한 임계값(Voff)을 나타낸다.
형광등 등의 플리커가 생기는 광원 하에서는, 이 플리커의 영향에 의해, 가는 실선으로 예시된 바와 같이, 광전류를 변환한 미분 신호가 주기적으로 변동한다. 예를 들면, 플리커의 주기를 60헤르츠(Hz)라 하면, 미분 신호가 변동하는 주기도 60헤르츠(Hz)가 된다.
여기서, 도 20의 a에 예시된 바와 같이, 상한 임계값(Von) 및 하한 임계값(Voff)을 일정하게 고정한 비교예를 상정한다. 이 비교예에서는, 동 도면의 b에 예시된 바와 같이, 미분 신호가 플리커에 따라 변동했을 때에, 그 레벨이 상한 임계값(Von)을 초과하거나, 하한 임계값(Voff)을 하회하는 경우가 있다. 예를 들면, 타이밍(T0)이나, 타이밍(T4 ~ T6) 등에 있어서, 미분 신호의 레벨이 상한 임계값(Von)을 초과하기 때문에, 온 이벤트가 검출된다. 또한, 타이밍(T3나 T7) 등에 있어서, 미분 신호의 레벨이 하한 임계값(Voff)을 하회하기 때문에, 오프 이벤트가 검출된다. 또한, 플리커 이외의 휘도 변화가 타이밍(T2)에서 생기면, 온 이벤트나 오프 이벤트가 검출된다.
차량용 시스템이나 감시 시스템에 있어서는, 일반적으로, 플리커는 어드레스 이벤트의 검출 대상이 아니다. 이 때문에, 플리커에 의해 잘못 검출된 어드레스 이벤트는, 화상 데이터에서 노이즈로 취급된다. 상술한 비교예와 같이, 상한 임계값(Von) 및 하한 임계값(Voff)을 고정 값으로 하면, 플리커에 의해 노이즈가 생길 우려가 있다.
이에 대해, 제1 실시형태의 고체 촬상 소자(200)에서는, 모든 화소의 총 전류(Ipix_tot)를 검출하고, 그 전류가 클수록 높은 값으로 상한 임계값(Von) 및 하한 임계값(Voff)을 제어하고 있다. 이 구성에서는, 도 19의 a에 예시된 바와 같이, 플리커에 의해 광원의 조도가 변화하면, 모든 화소에서 광전류가 증감하고, 이들의 합의 총 전류(Ipix_tot)가 증감하기 때문에, 플리커에 추종하여 상한 임계값(Von) 및 하한 임계값(Voff)도 변화한다. 따라서, 플리커에 의해 신호의 레벨이 변동하여도, 동 도면의 b에 예시된 바와 같이 온 이벤트나 오프 이벤트가 검출되는 일은 없다. 한편, 플리커 이외의 휘도 변화가 타이밍(T2)에서 발생하면, 미분 신호의 레벨이 상한 임계값(Von)을 초과하기 때문에, 온 이벤트가 검출된다. 이와 같이, 플리커에 의한 노이즈를 저감하고, 검출 대상의 어드레스 이벤트만을 고정밀도로 검출할 수 있다.
도 21은, 본 기술의 제1 실시형태에 있어서의 화상 데이터의 변화의 일례를 나타내는 도면이다. 동 도면의 a는, 플리커 이외의 휘도 변화가 생기기 전의 화상 데이터(700)의 일례이며, 동 도면의 b는, 플리커 이외의 휘도 변화일 때의 화상 데이터(710)의 일례이다. 동 도면에 있어서, 사선 부분은, 어드레스 이벤트가 검출되지 않는 영역을 나타내고, 흰 부분은, 어드레스 이벤트가 검출된 영역을 나타낸다.
플리커가 발생하더라도, 플리커에 추종하여 상한 임계값(Von) 및 하한 임계값(Voff)이 제어되기 때문에, 화상 데이터(700)에서, 플리커에 의한 노이즈는 생기지 않는다. 한편, 플리커 이외의 휘도 변화가 생기면, 화상 데이터(710) 내의 영역(711) 등에 예시된 바와 같이, 어드레스 이벤트가 검출된다.
도 22는, 상한 임계값(Von) 및 하한 임계값(Voff)을 고정 값으로 한 비교예에 있어서의 화상 데이터의 변화의 일례를 나타내는 도면이다. 동 도면의 a는, 플리커에 의해 휘도가 변화되기 전의 화상 데이터(730)의 일례이며, 동 도면의 b는, 플리커에 의해 휘도가 변화되었을 때의 화상 데이터(740)의 일례이다. 동 도면에 있어서, 사선 부분은, 어드레스 이벤트가 검출되지 않는 영역을 나타내고, 흰 부분은, 어드레스 이벤트가 검출된 영역을 나타낸다.
플리커에 의해 휘도가 변화되기 전의 화상 데이터(730)에서는, 어드레스 이벤트는 검출되지 않는다. 한편, 플리커에 의해 휘도가 변화되었을 때의 화상 데이터(740)에서는, 모든 화소에 있어서, 어드레스 이벤트가 오검출된다. 그 결과, 플리커에 의해 화상 데이터에 노이즈가 생긴다.
이와 같이, 본 기술의 제1 실시형태에 의하면, 고체 촬상 소자(200)가, 모든 화소의 총 전류에 따른 값으로 임계값을 제어하기 때문에, 플리커가 생겼을 때의 총 전류의 변동에 기인하는 어드레스 이벤트의 오검출을 억제할 수 있다. 이에 의해, 화상 데이터에서, 플리커에 의한 노이즈를 저감할 수 있다.
<2. 제2 실시형태>
상술한 제1 실시형태에서는, 임계값 제어부(420)는, 디코더에 의해 조정 전류나 합성 저항을 제어하고, 고정의 오프셋 전류(Iofs+ 및 Iofs-)를 가감산하여, 상한 임계값(Von) 및 하한 임계값(Voff)으로 변환하고 있었다. 그러나, 이 구성에서는, 오프셋 전류가 고정이기 때문에, 상한 임계값(Von) 및 하한 임계값(Voff)의 미세 조정이 곤란하게 될 우려가 있다. 이 제2 실시형태의 고체 촬상 소자(200)는, 오프셋 전류를 더 제어하는 점에 있어서 제1 실시형태와 다르다.
도 23은, 본 기술의 제2 실시형태에 있어서의 전류 검출부(410) 및 임계값 제어부(420)의 일 구성예를 나타내는 블록도이다. 이 제2 실시형태 임계값 제어부(420)는, 정측 오프셋 전류원(421) 및 부측 오프셋 전류원(422)대신에 정측 전류 스플리터(470) 및 부측 전류 스플리터(480)를 구비하는 점에 있어서 제1 실시형태와 다르다.
도 24는, 본 기술의 제2 실시형태에 있어서의 정측 전류 스플리터(470)의 일 구성예를 나타내는 회로도이다. 이 정측 전류 스플리터(470)는, 참조 전류원(471)과, nMOS 트랜지스터(472)와, m+1개의 스위치(473)와, m+1개의 nMOS 트랜지스터(474)와, m-1개의 nMOS 트랜지스터(475)와, 디코더(476)와, 버퍼(477)를 구비한다.
참조 전류원(471)은, 소정의 참조 전류(IREF)를 생성하여 nMOS 트랜지스터(472)의 드레인에 공급하는 것이다.
nMOS 트랜지스터(472)의 드레인 및 게이트는 단락되며, 소스는 접지된다.
스위치(473)의 각각은, 서로 다른 nMOS 트랜지스터(474)에 대응지어진다. 스위치(473)는, 디코더(476)의 제어에 따라, 대응하는 트랜지스터의 드레인을, 버퍼(477)와 출력처의 정측 nMOS 병렬 회로(440) 중 어느 하나에 접속한다.
nMOS 트랜지스터(474)의 각각의 게이트는, nMOS 트랜지스터(472)의 게이트와 접속된다. 또한, nMOS 트랜지스터(474)의 각각의 소스는, 접지 단자에 공통으로 접속된다.
nMOS 트랜지스터(475)의 각각의 게이트는, nMOS 트랜지스터(472)의 게이트와 접속된다. 또한, m개째의 nMOS 트랜지스터(475)의 드레인 및 소스는, m개째 및 m+1개째의 nMOS 트랜지스터(474)의 각각의 소스에 접속된다.
디코더(476)는, 레지스터 등에 미리 보유된 소정의 설정값에 따라, 스위치(473)의 각각을 제어하는 것이다.
버퍼(477)의 입력 단자는, 출력처의 정측 nMOS 병렬 회로(440)에 접속되며, 출력 단자는 스위치(473)의 각각에 접속된다.
nMOS 트랜지스터(474)의 각각은, nMOS 트랜지스터(472)와 커런트 미러 회로를 구성한다. 이들 커런트 미러 회로는, 트랜지스터의 각각의 게이트 폭 및 게이트 길이에 따른 분배 비율에 의해, 총 전류를 분배하여 복수의 분배 전류를 생성할 수 있다. 또한, m+1개의 스위치(473)와, m+1개의 nMOS 트랜지스터(474)와, m-1개의 nMOS 트랜지스터(475)로 이루어지는 회로는, 특허청구 범위에 기재된 제1 분배 회로의 일례이다.
예를 들면, nMOS 트랜지스터(472)와, 1번째 내지 m번째의 nMOS 트랜지스터(474)의 각각의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L= (N-1)×α … 식 6
m+1번째의 nMOS 트랜지스터(472)의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L=α … 식 7
또한, nMOS 트랜지스터(475)의 게이트 폭 W 및 게이트 길이 L은 다음 식을 만족하는 값으로 설정된다.
W/L=N×α/(N-1) … 식 8
식 6 내지 식 8을 만족하는 게이트 폭 W 및 게이트 길이 L을 설정했을 경우, 1번째 내지 m번째의 nMOS 트랜지스터(472)에 흐르는 분배 전류 Im은, 다음 식에 의해 나타내진다.
Im=IREF/Nm - 1 … 식 9
또한, m+1번째의 nMOS 트랜지스터(472)에 흐르는 분배 전류 Im+1은, 다음 식에 의해 나타내진다.
Im +1=IREF/{Nm - 1(N-1)} … 식 10
디코더(476)가 설정값에 따라 스위치(473)의 접속처를 제어함으로써, 식 9 및 식 10에 기초하여, 오프셋 전류(Iofs+)를 서브-피코 암페어의 오더로 제어할 수 있다. 예를 들면, 1번째 및 m+1번째의 스위치(473) 접속처를 출력측으로 하고, 나머지를 버퍼(477)측으로 하였을 경우, 오프셋 전류(Iofs+)를 분배 전류I1 및 Im+1의 합으로 제어할 수 있다. 한편, 디코더(476)는, 특허청구 범위에 있어서의 제1 디코더의 일례이다. 또한, 정측 전류 스플리터(470)의 구성은, 오프셋 전류(Iofs+)를 제어할 수 있는 것이라면, 동 도면에 예시한 회로에 한정되지 않는다.
이와 같이, 본 기술의 제2 실시형태에 의하면, 조정 전류나 합성 저항에 더하여, 오프셋 전류도 제어하기 때문에, 조정 전류나 합성 저항만을 제어할 경우와 비교하여, 상한 임계값(Von) 및 하한 임계값(Voff)의 미세 조정이 용이하게 된다.
<3. 이동체로의 응용예>
본 개시에 따른 기술(본 기술)은, 다양한하게 제품에 응용할 수 있다. 예를 들면, 본 개시에 따른 기술은, 자동차, 전기자동차, 하이브리드 전기자동차, 자동 이륜차, 자전거, 퍼스널 모빌리티, 비행기, 드론, 선박, 로봇 등의 중 어떠한 종류의 이동체에 탑재되는 장치로서 실현되어도 된다.
도 25는, 본 개시에 따른 기술이 적용될 수 있는 이동체 제어 시스템의 일례인 차량 제어 시스템의 개략적인 구성예를 나타내는 블록도이다.
차량 제어 시스템(12000)은, 통신 네트워크(12001)를 통해 접속된 복수의 전자 제어 유닛을 구비한다. 도 25에 도시된 예에서는, 차량 제어 시스템(12000)은, 구동계 제어 유닛(12010), 보디계 제어 유닛(12020), 차외 정보 검출 유닛(12030), 차내 정보 검출 유닛(12040), 및 통합 제어 유닛(12050)을 구비한다. 또한, 통합 제어 유닛(12050)의 기능 구성으로서, 마이크로 컴퓨터(12051), 음성 화상 출력부(12052), 및 차량용 네트워크 I/F(interface)(12053)가 도시되어 있다.
구동계 제어 유닛(12010)은, 각종 프로그램에 따라 차량의 구동계에 관련되는 장치의 동작을 제어한다. 예를 들면, 구동계 제어 유닛(12010)은, 내연기관 또는 구동용 모터 등의 차량의 구동력을 발생시키기 위한 구동력 발생 장치, 구동력을 차륜에 전달하기 위한 구동력 전달 기구, 차량의 타각을 조절하는 스티어링 기구 및 차량의 제동력을 발생시키는 제동 장치 등의 제어 장치로서 기능한다.
보디계 제어 유닛(12020)은, 각종 프로그램에 따라 차체에 장비된 각종 장치의 동작을 제어한다. 예를 들면, 보디계 제어 유닛(12020)은, 키리스 엔트리(keyless entry) 시스템, 스마트 키 시스템, 파워 윈도우 장치, 또는 헤드램프, 백 램프, 브레이크 램프, 깜빡이 또는 안개등 등의 각종 램프 제어장치로서 기능한다. 이 경우, 보디계 제어 유닛(12020)에는, 키를 대체하는 휴대기로부터 발신되는 전파 또는 각종 스위치의 신호가 입력될 수 있다. 보디계 제어 유닛(12020)은, 이들 전파 또는 신호의 입력을 접수하여, 차량의 도어록 장치, 파워 윈도우 장치, 램프 등을 제어한다.
차외 정보 검출 유닛(12030)은, 차량 제어 시스템(12000)을 탑재한 차량의 외부 정보를 검출한다. 예를 들면, 차외 정보 검출 유닛(12030)에는, 촬상부(12031)가 접속된다. 차외 정보 검출 유닛(12030)은, 촬상부(12031)에 차외의 화상을 촬상시킴과 함께, 촬상된 화상을 수신한다. 차외 정보 검출 유닛(12030)은, 수신한 화상에 기초하여, 사람, 차, 장애물, 표지 또는 노면상의 문자 등의 물체 검출 처리 또는 거리 검출 처리를 행하여도 된다.
촬상부(12031)는 광을 수광하고, 그 광의 수광량에 따른 전기 신호를 출력하는 광 센서이다. 촬상부(12031)는, 전기 신호를 화상으로서 출력할 수도 있고, 측거 정보로서 출력할 수도 있다. 또한, 촬상부(12031)가 수광하는 광은, 가시광이어도 되고, 적외선 등의 비가시광이어도 된다.
차내 정보 검출 유닛(12040)은 차내의 정보를 검출한다. 차내 정보 검출 유닛(12040)에는 예를 들면, 운전자의 상태를 검출하는 운전자 상태 검출부(12041)가 접속된다. 운전자 상태 검출부(12041)는 예를 들면 운전자를 촬상하는 카메라를 포함하고, 차내 정보 검출 유닛(12040)은 운전자 상태 검출부(12041) 내지 입력되는 검출 정보에 기초하여, 운전자의 피로 정도 또는 집중 정도를 산출해도 되고, 운전자가 졸고 있지 않은지를 판별해도 된다.
마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차내외의 정보에 기초하여, 구동력 발생 장치, 스티어링 기구 또는 제동 장치의 제어 목표값을 연산하고, 구동계 제어 유닛(12010)에 대하여 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는 차량의 충돌 회피 또는 충격 완화, 차간 거리에 기초한 추종 주행, 차량 속도 유지 주행, 차량의 충돌 경고, 또는 차량의 차선 이탈 경고 등을 포함하는 ADAS(Advanced Driver Assistance System)의 기능 실현을 목적으로 한 협조 제어를 할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030) 또는 차내 정보 검출 유닛(12040)에서 취득되는 차량의 주위 정보에 기초하여 구동력 발생 장치, 스티어링 기구 또는 제동 장치 등을 제어함으로써, 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 할 수 있다.
또한, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 취득되는 차외의 정보에 기초하여, 보디계 제어 유닛(12030)에 대하여 제어 지령을 출력할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차외 정보 검출 유닛(12030)에서 검지한 선행 차 또는 반대편 차량의 위치에 따라 헤드램프를 제어하고, 하이 빔을 로우 빔으로 전환하는 등의 눈부심 방지를 도모하는 것을 목적으로 한 협조 제어를 할 수 있다.
음성 화상 출력부(12052)는, 차량의 탑승자 또는 차외에 대해, 시각적 또는 청각적으로 정보를 통지하는 것이 가능한 출력 장치로 음성 및 화상 중 적어도 일방의 출력 신호를 송신한다. 도 25의 예에서는, 출력 장치로서, 오디오 스피커(12061), 표시부(12062) 및 인스트루먼트 패널(12063)이 예시되어 있다. 표시부(12062)는 예를 들면, 온 보드 디스플레이 및 헤드 업 디스플레이의 적어도 하나를 포함하고 있어도 된다.
도 26은, 촬상부(12031)의 설치 위치의 예를 나타내는 도면이다.
도 26에서는, 촬상부(12031)로서, 촬상부(12101, 12102, 12103, 12104, 12105)를 갖는다.
촬상부(12101, 12102, 12103, 12104, 12105)는 예를 들면, 차량(12100)의 프론트 노즈, 사이드 미러, 리어 범퍼, 백 도어 및 차실 내의 프런트 글래스 상부 등의 위치에 설치된다. 프론트 노즈에 구비되는 촬상부(12101) 및 차실 내의 프런트 글래스 상부에 구비되는 촬상부(12105)는, 주로 차량(12100)의 전방 화상을 취득한다. 사이드 미러에 구비되는 촬상부(12102, 12103)는, 주로 차량(12100)의 측방의 화상을 취득한다. 리어 범퍼 또는 백 도어에 구비되는 촬상부(12104)는, 주로 차량(12100)의 후방 화상을 취득한다. 차실 내의 프런트 글래스 상부에 구비되는 촬상부(12105)는, 주로 선행 차량 또는 보행자, 장애물, 신호기, 교통 표지 또는 차선 등의 검출에 이용된다.
한편, 도 26에는 촬상부(12101~12104)의 촬영 범위의 일례가 도시되어 있다. 촬상 범위(12111)는, 프론트 노즈에 설치된 촬상부(12101)의 촬상 범위를 나타내고, 촬상 범위(12112, 12113)는 각각 사이드 미러에 설치된 촬상부(12102, 12103)의 촬상 범위를 나타내고, 촬상 범위(12114)는 리어 범퍼 또는 백 도어에 설치된 촬상부(12104)의 촬상 범위를 나타낸다. 예를 들면, 촬상부(12101~12104)로 촬상된 화상 데이터가 중첩됨으로써, 차량(12100)을 상방으로부터 본 부감 화상을 얻을 수 있다.
촬상부(12101~12104)의 적어도 하나는 거리 정보를 취득하는 기능을 가지고 있어도 된다. 예를 들면, 촬상부(12101~12104)의 적어도 하나는 복수의 촬상 소자로 이루어지는 스테레오 카메라여도 되고, 위상차 검출용의 화소를 갖는 촬상 소자여도 된다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101~12104)로부터 얻어지는 거리 정보를 기초로, 촬상 범위(12111 내지 12114) 내에 있어서의 각 입체물까지의 거리와, 이 거리의 시간적 변화(차량(12100)에 대한 상대 속도)를 구함으로써, 특히 차량(12100)의 진행로 상에 있는 가장 가까운 입체물로서 차량(12100)과 대략 같은 방향으로 소정의 속도(예를 들면, 0km/h 이상)로 주행하는 입체물을 선행차로서 추출할 수 있다. 또한, 마이크로 컴퓨터(12051)는, 선행 차와의 사이에서 미리 확보해야 할 차간 거리를 설정하고, 자동 브레이크 제어(추종 정지 제어도 포함)나 자동 가속 제어(추종 발진 제어도 포함) 등을 행할 수 있다. 이와 같이 운전자의 조작에 의하지 않고 자율적으로 주행하는 자동 운전 등을 목적으로 한 협조 제어를 행할 수 있다.
예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101~12104)로부터 얻어진 거리 정보를 기초로, 입체물에 관한 입체물 데이터를, 이륜차, 보통 차량, 대형 차량, 보행자, 전신주 등 그 밖의 입체물로 분류하여 추출하고, 장애물의 자동 회피에 이용할 수 있다. 예를 들면, 마이크로 컴퓨터(12051)는, 차량(12100)의 주변 장애물을, 차량(12100)의 운전자가 시인 가능한 장애물과 시인 곤란한 장애물로 식별한다. 그리고, 마이크로 컴퓨터(12051)는, 각 장애물과의 충돌 위험도를 나타내는 충돌 리스크를 판단하여, 충돌 리스크가 설정값 이상으로 충돌 가능성이 있는 상황일 때에는, 오디오 스피커(12061)나 표시부(12062)를 통해 운전자에 경보를 출력하거나, 구동계 제어 유닛(12010)을 통해 강제 감속이나 회피 조타를 행함으로써, 충돌 회피를 위한 운전 지원을 행할 수 있다.
촬상부(12101~12104)의 적어도 하나는 적외선을 검출하는 적외선 카메라여도 된다. 예를 들면, 마이크로 컴퓨터(12051)는, 촬상부(12101~12104)의 촬상 화상 중에 보행자가 존재하는지 아닌지를 판정함으로써 보행자를 인식할 수 있다. 이러한 보행자의 인식은, 예를 들면 적외선 카메라로서의 촬상부(12101~12104)의 촬상 화상에 있어서의 특징점을 추출하는 절차와, 물체의 윤곽을 나타내는 일련의 특징점에 패턴 매칭 처리를 해서 보행자인지 아닌지를 판별하는 절차에 의해 수행된다. 마이크로 컴퓨터(12051)가, 촬상부(12101~12104)의 촬상 화상 중에 보행자가 존재한다고 판정하여 보행자를 인식하면, 음성 화상 출력부(12052)는 해당 인식된 보행자에 강조를 위한 사각형 윤곽선을 중첩 표시하도록, 표시부(12062)를 제어한다. 또한, 음성 화상 출력부(12052)는 보행자를 나타내는 아이콘 등을 원하는 위치에 표시하도록 표시부(12062)를 제어해도 된다.
이상, 본 개시에 따른 기술이 적용될 수 있는 차량제어 시스템의 일 예에 대하여 설명하였다. 본 개시에 따른 기술은, 이상 설명한 구성 중, 차외 정보 검출 유닛(12030)에 적용될 수 있다. 구체적으로는, 도 1의 촬상 장치(100)는, 차외 정보 검출 유닛(12030)에 적용할 수 있다. 차외 정보 검출 유닛(12030)에 본 개시에 따른 기술을 적용함으로써, 플리커에 의한 노이즈를 저감하고, 보다 보기 쉬운 촬영 화상을 얻을 수 있기 때문에, 사람, 차나 장해물의 검출 정밀도를 향상시킬 수 있다.
한편, 상술한 실시형태는 본 기술을 구체화하기 위한 일례를 제시한 것이며, 실시형태에 있어서의 사항과, 특허청구 범위에 있어서의 발명 특정 사항은 각각 대응 관계를 갖는다. 마찬가지로, 특허청구 범위에 있어서의 발명 특정 사항과, 이와 동일 명칭을 붙인 본 기술의 실시형태에 있어서의 사항과는 각각 대응 관계를 갖는다. 단, 본 기술은 실시형태에 한정되는 것이 아니며, 그 요지를 일탈하지 않는 범위에서 실시형태에 다양한 변형을 가함으로써 구체화할 수 있다.
또한, 상술한 실시형태에서 설명한 처리 순서는, 이들 일련의 절차를 갖는 방법으로서 파악하여도 되고, 또한, 이들 일련의 절차를 컴퓨터에 실행시키기 위한 프로그램 내지 그 프로그램을 기억하는 기록 매체로서 파악하여도 된다. 그 기록 매체로서, 예를 들면, CD(Compact Disc), MD(MiniDisc), DVD(Digital Versatile Disc), 메모리 카드, 블루레이 디스크(Blu-ray(등록상표) Disc) 등을 이용할 수 있다.
한편, 본 명세서에 기재된 효과는 어디까지나 예시이며, 한정되는 것이 아니고, 또한, 다른 효과가 있어도 된다.
한편, 본 기술은 이하와 같은 구성도 취할 수 있다.
(1) 각각이 광전류에 따른 전압의 변화량과 소정의 임계값을 비교하는 복수의 화소와,
상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와,
상기 총 전류에 따른 값으로 상기 소정의 임계값을 제어하는 임계값 제어부를 구비하는 고체 촬상 소자.
(2) 상기 임계값 제어부는,
상기 총 전류를 조정하여 조정 전류로서 출력하는 조정부와,
소정의 오프셋 전류를 생성하는 오프셋 전류원과,
상기 조정 전류와 상기 소정의 오프셋 전류의 합 또는 차를 상기 소정의 임계값으로 변환하여 상기 복수의 화소 각각에 공급하는 변환부를 구비하는 상기 (1) 기재의 고체 촬상 소자.
(3) 상기 오프셋 전류원은,
소정의 참조 전류를 생성하는 참조 전류원과,
상기 소정의 참조 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제1 분배 회로와,
상기 제1 분배 회로를 제어하여 상기 복수의 분배 전류 중 소정 수의 합을 상기 소정의 오프셋 전류로서 출력시키는 제1 디코더를 구비하는 상기 (2) 기재의 고체 촬상 소자.
(4) 상기 조정부는,
상기 총 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제2 분배 회로와,
상기 제2 분배 회로를 제어하여 상기 복수의 분배 전류 중 소정 수의 합을 상기 조정 전류로서 출력시키는 제2 디코더를 구비하는 상기 (2) 또는 (3)에 기재된 고체 촬상 소자.
(5) 상기 변환부는,
복수의 저항 소자와,
상기 복수의 저항 소자 중 소정 수를 병렬로 접속하여 상기 소정 수의 저항 소자의 합성 저항에 상기 조정 전류가 흘러 생기는 전압을 상기 소정의 임계값으로서 출력시키는 제3 디코더를 구비하는 상기 (2) 내지 (4) 중 어느 하나에 기재된 고체 촬상 소자.
(6) 상기 전류 검출부는, 상기 복수의 화소 중 일부의 화소 각각의 상기 광전류의 합을 상기 총 전류로서 검출하는 상기 (1) 내지 (5) 중 어느 하나에 기재된 고체 촬상 소자.
(7) 상기 임계값 제어부는, 상기 총 전류가 클수록 높은 값으로 상기 소정의 임계값을 제어하는 상기 (1) 내지 (6) 중 어느 하나에 기재된 고체 촬상 소자.
(8) 상기 소정의 임계값은, 서로 다른 상한 임계값 및 하한 임계값을 포함하고,
상기 복수의 화소 각각은,
상기 변화량이 상기 상한 임계값을 초과하였음을 온 이벤트로서 검출하고,
상기 변화량이 상기 하한 임계값을 하회하였음을 오프 이벤트로서 검출하는 상기 (1) 내지 (7) 중 어느 하나에 기재된 고체 촬상 소자.
(9) 각각이 광전류에 따른 전압의 변화량과 소정의 임계값을 비교하는 복수의 화소와,
상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와,
상기 총 전류에 따른 값으로 상기 소정의 임계값을 제어하는 임계값 제어부와,
상기 복수의 화소 각각의 비교 결과로 이루어지는 신호를 처리하는 신호 처리부를 구비하는 촬상 장치.
(10) 복수의 화소 각각이 광전류에 따른 전압의 변화량과 소정의 임계값을 비교하는 비교 단계와,
상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출 단계와,
상기 총 전류에 따른 값으로 상기 소정의 임계값을 제어하는 임계값 제어 단계를 구비하는 고체 촬상 소자의 제어 방법.
100: 촬상 장치
110: 광학부
120: DSP 회로
130: 표시부
140: 조작부
150: 버스
160: 프레임 메모리
170: 기억부
180: 전원부
200: 고체 촬상 소자
201: 수광 칩
202: 회로 칩
213: 열 아비터
214: 열 어드레스 인코더
215: 스테이트 머신
216: 행 어드레스 인코더
220: 열 AER 회로
221: 열 AER 블록
222: H측 열 AER 블록
223: L측 열 AER 블록
224: OR게이트
260: 행 AER 회로
270: 행 AER 블록
271, 324, 331, 332, 342, 344, 351, 353, 364, 369, 411, 432, 433, 611, 614~617, 620, 622, 625, 626: pMOS 트랜지스터
272, 273, 321, 323, 345, 352, 354, 361~363, 365~368, 370, 371, 442, 472, 474, 475, 612, 613, 618, 619, 623, 624, 627: nMOS 트랜지스터
274, 275, 601, 602, 621: 인버터
276: NOR게이트
300: 화소 어레이부
310: 화소
320: 대수 응답부
322: 포토다이오드
330, 477: 버퍼
340: 미분 회로
341, 343, 372: 용량
350: 비교기
360: AER 로직 회로
410: 전류 검출부
420: 임계값 제어부
421: 정측 오프셋 전류원
422: 부측 오프셋 전류원
430: 정측 pMOS 병렬 회로
431, 441, 473: 스위치
434, 443, 476: 디코더
440: 정측 nMOS 병렬 회로
450: 부측 pMOS병렬 회로
460: 부측 nMOS병렬 회로
470: 정측 전류 스플리터
471: 참조 전류원
480: 부측 전류 스플리터
600: 행 아비터
610, 650~654: 아비터 블록
12030: 차외 정보 검출 유닛

Claims (10)

  1. 각각이 광전류에 따른 전압의 변화량과 미리 정해진 임계값을 비교하는 복수의 화소와,
    상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와,
    상기 총 전류에 따른 값으로 상기 미리 정해진 임계값을 제어하는 임계값 제어부를 구비하는 고체 촬상 소자.
  2. 제1항에 있어서,
    상기 임계값 제어부는,
    상기 총 전류를 조정하여 조정 전류로서 출력하는 조정부와,
    미리 정해진 오프셋 전류를 생성하는 오프셋 전류원과,
    상기 조정 전류와 상기 미리 정해진 오프셋 전류의 합 또는 차를 상기 미리 정해진 임계값으로 변환하여 상기 복수의 화소 각각에 공급하는 변환부를 구비하는 고체 촬상 소자.
  3. 제2항에 있어서,
    상기 오프셋 전류원은,
    미리 정해진 참조 전류를 생성하는 참조 전류원과,
    상기 미리 정해진 참조 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제1 분배 회로와,
    상기 제1 분배 회로를 제어하여 상기 복수의 분배 전류 중 미리 정해진 수의 합을 상기 미리 정해진 오프셋 전류로서 출력시키는 제1 디코더를 구비하는 고체 촬상 소자.
  4. 제2항에 있어서,
    상기 조정부는,
    상기 총 전류를 서로 다른 복수의 비율로 분배하여 복수의 분배 전류를 생성하는 제2 분배 회로와,
    상기 제2 분배 회로를 제어하여 상기 복수의 분배 전류 중 미리 정해진 수의 합을 상기 조정 전류로서 출력시키는 제2 디코더를 구비하는 고체 촬상 소자.
  5. 제2항에 있어서,
    상기 변환부는,
    복수의 저항 소자와,
    상기 복수의 저항 소자 중 미리 정해진 수를 병렬로 접속하여 상기 미리 정해진 수의 저항 소자의 합성 저항에 상기 조정 전류가 흘러 생기는 전압을 상기 미리 정해진 임계값으로서 출력시키는 제3 디코더를 구비하는 고체 촬상 소자.
  6. 제1항에 있어서,
    상기 전류 검출부는, 상기 복수의 화소 중 일부 화소의 각각의 상기 광전류의 합을 상기 총 전류로서 검출하는 고체 촬상 소자.
  7. 삭제
  8. 제1항에 있어서,
    상기 미리 정해진 임계값은, 서로 다른 상한 임계값 및 하한 임계값을 포함하고,
    상기 복수의 화소 각각은,
    상기 변화량이 상기 상한 임계값을 초과하였음을 온 이벤트로서 검출하고,
    상기 변화량이 상기 하한 임계값을 하회하였음을 오프 이벤트로서 검출하는 고체 촬상 소자.
  9. 각각이 광전류에 따른 전압의 변화량과 미리 정해진 임계값을 비교하는 복수의 화소와,
    상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출부와,
    상기 총 전류에 따른 값으로 상기 미리 정해진 임계값을 제어하는 임계값 제어부와,
    상기 복수의 화소 각각의 비교 결과로 이루어지는 신호를 처리하는 신호 처리부를 구비하는 촬상 장치.
  10. 복수의 화소 각각이 광전류에 따른 전압의 변화량과 미리 정해진 임계값을 비교하는 비교 단계와,
    상기 복수의 화소 각각의 상기 광전류의 합을 총 전류로서 검출하는 전류 검출 단계와,
    상기 총 전류에 따른 값으로 상기 미리 정해진 임계값을 제어하는 임계값 제어 단계를 구비하는 고체 촬상 소자의 제어 방법.

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