KR102538843B1 - 반도체 소자 테스트 방법 - Google Patents

반도체 소자 테스트 방법 Download PDF

Info

Publication number
KR102538843B1
KR102538843B1 KR1020160092633A KR20160092633A KR102538843B1 KR 102538843 B1 KR102538843 B1 KR 102538843B1 KR 1020160092633 A KR1020160092633 A KR 1020160092633A KR 20160092633 A KR20160092633 A KR 20160092633A KR 102538843 B1 KR102538843 B1 KR 102538843B1
Authority
KR
South Korea
Prior art keywords
stage
picker
camera
semiconductor
semiconductor devices
Prior art date
Application number
KR1020160092633A
Other languages
English (en)
Other versions
KR20180010480A (ko
Inventor
한광훈
권오삼
박필규
심준희
Original Assignee
세메스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 세메스 주식회사 filed Critical 세메스 주식회사
Priority to KR1020160092633A priority Critical patent/KR102538843B1/ko
Publication of KR20180010480A publication Critical patent/KR20180010480A/ko
Application granted granted Critical
Publication of KR102538843B1 publication Critical patent/KR102538843B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2886—Features relating to contacting the IC under test, e.g. probe heads; chucks
    • G01R31/2891—Features relating to contacting the IC under test, e.g. probe heads; chucks related to sensing or controlling of force, position, temperature
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/26—Testing of individual semiconductor devices
    • G01R31/2601—Apparatus or methods therefor
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2855—Environmental, reliability or burn-in testing
    • G01R31/2872—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation
    • G01R31/2879—Environmental, reliability or burn-in testing related to electrical or environmental aspects, e.g. temperature, humidity, vibration, nuclear radiation related to electrical aspects, e.g. to voltage or current supply or stimuli or to electrical loads
    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01R—MEASURING ELECTRIC VARIABLES; MEASURING MAGNETIC VARIABLES
    • G01R31/00—Arrangements for testing electric properties; Arrangements for locating electric faults; Arrangements for electrical testing characterised by what is being tested not provided for elsewhere
    • G01R31/28—Testing of electronic circuits, e.g. by signal tracer
    • G01R31/2851—Testing of integrated circuits [IC]
    • G01R31/2893—Handling, conveying or loading, e.g. belts, boats, vacuum fingers

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Engineering & Computer Science (AREA)
  • Environmental & Geological Engineering (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)
  • Testing Of Individual Semiconductor Devices (AREA)

Abstract

다이싱 공정을 통해 개별화된 반도체 소자들을 스테이지 상에 배치하고 프로브 카드를 이용하여 상기 스테이지 상의 반도체 소자들을 테스트하는 반도체 소자 테스트 방법이 개시된다. 상기 방법은, 상기 스테이지의 상부에 배치된 스테이지 카메라를 이용하여 상기 스테이지 상에 상기 반도체 소자들이 놓여질 위치 좌표들을 검출하는 단계와, 상기 위치 좌표들을 이용하여 상기 스테이지 상에 상기 반도체 소자들을 위치시키는 단계와, 상기 반도체 소자들을 프로브 카드에 접속시켜 상기 반도체 소자들에 대한 테스트 공정을 수행하는 단계를 포함한다.

Description

반도체 소자 테스트 방법{Method of testing semiconductor devices}
본 발명의 실시예들은 반도체 소자 테스트 방법에 관한 것이다. 보다 상세하게는 다이싱 공정을 통해 개별화된 반도체 소자들을 프로브 카드를 이용하여 전기적으로 테스트하는 방법에 관한 것이다.
일반적으로 반도체 소자들은 일련의 제조 공정들을 반복적으로 수행함으로써 반도체 기판으로서 사용되는 실리콘 웨이퍼 상에 형성될 수 있으며, 상기와 같이 형성된 반도체 소자들은 다이싱 공정과 본딩 공정 및 패키징 공정을 통하여 반도체 패키지들로 제조될 수 있다.
상기와 같이 제조된 반도체 패키지들은 전기적 특성 검사를 통하여 양품 또는 불량품으로 판정될 수 있다. 상기 전기적 특성 검사에는 상기 반도체 소자들을 핸들링하는 테스트 핸들러와 상기 반도체 패키지들을 검사하기 위한 테스트 장치가 사용될 수 있다.
최근 다양한 형태의 반도체 소자들이 개발됨에 따라 다이싱 공정에 의해 개별화된 반도체 소자들에 대한 전기적인 테스트 공정이 요구될 수 있으며, 이를 수행하기 위한 테스트 장치에 대한 요구가 있다. 예를 들면, 웨이퍼 상에 형성된 MPGA(Micro-Pillar Grid Array) 소자들의 경우 다이싱 공정을 통해 개별화된 후 전기적인 테스트 공정이 요구되지만 일반적인 형태의 테스트 핸들러를 이용하기에는 상당한 어려움이 있으며, 또한 상기 반도체 소자들에 대한 개별적인 테스트를 수행하기에는 상당한 시간이 소요되는 문제점이 있다.
대한민국 등록특허공보 제10-0922145호 (등록일자: 2009.10.09)
본 발명의 실시예들은 다이싱 공정을 통해 개별화된 반도체 소자들에 대한 테스트 방법을 제공하는데 그 목적이 있다.
본 발명의 실시예들에 따르면, 다이싱 공정을 통해 개별화된 반도체 소자들을 스테이지 상에 배치하고 프로브 카드를 이용하여 상기 스테이지 상의 반도체 소자들을 테스트하는 반도체 소자 테스트 방법에 있어서, 상기 방법은, 상기 스테이지의 상부에 배치된 스테이지 카메라를 이용하여 상기 스테이지 상에 상기 반도체 소자들이 놓여질 위치 좌표들을 검출하는 단계와, 상기 위치 좌표들을 이용하여 상기 스테이지 상에 상기 반도체 소자들을 위치시키는 단계와, 상기 반도체 소자들을 프로브 카드에 접속시켜 상기 반도체 소자들에 대한 테스트 공정을 수행하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 위치 좌표들을 검출하는 단계는, 상기 스테이지 상에 상기 프로브 카드의 탐침들과 대응하는 표시 마크들이 구비된 지그 플레이트를 위치시키는 단계와, 상기 스테이지 카메라를 이용하여 상기 표시 마크들에 대응하는 제2 위치 좌표들을 획득하는 단계와, 상기 제2 위치 좌표들을 상기 위치 좌표들로서 기억하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 스테이지에는 상기 반도체 소자들을 각각 진공 흡착하기 위한 진공홀들이 구비될 수 있으며, 상기 위치 좌표들을 검출하는 단계는, 상기 스테이지 카메라를 이용하여 상기 진공홀들에 대응하는 제3 위치 좌표들을 획득하는 단계와, 상기 제3 위치 좌표들을 상기 위치 좌표들로서 기억하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 위치 좌표들 상으로 상기 반도체 소자들을 이송하기 위한 피커를 순차적으로 이동시키면서 상기 피커의 목표 좌표들을 보정하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 피커의 목표 좌표들을 보정하는 단계는, 상기 피커에 장착된 제3 카메라를 이용하여 상기 스테이지 상에 배치된 지그 플레이트의 표시 마크들 또는 상기 스테이지의 진공홀들을 검출하는 단계와, 상기 검출된 표시 마크들 또는 진공홀들의 위치 좌표들과 상기 피커의 목표 좌표들을 비교하는 단계와, 상기 비교 결과에 따라 상기 피커의 목표 좌표들을 보정하는 단계를 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 피커는, 중공을 갖는 본체와, 상기 중공의 하부에 장착되고 투명한 재질로 이루어지며 적어도 하나의 진공홀을 갖는 진공 패드를 포함할 수 있으며, 상기 제3 카메라는 상기 중공의 상부에 결합되어 상기 중공 및 상기 진공 패드를 통해 상기 표시 마크들 또는 진공홀들에 대한 이미지들을 획득할 수 있다.
본 발명의 실시예들에 따르면, 상기 반도체 소자들은 피커에 의해 하나씩 상기 스테이지 상에 놓여질 수 있으며, 상기 피커는 각각의 상기 반도체 소자들을 상기 스테이지 상에 내려놓기 이전에 상기 반도체 소자들의 틀어짐을 보정할 수 있다.
본 발명의 실시예들에 따르면, 상기 중공의 상부에는 상기 진공 패드에 의해 흡착된 반도체 소자의 틀어짐 상태를 확인하기 위한 제3 카메라가 장착될 수 있으며, 상기 반도체 소자의 틀어짐은 상기 피커의 회전에 의해 보정될 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 스테이지에 장착된 프로브 카메라를 이용하여 상기 프로브 카드의 탐침들에 대응하는 제4 위치 좌표들을 검출하는 단계를 더 포함할 수 있다.
본 발명의 실시예들에 따르면, 상기 방법은, 상기 스테이지 카메라를 이용하여 상기 스테이지 상에 위치된 상기 반도체 소자들의 위치를 확인하는 단계를 더 포함할 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 스테이지 카메라를 이용하여 스테이지 상에 반도체 소자들이 놓여질 위치 좌표들을 검출한 후 상기 위치 좌표들을 이용하여 상기 반도체 소자들을 상기 스테이지 상에 위치시킬 수 있으며, 이어서 프로브 카드를 이용하여 상기 반도체 소자들을 테스트할 수 있다. 특히, 상기 반도체 소자들의 위치는 상기 프로브 카드의 탐침들에 대응하도록 보정될 수 있으며, 이를 통해 보다 정확한 테스트가 수행될 수 있다.
특히, 복수의 반도체 소자들에 대한 테스트 단계가 동시에 수행될 수 있으며, 이를 통해 개별 반도체 소자들에 대한 종래의 테스트 방법과 비교하여 테스트에 소요되는 시간을 크게 단축시킬 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 방법을 설명하기 위한 순서도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 소자 테스트 방법을 수행하기 위한 테스트 장치를 설명하기 위한 개략적인 구성도이다.
도 3은 도 2에 도시된 스테이지를 설명하기 위한 개략적인 평면도이다.
도 4는 스테이지 카메라와 프로브 카메라 사이의 광축 정렬을 설명하기 위한 개략적인 구성도이다.
도 5는 도 3에 도시된 스테이지 상에 반도체 소자들의 놓여질 위치 좌표들을 획득하기 위한 지그 플레이트를 설명하기 위한 개략적인 평면도이다.
도 6은 반도체 소자들의 이송을 위한 피커 및 제3 카메라를 설명하기 위한 개략적인 구성도이다.
도 7은 도 6에 도시된 제3 카메라에 의해 획득된 반도체 소자의 이미지를 설명하기 위한 개략도이다.
이하, 본 발명의 실시예들은 첨부 도면들을 참조하여 상세하게 설명된다. 그러나, 본 발명은 하기에서 설명되는 실시예들에 한정된 바와 같이 구성되어야만 하는 것은 아니며 이와 다른 여러 가지 형태로 구체화될 수 있을 것이다. 하기의 실시예들은 본 발명이 온전히 완성될 수 있도록 하기 위하여 제공된다기보다는 본 발명의 기술 분야에서 숙련된 당업자들에게 본 발명의 범위를 충분히 전달하기 위하여 제공된다.
본 발명의 실시예들에서 하나의 요소가 다른 하나의 요소 상에 배치되는 또는 연결되는 것으로 설명되는 경우 상기 요소는 상기 다른 하나의 요소 상에 직접 배치되거나 연결될 수도 있으며, 다른 요소들이 이들 사이에 개재될 수도 있다. 이와 다르게, 하나의 요소가 다른 하나의 요소 상에 직접 배치되거나 연결되는 것으로 설명되는 경우 그들 사이에는 또 다른 요소가 있을 수 없다. 다양한 요소들, 조성들, 영역들, 층들 및/또는 부분들과 같은 다양한 항목들을 설명하기 위하여 제1, 제2, 제3 등의 용어들이 사용될 수 있으나, 상기 항목들은 이들 용어들에 의하여 한정되지는 않을 것이다.
본 발명의 실시예들에서 사용된 전문 용어는 단지 특정 실시예들을 설명하기 위한 목적으로 사용되는 것이며, 본 발명을 한정하기 위한 것은 아니다. 또한, 달리 한정되지 않는 이상, 기술 및 과학 용어들을 포함하는 모든 용어들은 본 발명의 기술 분야에서 통상적인 지식을 갖는 당업자에게 이해될 수 있는 동일한 의미를 갖는다. 통상적인 사전들에서 한정되는 것들과 같은 상기 용어들은 관련 기술과 본 발명의 설명의 문맥에서 그들의 의미와 일치하는 의미를 갖는 것으로 해석될 것이며, 명확히 한정되지 않는 한 이상적으로 또는 과도하게 외형적인 직감으로 해석되지는 않을 것이다.
본 발명의 실시예들은 본 발명의 이상적인 실시예들의 개략적인 도해들을 참조하여 설명된다. 이에 따라, 상기 도해들의 형상들로부터의 변화들, 예를 들면, 제조 방법들 및/또는 허용 오차들의 변화는 충분히 예상될 수 있는 것들이다. 따라서, 본 발명의 실시예들은 도해로서 설명된 영역들의 특정 형상들에 한정된 바대로 설명되어지는 것은 아니라 형상들에서의 편차를 포함하는 것이며, 도면들에 설명된 요소들은 전적으로 개략적인 것이며 이들의 형상은 요소들의 정확한 형상을 설명하기 위한 것이 아니며 또한 본 발명의 범위를 한정하고자 하는 것도 아니다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자 테스트 방법을 설명하기 위한 순서도이며, 도 2는 본 발명의 일 실시예에 따른 반도체 소자 테스트 방법을 수행하기 위한 테스트 장치를 설명하기 위한 개략적인 구성도이고, 도 3은 도 2에 도시된 스테이지를 설명하기 위한 개략적인 평면도이다.
도 1 내지 도 3을 참조하면, 본 발명의 일 실시예에 따른 반도체 소자 테스트 방법은 다이싱 공정에 의해 개별화된 반도체 소자들(10)에 대한 전기적인 테스트를 위해 사용될 수 있다. 예를 들면, 상기 다이싱 공정에 의해 개별화된 반도체 소자들(10)을 스테이지(110) 상에 배치하고 상기 반도체 소자들(10)을 프로브 카드(120)에 접속시킨 상태에서 전기적인 테스트 공정을 수행할 수 있다.
도시되지는 않았으나, 상기 반도체 소자들(10)은 트레이(미도시)에 수납된 상태로 제공될 수 있다. 상기와 다르게, 상기 반도체 소자들(10)은 다이싱 테이프(미도시)에 부착된 상태로 제공될 수도 있다. 이 경우 상기 다이싱 테이프는 원형 링 형태의 마운트 프레임(미도시)에 장착된 상태로 제공될 수 있다.
일 예로서, 상세히 도시되지는 않았으나, 각각의 반도체 소자들(10)의 중앙 부위에는 복수의 마이크로 범프들이 구비될 수 있으며, 그 가장자리 부위들에는 복수의 전극 패드들이 구비될 수 있다. 본 발명의 일 실시예에 따르면, 상기 프로브 카드(120)의 탐침들(122)은 상기 전극 패드들에 접속될 수 있으며, 이를 통해 상기 반도체 소자들(10)에 대한 기능 테스트가 수행될 수 있다.
본 발명의 일 실시예에 따르면, 상기 스테이지(110)는 도 3에 도시된 바와 같이 대략 원반 형태를 가질 수 있으며, 상기 반도체 소자들(10)을 각각 진공 흡착하기 위한 진공홀들(112)을 구비할 수 있다. 상기 스테이지(120)는 스테이지 구동부(114)에 의해 상기 반도체 소자들(10)의 로드 및 언로드를 위한 제1 영역(102)과 상기 반도체 소자들(10)의 테스트를 위한 제2 영역(104) 사이에서 이동 가능하게 구성될 수 있다.
상기 제2 영역(104)의 상부에는 상기 반도체 소자들(10)의 테스트를 위한 프로브 카드(120)가 배치될 수 있으며, 상기 스테이지(110)는 상기 반도체 소자들(10)을 상기 프로브 카드(120)의 탐침들(122)에 접속시키기 위하여 수직 방향으로 이동 가능하게 구성될 수 있다.
상기 프로브 카드(120)의 일측에는 상기 스테이지(110) 및 상기 스테이지(110) 상에 로드된 반도체 소자들(10)을 확인하기 위한 스테이지 카메라(130)가 배치될 수 있으며, 상기 스테이지(110)의 일측에는 상기 프로브 카드(120)의 탐침들(122)을 확인하기 위한 프로브 카메라(140)가 배치될 수 있다. 이때, 상기 프로브 카메라(140)는 상기 스테이지(110)에 장착되어 상기 스테이지(110)와 함께 이동 가능하게 구성될 수 있다.
본 발명의 일 실시예에 따르면, 먼저 S100 단계에서 상기 스테이지 카메라(130)와 프로브 카메라(140) 사이의 광축 정렬이 수행될 수 있다.
도 4는 스테이지 카메라와 프로브 카메라 사이의 광축 정렬을 설명하기 위한 개략적인 구성도이다.
도 4를 참조하면, 상기 스테이지(110)는 상기 스테이지 카메라(130)와 프로브 카메라(140)가 동일 축선 상에 배치되도록 이동될 수 있다. 이때, 도시되지는 않았으나, 상기 스테이지 카메라(130)와 프로브 카메라(140) 사이에는 광축 정렬을 위한 정렬 부재(미도시)가 배치될 수 있다. 예를 들면, 상기 정렬 부재는 투명한 재질로 이루어진 얇은 플레이트 형태를 가질 수 있으며, 상기 정렬 부재 상에는 상기 스테이지 카메라(130)와 프로브 카메라(140) 사이의 광축 정렬을 위한 정렬 마크가 구비될 수 있다. 상기 스테이지 카메라(130)와 프로브 카메라(140)는 자동 초점 조절 기능을 이용하여 상기 정렬 마크에 초점을 맞출 수 있으며 이에 따라 상기 스테이지 카메라(130)와 프로브 카메라(140)의 광축 정렬이 이루어질 수 있다.
이어서, S110 단계에서, 상기 스테이지(110)의 상부에 배치된 상기 스테이지 카메라(130)를 이용하여 상기 스테이지(110) 상에 상기 반도체 소자들(10)이 놓여질 위치 좌표들을 검출할 수 있다.
도 5는 도 3에 도시된 스테이지 상에 반도체 소자들의 놓여질 위치 좌표들을 획득하기 위한 지그 플레이트를 설명하기 위한 개략적인 평면도이다.
도 5를 참조하면, 지그 플레이트(150) 상에는 상기 반도체 소자들(10)이 놓여질 위치 좌표들에 대응하는 표시 마크들(152)이 구비될 수 있다. 특히, 상기 표시 마크들(152)은 상기 프로브 카드(120)의 탐침들(122)과 대응될 수 있다. 상기 지그 플레이트(150)가 상기 스테이지(110) 상에 배치된 후 상기 스테이지(110)는 상기 스테이지 카메라(130)의 아래로 이동될 수 있다.
예를 들면, 상기 표시 마크들(152) 중 첫 번째 표시 마크가 상기 스테이지 카메라(130)의 바로 아래에 위치되도록 상기 스테이지(110)가 이동될 수 있으며, 이어서 상기 첫 번째 표시 마크가 상기 스테이지 카메라(130)에 의해 검출될 수 있다. 이때, 상기 스테이지(110)는 기 설정된 좌표값, 예를 들면, 설계 데이터에 기초한 좌표값을 이용하여 이동될 수 있으며, 상기 스테이지 카메라(130)를 이용하여 상기 첫 번째 표시 마크의 위치 좌표를 획득할 수 있다.
이어서, X축 방향 및 Y축 방향으로 상기 스테이지(110)를 상기 표시 마크들(152)의 피치만큼씩 이동시키면서 상기 표시 마크들(152)의 위치 좌표들을 획득할 수 있다. 이때, 좌표계 상의 상기 표시 마크들(152) 사이의 거리와 상기 스테이지(110)의 실제 이동 거리 사이의 편차량을 산출하고, 상기 편차량을 이용하여 상기 스테이지(110)의 이동 거리를 보정할 수 있다. 즉, 상기 표시 마크들(152)의 위치 좌표들을 검출하는 동안 상기 테스트 장치(100)의 전체 좌표계와 상기 스테이지 구동부(114)의 구동 좌표계를 동기화시킬 수 있다.
상기와 같이 획득된 상기 표시 마크들(152)의 위치 좌표들은 상기 스테이지(110) 상에 상기 반도체 소자들(10)이 놓여질 위치 좌표들로서 별도의 메모리 장치(미도시)에 기억될 수 있다.
본 발명의 다른 실시예에 따르면, 상기 스테이지(110)의 진공홀들(112)은 상기 반도체 소자들(10) 각각을 진공 흡착하기 위해 사용될 수 있으므로, 상기 반도체 소자들(10)이 놓여질 위치 좌표들은 상기 스테이지(110)의 진공홀들(112)을 검출함으로써 획득될 수도 있다. 상기에서 설명한 바와 유사하게, 상기 스테이지(110)를 상기 스테이지 카메라(130)의 아래로 이동시킨 후 상기 스테이지 카메라(130)를 이용하여 상기 진공홀들(112)의 위치 좌표들을 획득할 수 있으며, 상기 진공홀들(112)의 위치 좌표들은 상기 반도체 소자들(10)이 놓여질 위치 좌표들로서 상기 메모리 장치에 기억될 수 있다.
다시 도 2를 참조하면, 상기 테스트 장치(100)는 상기 반도체 소자들(10)을 상기 스테이지(110) 상에 로드하고 상기 테스트 공정이 완료된 후 상기 스테이지(110)로부터 상기 반도체 소자들(10)을 언로드하기 위한 피커(160)를 포함할 수 있다. 상기 피커(160)는 상기 제1 영역(102)에서 상기 트레이 또는 상기 다이싱 테이프로부터 상기 반도체 소자들(10)을 픽업하여 상기 스테이지(110) 상으로 이동시킬 수 있다. 특히, 상기 피커(160)는 상기 위치 좌표들을 이용하여 상기 반도체 소자들(10)을 상기 스테이지(110) 상으로 이동시킬 수 있다.
도 1을 참조하면, S120 단계에서, 상기 위치 좌표들을 이용하여 상기 스테이지(110) 상에 상기 반도체 소자들(10)을 위치시킬 수 있다. 상기 S120 단계는 상기 피커(160)에 의해 수행될 수 있으며, 이를 위하여 상기 피커(160)는 피커 구동부(162)에 의해 수평 및 수직 방향으로 이동 가능하게 구성될 수 있다.
한편, 상기 S120 단계의 수행 이전에 상기 피커(160)의 목표(Target) 좌표들을 보정하는 단계가 추가적으로 수행될 수 있다. 구체적으로, 상기 스테이지(110)가 상기 제1 영역(102)으로 이동된 후 상기 반도체 소자들(10)이 놓여질 위치 좌표들은 상기 스테이지(110)의 이동에 따라 변경될 수 있으며, 상기 변경된 위치 좌표들은 상기 피커(160)의 목표 좌표들로서 사용될 수 있다.
그러나, 상기 테스트 장치(100)의 전체 좌표계와 상기 피커 구동부(162)의 구동 좌표계가 정확히 일치하지 않는 경우 상기 피커(160)가 상기 목표 좌표들 중 하나에 도달된 경우 상기 피커(160)의 실제 위치가 목적하는 위치에서 어긋날 수 있으므로, 이에 대한 보정 단계가 요구될 수 있다. 구체적으로, 상기 피커(160)를 상기 변경된 위치 좌표들 상으로 순차적으로 이동시키면서 상기 피커(160)의 목표 좌표들을 보정하는 단계가 추가적으로 수행될 수 있다.
예를 들면, 상기 피커(160)에 장착된 제3 카메라(170; 도 6 참조)를 이용하여 상기 스테이지(110) 상에 배치된 지그 플레이트(150)의 표시 마크들(152) 또는 상기 스테이지(110)의 진공홀들(112)을 검출하고, 상기 검출된 표시 마크들(152) 또는 진공홀들(112)의 위치 좌표들과 상기 피커(160)의 목표 좌표들을 비교하며, 상기 비교 결과에 따라 상기 피커(160)의 목표 좌표들을 보정할 수 있다. 구체적으로, 상기 피커(160)를 상기 지그 플레이트(150)의 표시 마크들(152) 중 하나 또는 상기 진공홀들(112) 중 하나 상으로 이동시킨 후 상기 표시 마크들(152) 중 하나 또는 상기 진공홀들(112) 중 하나의 이미지를 획득할 수 있으며, 상기 이미지로부터 상기 피커(160)의 실제 위치를 산출할 수 있다. 이어서, 상기 산출된 피커(160)의 실제 위치와 상기 목표 좌표를 비교함으로써 상기 목표 좌표의 보정이 이루어질 수 있다.
도 6은 반도체 소자들의 이송을 위한 피커 및 제3 카메라를 설명하기 위한 개략적인 구성도이다.
도 6을 참조하면, 상기 제3 카메라(170)는 상기 피커(160)에 장착되어 상기 피커(160)와 함께 이동될 수 있다. 예를 들면, 상기 피커(160)는 중공을 갖는 본체(164)와, 상기 중공의 하부에 장착되고 투명한 재질로 이루어지며 상기 반도체 소자(10)를 진공 흡착하기 위한 진공홀(미도시)을 갖는 진공 패드(166)를 포함할 수 있다. 상기 제3 카메라(170)는 상기 중공의 상부에 결합될 수 있으며, 상기 중공 및 상기 진공 패드(166)를 통해 상기 표시 마크들(152) 또는 상기 진공홀들(112)에 대한 이미지를 획득할 수 있다.
특히, 상기 중공 내부에는 진공압이 제공될 수 있으며, 상기 피커(160)는 상기 반도체 소자들(10)을 하나씩 픽업하여 상기 스테이지(110) 상에 내려놓을 수 있다. 또한, 본 발명의 일 실시예에 따르면, 상세히 도시되지는 않았으나, 상기 피커(160)는 회전 가능하게 구성될 수 있으며 상기 픽업된 반도체 소자(10)를 상기 스테이지(110) 상에 내려놓기 전에 상기 반도체 소자(10)의 틀어짐을 보정할 수 있다.
도 7은 도 6에 도시된 제3 카메라에 의해 획득된 반도체 소자의 이미지를 설명하기 위한 개략도이다.
도 7을 참조하면, 상기 반도체 소자들(10)을 하나씩 픽업하는 과정에서 상기 픽업된 반도체 소자(10)의 틀어짐이 발생될 수 있으며, 상기 제3 카메라(170)는 상기 픽업된 반도체 소자(10)의 틀어짐을 검출하기 위해 사용될 수 있다. 즉, 상기 제3 카메라(170)는 상기 픽업된 반도체 소자(10)에 대한 이미지를 획득할 수 있으며, 상기 이미지로부터 상기 반도체 소자(10)의 틀어짐 정도(각도)가 산출될 수 있다. 상기 반도체 소자(10)의 틀어짐은 상기 피커(170)의 회전에 의해 보정될 수 있다.
상기와 같이 반도체 소자들(10)이 상기 스테이지(110) 상에 모두 로드된 후 S130 단계에서 상기 스테이지 카메라(130)를 이용하여 상기 스테이지(110) 상에 위치된 반도체 소자들(10)의 위치를 확인할 수 있다. 구체적으로, 상기 스테이지(110)는 상기 스테이지 카메라(130)의 하부로 이동될 수 있으며, 상기 스테이지 카메라(130)에 의해 상기 반도체 소자들(10)에 대한 위치 확인이 이루어질 수 있다. 또한, 상기 스테이지 카메라(130)에 의해 상기 반도체 소자들(10) 중 적어도 일부의 위치가 비정상적인 경우가 확인되면 상기 피커(160)를 이용하여 상기 비정상 소자들에 대한 위치 보정 단계가 추가적으로 수행될 수 있다.
한편, 도시되지는 않았으나, 상기 스테이지(110)에 장착된 프로브 카메라(140)를 이용하여 상기 프로브 카드(120)의 탐침들(122)에 대응하는 위치 좌표들이 검출될 수 있으며, 이를 통해 상기 프로브 카드(120)의 탐침들(122)이 정상적으로 위치되었는지 확인될 수 있다. 상기 프로브 카드(120)의 탐침들(122)에 대한 확인 단계는 상기 S100 단계 이후 수행될 수도 있고, 상기 S130 단계 이후에 수행될 수도 있다.
또한, 상기 스테이지(110)가 상기 프로브 카드(120) 아래로 이동된 후 상기 프로브 카드(120)의 탐침들(122)에 대응하는 위치 좌표들과 상기 프로브 카드(120) 아래에 위치된 반도체 소자들(10)에 대응하는 위치 좌표들을 서로 비교할 수 있으며, 비교 결과 이상이 없는 경우 S140 단계에서 상기 스테이지(110)는 상기 반도체 소자들(10)이 상기 탐침들(122)에 접속되도록 상승될 수 있으며, 상기 반도체 소자들(10)이 상기 탐침들(122)에 접속된 후 상기 테스트 공정이 수행될 수 있다. 그러나, 상기 비교 결과 상기 반도체 소자들(10) 중 일부의 위치가 상기 탐침들(122)과 대응하지 않는 경우 해당 반도체 소자(10)의 위치 보정이 추가적으로 수행될 수 있다.
상술한 바와 같은 본 발명의 실시예들에 따르면, 스테이지 카메라(130)를 이용하여 스테이지(110) 상에 반도체 소자들(10)이 놓여질 위치 좌표들을 검출한 후 상기 위치 좌표들을 이용하여 상기 반도체 소자들(10)을 상기 스테이지(110) 상에 위치시킬 수 있으며, 이어서 프로브 카드(120)를 이용하여 상기 반도체 소자들(10)을 테스트할 수 있다. 특히, 상기 반도체 소자들(10)의 위치는 상기 프로브 카드(120)의 탐침들(122)에 대응하도록 보정될 수 있으며, 이를 통해 보다 정확한 테스트가 수행될 수 있다.
특히, 복수의 반도체 소자들(10)에 대한 테스트 단계가 동시에 수행될 수 있으며, 이를 통해 개별 반도체 소자들에 대한 종래의 테스트 방법과 비교하여 테스트에 소요되는 시간을 크게 단축시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 반도체 소자 100 : 테스트 장치
110 : 스테이지 112 : 진공홀
114 : 스테이지 구동부 120 : 프로브 카드
122 : 탐침 130 : 스테이지 카메라
140 : 프로브 카메라 150 : 지그 플레이트
152 : 표시 마크 160 : 피커
162 : 피커 구동부 164 : 본체
166 : 진공 패드 170 : 제3 카메라

Claims (10)

  1. 진공홀들이 구비된 스테이지 상에 다이싱 공정을 통해 개별화된 반도체 소자들이 상기 진공홀들에 의해 각각 진공 흡착되도록 상기 반도체 소자들을 상기 스테이지 상에 배치하고 프로브 카드를 이용하여 상기 스테이지 상의 반도체 소자들을 테스트하는 반도체 소자 테스트 방법에 있어서,
    상기 스테이지의 상부에 배치된 스테이지 카메라를 이용하여 상기 진공홀들에 대응하는 위치 좌표들을 획득하는 단계;
    상기 위치 좌표들을 이용하여 상기 반도체 소자들을 상기 스테이지 상에 로드하기 위한 피커의 목표 좌표들을 설정하는 단계;
    상기 목표 좌표들 상으로 상기 피커를 순차적으로 이동시키면서 상기 피커에 장착된 제3 카메라를 이용하여 상기 진공홀들을 검출하는 단계;
    상기 제3 카메라에 의해 검출된 상기 진공홀들의 위치 좌표들과 상기 목표 좌표들을 비교하는 단계;
    상기 비교 결과에 따라 상기 피커의 목표 좌표들을 보정하는 단계; 및
    상기 보정된 목표 좌표들을 이용하여 상기 스테이지 상에 상기 반도체 소자들을 로드하는 단계; 및
    상기 반도체 소자들을 프로브 카드에 접속시켜 상기 반도체 소자들에 대한 테스트 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 테스트 방법.
  2. 삭제
  3. 삭제
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 피커는,
    중공을 갖는 본체; 및
    상기 중공의 하부에 장착되고 투명한 재질로 이루어지며 적어도 하나의 진공홀을 갖는 진공 패드를 포함하며,
    상기 제3 카메라는 상기 중공의 상부에 결합되어 상기 중공 및 상기 진공 패드를 통해 상기 스테이지의 진공홀들에 대한 이미지들을 획득하는 것을 특징으로 하는 반도체 소자 테스트 방법.
  7. 제1항에 있어서, 상기 반도체 소자들은 상기 피커에 의해 하나씩 상기 스테이지 상에 로드되며,
    상기 피커는 각각의 상기 반도체 소자들을 상기 스테이지 상에 내려놓기 이전에 상기 반도체 소자들의 틀어짐을 보정하는 것을 특징으로 하는 반도체 소자 테스트 방법.
  8. 제7항에 있어서, 상기 피커는,
    중공을 갖는 본체; 및
    상기 중공의 하부에 장착되고 투명한 재질로 이루어지며 적어도 하나의 진공홀을 갖는 진공 패드를 포함하며,
    상기 제3 카메라는 상기 중공의 상부에 결합되어 상기 진공 패드에 의해 흡착된 반도체 소자의 틀어짐 상태를 확인하고,
    상기 반도체 소자의 틀어짐은 상기 피커의 회전에 의해 보정되는 것을 특징으로 하는 반도체 소자 테스트 방법.
  9. 제1항에 있어서, 상기 스테이지에 장착된 프로브 카메라를 이용하여 상기 프로브 카드의 탐침들에 대응하는 위치 좌표들을 검출하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 테스트 방법.
  10. 제1항에 있어서, 상기 스테이지 카메라를 이용하여 상기 스테이지 상에 위치된 상기 반도체 소자들의 위치를 확인하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 테스트 방법.
KR1020160092633A 2016-07-21 2016-07-21 반도체 소자 테스트 방법 KR102538843B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020160092633A KR102538843B1 (ko) 2016-07-21 2016-07-21 반도체 소자 테스트 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020160092633A KR102538843B1 (ko) 2016-07-21 2016-07-21 반도체 소자 테스트 방법

Publications (2)

Publication Number Publication Date
KR20180010480A KR20180010480A (ko) 2018-01-31
KR102538843B1 true KR102538843B1 (ko) 2023-05-31

Family

ID=61083232

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020160092633A KR102538843B1 (ko) 2016-07-21 2016-07-21 반도체 소자 테스트 방법

Country Status (1)

Country Link
KR (1) KR102538843B1 (ko)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095993A (ja) * 2005-09-29 2007-04-12 Micronics Japan Co Ltd プローブの針先と被検査体の電極との位置合わせ方法
JP2008139024A (ja) * 2006-11-29 2008-06-19 Seiko Epson Corp Ｉｃハンドラ及びｉｃハンドラ用のシャトル
JP2013055207A (ja) * 2011-09-03 2013-03-21 Tdk Corp ワーク搬送装置、並びにワーク処理装置及びワーク処理方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0915302A (ja) * 1995-06-30 1997-01-17 Olympus Optical Co Ltd 回路基板検査機の位置決め装置および位置決め方法
WO2007007406A1 (ja) 2005-07-13 2007-01-18 Advantest Corporation 電子部品試験装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007095993A (ja) * 2005-09-29 2007-04-12 Micronics Japan Co Ltd プローブの針先と被検査体の電極との位置合わせ方法
JP2008139024A (ja) * 2006-11-29 2008-06-19 Seiko Epson Corp Ｉｃハンドラ及びｉｃハンドラ用のシャトル
JP2013055207A (ja) * 2011-09-03 2013-03-21 Tdk Corp ワーク搬送装置、並びにワーク処理装置及びワーク処理方法

Also Published As

Publication number Publication date
KR20180010480A (ko) 2018-01-31

Similar Documents

Publication Publication Date Title
JP5771623B2 (ja) ビジョンシステムを含むウェハハンドラ
CN111742399B (zh) 接触精度保证方法、接触精度保证机构和检查装置
TWI703655B (zh) 晶圓檢查裝置及晶圓檢查方法
US8106349B2 (en) Vision alignment with multiple cameras and common coordinate at contactor for IC device testing handlers
KR102446951B1 (ko) 반도체 패키지들 수납 방법
JP6818608B2 (ja) ダイボンディング装置および半導体装置の製造方法
TWI514494B (zh) Tilt correction method and probe device for wafer fixture
US20150369861A1 (en) Group vision alignment for double sided ic device testing
US20210020483A1 (en) Die pickup method
KR102548788B1 (ko) 반도체 소자 테스트 장치
SG185017A1 (en) Method for aligning semiconductor materials
KR102538843B1 (ko) 반도체 소자 테스트 방법
US10481177B2 (en) Wafer inspection method
KR101838805B1 (ko) 반도체 소자 테스트 장치 및 방법
KR102307841B1 (ko) 피커 유닛 검사 시스템
KR102344110B1 (ko) 이젝터 핀 검사 방법
CN110783224B (zh) 利用在参照元件的相对两侧构成的结构特征之间的偏置信息来装配元件载体
KR20220097138A (ko) 반도체 패키지 절단 및 분류 장치
KR102096570B1 (ko) 반도체 소자 픽업 장치
KR101902606B1 (ko) 픽셀 위치 정확도 검사 방법
KR102181497B1 (ko) 반도체 소자 이송 장치의 검사 방법
KR20110069214A (ko) 웨이퍼의 위치 확인 방법 및 이를 이용한 반도체 칩 분리 방법
KR20160143202A (ko) 반도체 자재 정렬방법
KR102538845B1 (ko) 반도체 소자 테스트 장치
JP2001264387A (ja) バーンインボード用ローダアンローダ装置における吸着ヘッドおよびその制御システム

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant