KR102530003B1 - 트랜지스터 표시판 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 버퍼층, 그리고 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 다결정 반도체, 그리고 상기 다결정 반도체와 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고 상기 산화물 반도체와 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 버퍼층은 상기 제1 게이트 전극을 덮고, 상기 제1 버퍼층은 산화 규소를 포함한다.

Description

트랜지스터 표시판 및 이를 포함하는 표시 장치{TRANSISTOR ARRAY PANEL AND DISPLAY DEVICE INCLUDING THE SAME}
본 개시는 트랜지스터 표시판 및 이를 포함하는 표시 장치에 관한 것이다.
일반적으로 표시 장치로는 액정 표시 장치(Liquid Crystal Display, LCD), 유기 발광 표시 장치(Organic Light Emitting Diode Display, OLED Display) 등이 사용되고 있다.
특히, 유기 발광 표시 장치는 두 개의 전극과 그 사이에 위치하는 유기 발광층을 포함하며, 하나의 전극인 캐소드(cathode)로부터 주입된 전자(electron)와 다른 전극인 애노드(anode)로부터 주입된 정공(hole)이 유기 발광층에서 결합하여 여기자(exciton)를 형성하고, 여기자가 에너지를 방출하면서 발광한다.
유기 발광 표시 장치는 캐소드, 애노드 및 유기 발광층으로 이루어진 유기 발광 다이오드를 포함하는 복수개의 화소를 포함한다. 각 화소에는 유기 발광 다이오드를 구동하기 위한 복수개의 트랜지스터(transistor) 및 커패시터(capacitor)가 형성된다.
트랜지스터는 게이트 전극, 소스 전극, 드레인 전극 및 반도체를 포함한다. 반도체는 트랜지스터의 특성을 결정하는 중요한 요소이다. 이러한 반도체로는 규소(Si)가 많이 사용되고 있다. 규소는 결정 형태에 따라 비정질 규소 및 다결정 규소로 나누어지는데, 비정질 규소는 제조 공정이 단순한 반면 전하 이동도가 낮아 고성능 트랜지스터를 제조하는데 한계가 있고 다결정 규소는 전하 이동도가 높은 반면 규소를 결정화하는 단계가 요구되어 제조 비용 및 공정이 복잡하다. 최근에는, 비정질 규소보다 전자 이동도가 높고 ON/OFF 비율이 높으며 다결정 규소보다 원가가 저렴하고 균일도가 높은 산화물 반도체(oxide semiconductor)를 이용하는 트랜지스터에 대한 연구가 진행되고 있다.
그러나, 산화물 반도체는 인접한 다른 절연층으로부터 유입되는 수소에 의해 특성이 변화되는 현상이 발생한다.
일 실시예는 트랜지스터의 특성 변화를 방지할 수 있는 트랜지스터 표시판 및 이를 포함하는 표시 장치에 관한 것이다.
일 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 버퍼층, 그리고 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 다결정 반도체, 그리고 상기 다결정 반도체와 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고 상기 산화물 반도체와 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 버퍼층은 상기 제1 게이트 전극을 덮고, 상기 제1 버퍼층은 산화 규소를 포함한다.
상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층, 상기 제1 버퍼층 위에 위치하는 제2 절연층, 그리고 상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재를 더 포함하고, 상기 제2 절연층과 상기 절연 부재는 동일한 물질을 포함할 수 있다.
상기 제2 절연층과 상기 제2 게이트 전극 위에 위치하는 제3 절연층을 더 포함하고, 상기 제1 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 다결정 반도체와 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제2 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 산화물 반도체와 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함할 수 있다.
상기 기판과 상기 다결정 반도체 사이에 위치하는 제2 버퍼층을 더 포함하고, 상기 제2 버퍼층은 질화 규소를 포함할 수 있다.
상기 제2 버퍼층은 상기 제1 버퍼층 아래까지 연장되고, 상기 제2 버퍼층은 질화 규소를 포함할 수 있다.
상기 제1 절연층은 상기 제1 버퍼층 아래까지 연장되고, 상기 제1 절연층은 질화 규소를 포함할 수 있다.
상기 제1 게이트 전극과 중첩하는 스토리지 전극, 그리고 상기 제1 게이트 전극과 상기 스토리지 전극 사이에 위치하는 스토리지층을 더 포함하고, 상기 스토리지 전극은 상기 제1 버퍼층 아래에 위치할 수 있다.
또한, 다른 실시예에 따른 트랜지스터 표시판은 기판, 상기 기판 위에 위치하는 제1 버퍼층, 상기 제1 버퍼층 위에 위치하는 제2 버퍼층, 그리고 상기 제1 버퍼층 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고, 상기 제1 트랜지스터는 상기 제2 버퍼층 위에 위치하는 다결정 반도체, 그리고 상기 다결정 반도체와 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고 상기 산화물 반도체와 중첩하는 제2 게이트 전극을 포함하고, 상기 제2 버퍼층은 상기 제2 게이트 전극을 덮고, 상기 제1 버퍼층은 산화 규소를 포함한다.
상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층, 그리고 상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재를 더 포함하고, 상기 절연 부재는 상기 제1 절연층 아래에 위치할 수 있다.
상기 제1 절연층과 상기 제1 게이트 전극을 덮는 제3 절연층을 더 포함하고, 상기 제1 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 다결정 반도체와 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고, 상기 제2 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 산화물 반도체와 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함할 수 있다.
상기 제2 버퍼층은 질화 규소를 포함할 수 있다.
상기 제1 게이트 전극과 중첩하는 스토리지 전극, 그리고 상기 제1 게이트 전극과 상기 스토리지 전극 사이에 위치하는 스토리지층을 더 포함하고, 상기 스토리지 전극은 상기 제3 절연층 아래에 위치할 수 있다.
또한, 다른 실시예에 따른 표시 장치는 기판, 상기 기판 위에 위치하는 제1 버퍼층, 상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터, 상기 제1 트랜지스터 및 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극, 상기 제1 전극과 대향하는 제2 전극, 그리고 상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광 부재를 포함하고, 상기 제1 트랜지스터는 상기 기판 위에 위치하는 다결정 반도체, 그리고 상기 다결정 반도체와 중첩하는 제1 게이트 전극을 포함하고, 상기 제2 트랜지스터는 상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고 상기 산화물 반도체와 중첩하는 제2 게이트 전극을 포함하고, 상기 제1 버퍼층은 상기 제1 게이트 전극을 덮고, 상기 제1 버퍼층은 산화 규소를 포함하는 표시 장치.
상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층, 상기 제1 버퍼층 위에 위치하는 제2 절연층, 그리고 상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재를 더 포함하고, 상기 제2 절연층과 상기 절연 부재는 동일한 물질을 포함할 수 있다.
일 실시예에 따르면, 수소가 산화물 반도체에 유입되는 것을 방지하여 트랜지스터의 특성 변화를 방지할 수 있다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 2는 비교예의 트랜지스터 표시판에서 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 그래프이다.
도 3은 도 1에 도시된 트랜지스터 표시판에서 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 그래프이다.
도 4는 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 5는 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 6은 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 7은 도 1에 도시된 트랜지스터 표시판을 포함하는 표시 장치의 등가 회로도이다.
도 8은 도 7의 표시 장치의 단면도이다.
도 9는 다른 실시예에 따른 표시 장치의 단면도이다.
이하, 첨부한 도면을 참고로 하여 본 발명의 여러 실시예들에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예들에 한정되지 않는다.
본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조 부호를 붙이도록 한다.
또한, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 그리고 도면에서, 설명의 편의를 위해, 일부 층 및 영역의 두께를 과장되게 나타내었다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 또는 "상에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다.
또한, 명세서 전체에서, "평면상"이라 할 때, 이는 대상 부분을 위에서 보았을 때를 의미하며, "단면상"이라 할 때, 이는 대상 부분을 수직으로 자른 단면을 옆에서 보았을 때를 의미한다.
도 1은 일 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 1을 참조하면, 일 실시예에 따른 트랜지스터 표시판은 기판(110), 기판(110) 위에 위치하는 제1 버퍼층(121), 그리고 기판(110) 위에 위치하며 서로 이격되는 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)를 포함한다.
기판(110)은 유리, 석영, 세라믹, 플라스틱 등으로 이루어진 절연성 기판으로 형성될 수 있다.
제1 버퍼층(121)은 기판(110)과 접촉하며 기판(110)의 일부를 덮는다. 제1 버퍼층(121)은 산화 규소(SiOx)를 포함할 수 있다. 그러나, 제1 버퍼층(121)의 재질은 이에 한정되는 것은 아니며, 제1 버퍼층(121)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다. 제1 버퍼층(121)은 불순물 또는 수분과 같이 불필요한 성분의 침투를 방지하면서 동시에 표면을 평탄화하는 역할을 한다.
제1 트랜지스터(TRa)는 기판(110) 위에 위치하는 다결정 반도체(130a), 다결정 반도체(130a)와 중첩하는 제1 게이트 전극(151a), 다결정 반도체(130a)와 연결되는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)을 포함한다. 다결정 반도체(130a)는 비정질 규소를 결정화 공정을 통해 만든 다결정 규소를 포함할 수 있다.
그리고, 제2 트랜지스터(TRb)는 제1 버퍼층(121) 위에 위치하는 산화물 반도체(130b), 산화물 반도체(130b)와 중첩하는 제2 게이트 전극(151b), 산화물 반도체(130b)와 연결되는 제2 소스 전극(173b) 및 제2 드레인 전극(175b)을 포함한다. 산화물 반도체(130b)와 기판(110) 사이에는 제1 버퍼층(121)만이 위치한다.
제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)이 위치하고 질화 규소(SiNx)를 포함하는 절연층은 위치하지 않는다. 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소(H)의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
이하에서, 트랜지스터 표시판의 층상 구조를 보다 구체적으로 설명한다.
기판(110)은 제1 트랜지스터(TRa)가 위치하는 제1 영역(PA1)과 제2 트랜지스터(TRb)가 위치하는 제2 영역(PA2)으로 나누어진다.
제1 영역(PA1)에 대해 먼저 설명하고, 이후 제2 영역(PA2)에 대해 설명한다.
제1 영역(PA1)에는 기판(110) 위에 제2 버퍼층(122)이 위치한다. 제2 버퍼층(122)은 산화 규소(SiOx), 질화 규소(SiNx) 등의 무기 절연 물질을 포함할 수 있다. 제2 버퍼층(122)은 단일막 또는 다중막일 수 있다. 예컨대, 제2 버퍼층(122)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
그리고 제2 버퍼층(122) 위에는 다결정 반도체(130a)가 위치한다. 다결정 반도체(130a)는 소스 전극(173a)과 연결되는 소스 영역(133a), 드레인 전극(175a)과 연결되는 드레인 영역(135a), 소스 영역(133a)과 드레인 영역(135a) 사이에 위치하는 채널 영역(131a)을 포함한다. 소스 영역(133a) 및 드레인 영역(135a)에는 불순물이 도핑되어 도체화된다.
다결정 반도체(130a) 위에는 제1 절연층(141)이 위치한다. 제1 절연층(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다.
제1 절연층(141) 위에는 다결정 반도체(130a)의 채널 영역(131a)과 중첩하는 제1 게이트 전극(151a)이 위치한다. 제1 게이트 전극(151a)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 그리고 몰리브덴 합금 중 어느 하나를 포함할 수 있다.
제1 게이트 전극(151a) 위에는 스토리지층(144) 및 스토리지 전극(152a)이 차례로 위치한다. 스토리지층(144)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다. 스토리지 전극(152a)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 그리고 몰리브덴 합금 중 어느 하나를 포함할 수 있다.
스토리지층(144)은 제1 게이트 전극(151a)과 스토리지 전극(152a) 사이에 위치한다. 따라서, 스토리지 전극(152a)은 제1 게이트 전극(151a)과 중첩하여 스토리지 커패시터(Cst)를 형성한다.
스토리지 전극(152a) 위에는 제1 버퍼층(121)이 위치한다. 제1 버퍼층(121)은 제1 영역(PA1)과 제2 영역(PA2)에 모두 위치하며, 제2 영역(PA2)에서 제1 영역(PA1)까지 연장되어 스토리지 전극(152a)을 덮는다.
제1 영역(PA1)에 위치한 제1 버퍼층(121) 위에는 제2 절연층(142)이 위치한다. 제2 절연층(142)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다.
제1 영역(PA1)에 위치한 제2 절연층(142) 위에는 제3 절연층(161)이 위치한다. 제3 절연층(161) 위에는 다결정 반도체(130a)의 소스 영역(133a)과 연결되는 제1 소스 전극(173a)과 다결정 반도체(130a)의 드레인 영역(135a)과 연결되는 제1 드레인 전극(175a)이 위치한다.
제1 소스 전극(173a)과 제1 드레인 전극(175a)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
한편, 제2 영역(PA2)에 위치하는 제1 버퍼층(121) 위에는 산화물 반도체(130b)가 위치한다. 산화물 반도체(130b)는 제2 소스 전극(173b)과 연결되는 소스 영역(133b), 제2 드레인 전극(175b)과 연결되는 드레인 영역(135b), 소스 영역(133b)과 드레인 영역(135b) 사이에 위치하는 채널 영역(131b)을 포함한다. 산화물 반도체(130b)는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속의 산화물, 또는 아연(Zn), 인듐(In), 갈륨(Ga), 주석(Sn), 티타늄(Ti) 등의 금속과 이들의 산화물의 조합을 포함할 수 있다. 좀더 구체적으로, 산화물은 산화 아연(ZnO), 아연-주석 산화물(ZTO), 아연-인듐 산화물(ZIO), 인듐 산화물(InO), 티타늄 산화물(TiO), 인듐-갈륨-아연 산화물(IGZO), 인듐-아연-주석 산화물(IZTO) 중 적어도 하나를 포함할 수 있다.
산화물 반도체(130b) 위에는 채널 영역(131b)과 중첩하는 위치에 절연 부재(143)가 위치한다. 절연 부재(143)는 제2 절연층(142)과 동일한 제조 단계에서 제2 절연층(142)과 동일한 물질로 형성할 수 있다. 절연 부재(143)는 소스 영역(133b) 및 드레인 영역(135b)을 덮고 있지 않으므로, 제3 절연층(161)이 소스 영역(133b) 및 드레인 영역(135b)과 직접 접촉하게 된다. 따라서, 소스 영역(133b) 및 드레인 영역(135b)에는 인접한 제3 절연층(161)에서 유입된 수소(H)가 확산되므로, 소스 영역(133b) 및 드레인 영역(135b)은 도체화된다.
절연 부재(143) 위에는 제2 게이트 전극(151b)이 위치한다. 제2 게이트 전극(151b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 그리고 몰리브덴 합금 중 어느 하나를 포함할 수 있다.
제3 절연층(161)은 제2 영역(PA2)에 위치한 제2 게이트 전극(151b), 산화물 반도체(130b) 및 제1 버퍼층(121) 위에도 위치한다. 제2 영역(PA2)에 위치하는 제3 절연층(161) 위에는 산화물 반도체(130b)의 소스 영역(133b)과 연결되는 제2 소스 전극(173b)과 산화물 반도체(130b)의 드레인 영역(135b)과 연결되는 제2 드레인 전극(175b)이 위치한다.
제2 소스 전극(173b)과 제2 드레인 전극(175b)은 구리(Cu), 구리 합금, 알루미늄(Al), 알루미늄 합금, 몰리브덴(Mo), 및 몰리브덴 합금 중 어느 하나를 포함하는 금속막이 적층된 다중막으로 형성될 수 있다.
이와 같이, 제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)이 위치하고, 질화 규소(SiNx)를 포함하는 제1 절연층(141) 및 스토리지층(144)이 위치하지 않는다. 질화 규소(SiNx)를 포함하는 제1 절연층(141) 및 스토리지층(144)에는 수소의 함유량이 높다. 따라서, 제1 절연층(141) 및 스토리지층(144)으로부터 산화물 반도체(130b)로 수소가 유입되기 어렵게 된다.
또한, 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 방지하고, 트랜지스터의 균일도를 향상시킬 수 있다.
도 2는 비교예의 트랜지스터 표시판에서 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 그래프이다. 비교예의 트랜지스터 표시판(도시하지 않음)에서는 산화물 반도체 아래에 질화 규소(SiNx)를 포함하는 제1 절연층이 위치한다. 도 2의 그래프에 표시된 7개의 곡선은 다양한 위치에 존재하는 트랜지스터의 특성 그래프이다.
도 2에 도시한 바와 같이, 비교예의 트랜지스터 표시판에서는 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 특성 그래프가 위치마다 달라져서 균일하지 않게 된다. 이는 산화물 반도체(130b)는 인접한 제1 절연층(141)으로부터 유입되는 수소에 의해 트랜지스터의 특성이 변화되기 때문이다.
그러나, 일 실시예에 따른 트랜지스터 표시판에서는 산화물 반도체(130b) 아래에 질화 규소(SiNx)를 포함하는 제1 절연층을 제거함으로써, 트랜지스터 특성의 변화를 최소화할 수 있다.
도 3은 도 1에 도시된 트랜지스터 표시판에서 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 그래프이다.
도 3에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판에서 게이트 전압(VGS)에 따른 드레인 전류(IDS)의 특성 그래프가 위치마다 거의 변화가 없어 균일하게 된다.
한편, 상기 일 실시예에서는 산화물 반도체 아래에 제1 버퍼층만이 위치하였으나, 산화물 반도체 아래에 제1 버퍼층과 제2 버퍼층이 모두 위치하는 다른 실시예도 가능하다.
이하에서, 도 4를 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터 표시판에 대해 상세히 설명한다.
도 4는 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 4에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 제2 버퍼층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 4에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터 표시판의 제2 버퍼층(122)은 제1 버퍼층(121) 아래까지 연장된다. 따라서, 제2 영역(PA2)에는 산화물 반도체(130b) 아래에 제1 버퍼층(121)과 제2 버퍼층(122)이 위치하게 된다.
제2 버퍼층(122)은 산화 규소(SiOx), 질화 규소(SiNx) 등의 무기 절연 물질을 포함하나, 제1 버퍼층(121)은 산화 규소(SiOx)를 포함한다. 산화물 반도체(130b)와 제1 버퍼층(121)이 접촉하는 부분에는 산화 규소(SiOx)가 위치할 수 있다. 또한, 제1 버퍼층(121)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
따라서, 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소(H)의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
제2 버퍼층(122)의 위치를 제외하고, 앞서 도 1을 참고하여 설명한 실시예에 따른 박막 트랜지스터의 특징들은 본 실시예에 따른 트랜지스터 표시판에 모두 적용 가능하다.
한편, 상기 다른 실시예에서는 산화물 반도체 아래에 제1 버퍼층과 제2 버퍼층만이 위치하였으나, 산화물 반도체 아래에 제1 버퍼층, 제2 버퍼층 및 제1 절연층이 모두 위치하는 다른 실시예도 가능하다.
이하에서, 도 5를 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터 표시판에 대해 상세히 설명한다.
도 5는 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 5에 도시된 다른 실시예는 도 4에 도시된 일 실시예와 비교하여 제1 절연층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 5에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터 표시판의 제1 절연층(141)은 제1 버퍼층(121) 아래까지 연장된다. 따라서, 제2 영역(PA2)에는 산화물 반도체(130b) 아래에 제1 버퍼층(121), 제2 버퍼층(122) 및 제1 절연층(141)이 위치하게 된다.
제1 절연층(141)은 산화 규소(SiOx), 질화 규소(SiNx) 등의 무기 절연 물질을 포함하나, 제1 버퍼층(121)은 산화 규소(SiOx)를 포함한다. 산화물 반도체(130b)와 제1 버퍼층(121)이 접촉하는 부분에는 산화 규소(SiOx)가 위치할 수 있다.
산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소(H)의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
제1 버퍼층(121), 제2 버퍼층(122) 및 제1 절연층(141)의 위치를 제외하고, 앞서 도 1 및 도 4를 참고하여 설명한 실시예들에 따른 박막 트랜지스터들의 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
한편, 상기 일 실시예에서는 제1 트랜지스터를 형성한 후 제2 트랜지스터를 형성함으로써, 다결정 반도체 위에 제1 버퍼층이 위치하고, 제1 버퍼층 위에 산화물 반도체가 위치하였으나, 제2 트랜지스터를 형성한 후 제1 트랜지스터를 형성함으로써, 산화물 반도체 위에 제2 버퍼층이 위치하고, 제2 버퍼층 위에 다결정 반도체가 위치하는 다른 실시예도 가능하다.
이하에서, 도 6을 참고하여, 본 발명의 다른 실시예에 따른 트랜지스터 표시판에 대해 상세히 설명한다.
도 6은 다른 실시예에 따른 트랜지스터 표시판의 단면도이다.
도 6에 도시된 다른 실시예는 도 1에 도시된 일 실시예와 비교하여 제1 버퍼층, 제2 버퍼층 및 제2 절연층의 구조만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 6에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 트랜지스터 표시판은 기판(110), 기판(110) 위에 위치하는 제1 버퍼층(121), 제1 버퍼층(121) 위에 위치하는 제2 버퍼층(122), 그리고 제1 버퍼층(121) 위에 위치하며 서로 이격되는 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)를 포함한다.
제1 버퍼층(121)은 기판(110)을 전부 덮는다. 제1 버퍼층(121)은 산화 규소(SiOx)를 포함할 수 있다. 그러나, 제1 버퍼층(121)의 재질은 이에 한정되는 것은 아니며, 제1 버퍼층(121)이 이중막일 경우 하부막은 질화 규소(SiNx)를 포함하고 상부막은 산화 규소(SiOx)를 포함할 수 있다.
제2 버퍼층(122)은 제1 버퍼층(121)의 일부를 덮는다. 제2 버퍼층(122)은 산화 규소(SiOx), 질화 규소(SiNx) 등의 무기 절연 물질을 포함할 수 있다.
제1 트랜지스터(TRa)는 기판(110) 위에 위치하는 다결정 반도체(130a), 다결정 반도체(130a)와 중첩하는 제1 게이트 전극(151a), 다결정 반도체(130a)와 연결되는 제1 소스 전극(173a) 및 제1 드레인 전극(175a)을 포함한다.
그리고, 제2 트랜지스터(TRb)는 제1 버퍼층(121) 위에 위치하는 산화물 반도체(130b), 산화물 반도체(130b)와 중첩하는 제2 게이트 전극(151b), 산화물 반도체(130b)와 연결되는 제2 소스 전극(173b) 및 제2 드레인 전극(175b)을 포함한다.
제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)만이 위치한다. 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소(H)의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
이하에서, 트랜지스터 표시판의 층상 구조를 보다 구체적으로 설명한다. 제1 영역(PA1)에 대해 먼저 설명하고, 이후 제2 영역(PA2)에 대해 설명한다.
제1 영역(PA1)에는 기판(110) 위에 제1 버퍼층(121)이 위치하고, 제1 버퍼층(121) 위에 제2 버퍼층(122)이 위치한다. 그리고 제2 버퍼층(122) 위에는 다결정 반도체(130a)가 위치한다.
다결정 반도체(130a) 위에는 제1 절연층(141)이 위치한다. 제1 절연층(141)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다.
제1 절연층(141) 위에는 다결정 반도체(130a)의 채널 영역(131a)과 중첩하는 제1 게이트 전극(151a)이 위치한다.
제1 게이트 전극(151a) 위에는 스토리지층(144) 및 스토리지 전극(152a)이 차례로 위치한다. 스토리지층(144)은 산화 규소(SiOx) 또는 질화 규소(SiNx) 등의 절연 물질을 포함할 수 있다. 스토리지층(144)은 제1 게이트 전극(151a)과 스토리지 전극(152a) 사이에 위치한다. 따라서, 스토리지 전극(152a)은 제1 게이트 전극(151a)과 중첩하여 스토리지 커패시터(Cst)를 형성한다.
제1 영역(PA1)에 위치한 스토리지 전극(152a) 및 스토리지층(144) 위에는 제3 절연층(161)이 위치한다. 제3 절연층(161) 위에는 제1 소스 전극(173a)과 제1 드레인 전극(175a)이 위치한다.
한편, 제2 영역(PA2)에 위치하는 제1 버퍼층(121) 위에는 산화물 반도체(130b)가 위치한다. 산화물 반도체(130b)는 제2 소스 전극(173b)과 연결되는 소스 영역(133b), 제2 드레인 전극(175b)과 연결되는 드레인 영역(135b), 소스 영역(133b)과 드레인 영역(135b) 사이에 위치하는 채널 영역(131b)을 포함한다.
산화물 반도체(130b) 위에는 채널 영역(131b)과 중첩하는 위치에 절연 부재(143)가 위치한다. 절연 부재(143) 위에는 제2 게이트 전극(151b)이 위치한다.
제2 게이트 전극(151b) 및 산화물 반도체(130b) 위에는 제2 버퍼층(122)이 위치한다. 제2 버퍼층(122) 위에는 제1 절연층(141)이 위치한다. 그리고, 제1 절연층(141) 위에는 스토리지층(144)이 위치하며, 스토리지층(144) 위에는 제3 절연층(161)이 위치한다.
제2 영역(PA2)에 위치하는 제3 절연층(161) 위에는 제2 소스 전극(173b)과 제2 드레인 전극(175b)이 위치한다.
이와 같이, 제2 트랜지스터(TRb)를 형성한 후 제1 트랜지스터(TRa)를 형성함으로써, 제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)만이 위치한다. 따라서, 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)은 수소의 함유량이 작으므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 방지하고, 트랜지스터의 균일도를 향상시킬 수 있다.
제1 버퍼층, 제2 버퍼층 및 제2 절연층의 위치를 제외하고, 앞서 도 1, 도 4 및 도 5를 참고하여 설명한 실시예들에 따른 박막 트랜지스터들의 특징들은 본 실시예에 따른 박막 트랜지스터 표시판에 모두 적용 가능하다.
이제 다른 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치에 대하여 도 7 및 도 8을 참고하여 설명하기로 한다.
도 7은 도 1에 도시된 트랜지스터 표시판을 포함하는 표시 장치의 등가 회로도이다.
본 실시예에 따른 표시 장치는 발광 표시 장치이며, 전술한 실시예에 따른 트랜지스터 표시판을 포함할 수 있다.
도 7에 도시한 바와 같이, 일 실시예에 따른 트랜지스터 표시판을 포함하는 표시 장치의 하나의 화소(PX)는 복수개의 신호선(151, 171, 172), 복수개의 신호선(151, 171, 172)에 연결되어 있는 복수개의 트랜지스터(Qs, Qd), 스토리지 커패시터(storage capacitor, Cst) 및 발광 다이오드(light emitting diode, LED)를 포함한다.
복수개의 신호선(151, 171, 172)은 스캔 신호(Sn)를 전달하는 스캔선(151), 데이터 신호(Dm)를 전달하는 데이터선(171), 그리고 구동 전압(ELVDD)을 전달하는 구동 전압선(172)을 포함한다.
복수개의 트랜지스터(Qd, Qs)는 구동 트랜지스터(driving transistor)(Qd) 및 스위칭 트랜지스터(switching transistor)(Qs)를 포함한다. 본 실시예에 도시된 트랜지스터는 구동 트랜지스터(Qd) 또는 스위칭 트랜지스터(Qs)에 적용될 수 있다.
스위칭 트랜지스터(Qs)는 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스캔선(151)에 연결되어 있고, 입력 단자는 데이터선(171)에 연결되어 있으며, 출력 단자는 구동 트랜지스터(Qd)에 연결되어 있다. 스위칭 트랜지스터(Qs)는 스캔선(151)에 인가되는 스캔 신호(Sn)에 응답하여 데이터선(171)에 인가되는 데이터 신호(Dm)를 구동 트랜지스터(Qd)에 전달한다.
구동 트랜지스터(Qd) 또한 제어 단자, 입력 단자 및 출력 단자를 가지는데, 제어 단자는 스위칭 트랜지스터(Qs)에 연결되어 있고, 입력 단자는 구동 전압선(172)에 연결되어 있으며, 출력 단자는 발광 다이오드(LED)에 연결되어 있다. 구동 트랜지스터(Qd)는 제어 단자와 출력 단자 사이에 걸리는 전압에 따라 그 크기가 달라지는 구동 전류(Id)를 흘린다.
스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자와 입력 단자 사이에 연결되어 있다. 이 스토리지 커패시터(Cst)는 구동 트랜지스터(Qd)의 제어 단자에 인가되는 데이터 신호를 충전하고 스위칭 트랜지스터(Qs)가 턴 오프(turn off)된 뒤에도 이를 유지한다.
발광 다이오드(LED)는 구동 트랜지스터(Qd)의 출력 단자에 연결되어 있는 애노드(anode), 공통 전압(ELVSS)에 연결되어 있는 캐소드(cathode)를 가진다. 발광 다이오드(LED)는 구동 트랜지스터(Qd)의 구동 전류(Id)에 따라 세기를 달리하여 발광함으로써 영상을 표시한다.
본 실시예에서 스위칭 트랜지스터(Qs) 및 구동 트랜지스터(Qd)는 n 채널 전계 효과 트랜지스터(field effect transistor, FET)이나 반드시 이에 한정되는 것은 아니며, p 채널 전계 효과 트랜지스터일 수 있다. 그리고, 트랜지스터(Qs, Qd), 스토리지 커패시터(Cst) 및 발광 다이오드(LED)의 연결 관계는 바뀔 수 있다.
도 7에 도시한 표시 장치의 구체적인 구조에 대해 이하에서 도 8을 참고하여 상세히 설명한다.
도 8은 도 7의 표시 장치의 단면도이다.
도 8에 도시한 바와 같이, 일 실시예에 따른 표시 장치는 기판(110), 기판(110) 위의 제2 영역(PA2)에 위치하는 제1 버퍼층(121), 기판(110) 위의 제1 영역(PA1)에 위치하는 제2 버퍼층(122), 그리고 제2 버퍼층(122) 및 제1 버퍼층(121) 위에 각각 위치하며 서로 이격되는 제1 트랜지스터(TRa) 및 제2 트랜지스터(TRb)를 포함한다.
제1 버퍼층(121) 위에 산화물 반도체(130b)가 위치하고, 제2 버퍼층(122) 위에는 다결정 반도체(130a)가 위치한다.
따라서, 제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)만이 위치하므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
본 실시예에서는 제2 트랜지스터(TRb)가 구동 트랜지스터(Qd)일 수 있다. 이러한 제2 트랜지스터(TRb) 위에는 이를 덮는 보호막(180)이 위치한다. 보호막(180) 위에는 제1 전극인 화소 전극(710)이 위치하며, 화소 전극(710))은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 화소 전극(710)은 제2 트랜지스터(TRb)의 제2 소스 전극(173b)과 전기적으로 연결되어 발광 다이오드(LED)의 애노드 전극이 된다.
보호막(180) 및 화소 전극(710)의 가장자리부 위에는 화소 정의막(350)이 위치한다. 화소 정의막(350)은 화소 전극(710)과 중첩하는 화소 개구부(351)를 가진다. 화소 정의막(350)은 폴리아크릴계(polyacrylics) 또는 폴리이미드계(polyimides) 등의 수지와 실리카 계열의 무기물 등을 포함할 수 있다.
화소 정의막(350)의 화소 개구부(351)에는 발광 부재(720)가 위치한다. 발광 부재(720)는 발광층, 정공 주입층(hole injection layer, HIL), 정공 수송층(hole transporting layer, HTL), 전자 수송층(electron transporting layer, ETL) 및 전자 주입층(electron injection layer, EIL) 중 하나 이상을 포함하는 복수층을 포함할 수 있다. 발광층은 유기물 또는 무기물일 수 있다. 발광 부재(720)가 이들 모두를 포함할 경우 정공 주입층이 애노드 전극인 화소 전극(710) 위에 위치하고 그 위로 정공 수송층, 발광층, 전자 수송층, 전자 주입층이 차례로 적층될 수 있다.
그리고, 화소 정의막(350) 및 발광 부재(720) 위에는 공통 전극(730)이 위치한다. 공통 전극(730)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide) 또는 In2O3(Indium Oxide) 등의 투명한 도전 물질이나 리튬(Li), 칼슘(Ca), 플루오르화리튬/칼슘(LiF/Ca), 플루오르화리튬/알루미늄(LiF/Al), 알루미늄(Al), 은(Ag), 마그네슘(Mg), 또는 금(Au) 등의 반사성 금속을 포함할 수 있다. 공통 전극(730)은 발광 다이오드(LED)의 캐소드 전극이 된다. 화소 전극(710), 발광 부재(720) 및 공통 전극(730)은 발광 다이오드(LED)를 이룬다.
도 8에 도시한 실시예에 따른 표시 장치는 도 1에 도시된 실시예에 따른 박막 트랜지스터 표시판을 포함하지만, 이와는 달리 본 발명의 다른 실시예에 따른 표시 장치는 도 4, 도 5 또는 도 6에 도시된 실시예들에 따른 박막 트랜지스터 표시판들을 포함할 수도 있다.
한편, 도 8에 도시한 표시 장치는 제2 트랜지스터(TRb)가 구동 트랜지스터(Qd)이나, 제2 트랜지스터(TRa)가 스위칭 트랜지스터(Qs)인 다른 실시예도 가능한다.
이하에서, 도 9를 참고하여, 본 발명의 다른 실시예에 따른 표시 장치에 대해 상세히 설명한다.
도 9는 다른 실시예에 따른 표시 장치의 단면도이다.
도 9에 도시된 다른 실시예는 도 8에 도시된 실시예와 비교하여 제2 트랜지스터(TRa)가 스위칭 트랜지스터(Qs)인 것만을 제외하고 실질적으로 동일한 바 반복되는 설명은 생략한다.
도 9에 도시한 바와 같이, 본 발명의 다른 실시예에 따른 표시 장치는 제2 트랜지스터(TRb)가 스위칭 트랜지스터(Qs)이고, 제1 트랜지스터(TRa)가 구동 트랜지스터(Qd)일 수 있다.
화소 전극(710)은 제1 트랜지스터(TRa)의 제1 소스 전극(173a)과 전기적으로 연결되어 발광 다이오드(LED)의 애노드 전극이 된다. 제2 트랜지스터(TRb)의 산화물 반도체(130b) 아래에는 산화 규소(SiOx)를 포함하는 제1 버퍼층(121)만이 위치하므로, 수소가 산화물 반도체(130b)로 유입되는 것을 최소화할 수 있다. 따라서, 제2 트랜지스터(TRb)의 특성 변화를 최소화할 수 있다.
본 개시를 앞서 기재한 바에 따라 바람직한 실시예를 통해 설명하였지만, 본 발명은 이에 한정되지 않으며 다음에 기재하는 특허청구범위의 범위를 벗어나지 않는 한, 다양한 수정 및 변형이 가능하다는 것을 본 발명이 속하는 기술 분야에 종사하는 자들은 쉽게 이해할 것이다.
110: 기판 121: 제1 버퍼층
122: 제2 버퍼층 130a: 다결정 반도체
130b: 산화물 반도체 141: 제1 절연층
143: 절연 부재 144: 스토리지층
151a: 제1 게이트 전극 151b: 제2 게이트 전극
152a: 스토리지 전극 161: 제3 절연층
173a: 제1 소스 전극 173b: 제2 소스 전극
175a: 제1 드레인 전극 175b: 제2 드레인 전극

Claims (14)

  1. 기판,
    상기 기판 위에 위치하는 제1 버퍼층, 그리고
    상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터는
    상기 기판 위에 위치하는 다결정 반도체, 그리고
    상기 다결정 반도체와 중첩하는 제1 게이트 전극
    을 포함하고,
    상기 제2 트랜지스터는
    상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고
    상기 산화물 반도체와 중첩하는 제2 게이트 전극
    을 포함하고,
    상기 제1 버퍼층은 상기 제1 게이트 전극을 덮고,
    상기 제1 버퍼층은 산화 규소를 포함하며,
    상기 제1 게이트 전극과 중첩하며 상기 제1 버퍼층 아래에 위치하는 스토리지 전극, 그리고
    상기 제1 게이트 전극과 상기 스토리지 전극 사이에 위치하는 스토리지층
    을 더 포함하고,
    상기 스토리지층은 상기 제2 트랜지스터와 중첩하지 않는 트랜지스터 표시판.
  2. 제1항에서,
    상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층,
    상기 제1 버퍼층 위에 위치하는 제2 절연층, 그리고
    상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재
    를 더 포함하고,
    상기 제2 절연층과 상기 절연 부재는 동일한 물질을 포함하는 트랜지스터 표시판.
  3. 제2항에서,
    상기 제2 절연층과 상기 제2 게이트 전극 위에 위치하는 제3 절연층을 더 포함하고,
    상기 제1 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 다결정 반도체와 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고,
    상기 제2 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 산화물 반도체와 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함하는 트랜지스터 표시판.
  4. 제2항에서,
    상기 기판과 상기 다결정 반도체 사이에 위치하는 제2 버퍼층을 더 포함하고,
    상기 제2 버퍼층은 질화 규소를 포함하는 트랜지스터 표시판.
  5. 제4항에서,
    상기 제2 버퍼층은 상기 제1 버퍼층 아래까지 연장되고,
    상기 제2 버퍼층은 질화 규소를 포함하는 트랜지스터 표시판.
  6. 제5항에서,
    상기 제1 절연층은 상기 제1 버퍼층 아래까지 연장되고,
    상기 제1 절연층은 질화 규소를 포함하는 트랜지스터 표시판.
  7. 삭제
  8. 기판,
    상기 기판 위에 위치하는 제1 버퍼층,
    상기 제1 버퍼층 위에 위치하며 상기 제1 버퍼층과 접촉하는 제2 버퍼층, 그리고
    상기 제1 버퍼층 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터
    를 포함하고,
    상기 제1 트랜지스터는
    상기 제2 버퍼층 위에 위치하며 상기 제2 버퍼층의 상부면과 접촉하는 다결정 반도체, 그리고
    상기 다결정 반도체와 중첩하는 제1 게이트 전극
    을 포함하고,
    상기 제2 트랜지스터는
    상기 제1 버퍼층 위에 위치하며 상기 제1 버퍼층의 상부면과 접촉하는 산화물 반도체, 그리고
    상기 산화물 반도체와 중첩하는 제2 게이트 전극
    을 포함하고,
    상기 제2 버퍼층은 상기 제2 게이트 전극을 덮고,
    상기 제1 버퍼층은 산화 규소를 포함하는 트랜지스터 표시판.
  9. 제8항에서,
    상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층, 그리고
    상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재
    를 더 포함하고,
    상기 절연 부재는 상기 제1 절연층 아래에 위치하는 트랜지스터 표시판.
  10. 제9항에서,
    상기 제1 절연층과 상기 제1 게이트 전극을 덮는 제3 절연층을 더 포함하고,
    상기 제1 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 다결정 반도체와 연결되는 제1 소스 전극 및 제1 드레인 전극을 더 포함하고,
    상기 제2 트랜지스터는 상기 제3 절연층 위에 위치하며 상기 산화물 반도체와 연결되는 제2 소스 전극 및 제2 드레인 전극을 더 포함하는 트랜지스터 표시판.
  11. 제8항에서,
    상기 제2 버퍼층은 질화 규소를 포함하는 트랜지스터 표시판.
  12. 제10항에서,
    상기 제1 게이트 전극과 중첩하는 스토리지 전극, 그리고
    상기 제1 게이트 전극과 상기 스토리지 전극 사이에 위치하는 스토리지층
    을 더 포함하고,
    상기 스토리지 전극은 상기 제3 절연층 아래에 위치하는 트랜지스터 표시판.
  13. 기판,
    상기 기판 위에 위치하는 제1 버퍼층,
    상기 기판 위에 위치하며 서로 이격되는 제1 트랜지스터 및 제2 트랜지스터,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터 중 어느 하나에 연결되는 제1 전극,
    상기 제1 전극과 대향하는 제2 전극, 그리고
    상기 제1 전극과 상기 제2 전극 사이에 위치하는 발광 부재
    를 포함하고,
    상기 제1 트랜지스터는
    상기 기판 위에 위치하는 다결정 반도체, 그리고
    상기 다결정 반도체와 중첩하는 제1 게이트 전극
    을 포함하고,
    상기 제2 트랜지스터는
    상기 제1 버퍼층 위에 위치하는 산화물 반도체, 그리고
    상기 산화물 반도체와 중첩하는 제2 게이트 전극
    을 포함하고,
    상기 제1 버퍼층은 상기 제1 게이트 전극을 덮고,
    상기 제1 버퍼층은 산화 규소를 포함하며,
    상기 제1 게이트 전극과 중첩하며 상기 제1 버퍼층 아래에 위치하는 스토리지 전극, 그리고
    상기 제1 게이트 전극과 상기 스토리지 전극 사이에 위치하는 스토리지층
    을 더 포함하고,
    상기 스토리지층은 상기 제2 트랜지스터와 중첩하지 않는 표시 장치.
  14. 제13항에서,
    상기 다결정 반도체와 상기 제1 게이트 전극 사이에 위치하는 제1 절연층,
    상기 제1 버퍼층 위에 위치하는 제2 절연층, 그리고
    상기 산화물 반도체와 상기 제2 게이트 전극 사이에 위치하는 절연 부재
    를 더 포함하고,
    상기 제2 절연층과 상기 절연 부재는 동일한 물질을 포함하는 표시 장치.
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