KR102529638B1 - Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same - Google Patents

Gated tri-state inverter, and low power reduced area phase interpolator system including same, and method of operating same Download PDF

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KR102529638B1 KR1020200178744A KR20200178744A KR102529638B1 KR 102529638 B1 KR102529638 B1 KR 102529638B1 KR 1020200178744 A KR1020200178744 A KR 1020200178744A KR 20200178744 A KR20200178744 A KR 20200178744A KR 102529638 B1 KR102529638 B1 KR 102529638B1
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Abstract

위상 보간(PI) 시스템은: 제1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - PI 스테이지는 멀티-비트 가중화 신호 및 그 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(PUPD) 단락 상황을 회피하도록 추가로 구성됨 -; 및 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지 - 증폭 스테이지는 커패시티브 컴포넌트를 포함하고; 커패시티브 컴포넌트는 조율가능하고; 그리고 커패시티브 컴포넌트는 증폭 스테이지의 감소된 풋프린트로 귀착되는 밀러 효과 구성을 가짐 - 를 포함한다.The phase interpolation (PI) system includes: a phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighted signal and generate an interpolated clock signal, the PI stage comprising a multi-bit weighted further configured to avoid a pull-up/pull-down (PUPD) short circuit situation by using a normalization signal and its logical inverse (multi-bit weighting_bar signal); and an amplification stage configured to receive and amplify the interpolated clock signal, the amplification stage comprising a capacitive component; The capacitive component is tunable; and the capacitive component has a Miller effect configuration resulting in a reduced footprint of the amplification stage.

Description

게이팅된 3-상태 인버터, 및 이를 포함하는 저 전력 감소된 면적 위상 보간기 시스템, 및 이를 동작시키는 방법{GATED TRI-STATE INVERTER, AND LOW POWER REDUCED AREA PHASE INTERPOLATOR SYSTEM INCLUDING SAME, AND METHOD OF OPERATING SAME}Gated TRI-STATE INVERTER, AND LOW POWER REDUCED AREA PHASE INTERPOLATOR SYSTEM INCLUDING SAME, AND METHOD OF OPERATING SAME}

우선권 주장priority claim

이 출원은 2020년 3월 31일자로 출원된 미국 가출원 제63/003,035호의 우선권을 주장하고, 이 미국 가출원은 그 전체적으로 참조로 본원에 편입된다.This application claims priority from US Provisional Application No. 63/003,035, filed on March 31, 2020, which is hereby incorporated by reference in its entirety.

발명의 배경이 되는 기술The technology behind the invention

최근에는, 큰 대역폭을 이용하여 큰 양들의 데이터를 전송하기 위한 점진적으로 증가하는 요건으로 인해, 고속 메모리 인터페이스들의 수요가 증가하였다.In recent years, the demand for high-speed memory interfaces has increased due to the progressively increasing requirement to transfer large amounts of data using large bandwidths.

메모리 인터페이스 시스템들에서는, 위상 보간기(phase interpolator)가 서로에 대하여 어떤 위상 이격을 가지는 2 개의 클록들로부터(이에 기초하여) 보간되는 중간 위상 클록을 생성한다(보간함). 일반적으로, PI는 타이밍 및/또는 위상 정렬의 조율을 용이하게 한다.In memory interface systems, a phase interpolator generates (interpolates) an intermediate phase clock that is interpolated from (based on) two clocks that are some phase apart from each other. In general, PI facilitates tuning of timing and/or phase alignment.

하나 이상의 실시예들은 동반 도면들의 도면들에서 제한이 아니라 예로서 예시되고, 여기서, 동일한 참조 번호 명칭들을 가지는 엘리먼트들은 전반에 걸쳐 유사한 엘리먼트들을 표현한다. 도면들은 이와 다르게 개시되지 않으면, 축척에 맞게 그려지지 않는다.
도 1a, 도 1b, 및 도 1c는 본 개시내용의 적어도 하나의 실시예에 따른, 반도체 디바이스의 대응하는 블록도들이다.
도 2는 일부 실시예들에 따른, 위상-보간 시스템의 블록도이다.
도 3a는 일부 실시예들에 따른, 저 전력 위상-보간 스테이지의 블록도이다.
도 3b는 일부 실시예들에 따른, 게이팅된 3-상태(gated tri-state; G3S) 인버터(inverter)의 회로도이다.
도 3ba은 일부 실시예들에 따른, 도 3b의 더 상세한 버전이다.
도 3c는 일부 실시예들에 따른, 3-상태(tri-state; 3S) 인버터의 회로도이다.
도 3ca은 일부 실시예들에 따른, 도 3c의 더 상세한 버전이다.
도 3d는 일부 실시예들에 따른, 다양한 파형들의 그래프이다.
도 3e, 도 3f, 및 도 3g는 일부 실시예들에 따른, 대응하는 트랜지스터-상태 회로 도면들이다.
도 4a는 일부 실시예들에 따른, 저-면적(low-area) 조율가능한 커패시티브-로딩(tunable capacitive-loading) 증폭 스테이지의 회로도이다.
도 4b는 일부 실시예들에 따른, 저-면적 조율가능한 커패시티브-로딩 증폭 스테이지의 회로도이다.
도 5는 일부 실시예들에 따른, 게이팅된 3-상태 인버터를 동작시키는 방법의 플로우차트이다.
도 6은 일부 실시예들에 따른, 위상-보간 시스템을 동작시키는 방법의 플로우차트이다.One or more embodiments are illustrated by way of example and not limitation in the drawings of the accompanying drawings, wherein elements having the same reference number designation throughout represent like elements. The drawings are not drawn to scale unless otherwise indicated.
1A, 1B, and 1C are corresponding block diagrams of a semiconductor device, in accordance with at least one embodiment of the present disclosure.
2 is a block diagram of a phase-interpolation system, in accordance with some embodiments.
3A is a block diagram of a low power phase-interpolation stage, in accordance with some embodiments.
3B is a circuit diagram of a gated tri-state (G3S) inverter, in accordance with some embodiments.
3BA is a more detailed version of FIG. 3B, in accordance with some embodiments.
3C is a circuit diagram of a tri-state (3S) inverter, in accordance with some embodiments.
Figure 3ca is a more detailed version of Figure 3c, in accordance with some embodiments.
3D is a graph of various waveforms, in accordance with some embodiments.
3E, 3F, and 3G are corresponding transistor-state circuit diagrams, in accordance with some embodiments.
4A is a circuit diagram of a low-area tunable capacitive-loading amplification stage, in accordance with some embodiments.
4B is a circuit diagram of a low-area tunable capacitive-loaded amplification stage, in accordance with some embodiments.
5 is a flowchart of a method of operating a gated tri-state inverter, in accordance with some embodiments.
6 is a flowchart of a method of operating a phase-interpolation system, in accordance with some embodiments.

다음의 개시내용은 제공된 발명요지의 상이한 특징부들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 컴포넌트들, 재료들, 값들, 단계들, 동작들, 재료들, 배열들 등의 특정 예들은 본 개시내용을 단순화하기 위하여 이하에서 설명된다. 물론, 이것들은 단지 예들이고, 제한적인 것으로 의도되지는 않는다. 다른 컴포넌트들, 값들, 동작들, 재료들, 배열들 등이 고려된다. 예를 들어, 뒤따르는 설명에서 제 2 특징부 상부 또는 그 상에서의 제 1 특징부의 형성은, 제 1 및 제 2 특징부들이 직접 접촉하도록 형성되는 실시예들을 포함할 수 있고, 제 1 및 제 2 특징부들이 직접 접촉하지 않을 수 있도록, 추가적인 특징부들이 제 1 및 제 2 특징부들 사이에서 형성될 수 있는 실시예들을 또한 포함할 수 있다. 추가적으로, 본 개시내용은 다양한 예들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 단순화 및 명확함을 위한 것이고, 그 자체적으로 논의된 다양한 실시예들 및/또는 구성들 사이의 관계를 기술하지는 않는다.The following disclosure provides many different embodiments or examples for implementing different features of the presented subject matter. Specific examples of components, materials, values, steps, operations, materials, arrangements, etc. are described below to simplify the present disclosure. Of course, these are only examples and are not intended to be limiting. Other components, values, operations, materials, arrangements, etc. are contemplated. For example, the formation of a first feature on or over a second feature in the description that follows may include embodiments in which the first and second features are formed in direct contact, and the first and second features are formed in direct contact with each other. Embodiments may also be included in which additional features may be formed between the first and second features, such that the features may not be in direct contact. Additionally, the disclosure may repeat reference numerals and/or letters in various examples. This repetition is for the purpose of simplicity and clarity and does not in itself dictate a relationship between the various embodiments and/or configurations discussed.

또한, "바로 아래", "아래", "하부", "위", "상부" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 예시된 바와 같이 또 다른 구성요소(들) 또는 특징부(들)에 대한 하나의 구성요소 또는 특징부의 관계를 설명하기 위한 설명의 용이함을 위하여 본원에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 도시된 배향에 추가적으로, 이용 또는 동작 시에 디바이스의 상이한 배향들을 망라하도록 의도된다. 장치는 이와 다르게 배향(90 도 또는 다른 배향들로 회전)될 수 있고, 본원에서 이용된 공간적으로 상대적인 설명어(descriptor)들은 이에 따라 마찬가지로 해독될 수 있다.Also, spatially relative terms such as "directly below", "below", "lower", "above", "upper", etc. may refer to another component(s) or feature(s) as illustrated in the figures. It may be used herein for ease of explanation to explain the relationship of one element or feature to the other. Spatially relative terms are intended to encompass different orientations of the device in use or operation, in addition to the orientation shown in the figures. The device may be otherwise oriented (rotated 90 degrees or at other orientations) and the spatially relative descriptors used herein may likewise be interpreted accordingly.

일부 실시예들에서, 위상 보간(phase interpolating; PI) 시스템은: 제 1 및 제 2 클록 신호들 및 가중화 신호(weighting signal)를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간 스테이지 - PI 스테이지는 저 전력(low power) 구성을 가짐 -; 및 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지 - 증폭 스테이지는 조율가능한 커패시티브 컴포넌트(capacitive component)를 포함하고, 커패시티브 컴포넌트는 밀러 효과 구성(Miller effect configuration)을 가짐 - 를 포함한다.In some embodiments, a phase interpolating (PI) system includes: a phase-interpolating stage configured to receive first and second clock signals and a weighting signal, and to generate an interpolated clock signal - The PI stage has a low power configuration -; and an amplification stage configured to receive and amplify the interpolated clock signal, the amplification stage including a tunable capacitive component, the capacitive component having a Miller effect configuration. .

PI 시스템을 위한 제 1 다른 접근법에 따르면, 단락 전류(short-circuit current)들을 겪고, 이것은 어떤 사정들 하에서, 그 PI 스테이지가 전력 소비를 증가시키는 (이하에서 논의된) 풀-업/풀-다운(pull-up/pull-down; PUPD) 단락 상황을 겪고, 따라서, 고 전력 PI 스테이지로서 지칭된다는 단점을 가진다. PI 시스템을 위한 제 2 다른 접근법에 따르면, PUPD 단락들은 그 중에서도, 증가된 크기/풋프린트(footprint)의 단점을 가지고, 따라서, 큰 풋프린트 PI 스테이지로서 지칭되는 개별 조합 로직 회로부(discrete combinatorial logic circuitry)의 이용으로 감소된다. 적어도 일부 실시예들은, 그럼에도 불구하고 증가된 크기/풋프린트를 겪지 않고, 따라서, 작은 풋프린트 PI 스테이지로서 지칭되는 저-전력(low-power) PI 스테이지의 이용을 통해 PUPD 단락 상황을 회피하는 PI 시스템을 제공하고, 여기서, 저 전력, 작은 풋프린트 PI 스테이지는: 병렬 접속된 3-상태(3S) 인버터들을 포함하는 제 1 셀(cell); 및 병렬 접속된 게이팅된 3-상태(G3S) 인버터들을 포함하는 제 2 셀을 포함한다. 적어도 일부 실시예들은, 임의의 주어진 3S 인버터 및 그 대응하는 G3S 인버터가, 주어진 3S 인버터가 논리적 하이 신호(high signal)를 출력하도록 제어될 때, 대응하는 G3S 인버터가 논리적 하이 신호를 출력하도록 제어되고; 주어진 3S 인버터가 논리적 로우 신호(low signal)를 출력하도록 제어될 때, 대응하는 G3S 인버터가 논리적 로우 신호를 출력하도록 제어되게 상호 동작되므로, 단락 상황을 회피하는 PI 스테이지를 제공한다. 다른 접근법에 따른 고 전력 PI 스테이지에 비해, PI 스테이지(304)는 저 전력으로서 간주된다. PI 시스템의 적어도 일부 실시예들은, 증폭기의 출력을 증폭기의 입력에 용량성으로(capacitively) 결합함으로써 밀러 효과를 활용하는 피드백 루프(feedback loop)로 구성된 증폭기를 포함하는 증폭 스테이지를 이용함으로써 감소된 면적을 달성한다.According to a first alternative approach for a PI system, it experiences short-circuit currents which, under certain circumstances, pull-up/pull-down (discussed below) the PI stage increases its power consumption. (pull-up/pull-down; PUPD) suffers from a short-circuit situation, and thus has the disadvantage of being referred to as a high power PI stage. According to a second alternative approach for the PI system, PUPD shorts have, among other things, the disadvantage of increased size/footprint, and thus discrete combinatorial logic circuitry, referred to as a large footprint PI stage. ) is reduced by the use of At least some embodiments nevertheless avoid the PUPD shorting situation through the use of a low-power PI stage, which does not suffer from increased size/footprint and thus is referred to as a small footprint PI stage. A system is provided, wherein the low power, small footprint PI stage comprises: a first cell comprising parallel connected three-state (3S) inverters; and a second cell comprising gated tri-state (G3S) inverters connected in parallel. At least some embodiments, any given 3S inverter and its corresponding G3S inverter are controlled to output a logic high signal when the given 3S inverter is controlled to output a logic high signal. ; When a given 3S inverter is controlled to output a logic low signal, the corresponding G3S inverter is interoperated to be controlled to output a logic low signal, thus providing a PI stage that avoids short circuit conditions. Compared to the high power PI stages according to other approaches, the PI stage 304 is considered low power. At least some embodiments of the PI system reduce area by using an amplification stage comprising an amplifier configured in a feedback loop that exploits the Miller effect by capacitively coupling the output of the amplifier to the input of the amplifier. to achieve

도 1a, 도 1b, 및 도 1c는 본 개시내용의 적어도 하나의 실시예에 따른, 대응하는 반도체 디바이스들(100A, 100B, 및 100C)의 대응하는 블록도들이다.1A, 1B, and 1C are corresponding block diagrams of corresponding semiconductor devices 100A, 100B, and 100C, in accordance with at least one embodiment of the present disclosure.

도 1a에서, 반도체 디바이스(100A)는 위상-보간(PI) 시스템(102A)을 포함한다. PI 시스템(102A)은 저-전력 위상-보간(PI) 스테이지(104A); 및 저-면적 조율가능한-커패시턴스(tunable-capacitance) 증폭 스테이지(106A)를 포함한다.In FIG. 1A , a semiconductor device 100A includes a phase-interpolation (PI) system 102A. The PI system 102A includes a low-power phase-interpolation (PI) stage 104A; and a low-area tunable-capacitance amplification stage 106A.

도 1b에서, 반도체 디바이스(100B)는 PI 시스템(102B)을 포함한다. PI 시스템(102B)은 저-전력 PI 스테이지(104A); 및 증폭 스테이지(106B)를 포함한다. 도 1a의 저-면적, 조율가능한-커패시턴스 증폭 스테이지(106A)에 비해, 증폭 스테이지(106B)는 저-면적이 아니고, 조율가능한-커패시턴스를 가지지도 않는다.In FIG. 1B, a semiconductor device 100B includes a PI system 102B. The PI system 102B includes a low-power PI stage 104A; and an amplification stage 106B. Compared to the low-area, tunable-capacitance amplification stage 106A of FIG. 1A, the amplification stage 106B is neither low-area nor tunable-capacitance.

도 1c에서, 반도체 디바이스(100C)는 PI 시스템(102C)을 포함한다. PI 시스템(102C)은 PI 스테이지(104A); 및 저-면적, 조율가능한-커패시턴스 증폭 스테이지(106A)를 포함한다. 도 1a의 저-전력 PI 스테이지(104A)에 비해, PI 스테이지(104C)는 저-전력이 아니다.In FIG. 1C, a semiconductor device 100C includes a PI system 102C. The PI system 102C includes a PI stage 104A; and a low-area, tunable-capacitance amplification stage 106A. Compared to the low-power PI stage 104A of FIG. 1A, the PI stage 104C is not low-power.

도 2는 일부 실시예들에 따른, 위상-보간(PI) 시스템(202)의 블록도이다.2 is a block diagram of a phase-interpolation (PI) system 202, in accordance with some embodiments.

PI 시스템(202)은 저-전력 위상-보간(PI) 스테이지(204); 및 저-면적 조율가능한-커패시턴스 증폭 스테이지(206)를 포함한다.The PI system 202 includes a low-power phase-interpolation (PI) stage 204; and a low-area tunable-capacitance amplification stage 206.

PI 스테이지(204)는 제 1 클록(CLK1), 제 2 클록(CLK2), 및 멀티-비트 2진 가중화 신호(multi-bit binary weighting signal)(W<(M-1):0>)를 수신하도록 구성되고, 여기서, M은 양의 정수이고, 2 ≤ M이다. 도 2에서, 논의를 용이하게 하는 목적들을 위하여, M의 값이 가정되고, 즉, M = 4이고, 따라서, W<(M-1):0>는 W<3:0>이다. 일부 실시예들에서, 2 ≤ M이고, M ≠ 4이다. PI 스테이지(204)는 노드(212)에서 제 1 위상-보간된 신호(OUT1)를 출력하도록 구성된다. PI 스테이지(204)에 관한 더 많은 세부사항은 도 3a, 도 3b, 도 3ba, 도 3c, 도 3ca, 및 도 3d 내지 도 3f의 논의에서 제공된다.The PI stage 204 generates a first clock (CLK1), a second clock (CLK2), and a multi-bit binary weighting signal (W<(M-1):0>). configured to receive, where M is a positive integer and 2 ≤ M. In Fig. 2, for purposes of facilitating discussion, the value of M is assumed, i.e., M = 4, so W<(M-1):0> is W<3:0>. In some embodiments, 2 ≤ M and M ≠ 4. PI stage 204 is configured to output a first phase-interpolated signal OUT1 at node 212 . More details regarding the PI stage 204 are provided in the discussion of FIGS. 3A, 3B, 3BA, 3C, 3CA, and 3D-3F.

저면적 조율가능한-커패시턴스 증폭 스테이지(206)는 노드(212)에서의 신호(OUT1), 멀티-비트 커패시턴스-조율 신호(CAP<(N-1):0>)를 수신하도록 구성되고, 여기서, N은 양의 정수이고, 2 ≤ N이다. 도 2에서, N = 3이고, 따라서, CAP<(N-1):0>는 CAP<2:0>이다. 일부 실시예들에서, 2 ≤ N이고, N ≠ 3이다. 증폭 스테이지(206)는 제 1 위상-보간된 신호(OUT1)의 증폭된 버전을 노드(219)에서의 신호(OUT2)로서 출력하도록 구성된다.The low-area tunable-capacitance amplification stage 206 is configured to receive the signal OUT1 at node 212, the multi-bit capacitance-tuning signal CAP<(N-1):0>, wherein: N is a positive integer, and 2 ≤ N. In Fig. 2, N = 3, so CAP<(N-1):0> is CAP<2:0>. In some embodiments, 2 ≤ N and N ≠ 3. Amplifying stage 206 is configured to output an amplified version of the first phase-interpolated signal OUT1 as signal OUT2 at node 219 .

증폭 스테이지(206)는 반전 증폭기(209) 및 조율가능한 커패시턴스(208)를 포함한다. 반전 증폭기(inverting amplifier)(209)는 디지털 디바이스인 논리적 인버터와 대조적으로, 아날로그 디바이스이다. 반전 증폭기(209)는 이득(G)을 가진다. 조율가능한 커패시턴스(208)는 가변 커패시턴스(CM)를 가지고, 도 2에서의 밀러-등가 구성에서 도시된다. 밀러-등가 구성에서, 조율가능한 커패시턴스(208)는 노드(212)와, 도 2에서 접지인 제 1 시스템 기준 전압 사이에서 결합된 것으로서 도시된다. 일부 실시예들에서, 제 1 시스템 기준 전압은 VSS이다. 조율가능한 커패시턴스(208)는 커패시턴스-조율 신호(CAP<(N-1):0>)를 수신함으로써, 가변 커패시턴스(CM)의 값을 조절하도록 구성된다. 증폭 스테이지(206)에 관한 더 많은 세부사항은 도 4a 내지 도 4b의 논의에 의해 제공된다.The amplification stage 206 includes an inverting amplifier 209 and a tunable capacitance 208. The inverting amplifier 209 is an analog device, as opposed to a logical inverter which is a digital device. Inverting amplifier 209 has a gain G. Tunable capacitance 208 has a variable capacitance (C M ) and is shown in a Miller-equivalent configuration in FIG. 2 . In the Miller-equivalent configuration, tunable capacitance 208 is shown as coupled between node 212 and the first system reference voltage, which in FIG. 2 is ground. In some embodiments, the first system reference voltage is VSS. The tunable capacitance 208 is configured to adjust the value of the variable capacitance C M by receiving the capacitance-tuning signal CAP<(N-1):0>. More details regarding the amplification stage 206 are provided by the discussion of FIGS. 4A-4B.

도 3a는 일부 실시예들에 따른, 저 전력 위상-보간(PI) 스테이지(304)의 블록도이다.3A is a block diagram of a low power phase-interpolation (PI) stage 304, in accordance with some embodiments.

PI 스테이지(304)는 3-상태(3S) 인버터들(310(1), 310(2), 310(3), 및 310(4)); 및 게이팅된 3-상태(G3S) 인버터들(314(1), 314(2), 314(3), 및 314(4))을 포함한다. PI 스테이지(304)는 노드(312)에서 제 1 위상-보간된 신호(OUT1)를 출력하도록 구성된다. 3S 인버터들(310(1) 내지 310(4))은 셀(311) 내로 배열된다. G3S 인버터들(314(1) 내지 314(4))은 셀(315) 내로 배열된다.The PI stage 304 includes three-state (3S) inverters 310(1), 310(2), 310(3), and 310(4); and gated three-state (G3S) inverters 314(1), 314(2), 314(3), and 314(4). PI stage 304 is configured to output a first phase-interpolated signal OUT1 at node 312 . 3S inverters 310(1) to 310(4) are arranged into cell 311. G3S inverters 314(1) through 314(4) are arranged into a cell 315.

3S 인버터들(310(1) 내지 310(4))의 각각의 하나는 입력 단자(IN), 인에이블 단자(EN), 및 출력 단자를 포함한다. 3S 인버터들(310(1) 내지 310(4))의 각각의 더 상세한 도면은 도 3c에서 제공된다. 3S 인버터들(310(1) 내지 310(4))의 각각의 입력 단자(IN)는 제 1 클록(CLK1)의 논리적 역(CLK1_bar)을 수신하도록 구성된다. 예시의 단순화를 위하여, CLK1로부터 CLK1_bar를 생성하기 위한 회로부는 도 3a에서 도시되지 않는다. 3S 인버터들(310(1) 내지 310(4))의 각각의 출력 단자는 노드(312)에 결합된다.Each one of the 3S inverters 310(1) to 310(4) includes an input terminal IN, an enable terminal EN, and an output terminal. A more detailed view of each of the 3S inverters 310(1) through 310(4) is provided in FIG. 3C. Each input terminal (IN) of the 3S inverters 310(1) to 310(4) is configured to receive the logical inverse (CLK1_bar) of the first clock (CLK1). For simplicity of illustration, circuitry for generating CLK1_bar from CLK1 is not shown in FIG. 3A. An output terminal of each of 3S inverters 310(1) to 310(4) is coupled to node 312.

도 3a에서, PI 스테이지(304)의 동작의 상세한 예를 제공하는 목적들을 위하여, 멀티-비트 2진 가중화 신호의 값이 가정되고, 즉, W<3:0> = 0011이다. 일부 실시예들에서, W<3:0>는 W<3:0> = 0011 이외의 다양한 값들을 취한다. 또한, W<3:0> 자체는 더 일반적인 멀티-비트 2진 가중화 신호 W<(M-1):0>의 예라는 것이 상기되어야 한다.In Fig. 3a, for purposes of providing a detailed example of the operation of the PI stage 304, the value of the multi-bit binary weighting signal is assumed, i.e., W<3:0> = 0011. In some embodiments, W<3:0> takes on various values other than W<3:0> = 0011. It should also be recalled that W<3:0> itself is an example of the more general multi-bit binary weighted signal W<(M-1):0>.

3S 인버터(310(1))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 1 비트(W<0>)의 논리적 역(W<0>_bar)을 수신하도록 구성된다. 3S 인버터(310(2))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 2 비트(W<1>)의 논리적 역(W<1>_bar)을 수신하도록 구성된다. 3S 인버터(310(3))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 3 비트(W<2>)의 논리적 역(W<2>_bar)을 수신하도록 구성된다. 3S 인버터(310(4))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 4 비트(W<3>)의 논리적 역(W<3>_bar)을 수신하도록 구성된다. 예시의 단순화를 위하여, W<0> - W<3>로부터 대응하도록 W<0>_bar - W<3>_bar를 생성하기 위한 회로부는 도 3a에서 도시되지 않는다.The enable terminal EN of the 3S inverter 310(1) is the logical inverse (W<0>_bar) of the first bit (W<0>) of the multi-bit weighting signal (W<3:0>). It is configured to receive. The enable terminal (EN) of the 3S inverter (310(2)) is the logical inverse (W<1>_bar) of the second bit (W<1>) of the multi-bit weighting signal (W<3:0>). It is configured to receive. The enable terminal EN of the 3S inverter 310(3) is the logical inverse (W<2>_bar) of the third bit (W<2>) of the multi-bit weighting signal (W<3:0>). It is configured to receive. The enable terminal EN of the 3S inverter 310(4) is the logical inverse (W<3>_bar) of the fourth bit (W<3>) of the multi-bit weighting signal (W<3:0>). It is configured to receive. For simplicity of illustration, circuitry for generating W<0>_bar - W<3>_bar to correspond from W<0> - W<3> is not shown in FIG. 3A.

PI 스테이지(304) 내에 포함된 3S 인버터(310(1))의 하나의 사례, 즉, 2bit_position{W<0>} 개의 사례가 있다. 라벨 "x1"은 3S 인버터(310(1))에 근접하게 도시된다. bit_position{W<1>}이 제로(zero)일 때, PI 스테이지(304)에서의 3S 인버터(310(1))의 2bit_position{W<0>} = 20 = 1 개의 사례가 있고, 이것은 비록 하나의 멤버(member)를 갖는 대응하는 그룹을 표현한다. PI 스테이지(304) 내에 포함된 3S 인버터(310(2))의 다수의 사례들, 즉, 2bit_position{W<1>} 개의 사례들이 있다. bit_position{W<1>}이 1일 때, PI 스테이지(304)에서의 3S 인버터(310(2))의 2bit_position{W<1>} = 21 = 2 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 예시의 단순화를 위하여, 3S 인버터(310(2))의 오직 하나의 사례가 도 3a에서 도시된다. 라벨 "x2"는 3S 인버터(310(2))에 근접하게 도시된다. PI 스테이지(304) 내에 포함된 3S 인버터(310(3))의 다수의 사례들, 즉, 2bit_position{W<2>} 개의 사례들이 있다. bit_position{W<2>}이 2일 때, PI 스테이지(304)에서의 3S 인버터(310(3))의 2bit_position{W<2>} = 22 = 4 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 예시의 단순화를 위하여, 3S 인버터(310(3))의 오직 하나의 사례가 도 3a에서 도시된다. 라벨 "x4"는 3S 인버터(310(3))에 근접하게 도시된다. PI 스테이지(304) 내에 포함된 3S 인버터(310(4))의 다수의 사례들, 즉, 2bit_position{W<3>} 개의 사례들이 있다. bit_position{W<3>}이 3일 때, PI 스테이지(304)에서의 3S 인버터(310(4))의 2bit_position{W<3>} = 23 = 8 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 라벨 "x8"은 3S 인버터(310(4))에 근접하게 도시된다. 예시의 단순화를 위하여, 3S 인버터(310(3))의 오직 하나의 사례가 도 3a에서 도시된다.There is one instance of 3S inverter 310(1) included in PI stage 304, i.e., 2 bit_position{W<0>} instances. Label “x1” is shown proximate to 3S inverter 310(1). When bit_position{W<1>} is zero, there are 2 bit_position{W<0>} = 2 0 = 1 cases of 3S inverter 310(1) in PI stage 304, which is It represents a corresponding group even though it has only one member. There are multiple instances of 3S inverter 310(2) included in PI stage 304, namely 2 bit_position{W<1>} instances. When bit_position{W<1>} is 1, there are 2 bit_position{W<1>} = 2 1 = 2 cases of 3S inverter 310(2) in PI stage 304, which all together are multiple. Represents a corresponding group having members of For simplicity of illustration, only one instance of a 3S inverter 310(2) is shown in FIG. 3A. Label “x2” is shown proximate to 3S inverter 310(2). There are multiple instances of 3S inverter 310(3) included in PI stage 304, namely 2 bit_position{W<2>} instances. When bit_position{W<2>} is 2, there are 2 bit_position{W<2>} = 2 2 = 4 cases of 3S inverter 310(3) in PI stage 304, which are all together a majority. Represents a corresponding group having members of For simplicity of illustration, only one instance of a 3S inverter 310(3) is shown in FIG. 3A. Label “x4” is shown proximate to 3S inverter 310(3). There are multiple instances of 3S inverter 310(4) included in PI stage 304, namely 2 bit_position{W<3>} instances. When bit_position{W<3>} is 3, there are 2 bit_position{W<3>} = 2 3 = 8 cases of 3S inverter 310(4) in PI stage 304, which are all together a majority. Represents a corresponding group having members of The label “x8” is shown proximate to 3S inverter 310(4). For simplicity of illustration, only one instance of a 3S inverter 310(3) is shown in FIG. 3A.

도 3a에서, G3S 인버터들(314(1) 내지 314(4))의 각각의 하나는 입력 단자(IN), 인에이블 단자(EN), 게이팅 단자(G), 및 출력 단자를 포함한다. G3S 인버터들(314(1) 내지 314(4))의 각각의 더 상세한 도면은 도 3b에서 제공된다.3A, each one of G3S inverters 314(1) to 314(4) includes an input terminal IN, an enable terminal EN, a gating terminal G, and an output terminal. A more detailed view of each of G3S inverters 314(1) through 314(4) is provided in FIG. 3B.

G3S 인버터들(314(1) 내지 314(4))의 각각의 입력 단자(IN)는 제 2 클록(CLK2)의 논리적 역(CLK2_bar)을 수신하도록 구성된다. 예시의 단순화를 위하여, CLK2로부터 CLK2_bar를 생성하기 위한 회로부는 도 3a에서 도시되지 않는다. G3S 인버터들(314(1) 내지 314(4))의 각각의 게이팅 단자(G)는 CLK1_bar를 수신하도록 구성된다.Each input terminal (IN) of G3S inverters 314(1) to 314(4) is configured to receive the logical inverse (CLK2_bar) of the second clock (CLK2). For simplicity of illustration, circuitry for generating CLK2_bar from CLK2 is not shown in FIG. 3A. Gating terminal G of each of G3S inverters 314(1) to 314(4) is configured to receive CLK1_bar.

대응하는 G3S 인버터들(314(1) 내지 314(4))의 각각의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 대응하는 비트(W<i>)를 수신하도록 구성된다. 더 상세하게, G3S 인버터(314(1))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 1 비트(W<0>)를 수신하도록 구성된다. G3S 인버터(314(2))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 2 비트(W<1>)를 수신하도록 구성된다. G3S 인버터(314(3))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 3 비트(W<2>)를 수신하도록 구성된다. G3S 인버터(314(4))의 인에이블 단자(EN)는 멀티-비트 가중화 신호(W<3:0>)의 제 4 비트(W<3>)를 수신하도록 구성된다.Each enable terminal EN of the corresponding G3S inverters 314(1) to 314(4) corresponds to a corresponding bit W<i> of the multi-bit weighting signal W<3:0>. It is configured to receive. More specifically, the enable terminal (EN) of the G3S inverter 314(1) is configured to receive the first bit (W<0>) of the multi-bit weighting signal (W<3:0>). The enable terminal (EN) of the G3S inverter 314(2) is configured to receive the second bit (W<1>) of the multi-bit weighted signal (W<3:0>). The enable terminal (EN) of the G3S inverter 314(3) is configured to receive the third bit (W<2>) of the multi-bit weighting signal (W<3:0>). The enable terminal (EN) of the G3S inverter 314(4) is configured to receive the fourth bit (W<3>) of the multi-bit weighted signal (W<3:0>).

PI 스테이지(304) 내에 포함된 G3S 인버터(314(1))의 하나의 사례, 즉, 2bit_position{W<0>} 개의 사례가 있다. bit_position{W<1>}이 제로일 때, PI 스테이지(304)에서의 G3S 인버터(314(1))의 2bit_position{W<0>} = 20 = 1 개의 사례가 있고, 이것은 비록 하나의 멤버를 갖는 대응하는 그룹을 표현한다. 라벨 "x1"은 G3S 인버터(314(1))에 근접하게 도시된다. PI 스테이지(304) 내에 포함된 G3S 인버터(314(2))의 다수의 사례들, 즉, 2bit_position{W<1>} 개의 사례들이 있다. bit_position{W<1>}이 1일 때, PI 스테이지(304)에서의 G3S 인버터(314(2))의 2bit_position{W<1>} = 21 = 2 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 예시의 단순화를 위하여, G3S 인버터(314(2))의 오직 하나의 사례가 도 3a에서 도시된다. 라벨 "x2"는 G3S 인버터(314(2))에 근접하게 도시된다. PI 스테이지(304) 내에 포함된 G3S 인버터(314(3))의 다수의 사례들, 즉, 2bit_position{W<2>} 개의 사례들이 있다. bit_position{W<2>}이 2일 때, PI 스테이지(304)에서의 G3S 인버터(314(3))의 2bit_position{W<2>} = 22 = 4 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 예시의 단순화를 위하여, G3S 인버터(314(3))의 오직 하나의 사례가 도 3a에서 도시된다. 라벨 "x4"는 G3S 인버터(314(3))에 근접하게 도시된다. PI 스테이지(304) 내에 포함된 G3S 인버터(314(4))의 다수의 사례들, 즉, 2bit_position{W<3>} 개의 사례들이 있다. bit_position{W<3>}이 3일 때, PI 스테이지(304)에서의 G3S 인버터(314(4))의 2bit_position{W<3>} = 23 = 8 개의 사례가 있고, 이것은 모두 함께 다수의 멤버들을 가지는 대응하는 그룹을 표현한다. 라벨 "x8"은 G3S 인버터(314(4))에 근접하게 도시된다. 예시의 단순화를 위하여, G3S 인버터(314(3))의 오직 하나의 사례가 도 3a에서 도시된다.There is one instance of G3S inverter 314(1) included in PI stage 304, i.e., 2 bit_position{W<0>} instances. When bit_position{W<1>} is zero, there are 2 bit_position{W<0>} = 2 0 = 1 cases of the G3S inverter 314(1) in the PI stage 304, which is Represents a corresponding group with members. Label “x1” is shown proximate to G3S inverter 314(1). There are multiple instances of the G3S inverter 314(2) included within the PI stage 304, namely 2 bit_position{W<1>} instances. When bit_position{W<1>} is 1, there are 2 cases of 2 bit_position{W<1>} = 2 1 = 2 of the G3S inverter 314(2) in the PI stage 304, which all together are multiple. Represents a corresponding group having members of For simplicity of illustration, only one instance of G3S inverter 314(2) is shown in FIG. 3A. Label “x2” is shown proximate to G3S inverter 314(2). There are multiple instances of the G3S inverter 314(3) included within the PI stage 304, namely 2 bit_position{W<2>} instances. When bit_position{W<2>} is 2, there are 2 bit_position{W<2>} = 2 2 = 4 instances of the G3S inverter 314(3) in the PI stage 304, which are all together a majority. Represents a corresponding group having members of For simplicity of illustration, only one instance of G3S inverter 314(3) is shown in FIG. 3A. Label “x4” is shown proximate to G3S inverter 314(3). There are multiple instances of the G3S inverter 314(4) included within the PI stage 304, namely 2 bit_position{W<3>} instances. When bit_position{W<3>} is 3, there are 2 bit_position{W<3>} = 2 3 = 8 instances of the G3S inverter 314(4) in the PI stage 304, which are all together a majority. Represents a corresponding group having members of The label “x8” is shown proximate to G3S inverter 314(4). For simplicity of illustration, only one instance of G3S inverter 314(3) is shown in FIG. 3A.

제 1 다른 접근법에 따르면, 이와 다르게 PI 스테이지(304)에 대응하는 PI 스테이지는, 각각이 3S 인버터들(310(1) 내지 310(4))의 셀(311) 및 PI 스테이지(304)의 G3S 인버터들(314(1) 내지 314(5))의 셀(315)이 아니라, 오직 3S 인버터들을 가지는 제 1 및 제 2 그룹들을 이용한다. 제 1 다른 접근법에 따르면, CLK1 및 CLK2의 상태들의 일부 조합들은 3S 인버터들 중의 하나 이상이 공통 출력 노드를 VDD 향해 풀업하도록 제어되는 반면, 3S 인버터들 중의 하나 이상은 공통 출력 노드를 VSS를 향해 풀다운하도록 제어되는 사정들을 생성하고, 이것은 큰 양의 전력을 소비하는 단락(PUPD 단락) 상황의 풀-업/풀-다운(PUPD) 유형을 표현한다. 따라서, 제 1 다른 접근법은 고 전력 PI 스테이지로서 설명된다. PI 시스템을 위한 제 2 다른 접근법에 따르면, PUPD 단락들은 제 1 다른 접근법의 제 1 및 제 2 3S-인버터-단독 그룹들을, 그 중에서도, 증가된 크기/풋프린트의 단점을 가지고, 따라서, 큰 풋프린트 PI 스테이지로서 지칭되는 개별 게이팅 회로부와 조합함으로써 감소된다. PI 스테이지(304)의 장점은 제 2 다른 접근법과 대조적으로, 개별 조합 로직 회로부를 이용할 필요 없이 PUPD 단락 상황을 회피한다는 것이고, 이것은 임의의 주어진 3S 인버터(예컨대, 310(1)) 및 그 대응하는 G3S 인버터(예컨대, 314(1))가 (다른 신호들 중에서) 대응하는 가중화 신호들(W<0>_bar 및 W<0>)에 의해 상호 동작되기 때문이다.According to the first alternative approach, the PI stages corresponding to the PI stage 304, respectively, are the cell 311 of the 3S inverters 310(1) to 310(4) and the G3S of the PI stage 304, respectively. Not cell 315 of inverters 314(1) to 314(5), but using first and second groups having only 3S inverters. According to a first alternative approach, some combinations of the states of CLK1 and CLK2 are controlled such that one or more of the 3S inverters pull up the common output node towards VDD, while one or more of the 3S inverters pull down the common output node towards VSS. This represents a pull-up/pull-down (PUPD) type of short circuit (PUPD short) situation that consumes a large amount of power. Thus, the first alternative approach is described as a high power PI stage. According to the second alternative approach for the PI system, the PUPD short circuits have the disadvantage of, among other things, increased size/footprint of the first and second 3S-inverter-only groups of the first alternative approach, and thus large footprint. reduced by combining it with separate gating circuitry referred to as a printed PI stage. An advantage of the PI stage 304 is that it avoids the PUPD shorting situation without the need to use separate combinational logic circuitry, as opposed to the second alternative approach, which is for any given 3S inverter (e.g., 310(1)) and its corresponding This is because the G3S inverter (e.g., 314(1)) is interoperated by (among other signals) the corresponding weighting signals W<0>_bar and W<0>.

따라서, 3S 인버터(310(1))가 논리적 하이 신호를 출력하도록 제어될 때, 대응하는 G3S 인버터(314(1))는 논리적 하이 신호를 출력하도록 제어되고; 3S 인버터(310(1))가 논리적 로우 신호를 출력하도록 제어될 때, 대응하는 G3S 인버터(314(1))는 논리적 로우 신호를 출력하도록 제어된다. 다른 접근법에 따른 고 전력 PI 스테이지에 비해, PI 스테이지(304)는 저 전력으로서 간주된다.Thus, when the 3S inverter 310(1) is controlled to output a logic high signal, the corresponding G3S inverter 314(1) is controlled to output a logic high signal; When the 3S inverter 310(1) is controlled to output a logic low signal, the corresponding G3S inverter 314(1) is controlled to output a logic low signal. Compared to the high power PI stages according to other approaches, the PI stage 304 is considered low power.

도 3b는 일부 실시예들에 따른, 게이팅된 3-상태(G3S) 인버터(314(5))의 회로도이다.3B is a circuit diagram of a gated three-state (G3S) inverter 314(5), in accordance with some embodiments.

도 3ba은 일부 실시예들에 따른, 도 3b의 G3S 인버터(314(5))의 더 상세한 버전(314(5)')이다.3BA is a more detailed version 314(5)′ of the G3S inverter 314(5) of FIG. 3B, in accordance with some embodiments.

도 3b에서의 G3S 인버터(314(5))는 도 3a의 G3S 인버터들(314(1) 내지 314(4))의 각각의 예이다. G3S 인버터(314(5))는 PI 스테이지(304)에서의 그 포함 이외의 응용들을 가진다. 따라서, 도 3b는 G3S 인버터(314(5))를 별도의 디바이스로서 도시하고, 따라서, PI 스테이지(304)의 신호-결합(signal-coupling)을 도입하지 않는다. 대조적으로, 도 3ba은 PI 스테이지(304)의 신호-결합의 맥락에서 G3S 인버터(314(5)')를 도시한다.G3S inverter 314(5) in FIG. 3B is an example of each of G3S inverters 314(1) through 314(4) in FIG. 3A. The G3S inverter 314(5) has applications other than its inclusion in the PI stage 304. Accordingly, FIG. 3B depicts the G3S inverter 314(5) as a separate device and, therefore, does not introduce signal-coupling of the PI stage 304. In contrast, FIG. 3BA shows the G3S inverter 314(5)' in the context of the signal-combining of the PI stage 304.

G3S 인버터(314(5))는 도 3b에서(그리고 또한, 도 3ba, 도 3c, 및 도 3ca에서) VDD인 제 2 시스템 기준 전압과 VSS 사이에서 직렬로 결합된(또는 데이지-체이닝된(daisy-chained)) 트랜지스터들(P1, P2, P3, N1, N2, 및 N3)을 포함한다. 일부 실시예들에서, 제 2 시스템 기준 전압은 VDD 이외의 VSS와 상이한 전압이다. 일부 실시예들에서, 트랜지스터들(P1 내지 P3)의 각각은 PMOS 트랜지스터이다. 일부 실시예들에서, 트랜지스터들(N1 내지 N3)의 각각은 NMOS 트랜지스터이다.G3S inverter 314(5) is series-coupled (or daisy-chained) between VSS and a second system reference voltage, which is VDD in FIG. 3B (and also in FIGS. 3BA, 3C, and 3CA). -chained)) transistors P1, P2, P3, N1, N2, and N3. In some embodiments, the second system reference voltage is a voltage different from VSS other than VDD. In some embodiments, each of transistors P1 - P3 is a PMOS transistor. In some embodiments, each of transistors N1 - N3 is an NMOS transistor.

도 3b에서, 트랜지스터(P1)는 VDD와 노드(318(1)) 사이에서 결합된다. 트랜지스터(P2)는 노드(318(1))와 노드(318(2)) 사이에서 결합된다. 트랜지스터(P3)는 노드(318(2))와 노드(318(3)) 사이에서 결합된다. 트랜지스터(N1)는 노드(318(3))와 노드(318(4)) 사이에서 결합된다. 트랜지스터(N2)는 노드(318(4))와 노드(318(5)) 사이에서 결합된다. 트랜지스터(N3)는 노드(318(5))와 VSS 사이에서 결합된다.In FIG. 3B, transistor P1 is coupled between VDD and node 318(1). Transistor P2 is coupled between node 318(1) and node 318(2). Transistor P3 is coupled between node 318(2) and node 318(3). Transistor N1 is coupled between node 318(3) and node 318(4). Transistor N2 is coupled between node 318(4) and node 318(5). Transistor N3 is coupled between node 318(5) and Vss.

트랜지스터들(P1 및 N3)의 각각의 게이트 단자는 G3S 인버터(314(5))의 입력 단자(IN) 상의 입력 신호를 수신하도록 구성된다. 이와 같이, 트랜지스터(P1)의 게이트 단자는 트랜지스터(N3)의 게이트 단자에 결합된다. 트랜지스터들(P2 및 N2)의 각각의 게이트 단자는 G3S 인버터(314(5))의 게이팅 단자(G) 상의 게이팅 신호를 수신하도록 구성된다. 이와 같이, 트랜지스터(P2)의 게이트 단자는 트랜지스터(N2)의 게이트 단자에 결합된다. 도 3ba과 도 3b 사이의 차이의 예는 도 3ba이 트랜지스터들(P2 및 N2)의 게이트 단자들을 결합하는 신호 라인을 도시한다는 것이다.Each gate terminal of transistors P1 and N3 is configured to receive an input signal on input terminal IN of G3S inverter 314(5). Thus, the gate terminal of transistor P1 is coupled to the gate terminal of transistor N3. Each gate terminal of transistors P2 and N2 is configured to receive a gating signal on gating terminal G of G3S inverter 314(5). Thus, the gate terminal of transistor P2 is coupled to the gate terminal of transistor N2. An example of a difference between FIGS. 3BA and 3B is that FIG. 3BA shows a signal line coupling the gate terminals of transistors P2 and N2.

트랜지스터(N1)의 게이트 단자는 G3S 인버터(314(5))의 인에이블 단자(EN) 상의 인에이블 신호를 수신하도록 구성된다. 트랜지스터(P3)의 게이트 단자는 G3S 인버터(314(5))의 인에이블 단자(EN) 상의 인에이블 신호의 논리적 역(enable_bar 신호)을 수신하도록 구성된다.The gate terminal of transistor N1 is configured to receive an enable signal on enable terminal EN of G3S inverter 314(5). The gate terminal of transistor P3 is configured to receive the logical inverse of the enable signal (signal enable_bar) on enable terminal EN of G3S inverter 314(5).

다시, 도 3ba은 PI 스테이지(304)의 신호-결합의 맥락에서 G3S 인버터(314(5)')를 도시한다. 따라서, 도 3ba에서는, 다음이 도시된다: 노드(318(3))는 도 3a에서의 노드(312)와 동일하고; 트랜지스터들(P1 및 N3)의 각각의 게이트 단자 상의 입력 신호는 CLK2_bar이고; 트랜지스터들(P2 및 N2)의 각각의 게이트 단자 상의 게이팅 신호는 CLK1_bar이고; 트랜지스터(N1)의 게이트 단자 상의 인에이블 신호는 멀티-비트 가중화 신호(W<3:0>)의 대응하는 비트(W<i>)이고; 트랜지스터(P3)의 게이트 단자 상의 enable_bar 신호는 멀티-비트 가중화 신호(W<3:0>)의 대응하는 비트(W<i>)의 논리적 역(W<i>_bar)이다.Again, FIG. 3BA shows the G3S inverter 314(5)' in the context of the signal-combining of the PI stage 304. Thus, in FIG. 3BA, the following is shown: node 318(3) is identical to node 312 in FIG. 3A; the input signal on the gate terminal of each of the transistors P1 and N3 is CLK2_bar; The gating signal on each gate terminal of transistors P2 and N2 is CLK1_bar; the enable signal on the gate terminal of transistor N1 is the corresponding bit W<i> of the multi-bit weighting signal W<3:0>; The enable_bar signal on the gate terminal of transistor P3 is the logical inverse (W<i>_bar) of the corresponding bit (W<i>) of the multi-bit weighting signal (W<3:0>).

도 3ba의 G3S 인버터(314(5)')의 동작은 다음의 진리표 1-5에 의해 추가로 설명된다.The operation of the G3S inverter 314(5)' of FIG. 3BA is further explained by the following truth tables 1-5.

진리표 1(이하)에서, 인에이블(E) 신호는 논리적 로우 상태(논리적 0)를 가지고, 여기서, E = 0 = W<i>이다. 따라서, 트랜지스터들(P3 및 N1)의 각각은 턴오프(turn off)됨으로써, 높은 임피던스(높은 Z)를 (다시, 도 3a에서의 노드(312)와 동일한) 도 3ba에서의 노드(318(3))에 제시한다. E = 0 = W<i>일 때, 입력 신호(CLK2_bar) 및 게이팅 신호(CLK1_bar)의 논리적 상태들은 노드(318(3)) 상의 신호의 상태에 실질적으로 영향을 주지 않는다. 이와 같이, 진리표 1에서, 입력 신호(CLK2_bar) 및 게이팅 신호(CLK1_bar)의 논리적 상태들은 "돈 케어(don't care)"(dc)로 표기된다.In truth table 1 (below), the enable (E) signal has a logical low state (logical 0), where E = 0 = W<i>. Thus, each of transistors P3 and N1 is turned off, thereby providing a high impedance (high Z) to node 318(3 in FIG. 3BA, again the same as node 312 in FIG. 3A). )) presented in When E = 0 = W<i>, the logical states of input signal CLK2_bar and gating signal CLK1_bar do not substantially affect the state of the signal on node 318(3). Thus, in truth table 1, the logical states of the input signal CLK2_bar and the gating signal CLK1_bar are denoted "don't care" (dc).

Figure 112020138218256-pat00001
Figure 112020138218256-pat00001

진리표 2-5(이하)의 각각에서, 인에이블(E) 신호는 논리적 하이 상태(논리적 1)를 가지고, 여기서, E = 1 = W<i>이다. 따라서, 트랜지스터들(P3 및 N1)의 각각은 턴온(turn on)된다. E = 1 = W<i>일 때, 노드(318(3)) 상의 신호의 상태는 입력 신호(CLK2_bar) 및 게이팅 신호(CLK1_bar)에 의해 제어된다.In each of truth tables 2-5 (below), the enable (E) signal has a logical high state (logical 1), where E = 1 = W<i>. Thus, each of the transistors P3 and N1 is turned on. When E = 1 = W<i>, the state of the signal on node 318(3) is controlled by input signal CLK2_bar and gating signal CLK1_bar.

진리표 2(이하)에서, 입력 신호(CLK2_bar)는 IN = CLK2_bar = 0이 되도록 논리적 로우 상태를 가지고, 게이팅 신호(CLK1_bar)는 G = CLK1_bar = 1이 되도록 논리적 하이 상태를 가진다. IN = CLK2_bar = 0일 때, 트랜지스터(P1)는 턴온되고, 트랜지스터(N3)는 턴오프된다. G = CLK1_bar = 1일 때, 트랜지스터(P2)는 턴오프되고, 트랜지스터(N2)는 턴온된다. 트랜지스터들(P2 및 N3)의 각각이 턴오프되는 것의 결과로서, 높은 임피던스(높은 Z)가 도 3ba에서의 노드(318(3)/312)에 제시된다.In truth table 2 (below), the input signal CLK2_bar has a logical low state such that IN = CLK2_bar = 0, and the gating signal CLK1_bar has a logical high state such that G = CLK1_bar = 1. When IN = CLK2_bar = 0, transistor P1 is turned on and transistor N3 is turned off. When G = CLK1_bar = 1, transistor P2 is turned off and transistor N2 is turned on. As a result of each of transistors P2 and N3 being turned off, a high impedance (high Z) is presented at node 318(3)/312 in FIG. 3BA.

Figure 112020138218256-pat00002
Figure 112020138218256-pat00002

진리표 3(이하)에서, 입력 신호(CLK2_bar)는 IN = CLK2_bar = 1이 되도록 논리적 하이 상태를 가지고, 게이팅 신호(CLK1_bar)는 G = CLK1_bar = 0이 되도록 논리적 로우 상태를 가진다. IN = CLK2_bar = 1일 때, 트랜지스터(P1)는 턴오프되고, 트랜지스터(N3)는 턴온된다. G = CLK1_bar = 0일 때, 트랜지스터(P2)는 턴온되고, 트랜지스터(N2)는 턴오프된다. 트랜지스터들(P1 및 N2)의 각각이 턴오프되는 것의 결과로서, 높은 임피던스(높은 Z)가 도 3ba에서의 노드(318(3)/312)에 제시된다.In truth table 3 (below), the input signal CLK2_bar has a logical high state such that IN = CLK2_bar = 1, and the gating signal CLK1_bar has a logical low state such that G = CLK1_bar = 0. When IN = CLK2_bar = 1, transistor P1 is turned off and transistor N3 is turned on. When G = CLK1_bar = 0, transistor P2 is turned on and transistor N2 is turned off. As a result of each of transistors P1 and N2 being turned off, a high impedance (high Z) is presented at node 318(3)/312 in FIG. 3BA.

Figure 112020138218256-pat00003
Figure 112020138218256-pat00003

진리표 4(이하)에서, 입력 신호(CLK2_bar)는 IN = CLK2_bar = 0이 되도록 논리적 로우 상태를 가지고, 게이팅 신호(CLK1_bar)는 G = CLK1_bar = 0이 되도록 논리적 로우 상태를 가진다. IN = CLK2_bar = 0일 때, 트랜지스터(P1)는 턴온되고, 트랜지스터(N3)는 턴오프된다. G = CLK1_bar = 0일 때, 트랜지스터(P2)는 턴온되고, 트랜지스터(N2)는 턴오프된다. 트랜지스터들(P1 및 P2)의 각각이 턴온되고, 트랜지스터들(N2 및 N3)의 각각이 턴오프되는 것의 결과로서, 도 3ba에서의 노드(318(3)/312)는 논리적 하이 상태로 풀업된다.In truth table 4 (hereinafter), the input signal CLK2_bar has a logical low state such that IN = CLK2_bar = 0, and the gating signal CLK1_bar has a logical low state such that G = CLK1_bar = 0. When IN = CLK2_bar = 0, transistor P1 is turned on and transistor N3 is turned off. When G = CLK1_bar = 0, transistor P2 is turned on and transistor N2 is turned off. As a result of each of transistors P1 and P2 being turned on and each of transistors N2 and N3 being turned off, node 318(3)/312 in FIG. 3BA is pulled up to a logical high state. .

Figure 112020138218256-pat00004
Figure 112020138218256-pat00004

진리표 5(이하)에서, 입력 신호(CLK2_bar)는 IN = CLK2_bar = 1이 되도록 논리적 하이 상태를 가지고, 게이팅 신호(CLK1_bar)는 G = CLK1_bar = 1이 되도록 논리적 하이 상태를 가진다. IN = CLK2_bar = 1일 때, 트랜지스터(P1)는 턴오프되고, 트랜지스터(N3)는 턴온된다. G = CLK1_bar = 1일 때, 트랜지스터(P2)는 턴오프되고, 트랜지스터(N2)는 턴온된다. 트랜지스터들(P1 및 P2)의 각각이 턴오프되고, 트랜지스터들(N2 및 N3)의 각각이 턴온되는 것의 결과로서, 도 3ba에서의 노드(318(3)/312)는 논리적 로우 상태로 풀다운된다.In truth table 5 (below), the input signal CLK2_bar has a logical high state such that IN = CLK2_bar = 1, and the gating signal CLK1_bar has a logical high state such that G = CLK1_bar = 1. When IN = CLK2_bar = 1, transistor P1 is turned off and transistor N3 is turned on. When G = CLK1_bar = 1, transistor P2 is turned off and transistor N2 is turned on. As a result of each of transistors P1 and P2 being turned off and each of transistors N2 and N3 being turned on, node 318(3)/312 in FIG. 3BA is pulled down to a logical low state. .

Figure 112020138218256-pat00005
Figure 112020138218256-pat00005

도 3c는 일부 실시예들에 따른, 3-상태(3S) 인버터(310(5))의 회로도이다.3C is a circuit diagram of a three-state (3S) inverter 310(5), in accordance with some embodiments.

도 3ca은 일부 실시예들에 따른, 도 3c의 3S 인버터(310(5))의 더 상세한 버전(310(5)')이다.3CA is a more detailed version 310(5)′ of 3S inverter 310(5) of FIG. 3C, in accordance with some embodiments.

도 3c에서의 3S 인버터(310(5))는 도 3a의 3S 인버터들(310(1) 내지 310(4))의 각각의 예이다. 3S 인버터(310(5))는 PI 스테이지(304)에서의 그 포함 이외의 응용들을 가진다. 따라서, 도 3c는 3S 인버터(310(5))를 별도의 디바이스로서 도시하고, 따라서, PI 스테이지(304)의 신호-결합을 도입하지 않는다. 대조적으로, 도 3ca은 PI 스테이지(304)의 신호-결합의 맥락에서 3S 인버터(310(5)')를 도시한다.3S inverter 310(5) in FIG. 3C is an example of each of 3S inverters 310(1) to 310(4) in FIG. 3A. The 3S inverter 310(5) has applications other than its inclusion in the PI stage 304. Thus, FIG. 3C shows the 3S inverter 310(5) as a separate device and, therefore, does not introduce signal-combining of the PI stage 304. In contrast, FIG. 3ca shows a 3S inverter 310(5)' in the context of the signal-combining of the PI stage 304.

3S 인버터(310(5))는 VDD와 VSS 사이에서 직렬로 결합된(또는 데이지-체이닝된) 트랜지스터들(P4, P5, N4, 및 N5)을 포함한다. 일부 실시예들에서, 트랜지스터들(P4 내지 P5)의 각각은 PMOS 트랜지스터이다. 일부 실시예들에서, 트랜지스터들(N4 내지 N5)의 각각은 NMOS 트랜지스터이다.3S inverter 310(5) includes transistors P4, P5, N4, and N5 coupled in series (or daisy-chained) between VDD and VSS. In some embodiments, each of transistors P4 - P5 is a PMOS transistor. In some embodiments, each of transistors N4 - N5 is an NMOS transistor.

도 3c에서, 트랜지스터(P4)는 VDD와 노드(316(1)) 사이에서 결합된다. 트랜지스터(P5)는 노드(316(1))와 노드(316(2)) 사이에서 결합된다. 트랜지스터(N4)는 노드(316(2))와 노드(316(3)) 사이에서 결합된다. 트랜지스터(N5)는 노드(316(3))와 VSS 사이에서 결합된다.In FIG. 3C, transistor P4 is coupled between VDD and node 316(1). Transistor P5 is coupled between node 316(1) and node 316(2). Transistor N4 is coupled between node 316(2) and node 316(3). Transistor N5 is coupled between node 316(3) and Vss.

트랜지스터들(P4 및 N5)의 각각의 게이트 단자는 3S 인버터(310(5))의 입력 단자(IN) 상의 입력 신호를 수신하도록 구성된다. 이와 같이, 트랜지스터(P4)의 게이트 단자는 트랜지스터(N5)의 게이트 단자에 결합된다. 트랜지스터(N4)의 게이트 단자는 3S 인버터(310(5))의 인에이블 단자(EN) 상의 인에이블 신호를 수신하도록 구성된다. 트랜지스터(P5)의 게이트 단자는 3S 인버터(310(5))의 인에이블 단자(EN) 상의 인에이블 신호의 논리적 역(enable_bar 신호)을 수신하도록 구성된다.Each gate terminal of transistors P4 and N5 is configured to receive an input signal on input terminal IN of 3S inverter 310(5). Thus, the gate terminal of transistor P4 is coupled to the gate terminal of transistor N5. The gate terminal of transistor N4 is configured to receive an enable signal on enable terminal EN of 3S inverter 310(5). The gate terminal of transistor P5 is configured to receive the logical inverse of the enable signal (signal enable_bar) on the enable terminal EN of the 3S inverter 310(5).

다시, 도 3ca은 PI 스테이지(304)의 신호-결합의 맥락에서 3S 인버터(310(5)')를 도시한다. 따라서, 도 3ca에서는, 다음이 도시된다: 노드(316(2))는 도 3a에서의 노드(312)와 동일하고; 트랜지스터들(P4 및 N5)의 각각의 게이트 단자 상의 입력 신호는 CLK1_bar이고; 트랜지스터(P5)의 게이트 단자 상의 enable_bar 신호는 멀티-비트 가중화 신호(W<3:0>)의 대응하는 비트(W<i>)이고; 트랜지스터(N4)의 게이트 단자 상의 인에이블 신호는 (다시) 멀티-비트 가중화 신호(W<3:0>)의 대응하는 비트(W<i> ())의 논리적 역이다.Again, FIG. 3ca shows the 3S inverter 310(5)' in the context of the signal-combining of the PI stage 304. Thus, in FIG. 3CA, the following is shown: node 316(2) is identical to node 312 in FIG. 3A; the input signal on the gate terminal of each of the transistors P4 and N5 is CLK1_bar; the enable_bar signal on the gate terminal of transistor P5 is the corresponding bit W<i> of the multi-bit weighting signal W<3:0>; The enable signal on the gate terminal of transistor N4 is (again) the logical inverse of the corresponding bit W<i> ( ) of the multi-bit weighting signal W<3:0>.

도 3d는 일부 실시예들에 따른, PI 스테이지(304)의 동작에 관련된 다양한 파형들의 그래프이다.3D is a graph of various waveforms related to operation of the PI stage 304, in accordance with some embodiments.

도 3e, 도 3f, 및 도 3g는 일부 실시예들에 따른, 도 3ba의 G3S 인버터(314(5)') 및 도 3ca의 3S 인버터(310(5)')를 도 3d의 파형들에 관련시키는 대응하는 트랜지스터-상태 회로도들이다.3E, 3F, and 3G relate the G3S inverter 314(5)′ of FIG. 3BA and the 3S inverter 310(5)′ of FIG. 3CA to the waveforms in FIG. 3D according to some embodiments. are the corresponding transistor-state circuit diagrams.

도 3d는 도 3a의 CLK1을 표현하는 파형(320); 도 3a의 CLK2를 표현하는 파형(322); 및 도 3a의 OUT1을 표현하는 파형(324)을 포함한다. 도 3d는 시간에서의 포인트들(T1, T2, T3, 및 T4)을 포함한다.FIG. 3D shows a waveform 320 representing CLK1 in FIG. 3A; waveform 322 representing CLK2 in FIG. 3A; and waveform 324 representing OUT1 in FIG. 3A. 3D includes points T1, T2, T3, and T4 in time.

도 3e 내지 도 3f의 각각에서, 인에이블(E) 신호는 논리적 하이 상태(논리적 1)를 가지고, 여기서, E = 1 = W<i>이다. 따라서, 트랜지스터들(P3 및 N1)의 각각은 턴온된다. E = 1 = W<i>일 때, G3S(314(5)')의 동작은 입력 신호(CLK2_bar) 및 게이팅 신호(CLK1_bar)의 상태들에 의해 제어되고, 3S 인버터(310(5)')의 동작은 입력 신호(CLK1_bar)의 상태에 의해 제어된다.In each of FIGS. 3E-3F, the enable (E) signal has a logical high state (logical 1), where E = 1 = W<i>. Thus, each of the transistors P3 and N1 is turned on. When E = 1 = W<i>, the operation of the G3S (314(5)') is controlled by the states of the input signal (CLK2_bar) and the gating signal (CLK1_bar), and the 3S inverter (310(5)') The operation of is controlled by the state of the input signal (CLK1_bar).

도 3e는 도 3d에서의 시간(T1) 및 진리표 5(위)에 대응한다. 도 3e에서의 3S 인버터(310(5)')에 관하여, 입력 신호(CLK1_bar) = 1일 때, 트랜지스터(P4)는 턴오프되고, 트랜지스터(N5)는 턴온된다. 그 결과, 트랜지스터들(N4 및 N5)은 노드(316(2)/312)를 논리적 로우 상태로 풀다운하여, 신호(OUT1)의 파형(324)은 시간(T1)에서 도 3d에서의 논리적 로우 값을 가진다.Figure 3e corresponds to time T1 and truth table 5 (above) in Figure 3d. Regarding the 3S inverter 310(5)' in FIG. 3E, when the input signal CLK1_bar = 1, the transistor P4 is turned off and the transistor N5 is turned on. As a result, transistors N4 and N5 pull node 316(2)/312 down to a logical low state, so that waveform 324 of signal OUT1 returns to the logical low value in FIG. 3D at time T1. have

도 3f는 도 3d에서의 시간(T2)에 대응한다. 도 3f는 또한, 진리표 3(위)에 대응하여, G3S 인버터(314(5)')는 높은 임피던스(높은 Z)를 도 3ba에서의 노드(318(3)/312)에 제시한다. 도 3f에서의 3S 인버터(310(5)')에 관하여, 입력 신호(CLK1_bar) = 0일 때, 트랜지스터(P4)는 턴온되고, 트랜지스터(N5)는 턴오프된다. 그 결과, 트랜지스터들(P4 및 P5)은 노드(316(2)/312)를 VDD를 향해 풀업하여, 도 3d에서의 신호(OUT1)의 파형(324)은 시간(T2) 후에 VSS로부터 시간(T3)에서의 VSS 및 VDD 사이의 대략 중간인 값으로 상승하는 값을 가진다.Figure 3f corresponds to time T2 in Figure 3d. Figure 3f also shows that, corresponding to truth table 3 (above), the G3S inverter 314(5)' presents a high impedance (high Z) to node 318(3)/312 in Figure 3ba. Regarding the 3S inverter 310(5)' in Fig. 3F, when the input signal CLK1_bar = 0, the transistor P4 is turned on and the transistor N5 is turned off. As a result, transistors P4 and P5 pull up node 316(2)/312 towards VDD, so that waveform 324 of signal OUT1 in FIG. 3D changes from VSS after time T2 to time ( It has a value that rises to a value approximately midway between VSS and VDD at T3).

도 3g는 도 3d에서의 시간(T3)에 대응하고, 도 3g는 또한, 진리표 4(위)에 대응하여, G3S 인버터(314(5)')는 노드(318(3)/312)를 VDD를 향해 풀업한다. 도 3g에서의 3S 인버터(310(5)')에 관하여, 입력 신호(CLK1_bar) = 0일 때, 트랜지스터(P4)는 턴온되고, 트랜지스터(N5)는 턴오프된다. 그 결과, 트랜지스터들(P4 및 P5)은 노드(316(2)/312)를 VDD를 향해 풀업하여, 도 3d에서의 신호(OUT1)의 파형(324)은 시간(T3)에서의 VSS 및 VDD 사이의 대략 중간인 값으로부터 시간(T4)에서의 대략 VDD로 상승하는 값을 가진다. 일부 실시예들에서, 신호(OUT1)의 최대 값은 VDD이다.Figure 3g corresponds to time T3 in Figure 3d, and Figure 3g also corresponds to truth table 4 (above), G3S inverter 314(5)' connects node 318(3)/312 to VDD. pull up towards Regarding the 3S inverter 310(5)' in Fig. 3G, when the input signal CLK1_bar = 0, the transistor P4 is turned on and the transistor N5 is turned off. As a result, transistors P4 and P5 pull up node 316(2)/312 towards VDD, so that waveform 324 of signal OUT1 in FIG. 3D is VSS and VDD at time T3. has a value that rises from approximately halfway between VDD to approximately VDD at time T4. In some embodiments, the maximum value of signal OUT1 is VDD.

도 4a는 일부 실시예들에 따른, 저-면적 조율가능한 커패시티브-로딩 증폭 스테이지(406)의 회로도이다.4A is a circuit diagram of a low-area tunable capacitively-loaded amplification stage 406, in accordance with some embodiments.

증폭 스테이지(406)는 도 2의 증폭 스테이지(206)에 대응한다. 증폭 스테이지(406)는 반전 증폭기(409(1)) 및 조율가능한 커패시턴스(408)를 포함한다. 반전 증폭기(409(1))는 이득(G)을 가지고 반전 증폭기(209)에 대응하는 아날로그 반전 증폭기이다. 조율가능한 커패시턴스(408)는 가변 커패시턴스(CC)를 가지고, 도 2의 조율가능한 커패시턴스(208)에 대응한다. 조율가능한 커패시턴스(408)는 커패시턴스-조율 신호(CAP<(N-1):0>)를 수신함으로써, 가변 커패시턴스(CC)의 값을 조절하도록 구성된다.Amplification stage 406 corresponds to amplification stage 206 in FIG. 2 . Amplification stage 406 includes an inverting amplifier 409(1) and a tunable capacitance 408. Inverting amplifier 409(1) is an analog inverting amplifier that corresponds to inverting amplifier 209 with a gain G. Tunable capacitance 408 has a variable capacitance (C C ) and corresponds to tunable capacitance 208 in FIG. 2 . The tunable capacitance 408 is configured to adjust the value of the variable capacitance C C by receiving the capacitance-tuning signal CAP<(N-1):0>.

조율가능한 커패시턴스(408)는 피드백 루프에서 배열되고, 따라서, 반전 증폭기(409(1))의 출력과 입력 사이에서 결합된다. 개별 엘리먼트로서 측정될 때에 제 1 커패시턴스를 가지는 주어진 커패시터에 대하여, 주어진 커패시터가 회로 내에 포함되고, 더 상세하게는, 도 4a에서의 조율가능한 커패시턴스(408)와 같이, 반전 증폭기의 피드백 루프에서 배열될 때, 주어진 커패시터는 주어진 커패시터가 더 큰 제 2 커패시턴스를 가지는 것처럼 거동하기 위하여 반전 증폭기의 내부 커패시턴스들(도시되지 않음)과 상호작용한다. 이 거동은 밀러 효과로서 지칭되고, 효과적인 더 큰 제 2 커패시턴스는 밀러 커패시턴스(CM)로서 지칭된다. 특히, CM = CC(1+G)이다. 도 4a의 조율가능한 커패시턴스(408)가 도 2의 조율가능한 커패시턴스(208)에 대응한다는 것을 상기하면, 도 2에서의 조율가능한 커패시턴스(208)의 도시는 도 4a에서의 조율가능한 커패시턴스(408)의 피드백 배열을 표현하기 위하여 밀러-등가 구성을 이용한다.A tunable capacitance 408 is arranged in the feedback loop and thus coupled between the output and input of inverting amplifier 409(1). For a given capacitor having a first capacitance when measured as a discrete element, the given capacitor will be included in the circuit and, more specifically, arranged in the feedback loop of the inverting amplifier, such as tunable capacitance 408 in FIG. 4A. , the given capacitor interacts with the internal capacitances (not shown) of the inverting amplifier to behave as if the given capacitor has a larger second capacitance. This behavior is referred to as the Miller effect, and the effective larger secondary capacitance is referred to as the Miller capacitance (C M ). In particular, C M = C C (1+G). Recalling that tunable capacitance 408 in FIG. 4A corresponds to tunable capacitance 208 in FIG. 2, the illustration of tunable capacitance 208 in FIG. We use the Miller-equivalent construction to represent the feedback arrangement.

또 다른 접근법에 따르면, 이와 다르게 증폭 스테이지(406)에 대응하는 증폭 스테이지는 반전 증폭기의 피드백 루프에서의 커패시티브 엘리먼트를 이용하지 않는다. 다른 접근법과 비교하면, 증폭 스테이지(406)의 장점은 피드백 루프의 밀러 효과에 의해 달성되는 조율가능한 커패시턴스(408)의 감소된 크기이고, 여기서, 증폭 스테이지(406)의 대응하는 풋프린트는 감소된다.According to another approach, an amplification stage corresponding to amplification stage 406 does not use a capacitive element in the feedback loop of the inverting amplifier. Compared to other approaches, the advantage of the amplification stage 406 is the reduced magnitude of the tunable capacitance 408 achieved by the Miller effect of the feedback loop, where the corresponding footprint of the amplification stage 406 is reduced. .

도 4b는 일부 실시예들에 따른, 저-면적 조율가능한 커패시티브-로딩 증폭 스테이지(406')의 회로도이다.4B is a circuit diagram of a low-area tunable capacitively-loaded amplification stage 406', in accordance with some embodiments.

도 4b의 증폭 스테이지(406')는 도 4a의 증폭 스테이지(406)에 대응한다. 도 4a의 조율가능한 커패시턴스(408)는 도 4b에서의 조율가능한 커패시터 네트워크(408')로서 도시된다. 반전 증폭기(409(2))의 입력과 출력 사이에서 병렬로 결합되면, 조율가능한 커패시터 네트워크(408')는 스위치(428(1)) 및 커패시터(416(1))의 직렬-결합; 스위치(428(2)) 및 커패시터(416(2))의 직렬-결합; 및 스위치(428(3)) 및 커피시터(416(3))의 직렬-결합을 포함한다.Amplification stage 406' in FIG. 4B corresponds to amplification stage 406 in FIG. 4A. The tunable capacitance 408 of FIG. 4A is shown as the tunable capacitor network 408' in FIG. 4B. Coupled in parallel between the input and output of inverting amplifier 409(2), tunable capacitor network 408' is a series-combination of switch 428(1) and capacitor 416(1); series-coupled switch 428(2) and capacitor 416(2); and a series-coupling of switch 428(3) and coffee sitter 416(3).

도 4b에서, 커패시터(426(1))는 Cx의 커패시턴스를 가지고, 여기서, Cx는 커패시턴스의 단위를 표현한다. 커패시터(426(2))는 2*Cx의 커패시턴스를 가진다. 커패시터(426(3))는 4*Cx의 커패시턴스를 가진다. 일부 실시예들에서, 커패시터들(426(1) 내지 426(3))의 값들은 1:2:4의 대응하는 비율 이외의 값들의 다양한 조합들이다.4B, capacitor 426(1) has a capacitance of Cx, where Cx represents a unit of capacitance. Capacitor 426(2) has a capacitance of 2*Cx. Capacitor 426(3) has a capacitance of 4*Cx. In some embodiments, the values of capacitors 426(1) through 426(3) are various combinations of values other than the corresponding ratio of 1:2:4.

스위치들(428(1) 내지 428(3))의 각각은 멀티-비트 커패시턴스-조율 신호(CAP<2:0>)의 대응하는 비트(CAP<i>)를 수신하도록 구성된다. 더 상세하게는, 스위치(428(1))는 CAP<2:0>의 제 1 비트(CAP<0>)를 수신하도록 구성된다. 스위치(428(2))는 CAP<2:0>의 제 2 비트(CAP<1>)를 수신하도록 구성된다. 스위치(428(3))는 CAP<2:0>의 제 3 비트(CAP<2>)를 수신하도록 구성된다. 따라서, CAP<2:0>는 반전 증폭기(409(2))의 입력과 출력 사이에서 커패시터들(426(1) 내지 426(3)) 중의 하나 이상을 선택적으로 접속함으로써, 반전 증폭기(409(2))의 입력과 출력 사이의 전체 커패시턴스를 조절하기 위하여 이용된다.Each of switches 428(1) through 428(3) is configured to receive a corresponding bit CAP<i> of the multi-bit capacitance-tuning signal CAP<2:0>. More specifically, switch 428(1) is configured to receive the first bit (CAP<0>) of CAP<2:0>. Switch 428(2) is configured to receive the second bit (CAP<1>) of CAP<2:0>. Switch 428(3) is configured to receive the third bit (CAP<2>) of CAP<2:0>. Accordingly, CAP<2:0> selectively connects one or more of capacitors 426(1) to 426(3) between the input and output of inverting amplifier 409(2), thereby inverting amplifier 409( It is used to adjust the total capacitance between the input and output of 2)).

도 4a의 증폭 스테이지(406)와 비교하면, 증폭 스테이지(406')는 아날로그 반전 증폭기(409(2))를 더 포함한다. 반전 증폭기(409(2))의 입력은 반전 증폭기(409(1))의 출력에 결합되고, 따라서, 신호(OUT2)를 수신하도록 구성된다. 반전 증폭기(409(2))의 출력은 신호(OUT3)를 제공하도록 구성된다.Compared to the amplifying stage 406 of FIG. 4A, the amplifying stage 406' further includes an analog inverting amplifier 409(2). The input of inverting amplifier 409(2) is coupled to the output of inverting amplifier 409(1) and is thus configured to receive signal OUT2. The output of inverting amplifier 409(2) is configured to provide signal OUT3.

도 5는 일부 실시예들에 따른, 게이팅된 3-상태(G3S) 인버터를 동작시키는 방법(500)의 플로우차트이다.5 is a flowchart of a method 500 of operating a gated three-state (G3S) inverter, in accordance with some embodiments.

방법(500)은 블록들(502 내지 514)을 포함한다. 블록(502)에서, 입력 신호, 게이팅 신호, 및 인에이블 신호는 G3S 인버터에 의해 수신된다. G3S 인버터의 예는 도 3b의 G3S 인버터(314(5))이다. 블록(502)으로부터, 흐름은 블록(504)으로 진행한다.Method 500 includes blocks 502-514. At block 502, an input signal, a gating signal, and an enable signal are received by the G3S inverter. An example of a G3S inverter is G3S inverter 314(5) in FIG. 3B. From block 502, flow proceeds to block 504.

블록(504)에서, 인에이블 신호가 논리적 로우 값을 가지는 여부의 판정이 행해진다. 판정 블록(504)에서의 답변이 긍정일 경우에, 흐름은 블록(506)으로 진행한다. 블록(506)에서, 높은 임피던스(높은 Z)는 G3S 인버터의 출력에서 생성된다. 높은 임피던스(높은 Z)가 G3S 인버터의 출력에서 생성되는 예는 진리표 1의 맥락이다. 그러나, 판정 블록(504)에서의 답변이 부정일 경우에, 흐름은 블록(508)으로 진행한다.At block 504, a determination is made whether the enable signal has a logical low value. If the answer at decision block 504 is affirmative, flow proceeds to block 506 . At block 506, a high impedance (high Z) is created at the output of the G3S inverter. An example where a high impedance (high Z) is produced at the output of a G3S inverter is in the context of truth table 1. However, if the answer at decision block 504 is negative, flow proceeds to block 508 .

블록(508)에서, 입력 신호 및 게이팅 신호의 각각이 동일한 논리적 상태를 가지는지 여부의 판정이 행해진다. 판정 블록(508)에서의 답변이 부정일 경우에, 흐름은 블록(506)으로 진행한다. 입력 신호 및 게이팅 신호가 동일한 논리적 상태를 가지지 않는 예들은 진리표 2의 맥락 및 진리표 3의 맥락이다. 그러나, 판정 블록(508)에서의 답변이 긍정일 경우에, 흐름은 블록(508)으로 진행한다.At block 508, a determination is made whether each of the input signal and the gating signal have the same logical state. If the answer at decision block 508 is negative, flow proceeds to block 506 . Examples where the input signal and the gating signal do not have the same logical state are the context of truth table 2 and the context of truth table 3. However, if the answer at decision block 508 is affirmative, flow proceeds to block 508 .

블록(510)에서, 입력 신호 및 게이팅 신호의 각각이 논리적 로우 상태를 가지는지 여부의 판정이 행해진다. 판정 블록(510)에서의 답변이 부정일 경우에, 흐름은 블록(512)으로 진행한다. 블록(512)에서, 논리적 로우 상태는 G3S 인버터의 출력에서 생성된다. 논리적 로우 상태가 G3S 인버터의 출력에서 생성되는 예는 진리표 5의 맥락이다. 그러나, 판정 블록(510)에서의 답변이 긍정일 경우에, 흐름은 블록(514)으로 진행한다. 블록(514)에서, 논리적 하이 상태는 G3S 인버터의 출력에서 생성된다. 논리적 하이 상태가 G3S 인버터의 출력에서 생성되는 예는 진리표 4의 맥락이다.At block 510, a determination is made whether each of the input signal and gating signal has a logical low state. If the answer at decision block 510 is negative, flow proceeds to block 512 . At block 512, a logical low state is generated at the output of the G3S inverter. An example of a logical low state being produced at the output of a G3S inverter is in the context of truth table 5. However, if the answer at decision block 510 is affirmative, flow proceeds to block 514 . At block 514, a logic high state is generated at the output of the G3S inverter. An example in which a logical high state is generated at the output of the G3S inverter is in the context of truth table 4.

도 6은 일부 실시예들에 따른, 위상-보간(PI) 시스템을 동작시키는 방법(600)의 플로우차트이다.6 is a flowchart of a method 600 of operating a phase-interpolation (PI) system, in accordance with some embodiments.

방법(600)에 따라 동작된 PI 시스템의 예는 PI 스테이지(204) 및 증폭 스테이지(206)를 포함하는 PI 시스템(202)이다. PI 스테이지(204)의 예는 도 3a의 PI 스테이지(304)이고, 여기서, PI 스테이지(304)는 인버터들(310(1) 내지 310(4)) 및 G3S 인버터들(314(1) 내지 314(4))을 포함한다. 3S 인버터들(310(1) 내지 310(4))의 각각의 예는 도 3ca의 3S 인버터(310(5)')이다. G3S 인버터들(314(1) 내지 314(4))의 각각의 예는 도 3ba의 G3S 인버터(314(5)')이다.An example of a PI system operated according to method 600 is a PI system 202 that includes a PI stage 204 and an amplification stage 206 . An example of a PI stage 204 is the PI stage 304 of FIG. 3A , where the PI stage 304 includes inverters 310(1) through 310(4) and G3S inverters 314(1) through 314. (4)). An example of each of the 3S inverters 310(1) to 310(4) is the 3S inverter 310(5)′ of FIG. 3CA. An example of each of G3S inverters 314(1) through 314(4) is G3S inverter 314(5)′ of FIG. 3BA.

방법(600)은 블록들(602 내지 612)을 포함한다. 흐름은 블록들(602 및 606)의 각각과 병렬로 진행한다. 블록들(602 내지 604)은 PI 스테이지(304) 내에 포함된 G3S 인버터들의 동작에 관련된다. 블록(602)에서, 제 1 클록, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트는 PI 스테이지에서의 G3S 인버터들의 각각에 의해 수신된다. 다시, PI 스테이지(304) 내에 포함된 G3S 인버터들의 예는 도 3ba의 G3S 인버터(314(5)')이다. 제 1 클록 신호의 예는 CLK1이고, 여기서, CLK1의 반전된 버전(CLK1_bar)은 G3S 인버터(314(5)')의 게이팅 단자(G)에서 수신된다. 제 2 클록 신호의 예는 CLK2이고, 여기서, CLK2의 반전된 버전(CLK2_bar)은 G3S 인버터(314(5)')의 입력 단자(IN)에서 수신된다. 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 예는 W<i>이다.Method 600 includes blocks 602-612. Flow proceeds in parallel with each of blocks 602 and 606. Blocks 602-604 relate to the operation of the G3S inverters included within the PI stage 304. At block 602, the first clock, the second clock signal, and the corresponding bit components of the multi-bit weighting signal are received by each of the G3S inverters in the PI stage. Again, an example of G3S inverters included within PI stage 304 is G3S inverter 314(5)' in FIG. 3BA. An example of a first clock signal is CLK1, where the inverted version of CLK1 (CLK1_bar) is received at the gating terminal (G) of the G3S inverter 314(5)'. An example of a second clock signal is CLK2, where an inverted version of CLK2 (CLK2_bar) is received at input terminal IN of G3S inverter 314(5)'. An example of a corresponding bit component of a multi-bit weighted signal is W<i>.

블록(602)은 블록(620)을 포함한다. 블록(620)에서, 각각의 G3S 그룹에 대하여, 동일한 대응하는 비트 컴포넌트는 G3S 그룹에서의 각각의 G3S 인버터에서 수신된다. 동일한 비트 컴포넌트를 수신하는 주어진 그룹에서의 각각의 G3S 인버터의 예는 W<3>을 각각 수신하는 도 3a에서의 G3S 인버터(314(4))의 8 개의 사례들이다. 블록(620)으로부터, 흐름은 블록(602)을 진출하고, 블록(604)으로 진행한다.Block 602 includes block 620 . At block 620, for each G3S group, the same corresponding bit component is received at each G3S inverter in the G3S group. An example of each G3S inverter in a given group receiving the same bit component is the eight instances of G3S inverter 314(4) in FIG. 3A each receiving W<3>. From block 620, flow exits block 602 and proceeds to block 604.

블록(604)에서, G3S 인버터들의 각각은 대응하는 제 1 신호를 공통 노드에 제공한다. 공통 노드의 예는 도 3a에서의 노드(312)이다. 블록(604)은 블록들(640 내지 644)을 포함한다.At block 604, each of the G3S inverters provides a corresponding first signal to the common node. An example of a common node is node 312 in FIG. 3A. Block 604 includes blocks 640-644.

블록(640)에서, G3S 인버터들의 각각에 대하여, 대응하는 비트 컴포넌트가 논리적 하이 상태를 가지는지 여부의 판정이 행해진다. 판정 블록(640)에서의 답변이 부정일 경우에, 흐름은 블록(642)으로 진행한다. 블록(642)에서, 대응하는 G3S 인버터는 논리적 로우 신호를 출력하도록 제어된다. 논리적 로우 신호를 출력하도록 G3S 인버터를 제어하는 예는 도 3e에서 도시된다. 그러나, 판정 블록(640)에서의 답변이 긍정일 경우에, 흐름은 블록(644)으로 진행한다. 블록(644)에서, 대응하는 G3S 인버터는 논리적 하이 신호를 출력하도록 제어된다. 논리적 하이 신호를 출력하도록 G3S 인버터를 제어하는 예는 도 3g에서 도시된다. 블록들(642 및 644)의 각각으로부터, 흐름은 블록(604)을 진출하고, 블록(610)으로 진행한다.At block 640, for each of the G3S inverters, a determination is made whether the corresponding bit component has a logical high state. If the answer at decision block 640 is negative, flow proceeds to block 642 . At block 642, the corresponding G3S inverter is controlled to output a logic low signal. An example of controlling the G3S inverter to output a logic low signal is shown in FIG. 3E. However, if the answer at decision block 640 is affirmative, flow proceeds to block 644 . At block 644, the corresponding G3S inverter is controlled to output a logic high signal. An example of controlling the G3S inverter to output a logic high signal is shown in FIG. 3G. From each of blocks 642 and 644, flow exits block 604 and proceeds to block 610.

블록들(606 내지 608)은 PI 스테이지(304) 내에 포함된 3S 인버터들의 동작에 관련된다. 다시, PI 스테이지(304) 내에 포함된 3S 인버터들의 예는 도 3ca의 3S 인버터(310(5)')이다.Blocks 606 to 608 relate to the operation of the 3S inverters included within the PI stage 304. Again, an example of 3S inverters included within PI stage 304 is 3S inverter 310(5)' in FIG. 3ca.

블록(606)에서, 제 1 클록 및 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트는 PI 스테이지에서의 3S 인버터들의 각각에 의해 수신된다. 다시, PI 스테이지(304) 내에 포함된 3S 인버터들의 예는 도 3ca의 3S 인버터(310(5)')이다. 제 1 클록 신호의 예는 CLK1이고, 여기서, CLK1의 반전된 버전(CLK1_bar)은 3S 인버터(310(5)')의 입력 단자(IN)에서 수신된다. 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트의 예는 W<i>_bar이다.At block 606, the first clock and the corresponding bit_bar component of the multi-bit weighting signal are received by each of the 3S inverters in the PI stage. Again, an example of 3S inverters included within PI stage 304 is 3S inverter 310(5)' in FIG. 3ca. An example of a first clock signal is CLK1, where an inverted version of CLK1 (CLK1_bar) is received at input terminal IN of 3S inverter 310(5)'. An example of a corresponding bit_bar component of a multi-bit weighting signal is W<i>_bar.

블록(606)은 블록(630)을 포함한다. 블록(630)에서, 각각의 3S 그룹에 대하여, 동일한 대응하는 bit_bar 컴포넌트는 3S 그룹에서의 각각의 3S 인버터에서 수신된다. 동일한 bit_bar 컴포넌트를 수신하는 주어진 그룹에서의 각각의 3S 인버터의 예는 W<3>을 각각 수신하는 도 3a에서의 3S 인버터(310(4))의 8 개의 사례들이다. 블록(630)으로부터, 흐름은 블록(606)을 진출하고, 블록(608)으로 진행한다.Block 606 includes block 630 . At block 630, for each 3S group, the same corresponding bit_bar component is received at each 3S inverter in the 3S group. An example of each 3S inverter in a given group receiving the same bit_bar component is the eight instances of 3S inverter 310(4) in FIG. 3A each receiving W<3>. From block 630, flow exits block 606 and proceeds to block 608.

블록(608)에서, 3S 인버터들의 각각은 대응하는 제 2 신호를 공통 노드에 제공한다. 다시, 공통 노드의 예는 도 3a에서의 노드(312)이다. 블록(608)은 블록들(650 내지 654)을 포함한다.At block 608, each of the 3S inverters provides a corresponding second signal to the common node. Again, an example of a common node is node 312 in FIG. 3A. Block 608 includes blocks 650-654.

블록(650)에서, 3S 인버터들의 각각에 대하여, 대응하는 bit_bar 컴포넌트가 논리적 로우 상태를 가지는지 여부의 판정이 행해진다. 판정 블록(650)에서의 답변이 부정일 경우에, 흐름은 블록(652)으로 진행한다. 블록(652)에서, 대응하는 3S 인버터는 논리적 로우 신호를 출력하도록 제어된다. 논리적 로우 신호를 출력하도록 3S 인버터를 제어하는 예는 도 3e의 각각에서 도시된다. 그러나, 판정 블록(650)에서의 답변이 긍정일 경우에, 흐름은 블록(654)으로 진행한다. 블록(654)에서, 대응하는 3S 인버터는 논리적 하이 신호를 출력하도록 제어된다. 논리적 하이 신호를 출력하도록 3S 인버터를 제어하는 예는 도 3g에서 도시된다. 블록들(652 및 654)의 각각으로부터, 흐름은 블록(608)을 진출하고, 블록(610)으로 진행한다.At block 650, for each of the 3S inverters, a determination is made whether the corresponding bit_bar component has a logical low state. If the answer at decision block 650 is negative, flow proceeds to block 652 . At block 652, the corresponding 3S inverter is controlled to output a logic low signal. An example of controlling the 3S inverter to output a logic low signal is shown in each of FIG. 3E. However, if the answer at decision block 650 is affirmative, flow proceeds to block 654 . At block 654, the corresponding 3S inverter is controlled to output a logic high signal. An example of controlling a 3S inverter to output a logic high signal is shown in FIG. 3G. From each of blocks 652 and 654, flow exits block 608 and proceeds to block 610.

블록(610)에서, 공통 노드 상의 제 1 및 제 2 신호들은 보간된 신호를 형성하기 위하여 합산된다. 다시, 공통 노드의 예는 도 3a에서의 노드(312)이다. 보간된 신호를 형성하기 위하여 공통 노드 상의 제 1 및 제 2 신호들을 합산하는 예는 도 3f 및 도 3g의 각각에서 도시된다. 블록(610)으로부터, 흐름은 블록(612)으로 진행한다.At block 610, the first and second signals on the common node are summed to form an interpolated signal. Again, an example of a common node is node 312 in FIG. 3A. An example of summing the first and second signals on a common node to form an interpolated signal is shown in FIGS. 3F and 3G , respectively. From block 610, flow proceeds to block 612.

블록(612)에서, (보간된 신호를 표현하는) 제 1 및 제 2 신호들의 합은 증폭된다. (보간된 신호를 표현하는) 제 1 및 제 2 신호들의 합을 증폭하는 예는 도 4b에서의 반전 증폭기(409(1))의 출력에서의 신호(OUT2)이고, 이 신호(OUT2)는 신호(OUT3)를 생성하기 위하여 반전 증폭기(409(2))에 의해 추가로 증폭된다.At block 612, the sum of the first and second signals (representing the interpolated signal) is amplified. An example of amplifying the sum of the first and second signals (representing the interpolated signal) is signal OUT2 at the output of inverting amplifier 409(1) in FIG. 4B, which signal OUT2 is a signal is further amplified by inverting amplifier 409(2) to produce (OUT3).

실시예에서, 위상 보간(PI) 시스템은: 제1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - PI 스테이지는 멀티-비트 가중화 신호 및 그 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(PUPD) 단락 상황을 회피하도록 추가로 구성됨 -; 및 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지 - 증폭 스테이지는 커패시티브 컴포넌트를 포함하고; 커패시티브 컴포넌트는 조율가능하고; 그리고 커패시티브 컴포넌트는 증폭 스테이지의 감소된 풋프린트로 귀착되는 밀러 효과 구성을 가짐 - 를 포함한다. 실시예에서, PI 스테이지는: 병렬 접속된 게이팅된 3-상태(G3S) 인버터들을 포함하는 제 1 셀 - G3S 인버터들의 각각은 제 1 클록 신호, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고, 공통 출력 노드 상에서 대응하는 신호를 제공하도록 구성됨 -; 및 병렬 접속된 3-상태(3S) 인버터들을 포함하는 제 2 셀 - 3S 인버터들의 각각은 제 1 클록 신호 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 공통 출력 노드 상에서 대응하는 신호를 제공하도록 구성됨 - 을 포함한다. 실시예에서, 각각의 G3S 인버터는 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고; 그리고 여기서: 제 1 트랜지스터는 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고; 제 2 트랜지스터는 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고; 제 3 트랜지스터는 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 제 3 노드는 G3S 인버터의 출력을 표현하고; 제 4 트랜지스터는 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고; 제 5 트랜지스터는 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고; 제 6 트랜지스터는 제 5 노드와 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고; 제 1 PMOS 및 제 3 NMOS 트랜지스터들의 게이트 단자들은 제 2 클록 신호의 반전된 버전을 수신하도록 구성되고; 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 게이트 단자들은 제 1 클록 신호의 반전된 버전을 수신하도록 구성되고; 제 1 NMOS 트랜지스터의 게이트 단자는 대응하는 비트 컴포넌트를 수신하도록 구성되고; 제 3 PMOS 트랜지스터의 게이트 단자는 대응하는 bit_bar 컴포넌트를 수신하도록 구성된다. 실시예에서, 제 1 셀에서의 G3S 인버터들은 G3S 그룹들로 편성되고; 제 2 셀에서의 3S 인버터들은 G3S 그룹들에 대응하는 3S 그룹들로 편성되고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들은 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들은 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신한다. 실시예에서, G3S 그룹들은 상이한 대응하는 총 수의 G3S 인버터들을 포함하고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들의 총 수는 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 비트 포지션(bit position)에 의해 표현된 2진 값이고; 3S 그룹들은 상이한 대응하는 총 수의 3S 인버터들을 포함하고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들의 총 수는 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값이다. 실시예에서, 각각의 G3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고; 각각의 3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 대응하는 3S 그룹에서의 3S 인버터들의 각각은 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어되고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들의 각각이 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 대응하는 G3S 그룹에서의 G3S 인버터들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어된다. 실시예에서, 증폭 스테이지는 증폭기 - 증폭기의 입력은 PI 스테이지의 출력을 수신하도록 구성되고, 증폭기의 출력은 증폭 스테이지의 출력을 표현함 - 를 포함하고; 커패시티브 컴포넌트는 증폭기의 출력을 증폭기의 입력에 결합하는 피드백 루프이다. 실시예에서, 피드백 루프는 증폭기의 입력과 출력 사이에서 결합된 선택가능한 병렬 접속된 커패시티브 경로들의 네트워크를 포함하고, 네트워크는: 제 1 커패시턴스를 표현하는 스위칭가능한 제 1 커패시티브 경로; 제 2 커패시턴스를 표현하는 스위칭가능한 제 2 커패시티브 경로; 및 제 3 커패시턴스를 표현하는 스위칭가능한 제 3 커패시티브 경로를 포함하고; 제 1 커패시턴스는 제 2 커패시턴스보다 더 작고; 제 2 커패시턴스는 제 3 커패시턴스보다 더 작다.In an embodiment, a phase interpolation (PI) system comprises: a phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighting signal, and generate an interpolated clock signal, the PI stage comprising: further configured to avoid pull-up/pull-down (PUPD) short situations by using a multi-bit weighting signal and its logical inverse (multi-bit weighting_bar signal); and an amplification stage configured to receive and amplify the interpolated clock signal, the amplification stage comprising a capacitive component; The capacitive component is tunable; and the capacitive component has a Miller effect configuration resulting in a reduced footprint of the amplification stage. In an embodiment, the PI stage comprises: a first cell comprising parallel-connected gated tri-state (G3S) inverters, each of the G3S inverters comprising a first clock signal, a second clock signal, and a multi-bit weighting signal; configured to receive a corresponding bit component and provide a corresponding signal on a common output node; and a second cell comprising three-state (3S) inverters connected in parallel, each of the 3S inverters receiving a logical inverse of a corresponding bit component (corresponding bit_bar component) of the first clock signal and the multi-bit weighting signal. and configured to provide a corresponding signal on a common output node. In an embodiment, each G3S inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage; and where: the first transistor is a first PMOS transistor coupled between a first reference voltage and a first node; the second transistor is a second PMOS transistor coupled between the first node and the second node; the third transistor is a third PMOS transistor coupled between the second node and the third node, the third node representing the output of the G3S inverter; the fourth transistor is a first NMOS transistor coupled between the third node and the fourth node; the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes; the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage; gate terminals of the first PMOS and third NMOS transistors are configured to receive an inverted version of the second clock signal; gate terminals of the second PMOS and second NMOS transistors are configured to receive an inverted version of the first clock signal; a gate terminal of the first NMOS transistor is configured to receive a corresponding bit component; A gate terminal of the third PMOS transistor is configured to receive the corresponding bit_bar component. In an embodiment, G3S inverters in the first cell are organized into G3S groups; 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups; For each G3S group, the G3S inverters included therein receive the same corresponding bit component of the multi-bit weighted signal; For each 3S group, the 3S inverters included therein receive the same corresponding bit_bar component of the multi-bit weighting signal. In an embodiment, G3S groups include different corresponding total numbers of G3S inverters; For each G3S group, the total number of G3S inverters included therein is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal; 3S groups contain different corresponding total numbers of 3S inverters; For each 3S group, the total number of 3S inverters included therein is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal. In an embodiment, for each G3S group, a corresponding bit component of the multi-bit weighting signal represents an enable signal; For each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal; For each G3S group, when each of the G3S inverters included therein is controlled to output a corresponding signal having a logical high state, each of the 3S inverters in the corresponding 3S group has a corresponding signal having a logical high state. is controlled to output; For each 3S group, when each of the 3S inverters included therein is controlled to output a corresponding signal having a logical low state, each of the G3S inverters in the corresponding G3S group has a corresponding signal having a logical low state It is controlled to output. In an embodiment, the amplifying stage includes an amplifier, the input of the amplifier being configured to receive the output of the PI stage, the output of the amplifier representing the output of the amplifying stage; The capacitive component is a feedback loop that couples the output of the amplifier to the input of the amplifier. In an embodiment, the feedback loop includes a network of selectable parallel connected capacitive paths coupled between an input and an output of an amplifier, the network comprising: a first switchable capacitive path representing a first capacitance; a switchable second capacitive path representing a second capacitance; and a switchable third capacitive path representing a third capacitance; the first capacitance is smaller than the second capacitance; The second capacitance is smaller than the third capacitance.

실시예에서, 위상 보간(PI) 시스템은: 제1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - PI 스테이지는 멀티-비트 가중화 신호 및 그 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(PUPD) 단락 상황을 회피하도록 추가로 구성됨 -; 및 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지를 포함한다. 실시예에서, PI 스테이지는: 병렬 접속된 게이팅된 3-상태(G3S) 인버터들을 포함하는 제 1 셀 - G3S 인버터들의 각각은 제 1 클록 신호, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고, 공통 출력 노드 상에서 대응하는 신호를 제공하도록 구성됨 -; 및 병렬 접속된 3-상태(3S) 인버터들을 포함하는 제 2 셀 - 3S 인버터들의 각각은 제 1 클록 신호 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 공통 출력 노드 상에서 대응하는 신호를 제공하도록 구성됨 - 을 포함한다. 실시예에서, 각각의 G3S 인버터는 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고, 여기서: 제 1 트랜지스터는 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고; 제 2 트랜지스터는 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고; 제 3 트랜지스터는 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 제 3 노드는 G3S 인버터의 출력을 표현하고; 제 4 트랜지스터는 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고; 제 5 트랜지스터는 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고; 제 6 트랜지스터는 제 5 노드와 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고; 제 1 PMOS 및 제 3 NMOS 트랜지스터들의 게이트 단자들은 제 2 클록 신호를 수신하도록 구성되고; 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 게이트 단자들은 제 1 클록 신호를 수신하도록 구성되고; 제 1 NMOS 트랜지스터의 게이트 단자는 인에이블 신호를 수신하도록 구성되고; 제 3 PMOS 트랜지스터의 게이트 단자는 enable_bar 신호를 수신하도록 구성된다. 실시예에서, 각각의 G3S 인버터는: 제 2 클록 신호를 수신하도록 구성된 입력 단자; 공통 노드에 결합된 출력 단자; 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하도록 구성된 인에이블 단자; 및 제 1 클록 신호를 수신하도록 구성된 게이팅 단자를 포함하고; 각각의 3S 인버터는: 제 1 클록 신호를 수신하도록 구성된 입력 단자; 공통 노드에 결합된 출력 단자; 및 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트를 수신하도록 구성된 인에이블 단자를 포함한다. 실시예에서, 제 1 셀에서의 G3S 인버터들은 G3S 그룹들로 편성되고; 제 2 셀에서의 3S 인버터들은 G3S 그룹들에 대응하는 3S 그룹들로 편성되고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들은 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들은 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신한다. 실시예에서, G3S 그룹들은 상이한 대응하는 총 수의 G3S 인버터들을 포함하고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들의 총 수는 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 비트 포지션(bit position)에 의해 표현된 2진 값이고; 3S 그룹들은 상이한 대응하는 3S 인버터들을 포함하고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들의 총 수는 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값이다. 실시예에서, 각각의 G3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고; 각각의 3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고; 각각의 G3S 그룹에 대하여, 그 안에 포함된 G3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 대응하는 3S 그룹에서의 3S 인버터들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되고; 각각의 3S 그룹에 대하여, 그 안에 포함된 3S 인버터들의 각각이 인에이블되고 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 대응하는 G3S 그룹에서의 G3S 인버터들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어된다.In an embodiment, a phase interpolation (PI) system comprises: a phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighting signal, and generate an interpolated clock signal, the PI stage comprising: further configured to avoid pull-up/pull-down (PUPD) short situations by using a multi-bit weighting signal and its logical inverse (multi-bit weighting_bar signal); and an amplification stage configured to receive and amplify the interpolated clock signal. In an embodiment, the PI stage comprises: a first cell comprising parallel-connected gated tri-state (G3S) inverters, each of the G3S inverters comprising a first clock signal, a second clock signal, and a multi-bit weighting signal; configured to receive a corresponding bit component and provide a corresponding signal on a common output node; and a second cell comprising three-state (3S) inverters connected in parallel, each of the 3S inverters receiving a logical inverse of a corresponding bit component (corresponding bit_bar component) of the first clock signal and the multi-bit weighting signal. and configured to provide a corresponding signal on a common output node. In an embodiment, each G3S inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage, wherein: transistor 1 is a first PMOS transistor coupled between a first reference voltage and a first node; the second transistor is a second PMOS transistor coupled between the first node and the second node; the third transistor is a third PMOS transistor coupled between the second node and the third node, the third node representing the output of the G3S inverter; the fourth transistor is a first NMOS transistor coupled between the third node and the fourth node; the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes; the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage; gate terminals of the first PMOS and third NMOS transistors are configured to receive the second clock signal; gate terminals of the second PMOS and second NMOS transistors are configured to receive the first clock signal; a gate terminal of the first NMOS transistor is configured to receive an enable signal; A gate terminal of the third PMOS transistor is configured to receive an enable_bar signal. In an embodiment, each G3S inverter includes: an input terminal configured to receive a second clock signal; an output terminal coupled to a common node; an enable terminal configured to receive a corresponding bit component of the multi-bit weighted signal; and a gating terminal configured to receive a first clock signal; Each 3S inverter includes: an input terminal configured to receive a first clock signal; an output terminal coupled to a common node; and an enable terminal configured to receive a corresponding bit_bar component of the multi-bit weighting signal. In an embodiment, G3S inverters in the first cell are organized into G3S groups; 3S inverters in the second cell are organized into 3S groups corresponding to G3S groups; For each G3S group, the G3S inverters included therein receive the same corresponding bit component of the multi-bit weighted signal; For each 3S group, the 3S inverters included therein receive the same corresponding bit_bar component of the multi-bit weighting signal. In an embodiment, G3S groups include different corresponding total numbers of G3S inverters; For each G3S group, the total number of G3S inverters included therein is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal; 3S groups include different corresponding 3S inverters; For each 3S group, the total number of 3S inverters included therein is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal. In an embodiment, for each G3S group, a corresponding bit component of the multi-bit weighting signal represents an enable signal; For each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal; For each G3S group, when each of the G3S inverters included therein is controlled to output a corresponding signal having a logical high state, each of the 3S inverters in the corresponding 3S group has a corresponding signal having a logical low state is controlled to output; For each 3S group, when each of the 3S inverters included therein is enabled and controlled to output a corresponding signal having a logical high state, each of the G3S inverters in the corresponding G3S group has a logical low state controlled to output a corresponding signal.

실시예에서, 위상 보간(PI) 시스템은: 제 1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - PI 스테이지는 저 전력 구성을 가짐 -; 및 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스??이지 - 증폭 스테이지는 커패시티브 컴포넌트를 포함하고; 커패시티브 컴포넌트는 조율가능하고; 커패시티브 컴포넌트는 증폭 스테이지의 감소된 풋프린트로 귀착되는 밀러 효과 구성을 가짐 - 를 포함한다. 실시예에서, 증폭 스테이지는 증폭기 - 증폭기의 입력은 PI 스테이지의 출력을 수신하도록 구성되고, 증폭기의 출력은 증폭 스테이지의 출력을 표현함 - 를 포함하고; 커패시티브 컴포넌트는 증폭기의 출력을 증폭기의 입력에 결합하는 피드백 루프이다. 실시예에서, 피드백 루프는 증폭기의 입력과 출력 사이에서 결합된 선택가능한 병렬 접속된 커패시티브 경로들의 네트워크를 포함한다. 실시예에서, 청구항 제 18 항의 PI 시스템으로서, 선택가능한 병렬 접속된 커패시티브 경로들의 네트워크는: 제 1 커패시턴스를 표현하는 스위칭가능한 제 1 커패시티브 경로; 제 2 커패시턴스를 표현하는 스위칭가능한 제 2 커패시티브 경로; 및 제 3 커패시턴스를 표현하는 스위칭가능한 제 3 커패시티브 경로를 포함하고; 그리고 여기서: 제 1 커패시턴스는 제 2 커패시턴스보다 더 작고; 제 2 커패시턴스는 제 3 커패시턴스보다 더 작다. 실시예에서, 제 1 커패시턴스는 커패시턴스의 단위 값(x)을 표현하고; 제 2 커패시턴스는 커패시턴스의 2x 값을 표현하고; 제 3 커패시턴스는 커패시턴스의 4x 값을 표현한다.In an embodiment, a phase interpolation (PI) system comprises: a phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighting signal, and generate an interpolated clock signal, the PI stage comprising: has a low power configuration -; and an amplification stage configured to receive and amplify the interpolated clock signal, wherein the amplification stage includes a capacitive component; The capacitive component is tunable; The capacitive component has a Miller effect configuration that results in a reduced footprint of the amplification stage. In an embodiment, the amplifying stage includes an amplifier, the input of the amplifier being configured to receive the output of the PI stage, the output of the amplifier representing the output of the amplifying stage; The capacitive component is a feedback loop that couples the output of the amplifier to the input of the amplifier. In an embodiment, the feedback loop includes a network of selectable parallel connected capacitive paths coupled between the input and output of the amplifier. In an embodiment, the PI system of claim 18 , wherein the network of selectable parallel connected capacitive paths comprises: a switchable first capacitive path representing a first capacitance; a switchable second capacitive path representing a second capacitance; and a switchable third capacitive path representing a third capacitance; and where: the first capacitance is smaller than the second capacitance; The second capacitance is smaller than the third capacitance. In an embodiment, the first capacitance represents a unit value (x) of capacitance; the second capacitance represents a 2x value of capacitance; The third capacitance represents a 4x value of capacitance.

실시예에서, 게이팅된 3-상태(G3S) 인버터는 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고; 그리고 여기서: 제 1 트랜지스터는 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고; 제 2 트랜지스터는 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고; 제 3 트랜지스터는 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 제 3 노드는 G3S 인버터의 출력을 표현하고; 제 4 트랜지스터는 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고; 제 5 트랜지스터는 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고; 제 6 트랜지스터는 제 5 노드와 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 알파 1(alpha one) 및 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 알파 1의 게이트 단자들은 G3S 인버터의 입력 신호를 수신하도록 구성되고; 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 베타 1(beta one) 및 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 베타 1의 게이트 단자들은 G3S 인버터의 게이팅 신호를 수신하도록 구성되고; 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 감마 1(gamma one)의 게이트 단자는 인에이블 신호를 수신하도록 구성되고; 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 감마 1의 게이트 단자는 enable_bar 신호를 수신하도록 구성된다. 실시예에서, 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 알파 1은 제 1 PMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 알파 1은 제 3 NMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 감마 1은 제 2 PMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 감마 1은 제 2 NMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 PMOS 트랜지스터들의 감마 1은 제 3 PMOS 트랜지스터이고; 제 1, 제 2, 및 제 3 NMOS 트랜지스터들의 감마 1은 제 1 PMOS 트랜지스터이다.In an embodiment, a gated three-state (G3S) inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage. do; and where: the first transistor is a first PMOS transistor coupled between a first reference voltage and a first node; the second transistor is a second PMOS transistor coupled between the first node and the second node; the third transistor is a third PMOS transistor coupled between the second node and the third node, the third node representing the output of the G3S inverter; the fourth transistor is a first NMOS transistor coupled between the third node and the fourth node; the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes; the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage; gate terminals of alpha one of the first, second, and third PMOS transistors and alpha one of the first, second, and third NMOS transistors are configured to receive an input signal of the G3S inverter; gate terminals of beta one of the first, second, and third PMOS transistors and beta one of the first, second, and third NMOS transistors are configured to receive a gating signal of the G3S inverter; gate terminals of gamma one of the first, second, and third NMOS transistors are configured to receive an enable signal; A gate terminal of gamma 1 of the first, second, and third PMOS transistors is configured to receive the enable_bar signal. In an embodiment, alpha 1 of the first, second, and third PMOS transistors is the first PMOS transistor; alpha 1 of the first, second, and third NMOS transistors is the third NMOS transistor; gamma 1 of the first, second and third PMOS transistors is the second PMOS transistor; gamma 1 of the first, second and third NMOS transistors is the second NMOS transistor; gamma 1 of the first, second and third PMOS transistors is the third PMOS transistor; Gamma 1 of the first, second and third NMOS transistors is the first PMOS transistor.

실시예에서, (게이팅된 3-상태(G3S) 인버터를 동작시키는) 방법은: 게이팅 신호, 인에이블 신호, 및 입력 신호를 수신하는 단계; 인에이블 신호가 논리적 로우 상태를 가질 때, G3S 인버터의 출력에서 높은 임피던스를 생성하는 단계; 및 인에이블 신호가 논리적 하이 상태를 가질 때: 그리고 또한, 게이팅 신호 및 입력 신호의 각각이 논리적 로우 상태를 가질 때, 논리적 하이 상태를 가지는 신호를 G3S 인버터의 출력에서 생성하는 단계; 또는 게이팅 신호 및 입력 신호의 각각이 논리적 하이 상태를 가질 때, 논리적 로우 상태를 가지는 신호를 G3S 인버터의 출력에서 생성하는 단계를 포함한다. 실시예에서, 방법은: 인에이블 신호가 논리적 하이 상태를 가질 때, 그리고 또한, 게이팅 신호가 제 1 논리적 상태를 가지고 입력 신호가 제 1 논리적 상태와 반대인 제 2 논리적 상태를 가질 때, G3S 인버터의 출력에서 높은 임피던스를 생성하는 단계를 더 포함한다.In an embodiment, a method (operating a gated three-state (G3S) inverter) includes: receiving a gating signal, an enable signal, and an input signal; creating a high impedance at the output of the G3S inverter when the enable signal has a logical low state; and when the enable signal has a logical high state: and also when each of the gating signal and the input signal has a logical low state, generating a signal having a logical high state at the output of the G3S inverter; or generating a signal having a logical low state at the output of the G3S inverter when each of the gating signal and the input signal has a logical high state. In an embodiment, the method comprises: a G3S inverter when the enable signal has a logical high state, and also when the gating signal has a first logical state and the input signal has a second logical state opposite to the first logical state. Further comprising generating a high impedance at the output of the.

실시예에서, 위상-보간(PI) 스테이지 및 증폭 스테이지를 포함하는 위상 보간(PI) 시스템 - PI 스테이지는 제 1 및 제 2 셀들을 포함하고, 제 1 셀은 병렬 접속된 게이팅된 3-상태(G3S) 인버터들을 포함하고, 제 2 셀은 병렬 접속된 3-상태(3S) 인버터들을 포함함 - 을 동작시키는 방법으로서, 방법은: G3S 인버터들의 각각에 대하여, 제 1 클록 신호, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고, 제 1 신호를 PI 스테이지의 공통 노드에 대응하도록 제공하는 단계; 3S 인버터들의 각각에 대하여, 제 1 클록 신호 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 제 2 신호를 PI 스테이지의 공통 노드에 대응하도록 제공하는 단계; 공통 노드 상에서 보간된 클록 신호를 형성하기 위하여 공통 노드에서의 제 1 및 제 2 신호들을 합산하는 단계; 및 PI 시스템의 출력을 생성하기 위하여, 증폭 스테이지에서, 보간된 클록 신호를 증폭하는 단계를 포함한다. 일부 실시예들에서, 제 1 셀에서의 G3S 인버터들은 G3S 그룹들로 편성되고; 제 2 셀에서의 3S 인버터들은 G3S 그룹들에 대응하는 3S 그룹들로 편성되고; 그리고 방법은: 각각의 G3S 그룹에 대하여, G3S 그룹에서의 G3S 인버터들의 각각에서 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하는 단계, 및 각각의 3S 그룹에 대하여, 3S 인버터들의 각각에서 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신하는 단계를 더 포함한다. 일부 실시예들에서, 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트가 2 개의 논리적 상태들 중의 제 1 의 것(제 1 논리적 상태)을 가질 때, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트는 2 개의 논리적 상태들 중의 제 2 의 것(제 2 논리적 상태)을 가지고; 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트가 제 2 논리적 상태를 가질 때, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트는 제 1 논리적 상태를 가지고; 각각의 G3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고, G3S 그룹에서의 각각의 G3S 인버터에 대하여, 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트가 제 1 논리적 상태들을 가질 때, G3S 인버터의 출력에서 높은 임피던스를 생성하고; 각각의 3S 그룹에 대하여, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트가 인에이블 신호를 표현하고, 3S 그룹에서의 각각의 3S 인버터에 대하여, 멀티-비트 가중화 신호의 대응하는 bit_bar 컴포넌트가 제 2 논리적 상태를 가질 때, 3S 인버터의 출력에서 높은 임피던스를 생성한다. 일부 실시예들에서, 방법은: G3S 그룹들의 주어진 하나 및 3S 그룹들의 대응하는 주어진 하나에 대하여, 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록, G3S 그룹들의 주어진 하나 내에 포함된 G3S 인버터들의 각각을 제어하는 단계, 및 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록, 3S 그룹들의 대응하는 주어진 하나에서의 3S 인버터들의 각각을 제어하는 단계를 포함하는 제 1 서브-방법; 또는 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록, G3S 그룹들의 주어진 하나 내에 포함된 G3S 인버터들의 각각을 제어하는 단계, 및 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록, 3S 그룹들의 대응하는 주어진 하나에서의 3S 인버터들의 각각을 제어하는 단계를 포함하는 제 2 서브-방법을 수행하는 단계를 더 포함한다. 일부 실시예들에서, 증폭하는 단계는 PI 시스템의 출력을 커패시티브 결합을 통해 증폭 스테이지의 입력으로 피드백하는 것을 포함하는 밀러 효과를 활용하는 단계를 포함한다.In an embodiment, a phase-interpolation (PI) system comprising a phase-interpolation (PI) stage and an amplification stage, wherein the PI stage includes first and second cells, the first cells being parallel-connected gated tri-states ( G3S inverters, wherein the second cell comprises parallel connected three-state (3S) inverters, the method comprising: for each of the G3S inverters, a first clock signal, a second clock signal , and corresponding bit components of the multi-bit weighting signal, and providing a first signal corresponding to a common node of the PI stages; For each of the 3S inverters, receive the logical inverse of the corresponding bit component (corresponding bit_bar component) of the first clock signal and the multi-bit weighting signal, and provide a second signal to correspond to the common node of the PI stage step; summing the first and second signals at the common node to form an interpolated clock signal on the common node; and amplifying the interpolated clock signal in an amplification stage to produce an output of the PI system. In some embodiments, G3S inverters in the first cell are organized into G3S groups; 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups; and the method includes: for each G3S group, receiving the same corresponding bit component of the multi-bit weighting signal at each of the G3S inverters in the G3S group, and for each 3S group, at each of the 3S inverters. and receiving identical corresponding bit_bar components of the multi-bit weighted signal. In some embodiments, when a corresponding bit component of the multi-bit weighting signal has a first of two logical states (a first logical state), the corresponding bit_bar component of the multi-bit weighting signal is has a second of two logical states (second logical state); When a corresponding bit component of the multi-bit weighting signal has a second logical state, a corresponding bit_bar component of the multi-bit weighting signal has a first logical state; For each G3S group, a corresponding bit component of the multi-bit weighting signal represents an enable signal, and for each G3S inverter in the G3S group, a corresponding bit component of the multi-bit weighting signal When it has 1 logic states, it creates a high impedance at the output of the G3S inverter; For each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents the enable signal, and for each 3S inverter in the 3S group, the corresponding bit_bar component of the multi-bit weighting signal When it has 2 logical states, it creates a high impedance at the output of the 3S inverter. In some embodiments, the method further comprises: for a given one of the G3S groups and a corresponding given one of the 3S groups, each of the G3S inverters included within the given one of the G3S groups to output a corresponding signal having a logical high state. a first sub-method comprising controlling, and controlling each of the 3S inverters in a corresponding given one of the 3S groups to output a corresponding signal having a logical low state; or controlling each of the G3S inverters included in a given one of the G3S groups to output a corresponding signal having a logical high state, and a corresponding given one of the 3S groups to output a corresponding signal having a logical low state. and performing a second sub-method comprising controlling each of the 3S inverters in . In some embodiments, amplifying comprises exploiting the Miller effect comprising feeding back the output of the PI system to the input of the amplifying stage via capacitive coupling.

개시된 실시예들 중의 하나 이상은 위에서 기재된 장점들 중의 하나 이상을 이행한다는 것을 당해 분야에서의 당업자가 용이하게 알 것이다. 상기한 명세서를 판독한 후에, 당업자는 본원에서 폭넓게 개시된 바와 같은 다양한 변경들, 등가물들의 치환들, 및 다양한 다른 실시예들에 영햐을 줄 수 있을 것이다. 그러므로, 본원에 대해 승인된 보호는 첨부된 청구항들 및 그 등가물들에서 포함된 정의에 의해 오직 제한된다는 것이 의도된다.One skilled in the art will readily appreciate that one or more of the disclosed embodiments implement one or more of the advantages described above. After reading the foregoing specification, those skilled in the art will be able to effect various changes, permutations of equivalents, and various other embodiments as broadly disclosed herein. Therefore, it is intended that the protection granted to this application be limited only by the definitions contained in the appended claims and equivalents thereof.

실시예Example

1. 위상 보간(phase interpolating; PI) 시스템에 있어서,1. In the phase interpolating (PI) system,

제1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - 상기 PI 스테이지는 또한, 상기 멀티-비트 가중화(weighting) 신호 및 상기 멀티-비트 가중화 신호의 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(pull-up/pull-down; PUPD) 단락 상황을 회피하도록 구성됨 -; 및A phase-interpolation (PI) stage configured to receive the first and second clock signals and the multi-bit weighting signal and to generate an interpolated clock signal, the PI stage also performing the multi-bit weighting configured to avoid a pull-up/pull-down (PUPD) short situation by using a signal and the logical inverse of the multi-bit weighting signal (multi-bit weighting_bar signal); and

상기 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지 - 상기 증폭 스테이지는 커패시티브 컴포넌트(capacitive component)를 포함함 - 를 포함하고,an amplification stage configured to receive and amplify the interpolated clock signal, the amplification stage comprising a capacitive component;

상기 커패시티브 컴포넌트는 조율가능하고;the capacitive component is tunable;

상기 커패시티브 컴포넌트는 밀러 효과(Miller effect) 구성을 가지는 것인, PI 시스템.The PI system, wherein the capacitive component has a Miller effect configuration.

2. 제 1 항에 있어서,2. According to item 1,

상기 PI 스테이지는,The PI stage,

병렬 접속된 게이팅된 3-상태(gated tri-state; G3S) 인버터들 포함하는 제 1 셀 - 상기 G3S 인버터들의 각각은 상기 제 1 클록 신호, 상기 제 2 클록 신호, 및 상기 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고, 대응하는 신호를 공통 출력 노드 상에서 제공하도록 구성됨 -; 및A first cell comprising gated tri-state (G3S) inverters connected in parallel, each of the G3S inverters comprising the first clock signal, the second clock signal, and the multi-bit weighting signal configured to receive a corresponding bit component of , and provide a corresponding signal on a common output node; and

병렬 접속된 3-상태(tri-state; 3S) 인버터들을 포함하는 제 2 셀 - 상기 3S 인버터들의 각각은 상기 제 1 클록 신호, 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 대응하는 신호를 상기 공통 출력 노드 상에서 제공하도록 구성됨 - 을 포함하는 것인, PI 시스템.a second cell comprising parallel connected tri-state (3S) inverters, each of the 3S inverters having a logical inverse of the first clock signal and the corresponding bit component of the multi-bit weighting signal (corresponding bit_bar component) and configured to provide a corresponding signal on the common output node.

3. 제 2 항에 있어서,3. According to item 2,

각각의 G3S 인버터는, 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고;each G3S inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage;

상기 제 1 트랜지스터는 상기 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고;the first transistor is a first PMOS transistor coupled between the first reference voltage and a first node;

상기 제 2 트랜지스터는 상기 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고;the second transistor is a second PMOS transistor coupled between the first node and the second node;

상기 제 3 트랜지스터는 상기 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 상기 제 3 노드는 상기 G3S 인버터의 출력을 표현하고;the third transistor is a third PMOS transistor coupled between the second node and a third node, the third node representing an output of the G3S inverter;

상기 제 4 트랜지스터는 상기 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고;the fourth transistor is a first NMOS transistor coupled between the third and fourth nodes;

상기 제 5 트랜지스터는 상기 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고;the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes;

상기 제 6 트랜지스터는 상기 제 5 노드와 상기 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고;the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage;

상기 제 1 PMOS 및 제 3 NMOS 트랜지스터들의 게이트 단자들은 상기 제 2 클록 신호의 반전된 버전을 수신하도록 구성되고;gate terminals of the first PMOS and third NMOS transistors are configured to receive an inverted version of the second clock signal;

상기 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 게이트 단자들은 상기 제 1 클록 신호의 반전된 버전을 수신하도록 구성되고;gate terminals of the second PMOS and second NMOS transistors are configured to receive an inverted version of the first clock signal;

상기 제 1 NMOS 트랜지스터의 게이트 단자는 상기 대응하는 비트 컴포넌트를 수신하도록 구성되고;a gate terminal of the first NMOS transistor is configured to receive the corresponding bit component;

상기 제 3 PMOS 트랜지스터의 게이트 단자는 상기 대응하는 bit_bar 컴포넌트를 수신하도록 구성되는 것인, PI 시스템.wherein the gate terminal of the third PMOS transistor is configured to receive the corresponding bit_bar component.

4. 제 2 항에 있어서,4. According to item 2,

상기 제 1 셀에서의 상기 G3S 인버터들은 G3S 그룹들로 편성되고;the G3S inverters in the first cell are organized into G3S groups;

상기 제 2 셀에서의 상기 3S 인버터들은 상기 G3S 그룹들에 대응하는 3S 그룹들로 편성되고;the 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하고;for each G3S group, the G3S inverters included in each G3S group receive the same corresponding bit component of the multi-bit weighting signal;

각각의 3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신하는 것인, PI 시스템.and for each 3S group, the 3S inverters included in each G3S group receive the same corresponding bit_bar component of the multi-bit weighting signal.

5. 제 4 항에 있어서,5. According to item 4,

상기 G3S 그룹들은 상이한 대응하는 총 수의 G3S 인버터들을 포함하고;The G3S groups include different corresponding total numbers of G3S inverters;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션(bit position)에 의해 표현된 2진 값이고;For each G3S group, the total number of the G3S inverters included in each G3S group is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal;

상기 3S 그룹들은 상이한 대응하는 총 수의 3S 인버터들을 포함하고;the 3S groups include different corresponding total numbers of 3S inverters;

각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값인 것인, PI 시스템.for each 3S group, the total number of the 3S inverters included in each 3S group is a binary value represented by a bit position of the corresponding bit component of the multi-bit weighting signal.

6. 제 4 항에 있어서,6. According to item 4,

각각의 G3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고;for each G3S group, the corresponding bit component of the multi-bit weighting signal represents an enable signal;

각각의 3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고;for each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 3S 그룹에서의 상기 3S 인터버들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되고;For each G3S group, when each of the G3S inverters included in each G3S group is controlled to output a corresponding signal having a logical high state, each of the 3S inverters in the corresponding 3S group has a logical high state. controlled to output a corresponding signal having a low state;

각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 각각이 하이 로우 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 G3S 그룹에서의 상기 G3S 인터버들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되는 것인, PI 시스템.For each 3S group, when each of the 3S inverters included in each 3S group is controlled to output a corresponding signal having a high-low state, each of the G3S inverters in the corresponding G3S group has a logical The PI system is controlled to output a corresponding signal having a low state.

7. 제 1 항에 있어서,7. According to item 1,

상기 증폭 스테이지는 증폭기를 포함하고;the amplification stage includes an amplifier;

상기 증폭기의 입력은 상기 PI 스테이지의 출력을 수신하도록 구성되고, 상기 증폭기의 출력은 상기 증폭 스테이지의 출력을 표현함 - 를 포함하고;an input of the amplifier is configured to receive an output of the PI stage, and an output of the amplifier represents an output of the amplifying stage;

상기 커패시티브 컴포넌트는 상기 증폭기의 상기 출력을 상기 증폭기의 상기 입력에 결합하는 피드백 루프인 것인, PI 시스템.wherein the capacitive component is a feedback loop coupling the output of the amplifier to the input of the amplifier.

8. 제 7 항에 있어서,8. According to item 7,

상기 피드백 루프는, 상기 증폭기의 상기 입력과 출력 사이에서 결합된 선택가능한 병렬 접속된 커패시티브 경로들의 네트워크를 포함하고;said feedback loop comprising a network of selectable parallel connected capacitive paths coupled between said input and output of said amplifier;

상기 네트워크는,the network,

제 1 커패시턴스를 표현하는 스위칭가능한 제 1 커패시티브 경로,a switchable first capacitive path representing a first capacitance;

제 2 커패시턴스를 표현하는 스위칭가능한 제 2 커패시티브 경로, 및a switchable second capacitive path representing a second capacitance, and

제 3 커패시턴스를 표현하는 스위칭가능한 제 3 커패시티브 경로를 포함하고;a switchable third capacitive path representing a third capacitance;

상기 제 1 커패시턴스는 상기 제 2 커패시턴스보다 더 작고;the first capacitance is smaller than the second capacitance;

상기 제2 커패시턴스는 상기 제 3 커패시턴스보다 더 작은 것인, PI 시스템.Wherein the second capacitance is smaller than the third capacitance.

9. 위상 보간(phase interpolating; PI) 시스템에 있어서,9. In the phase interpolating (PI) system,

제1 및 제 2 클록 신호들 및 멀티-비트 가중화 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - 상기 PI 스테이지는 또한, 상기 멀티-비트 가중화 신호 및 상기 멀티-비트 가중화 신호의 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(pull-up/pull-down; PUPD) 단락 상황을 회피하도록 구성됨 -; 및a phase-interpolation (PI) stage configured to receive the first and second clock signals and the multi-bit weighting signal and to generate an interpolated clock signal, the PI stage also comprising: the multi-bit weighting signal and the configured to avoid pull-up/pull-down (PUPD) short situations by using the logical inverse of the multi-bit weighting signal (multi-bit weighting_bar signal); and

상기 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지를 포함하는, PI 시스템.and an amplification stage configured to receive and amplify the interpolated clock signal.

10. 제 9 항에 있어서,10. According to item 9,

상기 PI 스테이지는,The PI stage,

병렬 접속된 게이팅된 3-상태(G3S) 인버터들을 포함하는 제 1 셀 -A first cell containing gated tri-state (G3S) inverters connected in parallel -

상기 G3S 인버터들의 각각은 상기 제 1 클록 신호, 상기 제 2 클록 신호, 및 상기 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고, 대응하는 신호를 공통 출력 노드 상에서 제공하도록 구성됨 -; 및each of the G3S inverters configured to receive a corresponding bit component of the first clock signal, the second clock signal, and the multi-bit weighting signal and provide a corresponding signal on a common output node; and

병렬 접속된 3-상태(3S) 인버터들을 포함하는 제 2 셀 -A second cell comprising parallel connected tri-state (3S) inverters -

상기 3S 인버터들의 각각은 상기 제 1 클록 신호, 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 대응하는 신호를 상기 공통 출력 노드 상에서 제공하도록 구성됨 - 을 포함하는 것인, PI 시스템.each of the 3S inverters to receive the first clock signal and the logical inverse of the corresponding bit component (corresponding bit_bar component) of the multi-bit weighting signal and provide a corresponding signal on the common output node; Configured - A PI system comprising a.

11. 제 10 항에 있어서,11. According to item 10,

각각의 G3S 인버터는, 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고;each G3S inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage;

상기 제 1 트랜지스터는 상기 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고;the first transistor is a first PMOS transistor coupled between the first reference voltage and a first node;

상기 제 2 트랜지스터는 상기 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고;the second transistor is a second PMOS transistor coupled between the first node and the second node;

상기 제 3 트랜지스터는 상기 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 상기 제 3 노드는 상기 G3S 인버터의 출력을 표현하고;the third transistor is a third PMOS transistor coupled between the second node and a third node, the third node representing an output of the G3S inverter;

상기 제 4 트랜지스터는 상기 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고;the fourth transistor is a first NMOS transistor coupled between the third and fourth nodes;

상기 제 5 트랜지스터는 상기 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고;the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes;

상기 제 6 트랜지스터는 상기 제 5 노드와 상기 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고;the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage;

상기 제 1 PMOS 및 제 3 NMOS 트랜지스터들의 게이트 단자들은 상기 제 2 클록 신호를 수신하도록 구성되고;gate terminals of the first PMOS and third NMOS transistors are configured to receive the second clock signal;

상기 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 게이트 단자들은 상기 제 1 클록 신호를 수신하도록 구성되고;gate terminals of the second PMOS and second NMOS transistors are configured to receive the first clock signal;

상기 제 1 NMOS 트랜지스터의 게이트 단자는 인에이블 신호를 수신하도록 구성되고;a gate terminal of the first NMOS transistor is configured to receive an enable signal;

상기 제 3 PMOS 트랜지스터의 게이트 단자는 enable_bar 신호를 수신하도록 구성되는 것인, PI 시스템.Wherein the gate terminal of the third PMOS transistor is configured to receive an enable_bar signal.

12. 제 10 항에 있어서,12. According to item 10,

각각의 G3S 인버터는,Each G3S inverter,

상기 제 2 클록 신호를 수신하도록 구성된 입력 단자;an input terminal configured to receive the second clock signal;

상기 공통 노드에 결합된 출력 단자;an output terminal coupled to the common node;

상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트를 수신하도록 구성된 인에이블 단자; 및an enable terminal configured to receive the corresponding bit component of the multi-bit weighted signal; and

상기 제 1 클록 신호를 수신하도록 구성된 게이팅 단자를 포함하고;a gating terminal configured to receive the first clock signal;

각각의 3S 인버터는,Each 3S inverter,

상기 제 1 클록 신호를 수신하도록 구성된 입력 단자;an input terminal configured to receive the first clock signal;

상기 공통 노드에 결합된 출력 단자; 및an output terminal coupled to the common node; and

상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트를 수신하도록 구성된 인에이블 단자를 포함하는 것인, PI 시스템.and an enable terminal configured to receive the corresponding bit_bar component of the multi-bit weighted signal.

13. 제 10 항에 있어서,13. According to item 10,

상기 제 1 셀에서의 상기 G3S 인버터들은 G3S 그룹들로 편성되고;the G3S inverters in the first cell are organized into G3S groups;

상기 제 2 셀에서의 상기 3S 인버터들은 상기 G3S 그룹들에 대응하는 3S 그룹들로 편성되고;the 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하고;for each G3S group, the G3S inverters included in each G3S group receive the same corresponding bit component of the multi-bit weighting signal;

각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신하는 것인, PI 시스템.and for each 3S group, the 3S inverters included in each 3S group receive the same corresponding bit_bar component of the multi-bit weighting signal.

14. 제 13 항에 있어서,14. According to item 13,

상기 G3S 그룹들은 상이한 대응하는 총 수의 G3S 인버터들을 포함하고;The G3S groups include different corresponding total numbers of G3S inverters;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값이고;For each G3S group, the total number of the G3S inverters included in each G3S group is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal;

상기 3S 그룹들은 상이한 대응하는 총 수의 3S 인버터들을 포함하고; the 3S groups include different corresponding total numbers of 3S inverters;

각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값인 것인, PI 시스템.for each 3S group, the total number of the 3S inverters included in each 3S group is a binary value represented by a bit position of the corresponding bit component of the multi-bit weighting signal.

15. 제 13 항에 있어서,15. According to item 13,

각각의 G3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고;for each G3S group, the corresponding bit component of the multi-bit weighting signal represents an enable signal;

각각의 3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고;for each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal;

각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 3S 그룹에서의 상기 3S 인터버들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되고;For each G3S group, when each of the G3S inverters included in each G3S group is controlled to output a corresponding signal having a logical high state, each of the 3S inverters in the corresponding 3S group has a logical high state. controlled to output a corresponding signal having a low state;

각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 G3S 그룹에서의 상기 G3S 인터버들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되는 것인, PI 시스템.For each 3S group, when each of the 3S inverters included in each 3S group is controlled to output a corresponding signal having a logical high state, each of the G3S inverters in the corresponding G3S group is logically high. The PI system is controlled to output a corresponding signal having a low state.

16. 위상-보간(phase interpolating; PI) 스테이지 및 증폭 스테이지를 포함하는 위상 보간(PI) 시스템 - 상기 PI 스테이지는 제 1 및 제 2 셀들을 포함하고, 상기 제 1 셀은 병렬 접속된 게이팅된 3-상태(phase interpolating; G3S) 인버터들을 포함하고, 상기 제 2 셀은 병렬 접속된 3-상태(3S) 인버터들을 포함함 - 을 동작시키는 방법에 있어서,16. A phase interpolating (PI) system comprising a phase interpolating (PI) stage and an amplification stage, wherein the PI stage includes first and second cells, the first cells being parallel connected gated three A method comprising phase interpolating (G3S) inverters, said second cell comprising parallel connected three-state (3S) inverters, comprising:

상기 G3S 인버터들의 각각에 대하여:For each of the G3S inverters:

제 1 클록 신호, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트 컴포넌트를 수신하고,receive corresponding bit components of the first clock signal, the second clock signal, and the multi-bit weighting signal;

제 1 신호를 상기 PI 스테이지의 공통 노드에 대응하도록 제공하는 단계;providing a first signal to correspond to a common node of the PI stages;

상기 3S 인버터들의 각각에 대하여:For each of the 3S inverters:

상기 제 1 클록 신호 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고,receive the logical inverse of the corresponding bit component (corresponding bit_bar component) of the first clock signal and the multi-bit weighting signal;

제 2 신호를 상기 PI 스테이지의 상기 공통 노드에 대응하도록 제공하는 단계;providing a second signal to correspond to the common node of the PI stage;

상기 공통 노드 상에서 보간된 클록 신호를 형성하기 위하여 상기 공통 노드에서의 상기 제 1 및 제 2 신호들을 합산하는 단계; 및summing the first and second signals at the common node to form an interpolated clock signal on the common node; and

상기 PI 시스템의 출력을 생성하기 위하여, 상기 증폭 스테이지에서, 상기 보간된 클록 신호를 증폭하는 단계를 포함하는, PI 시스템을 동작시키는 방법.and amplifying, in the amplification stage, the interpolated clock signal to produce an output of the PI system.

17. 제 16 항에 있어서,17. The method of paragraph 16,

상기 제 1 셀에서의 상기 G3S 인버터들은 G3S 그룹들로 편성되고;the G3S inverters in the first cell are organized into G3S groups;

상기 제 2 셀에서의 상기 3S 인버터들은 상기 G3S 그룹들에 대응하는 3S 그룹들로 편성되고;the 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups;

상기 방법은,The method,

각각의 G3S 그룹에 대하여, 상기 G3S 그룹에서의 상기 G3S 인버터들의 각각에서 상기 멀티-비트 가중화 신호의 동일한 대응하는 비트 컴포넌트를 수신하는 단계; 및for each G3S group, receiving the same corresponding bit component of the multi-bit weighting signal at each of the G3S inverters in the G3S group; and

각각의 3S 그룹에 대하여, 상기 3S 인버터들의 각각에서 상기 멀티-비트 가중화 신호의 동일한 대응하는 bit_bar 컴포넌트를 수신하는 단계를 더 포함하는, PI 시스템을 동작시키는 방법.For each 3S group, receiving the same corresponding bit_bar component of the multi-bit weighting signal at each of the 3S inverters.

18. 제 17 항에 있어서,18. According to item 17,

상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트가 2 개의 논리적 상태들 중의 제 1 의 것(제 1 논리적 상태)을 가질 때, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 상기 2 개의 논리적 상태들 중의 제 2 의 것(제 2 논리적 상태)을 가지고;When the corresponding bit component of the multi-bit weighting signal has a first one of two logical states (first logical state), the corresponding bit_bar component of the multi-bit weighting signal has the 2 has a second one of the two logical states (second logical state);

상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트가 상기 제 2 논리적 상태를 가질 때, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 상기 제 1 논리적 상태를 가지고;when the corresponding bit component of the multi-bit weighting signal has the second logical state, the corresponding bit_bar component of the multi-bit weighting signal has the first logical state;

각각의 G3S 그룹에 대하여:For each G3S group:

상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고,the corresponding bit component of the multi-bit weighting signal represents an enable signal;

상기 G3S 그룹에서의 각각의 G3S 인버터에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트가 상기 제 1 논리적 상태들을 가질 때, 상기 G3S 인버터의 출력에서 높은 임피던스를 생성하고;for each G3S inverter in the G3S group, generate a high impedance at an output of the G3S inverter when the corresponding bit component of the multi-bit weighted signal has the first logical states;

각각의 3S 그룹에 대하여:For each 3S group:

상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고;the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal;

상기 3S 그룹에서의 각각의 3S 인버터에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트가 상기 제 2 논리적 상태를 가질 때, 상기 3S 인버터의 출력에서 높은 임피던스를 생성하는 것인, PI 시스템을 동작시키는 방법.For each 3S inverter in the 3S group, generating a high impedance at the output of the 3S inverter when the corresponding bit_bar component of the multi-bit weighted signal has the second logical state. How to make the system work.

19. 제 16 항에 있어서,19. According to item 16,

상기 G3S 그룹들의 주어진 하나 및 상기 3S 그룹들의 대응하는 주어진 하나에 대하여:For a given one of the G3S groups and a corresponding given one of the 3S groups:

제 1 서브-방법 -First sub-method -

논리적 하이 상태를 가지는 대응하는 신호를 출력하도록, 상기 G3S 그룹들의 상기 주어진 하나 내에 포함된 상기 G3S 인버터들의 각각을 제어하는 단계, 및controlling each of the G3S inverters included in the given one of the G3S groups to output a corresponding signal having a logical high state; and

논리적 로우 상태를 가지는 대응하는 신호를 출력하도록, 상기 3S 그룹들의 상기 대응하는 주어진 하나에서의 상기 3S 인버터들의 각각을 제어하는 단계를 포함함 - ; 또는controlling each of the 3S inverters in the corresponding given one of the 3S groups to output a corresponding signal having a logical low state; or

제 2 서브-방법 -Second sub-method -

논리적 하이 상태를 가지는 대응하는 신호를 출력하도록, 상기 G3S 그룹들의 상기 주어진 하나 내에 포함된 상기 G3S 인버터들의 각각을 제어하는 단계, 및controlling each of the G3S inverters included in the given one of the G3S groups to output a corresponding signal having a logical high state; and

논리적 로우 상태를 가지는 대응하는 신호를 출력하도록, 상기 3S 그룹들의 상기 대응하는 주어진 하나에서의 상기 3S 인버터들의 각각을 제어하는 단계를 포함함 - 을 수행하는 단계를 더 포함하는, PI 시스템을 동작시키는 방법.controlling each of the 3S inverters in the corresponding given one of the 3S groups to output a corresponding signal having a logical low state; method.

20. 제 16 항에 있어서,20. The method of paragraph 16,

상기 증폭하는 단계는, 상기 PI 시스템의 상기 출력을 커패시티브 결합을 통해 상기 증폭 스테이지의 입력으로 피드백하는 것을 포함하는 밀러 효과를 활용하는 단계를 포함하는 것인, PI 시스템을 동작시키는 방법.wherein the amplifying step includes utilizing a Miller effect comprising feeding back the output of the PI system to an input of the amplification stage via capacitive coupling.

Claims (10)

위상 보간(phase interpolating; PI) 시스템에 있어서,
제1 및 제 2 클록 신호들 및 멀티-비트 가중화(weighting) 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - 상기 PI 스테이지는 또한, 상기 멀티-비트 가중화 신호 및 상기 멀티-비트 가중화 신호의 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(pull-up/pull-down; PUPD) 단락 상황을 회피하도록 구성됨 -; 및
상기 보간된 클록 신호를 수신하고 증폭하도록 구성된 증폭 스테이지 - 상기 증폭 스테이지는 커패시티브 컴포넌트(capacitive component)를 포함함 - 를 포함하고,
상기 커패시티브 컴포넌트는 0이 아닌 대응 커패시턴스들을 나타내도록 조율가능하고;
상기 커패시티브 컴포넌트는 밀러 효과(Miller effect) 구성을 가지고,
상기 PI 스테이지는,
병렬 접속된 게이팅된 3-상태(gated tri-state; G3S) 인버터들을 포함하는 제 1 셀 - 상기 G3S 인버터들의 각각은 상기 제 1 클록 신호, 상기 제 2 클록 신호, 및 상기 멀티-비트 가중화 신호의 대응하는 비트(bit) 컴포넌트를 수신하고, 대응하는 신호를 공통 출력 노드 상에서 제공하도록 구성됨 -; 및
병렬 접속된 3-상태(tri-state; 3S) 인버터들을 포함하는 제 2 셀 - 상기 3S 인버터들의 각각은 상기 제 1 클록 신호, 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 대응하는 신호를 상기 공통 출력 노드 상에서 제공하도록 구성됨 - 을 포함하는 것인, PI 시스템.In a phase interpolating (PI) system,
A phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighting signal and to generate an interpolated clock signal, the PI stage further configured to: configured to avoid a pull-up/pull-down (PUPD) short situation by using a signal and the logical inverse of the multi-bit weighting signal (multi-bit weighting_bar signal); and
an amplification stage configured to receive and amplify the interpolated clock signal, the amplification stage comprising a capacitive component;
the capacitive component is tunable to exhibit corresponding non-zero capacitances;
The capacitive component has a Miller effect configuration,
The PI stage,
A first cell comprising gated tri-state (G3S) inverters connected in parallel, each of the G3S inverters comprising the first clock signal, the second clock signal, and the multi-bit weighting signal configured to receive a corresponding bit component of , and provide a corresponding signal on a common output node; and
a second cell comprising parallel connected tri-state (3S) inverters, each of the 3S inverters having a logical inverse of the first clock signal and the corresponding bit component of the multi-bit weighting signal (corresponding bit_bar component) and configured to provide a corresponding signal on the common output node. 삭제delete 제 1 항에 있어서,
각각의 G3S 인버터는, 제 1 기준 전압과 제 2 기준 전압 사이에서 직렬로 접속된 제 1, 제 2, 제 3, 제 4, 제 5, 및 제 6 트랜지스터들을 포함하고;
상기 제 1 트랜지스터는 상기 제 1 기준 전압과 제 1 노드 사이에서 결합된 제 1 PMOS 트랜지스터이고;
상기 제 2 트랜지스터는 상기 제 1 노드와 제 2 노드 사이에서 결합된 제 2 PMOS 트랜지스터이고;
상기 제 3 트랜지스터는 상기 제 2 노드와 제 3 노드 사이에서 결합된 제 3 PMOS 트랜지스터이고, 상기 제 3 노드는 상기 G3S 인버터의 출력을 표현하고;
상기 제 4 트랜지스터는 상기 제 3 노드와 제 4 노드 사이에서 결합된 제 1 NMOS 트랜지스터이고;
상기 제 5 트랜지스터는 상기 제 4 노드와 제 5 노드 사이에서 결합된 제 2 NMOS 트랜지스터이고;
상기 제 6 트랜지스터는 상기 제 5 노드와 상기 제 2 기준 전압 사이에서 결합된 제 3 NMOS 트랜지스터이고;
상기 제 1 PMOS 및 제 3 NMOS 트랜지스터들의 게이트 단자들은 상기 제 2 클록 신호의 반전된 버전을 수신하도록 구성되고;
상기 제 2 PMOS 및 제 2 NMOS 트랜지스터들의 게이트 단자들은 상기 제 1 클록 신호의 반전된 버전을 수신하도록 구성되고;
상기 제 1 NMOS 트랜지스터의 게이트 단자는 상기 대응하는 비트 컴포넌트를 수신하도록 구성되고;
상기 제 3 PMOS 트랜지스터의 게이트 단자는 상기 대응하는 bit_bar 컴포넌트를 수신하도록 구성되는 것인, PI 시스템.According to claim 1,
each G3S inverter includes first, second, third, fourth, fifth, and sixth transistors connected in series between a first reference voltage and a second reference voltage;
the first transistor is a first PMOS transistor coupled between the first reference voltage and a first node;
the second transistor is a second PMOS transistor coupled between the first node and the second node;
the third transistor is a third PMOS transistor coupled between the second node and a third node, the third node representing an output of the G3S inverter;
the fourth transistor is a first NMOS transistor coupled between the third and fourth nodes;
the fifth transistor is a second NMOS transistor coupled between the fourth and fifth nodes;
the sixth transistor is a third NMOS transistor coupled between the fifth node and the second reference voltage;
gate terminals of the first PMOS and third NMOS transistors are configured to receive an inverted version of the second clock signal;
gate terminals of the second PMOS and second NMOS transistors are configured to receive an inverted version of the first clock signal;
a gate terminal of the first NMOS transistor is configured to receive the corresponding bit component;
wherein the gate terminal of the third PMOS transistor is configured to receive the corresponding bit_bar component. 제 1 항에 있어서,
상기 제 1 셀에서의 상기 G3S 인버터들은 G3S 그룹들로 편성되고;
상기 제 2 셀에서의 상기 3S 인버터들은 상기 G3S 그룹들에 대응하는 3S 그룹들로 편성되고;
각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 비트 컴포넌트를 수신하고;
각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들은 상기 멀티-비트 가중화 신호의 동일한 bit_bar 컴포넌트를 수신하는 것인, PI 시스템.According to claim 1,
the G3S inverters in the first cell are organized into G3S groups;
the 3S inverters in the second cell are organized into 3S groups corresponding to the G3S groups;
for each G3S group, the G3S inverters included in each G3S group receive the same bit component of the multi-bit weighted signal;
and for each 3S group, the 3S inverters included in each 3S group receive the same bit_bar component of the multi-bit weighting signal. 제 4 항에 있어서,
상기 G3S 그룹들은 상이한 대응하는 총 수의 G3S 인버터들을 포함하고;
각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션(bit position)에 의해 표현된 2진 값이고;
상기 3S 그룹들은 상이한 대응하는 총 수의 3S 인버터들을 포함하고;
각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 총 수는 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 비트 포지션에 의해 표현된 2진 값인 것인, PI 시스템.According to claim 4,
The G3S groups include different corresponding total numbers of G3S inverters;
For each G3S group, the total number of the G3S inverters included in each G3S group is a binary value represented by the bit position of the corresponding bit component of the multi-bit weighting signal;
the 3S groups include different corresponding total numbers of 3S inverters;
for each 3S group, the total number of the 3S inverters included in each 3S group is a binary value represented by a bit position of the corresponding bit component of the multi-bit weighting signal. 제 4 항에 있어서,
각각의 G3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트는 인에이블 신호를 표현하고;
각각의 3S 그룹에 대하여, 상기 멀티-비트 가중화 신호의 상기 대응하는 bit_bar 컴포넌트는 인에이블 신호를 표현하고;
각각의 G3S 그룹에 대하여, 각각의 G3S 그룹에 포함된 상기 G3S 인버터들의 각각이 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 3S 그룹에서의 상기 3S 인버터들의 각각은 논리적 하이 상태를 가지는 대응하는 신호를 출력하도록 제어되고;
각각의 3S 그룹에 대하여, 각각의 3S 그룹에 포함된 상기 3S 인버터들의 각각이 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어될 때, 상기 대응하는 G3S 그룹에서의 상기 G3S 인버터들의 각각은 논리적 로우 상태를 가지는 대응하는 신호를 출력하도록 제어되는 것인, PI 시스템.According to claim 4,
for each G3S group, the corresponding bit component of the multi-bit weighting signal represents an enable signal;
for each 3S group, the corresponding bit_bar component of the multi-bit weighting signal represents an enable signal;
For each G3S group, when each of the G3S inverters included in each G3S group is controlled to output a corresponding signal having a logical high state, each of the 3S inverters in the corresponding 3S group has a logical high state. controlled to output a corresponding signal having a state;
For each 3S group, when each of the 3S inverters included in each 3S group is controlled to output a corresponding signal having a logical low state, each of the G3S inverters in the corresponding G3S group is logically low A PI system that is controlled to output a corresponding signal having a state. 제 1 항에 있어서,
상기 증폭 스테이지는 증폭기를 포함하고;
상기 증폭기의 입력은 상기 PI 스테이지의 출력을 수신하도록 구성되고, 상기 증폭기의 출력은 상기 증폭 스테이지의 출력을 표현하며;
상기 커패시티브 컴포넌트는 상기 증폭기의 상기 출력을 상기 증폭기의 상기 입력에 결합하는 피드백 루프인 것인, PI 시스템.According to claim 1,
the amplification stage includes an amplifier;
an input of the amplifier is configured to receive an output of the PI stage, and an output of the amplifier represents an output of the amplifying stage;
wherein the capacitive component is a feedback loop coupling the output of the amplifier to the input of the amplifier. 제 7 항에 있어서,
상기 피드백 루프는, 상기 증폭기의 상기 입력과 출력 사이에서 결합된 선택가능한 병렬 접속된 커패시티브 경로들의 네트워크를 포함하고;
상기 네트워크는,
제 1 커패시턴스를 표현하는 스위칭가능한 제 1 커패시티브 경로,
제 2 커패시턴스를 표현하는 스위칭가능한 제 2 커패시티브 경로, 및
제 3 커패시턴스를 표현하는 스위칭가능한 제 3 커패시티브 경로를 포함하고;
상기 제 1 커패시턴스는 상기 제 2 커패시턴스보다 더 작고;
상기 제2 커패시턴스는 상기 제 3 커패시턴스보다 더 작은 것인, PI 시스템.According to claim 7,
said feedback loop comprising a network of selectable parallel connected capacitive paths coupled between said input and output of said amplifier;
the network,
a switchable first capacitive path representing a first capacitance;
a switchable second capacitive path representing a second capacitance, and
a switchable third capacitive path representing a third capacitance;
the first capacitance is smaller than the second capacitance;
Wherein the second capacitance is smaller than the third capacitance. 위상 보간(phase interpolating; PI) 시스템에 있어서,
제1 및 제 2 클록 신호들 및 멀티-비트 가중화(weighting) 신호를 수신하고, 보간된 클록 신호를 생성하도록 구성된 위상-보간(PI) 스테이지 - 상기 PI 스테이지는 또한, 상기 멀티-비트 가중화 신호 및 상기 멀티-비트 가중화 신호의 논리적 역(멀티-비트 weighting_bar 신호)을 이용함으로써 풀-업/풀-다운(pull-up/pull-down; PUPD) 단락 상황을 회피하도록 구성됨 -; 및
증폭 스테이지를 포함하고, 상기 증폭 스테이지는,
입력 및 출력을 갖는 증폭기 - 상기 입력은 상기 PI 스테이지의 상기 보간된 클록 신호를 수신하도록 구성되고, 상기 출력은 상기 보간된 클록 신호의 증폭된 버전을 제공하도록 구성됨 - ; 및
상기 증폭기의 출력을 상기 증폭기의 입력에 결합하는 피드백 루프에 배열된 커패시티브 컴포넌트 - 상기 커패시티브 컴포넌트는 0이 아닌 대응 커패시턴스들을 나타내도록 조율가능함 - 를 포함하고,
상기 PI 스테이지는,
병렬 접속된 게이팅된 3-상태(gated tri-state; G3S) 인버터들을 포함하는 제 1 셀 - 상기 G3S 인버터들의 각각은 상기 제 1 클록 신호, 상기 제 2 클록 신호, 및 상기 멀티-비트 가중화 신호의 대응하는 비트(bit) 컴포넌트를 수신하고, 대응하는 신호를 공통 출력 노드 상에서 제공하도록 구성됨 -; 및
병렬 접속된 3-상태(tri-state; 3S) 인버터들을 포함하는 제 2 셀 - 상기 3S 인버터들의 각각은 상기 제 1 클록 신호, 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고, 대응하는 신호를 상기 공통 출력 노드 상에서 제공하도록 구성됨 - 을 포함하는 것인, PI 시스템.In a phase interpolating (PI) system,
A phase-interpolation (PI) stage configured to receive first and second clock signals and a multi-bit weighting signal and to generate an interpolated clock signal, the PI stage further configured to: configured to avoid a pull-up/pull-down (PUPD) short situation by using a signal and the logical inverse of the multi-bit weighting signal (multi-bit weighting_bar signal); and
An amplification stage, wherein the amplification stage comprises:
an amplifier having an input and an output, the input configured to receive the interpolated clock signal of the PI stage and the output configured to provide an amplified version of the interpolated clock signal; and
a capacitive component arranged in a feedback loop coupling an output of the amplifier to an input of the amplifier, the capacitive component being tunable to exhibit corresponding non-zero capacitances;
The PI stage,
A first cell comprising gated tri-state (G3S) inverters connected in parallel, each of the G3S inverters comprising the first clock signal, the second clock signal, and the multi-bit weighting signal configured to receive a corresponding bit component of , and provide a corresponding signal on a common output node; and
a second cell comprising parallel connected tri-state (3S) inverters, each of the 3S inverters having a logical inverse of the first clock signal and the corresponding bit component of the multi-bit weighting signal (corresponding bit_bar component) and configured to provide a corresponding signal on the common output node. 위상-보간(phase interpolating; PI) 스테이지 및 증폭 스테이지를 포함하는 위상 보간(PI) 시스템을 동작시키는 방법에 있어서, 상기 PI 스테이지는 제 1 및 제 2 셀들을 포함하고, 상기 제 1 셀은 병렬 접속된 게이팅된 3-상태(gated tri-state; G3S) 인버터들을 포함하고, 상기 제 2 셀은 병렬 접속된 3-상태(3S) 인버터들을 포함하고, 상기 방법은,
상기 G3S 인버터들의 각각에 대하여:
제 1 클록 신호, 제 2 클록 신호, 및 멀티-비트 가중화 신호의 대응하는 비트(bit) 컴포넌트를 수신하고,
제 1 신호를 상기 PI 스테이지의 공통 노드에 대응하도록 제공하는 단계;
상기 3S 인버터들의 각각에 대하여:
상기 제 1 클록 신호 및 상기 멀티-비트 가중화 신호의 상기 대응하는 비트 컴포넌트의 논리적 역(대응하는 bit_bar 컴포넌트)을 수신하고,
제 2 신호를 상기 PI 스테이지의 상기 공통 노드에 대응하도록 제공하는 단계;
상기 공통 노드 상에서 보간된 클록 신호를 형성하기 위하여 상기 공통 노드에서의 상기 제 1 및 제 2 신호들을 합산하는 단계; 및
상기 PI 시스템의 출력을 생성하기 위하여, 상기 증폭 스테이지에서, 상기 보간된 클록 신호를 증폭하는 단계를 포함하는, PI 시스템을 동작시키는 방법.A method of operating a phase interpolating (PI) system comprising a phase interpolating (PI) stage and an amplifying stage, the PI stage including first and second cells, the first cells connected in parallel. comprising gated tri-state (G3S) inverters, the second cell comprising parallel-connected 3-state (3S) inverters, the method comprising:
For each of the G3S inverters:
receive corresponding bit components of the first clock signal, the second clock signal, and the multi-bit weighting signal;
providing a first signal to correspond to a common node of the PI stages;
For each of the 3S inverters:
receive the logical inverse of the corresponding bit component (corresponding bit_bar component) of the first clock signal and the multi-bit weighting signal;
providing a second signal to correspond to the common node of the PI stage;
summing the first and second signals at the common node to form an interpolated clock signal on the common node; and
and amplifying, in the amplification stage, the interpolated clock signal to produce an output of the PI system.
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