KR102528801B1 - 상부 금속 루팅층에 리피터/버퍼를 포함하는 반도체 장치 및 그 제조 방법 - Google Patents

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Abstract

반도체 장치가 제공된다. 반도체 장치는, 복수의 금속 루팅층(metal routing layers) 및 상기 복수의 금속 루팅층의 상부 금속 루팅층(M3 또는 그 이상) 상에 배치되는 상보적인 한 쌍의 평면형 전계 효과 트랜지스터(FETs)를 포함하고, 각각의 상기 전계 효과 트랜지스터는 결정질 물질의 채널 영역을 포함한다.

Description

상부 금속 루팅층에 리피터/버퍼를 포함하는 반도체 장치 및 그 제조 방법{Semiconductor device including a repeater/buffer at higher metal routing layers and methods of manufacturing the same}
본 발명은 상부 금속 루팅층(upper metal routing layer)에 트랜지스터를 포함하는 반도체 장치에 관한 것이다.
전반적인 칩 성능은 미세화된 노드(예를 들어, 7nm 노드 또는 그 이하)에서 칩의 배선 성능에 의해 크게 제한될 수 있다. 최소 배선폭이 미세화됨에 따라, 금속 피치 및 트랜지스터 또한 미세화된다. 금속 피치의 감소(즉, 금속 배선 간의 거리 감소)는, 단위 길이 당 정전 용량(capacitance)의 증가를 야기할 수 있다. 게다가, 금속 피치의 감소와 또한 관련된 배선 단면의 넓이 감소는 배선 저항의 비선형적 증가를 야기할 수 있고, 이에 따라 비아 및 배선 저항의 증가하고, 전반적인 칩 성능이 더 악화될 수 있다.
큰 비아 및 배선 저항을 보상하기 위해, 긴 루팅 배선(long routing wires)(예를 들어, M2층(metal2 layer)보다 큰 배선)에 대한 신호 레벨을 올리도록 리피터가 삽입될 수 있다. 7nm 및 그 이하에서, 리피터는 배선 저항의 비선형적 증가 때문에 훨씬 더 자주 삽입될 수 있다. 그러나, 리피터는 또한, 리피터를 높은 금속 루팅층에 연결하는데 사용되는 큰 비아 저항 때문에 저하될(degraded) 수 있다. 게다가, 리피터 개수 및 요구되는 리피터 폭의 증가 때문에, 이들은 미세화된 노드에서 칩의 상당히 넓은 영역을 차지할 수 있다.
발명의 배경이 되는 기술에 개시된 상기 정보는 본 발명의 배경을 이해를 강화하기 위해 제공되는 것이고, 따라서 이는 선행 기술을 구성하지 않는 정보를 포함할 수 있다.
본 발명이 해결하고자 하는 기술적 과제는 배선 저항(interconnect resistance) 등이 개선된 반도체 장치를 제공하는 것이다.
본 발명이 해결하고자 하는 다른 기술적 과제는 배선 저항 등이 개선된 반도체 장치의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 복수의 금속 루팅층(metal routing layers) 및 상기 복수의 금속 루팅층의 상부 금속 루팅층(M3 또는 그 이상) 상에 배치되는 상보적인 한 쌍의 평면형 전계 효과 트랜지스터(FETs)를 포함하고, 각각의 상기 전계 효과 트랜지스터는 결정질 물질의 채널 영역을 포함한다.
몇몇 실시예에서, 상기 결정질 물질은, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질(TMD; transition metal dichalcogenide materials)을 포함할 수 있다.
몇몇 실시예에서, 상기 결정질 물질은, 적어도 1eV 이상의 밴드갭(bandgap)을 가지고, 적어도 75cm2/V-sec 이상의 이동도(mobility)를 가질 수 있다.
몇몇 실시예에서, 상기 밴드갭은 적어도 1.1eV 이상이고, 상기 이동도는 적어도 100cm2/V-sec 이상일 수 있다.
몇몇 실시예에서, 상기 하나 이상의 전이 금속 이유화 물질은, 1 내지 10 분자층 두께를 가질 수 있다.
몇몇 실시예에서, 상기 하나 이상의 전이 금속 이유화 물질은, 1 내지 5 분자층 두께를 가질 수 있다.
몇몇 실시예에서, 상기 반도체 장치는, 상기 한 쌍의 전계 효과 트랜지스터 사이에, 이들을 서로 절연시키기 위한 STI(shallow trench isolation)를 미포함할 수 있다.
몇몇 실시예에서, 각각의 상기 전계 효과 트랜지스터는, 상기 채널 영역의 상기 결정질 물질을 포함하는 소오스/드레인 영역을 더 포함할 수 있다.
몇몇 실시예에서, 각각의 상기 전계 효과 트랜지스터는 한 쌍의 전극을 더 포함하고, 상기 한 쌍의 전극은, 상기 한 쌍의 전극과 상기 소오스/드레인 영역 사이에 실리사이드가 형성되지 않아 상기 소오스/드레인 영역에 직접 접촉할 수 있다.
몇몇 실시예에서, 상기 한 쌍의 전계 효과 트랜지스터는, 인버터(inverter) 내에 배치될 수 있다.
몇몇 실시예에서, 상기 한 쌍의 전계 효과 트랜지스터는, 1개의 비아(via)로 구성되거나 비아가 없는 리피터/버퍼 회로(repeater/buffer circuit) 내에 배치될 수 있다.
몇몇 실시예에서, 각각의 상기 전계 효과 트랜지스터는, 비결정질 물질을 포함하는 게이트 스택(gate stack)을 더 포함할 수 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치는, 복수의 금속 루팅층, 상기 복수의 금속 루팅층의 상부 금속 루팅층(M3 또는 그 이상) 상에 배치되는 제1 층간 절연층, 상기 제1 층간 절연층 상에 배치되고, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질을 포함하는 전이 금속 이유화층, PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하고, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는, 상기 전이 금속 이유화층 상에 상보적인 한 쌍의 평면형 전계 효과 트랜지스터를 형성하고, 각각의 상기 전계 효과 트랜지스터는 채널 영역 및 소오스/드레인 영역을 포함하고, 상기 채널 영역, 및 상기 소오스/드레인 영역 각각은, 상기 전이 금속 이유화 층의 상기 하나 이상의 전이 금속 이유화 물질을 포함한다.
몇몇 실시예에서, 상기 하나 이상의 전이 금속 이유화 물질은 1 내지 10 분자층 두께를 가질 수 있다.
몇몇 실시예에서, 상기 반도체 장치는 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터 사이에는 STI가 미배치될 수 있다.
몇몇 실시예에서, 상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터를 포함하는 리피터/버퍼 회로를 더 포함하고, 상기 리피터/버퍼 회로는 1개의 비아(via)로 구성되거나 비아가 없을 수 있다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 몇몇 실시예에 따른 반도체 장치의 제조 방법은, 상부 금속 루팅층(M3 또는 그 이상) 상에 제1 층간 절연층을 증착하고, 상기 제1 층간 절연층 상에, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질(transition metal dichalcogenide materials)을 포함하는 결정질 물질을 형성하고, 상기 결정질 물질 상에 NMOS 일함수 물질을 증착하고, 상기 결정질 물질 상에 PMOS 일함수 물질을 증착하는 것을 포함한다.
몇몇 실시예에서, 상기 결정질 물질을 형성하는 것은, 450℃ 이하의 온도에서 수행될 수 있다.
몇몇 실시예에서, 상기 NMOS 일함수 물질 및 상기 PMOS 일함수 물질 상에, 제2 층간 절연층을 증착하는 것을 더 포함할 수 있다.
몇몇 실시예에서, 상기 하나 이상의 전이 금속 이유화 물질은 1 내지 10 분자층 두께를 가질 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명에 따른 하나 이상의 실시예에서, 리피터가 이용될 수 있는 이유를 도시하는 그래프이다.
도 2는 본 발명에 따른 하나 이상의 실시예에서, 큰 비아 저항(via resistances)을 피하기 위해 상부층에서 리피터가 이용될 수 있는 이유를 도시하는 그래프이다.
도 3은 본 발명의 하나 이상의 실시예에 따른, 상부 금속 루팅층 상에 삽입된 리피터를 포함하는 반도체 장치의 단면도이다.
도 4는 본 발명의 하나 이상의 실시예에 따른, 도 3의 반도체 장치 내에 배치되는 리피터의 제조 방법을 도시하는 흐름도이다.
도 5는 본 발명의 하나 이상의 실시예에 따른 리피터를 포함하는 전자 장치의 개요도이다.
도 6은 리피터로 기능하기 위해 인버터 구성(configuartion) 내에 배치되는 한 쌍의 NMOS 및 PMOS 트랜지스터의 단면도이다.
본 발명은 반도체 장치의 상부 금속 루팅층 상 또는 사이에, 하나 이상의 트랜지스터를 포함하는 반도체 장치의 다양한 실시예에 관한 것이다. 하나 이상의 트랜지스터는, 리피터/버퍼 회로와 같은 회로를 형성하기 위해 다른 트랜지스터와 결합될 수 있다. 하나 이상의 트랜지스터는, 반도체 장치의 하부층과 호환이 가능하고, 낮은 온도에서 성장된 2차원(2D) 전이 금속 이유화 물질(TMD; transition metal dichalcogenide)의 하나 이상의 단분자층을 포함할 수 있다. 이에 더해, 본 발명의 하나 이상의 실시예에 따른 반도체 장치는, 반도체 장치의 금속 루팅층 아래에서 형성된 리피터/버퍼 회로에 비해, 감소되거나 한정된 비아(Vias)를 리피터/버퍼 회로에 포함할 수 있다. 리피터/버퍼 회로로부터 반도체 장치의 금속 루팅층으로의 비아의 개수 감소는, 미세화된 기술 노드에서(예를 들어, 7nm 노드 및 그 이하) 성능 병목 현상을 일으킬 수 있는 배선 저항(interconnect resistance)을 감소시킨다. 이에 더해, 루팅층 내 또는 사이에 리피터/버퍼 회로를 위치시키는 것은, 중간 공정(MOL; middle of line) 용량(capacitances)으로부터의 성능 손실을 피하고, 큰 금속 피치(pitch)에 의한 큰 트랜지스터 영역을 만들며, 정전기적 보전(integrity)을 개선하는 더 긴 게이트 길이를 가능하게 하고, 이는 낮은 누설 전류 및 합리적인 문턱 전압(Vt; threshold voltage)으로 이어진다. 게다가, 상부 금속 루팅층 내 또는 사이에 리피터/버퍼 회로를 위치시키는 것은, 다른 트랜지스터 기능에 의한 사용을 위해 반도체 장치의 베이스층 내의 영역을 자유롭게 할 것이고, 루팅을 위해 사용되는 더 많은 금속에 의한 혼잡을 개선할 것이다. 또한, 상부 금속 루팅층 내 또는 사이에 리피터/버퍼 회로를 위치시키는 것은, 심지어 리피터/버퍼 회로가 베이스층 내 트랜지스터의 사용에 의해 형성된 회로만큼 성능이 높지 않을지라도, 순 루팅 지연(net routing delay)를 개선할 수 있다.
이에 더해, 상부 금속 루팅층 내 또는 사이에 리피터/버퍼 회로를 위치시키는 것은, 리피터의 개수 및 관련된 배선 길이를 줄일 것이다. 따라서, 이는 칩 상에 다른 기능을 삽입하기 위한 영역을 제공한다.
이하에서, 첨부되는 도면과 함께 본 발명의 하나 이상의 실시예들이 구체적으로 설명될 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 본 발명의 특징의 완전한 이해를 위해 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 필수적이지 않은 공정, 구성 요소 및 기술은 개시되지 않을 수 있다. 특별히 언급되지 않는 한, 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 표시된 구성요소, 층 및 영역의 상대적인 크기는 설명의 명료성을 위해 과장되거나 단순화된 것일 수 있다. 공간적으로 상대적인 용어인 "아래(beneath)", "아래(below)", "하부(lower)", "아래(under)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)" 또는 "아래(under)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고(예를 들어, 90도 회전되거나 다른 방향으로 배향될 수 있다), 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
비록 제1, 제2, 제3 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소, 영역, 층 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소, 영역, 층 또는 섹션들을 다른 소자, 구성요소, 영역, 층 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 구성요소, 영역, 층 또는 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 구성요소, 영역 층 또는 섹션일 수도 있음은 물론이다.
하나의 소자(element)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)", "인접한(adjacent to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)", "바로 인접한(immediately adjacent to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 게다가, 층이 2개 층 "사이에(between)" 배치되는 것으로 지칭되는 것은, 2개 층 사이의 단일층인 경우 또는 중간에 1개 이상의 층을 개재하는 경우를 모두 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)", "포함하는(comprising)", "포함한다(includes)" 및 "포함하는(including)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 본 명세서에서, "및/또는(and/or)"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. 구성 요소 리스트에 선행하는 "적어도 하나(at least one of)"와 같은 표현은, 전체 구성 요소 리스트를 수식하는 것이고, 리스트의 개별 구성 요소를 수식하는 것이 아니다.
본 명세서에서, "실질적으로(substantially)", "약(about)" 및 유사한 용어들은 근사(approximation)의 용어로 사용되는 것이고, 정도(degree)의 용어로 사용되는 것이 아니다. 이들은 발명이 속한 기술분야에서 통상의 지식을 가진 자가 인지할 수 있는 측정값이나 계산값의 내재하는 편차를 설명하려는 것이다. 또한, 본 발명의 실시예들을 설명할 때 "...일/할 수 있다(may)"의 사용은 "본 발명의 하나 이상의 실시예"를 지칭하려는 것이다. 본 명세서에서, "사용하다(use)", "사용하는(using)", "사용된(used)"은 "활용하다(utilize)", " 활용하는(utilizing)", "활용된(utilized)"과 같은 의미인 것으로 고려될 수 있다. 또한, "예시적인(exemplary)"은 실시예 또는 도면을 지칭하려는 것이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
도 1은, 예를 들어 상부 금속 루팅층(M4)에서, 선저항(Rline; line resistance)이 증가함에 따라, 프로세서 속도에 증가하는 지연 저하(delay degradation)를 도시하는 그래프(100)이다. 그래프(100)에 도시된 것처럼, 고정된 비아 저항(Rvia; via resistance)에 대해, 프로세서 주파수(frequency)는 M4 저항이 증가함에 따라 신호 라인(signal lines)의 지연 때문에 저하된다. 그래프(100)는 약 0.7V에서 프로세서 주파수를 도시한다. 예를 들어, 그래프(100)에 따르면, M4 저항(Rline)이 (기준값으로부터) 300 ohms/μm까지 증가한 경우, 주파수는 약 10% 감소한다. M4 저항(Rline)이 600 ohms/μm까지 증가한 경우, 주파수는 20% 넘게 감소하고, M4 저항(Rline)이 900 ohms/μm까지 증가한 경우, 주파수는 30% 넘게 감소한다. 따라서, 도 1은, 예를 들어 M4 저항이 증가함에 따라, 프로세서 속도에 대한 지연 저하를 극복하기 위해 리피터가 필요할 수 있는 이유를 도시한다.
도 2는, 비아 저항(Rvia)이 증가함에 따라, 프로세서 속도에 증가하는 지연 저하를 도시하는 그래프(200)이다. 그래프(200)에 도시된 것처럼, 고정된 선저항(Rline)에 대해, 프로세서 주파수는 비아 저항(Rvia)이 증가함에 따라 신호 라인(signal lines)의 지연 때문에 저하된다. 그래프(200)는 약 0.7V에서 프로세서 주파수를 도시한다. 예를 들어, 그래프(200)에 따르면, 비아 저항(Rvia)이 (기준값으로부터) 150 ohms까지 증가한 경우, 주파수는 약 10% 감소한다. 비아 저항(Rvia)이 300 ohms/μm까지 증가한 경우, 주파수는 약 30% 감소하고, 비아 저항(Rvia)이 450 ohms/μm까지 증가한 경우, 주파수는 약 40% 감소한다. 따라서, 도 2의 그래프(200)는, 비아 저항이 증가함에 따라 프로세서 속도에 지연 저하를 극복하기 위해 리피터가 필요할 수 있는 이유를 도시한다.
도 3은 본 발명의 하나 이상의 실시예에 따른, 반도체 장치의 상부 금속 루팅층(예를 들어, M3 또는 그 이상)에 삽입된 리피터/버퍼 회로(300)의 단면도이다. 여기서 상부 금속 루팅층이 M3 또는 그 이상이라는 표현의 의미는, 복수의 금속 루팅층이 아래로부터 n개(여기서, n은 자연수)가 M0~M(n-1) 순서로 순차적으로 적층되어 있을 때, 복수의 금속 루팅층 중 M3에 배치된 금속 루팅층이거나 M3보다 높은 위치에 배치된 금속 루팅층을 상부 금속 루팅층으로 정의하는 것일 수 있다. 도시된 실시예에서, 리피터/버퍼 회로(300)는 (절연층에 매립된) 금속 루팅층(M3) 및 금속 루팅층(M4) 사이에 삽입된다. 하나 이상의 실시예에서, 리피터/버퍼 회로(300)는, 예를 들어 금속 루팅층(M4) 및 금속 루팅층(M5) 사이와 같은, 임의의 다른 적절한 상부 금속 루팅층 사이에 삽입될 수 있다. 상기 설명된 것처럼, 긴 루팅 배선에서 저항의 비선형적 증가 때문에, 리피터는 7nm 노드 및 그 이하에서 신호 레벨(signal level)을 증폭하기 위해 더 자주 삽입될 수 있다. 그러나, 리피터는 큰 비아 저항 때문에 저하될 수 있고, 상당한 영역을 차지할 수 있다. 본 발명에 따른 하나 이상의 실시예에서처럼, 더 높은 금속 루팅층에 리피터/버퍼 회로(300)를 삽입하는 것은, 또한 큰 비아 저항의 효과를 줄이거나 최소화하도록 구성된다.
도 3에 도시된 것처럼, 본 발명의 하나 이상의 실시예에 따라, 리피터/버퍼 회로(300)는 금속 루팅층(M3) 및 금속 루팅층(M3)이 매립된 절연층 상에 제1 층간 절연(ILD; inter-layer dielectric)층(301)을 포함한다. 하나 이상의 실시예에서, 제1 층간 절연층(301)은 임의의 적절한 물질(예를 들어 불소 도핑된 SiO2 또는 탄소 도핑된 SiO2와 같이, 적절하게 작은 유전 상수를 가지는)로 구성될 수 있다.
도 3에 도시된 것처럼, 본 발명의 하나 이상의 실시예에 따라, 리피터/버퍼 회로(300)는 또한 제1 층간 절연층(301) 상에 형성되는 전이 금속 이유화(TMD; transition metal dichalcogenide)층(302)을 포함한다. 하나 이상의 실시예에 따른 전이 금속 이유화층은, 낮은 온도의 2차원 층이고, MoS2, WS2 및/또는 WSe2와 같은 하나 이상의 결정질 또는 실질적으로 결정질인 전이 금속 이유화 물질로 구성될 수 있다. 하나 이상의 실시예에서, 전이 금속 이유화층(302)은 10 또는 이보다 작은 분자층, 예를 들어 1 내지 5 분자층의 결정질 전이 금속 이유화 물질을 포함할 수 있다.
반도체 물질로서, 전이 금속 이유화 물질 MoS2, WS2 및 WSe2는 (적은 누설을 위한) 큰 밴드갭(bandgap) 특성 및 (전류를 위한) 합리적인 이동도(mobility)에 훌륭한 특성을 보인다. 이에 더해, 2차원 물질은 후공정(BEOL; back-end-of-line) 열처리 비용에 맞는 낮은 온도(예를 들어, 400℃와 같이, 450℃ 또는 그 이하)에서, 제1 층간 절연층(301) 상의 전이 금속 이유화층(302)의 성장을 가능하게 한다. 예를 들어, 낮은 온도에서 성장된 결정질 전이 금속 이유화 물질 공정은 하부 배선층(예를 들어, 하부 루팅층), 특히 Cu와 호환된다.
게다가, 단분자층으로 한층씩 성장하는 전이 금속 이유화층(302)은 채널 두께를 정확하게 조절하고 조율할 수 있게 한다. 스택(stack) 두께는 장치의 정전기적 보전(integrity)을 조절하고, 완전 공핍형 절연체 상 반도체 장치(fully depleted semiconductor on insulator device)와 같이 동작하게 하므로, 두께 조절은 상부 루팅층 내의 리피터에 있어 중요할 수 있다. 이는 상부 루팅층에서 트랜지스터 제조 공정을 단순화하고, 정전기적 면역(electrostatic immunity)을 위한 트라이게이트(tri-gate) 또는 핀형 전계 효과 트랜지스터(finFET) 또는 나노시트 구조의 사용 또는 활용을 피한다.
또한, MoS2 및 WS2와 같은 물질은 또한 큰 밴드갭을 가지고, BTI와 같이 높은 큰 전류를 구동하기 위해 큰 전압이 인가될 수 있다.
도 3에 도시된 것처럼, 본 발명의 하나 이상의 실시예에 따라, 리피터/버퍼 회로(300)는 또한 전이 금속 이유화층(302)을 이용하여 형성된 상보적인 한 쌍의 평면형 전계 효과 트랜지스터(303, 304)(예를 들어, 각각 NMOS 트랜지스터 및 PMOS 트랜지스터)를 포함한다. 각각의 평면형 전계 효과 트랜지스터(303, 304)는 전이 금속 이유화층(302)의 부분으로 구성된 채널 영역을 갖는다. 하나 이상의 실시예에 따라, 액티브층(예를 들어, 채널층)으로 전이 금속 이유화층(302)을 사용하여, NMOS 트랜지스터(303) 및 PMOS 트랜지스터(304)는 각각 CMOS 구성에 형성된다. 상보적인 한 쌍의 평면형 전계 효과 트랜지스터(303, 304)는, 도 6에 도시된 것처럼, 리피터로 기능하기 위해 인버터 구성에 형성될 수 있다. 도 6에 도시된 것처럼, 평면형 전계 효과 트랜지스터(303, 304)가 리피터로 기능하기 위해 인버터 구성에 형성된 경우, 파워 라인(601)은 PMOS 트랜지스터(304)에 연결되고, 그라운딩 라인(602)은 NMOS 트랜지스터(303)에 연결되고, 게이트 및 드레인 라인(603, 604)은 각각 NMOS 및 PMOS 트랜지스터를 연결한다.
전이 금속 이유화층(302)의 상응하는 부분에 더해, NMOS 트랜지스터(303)는 소오스/드레인 전극(305, 306), 전이 금속 이유화층(302) 위와 소오스/드레인 전극(305, 306) 사이의 게이트 절연층(307), 게이트 절연층(307) 상의 게이트 전극(308) 및 게이트 전극(308)을 소오스/드레인 전극(305, 306)으로부터 이격시키는 전극 간 절연층(309, 310)을 포함한다. 전극 간 절연층(309, 310)은, 예를 들어 질화물로 구성될 수 있다. 소오스/드레인 전극(305, 306)은, 예를 들어Sc 및/또는 Ni 또는 임의의 다른 적절한 금속 또는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 금속으로 구성될 수 있다. 다른 실시예에서, 소오스/드레인 전극(305, 306)은 하부 소오스/드레인 영역에 대한 장벽을 줄이거나 최소화하는 하나 이상의 적절한 금속, 예를 들어 Ti, Ni, Pt 및/또는 Sc로 구성될 수 있다. 게다가, 하나 이상의 실시예에 따른 게이트 전극(308)은 다결정질 반도체, 예를 들어 Si, Ge 및/또는 InGaAs로 구성될 수 있고, N형으로 도핑될 수 있다.
전이 금속 이유화층(302)의 상응하는 부분에 더해, PMOS 트랜지스터(304)는 소오스/드레인 전극(311, 312), 전이 금속 이유화층(302) 위와 소오스/드레인 전극(311, 312) 사이의 게이트 절연층(313), 게이트 절연층(313) 상의 게이트 전극(314) 및 게이트 전극(314)을 소오스/드레인 전극(311, 312)으로부터 이격시키는 전극 간 절연층(315, 316)을 포함한다. 소오스/드레인 전극(311, 312)은, 예를 들어Pd 및/또는 Pt 또는 임의의 다른 적절한 금속 또는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 알려진 금속으로 구성될 수 있다. 다른 실시예에서, 소오스/드레인 전극(311, 312)은 하부 소오스/드레인 영역에 대한 장벽을 줄이거나 최소화하는 하나 이상의 적절한 금속, 예를 들어 Ti, Ni, Pt 및/또는 Sc로 구성될 수 있다. 게다가, 하나 이상의 실시예에 따른 게이트 전극(314)은 다결정질 반도체, 예를 들어 Si, Ge 및/또는 InGaAs로 구성될 수 있고, P형으로 도핑될 수 있다.
PMOS 트랜지스터(304)의 소오스/드레인 전극(311)은 NMOS 트랜지스터(303)의 소오스/드레인 전극(306)과 접촉하고, 이로써 CMOS 형성을 위한 전기적 컨택을 만든다. 하나 이상의 실시예에 따라, 한 쌍의 평면형 전계 효과 트랜지스터(303, 304)(예를 들어, NMOS 및 PMOS 트랜지스터)는, 그들 사이에 그들을 서로 분리시키기 위한 어떠한 STI(shallow trench isolation) 없이 형성된다.
하나 이상의 실시예에 따른 한 쌍의 평면형 전계 효과 트랜지스터(303, 304)의 하나 또는 모두에서, 함께 게이트 스택을 정의하는 게이트 전극(308, 314) 및 상응하는 게이트 절연층(307, 313)은, 하나 이상의 적절한 비결정질 물질을 포함할 수 있다. 비결정질 게이트 물질은 0nm와 같거나 이보다 큰 게이트 공핍 폭(gate depletion width)을 가질 수 있다. 하나 이상의 실시예에서, NMOS 및 PMOS 트랜지스터(303, 304)의 각각의 게이트 스택은, NMOS 및 PMOS 트랜지스터(303, 304)의 누설 및 성능을 조절하기 위해 서로 다른 일함수를 가지도록 서로 다른 비결정질 물질로 구성될 수 있다.
추가적으로, 도 3에 도시된 것처럼, 각각의 전계 효과 트랜지스터(303, 304)는, 게이트 전극(308, 314) 아래에서 채널 영역으로의 전이 금속 이유화층(302)과 같은 결정질 물질(예를 들어, MoS2, WS2 및/또는 WSe2)로부터 형성되는 각각의 소오스/드레인 영역(317, 318 및 319, 320)을 가진다(예를 들어, 각가의 전계 효과 트랜지스터(303, 304)는 소오스/드레인 영역(317, 318, 319, 320) 아래에서 이들과 접촉한다). 그러므로, 본 발명의 하나 이상의 실시예에 따라, 전계 효과 트랜지스터(303, 304)는 전이 금속 이유화층(302) 내의 결정질, 또는 실질적으로 결정질인, 전이 금속 이유화 물질(예를 들어, MoS2, WS2 및/또는 WSe2)을 사용하여 형성된다. 여기에서, 결정질 물질은, 한 쌍 또는 여러 쌍의 평면형 전계 효과 트랜지스터(303, 304)로 구성되는 회로의 성능이 발휘되게 하는 충분히 큰 밴드갭 및 충분히 큰 이동도를 가질 수 있다. 충분히 큰 밴드갭은 일반적으로 1eV와 같거나 이보다 클 수 있고, 충분히 큰 이동도는 일반적으로 75cm2/V-sec 와 같거나 이보다 클 수 있으며, 더 구체적으로 각각 1.1eV 이상 및 100cm2/V-sec 이상일 수 있다. 본 발명에 따른 하나 이상의 실시예에서, 전이 금속 이유화층(302)의 전이 금속 이유화 물질은 10 분자층 이하의 두께를 가질 수 있고, 더 구체적으로 1 내지 5 분자층 두께를 가질 수 있다. 하나 이상의 실시예에서, 다른 분자층 개수는 문턱 전압을 조율하고 조절하는데 사용될 수 있고, 따라서 누설 및 구동 전류를 조절할 수 있다.
반대로, 비정질 또는 다결정질 실리콘에 기초한 트랜지스터는 낮은 이동도 뿐만 아니라 저하된 정전하를 가진다. 예를 들어, 비정질 및 다결정질 실리콘 물질은 10s of cm2/Vs의 이동도를 갖는 반면, 전이 금속 이유화 물질은 상대적으로 큰 10s of cm2/Vs의 이동도를 갖는다. 추가적으로, 그래핀(graphene)과 같은 2차원 물질은 매우 작은 밴드갭 때문에 부적절할 수 있다. 반면에, 전이 금속 이유화 물질은 낮은 트랜지스터 누설을 위해 적절한 충분히 큰 밴드갭을 제공할 수 있다. 또한 이러한 물질은, 매치된(matched) N 및 P 장치에 기초한 균형 잡힌 인버터로 이어지는 대칭 밴드 구조를 제공한다.
추가적으로, 하나 이상의 실시예에 따라, 금속 영역(예를 들어, 전극(305, 306, 311, 312))은 각각 소오스/드레인 영역(317, 318, 319, 320)과 직접 접촉할 수 있다. 예를 들어, 금속 영역(예를 들어, 전극(305, 306, 311, 312)) 및 소오스/드레인 영역(317, 318, 319, 320) 사이에 규화물이 형성되지 않을 수 있다.
하나 이상의 실시예에 따라, 전이 금속 이유화층(302), 따라서 NMOS 및 PMOS 트랜지스터(303, 304)는, 웨이퍼 본딩(wafer bonding)을 사용하지 않고 층간 절연층(의 절연 물질(예를 들어, 산화물을 포함한다) 상에 형성될 수 있다.
하나 이상의 실시예에 따른 전계 효과 트랜지스터(303, 304)는, 반도체 장치의 상부 금속 루팅층 아래에 형성되는 최소 게이트 길이(minimum gate length) 및 최소 접촉 게이트 피치(minimum contacted gate pitch)를 가진 전계 효과 트랜지스터와 비교할 때, 더 길거나 같은 게이트 길이 및 더 길거나 같은 컨택 게이트 피치를 가질 수 있다. 여기에서, 더 긴 게이트 길이 및 더 긴 컨택 게이트 피치는, 예를 들어 낮은 숏 채널 효과(short-channel effect) 및 낮은 기생 소오스/드레인 저항(parasitic source-drain resistance)을 포함하는, 요구되는 특성을 가질 수 있게 한다. 게다가 전계 효과 트랜지스터(303, 304)는, 반도체 장치의 금속 루팅층 아래에 형성되는 전계 효과 트랜지스터보다 일반적으로 낮은 이동도를 갖는 캐리어와 호환되는, 충분히 큰 구동 전류를 전달하는 장치 폭을 가지도록 충분히 넓은 영역에 형성될 수 있다.
본 발명의 하나 이상의 실시예에 따른 전계 효과 트랜지스터(303, 304)는, 낮은 온도의 다결정질 게이트, 도핑하지 않은 낮은 쇼트키(doping-less low Schottky 소오스/드레인 형성물 및 도핑하지 않은(doping-less) 채널의 특성을 가진다.
본 발명에 따른 하나 이상의 실시예에서, 전계 효과 트랜지스터(303, 304)는 일반적으로 3μm 와 같거나 이보다 큰 금속 길이를 갖고, 더 구체적으로 10μm와 같거나 이보다 큰 금속 길이를 갖는 금속 라인에 (전기적으로) 연결될 수 있다.
본 발명에 따른 하나 이상의 실시예에서, 전계 효과 트랜지스터(303, 304)는 루팅 금속층(M3)에 대한 그들의 근접성 때문에, 제한된 비아 연결을 가진다. 하나 이상의 실시예에 따라, 리피터/버퍼 회로는 하나 이상의 실시예에 관해 설명된 금속 및 임의의 비아 영역과 함께 전계 효과 트랜지스터(303, 304)에 의해 형성된다. 하나 이상의 실시예에 따른 리피터/버퍼 회로는, 반도체 장치의 상부 금속 루팅층 아래의 전계 효과 트랜지스터로 형성되는 리피터/버퍼 회로보다 상당히 적은 비아(즉, 비아 레벨이 적다)를 가질 수 있다. 예를 들어, 하나 이상의 실시예에 따른 리피터/버퍼 회로는 1과 같거나 이보다 작은 비아 레벨을 가질 수 있다.
본 발명의 하나 이상의 실시예에 따른 반도체 장치에서, 상부 금속 루팅층(M3) 및 그 위의 배선 길이(interconnect length)는 이러한 하나 이상의 실시예가 없는 배선 길이보다 짧을 수 있다.
도 3에 도시된 것처럼, 하나 이상의 실시예에 따른 리피터/버퍼 회로(300)는, 전계 효과 트랜지스터(303, 304) 상에 제2 층간 절연층(321)을 포함한다. 비아 구멍(또는 비아 홀)은 전기적 컨택 형성으로 그들을 노출시키기 위해, NMOS 트랜지스터(303)의 소오스/드레인 전극(305), PMOS 트랜지스터(304)의 소오스/드레인 전극(312), NMOS 트랜지스터(303)의 소오스/드레인 전극(306) 및 PMOS 트랜지스터(304)의 소오스/드레인 전극(311)과 상응하도록, 제2 층간 절연층(321)에 형성된다. 이러한 비아 홀을 통해, 금속 비아 또는 컨택(322, 323, 324)이 각각 형성된다.
도 4의 흐름도에 관하여 자세히 설명되겠지만, 하나 이상의 실시예에 따른 전계 효과 트랜지스터(303, 304)는 하부 물질의 특성(예를 들어, 상부 금속 루팅층)과 호환될 수 있도록, 일반적으로 500℃와 같거나 이보다 낮고, 더 구체적으로 450℃와 같거나 이보다 낮은 온도에서 처리될 수 있다. 전이 금속 이유화 물질 전계 효과 트랜지스터 장치의 제조는, 500℃보다 낮은 온도(예를 들어, 400℃보다 낮은 온도)에서의 증착 및 선택적 식각과 같은 처리 기술에 의해 용이해질 수 있다.
도 4는 본 발명의 하나 이상의 실시예에 따른, 도 3의 반도체 장치 내에 배치되는 리피터/버퍼 회로(300)의 제조 방법을 도시하는 흐름도이다.
블록(400)에서, 제1 층간 절연층은 반도체 장치의 상부 금속 루팅층(예를 들어, 금속 루팅층(M3 또는 그 이상)) 상에 증착된다. 층간 절연층은 임의의 적절한 제조 공정 또는 기술에 의해 증착될 수 있다. 추가적으로, 임의의 기준 공정 또는 알려졌거나 이하에 기술된 공정은, 제1 층간 절연막이 증착되는 상부 금속 루팅층(M3 또는 그 이상)까지 반도체 장치를 제조하기 위해 사용될 수 있다.
블록(402)에서, 하나 이상의 전이 금속 이유화 물질, 예를 들어 MoS2, WS2, WSe2 및/또는 이들의 조합은 제1 층간 절연층 상에 형성된다. 전이 금속 이유화 물질은, 두께를 정확하게 조절하고 조율하기 위해 제1 층간 절연층 상에서 단분자층으로 한층씩(예를 들어, 1 내지 5 단분자층의 결정질 전이 금속 이유화 물질과 같이, 10 단분자층보다 작다) 형성될 수 있다. 하나 이상의 전이 금속 이유화 물질은, 예를 들어 유기 금속 화학 기상 증착(MOCVD; metal-oraganic chemical vapor deposition)과 같은 임의의 적절한 제조 공정 또는 기술에 의해, 제1 층간 절연층 상에 형성될 수 있다. SiO2 층간 절연 물질 상에 WS2 단분자층의 직접 증착은, 강기범(Kang, Kibum) 등, "High-mobility three-atom-thick semiconducting films with wafer-scale homogeneity", Nature 520 (2015): 656-660. DOI: 10.1038/nature14417 에 의해 입증되었다. 추가적으로, WS2는 XeF2 식각 가스를 사용하여 패터닝될 수 있다. Chen, Zhebo 등, "Core-shell MoO3-MoS2 Nanowires for Hydrogen Evolution: A Functional Design for Electrocatalytic Materials." Nano Letters 11.10 (2011): 4168-4175. Online. DOI: 10.1021/nl2020476에 기술된 것처럼, MoS2의 독특한 화학적 및 물리적 특성에 따라 MoS2가 상온에서 (염산, 질산 및 황산과 같은) 보통의 산 및 (KOH 및 NaOH와 같은) 보통의 염기와 반응하지 않는다는 사실은, MOSFET의 제조 동안 발생하는 스페이서(spacers)와 같은 다른 물질에 비한 WS2의 선택을 용이하게 한다.
하나 이상의 전이 금속 이유화 물질은 제1 층간 절연층 상에, 예를 들어 약 500℃보다 낮은 온도(예를 들어, 약 450℃)와 같이 임의의 적절한 온도에서 형성될 수 있다. 하나 이상의 전이 금속 이유화 물질이 제1 층갖 절연층 상에 형성되는 적절한 온도는, 예를 들어 하부 배선 시스템(예를 들어, 구리 루팅층(M3)) 물질이 견딜 수 있는 온도일 수 있다. 추가적으로, 이 다음의 장치 제조 업무는, 예를 들어 450℃ 또는 이보다 낮은 온도와 같이, 같거나 비슷한 낮은 온도에서 수행될 수 있다.
블록(404)에서, 고유전(HiK; high-k dielectric) 물질은, N 및 P 트랜지스터 영역을 형성하기 위해, 블록(402)에서 형성된 하나 이상의 전이 금속 이유화 물질 상에 증착된다. 하나 이상의 실시예에서, 고유전 물질의 증착은, 예를 들어 450℃와 같거나 이보다 낮은 온도와 같이, 낮은 온도에서 수행될 수 있다. 추가적으로, 하나 이상의 실시예에서, 고유전 물질의 증착은 게이트 퍼스트 공정(gate-first process)(예를 들어, MIPS; metal-inserted polysilicon)에서 형성될 수 있다.
블록(406)에서, 본 발명의 하나 이상의 실시예에 따른 반도체 장치의 제조 방법은, N 및 P 트랜지스터 영역을 위한 영역을 패터닝하는 것을 포함한다.
블록(408)에서, 전이 금속 이유화층의 PMOS 영역에 마스크가 씌워진다(masked off). 마스크는 임의의 적절한 제조 기술 또는 공정에 의해 전이 금속 이유화층 상에 형성될 수 있다.
블록(410)에서, 낮은 온도의 폴리-반도체(Poly-Semiconductor) NMOS 일함수 물질은, 블록(408)에서 형성된 마스크에 의해 가려지지 않은 전이 금속 이유화층의 노출된 부분 상에 증착된다. 하나 이상의 실시예에서, 폴리-반도체 NMOS 일함수 물질은 게이트 퍼스트 공정(예를 들어, MIPS)에서 증착될 수 있다.
블록(412)에서, 전이 금속 이유화층의 NMOS 영역에 마스크가 씌워진다. 마스크는 임의의 적절한 제조 기술 또는 공정에 의해 전이 금속 이유화층 상에 형성될 수 있다.
블록(414)에서, 낮은 온도의 폴리-반도체 PMOS 일함수 물질은, 블록(412)에서 형성된 마스크에 의해 가려지지 않은 전이 금속 이유화층의 노출된 부분 상에 증착된다. 하나 이상의 실시예에서, 폴리-반도체 PMOS 일함수 물질은 게이트 퍼스트 공정(MIPS)에서 증착될 수 있다.
블록(416)에서, 패턴된 하드 마스크(예를 들어, 카본(carbon) 하드 마스크)는 다음의 식각 공정에서 사용되기 위해 증착된다.
블록(418)에서, 낮은 온도의 스페이서가 증착된다.
블록(420)에서, 예를 들어 450℃ 또는 그 이하에서, 낮은 온도의 금속성 쇼트키 소오스/드레인 컨택이 패터닝된다. 하나 이상의 실시예에서, 도펀트 활성(dopant activation) 또는 에피택시(epitaxy)는 사용되지 않을 수 있다.
블록(422)에서, 제2 층간 절연층이 트랜지스터층(예를 들어, NMOS 및 PMOS 트랜지스터) 상에 증착된다. 제2 층간 절연층은 임의의 적절한 제조 공정 또는 기술에 의해 NMOS 및 PMOS 트랜지스터 상에 증착될 수 있다.
블록(424)에서, 하나 이상의 비아 구멍(또는 비아 홀)은 트랜지스터층 상의 제2 층간 절연층을 통해 식각될 수 있다. 하나 이상의 비아 구멍은, 예를 들어 건식 식각 공정(예를 들어, 플라즈마 식각)과 같은 임의의 적절한 식각 기술에 의해 형성될 수 있다.
블록(426)에서, 파워(power) 및 신호 연결을 위한 하나 이상의 비아는, 비아가 제2 층간 절연층을 통해 PMOS 및 NMOS 트랜지스터로부터 연장되게 하도록, 제2 층간 절연층 내의 하나 이상의 비아 구멍 안으로 증착된다(예를 들어, 금속 증착에 의해 형성된다).
블록(428)에서, 상부 금속 루팅층(예를 들어, 금속층(M4 또는 그 이상))은 제2 층간 절연층 상에 형성된다. 상부 금속 루팅층(M4 또는 그 이상)은 Cu와 같은 임의의 적절한 물질로 형성될 수 있고, 상부 금속 루팅층은 첨가 패터닝(additive patterning)(예를 들어, 다마신(damascene) 공정)과 같은 임의의 적절한 제조 공정 또는 기술에 의해 형성될 수 있다.
도 5를 참고하면, 전자 장치(500)는 메모리(510), 응용 주문형 집적 회로(520; ASIC), 중앙 처리 장치(530; CPU), 필드 프로그램 가능 게이트 어레이(540; FPGA) 및 그래픽 처리 장치(550; GPU) 중 적어도 하나를 포함할 수 있다. 리피터/버퍼 회로(300)는 메모리(510), 응용 주문형 집적 회로(520), 중앙 처리 장치(530), 필드 프로그램 가능 게이트 어레이(540) 및 그래픽 처리 장치(550) 중 임의의 하나에 포함될 수 있다.
전자 장치(500)는 하나 이상의 전기적 기능을 수행하기 위해 리피터/버퍼 회로(300)를 사용하는 자립형 시스템(stand-alone system)일 수 있다. 이와 달리, 전자 장치(500)는 더 큰 시스템의 서브 컴포넌트(subcomponent)일 수 있다. 예를 들어, 전자 장치(500)는 컴퓨터, 휴대 전화, PDA(personal digital assistant), DVC(digital video camera) 또는 다른 전자 통신 장치의 일부일 수 있다. 이와 달리, 전자 장치(500)는 메모리(510), 응용 주문형 집적 회로(520), 중앙 처리 장치(530), 필드 프로그램 가능 게이트 어레이(540), 그래픽 처리 장치(550), 네트워크 인터페이스 카드(network interface card), 또는 컴퓨터 또는 다른 큰 시스템에 삽입되거나 포함될 수 있는 다른 신호 처리 카드(signal processing card)일 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 게다가, 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
300: 리피터/버퍼 회로 302: 금속 이유화층
305, 306: 소오스/드레인 전극 307, 313: 게이트 절연층 308, 314: 게이트 전극 322, 323, 324: 금속 비아 또는 컨택

Claims (10)

  1. 복수의 금속 루팅층(metal routing layers); 및
    상기 복수의 금속 루팅층의 상부 금속 루팅층(M3 또는 그 이상) 상에 배치되는 상보적인 한 쌍의 평면형 전계 효과 트랜지스터(FETs); 및
    상기 복수의 금속 루팅층의 상기 상부 금속 루팅층과 상기 상보적인 한 쌍의 평면형 전계 효과 트랜지스터 사이에 배치되는 제1 층간 절연층을 포함하고,
    각각의 상기 전계 효과 트랜지스터는 상기 제1 층간 절연층 상의 채널 영역을 포함하고,
    상기 채널 영역은, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질(TMD; transition metal dichalcogenide materials)을 포함하는 전이 금속 이유화층을 포함하는 반도체 장치.
  2. 삭제
  3. 제 1항에 있어서,
    상기 하나 이상의 전이 금속 이유화 물질은, 1 내지 10 분자층 두께를 갖는 반도체 장치.
  4. 제 1항에 있어서,
    각각의 상기 전계 효과 트랜지스터는 상기 제1 층간 절연층 상에 상기 채널 영역과 접속되는 소오스/드레인 영역을 더 포함하고,
    상기 소오스/드레인 영역은 상기 하나 이상의 전이 금속 이유화 물질을 포함하는 반도체 장치.
  5. 제 1항에 있어서,
    각각의 상기 전계 효과 트랜지스터는, 비결정질 물질을 포함하는 게이트 스택(gate stack)을 더 포함하는 반도체 장치.
  6. 복수의 금속 루팅층;
    상기 복수의 금속 루팅층의 상부 금속 루팅층(M3 또는 그 이상) 상에 배치되는 제1 층간 절연층;
    상기 제1 층간 절연층 상에 배치되고, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질을 포함하는 전이 금속 이유화층;
    PMOS 트랜지스터; 및
    NMOS 트랜지스터를 포함하고,
    상기 PMOS 트랜지스터 및 상기 NMOS 트랜지스터는, 상기 전이 금속 이유화층 상에 상보적인 한 쌍의 평면형 전계 효과 트랜지스터를 형성하고,
    각각의 상기 전계 효과 트랜지스터는 채널 영역 및 소오스/드레인 영역을 포함하고,
    상기 채널 영역, 및 상기 소오스/드레인 영역 각각은, 상기 전이 금속 이유화 층의 상기 하나 이상의 전이 금속 이유화 물질을 포함하는 반도체 장치.
  7. 제 6항에 있어서,
    상기 하나 이상의 전이 금속 이유화 물질은 1 내지 10 분자층 두께를 갖는 반도체 장치.
  8. 상부 금속 루팅층(M3 또는 그 이상) 상에 제1 층간 절연층을 증착하고,
    상기 제1 층간 절연층 상에, MoS2, WS2, WSe2 및 이들의 조합으로 구성되는 물질 군에서 선택되는 하나 이상의 전이 금속 이유화 물질(transition metal dichalcogenide materials)을 포함하는 결정질 물질을 형성하고,
    상기 결정질 물질의 일부 상에 NMOS 일함수 물질을 증착하고,
    상기 결정질 물질의 다른 일부 상에 PMOS 일함수 물질을 증착하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 8항에 있어서,
    상기 NMOS 일함수 물질 및 상기 PMOS 일함수 물질 상에, 제2 층간 절연층을 증착하는 것을 더 포함하는 반도체 장치의 제조 방법.
  10. 제 8항에 있어서,
    상기 하나 이상의 전이 금속 이유화 물질은 1 내지 10 분자층 두께를 갖는 반도체 장치의 제조 방법.
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