KR102527062B1 - 세라믹 전자 부품 및 그 제조 방법 - Google Patents

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Abstract

간이한 방법으로 도금 금속의 영향을 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공한다. 세라믹 전자 부품은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 2개의 단부면에 형성된 1쌍의 외부 전극을 구비하고, 상기 외부 전극은, 적어도 1층의 도금층을 구비하고, 상기 세라믹 본체의 상기 2개의 단부면 이외의 4개의 측면 중 적어도 어느 하나에 있어서 상기 외부 전극이 설치되어 있지 않은 영역에, 상기 도금층을 구성하는 도금 금속의 산화물막이 구비되어 있으며, 상기 산화물막의 최표면의 광전자 스펙트럼에 있어서, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 13.1 이상인 것을 특징으로 한다.

Description

세라믹 전자 부품 및 그 제조 방법{CERAMIC ELECTRONIC DEVICE AND MANUFACTURING METHOD OF CERAMIC ELECTRONIC DEVICE}
본 발명은, 세라믹 전자 부품 및 그 제조 방법에 관한 것이다.
적층 세라믹 콘덴서 등의 세라믹 전자 부품은, 소형, 대용량, 고신뢰성의 전자 부품으로서 널리 이용되고 있으며, 전기 기기 및 전자 기기 중에서 사용되는 개수도 많다. 근년, 기기의 소형화 또한 고성능화에 수반하여, 세라믹 전자 부품에 대한 소형화, 대용량화, 고신뢰성화에 대한 요구는 점점 더 엄격해지고 있다.
세라믹 전자 부품에서는, 실장 시에 있어서의 기판 단자와의 접합성을 향상시킬 목적으로, 도금 처리에 의해 외부 전극이 형성된다. 그러나, 도금 형성 시에, 외부 전극으로 덮여 있지 않은 부분의 소체 표면에도 도금 금속이 부착될 우려가 있다. 세라믹 전자 부품의 소형화 요구가 진행되는 가운데, 작은 제품에 있어서는 대향하는 외부 전극 간의 거리가 짧게 되어 있다. 이러한 작은 제품에 있어서 소체 표면에 조금이라도 도금 금속이 부착되면, 전류의 누설 패스가 형성되어버려, 절연 저항이 현저하게 저하될 우려가 있다. 그래서, 도금 금속의 부착을 방지하는 기술이 개시되어 있다(예를 들어, 특허문헌 1 내지 6 참조).
일본 특허공개 제2004-311676호 공보 일본 특허공개 제2007-242995호 공보 일본 특허공개 제2009-177085호 공보 일본 특허공개 제2008-251630호 공보 일본 특허공개 제2008-244119호 공보 일본 특허공개 제2005-251993호 공보
그러나, 특허문헌 1 내지 3의 기술에서는, 수고와 비용을 요한다. 예를 들어, 유리 등의 절연물의 보호층이 내부 전극의 단부면이나 외부 전극 표면에 형성된 경우, 당해 부분의 보호층을 박리해 떨어뜨릴 필요가 있다. 소형화된 제품에 있어서, 선택적으로 코팅층을 박리해 떨어뜨리기 위해서는 매우 곤란한 작업을 요한다. 특허문헌 4 내지 6의 기술에서는, 도금 금속의 부착을 완전히 방지할 수 있는 것은 아니다. 소형화와 고신뢰성이 요구되는 세라믹 전자 부품에서는, 이러한 약간의 도금 금속의 부착이 절연성에 큰 영향을 미칠 우려가 있다.
본 발명은, 상기 과제를 감안하여 이루어진 것으로, 간이한 방법으로 도금 금속의 영향을 억제할 수 있는 세라믹 전자 부품 및 그 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 세라믹 전자 부품은 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖는 세라믹 본체와, 상기 2개의 단부면에 형성된 1쌍의 외부 전극을 구비하고, 상기 외부 전극은, 적어도 1층의 도금층을 구비하고, 상기 세라믹 본체의 상기 2개의 단부면 이외의 4개의 측면 중 적어도 어느 하나에 있어서 상기 외부 전극이 설치되지 않은 영역에, 상기 도금층을 구성하는 도금 금속의 산화물막이 구비되어 있으며, 상기 산화물막의 최표면의 광전자 스펙트럼에 있어서, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 13.1 이상인 것을 특징으로 한다.
상기 세라믹 전자 부품에 있어서, 상기 산화물막은, 상기 최표면으로부터 깊이 방향을 향하여, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 상이해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 산화물막의 최표면으로부터 1/4의 깊이에 있어서, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 1 이상으로 되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 산화물막은, 상기 4개의 측면의 전부에 구비되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 1쌍의 외부 전극은, 0.1㎜ 이상 0.7㎜ 이하 이격되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 1쌍의 외부 전극은, 0.05㎜ 이상 0.13㎜ 이하 이격되어 있어도 된다.
상기 세라믹 전자 부품에 있어서, 상기 도금 금속은, Sn으로 해도 된다.
상기 세라믹 전자 부품에 있어서, 상기 피크 면적은, 알박·파이(ULVAC-PHI) 제조의 XPS용 데이터 해석 소프트웨어인 「MultiPak」를 사용하여, 커브 피트 「Cuerve Fit」 기능을 선택하여 백그라운드 타입에 「Shirley법」을 선택하고, 결합 에너지가 481.8 내지 491.4eV인 범위를 지정하여, 소프트웨어의 기능으로 백그라운드를 차감하여, 피팅 함수로서 「Gauss-Lorentz」를 선택하고, S_metal을 특정하는 484.5eV와 S_oxide를 특정하는 486eV에 피크 위치를 갖는 가상의 곡선을 각각 1개씩 작성하고, 계산을 실행시켜 커브 피팅을 행하여, 광전자 스펙트럼의 라인을 확정시켜, 동 라인에 기초하여 각각의 피크 면적을 소프트웨어의 기능에 따라서 산출된 값으로 해도 된다.
본 발명에 따른 세라믹 전자 부품의 제조 방법은, 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 대략 직육면체 형상을 갖고, 상기 2개의 단부면으로부터 상기 세라믹 본체의 4개의 측면 중 적어도 어느 하나에 걸쳐 연장 영역을 갖고 금속을 주성분으로 하는 하지층이 형성된 세라믹 본체에 있어서, 도금 처리에 의해, 상기 하지층 위에 도금층을 형성하는 도금 공정과, 상기 도금 공정 후에, 상기 하지층과 떨어져서 설치된 도금 금속의 부착막의 표면을 산화시키는 부착막 산화 공정을 포함하는 것을 특징으로 한다.
상기 세라믹 전자 부품의 제조 방법에 있어서, 상기 부착막 산화 공정 후에 상기 도금층에 대해서 산화물의 제거를 행하는 에칭 공정 또는 연마 공정을 행해도 된다.
본 발명에 따르면, 간이한 방법으로 도금 금속의 영향을 억제할 수 있다.
도 1은, 적층 세라믹 콘덴서의 부분 단면 사시도이다.
도 2는, 외부 전극의 단면도이며, 도 1의 A-A선의 부분 단면도이다.
도 3은, 노출면을 모식적으로 나타낸 확대도이다.
도 4는, 광전자 스펙트럼을 예시하는 도면이다.
도 5는, 적층 세라믹 콘덴서의 제조 방법의 플로우를 예시하는 도면이다.
도 6은, 실시예 1의 부착막의 최표면 광전자 스펙트럼을 나타내는 도면이다.
도 7은, 실시예 2의 부착막의 최표면 광전자 스펙트럼을 나타내는 도면이다.
도 8은, 실시예 3의 부착막의 최표면 광전자 스펙트럼을 나타내는 도면이다.
도 9는, 비교예에 있어서, 노출면에 부착되어 있던 부착막의 최표면의 광전자 스펙트럼을 나타내는 도면이다.
도 10은, 실시예 1의 부착막에 있어서, 최표면으로부터의 깊이 방향에 있어서의 Sn3d5의 광전자 피크의 변화를 나타내는 도면이다.
도 11의 (a)는, 실시예 1의 부착막에 있어서 각 깊이에 있어서의 S_metal 및 S_oxide의 변화를 나타내는 도면이며, (b)는, (a)의 결과로부터 얻어진, 각 깊이에 있어서의 산화도를 나타내는 도면이다.
도 12는, 각 측정점에서의 Sn 농도 C_Sn을 산출한 것이다.
도 13은, 직류 저항의 측정 시험 결과를 나타내는 도면이다.
이하, 도면을 참조하면서, 실시 형태에 대하여 설명한다.
(실시 형태)
우선, 적층 세라믹 콘덴서에 대하여 설명한다. 도 1은, 적층 세라믹 콘덴서(100)의 부분 단면 사시도이다. 도 1에서 예시한 바와 같이, 적층 세라믹 콘덴서(100)는, 직육면체 형상을 갖는 적층 칩(세라믹 본체)(10)과, 적층 칩(10)의 어느 하나의 대향하는 2개의 단부면에 설치된 외부 전극(20a, 20b)을 구비한다. 또한, 적층 칩(10)의 당해 2개의 단부면 이외의 4면을 측면이라고 칭한다. 외부 전극(20a, 20b)은, 4개의 측면으로 연장되어 있다. 단, 외부 전극(20a, 20b)은, 4개의 측면에 있어서 서로 이격되어 있다.
적층 칩(10)은, 유전체로서 기능하는 세라믹 재료를 포함하는 유전체층(11)과, 비금속 재료를 포함하는 내부 전극층(12)이, 교대로 적층된 구성을 갖는다. 각 내부 전극층(12)의 단부 테두리는, 적층 칩(10)의 외부 전극(20a)이 설치된 단부면과, 외부 전극(20b)이 설치된 단부면에, 교대로 노출되어 있다. 그것에 의하여, 각 내부 전극층(12)은, 외부 전극(20a)과 외부 전극(20b)에, 교대로 도통하고 있다. 그 결과, 적층 세라믹 콘덴서(100)는, 복수의 유전체층(11)이 내부 전극층(12)을 통해 적층된 구성을 갖는다. 또한, 적층 칩(10)에 있어서, 4개의 측면 중, 유전체층(11)과 내부 전극층(12)의 적층 방향(이하, 적층 방향이라고 칭함)의 상면과 하면에 대응하는 2개의 측면은, 커버층(13)에 의해 덮여 있다. 커버층(13)은, 세라믹 재료를 주성분으로 한다. 예를 들어, 커버층(13)의 주성분 재료는, 유전체층(11)의 주성분 재료와 동일하다.
적층 세라믹 콘덴서(100)의 사이즈는, 예를 들어 길이 0.25㎜, 폭 0.125㎜, 높이 0.125㎜이며, 또는 길이 0.6㎜, 폭 0.3㎜, 높이 0.3㎜이며, 또는 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜이며, 또는 길이 3.2㎜, 폭 1.6㎜, 높이 1.6㎜이며, 또는 길이 4.5㎜, 폭 3.2㎜, 높이 2.5㎜이지만, 이들 사이즈로 한정되는 것은 아니다.
내부 전극층(12)은, Ni(니켈), Cu(구리), Sn(주석) 등의 비금속을 주성분으로 한다. 내부 전극층(12)로서, Pt(백금), Pd(팔라듐), Ag(은), Au(금) 등의 귀금속이나 이들을 포함하는 합금을 사용해도 된다. 유전체층(11)은, 일반식 ABO3으로 표현되는 페로브스카이트 구조를 갖는 세라믹 재료를 주성분으로 한다. 또한, 당해 페로브스카이트 구조는, 비화학양론 조성의 ABO3 -α를 포함한다. 예를 들어, 당해 세라믹 재료로서, BaTiO3(티타늄산바륨), CaZrO3(지르콘산칼슘), CaTiO3(티타늄산칼슘), SrTiO3(티타늄산스트론튬), 페로브스카이트 구조를 형성하는 Ba1 -x-yCaxSryTi1-zZrzO3(0≤x≤1, 0≤y≤1, 0≤z≤1) 등을 사용할 수 있다.
도 2는, 외부 전극(20b)의 단면도이며, 도 1의 A-A선의 부분 단면도이다. 또한, 도 2에서는 단면을 나타내는 해치를 생략하였다. 적층 칩(10)의 표면에 있어서는, 주로 세라믹 재료가 노출되어 있다. 따라서, 적층 칩(10)의 표면에 하지층 없이 도금층을 형성하는 것은 곤란하다. 그래서, 도 2에서 예시한 바와 같이, 외부 전극(20b)은, 적층 칩(10)의 표면에 형성된 하지층(21) 위에 도금층(22)이 형성된 구조를 갖는다.
하지층(21)은, Cu, Ni, Al(알루미늄), Zn(아연) 등의 금속, 또는 이들 2 이상의 합금(예를 들어, Cu와 Ni의 합금)을 주성분으로 하고, 하지층(21)의 치밀화를 위한 유리 성분, 하지층(21)의 소결성을 제어하기 위한 공재 등의 세라믹을 포함하고 있다. 유리 성분은, Ba, Sr, Ca, Zn, Al, Si(규소), B(붕소) 등의 산화물이다. 공재는, 예를 들어 유전체층(11)의 주성분과 동일한 재료를 주성분으로 하는 세라믹 성분이다.
도금층(22)은, Cu, Ni, Al, Zn, Sn(주석) 등의 금속 또는 이들 2 이상의 합금을 주성분으로 한다. 도금층(22)은, 단일 금속 성분의 도금층이어도 되며, 서로 다른 금속 성분의 복수의 도금층이어도 된다. 예를 들어, 도금층(22)은, 하지층(21)측부터 순서대로 제1 도금층(23), 제2 도금층(24) 및 제3 도금층(25)이 형성된 구조를 갖는다. 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양 단부면을 덮음과 함께, 4개의 측면 중 적어도 어느 하나로 연장되어 있다. 본 실시 형태에 있어서는, 하지층(21) 및 도금층(22)은, 적층 칩(10)의 양 단부면으로부터 4개의 측면으로 연장되어 있다. 제1 도금층(23)은, 예를 들어 Cu 도금층이다. 제2 도금층(24)은, 예를 들어 Ni 도금층이다. 제3 도금층(25)은, 예를 들어 Sn 도금층이다. 또한, 도 2에서는, 외부 전극(20b)에 대하여 예시하고 있지만, 외부 전극(20a)도 마찬가지의 구조를 갖는다.
도금층(22)은, 도금 처리에 의해 형성된다. 도금 형성 시에, 적층 칩(10)의 측면에 있어서 외부 전극(20a, 20b)으로 덮여 있지 않은 부분도 도금액에 침지된다. 이 경우, 당해 부분에 도금 금속이 부착될 우려가 있다. 특히, 적층 세라믹 콘덴서(100)의 실장 시에 있어서의 기판 단자와의 접합성을 향상시킬 목적으로 도금층(22)이 두껍게 형성되는 경우에, 충분한 두께를 갖는 도금층(22)을 형성하고자 하면, 도금 형성 시에 도금 금속이 부착되기 쉬워진다. 세라믹 전자 부품의 소형화 요구가 진행되는 가운데, 작은 제품에 있어서는 대향하는 외부 전극 간의 거리가 짧게 되어 있다. 이러한 작은 제품에 있어서 소체 표면에 조금이라도 도금 금속이 부착되면, 전류의 누설 패스가 형성되어 버려, 절연 저항이 현저하게 저하될 우려가 있다. 그래서, 본 실시 형태에 따른 적층 세라믹 콘덴서(100)는, 도금 금속의 영향을 억제할 수 있는 구성을 갖고 있다.
도 3은, 적층 칩(10)의 측면에 있어서, 외부 전극(20a, 20b)으로 덮여 있지 않은 부분(이하, 노출면(14)이라고 칭함)을 모식적으로 나타낸 확대도이다. 도 3에서 예시한 바와 같이, 노출면(14)에 있어서는, 부착막(산화물막)(15)이 부착되어 있다. 부착막(15)은, 도금층(22)의 형성 시에 부착된 것이다. 따라서, 부착막(15)은, 도금층(22)에 포함되는 어느 하나의 금속을 포함한다. 부착막(15)은, 외부 전극(20a, 20b)으로부터 이격되어 있다. 복수의 부착막(15)이, 서로 떨어져서 부착되어 있어도 된다.
본 실시 형태에 있어서는, 부착막(15)은, 적어도 일부분이 산화물의 형태로 존재한다. 따라서, 노출면(14)에 있어서, 부착막(15)의 전부가 산화물의 형태로 존재하지 않아도 된다. 예를 들어, 부착막(15)의 일부분이 산화물이 아니라 금속의 형태로 존재하고 있어도 된다.
구체적으로는, 본 실시 형태에 있어서는, 부착막(15)의 최표면에 대한 XPS(X선 광전자 분광 분석)에 의해 얻어지는 광전자 스펙트럼에 있어서, 산화도=(도금 금속의 산화물의 피크 면적)/(도금 금속의 피크 면적)이 13.1 이상으로 되어 있다. 이 구성에 의해, 부착막(15)의 최표면에 있어서의 도금 금속이 충분히 산화되어 있기 때문에, 부착막(15)의 절연 저항이 충분히 커져서, 적층 세라믹 콘덴서(100)의 절연 저항의 저하를 억제할 수 있다. 부착막(15)은, 도금 금속을 산화시키면 얻어지기 때문에, 간이한 방법으로 도금 금속의 영향을 억제할 수 있다. 또한, 산화 정도가 높을수록 부착막(15)의 절연 저항이 커지는 점에서, 부착막(15)의 최표면의 산화도는, 15 이상인 것이 바람직하고, 20 이상인 것이 보다 바람직하다.
도 4는, 광전자 스펙트럼을 예시하는 도면이다. 도 4에 있어서, 횡축은 속박 에너지를 나타내고, 종축은 광전자 강도를 나타낸다. 도 4에서 예시한 바와 같이, 도금 금속의 피크와, 도금 금속의 산화물 피크가 얻어진다. 이 스펙트럼으로부터 직선법, Shirley법, Tougaard법 등을 이용하여 백그라운드를 차감하여, 2개의 Gauss 함수, Lorentz 함수, Voigt 함수 등을 이용하여 피크 분리함으로써, 각각의 면적을 산출할 수 있다. 도금 금속의 피크 면적을 S_metal이라고 칭한다. 도금 금속의 산화물의 피크 면적을 S_oxide라고 칭한다. 예를 들어, 도금 금속으로서 Sn에 착안한 경우에는, 면적이 산출된 각각의 피크에 대해서, 484.5 내지 485.4eV에 극대값을 갖는 것의 면적이 S_metal, 485.4 내지 487eV에 극대값을 갖는 것의 면적이 S_oxide이다. 또한, 이하의 설명에 있어서, S_metal 및 S_oxide는, (S_metal+S_oxide)에 대한 비율(％)로 나타낸다.
부착막(15)에 있어서, 깊이 방향(표면으로부터 노출면(14)측을 향하는 방향)에 있어서, 산화 정도가 상이해도 된다. 예를 들어, 부착막(15)의 표면에 가까울수록 산화도가 높게 되어 있는 것이 바람직하다. 이 경우, 부착막(15)의 전부를 산화할 필요가 없기 때문에, 도금층(22) 등의 다른 금속의 산화를 억제할 수 있다. 한편, 부착막(15)의 표면을 전기가 흐르기 어려워지기 때문에, 누설 전류 억제의 효과도 얻어진다. 효과적으로 절연 저항의 저하를 억제하는 관점에서, 예를 들어XPS(X선 광전자 분광 분석)에 의해, 소체 표면에 부착된 부착막(15)의 깊이 방향의 분포를 조사한 경우에, 표면으로부터 부착막(15)이 분포하는 최심부에 걸쳐서, 1/4의 깊이에 있어서 상기 산화도가 1.0 이상으로 되어 있는 것이 바람직하고, 1/2의 깊이에 있어서 상기 산화도가 1.0 이상으로 되어 있는 것이 보다 바람직하며, 3/4의 깊이에 있어서 상기 산화도가 1.0 이상으로 되어 있는 것이 더욱 바람직하다.
여기서, 부착막(15)의 깊이에 대하여 설명한다. 일례로서, 부착막(15)에 포함되는 도금 금속이 Sn이며, 유전체층(11)이 티타늄산바륨인 것으로 한다. 이 경우, Sn3d5, Ba3d5, Ti2p에 대해서, 적층 칩(10)의 측면에 있어서 외부 전극(20a, 20b)으로 덮여 있지 않은 부분의 중앙 부근부터 내부에 걸쳐서, XPS의 깊이 방향 분석을 한다. 에칭 레이트는 특별히 한정되지 않지만, 예를 들어 1㎸나 2㎸의 가속 전압에 의한 Ar 스퍼터로 에칭하면서 측정을 행한다. 깊이 방향의 각 측정점에 있어서, Sn3d5, Ba3d5, Ti2p의 광전자 스펙트럼에 대해서, 직선법, Shirley법, Tougaard법 등을 이용하여 백그라운드를 차감한 다음, 각 피크 면적값을 산출하고, S_Sn, S_Ba, S_Ti로 한다. 각 측정점에서의 Sn의 농도 C_Sn을, 광전자 피크마다 정해진 상대 감도 계수 α_Sn, α_Ba, α_Ti를 사용하여, C_Sn=(S_Sn/α_Sn)/{(S_Sn/α_Sn)+(S_Ba/α_Ba)+(S_Ti/α_Ti)}×100％로 산출한다. 상대 감도 계수는, 표준 시료를 사용하여 원소마다 산출하거나, 혹은 장치 메이커에 의해 미리 정해진 권장값을 이용한다. 표면으로부터 순서대로 C_Sn을 산출한 경우에, C_Sn이 1％ 이상으로 되는 최후의 측정점을 Sn의 분포의 최심부로 정한다. 최심부를 이와 같이 정의한 이유는, XPS의 농도 정량의 정밀도가 수％ 오더라고 말해지고 있으며, 1％ 미만의 농도에서의 검출은, 노이즈와의 구별을 하지 못할 가능성이 있기 때문이다. 최심부가 정의되면, 최표면과 최심부의 절반에 위치하는 측정점을 1/2점, 최표면측으로부터 계산하여 깊이 1/4에 위치하는 측정점을 1/4점, 최표면측으로부터 계산하고, 깊이 3/4에 위치하는 측정점을 3/4점으로 정할 수 있다.
적층 칩(10)에 4개의 측면 전부의 노출면(14)에, 부착막(15)이 형성되어 있는 것이 바람직하다. 이 경우, 적층 칩(10)의 4개의 측면 전부의 누설 전류가 억제되기 때문에, 누설 전류 억제의 효과가 커진다.
본 실시 형태에 따른 구성은, 외부 전극끼리의 거리가 짧아 누설 전류가 발생하기 쉬운 경우에 특히 효과를 발휘한다. 예를 들어, 외부 전극(20a)과 외부 전극(20b)의 이격 거리가 0.1㎜ 이상 0.7㎜ 이하인 경우에, 특히 큰 효과가 얻어진다. 이격 거리가 0.05㎜ 이상 0.13㎜ 이하인 경우에는, 더욱 큰 효과가 얻어진다. 또한, 이격 거리란, 외부 전극(20a)과 외부 전극(20b)이 가장 가까워져 있는 개소의 거리이다.
계속해서, 적층 세라믹 콘덴서(100)의 제조 방법에 대하여 설명한다. 도 5는, 적층 세라믹 콘덴서(100)의 제조 방법의 플로우를 예시하는 도면이다.
(원료 분말 제작 공정)
우선, 유전체층(11)의 주성분인 세라믹 재료의 분말에, 목적에 따라서 소정의 첨가 화합물을 첨가한다. 첨가 화합물로서는, Mg(마그네슘), Mn(망간), V(바나듐), Cr(크롬), 희토류 원소(Y(이트륨), Sm(사마륨), Eu(유로퓸), Gd(가돌리늄), Tb(테르븀), Dy(디스프로슘), Ho(홀뮴), Er(에르븀), Tm(툴륨) 및 Yb(이테르븀))의 산화물, 및 Co(코발트), Ni, Li(리튬), B(붕소), Na(나트륨), K(칼륨) 및 Si의 산화물 혹은 유리를 들 수 있다. 예를 들어, 우선, 세라믹 재료의 분말에 첨가 화합물을 포함하는 화합물을 혼합하여 하소를 행한다. 계속해서, 얻어진 세라믹 재료의 입자를 첨가 화합물과 함께 습식 혼합하고, 건조 및 분쇄해서 세라믹 재료의 분말을 조제한다.
(적층 공정)
다음으로, 얻어진 세라믹 재료의 분말에, 폴리비닐부티랄(PVB) 수지 등의 바인더와, 에탄올, 톨루엔 등의 유기 용제와, 프탈산디옥틸(DOP) 등의 가소제를 첨가해서 습식 혼합한다. 얻어진 슬러리를 사용하여, 예를 들어 다이 코터법이나 닥터 블레이드법에 의해, 기재 위에 예를 들어 두께 0.8㎛ 이하의 띠 형상의 유전체 그린 시트를 도포 시공하여 건조시킨다.
다음으로, 유전체 그린 시트의 표면에, 내부 전극 형성용 도전 페이스트를 스크린 인쇄, 그라비아 인쇄 등에 의해 인쇄함으로써, 내부 전극층(12)의 패턴을 배치한다. 내부 전극층 형성용 도전 페이스트는, 내부 전극층(12)의 주성분 금속의 분말과, 바인더와, 용제와, 필요에 따라서 기타 보조제를 포함하고 있다. 바인더 및 용제는, 상기한 세라믹 슬러리와 상이한 것을 사용하는 것이 바람직하다. 또한, 내부 전극 형성용 도전 페이스트에는, 공재로서, 유전체층(11)의 주성분인 세라믹 재료를 분산시켜도 된다.
다음으로, 내부 전극층 패턴이 인쇄된 유전체 그린 시트를 소정의 크기로 펀칭하고, 펀칭된 유전체 그린 시트를, 기재를 박리한 상태에서, 내부 전극층(12)과 유전체층(11)이 엇갈려지도록, 또한 내부 전극층(12)이 유전체층(11)의 길이 방향 양 단부면에 단부 테두리가 교대로 노출되어 극성이 서로 다른 한 쌍의 외부 전극에 교대로 인출되도록, 소정층 수(예를 들어 200 내지 500층)만큼 적층한다. 적층한 패턴 형성 시트의 상하에 커버층(13)으로 되는 커버 시트를 압착시켜, 소정 칩 치수(예를 들어 1.0㎜×0.5㎜)로 커트한다. 이에 의해, 대략 직육면체 형상의 세라믹 적층체가 얻어진다.
그 후, 외부 전극(20a, 20b)의 하지층으로 되는 금속 도전 페이스트를, 커트한 적층체의 양 단부면에 침지법 등으로 도포하여 건조시킨다. 이에 의해, 적층 세라믹 콘덴서(100)의 성형체가 얻어진다.
(소성 공정)
이와 같이 하여 얻어진 성형체를, 250 내지 500℃의 N2 분위기 중에서 탈 바인더한 후에, 환원 분위기 중에서 1100 내지 1300℃에서 10분 내지 2시간 소성함으로써, 유전체 그린 시트를 구성하는 각 화합물이 소결하여 입성장한다.
(재산화 처리 공정)
그 후, N2 가스 분위기 중에서 600℃ 내지 1000℃에서 재산화 처리를 행해도 된다.
(도금 공정)
그 후, 전해 도금 처리 등에 의해, 외부 전극(20a, 20b)의 하지층에, 도금층(22)을 형성한다.
(부착막 산화 공정)
도금 공정에 있어서, 노출면(14)에 도금 금속의 부착막이 형성된다. 그래서, 부착막을 산화시키는 공정을 행한다. 부착막을 산화시키기 위해서는, 온도 조건, 습도 조건, 산소 분압 조건, 및 열처리 시간을 규정할 필요가 있다. 온도가 높을수록, 습도가 높을수록, 산소 분압이 높을수록, 열처리 시간이 길수록, 부착막을 충분히 산화시킬 수 있도록 된다. 따라서, 온도, 습도, 산소 분압, 및 열처리 시간에 하한을 설정하는 것이 바람직하다. 한편, 어느 하나의 파라미터가 너무 크면, 도금층(22)에 두꺼운 산화막이 형성될 우려가 있기 때문에, 온도, 습도, 산소 분압 및 열처리 시간에 상한을 설정하는 것이 바람직하다. 그래서, 본 실시 형태에 있어서는, 40℃ 내지 60℃, 80％RH 내지 100％RH의 대기 중에서, 3시간 내지 72시간의 열처리를 행한다. 또는, 1000ppm 이하의 산소 농도의 분위기(대기압이 1.013×105Pa인 경우에, 1.013×102=101.3Pa 이하의 산소 분압의 분위기)에서, 140℃ 내지 160℃의 열처리를 6시간 내지 24시간 행한다. 이 구성에 의해, 도금층(22)을 형성할 때 노출면(14)에 부착된 도금 금속을 산화시킬 수 있다. 또한, 상기 산화 조건은, 강 산화 조건이 아니기 때문에, 외부 전극(20a, 20b)의 산화는 억제된다.
(에칭 공정 또는 연마 공정)
다음으로, 도금층(22)의 표면에 대해서, 에칭이나 연마 등을 행한다. 그것에 의하여, 부착막 산화 공정에 의해 도금층(22)의 표면에 형성된 산화물을 제거할 수 있다. 예를 들어, 적층 세라믹 콘덴서(100)를 표면 실장할 수 있을 정도로 도금층(22)의 도금 금속을 노출시키는 것이 바람직하다.
본 실시 형태에 따른 제조 방법에 의하면, 부착막 산화 공정을 실시함으로써, 외부 전극(20a, 20b)의 산화를 억제하면서, 노출면(14)에 도금 처리에 의해 부착된 도금 금속을 충분히 산화시킬 수 있다. 그것에 의하여, 부착막(15)의 절연 저항이 충분히 커져서, 적층 세라믹 콘덴서(100)의 절연 저항의 저하를 억제할 수 있다. 부착막(15)은, 도금 금속을 산화시키면 얻어지기 때문에, 간이한 방법으로 도금 금속의 영향을 억제할 수 있다. 외부 전극(20a, 20b)의 표면의 일부가 산화되어도, 그 후에 에칭 공정 또는 연마 공정을 행함으로써, 적층 세라믹 콘덴서(100)의 표면 실장에 대한 영향을 억제할 수 있다.
또한, 상기 실시 형태에 있어서는, 세라믹 전자 부품의 일례로서 적층 세라믹 콘덴서에 대하여 설명하였지만, 그것으로 한정되지 않는다. 예를 들어, 배리스터, 서미스터 등의 다른 전자 부품을 사용해도 된다.
실시예
이하, 실시 형태에 따른 적층 세라믹 콘덴서를 제작하고, 특성에 대하여 조사하였다.
(실시예 1 내지 3)
티타늄산바륨 분말에 필요한 첨가물을 첨가하고, 볼 밀로 충분히 습식 혼합 분쇄하여 유전체 재료 및 커버 재료를 얻었다. 유전체 재료에 유기 바인더 및 용제를 첨가하여 닥터 블레이드법으로 유전체 그린 시트를 제작하였다. 유기 바인더 로서 폴리비닐부티랄(PVB) 등을 사용하여, 용제로서 에탄올, 톨루엔 등을 첨가하였다. 그 밖에, 가소제 등을 첨가하였다.
다음으로, 내부 전극층(12)의 주성분 금속(Ni)의 분말과, 공재(티타늄산바륨)와, 바인더(에틸셀룰로오스)와, 용제와, 필요에 따라서 기타 보조제를 포함하고 있는 내부 전극 형성용 도전 페이스트를 제작하였다.
유전체 시트에 내부 전극 형성용 도전 페이스트를 스크린 인쇄하였다. 내부 전극 형성용 도전 페이스트를 인쇄한 시트를 180장 중첩하고, 그 상하에 커버 시트를 각각 적층하였다. 그 후, 열 압착에 의해 세라믹 적층체를 얻어, 소정의 형상으로 절단하였다.
얻어진 세라믹 적층체를 250℃ 내지 500℃의 N2 분위기 중에서 탈 바인더한후에, 세라믹 적층체의 양 단부면으로부터 각 측면에 걸쳐, Ni를 주성분으로 하는 금속 필러, 공재, 바인더, 용제 등을 포함하는 금속 페이스트를 도포하고, 건조시켰다. 그 후, 금속 페이스트가 도포된 성형체를, 산소 분압 10-5 내지 10-8atm의 환원성 분위기 중에 있어서 1100℃ 내지 1300℃에서 금속 페이스트를 성형체와 동시에 소성하여 소결체를 얻었다.
얻어진 소결체의 형상 치수는, 길이 1.0㎜, 폭 0.5㎜, 높이 0.5㎜였다. 유전체층(11)의 1층당 평균 두께는 1.2㎛였다. 그 후, N2 분위기하에서 600℃ 내지 1000℃의 온도로 재산화 처리를 행하였다. 그 후, 전해 도금 처리에 의해, Ni 도금층 및 Sn 도금층을 형성함으로써, 도금층(22)을 형성하였다.
그 후, 실시예 1 내지 실시예 3에 대해서, 부착막 산화 공정을 행하였다. 실시예 1에서는, 60℃, 80％RH의 대기 중에서 48시간의 열처리를 행하였다. 이에 의해, 노출면(14)의 부착막(15)을 산화시켰다. 실시예 2에서는, 150℃, 101.3Pa 이하의 산소 분압의 분위기에서 24시간의 열처리를 행하였다. 실시예 3에서는, 40℃, 100％RH의 대기 중에서 3시간의 열처리를 행하였다. 비교예에서는, 도금층(22)의 형성 후에 열처리를 행하지 않았다.
그 후, XPS(알박·파이 제조 Quantera SXM)의 깊이 방향 분석(스퍼터 전압 2㎸)을 실시하고, 노출면(14)의 부착막(15)의 산화도를 조사하였다. XPS 분석에서 얻어진 데이터는, 알박·파이 제조의 XPS용 데이터 해석 소프트웨어인 「MultiPak」를 사용하여 다음과 같은 처리를 행하였다. 우선, 커브 피트 「Cuerve Fit」 기능을 선택하고, 백그라운드 타입에 「Shirley법」을 선택하였다. 결합 에너지가 481.8 내지 491.4eV인 범위를 지정하여, 소프트웨어의 기능에서 백그라운드를 차감하였다. 이어서, 피팅 함수로서 「Gauss-Lorentz」를 선택하고, S_metal을 특정하는 484.5eV와 S_oxide를 특정하는 486eV에 피크 위치를 갖는 가상의 곡선을 각각 1개씩 작성하였다. 계산을 실행시켜 커브 피팅을 행하고, 광전자 스펙트럼의 라인을 확정시켰다. 동 라인에 기초하여 각각의 피크 면적을 소프트웨어의 기능에 따라서 산출하였다.
도 6은, 실시예 1의 부착막(15)의 최표면의 광전자 스펙트럼을 나타내는 도면이다. 도 7은, 실시예 2의 부착막(15)의 최표면의 광전자 스펙트럼을 나타내는 도면이다. 도 8은, 실시예 3의 부착막(15)의 최표면의 광전자 스펙트럼을 나타내는 도면이다. 도 9는, 비교예에 있어서, 노출면(14)에 부착되어 있던 부착막의 최표면의 광전자 스펙트럼을 나타내는 도면이다. 도 6 내지 도 9의 어느 경우에도, Sn 및 SnO의 광전자 스펙트럼이 얻어졌다.
표 1은, 실시예 1 내지 3 및 비교예의 부착막의 최표면의 S_metal, S_oxide, 및 산화도를 나타낸다. 표 1에 나타내는 바와 같이, 비교예와 비교하여, 실시예 1 내지 3에서는 산화도가 높아졌다. 이것은, 부착막 산화 처리를 행했기 때문이라고 생각된다. 또한, 실시예 3보다도 실시예 2에 있어서 산화도가 높고, 실시예 2보다도 실시예 1에 있어서 산화도가 높아졌다. 이것은, 실시예 3보다도 실시예 2에 있어서 부착막 산화 공정의 산화성이 높고, 실시예 2보다도 실시예 1에 있어서 부착막 산화 공정의 산화성이 높았기 때문이라고 생각된다.
Figure 112018090171449-pat00001
도 10은, 실시예 1의 부착막(15)에 있어서, 최표면으로부터의 깊이 방향에 있어서의 Sn3d5의 광전자 피크의 변화를 나타내는 도면이다. 도 10에 도시한 바와 같이, 최표면에 있어서 광전자 강도의 피크 면적이 가장 크고, 깊이 방향으로 진행됨에 따라서 광전자 강도의 피크 면적이 작아지고 있음을 알 수 있다. 따라서, 1/4점, 1/2점 및 3/4점의 정의에, 광전자 강도의 피크 면적을 이용할 수 있음을 알 수 있다.
도 11의 (a)는, 실시예 1의 부착막(15)에 있어서, 각 깊이에 있어서의 S_metal 및 S_oxide의 변화를 나타내는 도면이다. 도 11의 (b)는, 도 11의 (a)의 결과로부터 얻어진, 각 깊이에 있어서의 산화도를 나타내는 도면이다. 도 11의 (a) 및 도 11의 (b)에서 도시한 바와 같이, 깊이 방향으로 진행됨에 따라서, S_oxide가 작아지고, S_metal이 커져 있다. 따라서, 최표면에 있어서 산화도가 가장 높고, 깊이 방향으로 진행됨에 따라서 산화도가 작아져 있다. 이와 같이, 깊이 방향에 있어서 산화도에 구배가 발생하고 있다. 실시예 2 및 실시예 3에서도, 마찬가지로, 최표면의 산화도가 가장 높고, 깊이 방향으로 진행됨에 따라서 산화도가 작아지는 것이라 생각된다. 도 12는, 각 측정점에서의 Sn 농도 C_Sn을 산출한 것이다. 또한, C_Ti 및 C_Ba는, 각 측정점에서의 Ti 농도 및 Ba 농도를 의미한다. C_Ti=(S_Ti/α_Ti)/{(S_Ba/α_Ba)+(S_Ti/α_Ti)+(S_Sn/α_Sn)}×100％이며, C_Ba=(S_Ba/α_Ba)/{(S_Ba/α_Ba)+(S_Ti/α_Ti)+(S_Sn/α_Sn)}×100％이다. 이들 결과를 이용하면 부착막(15)의 깊이를 정의할 수 있음을 알 수 있다.
계속해서, 실시예 1 내지 3 및 비교예의 적층 세라믹 콘덴서(100)에 대해서, LCR 미터에 의해, 4V의 전압을 60초 인가한 상태에서, 직류 저항을 측정하였다. 시험 결과를 표 2 및 도 13에 나타내었다. 10MΩ 이상의 직류 저항이 얻어진 것을 「양호」라고 판정하고, 10MΩ 이상의 직류 저항이 얻어지지 않은 것을 「불량」이라고 판정하였다. 각 깊이에 있어서의 산화도와, 직류 저항의 시험 결과를 나타낸다. 표 2 및 도 13에 도시한 바와 같이, 실시예 1 내지 3의 어느 경우에도, 직류 저항 시험은 「양호」라고 판정되었다. 한편, 비교예에 있어서는, 직류 저항 시험은 「불량」이라고 판정되었다. 이것은, 실시예 1 내지 3에서는, 부착막(15)의 최표면의 산화도가 13.1 이상으로 되고, 표면 누설이 억제되었기 때문이라고 생각된다. 또한, 실시예 3보다도 실시예 2의 직류 저항이 커지고, 실시예 2보다도 실시예 1의 직류 저항이 커졌다. 이 결과로부터, 산화도가 높을수록 직류 저항이 커짐을 알게 되었다.
Figure 112018090171449-pat00002
이상, 본 발명의 실시예에 대하여 상세히 설명하였지만, 본 발명에 따른 특정한 실시예로 한정되는 것이 아니라, 청구범위에 기재된 본 발명의 요지 범위 내에 있어서, 다양한 변형 및 변경이 가능하다.
10: 적층 칩
11: 유전체층
12: 내부 전극층
20a, 20b: 외부 전극
21: 하지층
22: 도금층
23: 제1 도금층
24: 제2 도금층
25: 제3 도금층
100: 적층 세라믹 콘덴서

Claims (12)

  1. 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 직육면체 형상을 갖는 세라믹 본체와,
    상기 2개의 단부면에 형성된 1쌍의 외부 전극을 구비하고,
    상기 외부 전극은, 적어도 1층의 도금층을 구비하고,
    상기 세라믹 본체의 상기 2개의 단부면 이외의 4개의 측면 중 적어도 어느 하나에 있어서 상기 외부 전극이 설치되지 않은 영역에, 상기 도금층을 구성하는 도금 금속의 산화물막이 상기 외부 전극으로부터 이격되어 구비되어 있으며,
    상기 산화물막의 최표면의 광전자 스펙트럼에 있어서, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 13.1 이상인 것을 특징으로 하는, 세라믹 전자 부품.
  2. 제1항에 있어서,
    상기 산화물막은, 상기 최표면으로부터 깊이 방향을 향하여, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 상이한 것을 특징으로 하는, 세라믹 전자 부품.
  3. 제1항 또는 제2항에 있어서,
    상기 산화물막의 최표면으로부터 1/4의 깊이에 있어서, (상기 도금 금속의 산화물의 피크 면적)/(상기 도금 금속의 피크 면적)이 1 이상인 것을 특징으로 하는, 세라믹 전자 부품.
  4. 제1항 또는 제2항에 있어서,
    상기 산화물막은, 상기 4개의 측면의 전부에 구비되어 있는 것을 특징으로 하는, 세라믹 전자 부품.
  5. 제1항 또는 제2항에 있어서,
    상기 1쌍의 외부 전극은, 0.1㎜ 이상 0.7㎜ 이하 이격되어 있는 것을 특징으로 하는, 세라믹 전자 부품.
  6. 제1항 또는 제2항에 있어서,
    상기 1쌍의 외부 전극은, 0.05㎜ 이상 0.13㎜ 이하 이격되어 있는 것을 특징으로 하는, 세라믹 전자 부품.
  7. 제1항 또는 제2항에 있어서,
    상기 도금 금속은, Sn인 것을 특징으로 하는, 세라믹 전자 부품.
  8. 제7항에 있어서,
    상기 피크 면적은, 알박·파이 제조의 XPS용 데이터 해석 소프트웨어인 「MultiPak」를 사용하여, 커브 피트 「Cuerve Fit」 기능을 선택하여 백그라운드 타입에 「Shirley법」을 선택하고, 결합 에너지가 481.8 내지 491.4eV인 범위를 지정하여, 소프트웨어의 기능에서 백그라운드를 차감하고, 피팅 함수로서 「Gauss-Lorentz」를 선택하고, S_metal을 특정하는 484.5eV와 S_oxide를 특정하는 486eV에 피크 위치를 갖는 가상의 곡선을 각각 1개씩 작성하고, 계산을 실행시켜 커브 피팅을 행하고, 광전자 스펙트럼의 라인을 확정시켜, 동 라인에 기초하여 각각의 피크 면적을 소프트웨어의 기능에 따라 산출된 값인 것을 특징으로 하는, 세라믹 전자 부품.
  9. 적어도 대향하는 2개의 단부면을 갖고, 내부에 내부 전극층을 갖고, 직육면체 형상을 갖고, 상기 2개의 단부면으로부터 세라믹 본체의 4개의 측면 중 적어도 어느 하나에 걸쳐 연장 영역을 갖고 금속을 포함하는 하지층이 형성된 세라믹 본체에 있어서,
    도금 처리에 의해, 상기 하지층 위에 도금층을 형성하는 도금 공정과,
    상기 도금 공정 후에, 상기 도금층과 떨어져서 설치된 도금 금속의 부착막의 표면을 산화시키는 부착막 산화 공정을 포함하는 것을 특징으로 하는, 세라믹 전자 부품의 제조 방법.
  10. 제9항에 있어서,
    상기 부착막 산화 공정 후에 상기 도금층에 대해서 산화물의 제거를 행하는 에칭 공정 또는 연마 공정을 포함하는 것을 특징으로 하는, 세라믹 전자 부품의 제조 방법.
  11. 제1항 또는 제2항에 있어서,
    상기 산화물막이 복수 설치되어 있고, 서로 이격됨과 함께, 상기 외부 전극으로부터 이격되어 있는 것을 특징으로 하는, 세라믹 전자 부품.
  12. 제9항 또는 제10항에 있어서,
    상기 부착막 산화 공정에 있어서, 상기 도금 층과 이격되고 또한 서로 이격되는, 상기 도금 금속의 복수의 부착막의 표면을 산화시키는 것을 특징으로 하는, 세라믹 전자 부품의 제조 방법.
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