KR102527046B1 - 고전압 용량성 액추에이터용 드라이버 - Google Patents

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Abstract

단일 다이 드라이버 집적 회로는 저전압 소스를 수신하는 단일 인덕터를 갖는 입력 부에 결합되고, 출력 전압을 갖는 용량성 부하를 구동하도록 구성된다. 드라이버는 스위칭 노드에서 상기 입력 부로부터 스위칭 전압을 발생시키고, 저전압 소스로부터 고전압 파형을 발생시키도록 구성된 양방향 동기 전력 컨버터 스테이지를 포함한다. 임베디드 제어기는 전력 컨버터 스테이지의 스위치를 제어하도록 구성된다.

Description

고전압 용량성 액추에이터용 드라이버
관련 출원에 대한 교차 참조
본원은 2017년 2월 3일자로 출원된 미국 가출원 번호 62/454,230 "고집적 고전압 액추에이터 드라이버"를 우선권으로 주장하며, 이는 그 전체 내용이 본원에서 참조로서 포함된다.
본 발명은 고전압 용량성 액추에이터, 예컨대, 정전기 액추에이터, 전기-기계 중합체(EMP) 액추에이터, 전기-활성 중합체(EAP) 액추에이터 및 압전 액추에이터용 제어 회로(드라이버)에 관한 것이다.
팬과 같은 능동적인 냉각 시스템이 태블릿 또는 랩톱 컴퓨터와 같은 초박형 장치에서 구현할 때 여러 가지 문제에 직면한다. General Electric(GE)은 Dual Piezoelectric Cooling Jet(DCJ)라 불리는 두 개의 압전 멤브레인들을 사용하는 냉각 장치를 개발했다. 압전 멤브레인은 전기적으로 활성화되어, 팽창 및 수축되어, 예컨대, 벨로우즈와 같이, 공기를 고속으로 토출시키는 공동을 형성한다. 그러나, DCJ는 에너지 집약 장치이며, DCJ 드라이버는 대형이고 고가이다. 또한, DCJ 멤브레인은 스피커/트랜스듀서와 같이 동작하며, 이로써, 예컨대, 드라이버 신호에서의 잡음 또는 왜곡으로 인해, 인간 청력 대역(약 200Hz 내지 20KHz) 내의 임의의 진동이 청각적으로 검출될 수 있다.
도 19는 재생가능 에너지 소스를 위한 단상 전압 소스 인버터에 대한 종래 기술 토폴로지를 나타낸다. 이 회로는 입력 스테이지, 벅-부스트 스테이지(buck-boost stage) 및 언폴딩 스테이지(unfolding stage)를 포함한다. 이러한 회로는 처리 능력이 높아서 개별 부품들에서 구현되었다. 이 회로는 일반적인 PI 제어기 또는 에너지 제어기 및 매우 낮은 고정 주파수 스위칭을 기반으로 한다. 이는 일반적으로 매우 높은 왜곡 레벨(> 5 %), 저전력 출력에서의 낮은 전력 효율, 및 매우 제한된 부스트 전압 비
Figure 112019089540066-pct00001
3.5(VOUT/Vin))를 초래한다.
비행하는 마이크로 로봇과 같은 액추에이터 드라이버의 특정 애플리케이션은 일반적으로, 자율 비행을 가능하게 하기 위해, 다양한 센서(예컨대, 광학 흐름 카메라, 가속도계, 자이로스코프 등)로부터의 광범위한 전압 범위 단일 종단형 아날로그 입력의 캡처 및 처리에 의존하는 심각한 전력 및 중량 제한 애플리케이션이다.
액추에이터 드라이버는 아날로그-투-디지털 컨버터(ADC)를 포함할 수 있는데, 이는 상대적으로 높은 전력 소모 및/또는 ADC의 큰 회로 풋프린트 및/또는 예컨대 고전압 스위칭 노드들에 대한 ADC 입력의 근접성에 기인한 높은 전기 노이즈로 야기되는 문제점을 가진다. 많은 기술들이 SAR(successive approximation register, 연속 점근산 레지스터) ADC 전력 소모를 줄이기 위해 제시되었지만, 대부분은 증가된 면적을 희생하면서 전력 소모를 줄인다. 따라서, 상술한 문제점들 중 하나 이상을 해결할 필요성이 산업계에 존재한다.
본 발명의 실시 예는 단일 다이 드라이버 집적 회로를 제공한다. 집적 회로는 저전압 소스를 수신하는 단일 인덕터를 갖는 입력 부에 결합되고, 출력 전압을 갖는 용량성 부하를 구동하도록 구성된다. 드라이버는 스위칭 노드에서 상기 입력 부로부터 스위칭 전압을 발생시키고, 저전압 소스로부터 고전압 파형을 발생시키도록 구성된 양방향 동기 전력 컨버터 스테이지를 포함한다. 임베디드 제어기는 전력 컨버터 스테이지의 스위치를 제어하도록 구성된다.
본 발명의 다른 시스템, 방법 및 특징은 다음의 도면 및 상세한 설명을 참조할 때, 당업자에게 명백하거나 명백해질 것이다. 그러한 모든 추가적인 시스템, 방법 및 특징이 본 명세서에 포함되고, 본 발명의 범위 내에 있고, 첨부된 청구항에 의해 보호되도록 의도되었다.
첨부 도면은 본 발명의 추가적인 이해를 제공하기 위해 포함되며, 본 명세서에 통합되어 본 명세서의 일부를 구성한다. 도면은 본 발명의 실시 예를 도시하고, 설명과 함께 본 발명의 원리를 설명하는 역할을 한다. 개략적인 도면은 도시된 실시 예의 진보적인 측면의 이해와 관련이 없는 일반적으로 공지된 및/또는 사소한 요소를 생략함으로써, 단순화될 수 있음을 인지해야 한다.
도 1은 예시적인 제 1 실시예의 드라이버 토폴로지를 나타내는 개략도이다.
도 2a는 도 1의 벅-부스트 드라이버(buck-boost driver)의 제 1 대안인 2-스위치 벅-부스트 드라이버에 대한 회로도이다.
도 2b는 도 1의 벅-부스트 드라이버의 제 2 대안인 2-스위치 탭핑된(tapped) 인덕터 벅-부스트 드라이버에 대한 회로도이다.
도 2c는 도 1의 벅-부스트 드라이버의 제 3 대안인 2-스위치 플라이백(flyback) 벅-부스트 드라이버에 대한 회로도이다.
도 2d는 도 1의 벅-부스트 드라이버의 제 4 대안인 2-스위치 플라이백 벅-부스트 로우 사이드(low side) 2차 스위치 드라이버에 대한 회로도이다.
도 3a는 용량성 부하에 연결된 풀-브릿지를 갖는 출력 구성을 예시하는 회로도이다.
도 3b는 이산 전압 기준 선택을 갖는 풀-브릿지가 용량성 부하에 연결된 출력 구성을 예시하는 회로도이다.
도 3c는 아날로그 가변 기준전압을 갖는 풀-브릿지가 용량성 부하에 연결된 출력 구성을 예시하는 회로도이다.
도 3d는 이산 가변 기준전압에 연결된 부하를 갖는 출력 구성을 예시하는 회로도이다.
도 3e는 가변 아날로그 기준전압에 연결된 부하를 갖는 출력 구성을 예시하는 회로도이다.
도 4는 전력 컨버터의 종래 기술 의사-공진(pseudo-resonant) 동작을 예시하는 회로도이다.
도 5는 도 4의 회로와 유사한 원리들을 사용하는 전력 컨버터의 보다 최근의 종래 기술 의사-공진 동작을 예시하는 회로도이다.
도 6a는 단방향 전력 입력부의 제 1 대안적인 실시예를 도시한다.
도 6b는 단방향 전력 입력부의 제 2 대안적인 실시예를 도시하며, 여기서 입력부에서의 손실은 능동 스위치를 사용함으로써 낮아진다.
도 6c는 단방향 전력 입력부의 제 3 대안적인 실시예를 도시하며, 여기서 보다 일반적으로, 임의의 전력 컨버터가 사용될 수 있다.
도 6d는 입력부에 대한 양방향 컨버터를 갖는 컨버터의 제 1 대안적인 실시예를 예시한다.
도 7은 단방향 전력 입력부를 갖는 양방향 컨버터를 공급하는 효과를 나타내는 2 개의 전압 플롯을 도시한다.
도 8은 예시적인 플로팅(floating) 저전압 공급부의 개략도이다.
도 9는 공통 하이-사이드(high-side) 게이트 드라이버 대 신규 드라이버를 갖는 드라이버 회로 실시예의 회로도이다.
도 1Oa는 표준 전류 DAC 컨버터의 회로도이다.
도 10b는 전류 출력 노드의 신속한 안정화를 위한 개선된 전류 DAC의 회로도이다.
도 11은 DAC 출력부와 교류 경로 간의 전압 차를 저감시키는 효과를 예시하는 플롯이다.
도 12는 도 10b의 DAC를 갖는 예시적인 단일 센서 양방향 전류 감지 회로의 회로도이다.
도 13은 본 발명의 제어기의 일례를 나타내는 개략도이다.
도 14a는 드라이버 제어기에 대한 예시적인 실시예의 개략적인 블록도이다.
도 14b는 예시적인 제어 구성의 개략도이다.
도 15는 150nF 용량성 부하에서 측정된 101.8Vpp, 150Hz 파형에 대한 예시적인 드라이버의 출력의 플롯 및 1MHz 대역폭에서 0.38% THD + N을 갖는 그의 스펙트럼의 플롯이다.
도 16은 5V 입력으로부터의, 150nF 커패시터에서의 100Vpp 출력에 대해, 의사-공진 동기식 벅 동작이, 정규 벅 동작에 비해서, 최대 8.9 % 전력을 절감하는 방식을 보여주는 플롯이다.
도 17은 정확한 턴-온/턴-오프 거동을 달성하기 위해 전류 목표치의 실시간 조절에 대한 개략도이다.
도 18a는 부스트 모드에서의 도 1의 컨버터의 파형의 플롯 도면이다.
도 18b는 정규 모드에서의 도 1의 컨버터의 파형의 플롯 도면이다.
도 19는 종래 기술의 드라이버 토폴로지를 나타내는 개략도이다.
도 20은 고집적 압전 액츄에이터 드라이버의 단일 다이 실시 예의 개략도이다.
도 21은 대안적인 입력 섹션을 포함하는 도 20의 드라이버의 변형 예의 개략도이다.
도 22는 도 20의 풀-브릿지 스테이지(full-bridge stage)의 상세 개략도 및 관련 전압 플롯이다.
도 23은 도 22의 회로의 보다 크게 렌더링된 회로이다.
도 24는 도 22의 전압 플롯의 보다 크게 렌더링된 플롯이다.
도 25a는 하이브리드 스플릿(split) 메인 서브-DAC 회로의 예시적인 실시 예의 개략도이다.
도 25b는 2 개의 동일한 서브-DAC 회로를 갖는 종래의 엄격한 구현 DAC를 도시한다.
도 26은 도 25a의 2 개의 하이브리드 DAC를 결합한 확장된 범위의 SAR ADC의 예시적인 실시 예의 개략도이다.
도 27은 도 26의 ADC에 대한 전체 변환 사이클을 통한 비교기 입력 전압의 전개(evolution)를 도시하는 플롯이다.
도 28은 시스템 온 칩(SoC)내에 내장된 도 26의 ADC의 예시적인 구현의 전체 개요를 제공하는 개략도이다.
이제, 본 발명의 실시예들이 보다 상세하게 참조될 것이며, 이러한 실시예들의 실례들이 첨부 도면들에 예시되어 있다. 가능한 경우에, 도면 및 설명에서 동일하거나 유사한 부분을 나타내기 위해 동일한 참조 번호가 사용된다.
도 19에 도시된 종래 기술의 드라이버와는 대조적으로, 본 발명에 따른 드라이버의 실시예들은 10을 초과하게 전압 비를 부스트할 수 있고 저전력 출력에서 매우 효율적이면서도 1 %보다 낮은 왜곡 레벨을 달성할 수 있다. 압전 드라이버용 개별 부품을 사용하여 토폴로지를 구현하는 것은, 크기 및 비용 제약으로 인해 선택 사항이 아니지만, 대부분의 CMOS 프로세스가 프로세스 제한사항으로 인해 컨버터의 효율적인 양방향 동작을 수용할 수 없기 때문에, 고도로 집적된 토폴로지는 간단하지는 않다.
본 실시예들에서 사용된 토폴로지는 도 19의 회로와 유사한 점들을 가지지만, 압전 액추에이터와 같은 용량성 부하를 구동하는데 사용되면서 현저하게 낮은 왜곡 및 보다 높은 전력 효율을 달성하도록 단일 집적 회로에서 이러한 토폴로지 구현하는 것은, 다른 것들 중에서도, 모바일 장치, 압전 냉각 팬 및 압전 스피커에서의 고 분해능 햅틱 피드백과 같은 다양한 새로운 기능을 가능하게 하는 중요한 단계적 진전이다.
용량성 드라이버, 예컨대, 듀얼 압전 냉각 젯(DCJ)용 드라이버의 예시적인 실시예들은, 입력으로서 DC 입력 전압(Vin)을 수신하고 출력으로서 클린 폴딩된 사인 파형을 생성하도록 구성된 전력 컨버터, 상기 입력 전압(Vin)으로 레퍼런스되며(reference), 상기 전력 컨버터로부터 상기 클린 폴딩된 사인 파형을 수신하고 상기 폴딩된 사인 파형을 정현파 형태로 폴딩하도록 구성된 언폴딩 스테이지, 및 상기 드라이버를 제어하도록 구성된 제어기를 포함한다. 상기 전력 컨버터는 양방향 동작을 위해 구성될 수 있다.
도 1은 단상 전압 소스에 대한 토폴로지의 예시적인 제 1 실시예(100)를 도시한다. 제 1 실시예(100)는 단일 인덕터(Li)를 갖는 의사-DC-링크 양방향 드라이버로서 설명될 수 있으며, 이 드라이버는 0.5 %보다 낮은 총 고조파 왜곡(THD)을 제공하고 부하가 사용하는 유효 전력에 가까운 전력을 생성한다. 프로토타입(prototype)의 예시적인 결과는 3.6 V 전력 공급부로부터 150 nF 부하에서 100 Vpp 150 Hz 정현파에 대해 64.04 mW의 총 전력과 0.38 %의 THD + N을 생성했다.
제 1 실시예의 회로는 입력 스테이지(110), 순방향-부스트/역방향-벅 스테이지(120), 및 언폴딩 스테이지(160)를 포함한다. 제 1 실시예(100)의 회로는 높은 처리 능력 때문에 개별 부품들 내에서 구현될 수 있다. 입력 스테이지는 배터리와 같은 전압 소스(Vin)를 포함할 수 있다. 입력 스테이지는 이하에서 더 상세히 설명된다(도 7a 내지 7d 참조). 벅-부스트 스테이지(120)는 클린 폴딩된 사인 파형을 생성하는 순방향-부스트/역방향-벅 컨버터이다. 벅-부스트 스테이지(120)는 입력 전압(Vin)에 연결된 인덕터(L1), 상기 인덕터(L1)와 접지 사이에 연결된 제 1 로우 사이드 스위치(Q1) 및 상기 인덕터(L1)와 언폴딩 스테이지(160) 사이에 연결된 제 2 스위치(Q2)를 포함한다. 제 1 스위치(Q1)의 트랜지스터 및 제 2 스위치(Q2)의 트랜지스터의 게이트는 게이트 드라이버(미도시)에 연결될 수 있다.
제 1 실시예가 사인 파형에 대해서 사용되는 것으로 설명되었지만, 당업자는 본 명세서에 설명된 실시예들이 임의의 복잡한 파형들, 예컨대, 정사각형, 삼각형, AM 변조된, FM 변조된 파형들에 대해서 동작할 수 있으며 사인 파형에 대해서 동작하는 것으로 한정되지 않는다를 이해할 것이다.
예컨대, DCJ의 경우에, 인덕터(L1)는 100μH 인덕터일 수 있다. 인덕터(L1) 값은,(1) 목표 왜곡치를 달성하도록(낮은 인덕턴스는 스위칭 주파수를 증가시키고 왜곡/THD + N을 저감시킴) 및/또는(2) 스위칭 주파수를 최소화하도록, 선택될 수 있다. 일반적으로, 낮은 스위칭 주파수는 낮은 전력 소모에 대응한다.
스위치들(Q1 및 Q2)은 동일한 유형일 수 있으며, 이러한 동일 유형이 집적 회로(IC) 구현을 위한 가장 실용적인 선택일 수 있지만, 혼합된 스위치들을 갖는 실시예가 사용될 수도 있다. 스위치들(Q1 및 Q2)은 예컨대, 다른 가능한 스위치 중에서도, GaN, PMOS, MEMS 스위치일 수 있다.
언폴딩 스테이지(160)는 GND 대신에 입력 전압(Vin)으로 레퍼런스된다. 언폴딩 스테이지는 부하(165), 예컨대, 커패시터 또는 압전 냉각 제트, 및 스위치들(Q3, Q4, Q5 및 Q6)을 포함한다. 따라서, 0V 차를 얻으려면, 출력 전압과 입력 전압이 동일해야 한다. 입력 전압(Vin)보다 높게 부하(165) 양단의 출력 전압을 증가시키면, 신호 진폭이 생성된다. 출력 파형의 극성은 언폴딩 스테이지(160)의 구성에 의해 선택될 수 있다. 결과적으로, 벅-부스트 스테이지(120)의 2-스위치 부스트 컨버터 토폴로지를 전력 스테이지로서 사용하는 것만으로 충분한데, 그 이유는 상기 입력 전압만이 증가될 필요가 있기 때문이다.
벅-부스트 스테이지(120)의 양방향 동작은 용량성 부하(165)의 에너지 효율적인 제어를 가능하게 한다. 풀-브릿지 구성은 접지 대신에 입력 스테이지(110)의 입력 전압(Vin)로 레퍼런스되며, 상기 신호를 상기 언폴딩 스테이지(160)의 부하(165) 양단의 정현파 파형으로 언폴딩한다.
최대 출력 전압은 Vin + Vp의 값을 가질 수 있으며, 여기서 Vp는 차동 출력 신호 진폭이다. 전압 오버헤드(Vin)는 시스템 효율에 미치는 영향이 제한적이다. 부하를 통과하는 전류는 GND가 아니라 Vin으로 되돌아간다. 따라서, 직접적인 전력 손실은 전압 오버헤드와 관련이 없다. 그럼에도 불구하고, 높은 변환 비율에서 컨버터(100)의 약간 낮은 효율로 인해 작은 페널티가 있을 수 있다.
제 1 실시예의 컨버터(100)에 의해 처리된 전력이 50V를 초과하는 출력 전압에서 100mW 정도라면, DC 손실 및 스위칭 손실 모두가 중요하다. BCM(borderline conduction mode)(BCM)로 컨버터(100)를 동작시키는 것은 양쪽 모두를 최소화하기위한 양호한 절충을 제공한다. 이러한 모드에서, 인덕터(L1)를 통해 흐르는 전류는 스위칭 사이클의 종료 시에 다시 0으로 돌아가고 다음 사이클 동안 즉시 상승하기 시작한다. CCM(continuous conduction mode)와 비교할 때, BCM은 제로 전압 스위칭(ZVS)할 기회를 제공하며, 이로써 스위칭 손실(∝ fCV2)을 저감시키며, 여기서 f는 스위칭 주파수이며, C는 스위칭 노드에서의 기생 커패시턴스이고, V는 스위칭 노드에서의 최소 전압 값과 최대 전압 값 간의 전압 차이다. DCM(non-continuous conduction mode)와 비교하여, 제 1 실시예(100)는 더 낮은 RMS(root mean square)전류를 제공하며 이로써 DC 손실(∝ Irms 2R)을 저감시키며, 여기서 Irms는 전류 경로에서의 RMS 처리된 전류이며 R은 전류 경로에서의 저항이다.
다음은 제 1 실시예(100)에 따른, 높은 변환 비율을 갖는 컨버터에서의 BCM 및 그 한계를 설명한다. 이 경우에, 변환 비율은 3.6V 입력으로부터 50 Vac 출력의 경우에 14.9까지 증가한다. 도 18a에서, 부스트 모드로 동작하는 컨버터(100)의 전형적인 파형이 제공된다. 먼저, Q1이 켜지고 인덕터(L1) 전류가 선형적으로 상승한다. Q1이 꺼지면, 스위칭 노드의 전압이 출력 전압 값으로 증가한다. 이 때에, Q2의 바디 다이오드가 켜지고 출력부를 충전한다. 인덕터(L1) 전류가 0에 도달하면, 다이오드가 꺼지고 스위칭 노드 전압(Vsw)이 발진하기 시작한다. 제 1 실시예(100)에서, 부스트 컨버터 전압 이득은 대부분의 시간에 2보다 크기 때문에, Vsw는 0보다 조금 작아지게 저감하고 Q1의 바디 다이오드를 턴온시킨다. 그 후, 제로 전압 스위칭(ZVS) 조건 하에서, Q1이 다시 턴 온되고, 이로써, 스위칭 노드에서의 기생 커패시턴스와 관련된 스위칭 손실을 저감시킨다.
도 18b는 벅 모드에 대한 유사한 경우를 도시한다. 인덕터(L1) 전류 크기가 증가하는 동안, 스위치(Q2)가 켜지고 Vsw는 출력 전압과 동일해진다. Q2가 꺼지면, Vsw가 GND로 이동하고, Q1 바디 다이오드가 켜진다. 이 경우에, 다이오드 전압 강하는 낮은 입력 전압(Vin)으로 인해 무시할 수 없는 DC 손실을 발생시킨다. 인덕터 전류가 0에 도달하면, LC 탱크가 발진을 시작한다. 이 경우에, L은 L1이고 C는 노드 스위치에서의 모든 기생 커패시턴스들의 합이다. Vsw는 약 2 Vin에서 최대 값에 도달하며, 이 시점에서 다음 사이클을 위해서 Q2가 턴 온된다. 출력 전압과 입력 전압(Vin) 간의 상당한 차는 벅 모드에서 해당 스위칭 메커니즘의 전력 절감을 제한한다.
벅-부스트 스테이지(120)가 벅 동작을 수행할 때, 상기 벅-부스트 스테이지(120)는 본 명세서에서 벅 컨버터(120)로 지칭된다. 벅 컨버터(120)를 의사-공진 동기식 벅 컨버터로 동작시키는 것은, SW 노드 커패시턴스로 인한 스위칭 손실을 사실상 제거하고 다이오드 전압 강하로 인한 DC 손실을 저감시킴으로써, 그의 전반적인 효율을 향상시킨다. 이 모드에서, 두 스위치들은 벅 모드로 사용된다. Q2가 꺼지면, ZVS 조건에서 Q1이 턴 온된다. 다이오드를 통과하는 대신, 인덕터(L1) 전류가 Q1을 통과하여 DC 손실을 줄인다. 이어서, 인덕터가 Vsw 내지 Vout을 충전하기에 충분한 에너지를 축적할 때까지 Q1은 계속 턴온 상태로 유지된다. Q1이 꺼지면, Vsw가 Vout으로 링잉되고(ring), Q2가 ZVS 조건 하에서서 턴온되어 스위칭 손실을 저감시킨다.
도 2a 내지 도 2d에 도시되고 후술되는 대안적인 회로 블록들은 10 : 1보다 높게, 출력 전압 및 입력 전압 간의 전압 비를 부스트할 수 있고, 저전력 출력에서 매우 효율적이면서도 1 %보다 낮은 왜곡 레벨을 달성할 수 있다. 이러한 토폴로지를 압전 드라이버의 개별 부품으로 구현하는 것은, 크기 및 비용 제약으로 인해 실용적인 문제를 수반할 수 있지만, 대부분의 CMOS 프로세스가 제조 프로세스 제한사항으로 인해 컨버터의 효율적인 양방향 동작을 수용하지 못하기 때문에, 이러한 토폴로지를 통합시키는 것은 간단하지 않을 수 있다.
도 2a 내지 도 2d의 다른 실시예들에서 사용된 토폴로지는 도 1의 회로와 유사성을 가지지만, 여기에서의 토폴로지는 압전 액츄에이터와 같은 용량성 부하를 구동하기 위해, 상당히 낮은 왜곡 및 높은 전력 효율로 단일 집적 회로(일반적으로, 인덕터(L)를 제외함)로 구현될 수 있다. 이는 다양한 새로운 용도를 가능하게하는 중요한 단계적 진전이다.
도 2a 내지 도 2d의 다른 실시예들은 저 왜곡 아날로그 파형으로 용량성 부하를 제어하기 위해 양방향 드라이버로서 2-스위치 전력 컨버터 셀을 사용한다. 목표 성능 레벨을 달성하기 위해, 2-스위치 전력 컨버터는, 출력 파형이 목표로 하는 저 왜곡 레벨에 도달할 수 있도록 스위칭 주파수가 충분히 높은 것을 보장하도록, 설계된다. 요구된 주파수는 다음과 같이 추정될 수 있다:
분해능 =
Figure 112019089540066-pct00002
(식 1)
여기서, fsw는 컨버터 스위칭 주파수이고 fsig는 출력 신호의 주파수이다. 표준 아날로그 이론에 따르면, 분해능은 이상적인 왜곡 레벨과 관련될 수 있다.
도 2a 내지 도 2d는 용량성 부하를 제어하기 위해 출력 파형을 직접 생성하는데 사용될 수 있는 2-스위치 전력 컨버터의 대안적인 실시예의 4 가지 예를 도시한다. 도 2a는 2-스위치 벅-부스트 컨버터(221)에 대한 드라이버 토폴로지를 도시하는 회로도이다. 2-스위치 벅-부스트 컨버터(221)는 변압기 또는 결합된 인덕터를 필요로 하지 않으며 부하에서 유니폴라 신호(항상, 0보다 큼)를 구동하는데 직접 사용될 수 있다. 도 2b는 2-스위치 탭핑된(tapped) 인덕터 벅-부스트 컨버터(222)에 대한 드라이버 토폴로지를 도시하는 회로도이다. 도 2c는 2-스위치 플라이백 벅-부스트 컨버터(223)에 대한 드라이버 토폴로지를 도시하는 회로도이다. 도 2d는 2-스위치 플라이백 벅-부스트 로우 사이드 2차 스위치 컨버터(223)에 대한 드라이버 토폴로지를 도시하는 회로도이다. 도 2b, 도 2c 및 도 2d는 도 2a와 동일한 원리를 사용한다. 이들은 저전력을 달성할 수 있기 때문에 출력 전압이 보다 높을 때에 도 2a보다 바람직할 수 있다. 이러한 것들의 선택은 해당 용도에 맞은 정확한 요구 사항(예 : 크기, 전력, 제조 공정)에 의존한다. 대안적인 컨버터들(221 내지 224)은 저 왜곡 아날로그 파형을 요구하는 용량성 부하가 2-스위치 양방향 컨버터로부터 직접 구동될 수 있음을 입증한다. 선택된 정확한 토폴로지는 해당 용도에 특정될 수 있다. 컨버터(221)는 해당 용도에 있어서 최상의 성능을 달성하기 위해, 동기식 스위칭, 정규 스위칭 또는 양자의 조합을 사용할 수 있다.
도 3a 내지 도 3e는 용량성 부하(365)와 인터페이스하기 위해 상이한 드라이버 실시예들에 사용될 수 있는, 언폴딩 스테이지(160)(도 1) 또는 출력 스테이지의 상이한 구성들(301 내지 305)을 나타낸다. 언폴딩 스테이지(160)(도 1)와 유사한 표준 풀-브릿지 구성(301)이 도 3a에 제시되어 있다. 상기 표준 풀-브릿지 구성(301)은 예컨대, 커패시터 또는 액추에이터와 같은 부하(365) 및 스위치들(Q3, Q4, Q5 및 Q6)을 포함한다. 이러한 구성은 부하(365) 상의 유효 출력 전압 신호를 배가시킬 수 있게 하며, 이는 액츄에이터가 대략 2 배보다 크게 변위되는 것을 의미한다. 풀-브릿지는 2-스위치 벅-부스트(도 2a)와 같은 전력 컨버터와 함께 사용되도록 상기 입력 전압로 레퍼런스될 수 있다. 도 3b는 이산 전압 기준 선택을 갖는 풀-브릿지 출력부(302)를 도시한다. 도 3c는 아날로그 가변 레퍼런스 전압(Vref)을 갖는 풀-브릿지 출력 스테이지(303)를 도시한다. 도 3d는 이산 가변 기준전압에 연결된 부하(365)를 갖는 출력 스테이지(304)를 도시하고, 도 3e는 가변 아날로그 기준전압(Vref)에 연결된 부하(365)를 갖는 출력 스테이지(305)를 도시한다.
제 1 스테이지가 2-스위치 플라이백 구성(223)(도 2c) 또는 2-스위치 플라이백 구성(224)(도 2d)인 경우, 풀-브릿지는 도 3b의 컨버터(303)에 의해 도시된 바와 같이, GND로 레퍼런스 될 수 있다. 다른 경우들에서, 이산 가변 기준전압(도 3c)을 갖는 풀-브릿지 컨버터(304)는 더 높은 전력 전달 효율을 가능하게 한다. 2 개의 대안적인 기준 지점들(도 3b의 GND 및 Vin)을 갖는 것으로서 예시되었지만, 예시된 개념은 임의의 개수의 개별 기준 지점들로 확장될 수 있다. 매우 낮은 왜곡 용도에서는, 가변 아날로그 기준전압을 갖는 풀-브릿지가 왜곡을 줄이고 컨버터 스테이지 효율을 향상시킬 수 있다. 유니폴라 출력이 요구된다면, 동일한 방식이 도 3d 및 3e에 도시된 것과 동일한 장점으로 사용될 수 있다. 도 3c에 도시된 컨버터 출력 스테이지(303) 및 도 3e에 도시된 출력 스테이지(305)에 있어서, 삼각형 기호는 증폭기를 나타내며, 이 증폭기에 가변 입력 전압(Vref)이 공급되고 증폭기는 부하(365)의 해당 측을 제어할 수 있다.
도 3b 및 도 3c의 회로들 또는 도 3d 및 도 3e의 회로들을 결합하는 것은 보다 높은 전력 효율을 실현하면서도 특정 레퍼런스 전압들 간의 천이를 원활하게 하는데, 이는 간단한 스위치보다 효율이 덜한 가변 아날로그 기준전압이 천이 동안에만 활성 상태에 있을 수 있기 때문이다. 이러한 결합은 개별 기준 방식의 대부분의 전력 이점을 유지하면서도 아날로그 기준전압의 보다 낮은 왜곡 이점을 제공할 수 있다.
상술한 실시예들에서, 폴딩된 파형은 "반(half)" 파형(사인파)로서 도시되고 이는 언폴딩 출력 스테이지(160)에 의해 풀 파형으로 언폴딩된다. 그러나, 몇몇 시나리오에서, 드라이버가 풀 파형을 생성하는, 도 3a 내지 도 3e로부터의 출력 스테이지가 없는 도 2a의 회로를 직접 적용하는 것이 더 나은 방식이다. 그러므로, 폴딩된 파형이 반 파형일 수 있는 시나리오가 있을 수 있지만, 본 실시예들은 폴딩된(반) 파형을 생성하는 것으로 제한되지 않는다.
도 4는 고주파수 컨버터에서의 스위칭 손실을 줄이기 위해 1991년에 처음으로 제안된 전력 컨버터(400)의 의사-공진 동작을 도시한다. 이러한 설계는 고정 입력 및 출력 조건에 대한 지식과 인덕터와 커패시터로 구성된 공진 네트워크를 포함하는 것에 기반한다.
도 5는 도 4의 회로와 유사한 원리들을 사용하는 회로(500)의 일 구현예를 도시한다. 여기서도 역시, 이 구현예는 해당 이점을 달성하기 위한 수동 구성 요소들을 포함한다. 고전압 커패시터들(C1 및 C2)이 이 회로에 포함되어 있으며 이로써 해당 방식의 비용과 크기가 증가한다. 또한, 이러한 구현예는 DC/DC 컨버터이므로, 입력 전압/출력 전압 관계가 정적이며, 이로써, 상기 문제를 단순화시킨다.
예컨대, 도 19에 도시된 바와 같은, 이전의 회로와 비교하여, 제 1 실시예(100)(도 1)는 임의의 전용 리액티브(유도성(L) 또는 용량성(C)) 구성요소를 추가하지 않고서 의사-공진 모드로 동작할 수 있다. 이는 추가 구성 요소를 사용하지 않고 의사-공진 동작의 이점을 제공한다. 의사-공진 동작은 출력 전압을 지속적으로 모니터링한다. 출력 전압은 출력 전압까지의 스위칭 노드의 의사-공진 충전을 달성하기 위해 제 1 로우 사이드 스위치(Q1) 펄스에서 요구된 전류를 계산하는데 사용된다. 또한, 출력/입력 관계가 끊임없이 변하기 때문에, 제어기는 각 스위칭 사이클에서 Q1에 필요한 전류를 현재 동작 조건에 맞게 동적으로 구성시킨다. 어느 시점에서, 컨버터는 그의 능력보다 낮은 전력 레벨을 처리해야 하기 때문에, 의사-공진 구현은 불연속 전도 모드(DCM)를 인식하고 제로 전류 스위칭(ZCS) 모드에서 Q1을 턴 오프하여, 해당 회로에서 추가 에너지를 손실하지 않으면서, 동기식 스위칭 사이클을 완료한다. 컨버터가 DCM에 있고 에너지를 전달하기 위해 새로운 펄스가 필요할 때, 회로는 먼저, 의사-공진 펄스를 생성하고 제 2 스위치(Q2)를 하드 스위칭하는 것으로부터의 높은 스위칭 손실을 피하기 위해서 Q1을 턴온함으로써 재개된다.
전력 컨버터의 양방향 동작이 많은 용도들에서 사용되지만, 단일 다이 양방향 컨버터는 전류가 역방향으로 흐를 때 형성되는 기생 트랜지스터로 인해 표준 CMOS 기술에서는 실용적이지 않다. 이러한 문제를 해결하기 위해, 제 1 실시예의 드라이버(100)는 실리콘 온 인슐레이터(SOI) 기술을 사용하여 구현될 수 있다. 이를 통해 드라이버는 모든 자신의 스위치들(Q1 내지 Q6)을 하나의 다이 상에서 구현할 수 있으며, 이로써, 해당 방식의 크기와 비용을 줄일 수 있다.
양방향 컨버터는 다음과 같은 2 개의 방향으로 전력을 전달한다: 입력부에서 출력부의 방향 및 출력부에서 입력부로의 방향. 양방향 컨버터가 용량성 부하를 구동하는데 사용될 때,(동일한 전압 레벨에서 출력이 시작되고 끝나는) 파형 주기에 걸친 순 에너지 흐름은 에너지 보존의 법칙으로 인해 입력부에서 출력부로 되는 것을 가정할 수 있다. 시스템 내에서의 손실로 인해, 해당 시스템으로부터 출력되는 에너지보다 많은 에너지가 해당 시스템으로 입력된다. 또한, 전력 컨버터에서, 일반적으로, 전압 변환 비가 1에 가까워 질수록, 보다 낮은 손실로 인해 변환 효율이 높아질 수 있다.
양방향 컨버터에 단방향 전력 입력을 제공하면 다음과 같은 결과가 발생한다. 먼저, 전력 컨버터가 순방향 모드(입력부에서 출력부로의 방향)에 있을 때, 입력 소스로부터 전력이 인출된다. 둘째, 역방향 모드(출력부에서 입력부로의 방향)에 있을 때, 회수된 에너지가 입력 에너지 저장 장치, 예컨대, 커패시터에 축적된다.
커패시터에 에너지가 축적되면 입력 전압이 증가하여 전압 변환 비율이 낮아지고 전반적인 전력 효율이 향상된다. 이는 도 7의 전압 플롯으로 설명된다. Vpi(상단 그래프)는 부하 양단의 차동 전압이며, Vin(하단 그래프)는 시스템의 입력 전압이며, Vin1은 양방향 컨버터의 입력부에서의 전압이다. 국면(phase) 0에서, Vinl은 컨버터가 처음으로 순방향 모드로 동작할 때 Vin와 동일한 값으로 된다. 국면 1에서, 컨버터가 역방향 모드로 변경된다. 회수된 에너지는 양방향 컨버터 입력 에너지 저장 장치에 축적된다. 결과적으로, Vin이 증가한다. 컨버터가 국면 2에서 순방향 모드로 다시 바뀔 때, 컨버터는 C1에 축적된 에너지를 소비함으로써 시작된다(이 국면에서는 Vin으로부터 전류가 흐르지 않는다). Vinl이 Vin에 도달하면, 컨버터는 Vin으로부터 에너지를 다시 사용하기 시작한다(국면 3). 컨버터가 동작하는 한, 국면들 1, 2 및 3 자체들이 반복된다. 전력 절감은 두 가지 방식으로 실현된다. 첫째, 국면 2 및 국면 3 동안에, 전압 변환 비율이 저감되어 효율이 높아진다. 둘째, Vin으로/으로부터 흐르는 RMS 전류(Irms)가 저감되며, 이로써 DC 손실(∝ Irms 2R)이 저감하며, 여기서, R은 시스템 전력원, 예컨대 배터리로부터 Vin으로의 전류 경로의 기생 저항이다. 단방향 전원 입력의 또 다른 이점은 모든 시스템에서 양방향 컨버터를 안전하게 연결할 수 있다는 것이다. 예컨대, 드라이버 부하에서 에너지를 회수하면, 시스템 전력 전달 네트워크에서 역전류 흐름이 생성된다. 이러한 역전류 흐름은 모든 부하가 저항성(전류가 한 방향으로만 흐르는 경우)인 것을 가정하고 시스템이 설계된 경우, 전원이 배터리 또는 기능상의 위험요소이면, 안전 위험을 초래할 수 있다. 정확한 전압 증가는, 먼저 부하로부터 회수될 수 있는 최대 에너지를 계산 한 다음, 목표 전압 증가를 달성하도록 입력 커패시터(CI)의 크기를 적절하게 조절함으로써, 조절될 수 있다.
도 7a 내지 도 7d는 단방향 전력 입력부의 4 개의 대안적인 실시예를 예시한다. 가장 간단한 구현예는 도 6a에 도시된 바와 같은 다이오드(D1)이며, 상기 도 6a는 전력 소스, 상기 다이오드(D1), 커패시터(C1), 양방향 전력 컨버터(705) 및 부하(765)를 갖는다. 도 6b는 다이오드(D1) 대신에, 능동 스위치(721)를 사용함으로써 입력에서의 손실이 낮아질 수 있는 구현예(720)를 나타낸다. 능동 스위치(721)가 양방향으로 전류를 허용하는 능력을 갖는다면, 컨버터가 셧다운을 준비할 때, 커패시터(CI)에 저장된 에너지를 회수하기 위해 역방향 전도 능력이 사용될 수 있다. 도 6c는 보다 일반적으로, 임의의 전력 컨버터, 예컨대, 단방향 전력 컨버터(735)가 사용될 수 있음을 나타낸다. 단방향 전력 컨버터(735)를 포함하는 잠재적 장점은 Vin1의 기본 값을 Vin보다 높게 증가시킬 수 있다는 것이다. 이러한 전압 증가는 메인 전력 컨버터가보다 낮은 전압 변환 비율로 동작할 수 있게 하여, 전체 효율을 향상시킨다. 충전 펌프 및 인덕터 기반 컨버터는 가능한 전원 입력 스테이지들의 예들이다. 최적의 구현은 해당 용도에 의존한다. 도 6d는, 도 6b와 유사하게, 입력부로서 양방향 컨버터(745)의 사용을 나타낸다. 도 6d의 드라이버는 양방향 능력을 가지지만, 그의 역방향 전력 전달 능력은 메인 컨버터가 커패시터(CI) 상에서 이용가능한 에너지를 회수하기 위해 셧다운될 준비가 된 때에만 사용될 수 있다. 역방향 전력 전달 능력은 회로 고장을 방지하기 위해 커패시터(C1) 상에서 과전압 상황이 감지되는 경우에도 사용될 수 있다.
전형적인 승압 컨버터에서, 출력 장치, 예컨대, 스위치(Q2)(도 1)는 표준 CMOS 프로세스에서 기생 트랜지스터를 트리거링하는 것을 피하기 위해 개별 부품이거나, 또는 상이한 다이(die) 상에 존재하는 것이 바람직하다. 이러한 기생 소자를 트리거링하는 것은, 상당한 양의 에너지가 기생 경로를 통해 기판에 접속되기 때문에, 입력부로부터 출력부로 전달되는 에너지 양을 크게 저감시킨다. 현재, 컨버터 내에 단일 순방향 다이오드를 집적시키는 것은 비통상적이며 데이터 시트 내에서 강조된 특징이 된다.
도 1의 토폴로지에, 문제가 되는 장치가 최대 5 개 있을 수 있는데, 5 개는, 구체적으로, 임의의 부스트 컨버터 장치의 출력 다이오드 역할을 하는 Q2, 및 컨버터가 에너지를 출력부에서 입력부로 전달할 때의 Q3 내지 Q6이다. 이러한 문제를 해결하기 위해, 제 1 실시예는 실리콘 온 절연체(silicon on insulator: SOI) CMOS 기술을 이용할 수 있다. 이러한 기술은 기생 소자를 제거하며, 이로써, 드라이버의 완전한 집적 또는 거의 완전한 집적을 가능하게 한다.
4 개의 스위치(Q3, Q4, Q5, Q6)는 GND로 레퍼런스되지 않고 이로써 이러한 스위치를 제어하는데 요구되는 전력, 크기 및 면적이 증가되기 때문에, 저가형 고집적 IC에 풀-브릿지(Q3, Q4, Q5, Q6)를 사용하면 문제가 될 수 있다. 이에 대처하기 위해서, SOI 기술 능력이 활용될 수 있다. 도 4는 Vin 전압 레벨 상단에 있는 저전압 공급부를 보여준다. 충전 펌프를 사용하면, 이 입력 전압의 2 배의 출력 전압이 생성될 수 있다. 그러나, 입력 전압을 두 배로 하면, 트랜지스터에 과도한 전압 스트레스가 가해진다. 이러한 문제를 해결하기 위해, 풀-브릿지 드라이버는 GND 대신에 Vin로 레퍼런스된다. 결과적으로, 풀-브릿지 드라이버 장치 양단 전압은 정상 동작 전압인 Vin이 된다.
도 8의 회로(800)는 오직 Vin으로 레퍼런스되는 Q4 및 Q6을 구동하는 문제를 해결한다. Q3 및 Q5에 대해서는, 다른 회로가 사용될 수 있다. Q3을 구동하는 공통 구현예(900)가 도 9에 도시되어 있다. 여기서, Q3을 구동하는 것은, Q3의 소스 전압이 높은 때에 Q3을 제어하는 드라이버에 공급할 수 있을 만큼의 충분한 에너지를 저장하기 위해서, 매우 대형의 커패시터, 예컨대, 10s nF C1를 사용한다. Q3의 소스 전압이 다시 낮아지면, 커패시터(C1)는 다음 사이클에 대비하여 재충전될 수 있다.이러한 방식은 그의 높은 커패시턴스로 인해 C1이 칩 상에 집적되지 않을 수 있으므로, 고도로 집적된 방식에서는 작동하지 않을 수 있다. 또한, 이러한 방식에서는 설계자가 드라이버의 정상 동작을 보장하기 위해 C1의 특정 리프레시 레이트를 보장해야 한다. 이는 고전압이 오래 동안 유지될 수 없다는 것을 의미한다.
도 9의 회로(900)는 이러한 문제를 해결한다. 노드(2)가 로우(= Vin)일 때, Q5 게이트는 C2 내지 D3을 충전함으로써 활성화될 수 있다. D3은 Q4의 게이트에 접속된다. 이러한 충전 경로는 필수는 아니지만, Q5가 더 신속하게 턴 온되게 한다. 이어서, 노드(2)가 하이 상태로 되기 시작할 때, C2 상의 전하는 Q5 및 누설 경로의 기생 커패시턴스와 연관된 전류를 상쇄하기 위해 리프레시될 수 있다. 그렇게 하기 위해, D1, D2 및 C3의 결합은 Q5의 게이트를 그의 소스보다 대략적으로 Vin만큼 더 높게 유지하는 충전 펌프로서 동작한다. Q5를 턴 오프하기 위해서, 스위치(Q7)가 턴 온된다. 본 도면에서 묘사된 모든 구성 요소들은 매우 작을 수 있는데, 그 이유는 C2 상에서 전하가 거의 교환될 필요가 없기 때문이다. 예컨대, 거의 전력이 요구되지 않기 때문에, 커패시터는 pF 범위에 있고 다이오드는 매우 작다. 또한, 이러한 구성은 사용자에 대해 어떠한 리프레시 레이트 제한도 부과하지 않으면서 임의의 파형을 처리하는 것을 가능하게 한다. 이러한 풀-브릿지 드라이버는 매우 적은 드라이버 면적 오버헤드로 다이 상에서 풀-브릿지의 집적을 가능하게 한다.
통상적으로, 현 디지털 대 아날로그 컨버터(DAC)는 도 10a의 회로(1010)에 따라서, 공급 전압에 접속된 교류 전류 경로를 갖는다. 그러나, DAC 값이 변경되면, 노드(1)과 노드(2) 사이의 큰 전압 변화로 인해 각 비트 라인의 기생 커패시턴스가 안정화되는데 더 오래 걸린다. 이를 개선시키기 위해, 두 전류 경로는 도 10b의 회로(1020)에 의해 도시된 바와 같이, 적절한 전압(Vbias)으로 바이어스된 한 쌍의 캐스코드된(cascoded) 디바이스를 통해 연결된다. 이렇게 하면, DAC 값이 변경되는 시점과 DAC의 출력이 새로운 값으로 안정화되는 시점 사이의 시간이 단축된다. 도 11은 시뮬레이션된 결과를 도시한다. Vcasc = 0.45는, 교류 전류 경로가 출력과 유사한 전압 레벨에서 전압 소스에 연결될 때 발생한다.
도 11은 DAC 출력과 교류 경로 간의 전압 차를 줄이는 효과를 나타낸다. 이러한 전압 차가 작으면, 과도 전압이 작아지고 안정화는 더 신속해진다. 본 실시예들에서, 이는 회로가 전류 검출을 위해 보다 적은 블랭킹 시간(blanking time)을 사용할 수 있게 한다. 본 명세서에서 사용된 바와 같이, "블랭킹 시간"은 전류 값의 변화가 검출될 때에 기준전압이 목표 값으로 안정화되기 전의 한정된 시간 량을 지칭한다. 블랭킹 시간 동안, 센서 출력은 거짓 트리거링(false triggering)을 방지하도록 비활성화될 수 있다. 보다 높은 레벨에서, 이는 보다 정확한 전류 검출 및 최종 파형의 보다 낮은 출력 왜곡을 가능하게 한다.
일반적으로, 전류 제어는 인덕터와의 직렬 저항, 각 스위치와 병렬로 된 병렬 RC 회로 또는 senseFET를 통해서 이루어질 수 있다. 이러한 드라이버에서,(제어기에 의해 자동으로 보정될 수 있는 피크 전류 감지와는 대조적으로) 절대 제로 전류에서 스위치들이 턴 오프되어야 하기 때문에, 고 정밀 전류 감지는 동기식 모드로 동작하는 것이 바람직하다. 회로가 DCM으로 동작하기 때문에 병렬 RC 회로를 사용할 수 없다. senseFET 방식은 로우 사이드 스위치(Q1)에 대해서 작용할 수 있다. 그러나, 스위치(Q2)에 대해서 매우 정확한 senseFET를 구현하는 것은 Q2의 큰 전압 스윙 때문에 어렵다. 또한, Q2 ZVS를 위해 하이 사이드 ZVS 검출 회로를 생성해야 하는 것을 피하기 위해서, 두 스위치가 모두 꺼진 경우에도 직렬 저항은 우수한 전류 감지 능력을 제공한다. 따라서, 추가 회로없이 Q2를 턴온하는 이상적인 시점을 감지할 수 있다.
본 실시예들에서 사용되는 전류 감지 회로는 바람직하게는 컨버터의 고효율을 가능하게 하기 위해 스위칭 사이클 당 최대 3 개의 상이한 이벤트를 검출한다. 단일 센서에서 이러한 모든 이벤트들을 재그룹화하면 3 개의 센서를 대체하기 때문에 더 높은 성능을 위한 더 높은 센서 능력이 제공된다.
컨버터에서의 넓게 변하는 조건들로 인해서, 전류 감지 회로의 비교적 고정된 레이턴시는 목표 스위칭 포인트와 실제 스위칭 포인트 간의 상이한 오프셋이 발생할 수 있음을 의미하며, 이는 동기화 정류기가 0mA 대신 -30mA에서 턴온되면, 효율이 훨씬 낮아질 수 있기 때문에 중요하다. 따라서, 제어기는 순간 조건에 따라 전류 감지 회로에 대한 상이한 오프셋을 계산할 수 있어, 스위치가 올바른 시간에 활성화되도록 한다.
양방향 감지 방식과 이전에 설명된 개선된 전류 DAC의 결합은 동일한 DAC 및 비교기를 재사용하여 양방향에서 전류를 감지할 수 있게 한다. 또한 이는 매우 낮은 면적 비용으로 효과적인 DAC 분해능을 1 비트만큼 증가시킬 수 있다. 예컨대, DAC가 9 비트 DAC인 경우, 이러한 구성을 사용하면, 종래 구성에서의 0 내지 511 범위가 아닌, -511 내지 511 mA의 전류를 감지할 수 있다. 이러한 회로의 일 실시예가 도 12에 도시되어 있다. 감지된 목표 전류는 S1를 통해 흐른다. S1 구성에 따라, 전류의 값은 회로에 의해 양 또는 음의 값으로 해석된다. Q1, Q2 및 Q3은 아래에 설명된 개선된 전류 DAC를 형성한다. DAC 전류가 0이고 감지된 전류가 0인 경우에, 2 개의 전류 소스들(I1 및 12)이 일치하고(동일한 전류이고) 동일한 전압에 있는 비교기의 두 입력들을 바이어스한다. R2와 R3은 일치하는 저항이며 이는 양방향 감지를 가능하게 하고 비교기 동작을 용이하게 하는 DC 오프셋을 제공한다. 전류가 R1을 통해 흐를 때, 비교기의 입력부들에서의 전압은 I*R1에 따라 변한다. DAC 값을 변경하면, 비교기의 두 입력들이 동일한 전압 레벨로 복귀될 수 있도록 R1에서 필요한 전류가 변경된다. 이어서, 비교기가 개시되어 목표 전류 임계 값에 도달했음을 나타낸다.
트랜지스터가 전력 스위치를 위한 현 구현예에서 사용되지만, 미래에는 MEMS 스위치를 사용하여 전력 경로 저항을 낮추고 하이 사이드 스위치 제어를 쉽게 할 수 있다. MEMS 스위치의 예는 General Electric(2015)에 의해 제조된다.
낮은 왜곡은 압전 액츄에이터 드라이버의 중요한 성능 기준이다. 피드백 경로의 전력 스테이지 설계 및 분해능이 왜곡 레벨을 제한하는 한편, 제어 알고리즘은 완성된 방식이 더 높은 왜곡 레벨 대신 우수한 시나리오를 달성하도록 보장한다. 고정형 PI 제어기가 넓은 가변 동작 조건으로 인해 적절하지만, 모든 경우들에서 안정성을 보장하기 위해 제어기 파라미터들은 가장 보수적인 설정치로 설정되어야 한다. 그러나, 이는 왜곡을 적절히 줄이지는 못한다. 디지털 제어기의 유연성을 활용하여, 본 실시예에 따른 드라이버를 위해 설계된 제어기가 그의 비례 및 적분 이득을 순시 동작 조건(출력 전압/입력 전압, 주파수)에 맞게 구성시키고, 이로써, 왜곡은 최대 20dB만큼 개선된다.
전류 DAC의 자동 오프셋 조정은 항상 정확한 제로 전류 스위칭을 가능하게 한다. 전력 컨버터 상태가 크게 변하기 때문에, 제어기를 통해 고정된 레이턴시가 스위칭 시간 정확도 측면에서 항상 동일한 결과를 생성하지는 않는다. 일 경우에, 스위치를 0mA에서 턴 오프하면, -2mA에서 스위치가 턴 오프될 수 있지만, 다른 조건 세트에서는, -30mA에서 턴 오프될 수 있다. 이러한 불확실성은 전력 손실과 출력 품질(왜곡) 측면에서 제어기에 문제를 일으킨다. 이러한 문제를 해결하기 위해, 제어기는 목표 전류를 "인위적 전류 목표치"로 자동 보정한다. 전류 센서가 상기 인위적 값에서 트리거하면, 제어기는 의도된 스위치를 턴 온하거나 턴 오프한다. 보정 함수(f(컨버터 상태))가 시스템을 알고 있기 때문에, "인위적 전류 목표치"에서 트리거된 스위치는 의도된 목표 전류 값에서 유리하게 턴 온 또는 턴 오프된다. 중요하게는, 이는 적시에 하이 사이드 스위치(Q2)를 턴 온하여서 제로 전압 스위칭을 달성할 수 있는 능력을 가능하게 하며, 이로써 전력은 낮아지지만 보다 중요하게는, 왜곡을 낮출 수 있다.
드라이버를 제어하기 위한 제어기(1300), 예컨대, 디지털 제어기는 컴퓨터일 수 있으며, 그 예가 도 13의 개략도에 도시되어 있다. 제어기(1300)는 프로세서(1302), 저장 장치(1304), 전술한 기능들을 규정하는 소프트웨어(1308)가 저장된 메모리(1306), 입출력(I/O) 장치들(1310)(및/또는 주변 장치들), 및 제어기 내에서의 통신을 가능하게 하는 로컬 버스 또는 로컬 인터페이스(1312)를 포함할 수 있으며, 이러한 로컬 인터페이스(1312)는 당업계에 공지된 바와 같이, 예컨대, 하나 이상의 버스 또는 다른 유선 또는 무선 접속부일 수 있지만, 이에 제한되는 것은 아니다. 로컬 인터페이스(1312)는 통신을 가능하게 하기 위해, 제어기, 버퍼(캐쉬), 드라이버, 중계기 및 수신기와 같은, 간소화를 위해 생략된, 추가 요소를 가질 수 있다. 또한, 로컬 인터페이스(1312)는 상술한 구성 요소들 간의 적절한 통신을가능하게 하는 어드레스, 제어 및/또는 데이터 접속부를 포함할 수 있다.
프로세서(1302)는 특히 메모리(1306)에 저장된 소프트웨어를 실행하기 위한 하드웨어 장치이다. 프로세서(1302)는 임의의 맞춤형 또는 상업적으로 이용가능한 단일 코어 또는 멀티-코어 프로세서, 중앙 처리 유닛(CPU), 본 제어기(1300)와 연관된 몇몇 프로세서들 중의 보조 프로세서, 반도체 기반 마이크로프로세서(마이크로칩 또는 칩셋의 형태임), 매크로프로세서, 또는 일반적으로, 소프트웨어 인스트럭션을 실행하기 위한 임의의 장치일 수 있다.
메모리(1306)는 휘발성 메모리 소자(예컨대, 랜덤 액세스 메모리(DRAM, SRAM, SDRAM 등의 RAM) 및 비휘발성 메모리 소자(예컨대, ROM, 하드 드라이브, 테이프, CDROM 등)의 임의의 하나 또는 조합을 포함할 수 있다. 또한, 메모리(1306)는 전자, 자기, 광학 및/또는 다른 유형의 저장 매체를 포함할 수 있다. 메모리(1306)는 분산 구조를 가질 수 있으며, 이러한 경우에, 다양한 구성 요소들이 서로 원격으로 위치되지만, 프로세서(1302)에 의해 액세스될 수 있다.
소프트웨어(1308)는 본 발명에 따라서, 제어기(1300)에 의해 수행되는 기능을 규정한다. 메모리(1306) 내의 소프트웨어(1308)는 하나 이상의 개별 프로그램을 포함할 수 있으며, 각 프로그램은 아래에서 설명되는 바와 같이, 제어기(1300)의 논리적 기능을 구현하기 위한 실행가능한 인스트럭션들의 순서화된 목록을 포함한 다. 메모리(1306)는 운영 체제(O/S)(1320)를 포함할 수 있다. 운영 체제는 본질적으로 제어기(1300) 내의 프로그램의 실행을 제어하고 스케쥴링, 입출력 제어, 파일 및 데이터 관리, 메모리 관리, 및 통신 제어 및 관련 서비스를 제공한다.
I/O 장치(1310)는 예컨대, 키보드, 마우스, 스캐너, 마이크로폰 등의 입력 장치를 포함할 수 있지만, 이에 한정되는 것은 아니다. 또한, I/O 장치(1310)는 예컨대, 프린터, 디스플레이 등과 같은 출력 장치를 포함할 수 있지만, 이에 한정되지 않는다. 마지막으로, I/O 장치(1310)는 입력부 및 출력부 모두를 통해 통신하는 장치, 예컨대, 다음으로 한정되지 않지만, 변조기/복조기(모뎀; 다른 장치, 시스템 또는 네트워크를 액세스하기 위한 것), 무선 주파수(RF), 또는 다른 트랜시버, 전화 인터페이스, 브릿지, 라우터 또는 다른 장치를 더 포함할 수 있다.
제어기가 동작 중일 때, 프로세서(1302)는 메모리(1306) 내에 저장된 소프트웨어(1308)를 실행하도록 구성되고, 메모리(1306)로부터 및 메모리(1306)로 데이터를 통신하고, 위에서 설명된 바와 같은, 소프트웨어(1308)에 따른 제어기의 동작을 전반적으로 제어하도록 구성된다.
제어기의 기능이 동작 중일 때, 프로세서(1302)는 메모리(1306) 내에 저장된 소프트웨어(1308)를 실행하도록 구성되고, 메모리(1306)와 데이터를 통신하고, 소프트웨어(1308)에 따라 제어기의 동작을 전반적으로 제어하도록 구성된다. 운영 체제(1320)는 프로세서(1302)에 의해 판독되고, 프로세서(1302) 내에서 버퍼링되어 실행될 수 있다.
제어기가 소프트웨어(1308)에서 구현되는 경우, 제어기를 구현하기 위한 인스트럭션들은 임의의 컴퓨터-관련 장치, 시스템 또는 방법에 의해 또는 그와 관련하여 사용하기 위해 임의의 컴퓨터-판독가능 매체에 저장될 수 있음을 알아야 한다. 이러한 컴퓨터-판독가능 매체는 일부 실시예에서, 메모리(1306) 또는 저장 장치(1304) 중 하나 또는 둘 모두에 대응할 수 있다. 본 문서의 맥락에서, 컴퓨터-판독가능 매체는 컴퓨터-관련 장치, 시스템 또는 방법에 의해 또는 이와 관련하여 사용하기 위해 컴퓨터 프로그램을 포함하거나 저장할 수 있는 전자, 자기, 광학 또는 다른 물리적 장치 또는 수단이다. 본 시스템을 구현하기 위한 인스트럭션들은 프로세서 또는 다른 인스트럭션 실행 시스템, 장치 또는 디바이스에 의해 또는 이와 관련하여 사용하기 위해서 임의의 컴퓨터-판독가능 매체에서 구현될 수 있다. 프로세서(1302)가 예시적으로서 언급되었지만, 그러한 인스트럭션 실행 시스템, 장치 또는 디바이스는, 일부 실시예들에서, 임의의 컴퓨터-기반 시스템, 프로세서-내장 시스템, 또는 인스트럭션 실행 시스템, 장치 또는 디바이스로부터 인스트럭션을 패치할 수 있고 상기 인스트럭션을 실행할 수 있는 다른 시스템일 수 있다. 본 문서의 맥락에서, "컴퓨터-판독가능 매체"는 프로세서 또는 다른 그러한 인스트럭션 실행 시스템, 장치 또는 디바이스에 의해 또는 그와 관련하여 사용하기 위해 프로그램을 저장, 전달, 전파 또는 전송할 수 있는 임의의 수단일 수 있다.
그러한 컴퓨터-판독가능 매체는 예컨대, 전자, 자기, 광학, 전자기, 적외선 또는 반도체 시스템, 장치, 디바이스 또는 전파 매체일 수 있지만, 이에 한정되는 것은 아니다. 컴퓨터-판독가능 매체의 보다 구체적인 예(비한정적인 리스트)는 다음을 포함할 것이다: 하나 이상의 와이어를 갖는 전기 접속부(전자적임), 휴대용 컴퓨터 디스켓(자기적임), 랜덤 액세스 메모리(RAM)(전자적임), 판독 전용 메모리(ROM)(전자적임), 소거가능한 프로그램가능한 판독 전용 메모리(EPROM, EEPROM 또는 플래시 메모리(전자적임)), 광섬유(광학적임) 및 휴대용 컴팩트 디스크 판독 전용 메모리(CDROM)(광학적임). 컴퓨터-판독가능 매체는 심지어 프로그램이 인쇄되는 종이 또는 다른 적합한 매체일 수 있으며, 이 경우에 프로그램은 예컨대, 종이 또는 다른 매체의 광학 스캐닝을 통해 전자적으로 캡쳐되고, 이어서, 필요하다면, 컴파일, 해석 또는 다른 적절한 방법으로 처리된 후에, 컴퓨터 메모리에 저장될 수 있다.
다른 실시예에서, 제어기가 하드웨어로 구현되는 경우, 제어기는 당업계에 각각 공지된 다음의 기술들 중 임의의 것 또는 이들의 조합으로 구현될 수 있다: 데이터 신호에 대해 로직 함수를 구현하기 위한 논리 게이트들을 갖는 개별 로직 회로(들), 적절한 조합된 로직 게이트들을 갖는 주문형 집적 회로(ASIC), 프로그램가능한 게이트 어레이(들)(PGA), 필드 프로그래머블 게이트 어레이(FPGA), 등.
본 명세서에서 사용된 바와 같이, 비례-적분-미분 제어기(PID 제어기)는 제어 루프 피드백 메커니즘(제어기)을 기술한다. PID 제어기는 목표 설정 점과 측정된 공정 변수 간의 차로서 오차를 연속적으로 계산한다. 제어기는 액추에이터의 위치와 같은 제어 변수를, 가중화된 합산에 의해 결정된 새로운 값으로, 조절함으로써 시간에 따른 오차를 최소화하려고 시도한다. 비례 응답은 오차에 일정한 비례 이득(Kp)을 승산함으로써 조절될 수 있다.
도 14a 및 도 14b는 제어 드라이버의 예시적인 실시예들(1410, 1420)의 두 개의 블록도로서, 이러한 제어 드라이버는 컴팩트하고, 저전력 및 저잡음의 압전 냉각을 제공한다. 이들 실시예에서, 제어기(1410, 1420)는 드라이버의 현 상태에서 디지털 제어기 내부의 상이한 상태 변수들을 통해 이용가능한 정보를 사용하여서, 제어기의 비례 이득(Kp) 및 적분 이득(Ki)을 구성한다. 결과적으로, 파형 왜곡이 저감된다. 도 14a는 보다 구체적이다. 도 14b는 보다 일반적으로, 드라이버 상태 변수의 함수에 따른 Kp 및 Ki의 스케일링이 시스템 성능을 어떻게 향상시키는 지를 예시한다. 도 14a 및 도 14b는 컨버터 스위칭 주파수(fsw), 트랙에 대한 전압 기준(Vref), 비례 이득(Kp), 적분 이득(Ki), 컨버터 전달 함수(H), 외란(D), 피드백 이득(Gain) 및 컨버터의 출력 전압(VOUT)을 표시한다. 가장 단순한 실시예에서, Kp는 출력 전압과 선형적으로 스케일링될 수 있고(Kp' ∝ fsw×kp), Ki는 스위칭 주파수(fsw)와 선형적으로 스케일링될 수 있다(Ki' ∝ fsw×ki). D는 실제 구현에서 존재할 수 있는 임의의 외란을 나타낸다. H(z)는 이산 시간 표현으로 시스템의 전달 함수를 나타낸다. z-1은 이산 시간 표현을 사용하여 제어기에서 일반적으로 사용되는 z-변환과 연관된 연산자이다. 예시적인 실시예에서, fsw는 150 kHz와 1 MHz 사이의 범위 내에 있다.
도 15 및 도 16은 도 11의 프로토타입을 사용한 결과를 도시한다. 도 15는 3.6V 전력 공급부에서 프로토타입으로 생성된 150nF 용량성 부하에서의 150Hz, 101.8Vpp 정현파를 나타낸다. 자기 출력 필터가 없어도, 프로토타입은 1MHz 대역폭에서 0.38 %의 THD + N을 달성한다. 스펙트럼은 수백 kHz 범위에서의 컨버터의 스위칭 잡음이 파형을 크게 저하시키지 않는다는 것을 보여준다. 이러한 동작 포인트에서, 프로토타입은 64.04 mW를 소비하는데, 전력 경로에서 40.00 mW를 소비하고, 제어기에서 24.04 mW를 소비하며, FPGA는 제외된다. 이 결과는 고-전압 저-왜곡 출력을 제공하는 이전의 단일 인덕터 방식보다 7.81 내지 13.85 배 더 낮다. 의사-공진 동기식 벅 모드는 도 16에서 볼 수 있듯이 일반적인 벅 모드에 비해, 최대 8.9 %의 전력 저감를 달성한다.
본 발명의 범위 또는 사상을 벗어나지 않으면서 본 발명의 구조에 다양한 수정 및 변형이 이루어질 수 있음은 당업자에게 명백할 것이다. 예컨대, 예시적인 드라이버는 DCJ 이외의 다른 타입의 압전 액츄에이터, 예컨대, 햅틱 피드백 액추에이터 또는 마이크로 로봇 액츄에이터를 위해서 사용될 수 있다. 보다 일반적으로, 예시적인 드라이버는 마이크로 미러, 전기-기계 중합체, 전기-활성 중합체 또는 다른 타입의 MEMS 소자와 같은 정전기 액추에이터와 같은 고전압/저 왜곡 파형을 필요로 하는 용량성 부하와 함께 사용될 때 유리할 수 있다.
상술한 실시예들의 이점들 이외에, 또 다른 중요한 이점은 본 회로를 광범위한 에너지 소스와 양립 가능하게 하는 것이다. 예컨대, 양방향 전력 컨버터를 입력 에너지 소스인 특정 유형의 배터리에 연결하는 경우, 종래 컨버터의 경우에 배터리가 전류를 싱크할 수 없거나(예컨대, 재충전 가능하지 않은 배터리), 잠재적인 고장을 피하기 위해 매우 제어된 방식으로 전류를 싱크해야 할 수도 있다(예컨대, 리튬 이온 배터리). 단방향 전력은 예컨대, 시스템 집적 동안에 이 문제를 해결한다.
상기 설명은 고전압 용량성 액추에이터의 예시적인 실시 예를 제공한다. 다음은 고집적 압전 액츄에이터 드라이버의 예시적인 실시 예를 기술한다. 바람직하게는, 이 실시 예에서 입력은 Vpp(peak to peak)의 10 내지 100s의 출력을 갖는 3V-5V 범위에 있고, 예컨대, 100Vpp 및 200Vpp 출력 범위를 갖는 프로토타입이 구축된다. 출력 범위는 특정 애플리케이션의 필요에 따라 스케일링될 수 있다. 액추에이터 드라이버는 출력 파형의 총 고조파 왜곡 및 잡음(THD + N)이 0.50 % 이하인 저전력 입력, 예컨대 100mW 이하를 가질 수 있다. 출력 대역폭은 최대 용량성 부하, 예컨대 330nF 및 최대 출력 전압, 예컨대 100 Vpp 에서 300Hz까지이다. 동일한 디바이스는 출력 대역폭, 용량성 부하 및 출력 전압의 다양한 조합을 수용할 수 있다. 예컨대, 최대 평균 출력(P)은 하기 식 2에 의해 계산될 수 있다.
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(식 2)
여기서, f는 출력 파형의 주파수이고, C는 용량성 부하를 나타내고, Vpk는 파형의 피크 진폭을 나타낸다. P = Pexample에 대해 설계된 특정 실시 예에 대해, 결과적인 P가 실시 예의 최대 P(Pexample) 이하이고, Vpk가 사용된 전력 장치의 파괴(breakdown) 전압 이하이고, f가 실시 예의 최대 피드백 대역폭 및/또는 스위칭 주파수보다 낮기만 하면, f, C 및 Vpk의 임의 조합이 가능할 수 있다. 일부 예시적인 실시 예에서, 최대 피드백 대역폭은 500kHz이고, 최대 스위칭 주파수는 수백 kHz의 범위내에 있기 때문에, 실제 최대 주파수는 50kHz의 범위로 올라간다. 실시 예는 소형(PCB 및 다이), 단일 인덕터, 고집적 저전력 토폴로지로 구현될 수 있다. 상기 실시 예는 고주파수 양방향 전력 컨버터에 공급하는 입력 스테이지를 가져서,풀(full)-브릿지 저손실 스위치 네트워크에 의해 수신되는 폴딩된 파형을 생성하고, 이는 상기 파형을 언폴딩하여 용량성 부하를 구동한다.
배경 기술에서 언급한 바와 같이, 압전 액추에이터는 햅틱 피드백 시스템, 냉각 팬, 오디오 및 마이크로 로봇과 같은 점차 증가하는 애플리케이션들에서 사용된다. 그러나, 그러한 잠재력을 충분히 실현하기 위해서는, 이러한 액추에이터는 고전압(입력과 비교하여, 예컨대 20Vpp 및 최대 100Vpp 이상)을 효율적으로 발생시킬 수 있는 드라이버를 필요로 하고, 일부 애플리케이션에서는, 작은 폼 팩터(form factor)를 가지고 저전압 소스(3 내지 5V)로부터 저주파수(300Hz 이하) 아날로그 파형을 효율적으로 발생시킬 수 있는 드라이버가 요구된다. 압전(PZT) 냉각 팬과 같은 특정 애플리케이션은 액추에이터로부터의 소음 방출을 최소화하기 위해 낮은 왜곡 파형(THD + N <1 %)을 더 필요로 한다. 소형 PZT 드라이버를 위한 기존의 솔루션은 일반적으로 저전압을 스텝업하기 위하여, 전력 컨버터 다음에 고전압 증폭기가 뒤따르도록 구현한다. 엔벨로프 트래킹(envelop tracking)이 증폭기 전력을 줄이는데 도움이 되지만, 이러한 설계들 중 어떤 것도 효율을 향상시키기 위해 액추에이터에 저장된 에너지를 회수할 수 없다. 차동 양방향 플라이백(flyback) 컨버터는 에너지를 회수 할 수 있지만, 4 개의 인덕터를 사용하므로 상당한 사이즈 페널티를 초래한다.
본원에 사용된 바와 같이, 고전압은 일반적으로 입력 전압(Vin)보다 높은 전압 범위, 예컨대 입력 전압의 2 배 또는 입력 전압보다 큰(또는 그 이상인) 전압 범위를 나타내는 상대적 의미이다.
상술한 바와 같이, 본 실시 예가 저주파수 애플리케이션(300Hz 이하)에 대해 기술되었지만, 본 발명은 저주파수에 제한되지 않으며, 대안적인 실시 예는 보다 높은 대역폭 애플리케이션, 예컨대 다른 것들 중 오디오 드라이버(0-20KHz)에 대해서 적용될 수 있다.
예시적인 실시 예는 단일 인덕터, 고집적, 양방향, 고전압 액츄에이터 드라이버를 포함하고, 이는 이전의 최신식 솔루션보다 작은 크기에서 12.6 × 낮은 낮은 전력, 및 2.1 × 낮은 THD + N을 달성한다. 측정 결과는 3.6V 소스에서 0.42 % THD + N을 가진 100 Vpp 까지의 200Hz 정현파 파형을 나타내었고, 150nF 커패시터를 구동하기 위해 57.7mW를 소비하였다. PZT 액추에이터를 넘어, IC는 정전기 및 전기활성 폴리머 액추에이터와 같은 모든 타입의 용량성 부하를 구동할 수 있다.
도 20에 도시된 바와 같이, 예시적인 드라이버는 출력 전압(VOUT)을 가로 질러 부하(2090)를 구동하는 드라이버 집적 회로(IC)(2020), 입력 전압(Vin)이 (드라이버 IC(2020) 외부에 있는) 하나의 외부 인덕터(Li), 하나의 필터 커패시터(CFILTER) 및 감지 저항(R1)을 포함한다. 필터 커패시터(CFILTER)는 예컨대 부하 캐패시턴스의 5 %(예컨대, 150nF 부하에 대해 10nF)의 범위내 일 수 있으며, 고주파수 스위칭 잡음(노이즈)를 필터링하는 역할을 할 수 있다. 드라이버 IC(2020)는 3 개의 주요 블록(2030, 2040, 2050)을 포함한다. 파선내에 도시된 양방향 동기 전력 컨버터 스테이지(2030)는 순방향-부스트 모드에서 작은 증분의 에너지를 부하(2090)에 전달함으로써, 그리고 역방향-벅 모드에서 작은 증분의 에너지를 부하(2090)로부터 전달함으로써, 저전압 입력 전압 소스(Vin)로부터 폴딩된 파형(VFOLDED)을 발생시킨다. 1점 쇄선내에 도시된 저주파 풀-브릿지 스테이지(2040)는 부하(2090)를 가로질러 풀 스윙 신호(예컨대, -50V 내지 50V)를 생성하기 위해, 4 개의 고전압 스위치들(M3-6)을 통해 폴딩된 파형을 언폴딩한다. 마지막으로, 점선내에 도시된 임베디드 제어기(2050)는 저전력 및 저왜곡을 달성하기 위한 몇 가지 기술을 구현하며, 이하에서 더 설명한다.
바람직한 실시 예에서, 드라이버 IC(2020)의 토폴로지는 최소의 오버헤드(overhead)로 고전압 액츄에이터의 사용을 가능하게 하기 위해 전력, 사이즈 및 성능의 균형을 맞출 수 있다.
풀-브릿지 스테이지(2040)를 Vin으로 레퍼런싱(referencing)하는 것은 2 스위치(M1, M2) 전력 컨버터 토폴로지를 갖는 전력 컨버터 스테이지(2030)에 의한 저 왜곡 제로 크로싱이 GND 이상의 전압을 발생시킬 수 있게 한다. 4 스위치 벅-부스트 또는 2 스위치 인버팅 벅-부스트 토폴로지를 회피함으로써, 드라이버 IC(2020)는 보다 작은 다이 영역(즉, 2 개의 스위치) 또는 보다 간단한 다이 바이어싱(즉, 음의 공급이 없음)을 각각 가질 수 있다. 외부의 R1를 통한 직류 감지는 더 많은 전력을 소비할 수 있지만, 모든 동작 조건에서 정확한 양방향 인덕터 전류 모니터링을 가능하게 한다.
임베디드 제어기(2050)는 DC 손실(PDC) 및 스위칭 손실(Psw)을 감소시키고, 파형 품질을 개선하기 위해 다수의 기술을 구현할 수 있다. 첫째, 경계 전도(boundary conduction) 모드(BCM) 동작은 손실을 줄이고, 인덕터(L1)의 크기를 줄인다. 인덕터의 크기는 부하 크기에 따라 달라질 수 있다. 100Vpp 및 200Vpp 출력을 갖는 예시적인 실시 예에서, 10μH 내지 100μH 범위의 인덕터가 사용될 수 있다. 또한, 인덕터(L1)는 목표 THD + N 및 신호 대역폭을 달성하면서, 스위칭 주파수(fsw)를 최소화할 수 있는 크기로 제작될 수 있다. 보다 작은 인덕터(L1)는 일반적으로 fsw를 증가시켜 Psw를 증가시키지만, 인덕터(L1)에 대해 더 작은 값을 선택하면, 제어기가 기준 파형을 더 정확하게 추적할 수 있어서, THD + N을 감소시킬수 있다. 인덕터(L1)의 값이 낮을수록 더 많은 에너지가 부하(2090)로/로부터 전달될 수 있어서, 출력 신호 대역폭을 증가시킬 수 있다.
Psw는 ZVS 검출기(2053)가 스위칭 노드 전압(Vsw)에 대한 제로 전압 조건을 검출하고 디지털 제어기(2051)에 신호 전송할 때, 전력 컨버터 스테이지(2030)의 예컨대 60V 고전압 스위치들(M1, M2)의 제로 전압 스위칭(ZVS)에 의해 더 감소될 수 있다. ZVS 검출기는 노드(Vsw)에서의 전압이 특정 임계 값(예컨대, 3V) 이하일 때를 검출하는 하드웨어 블록일 수 있다. 임계 값은 특정 구현예에 기초하여 노드(Vsw)의 LC 공진 주파수 및 시스템 하드웨어의 잠재적인 다른 소스들을 고려하도록 최적화될 수 있다. 부스트 모드에서, ZVS는 종래의 동기 스위칭과 함께 일어날 수 있다. 그러나, 역방향-벅 모드에서, 임베디드 제어기(2050)는 제 2 스위치(M2)의 ZVS를 강화하기 위해 의사-공진 동기(PRS) 동작을 구현할 수 있다. 인덕터(L1)의 전류(IL)가 스위칭 노드 전압(Vsw)을 VFOLDED로 충전하기에 충분한 전류 임계 값에 도달할 때까지, 제 1 스위치(M1)는 계속 켜져 있다. 따라서, 제 2 스위치(M2)는 ZVS와 함께 턴온되고, 전류 파형에 불연속성이 나타나지 않는다. 디지털 제어기(2051)는 스위칭 손실을 감소시키면서, 폴드된 파형을 정확하게 발생시키기 위해 사이클 기준으로 전류 임계 값을 설정할 수 있다. 디지털 제어기(2051)는 드라이버(2000)의 출력 전압 및 스위칭 주파수와 같은 상태 변수에 대한 그 이득을 동적으로 조정하는 적응형 비례-적분(PI) 알고리즘을 구현할 수 있고, 그 결과 부하(2090)에서의 출력 전압의 전체 범위에 걸친 기준 파형을 보다 정확하게 추적할 수 있다.
디지털 제어기(2051)는 SPI 인터페이스를 통해 제공되는 기준 파형을 추적하는 알고리즘, 원하는 상태를 달성하기 위한 상이한 스위치 제어 신호의 관리, 및 출원에서의 전압을 사용자엑 실시간으로 다시 전할 수 있는 기능을 포함하는, 몇 가지 주요 기능을 구현한다. 압전 액츄에이터와 같은 용량성 부하가 기계적 응력을 받을 때, 전압을 발생시키기 때문에, 디지털 제어기(2051)는 출력을 판독하여 사용자에게 정보를 전달하도록 구성될 수 있다. 이는 드라이버(2000, 2100)가 액츄에이터(예컨대, 버튼)에 가해지는 기계적 응력에 기초하여 반응하는 햅틱 피드백과 같이, 시스템에서 유용할 수 있는 센서로 사용될 수 있게 하거나, 또는 액추에이터가 그 공진 주파수(예컨대, 팬 애플리케이션)에서 정확히 동작하는 때를 검출하게 할 수 있다.
디지털 제어기(2051)는 출력의 상태 및/또는 전압을 실시간으로 제공할 수 있고, 또한 선택적으로 드라이버 IC(2120)의 상이한 전력 상태를 다루는 것과 같은 다른 기능을 제공할 수 있다. 도 20 및 21은 디지털 제어기(2051)로의 입력을 나타내는 단일 화살표를 가지며, 일반적으로 디지털 제어기(2051)로부터 소스 블록(전류 피드백(2052), ZVS(2053), ADC2055, SPI(2054))으로 돌아가는 정보의 일부 형태가 있다. 화살표는 정보의 "주요" 흐름을 나타내는 것을 의미하지만, 정보가 양방향으로 전달되는 것이 표준이다. 예컨대, 전이중(full-duplex) 인터페이스이면, SPI(2054)는 동일한 링크에 의해 정보를 보내고 받을 수 있다.
전류 피드백 센서(2052)는 예컨대, 경계선 전도 모드, 불연속 전도 모드 및 연속 전도 모드와 같은 동작 동안, 모든 가능한 스위칭 조건에서 양방향 전류 감지를 제공한다. 전류 피드백 센서(2052)는 Vsw 노드에서 높은 스위칭 손실을 피하기 위해 제 1 스위치(M1) 및 제 2 스위치(M2)가 적시에 온/오프되도록 보장한다.
도 20에 도시된 바와 같이, 제 2 스위치(M2)는 Vsw로 표시되는 소스를 갖는 N 형 트랜지스터일 수 있다. 게이트를 적절히 제어하기 위해, 레벨 시프트 블록(2032)은 그라운드로 표시되는 디지털 제어기(2051)로부터의 제어 신호를, 플로팅 노드(Vsw)로 표시되는 신호로 변환한다. 제 1 실시 예에서, 레벨 시프트 블록(2032)은 디지털 제어 신호 진폭을 디지털 논리 레벨로부터 스위치(M2)에 적합한 보다 높은 진폭으로 스케일링하는 것을 가능하게 하는데, 예컨대 1.8V로부터 5V로의 스케일링을 가능하게 한다.
레벨 시프트 블록(2032)은 신호에 대한 기준 노드를 그라운드로부터 임의의 플로팅 노즈, 이 경우 Vsw로 변경할 수 있다. 한편, 도 20은 스위치(M1, M2)에 대한 N 형 트랜지스터를 도시하지만, 대안적인 실시 예에서는 p-형이 레벨 시프트 블록에 대한 유사한 요건으로 사용될 수 있다. p-타입 스위치 트랜지스터에 대해, 레벨 시프트 블록(2032)은 레벨 시프트 블록(2032)의 출력에 대해 원하는 레벨을 제공하기 위해 플로팅 부트스트랩 전원(도시되지 않음)을 사용할 수 있다.
차동 신호(VOUT+ - VOUT-)는 매우 깨끗한 것이 바람직하다. 그러나, VOUT+ 또는 VOUT에서의 신호가 그라운드로 표시될 필요는 없다. 차동 증폭기(2056)는 VOUT+와 VOUT- 사이의 차동 전압을 연속적으로 측정하고, 그 차를 단일 종단 신호로 변환하여 아날로그-디지털 컨버터(ADC)(2055)에 공급하고, 이는 디지털 제어기(2051)에 출력의 디지털 표현을 제공한다 .
풀-브릿지 스테이지(2040)의 출력에서, 제 3 스위치(M3), 제 4 스위치(M4), 제 5 스위치(M5) 및/또는 제 6 스위치(M6)는 출력의 품질에 상당한 영향을 미치지 않기 때문에, 동작 중에 온 또는 오프된 저 저항 스위치들로 간주될 수 있다. 이것은 VOUT+ 및 VOUT-에 직접 연결하는 대신에, VFOLDED 노드와 Vin 노드 사이에 차동 증폭기(2056)를 연결함으로써 레버리지될 수 있다. 이는 차동 증폭기(2056)의 입력이 항상 양의 값이므로, 피드백을 단순화할 수 있다. 이것은 단일 다이 집적에 대해 2가지 이점들을 제공한다: (1) 양극성 입력을 커버하기 위해 양 및 음의 전원을 필요로 하는 완전 차동 증폭기 또는 차동 증폭기와 비교하여, 다이 면적을 절약하는 간단한 차동 증폭기(2056)가 사용될 수 있고, (2) 도 2에 도시된 구성을 사용하여. 공통 모드가 Vin(DC 전압)과 피드백 비에 의해 정의된 값으로 고정될 수 있기 때문에, 증폭기의 공통 모드 제거율이 완화될 수 있다. 이것은 또한 증폭기 블록의 크기와 전력 소비에도 도움이 된다.
도 20은 디지털 제어기(2051)로의 4 개의 주요 입력을 도시한다. 대안적인 실시 예에서, 디지털 제어기(2051)로의 입력은 더 많거나 적을 수 있다. 직렬 주변 장치 인터페이스(SPI)(2054)는 외부 마이크로제어기(또는 다른 장치, 예컨대, 컴퓨터)가 디지털 제어기(2051)를 통해 특정 실시 예에 사용된 기준 파형 및 내부 설정과 같은 정보를 드라이버(2000)로/로부터 전송/수신할 수 있게 해 주는 통신 프로토콜이다. SPI는 디지털 제어기(2051)와 통신 연결하기 위해 구현될 수 있는 여러 디지털 통신 프로토콜들 중 하나의 예이다. 통신 인터페이스의 다른 예들은 I2C, TDM 및 I2s를 포함하지만, 이에 한정되지 않는다.
전류 피드백 센서(2052)는 임의의 시간에서 인덕터(LI)를 통해 흐르는 전류에 관한 정보를 디지털 제어기(2051)에 제공한다. 디지털 제어기(2051)는 이 정보를 이용하여 스위치(M1, M2)를 언제 스위칭할지를 결정하도록 구성된다. ZVS 검출기는 스위칭 노드(Vsw)에서 순간 전압에 대한 정보를 제공한다. 이 정보는 드라이버(200)가 DCM, BCM 또는 CCM으로 동작하는지 그리고 평균 전류 흐름의 방향에 따라 디지털 제어기(2051)에 의해 상이하게 사용될 수 있다. ADC(2055)는 출력의 디지털 표현을 제공한다. 디지털 제어기(2051)가 풀-브릿지 스테이지(2040)의 상태에서 이미 가지고 있는 정보와 함께, 디지털 제어기(2051)는 SPI(2054)를 통해 전송된 기준 파형과 비교하여 출력 전압 상의 에러를 계산하기 위해, ADC(2055)로부터의 입력 신호를 사용할 수 있다.
도 21은 도 20의 드라이버(2000)의 변형 예(2100)를 도시한다. 변형 예(2100)는 드라이버(2000)(도 20)에 기초하며, 도 6b의 단방향 전력 입력(720)을 이용하는 드라이버 IC(2120)의 구현을 포함한다. 여기서, Vin은 칩의 메인 전원(단방향 전력 입력 스위치(M9)의 칩쪽에 있음)에 있다. VBUS는 많은 칩/서브 시스템에 전류를 공급하는 시스템에서의 일반적인 전압 소스를 나타낸다. 도 20과 비교하면, 도 21은 단방향 전력 입력(720)(도 6b)에 따른 단방향 전력 입력 스테이지(2110)를 갖는 드라이버 IC(2120)를 구현하는 것을 도시하고, 여기서 능동 스위치(721)(도 6b)는 디지털 제어기(2051)로의 입력으로 수신되는 출력을 제공하는 제 9 스위치(M9) 및 비교기(2156)로 구현된다. 여기서, 입력 전압(VBUS)은 제 9 스위치(M9)를 갖는 단방향 전력 입력 스테이지(2110)를 통해 C1에 공급되는데, 이는 도 20 및 점선내에 도시된 비교기(2156)의 Vin과 등가인 도 21의 포인트가 된다.
5V 충전 펌프(2157)는 드라이버 IC(2120)의 상이한 블록에 전력을 공급하기 위해 Vin보다 더 높은 안정된 공급(예컨대, 5V)을 생성할 수 있다. 예시적인 실시 예에서, 5V 충전 펌프(2157)는 차동 증폭기(2056)에 전력 공급할 수 있고, 이는 차동 증폭기(2056)가 그 신호 대 잡음 비를 향상시키기 위해, 5V까지의 입력 전압 범위를 가질 수 있게 한다. 5V 충전 펌프(2157)는 또한 풀-브릿지 스테이지(2040)를 제어하기 위해 사용되는 스킴(scheme)에서 레퍼런스 전압을 제공할 수 있다.
10V 충전 펌프(2158)는 5V 충전 펌프(2157)와 동일한 진폭의 Vin 상에 플로팅 전원을 생성할 수 있다. 예컨대, Vin = 3.6V 이고, 5V 충전 펌프(2157)의 출력이 5V 인 경우, 10V 충전 펌프(2158)의 출력은 GND를 기준으로 8.6V, Vin을 기준으로 5V가 된다. 이러한 전압 레벨은 풀-브릿지 출력(제 4 스위치(M4) 및 제 6 스위치(M6))의 로우 사이드 장치를 구동하는데 유용할 수 있고, 또한 Vin과 C1 사이의 낮은 저항성 경로를 가능하게 하기 위해, Vin 보다 상당히 높은 전압에서 제 9 스위치(단방향 전력 입력 스위치)(M9)의 사용을 가능하게 한다.
오프셋 블록(2159)은 예컨대 차동 증폭기(2056)의 출력을 오프셋 값만큼 오프셋하기 위해 많은 방법으로 구현될 수 있다. 제 1 실시 예에서, 차동 출력이 0 일 때, 증폭기의 출력은 Voffset이다. 차동 출력이 Vx 일 때, 차동 증폭기의 출력은 Voffset-Vx/피드백 비이다. 오프셋이 없다면, 차이 증폭기(2056) 연결은 양의 출력을 얻기 위해 플립될 필요가 있으며, 증폭기의 공통 모드는 동작이 크게 변할 것이다. 실시 예는 명료함을 위해 도 20 및 도 21에 도시되지 않은 여러 공통 레벨 시프트 블록 및 다른 블록을 포함할 수 있음을 주목해야 한다.
또한, 도 22 내지 도 24는 풀-브릿지 스테이지(2040) 및 그 드라이버의 상세도를 나타낸다. 고전압 트랜지스터(스위치)(M3-6)은 최종 파형(VOUT)을 구성하기 위해 저속(출력 파형과 동일한 주파수 또는 보다 낮은 주파수에서 대략 수백 100s의 초당 횟수)으로 스위칭하기 때문에, 2 개의 하프-브릿지 드라이버(2042)는 소형일 수 있는데, 예컨대, 예시적인 실시 예에 대해 2.2 mm2의 다이 면적 중의 대략 0.5 %의 최소 영역 페널티를 초래한다.
종래의 하이 사이드 드라이버의 복잡성을 피하기 위해, 드라이버 IC(2120)는 제 3 스위치(M3)가 본 실시 예에 대해 온될 때, VGS,M3를 원하는 바이어스 전압, 예컨대 약 4V에서 구동 및 유지하기 위해, 컴팩트형 충전 펌프(C1, D1 및 D2)를 사용할 수 있다. 이러한 구성은 예컨대 100Vpp 진폭을 갖는 임의의 파형(DC 포함)을 생성할 수 있다.
저전력, 소형 및 우수한 신호 충실도는 시스템 레벨에서 중요한 영향을 미친다. 웨어러블(wearables)을 위한 다중-액추에이터 햅틱 피드백 시스템은 전력 예산 및 이용가능한 액추에이터 드라이버로부터의 열 소산(dissipation)을 해결하는데 어려움을 겪고 있다. 압전 팬의 경우, 저 전력 소모는 휴대용 전자 기구들내에서의 팬 사용에 필수적이다. 우수한 신호 충실도는 낮은 음향 잡음 작동(대부분의 애플리케이션에서의 요구사항)을 달성하기 위해 압전 팬에서 중요하다. 이러한 애플리케이션에서는 신호 대역폭이 300Hz 까지이면 충분하다. 그것은 노이즈(팬)를 발생시키지 않으며 인간이 진동(햅틱)에 가장 민감한 대역폭에 해당한다. 높은 신호 대역폭, 슬루레이트 및 출력 전압 범위는 압전 스피커와 같은 다른 애플리케이션을 위해 디자인을 스케일링함으로써 달성될 수 있다.
8 비트 연속 점근산 레지스터(SAR) 아날로그-디지털 컨버터(ADC)의 예시적인 실시 예는 ADC 풋프린트를 최소화하고, 센서로의 직접 연결을 가능하게 하도록 단일 종단 입력 범위를 전원 전압의 두 배로 확장하기 위해, 저에너지 영역 제품(EAP, energy area product)을 제공한다. 이러한 감소된 크기 및 전력 구현은 예컨대 제어된 비행을 위해 도 28에 도시된 것과 같은 멀티코어 "브레인" 시스템-온-칩(SoC) 내의 집적을 용이하게 할 수 있다. 0.9V 전원(VDD)에서 파워 오프된 SoC에 직접 센서 연결을 가능하게 하려면, 1.8V 아날로그 입력 범위가 바람직하다.
아래에서 설명되는 예시적인 컨버터 실시 예들은 (i) 이전의 기술들에 비해 면적 및 전력 소모를 더 감소시키기 위해 스플릿-커패시터 및 서브-DAC 기술들의 하이브리드 조합, 및 (ii) 단일 종단 형 입력 전압 범위를 두 배로 확장하면서 전력 소모를 줄이기 위해 낮은 VDD에서 동작하는 확장된-범위 기술을 갖는 하이브리드, 확장된-범위 디지털-아날로그 컨버터(DAC)를 제공한다.
도 25a는 하이브리드 스플릿-커패시터 서브-DAC(2530)를 사용하여 8b DAC를 구현하는 디지털-아날로그 컨버터(DAC)의 실시 예(2500)를 도시하고, 도 25b는 2 개의 동일한 서브-DAC, 즉 MSB(최상위 비트) 서브-DAC(2570) 및 메인 서브-DAC(2580)를 갖는 스트릭한(strict) 구현 예(2501)를 도시한다.
일반적으로, 엄격한 구현(2501)하에서, MSB 커패시터 어레이(2550) 및 메인 커패시터 어레이(2560) 각각은 각각의 변환 비트에 대한 커패시터: 비트 4 커패시터(2554, 2564), 비트 2 커패시터(2552, 2562), 및 비트 1 커패시터(2551, 2561)뿐만 아니라, MSB 어레이(2550)를 MSB 서브-DAC(2570)에 결합하는 MSB 어레이 커플 링 커패시터(2555) 및 메인 어레이(2560)를 메인 서브-DAC(2580)에 결합시키는 메인 어레이 커플링 커패시터(2565)를 포함한다.
유사하게, 하이브리드 접근법을 갖는 DAC 실시 예(2500) 하에서, MSB 어레이(2510) 및 메인 어레이(2520) 각각은 각각의 변환 비트에 대한 커패시터: 비트 4 커패시터(2514, 2524), 비트 2 커패시터(2512, 2522) 및 비트 1 커패시터(2511, 2521)를 갖난다. 그러나, 메인 어레이(2520)는 메인 어레이(2520)를 스플릿 메인 서브-DAC(2530)에 결합하는 커플링 커패시터(2525)를 포함하는 반면, MSB 어레이(2510)는 커플 커패시터를 생략하고, 대신에 유닛 커패시터(2515)를 포함한다.
DAC 실시 예(2500)의 스플릿-커패시터 서브-DAC(2530)는 엄격한 스플릿 서브-DAC 구현, 특히 MSB 서브-DAC(2570)로부터 야기되는 면적 패널티를 제거하면서, 소비되는 스위칭 에너지를 감소시킨다.
DAC 실시 예(2500)의 스플릿 메인 서브-DAC(2530)와 마찬가지로, MSB 서브-DAC(2570) 및 메인 서브-DAC(2580)의 조합은 각각 2 비트 4 커패시터(DAC 구현 예(2500)에 대해서는 2534이고, 엄격한 구현 예(2501)에 대해서는 2574 및 2584이다), 2 비트 2 커패시터(DAC 구현 예(2500)에 대해서는 2532이고, 엄격한 구현 예(2501)에 대해서는 2572 및 2582이다), 2 비트 1 커패시터(DAC 구현 예(2500)에 대해서는 2531이고, 엄격한 구현 예(2501)에 대해서는 2571 및 2581이다), 및 2 개의 유닛 커플링 커패시터(DAC 구현 예(2500)에 대해서는 2535이고, 엄격한 구현 예(2501)에 대해서는 2575 및 2585이다)를 갖는다. 그러나, DAC 실시 예(2500)는 엄격한 구현(2501)의 MSB 서브-DAC(2570)를 제거하고, MSB 어레이(2550) 내의 커플링 커패시터(Cc)(2555)를 유닛 커패시터(C 2515)로 대체한다. DAC 실시 예(2500)는 스플릿 메인 서브-DAC(2530)을 생성하기 위하여 메인 서브-DAC(2580)으로부터 비트 8 커패시터(8C 2588)를 스플릿한다. 커플링 커패시터(Cc 2555)의 값이 유닛 커패시터(C 2575)와 비슷하다고 가정하면, 엄격한 구현 예(2501)의 면적은,
Figure 112019089540066-pct00004
(식 3)
여기서, M은 메인 서브-DAC(2580)의 비트 수를 나타내고, S는 MSB 서브-DAC(2570)의 비트 수를 나타낸다. 대조적으로, DAC 실시 예(2500)에 대해, 면적 식은,
Figure 112019089540066-pct00005
(식 4)
DAC 구현 예(2500)에서 8 비트 DAC에 대해, 더 적은 커패시터를 사용했기 때문에, 4b 서버-DAC를 갖는 단일 종단 DAC의 면적은 48C에서 32C로 감소하여, 원래의 커패시터 영역의 33.3 %를 제거한다. 전체적으로, DAC 실시 예(2500)는 커패시터 뱅크(bank)가 SAR ADC에서 많은 부분의 면적, 예시적인 실시 예에서 약 50 %를 소비하기 때문에, 전체 ADC 면적을 현저히 감소시킨다.
DAC 실시 예(2500)는 평균 스위칭 에너지를 손상시키지 않으며, 엄격한 구현(2501)에서보다 3.5 % 더 낮다. 스위칭 알고리즘은 전통적인 스플릿-커패시터 알고리즘을 따르지만, MSB 어레이의 LSB 커패시터가 낮아져야만 할 때, 종래의 전이(transition)가 발생한다. 이러한 "종래의" 전이에도 불구하고, DAC 실시 예(2500)의 전체 스위칭 에너지는 엄격한 구현 예(2501)보다 낮다. 스플릿 메인 서브-DAC(2530)의 동작 동안, 슬플릿 커패시터 방법과 비교하여 2 개의 커플링 커패시터(2555, 2565)를 통해 연결된 2 개의 서브-DAC(2570, 2580)에서 보다 적은 전하가 동작하는데 필요하다. 따라서, DAC 실시 예(2500)는 엄격한 구현 예(2501)와 비교하여 약간의 에너지 감소를 얻는다.
단일 종단형(ended) 입력 범위를 확장하기 위해, 2 개의 하이브리드 DAC(2500)(도 26)는 다이나믹 폴딩 범위 기술과 유사한 샘플링 동안, VDD로 레퍼런스된 스위치(SWseries) 및 DAC2(2620)를 통해 직렬로 연결된 제 1 하이브리드 DAC(2610) 및 제 2 하이브리드 DAC(2620)와 함께, 비교기(2640) 및 SAR 로직(2650)을 통해 의사-차동 양극성 방식으로 ADC(2600)로 결합될 수 있다. 이러한 구성에서, 제 2 하이브리드 DAC(2620)는 단일 종단 동작을 위해 사용되지 않기 때문에, Vin 입력을 필요로 하지 않는다.
도 27은 도 26의 ADC(2600)를 참조하여 완전 변환 사이클을 통한 비교기 입력 전압의 전개(evolution)를 도시한다. 제로 위상(phase) 동안, 모든 커패시터는 SWzero를 통해 VDD로 단락된다. 샘플 단계에서, 제 1 하이브리드 DAC(2610) 및 제 2 하이브리드 DAC(2620)는 SWseries를 통해 직렬로 연결되고, 제 2 하이브리드 DAC(2620)는 VDD로 레퍼런스된다. 2VDD의 입력 범위의 경우, 비교기 입력은 VDD/2(입력이 0V 인 경우)에서 3VDD/2(입력이 2VDD 인 경우)로 변한다. 이를 통해 LSB 크기를 줄이지 않고 각 DAC(2500)에서 최대 ± 0.45V를 가능하게 한다. 이러한 기술은 입력 전압을 낮추기 위해 전압 분배기가 필요한 ADC와 비교할 때, 비교기 입력에서 2 배 큰 신호를 제공한다. 샘플 단계가 종료되면, 제 1 하이브리드 DAC(2610)와 제 2 하이브리드 DAC(2620)는 서로 연결해제된다. 동시에, 제 1 하이브리드 DAC(2610)의 MSB 어레이와 제 2 하이브리드 DAC(2620)의 메인 어레이는 GND에 연결된다. 이는 제 1 하이브리드 DAC(2610)와 제 2 하이브리드 DAC(2620) 사이의 공통 모드를 VDD/2로 설정하고, 비교기 입력 전압 범위가 VDD 내에 머무도록 보장한다. 이 시점에서, 모든 비트는 ADC가 차동 ADC인 것으로 해석된다. 공통 모드는 비교 단계 동안, VDD/2에서 일정하므로, VDD 전원에서 동작하는 비교기 설계를 단순화한다.
확장된 알고리즘은 또한 종래의 단일 종단 디자인에서 전체 입력 범위와 동일한 기준과 비교하여, 입력 범위의 절반인 기준 값을 사용함으로써 필요한 에너지를 감소시킨다. 에너지는 V2 ref에 비례하므로, DAC 에너지는 4의 비율(factor) 만큼 감소한다. 그러나, 2 개의 DAC가 사용되기 때문에, 전체 에너지는 2의 비율만큼 감소한다. 이러한 에너지 절감을 달성하기 위해 Vref가 생성되는 방법에 주의를 기울여야 한다. 전이를 위한 에너지는 식 5로 주어질 수 있다:
Figure 112019089540066-pct00006
(식 5)
여기서, α는 정확한 전이를 기반으로 한 팩터이고, C는 어레이에서의 유닛 커패시터의 값이다. 식 5는 V2ref의 2 차 관계가 2 개의 중요한 팩터들:Vref의 전압 레벨 및 Vref로부터 인출된 총 전류, 즉 전하량(Q)에 관련되어 있음을 나타낸다. Vref가 생성되는 방법에 관계없이, 더 적은 전하가 용량성 DAC에서 이동하기 때문에, 현재 레벨은 Vref의 값으로 스케일링된다. 그러나, Vref가 LDO와 같은 손실 메커니즘에 의해 생성되는 경우, 입력 전압 소스의 값이 효과적인 에너지 요구 사항을 계산하기 위해 사용되어야만 한다.
일반적으로 말하면, 도 26의 ADC(2600)는 VDD보다 높은 입력을 샘플링하기 위해, VDD를 스텝업하는 것보다 더 에너지 효율적이다. 그러나, 이러한 방법을 에너지 절약의 엄격한 목적으로 사용하기 전에, 시스템 수준에서 그 성능을 결정하기 위한 자세한 분석을 수행하는 것이 바람직하다.
도 28은 4 개의 4 : 1 아날로그 멀티플렉서를 통해 최대 16 개의 아날로그 입력을 수용하는 4 개의 독립적 ADC 코어를 갖는 SoC에 내장된 ADC 서브시스템의 개요를 제공한다. 집적된 전압 레퍼런스 및 LDO 회로는 SoC내에 통합된 전압 레귤레이터에 의해 제공되는 Vbatt/2 전원으로부터 프로세스, 전압, 온도(PVT)에 독립적인 0.9V VDD 전원을 생성한다. 온칩 충전 펌프는 포함된 스위치를 부트스트랩하기 위해 VDD 입력을 두 배로 늘리고, 최대 1.8V의 안정적인 입력 감지를 제공한다. SoC 내의 10MHz 고정-주파수 클럭 소스는 각각의 변환이 10 단계를 거치기 때문에, ADC 당 1 MS/s의 최대 샘플링 속도를 부과하는 ADC 클록을 설정한다.
이렇게 구현된 ADC는 서로 다른 센서 출력 임피던스를 수용하기 위해, 샘플링 시간을 100ns로부터 800ns까지 동적으로 조정할 수 있다. 따라서, 샘플링 속도는 800 ns 샘플링 시간 동안, 588.2 kS/s로 감소한다.
8b 구현을 위해 크기가 정해지면, 예시적인 ADC 코어는 4 : 1 아날로그 멀티플렉서 없이도, 예컨대 0.00986 mm2를 차지할 수 있다. 커패시터 어레이는 352fF의 전체 동등 입력 커패시턴스에 대해 44fF 금속-산화물-금속(MOM) 유닛 커패시터를 사용할 수 있다. 변환된 비트 수는 시스템 내의 특정 ADC 요구 사항에 따라 스케일 업 또는 스케일 다운될 수 있다.
13 개의 입력 패드에 다중화된 4 개의 ADC 채널, LDO, 밴드갭 및 충전 펌프(CP)를 포함하는 완전한 ADC 서브 시스템의 예는 0.0655mm2를 차지한다. 하이브리드 확장-레인지 설계는 저전압, 얇은 산화물 장치를 사용하여 구축된 스트롱암(StrongArm) 래치 비교기(Comp)를 사용할 수 있다.
확장된 범위의 ADC는 엄격한 구현 예의 ADC보다 보다 높은 진폭을 갖는 신호를 받아들이고, 이는 전원 장치가 예컨대 100V로 스위칭되는 IC에서 중요하다. ADC 입력에서의 너무나 많은 잡음은 회로의 적절한 기능을 위태롭게 할 수 있다.
상술된 실시 예는 바람직하게는, 용량성 부하, 예컨대(이에 제한되지 않음) 압전 액츄에이터, 전기활성 폴리머 액츄에이터 또는 정전 액추에이터를 구동할 수 있다. 전술한 내용에 비추어 볼 때, 본 발명은 만약 첨부된 청구범위 및 그 등가물의 범위내에 속한다면, 본 발명의 수정 및 변형을 포함하는 것으로 의도된다.

Claims (15)

  1. 저전압 소스(Vin)를 수신하는 단일 인덕터(L1)를 포함하는 입력 부(2010)에 결합되며, 용량성 부하(2090)를 출력 전압(VOUT)으로 구동하도록 구성된 집적 회로(IC)형 단일 다이(die) 드라이버(2020, 2120)로서, 상기 드라이버는,
    스위칭 노드에서 상기 입력 부로부터 스위칭 전압(Vsw)을 발생시키며, 상기 저전압 소스로부터 고전압 파형(VFOLDED)을 발생시키도록 구성된 양방향 동기 전력 컨버터 스테이지(2030); 및
    상기 전력 컨버터 스테이지의 스위치를 제어하도록 구성된 임베디드 제어기(2050);
    를 포함하고,
    상기 양방향 동기 전력 컨버터 스테이지는 2-스위치 컨버터이며, 이는 순방향-부스트 모드에서 상기 부하로, 그리고 역방향-벅 모드에서 상기 부하로부터 에너지의 증분을 전달함으로써, 상기 저전압 소스로부터 상기 고전압 파형을 발생시키도록 구성된 부스트-벅 컨버터를 포함하는, 드라이버.
  2. 제1항에 있어서, 상기 저전압 소스는 2 내지 6 볼트 범위 내에 있는, 드라이버.
  3. 제1항에 있어서, 상기 출력 전압은 출력 저역-통과 필터 없이 5 % 이하의 출력 왜곡을 제공하는, 입력 전압보다 큰 진폭을 갖는 아날로그 출력 파형을 포함하는, 드라이버.
  4. 삭제
  5. 삭제
  6. 제1항에 있어서, 상기 입력 부는 저전압 소스와 고전압 파형 사이에 가로질러 연결된 필터 커패시터(CFILTER), 및 저전압 소스와 단일 인덕터 사이에 연결된 감지 저항(R1)을 더 포함하고, 상기 단일 인덕터는 상기 감지 저항과 상기 전력 컨버터 스테이지의 스위칭 노드 사이에 연결되는, 드라이버.
  7. 제1항에 있어서,
    상기 입력 부에서 양방향 전류를 검출하도록 구성된 전류 피드백 센서(2052);
    상기 스위칭 노드에서의 스위칭 전압(Vsw)에 대한 제로 전압 조건을 검출하도록 구성된 제로 전압 스위칭(ZVS) 검출기(2053);
    외부 주변 장치로부터 입력을 수신하고 및/또는 상기 외부 주변 장치로 전송하도록 구성된 통신 인터페이스(2054); 및
    VFOLDED 노드와 Vin 노드 사이에 배치된 차동 증폭기(2056)로부터 출력을 수신하도록 구성된 아날로그-디지털 컨버터(ADC)(2055);
    를 더 포함하고,
    상기 임베디드 제어기는 상기 전류 피드백 센서, 상기 ZVS 검출기, 상기 통신 인터페이스 및 상기 ADC 중 적어도 하나로부터 신호를 수신하도록 구성된, 드라이버.
  8. 제7항에 있어서, 능동 스위치(M9) 및 비교기(2156)를 포함하는 단방향 전력 입력 스테이지(2110)를 더 포함하고, 상기 임베디드 제어기는 상기 비교기로부터 신호를 수신하도록 구성된, 드라이버.
  9. 제7항에 있어서, 상기 ADC는,
    스위치(SWseries)를 통해 입력 전압 및 공급 전압(VDD)으로 레퍼런스된(referenced) 제 1 단일 종단(ended) n-비트 하이브리드 디지털-아날로그 컨버터(DAC)(2610)를 포함하는 제 1 DAC;
    상기 입력 전압으로 스위칭 가능하게 레퍼런스되며, 상기 스위치(SWseries)를 통해 상기 제 1 DAC에 직렬로 연결되는 제 2 단일 종단 n-비트 하이브리드 디지털-아날로그 컨버터(DAC)(2620)를 포함하는 제 2 DAC;
    상기 제 1 DAC로부터의 제 1 출력 및 상기 제 2 DAC로부터의 제 2 출력을 수신하도록 구성된 비교기; 및
    n-비트 출력을 상기 제 2 DAC에 제공하며, 8 비트 출력의 보수를 상기 제 1 DAC에 제공하도록 구성된 연속 점근산 레지스터(SAR)(2650);
    를 더 포함하고,
    여기서, n은 양의 정수이고, 상기 제 1 DAC 및 제 2 DAC는 의사-차동 양극성 방식으로 결합되는, 드라이버.
  10. 제7항에 있어서, 상기 임베디드 제어기는 상기 부하에 걸친 전압을 감지하고, 실시간으로 상기 출력의 상태 및/또는 전압을 상기 통신 인터페이스를 통해 제공하도록 구성되는, 드라이버.
  11. 제7항에 있어서, 상기 임베디드 제어기는 레퍼런스 파형에 따라 풀(full) 스윙 신호를 생성하는 풀-브릿지 스테이지 및/또는 양방향 동기 전력 컨버터 스테이지를 제어하기 위해, 상기 통신 인터페이스를 통해 수신된 레퍼런스 파형을 추적하도록 구성되는, 드라이버.
  12. 제1항 내지 제3항 및 제6항 내지 제11항 중 어느 한 항에 있어서, 상기 부하를 가로질러 풀 스윙 신호를 발생시키기 위해, 상기 고전압 파형을 수신 및 언폴딩하도록 구성된 4 개의 스위치들(M3-6)을 포함하는 저주파 풀-브릿지 스테이지(2040)를 더 포함하는, 드라이버.
  13. 제12항에 있어서, 상기 저주파 풀-브릿지 스테이지는 상기 4 개의 스위치들(M3-4)의 제 1 쌍을 구동하는 제 1 하프 브릿지 드라이버(2210) 및 상기 4 개의 스위치들(M5-6)의 제 2 쌍을 구동하는 제 2 하프 브릿지 드라이버(2220)를 더 포함하는, 드라이버.
  14. 제13항에 있어서, 상기 임베디드 제어기는 상기 제 1 하프 브릿지 드라이버 및/또는 상기 제 2 하프 브릿지 드라이버를 제어하도록 추가로 구성되는, 드라이버.
  15. 제12항에 있어서, 상기 저주파 풀-브릿지 스테이지는 300Hz 이하의 주파수 범위에서 동작하도록 구성되는, 드라이버.
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