KR102515027B1

KR102515027B1 - Display panel and electroluminescence display using the same

Info

Publication number: KR102515027B1
Application number: KR1020170134878A
Authority: KR
Inventors: 상우규; 조용완; 김동규
Original assignee: 엘지디스플레이 주식회사
Priority date: 2017-04-12
Filing date: 2017-10-17
Publication date: 2023-03-29
Also published as: KR20180115205A

Abstract

본 발명은 표시패널과 이를 이용한 전계 발광 표시장치에 관한 것이다. 이 표시패널에서, 제1 데이터 라인에 제1 데이터 신호가 충전된 후, 제2 데이터 라인에 상기 제2 데이터 신호가 충전된다. 상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급됨과 동시에, 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급된다. 상기 제3 데이터 라인에 상기 제3 데이터 신호가 충전된 후, 상기 제4 데이터 라인에 상기 제4 데이터 신호가 충전된다. 상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급됨과 동시에, 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급된다. The present invention relates to a display panel and an electroluminescent display device using the same. In this display panel, after the first data line is charged with the first data signal, the second data line is charged with the second data signal. The first data signal charged in the first data line is supplied to the first subpixel and the second data signal charged in the second data line is supplied to the second subpixel. After the third data signal is charged in the third data line, the fourth data signal is charged in the fourth data line. The third data signal charged in the third data line is supplied to the third subpixel and the fourth data signal charged in the fourth data line is supplied to the fourth subpixel.

Description

표시패널과 이를 이용한 전계 발광 표시장치{DISPLAY PANEL AND ELECTROLUMINESCENCE DISPLAY USING THE SAME}Display panel and electroluminescent display device using the same {DISPLAY PANEL AND ELECTROLUMINESCENCE DISPLAY USING THE SAME}

본 발명은 데이터 구동회로와 데이터 라인들 사이에 디멀티플렉서(Demultiplexer, DEMUX)가 배치된 표시패널과 이를 이용한 전계 발광 표시장치에 관한 것이다.The present invention relates to a display panel in which a demultiplexer (DEMUX) is disposed between a data driving circuit and data lines, and an electroluminescent display device using the same.

평판 표시장치는 액정 표시장치(Liquid Crystal Display : LCD), 전계 발광 표시장치(Electroluminescence Display), 전계 방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel : PDP) 등이 있다. The flat panel display device includes a liquid crystal display (LCD), an electroluminescence display (ELD), a field emission display (FED), a plasma display panel (PDP), and the like.

전계 발광 표시장치는 발광층의 재료에 따라 무기 발광 표시장치와 유기 발광 표시장치로 대별된다. 액티브 매트릭스 타입(active matrix type)의 유기 발광 표시장치는 스스로 발광하는 유기 발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함하며, 응답속도가 빠르고 발광효율, 휘도 및 시야각이 큰 장점이 있다. The electroluminescent display device is roughly divided into an inorganic light emitting display device and an organic light emitting display device according to the material of the light emitting layer. An active matrix type organic light emitting display includes an organic light emitting diode (OLED) that emits light by itself, and has a fast response speed, high luminous efficiency, luminance, and viewing angle. There are advantages.

유기 발광 표시장치의 OLED는 애노드전극 및 캐소드전극과, 이들 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 발광층(Emission layer, EML), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL)으로 이루어진다. 애노드전극과 캐소드전극에 전원전압이 인가되면 정공수송층(HTL)을 통과한 정공과 전자수송층(ETL)을 통과한 전자가 발광층(EML)으로 이동되어 여기자를 형성하고, 그 결과 발광층(EML)이 가시광을 발생하게 된다. The OLED of the organic light emitting display device includes an anode electrode and a cathode electrode, and an organic compound layer formed between them. The organic compound layer includes a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer, EIL). When a power supply voltage is applied to the anode electrode and the cathode electrode, holes that have passed through the hole transport layer (HTL) and electrons that have passed through the electron transport layer (ETL) move to the light emitting layer (EML) to form excitons, and as a result, the light emitting layer (EML) visible light is generated.

평판 표시장치의 구동 회로는 데이터 신호를 데이터 라인들에 공급하는 데이터 구동회로, 게이트 신호(또는 스캔 신호)를 게이트 라인들(또는 스캔 라인들)에 공급하는 게이트 구동회로 등을 포함한다. 게이트 구동회로는 화면을 구성하는 액티브 영역의 TFT(Thin film transistor) 어레이와 함께 동일 기판 상에 직접 형성될 수 있다. 이하에서, 표시패널의 기판 상에 직접 형성되는 게이트 구동회로를 “GIP 회로”로 칭하기로 한다. GIP 회로는 스테이지들(stage)이 종속적으로 연결된 시프트 레지스터를 포함한다. GIP 회로는 스타트 펄스(start pulse) 또는 이전 스테이지로부터 수신된 캐리 신호를 스타트 펄스로서 입력 받아 클럭이 입력될 때 출력을 발생하고, 시프트 클럭 타이밍에 맞추어 출력을 시프트함으로써 게이트 신호를 게이트 라인들에 순차적으로 공급할 수 있다. The driving circuit of the flat panel display includes a data driving circuit for supplying data signals to data lines, a gate driving circuit for supplying gate signals (or scan signals) to gate lines (or scan lines), and the like. The gate driving circuit may be directly formed on the same substrate together with a TFT (Thin Film Transistor) array in an active area constituting the screen. Hereinafter, a gate driving circuit formed directly on a substrate of a display panel will be referred to as a “GIP circuit”. The GIP circuit includes a shift register in which stages are cascaded. The GIP circuit receives a start pulse or a carry signal received from the previous stage as a start pulse, generates an output when a clock is input, and shifts the output according to the shift clock timing, thereby sending a gate signal to gate lines sequentially. can be supplied with

평판 표시장치의 픽셀들 각각은 컬러 구현을 위하여 컬러가 서로 다른 다수의 서브 픽셀들로 나뉘어지고, 서브 픽셀들 각각은 스위치 소자 또는 구동 소자로 이용되는 트랜지스터를 포함한다. 이러한 트랜지스터는 TFT(Thin Film Transistor)로 구현될 수 있다. GIP 회로는 픽셀들 각각에 형성된 트랜지스터의 게이트에 게이트 신호를 공급하여 그 트랜지스터를 온/오프 제어한다. Each of the pixels of the flat panel display device is divided into a plurality of sub-pixels having different colors for color implementation, and each of the sub-pixels includes a transistor used as a switch element or a driving element. Such a transistor may be implemented as a TFT (Thin Film Transistor). The GIP circuit controls on/off of the transistor by supplying a gate signal to the gate of a transistor formed in each of the pixels.

유기 발광 표시장치는 서브 픽셀들마다 배치된 픽셀 회로를 포함한다. 픽셀 회로들 각각은 다수의 트랜지스터들을 포함한다. 이러한 트랜지스터들에 파형이 다른 게이트 신호가 인가될 수 있다. 픽셀 회로에 인가되는 게이트 신호들의 개수 만큼 GIP 회로가 필요하다. GIP 회로 각각은 시프트 레지스터를 포함하고, 시프트 레지스터를 제어하기 위한 스타트 펄스, 시프트 클럭 등이 전송되는 배선들이 필요하다. An organic light emitting display device includes a pixel circuit disposed in each subpixel. Each of the pixel circuits includes a number of transistors. Gate signals having different waveforms may be applied to these transistors. As many GIP circuits are required as the number of gate signals applied to the pixel circuit. Each of the GIP circuits includes a shift register, and requires wires through which start pulses, shift clocks, and the like for controlling the shift register are transmitted.

GIP 회로는 표시패널의 기판 상에서 베젤 영역(Bezel area)에 배치된다. 베젤 영역은 영상이 표시되는 화면 즉, 액티브 영역(Active area) 밖의 비표시 영역이다. GIP 회로가 커지면 표시패널 상에서 베젤 영역이 커지기 때문에 네로우 베젤(narrow bezel)을 구현할 수 없다. The GIP circuit is disposed in a bezel area on the substrate of the display panel. The bezel area is a screen on which an image is displayed, that is, a non-display area outside the active area. When the GIP circuit becomes larger, a narrow bezel cannot be realized because the bezel area on the display panel increases.

유기 발광 표시장치의 화질과 수명을 개선하기 위하여, 픽셀들의 구동 특성 차이를 보상하기 위한 보상 회로가 픽셀 회로에 적용되고 있다. In order to improve the quality and lifespan of an organic light emitting display device, a compensation circuit for compensating for a difference in driving characteristics of pixels is applied to a pixel circuit.

유기 발광 표시장치의 고해상도와 고속 구동 추세에서, 기존의 보상 방법으로는 픽셀의 구동 특성 차이를 충분히 보상할 수 없다. 예컨대, 해상도가 높아질수록 그리고 구동 주파수가 높아질수록 표시패널에서 1 라인의 픽셀들에 데이터를 기입하는 1 수평 기간이 감소된다. 1 수평 기간은 화면 상에서 1 수평 라인에 배치된 픽셀들에 데이터를 기입하는 시간이다. 유기 발광 표시장치의 구동 회로는 1 수평 기간 내에서 구동 소자의 문턱 전압을 샘플링하고 그 문턱 전압으로 데이터 전압을 보상하여 데이터를 픽셀들에 기입한다. 1 수평 기간이 작아지면 구동 소자의 문턱 전압 샘플링 기간이 감소된다. 구동 소자의 문턱 전압 샘플링에 필요한 시간이 부족하게 되면, 구동 전압의 문턱 전압이 부정확하게 감지(sensing)되어 픽셀들 간의 구동 특성 차이가 초래될 수 있다. 픽셀들 간 구동 특성 차이는 동일 계조의 데이터를 모든 픽셀들에 기입하더라도 휘도 차이를 초래하여 화면 상에서 얼룩이 보여질 수 있다. In the trend of high-resolution and high-speed driving of organic light emitting display devices, existing compensation methods cannot sufficiently compensate for differences in driving characteristics of pixels. For example, as the resolution increases and the driving frequency increases, one horizontal period for writing data to pixels of one line in the display panel decreases. One horizontal period is a time to write data to pixels arranged in one horizontal line on the screen. A driving circuit of the organic light emitting display samples a threshold voltage of a driving element within one horizontal period and compensates a data voltage with the threshold voltage to write data into pixels. When the 1 horizontal period decreases, the threshold voltage sampling period of the driving element decreases. If the time required for sampling the threshold voltage of the driving element is insufficient, the threshold voltage of the driving voltage may be inaccurately sensed, resulting in a difference in driving characteristics between pixels. A difference in driving characteristics between pixels may cause a difference in luminance even if data of the same gray level is written to all pixels, so that stains may appear on the screen.

본 발명은 픽셀들의 구동 특성 차이를 보상할 수 있는 시간을 충분히 확보할 수 있고 네로우 베젤(narrow bezel)을 구현할 수 있는 표시패널과 이를 이용한 전계 발광 표시장치를 제공한다.The present invention provides a display panel capable of securing enough time to compensate for differences in driving characteristics of pixels and realizing a narrow bezel, and an electroluminescent display device using the same.

본 발명의 표시패널은 제1 데이터 신호가 충전되는 제1 데이터 라인; 제2 데이터 신호가 충전되는 제2 데이터 라인; 상기 제1 데이터 라인에 연결된 제1 서브 픽셀; 상기 제2 데이터 라인에 연결된 제2 서브 픽셀; 및 상기 제1 및 제2 서브 픽셀들에 게이트 신호를 공급하는 게이트 라인들을 구비한다. A display panel of the present invention includes a first data line charged with a first data signal; a second data line charged with a second data signal; a first sub-pixel connected to the first data line; a second sub-pixel connected to the second data line; and gate lines supplying gate signals to the first and second subpixels.

상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전된다. 상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급되고, 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급된다. After the first data signal is charged in the first data line, the second data signal is charged in the second data line. The first data signal charged in the first data line is supplied to the first subpixel, and the second data signal charged in the second data line is supplied to the second subpixel.

상기 게이트 라인들이 상기 제1 및 제2 서브 픽셀들에 공통으로 연결된다. The gate lines are commonly connected to the first and second subpixels.

상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급됨과 동시에 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급된다. The first data signal charged in the first data line is supplied to the first subpixel and the second data signal charged in the second data line is supplied to the second subpixel.

상기 서브 픽셀들 각각의 픽셀 회로는 발광 소자, 상기 발광 소자에 전류를 공급하는 구동 소자, 상기 구동 소자의 게이트에 연결된 스토리지 커패시터, 및 상기 게이트 라인들로부터의 신호에 따라 온/오프되는 다수의 스위치 소자들을 포함한다. 상기 스위치 소자들은 게이트 온 전압에 응답하여 턴-온되고 게이트 오프 전압에 따라 턴-오프되어 상기 픽셀 회로를 초기화한 후, 상기 구동 소자의 소스와 드레인을 연결한 다음, 데이터 신호의 전압을 상기 스토리지 커패시터에 공급하고 상기 구동 소자와 상기 발광 소자 사이의 전류 패스를 스위칭한다. The pixel circuit of each of the sub-pixels includes a light emitting element, a driving element for supplying current to the light emitting element, a storage capacitor connected to a gate of the driving element, and a plurality of switches that are turned on/off according to signals from the gate lines. contains elements The switch elements are turned on in response to a gate-on voltage and turned off in response to a gate-off voltage to initialize the pixel circuit, connect the source and drain of the driving element, and then apply a voltage of a data signal to the storage device. A capacitor is supplied and a current path between the driving element and the light emitting element is switched.

상기 표시패널은 제3 데이터 신호가 충전되는 제3 데이터 라인, 제4 데이터 신호가 충전되는 제4 데이터 라인, 상기 제3 데이터 라인에 연결된 제3 서브 픽셀, 및 상기 제4 데이터 라인에 연결된 제4 서브 픽셀을 더 구비한다. The display panel includes a third data line charged with a third data signal, a fourth data line charged with a fourth data signal, a third subpixel connected to the third data line, and a fourth data line connected to the fourth data line. A sub-pixel is further provided.

상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급되고, 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급된다. 상기 제1 내지 제4 데이터 라인들에 순차적으로 충전된 상기 제1 내지 제4 데이터 신호가 상기 제1 내지 제4 서브 픽셀들 중 대응하는 서브 픽셀들에 동시에 공급된다. The third data signal charged in the third data line is supplied to the third subpixel, and the fourth data signal charged in the fourth data line is supplied to the fourth subpixel. The first to fourth data signals sequentially charged in the first to fourth data lines are simultaneously supplied to corresponding ones of the first to fourth subpixels.

상기 게이트 라인들이 상기 제3 및 제4 서브 픽셀들에 공통으로 연결된다. The gate lines are commonly connected to the third and fourth subpixels.

상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급됨과 동시에 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급된다. 상기 제1 내지 제4 데이터 라인들에 순차적으로 충전된 상기 제1 내지 제4 데이터 신호가 상기 제1 내지 제4 서브 픽셀들 중 대응하는 서브 픽셀들에 동시에 공급된다. The third data signal charged in the third data line is supplied to the third sub-pixel and the fourth data signal charged in the fourth data line is supplied to the fourth sub-pixel. The first to fourth data signals sequentially charged in the first to fourth data lines are simultaneously supplied to corresponding ones of the first to fourth subpixels.

상기 제1 및 제2 서브 픽셀들은 제1 라인에 배치된다. 상기 제3 및 제4 서브 픽셀들은 상기 제1 라인의 아래에 위치한 제2 라인에 배치된다. 상기 제1 및 제3 서브 픽셀들의 좌측에 상기 제1 및 제3 데이터 라인들이 배치되고, 상기 제1 및 제3 서브 픽셀들의 우측에 상기 제2 및 제4 데이터 라인들이 배치된다. The first and second sub-pixels are disposed on a first line. The third and fourth sub-pixels are disposed on a second line positioned below the first line. The first and third data lines are disposed on left sides of the first and third subpixels, and the second and fourth data lines are disposed on right sides of the first and third subpixels.

상기 제1 내지 제4 서브 픽셀들에서 상기 스토리지 커패시터에 상기 구동 소자의 문턱 전압이 동시에 샘플링된다. A threshold voltage of the driving element is simultaneously sampled by the storage capacitor in the first to fourth subpixels.

상기 표시패널은 상기 데이터 라인들, 상기 게이트 라인들, 상기 서브 픽셀들의 픽셀 회로가 배치된 기판을 더 구비한다. 상기 제1 및 제2 데이터 라인들은 절연막을 사이에 두고 상기 기판에 대하여 수직으로 중첩된다. 상기 제3 및 제4 데이터 라인들은 절연막을 사이에 두고 상기 기판에 대하여 수직으로 중첩된다. The display panel further includes a substrate on which the data lines, the gate lines, and pixel circuits of the subpixels are disposed. The first and second data lines are vertically overlapped with respect to the substrate with an insulating layer interposed therebetween. The third and fourth data lines are vertically overlapped with respect to the substrate with an insulating layer interposed therebetween.

상기 제1 및 제2 데이터 라인들은 상기 기판 상의 절연막 상에서 동일 평면 상에 나란히 배치된다. 상기 제3 및 제4 데이터 라인들은 상기 절연막 상에서 동일 평면 상에 나란히 배치된다. The first and second data lines are disposed side by side on the same plane on an insulating layer on the substrate. The third and fourth data lines are disposed side by side on the same plane on the insulating layer.

상기 표시패널은 데이터 구동부로부터의 데이터 신호를 상기 데이터 라인들에 시분할 공급하는 디멀티플렉서를 더 구비한다. The display panel further includes a demultiplexer supplying data signals from the data driver to the data lines in a time-division manner.

상기 디멀티플렉서는 제1 스위치 제어신호에 응답하여 상기 제1 데이터 신호를 상기 제1 데이터 라인에 공급하는 제1 스위치 소자, 상기 제1 스위치 소자에 이어서 발생되는 제2 스위치 제어신호에 응답하여 상기 제2 데이터 신호를 상기 제2 데이터 라인에 공급하는 제2 스위치 소자, 상기 제2 스위치 소자에 이어서 발생되는 제3 스위치 제어신호에 응답하여 상기 제3 데이터 신호를 상기 제3 데이터 라인에 공급하는 제3 스위치 소자, 및 상기 제3 스위치 소자에 이어서 발생되는 제4 스위치 제어신호에 응답하여 상기 제4 데이터 신호를 상기 제4 데이터 라인에 공급하는 제4 스위치 소자를 포함한다. The demultiplexer supplies the first data signal to the first data line in response to a first switch control signal, and the second switch element in response to a second switch control signal generated subsequent to the first switch element. A second switch element supplying a data signal to the second data line, and a third switch supplying the third data signal to the third data line in response to a third switch control signal generated subsequent to the second switch element. device, and a fourth switch device supplying the fourth data signal to the fourth data line in response to a fourth switch control signal generated subsequent to the third switch device.

상기 데이터 라인들 중 일부 데이터 라인들이 교차된다. 상기 제1 및 제3 데이터 라인들에 상기 제1 및 제3 데이터 신호가 동시에 공급된다. 상기 제2 및 제4 데이터 라인들에 상기 제2 및 제4 데이터 신호가 동시에 공급된다. Some of the data lines cross each other. The first and third data signals are simultaneously supplied to the first and third data lines. The second and fourth data signals are simultaneously supplied to the second and fourth data lines.

상기 표시패널은 데이터 구동부로부터의 데이터 신호를 상기 데이터 라인들에 시분할 공급하는 디멀티플렉서를 더 구비한다. 상기 제1 서브 픽셀은 제1 라인에 배치된다. 상기 제2 서브 픽셀은 상기 제1 라인의 아래에 위치한 제2 라인에 배치된다. 상기 디멀티플렉서는 제1 스위치 제어신호에 응답하여 상기 제1 데이터 신호를 상기 제1 데이터 라인에 공급하는 제1 스위치 소자, 및 상기 제1 스위치 소자에 이어서 발생되는 제2 스위치 제어신호에 응답하여 상기 제2 데이터 신호를 상기 제2 데이터 라인에 공급하는 제2 스위치 소자를 포함한다. The display panel further includes a demultiplexer supplying data signals from the data driver to the data lines in a time-division manner. The first sub-pixel is disposed on a first line. The second sub-pixel is disposed on a second line positioned below the first line. The demultiplexer supplies the first data signal to the first data line in response to a first switch control signal, and the first switch device in response to a second switch control signal generated subsequent to the first switch device. and a second switch element supplying 2 data signals to the second data line.

상기 제1 및 제2 서브 픽셀들에서 상기 스토리지 커패시터에 상기 구동 소자의 문턱 전압이 동시에 샘플링된다. A threshold voltage of the driving element is simultaneously sampled to the storage capacitor in the first and second subpixels.

상기 게이트 라인들은 제1 스캔 신호가 인가되는 제1 게이트 라인, 제2 스캔 신호가 인가되는 제2 게이트 라인, 및 발광 신호가 인가되는 제3 게이트 라인을 포함한다. 상기 제2 스캔 신호의 펄스는 상기 제1 스캔 신호가 게이트 온 전압으로 변하기에 앞서 상기 게이트 온 전압으로 변한다. 상기 제1 및 제2 스캔 신호는 동시에 게이트 오프 전압으로 변한다. 상기 제1 스캔 신호가 상기 게이트 온 전압으로 변함과 동시에 상기 발광 신호가 상기 게이트 오프 전압으로 변한다. 상기 발광 신호는 상기 제1 및 제2 스캔 신호가 상기 게이트 오프 전압으로 변한 후에 상기 게이트 온 전압으로 변한다. The gate lines include a first gate line to which a first scan signal is applied, a second gate line to which a second scan signal is applied, and a third gate line to which an emission signal is applied. A pulse of the second scan signal changes to the gate-on voltage before the first scan signal changes to the gate-on voltage. The first and second scan signals simultaneously change to gate-off voltages. At the same time as the first scan signal changes to the gate-on voltage, the emission signal changes to the gate-off voltage. The emission signal changes to the gate-on voltage after the first and second scan signals change to the gate-off voltage.

상기 표시패널은 상기 스캔 신호들과 상기 발광 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 더 구비한다. 상기 제1 및 제2 서브 픽셀들에 연결된 제1 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제1 출력 단자에 연결된다. 상기 제1 및 제2 서브 픽셀들에 연결된 제2 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제2 출력 단자에 연결된다. 상기 제1 및 제2 서브 픽셀들에 연결된 제3 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제3 출력 단자에 연결된다. The display panel further includes a gate driver supplying the scan signals and the emission signal to the gate lines. First gate lines connected to the first and second subpixels are connected to each other and connected to a first output terminal of the gate driver. Second gate lines connected to the first and second subpixels are connected to each other and to a second output terminal of the gate driver. Third gate lines connected to the first and second subpixels are connected to each other and connected to a third output terminal of the gate driver.

상기 게이트 라인들은 제1 스캔 신호가 인가되는 제1 게이트 라인, 제2 스캔 신호가 인가되는 제2 게이트 라인, 제3 스캔 신호가 인가되는 제3 게이트 라인, 및 발광 신호가 인가되는 제4 게이트 라인을 포함한다. 상기 제1 스캔 신호의 펄스가 게이트 온 전압으로 발생된 후, 상기 제2 스캔 신호의 펄스가 상기 게이트 온 전압으로 발생된 다음, 상기 제3 스캔 신호의 펄스가 상기 게이트 온 전압으로 발생된다. 상기 제1 스캔 신호가 게이트 오프 전압으로 변한 후에, 상기 제2 스캔 신호가 상기 게이트 온 전압으로 변한다. 상기 제2 스캔 신호가 상기 게이트 오프 전압으로 변한 후에, 상기 제3 스캔 신호의 전압이 상기 게이트 온 전압으로 변한다. 상기 발광 신호의 펄스는 상기 제1 스캔 신호의 펄스가 발생되기 전에 상기 게이트 오프 전압으로 발생된 후, 상기 제3 스캔 신호의 전압이 상기 게이트 오프 전압으로 변환 후에 상기 게이트 온 전압으로 변한다. The gate lines include a first gate line to which a first scan signal is applied, a second gate line to which a second scan signal is applied, a third gate line to which a third scan signal is applied, and a fourth gate line to which an emission signal is applied. includes After a pulse of the first scan signal is generated with the gate-on voltage, a pulse of the second scan signal is generated with the gate-on voltage, and then a pulse of the third scan signal is generated with the gate-on voltage. After the first scan signal changes to the gate-off voltage, the second scan signal changes to the gate-on voltage. After the second scan signal changes to the gate-off voltage, the voltage of the third scan signal changes to the gate-on voltage. The pulse of the emission signal is generated as the gate-off voltage before the pulse of the first scan signal is generated, and then the voltage of the third scan signal is converted into the gate-off voltage and then changed into the gate-on voltage.

상기 표시패널은 상기 스캔 신호들과 상기 발광 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 더 구비한다. 상기 제1 및 제2 서브 픽셀들에 연결된 제1 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제1 출력 단자에 연결된다. 상기 제1 및 제2 서브 픽셀들에 연결된 제2 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제2 출력 단자에 연결된다. 상기 제1 및 제2 서브 픽셀들에 연결된 제3 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제3 출력 단자에 연결된다. 상기 제1 및 제2 서브 픽셀들에 연결된 제4 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제4 출력 단자에 연결된다. The display panel further includes a gate driver supplying the scan signals and the emission signal to the gate lines. First gate lines connected to the first and second subpixels are connected to each other and connected to a first output terminal of the gate driver. Second gate lines connected to the first and second subpixels are connected to each other and to a second output terminal of the gate driver. Third gate lines connected to the first and second subpixels are connected to each other and connected to a third output terminal of the gate driver. Fourth gate lines connected to the first and second subpixels are connected to each other and connected to a fourth output terminal of the gate driver.

상기 표시패널은 상기 데이터 라인들 각각에 연결되어 데이터 신호의 전압을 저장하는 커패시터를 더 구비한다. The display panel further includes a capacitor connected to each of the data lines to store a voltage of the data signal.

상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 상기 제1 및 제2 데이터 라인들 사이에서 상하로 배치된다. The first sub-pixel and the second sub-pixel are vertically disposed between the first and second data lines.

상기 게이트 라인들은 상기 제1 서브 픽셀에 연결되어 제1 게이트 신호를 상기 제1 서브 픽셀에 공급하는 제1 게이트 라인 그룹과; 상기 제2 서브 픽셀에 연결되어 상기 제1 게이트 신호 보다 위상이 늦은 제2 게이트 신호를 상기 제2 서브 픽셀에 공급하는 제2 게이트 라인 그룹을 포함한다. a first gate line group connected to the first sub-pixel and supplying a first gate signal to the first sub-pixel; and a second gate line group connected to the second sub-pixel and supplying a second gate signal having a later phase than the first gate signal to the second sub-pixel.

상기 표시장치는 제3 데이터 신호가 충전되는 제3 데이터 라인; 제4 데이터 신호가 충전되는 제4 데이터 라인; 상기 제3 데이터 라인과 상기 제1 게이트 라인 그룹에 연결된 제3 서브 픽셀; 및 상기 제4 데이터 라인과 상기 제2 게이트 라인 그룹에 연결된 제4 서브 픽셀를 더 구비한다. 상기 제3 서브 픽셀과 상기 제4 서브 픽셀이 상기 제3 및 제4 데이터 라인들 사이에서 상하로 배치된다. The display device includes a third data line charged with a third data signal; a fourth data line charged with a fourth data signal; a third sub-pixel connected to the third data line and the first gate line group; and a fourth sub-pixel connected to the fourth data line and the second gate line group. The third subpixel and the fourth subpixel are vertically disposed between the third and fourth data lines.

상기 제1 서브 픽셀과 상기 제3 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이다. 상기 제2 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이다. 상기 제1 서브 픽셀과 상기 제2 서브 픽셀의 픽셀 회로들은 서로 좌우가 반전되고, 상기 제3 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들이 서로 좌우가 반전된다. Pixel circuits of the first subpixel and the third subpixel are left-right symmetric with the first and third data lines interposed therebetween. Pixel circuits of the second sub-pixel and the fourth sub-pixel are left-right symmetric with the first and third data lines interposed therebetween. Pixel circuits of the first sub-pixel and the second sub-pixel are left-right inverted, and pixel circuits of the third sub-pixel and the fourth sub-pixel are left-right inverted from each other.

본 발명의 전계 발광 표시장치는 제1 및 제2 데이터 신호를 순차적으로 출력하는 데이터 구동부, 제1 스위치 제어신호에 응답하여 상기 제1 데이터 신호를 제1 데이터 라인에 공급하는 제1 스위치 소자, 제2 스위치 제어신호에 응답하여 상기 제2 데이터 신호를 제2 데이터 라인에 공급하는 제2 스위치 소자, 상기 제1 데이터 라인에 연결된 제1 서브 픽셀, 상기 제2 데이터 라인에 연결된 제2 서브 픽셀, 상기 제1 및 제2 서브 픽셀들에 공통으로 연결되어 스캔 신호와 발광 신호를 상기 제1 및 제2 서브 픽셀들에 동시에 공급하는 게이트 라인들, 및 상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비한다. 상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전된다. 상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급됨과 동시에 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급된다. 상기 서브 픽셀들 각각의 픽셀 회로는 발광 소자, 상기 발광 소자에 전류를 공급하는 구동 소자, 상기 구동 소자의 게이트에 연결된 스토리지 커패시터, 및 게이트 온 전압에 응답하여 턴-온되고 게이트 오프 전압에 따라 턴-오프되는 다수의 스위치 소자들을 포함한다. An electroluminescent display device of the present invention includes a data driver sequentially outputting first and second data signals, a first switch element supplying the first data signal to a first data line in response to a first switch control signal, and a first data signal. 2 A second switch element supplying the second data signal to a second data line in response to a switch control signal, a first subpixel connected to the first data line, a second subpixel connected to the second data line, Gate lines commonly connected to the first and second sub-pixels to simultaneously supply scan signals and emission signals to the first and second sub-pixels, and a gate driver to supply gate signals to the gate lines. provide After the first data signal is charged in the first data line, the second data signal is charged in the second data line. The first data signal charged in the first data line is supplied to the first subpixel and the second data signal charged in the second data line is supplied to the second subpixel. A pixel circuit of each of the sub-pixels is turned on in response to a light emitting element, a driving element for supplying current to the light emitting element, a storage capacitor connected to a gate of the driving element, and a gate-on voltage and turned on according to a gate-off voltage. -Includes a number of switch elements that are turned off.

본 발명의 전계 발광 표시장치는 데이터 신호가 충전되는 제1 데이터 라인; 제2 데이터 신호가 충전되는 제2 데이터 라인; 상기 제1 데이터 라인에 연결된 제1 서브 픽셀; 상기 제2 데이터 라인에 연결된 제2 서브 픽셀; 상기 제1 및 제2 서브 픽셀들에 게이트 신호를 공급하는 게이트 라인들; 및 스위치 제어신호에 응답하여 데이터 구동부로부터의 제1 및 제2 데이터 신호를 상기 제1 및 제2 데이터 라인들에 시분할 공급하는 디멀티플렉서를 더 구비한다.An electroluminescent display device of the present invention includes a first data line charged with a data signal; a second data line charged with a second data signal; a first sub-pixel connected to the first data line; a second sub-pixel connected to the second data line; gate lines supplying gate signals to the first and second subpixels; and a demultiplexer time-dividingly supplying first and second data signals from the data driver to the first and second data lines in response to a switch control signal.

상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 상기 제1 및 제2 데이터 라인들 사이에서 상하로 배치된다. 상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전된다. 상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급되고, 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급된다. 상기 스위치 제어 신호의 게이트 온 전압 구간이 상기 게이트 신호의 게이트 온 전압 구간 중 적어도 일부에 중첩된다.The first sub-pixel and the second sub-pixel are vertically disposed between the first and second data lines. After the first data signal is charged in the first data line, the second data signal is charged in the second data line. The first data signal charged in the first data line is supplied to the first subpixel, and the second data signal charged in the second data line is supplied to the second subpixel. A gate-on voltage period of the switch control signal overlaps at least a portion of a gate-on voltage period of the gate signal.

본 발명은 제1 픽셀 그룹에 연결된 데이터 라인들에 데이터 신호를 충전한 후에 제2 픽셀 그룹에 연결된 데이터 라인들에 데이터 신호를 충전한 다음, 제1 및 제2 픽셀 그룹들에 동시에 데이터 전압을 공급하고 그 픽셀 그룹들에서 구동 소자의 구동 특성 차이를 동시에 보상한다. 그 결과, 본 발명은 픽셀들의 구동 특성 차이를 보상할 수 있는 시간을 충분히 확보할 수 있고 제1 및 제2 픽셀 그룹들에서 게이트 라인들이 공유되기 때문에 게이트 구동부의 회로 면적을 최소화하여 네로우 베젤(narrow bezel)을 갖는 표시장치를 구현할 수 있다. In an exemplary embodiment of the present invention, data signals are charged in data lines connected to a first pixel group, data signals are charged in data lines connected to a second pixel group, and then data voltages are simultaneously supplied to the first and second pixel groups. and simultaneously compensates for differences in driving characteristics of driving elements in the pixel groups. As a result, the present invention can secure enough time to compensate for the difference in driving characteristics of pixels, and since the gate lines are shared between the first and second pixel groups, the circuit area of the gate driver is minimized to narrow the bezel ( A display device with a narrow bezel can be implemented.

본 발명은 디멀티플랙서의 스위치 제어 신호와 게이트 신호의 온 타이밍을 동기시켜 데이터 전압을 데이터 라인들에 충전함과 동시에 다수의 표시라인들에서 샘플링 동작을 처리할 수 있다. 따라서, 본 발명은 데이터 라인 충전과 픽셀의 샘플링 동작이 병렬 처리되기 때문에 샘플링 시간을 더 길게 확보할 수 있다.According to the present invention, a data voltage may be charged in data lines by synchronizing the turn-on timings of a switch control signal and a gate signal of a demultiplexer, and a sampling operation may be performed on a plurality of display lines at the same time. Accordingly, since the data line charging and the pixel sampling operation are processed in parallel, a longer sampling time can be secured.

도 1은 본 발명의 실시예에 따른 전계 발광 표시장치를 보여 주는 블록도이다.
도 2 및 도 3은 본 발명에 적용 가능한 픽셀 회로들의 예를 보여 주는 회로도들이다.
도 4 및 도 5는 디멀티플렉서, 픽셀 및 신호 배선들의 연결 관계를 보여 주는 도면들이다.
도 6은 제1 내지 제8 라인들에 배치된 픽셀들과 신호 배선들을 보여 주는 도면이다.
도 7은 도 6에 도시된 게이트 라인들에 인가되는 게이트 신호들을 보여 주는 파형도이다.
도 8은 본 발명의 실시예에 따른 픽셀 구동 방법을 보여 주는 흐름도이다.
도 9는 도 2 및 도 4에 도시된 픽셀 회로와 신호 배선을 상세히 보여 주는 회로도이다.
도 10은 도 9에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 11 내지 도 24는 도 9 및 도 10에 도시된 픽셀 회로의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다.
도 25는 제2 스위치 TFT의 다른 예를 보여 주는 회로도이다.
도 26은 도 25에 도시된 픽셀 회로를 포함한 서브 픽셀의 실제 레이아웃을 보여 주는 평면도이다.
도 27은 도 26에서 선 “Ⅰ-Ⅰ'”을 따라 절취하여 TFT 어레이 기판의 단면을 보여 주는 단면도이다.
도 28은 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들이 동일 평면 상에 배치된 예를 보여 주는 단면도이다.
도 29는 제1 픽셀 그룹의 서브 픽셀과 제2 픽셀 그룹의 서브 픽셀에서 공유되는 게이트 라인 구조를 보여 주는 도면이다.
도 30은 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들 사이의 커플링(coupling)을 보여 주는 도면이다.
도 31은 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들 사이의 커플링으로 인하여 데이터 신호가 왜곡되는 예를 보여 주는 파형도이다.
도 32는 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들에 데이터 전압이 동시에 인가되는 예를 보여 주는 파형도이다.
도 33 및 도 34는 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들에 데이터 전압을 동시에 인가하기 위하여, 데이터 라인들 중 일부가 교차 연결된 예를 보여 주는 도면들이다.
도 35는 도 2 및 도 5에 도시된 픽셀 회로와 신호 배선을 상세히 보여 주는 회로도이다.
도 36은 도 35에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 37은 도 36에서 일부 데이터 라인이 교차된 예를 보여 주는 도면이다.
도 38은 도 9 내지 도 33에 도시된 픽셀 회로 구동 방법에서 동작 구간별 시간을 해상도별로 계산한 결과를 보여 주는 도면이다.
도 39는 도 34 내지 도 37에 도시된 픽셀 회로 구동 방법에서 동작 구간별 시간을 해상도별로 계산한 결과를 보여 주는 도면이다.
도 40 내지 도 55는 픽셀 회로의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다.
도 56은 표시패널의 라인들 간에 게이트 라인들이 분리된 예를 보여 주는 도면이다.
도 57은 도 2에 도시된 픽셀 회로를 도 56의 픽셀들에 적용한 예를 보여 주는 회로도이다.
도 58은 도 57에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.
도 59는 표시라인들에 공급되는 게이트 신호들을 보여 주는 파형도이다.
도 60은 데이터 라인들 간의 커플링 영향을 줄이기 위하여 데이터 라인들이 교차되는 예를 보여 주는 회로도이다.
도 61은 데이터 라인들 간의 커플링 영향을 줄이기 위한 다른 방법을 보여 주는 회로도이다.
도 62 내지 도 75는 도 61에 도시된 픽셀 회로들의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다.1 is a block diagram showing an electroluminescent display device according to an exemplary embodiment of the present invention.
2 and 3 are circuit diagrams showing examples of pixel circuits applicable to the present invention.
4 and 5 are diagrams showing a connection relationship between a demultiplexer, a pixel, and signal lines.
6 is a diagram showing pixels and signal lines disposed on first to eighth lines.
FIG. 7 is a waveform diagram illustrating gate signals applied to gate lines shown in FIG. 6 .
8 is a flowchart showing a pixel driving method according to an embodiment of the present invention.
FIG. 9 is a circuit diagram showing in detail the pixel circuit and signal wiring shown in FIGS. 2 and 4 .
FIG. 10 is a waveform diagram illustrating a method of driving the pixel circuit shown in FIG. 9 .
11 to 24 are diagrams showing a method of driving the pixel circuit shown in FIGS. 9 and 10 step by step on the time axis.
25 is a circuit diagram showing another example of the second switch TFT.
FIG. 26 is a plan view showing an actual layout of subpixels including the pixel circuit shown in FIG. 25 .
FIG. 27 is a cross-sectional view showing a cross section of the TFT array substrate taken along line “I-I'” in FIG. 26;
28 is a cross-sectional view illustrating an example in which a pair of data lines disposed between adjacent subpixels are disposed on the same plane.
29 is a diagram illustrating a gate line structure shared by subpixels of a first pixel group and subpixels of a second pixel group.
30 is a diagram illustrating coupling between a pair of data lines disposed between adjacent subpixels.
31 is a waveform diagram illustrating an example in which a data signal is distorted due to coupling between a pair of data lines disposed between adjacent subpixels.
32 is a waveform diagram illustrating an example in which data voltages are simultaneously applied to a pair of data lines disposed between adjacent subpixels.
33 and 34 are diagrams illustrating examples in which some of data lines are cross-connected in order to simultaneously apply data voltages to a pair of data lines disposed between adjacent subpixels.
FIG. 35 is a circuit diagram showing in detail the pixel circuit and signal wiring shown in FIGS. 2 and 5 .
FIG. 36 is a waveform diagram illustrating a method of driving the pixel circuit shown in FIG. 35 .
FIG. 37 is a diagram illustrating an example in which some data lines are crossed in FIG. 36 .
FIG. 38 is a diagram showing results of calculating time for each operation section for each resolution in the pixel circuit driving method shown in FIGS. 9 to 33 .
FIG. 39 is a diagram showing results of calculating time for each operation section for each resolution in the pixel circuit driving method shown in FIGS. 34 to 37 .
40 to 55 are diagrams showing a method of driving a pixel circuit step by step on the time axis.
56 is a diagram showing an example in which gate lines are separated between lines of a display panel.
FIG. 57 is a circuit diagram showing an example in which the pixel circuit shown in FIG. 2 is applied to the pixels of FIG. 56 .
FIG. 58 is a waveform diagram illustrating a method of driving the pixel circuit shown in FIG. 57 .
59 is a waveform diagram showing gate signals supplied to display lines.
60 is a circuit diagram illustrating an example in which data lines are crossed to reduce an effect of coupling between data lines.
61 is a circuit diagram showing another method for reducing the effect of coupling between data lines.
62 to 75 are diagrams showing a method of driving the pixel circuits shown in FIG. 61 step by step on the time axis.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. The present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only the embodiments will make the disclosure of the present invention complete, and those of ordinary skill in the art to which the present invention belongs It is provided to fully inform the scope of the invention, the invention is defined only by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명은 도면에 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 실질적으로 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다. Since the shape, size, ratio, angle, number, etc. disclosed in the drawings for explaining the embodiments of the present invention are exemplary, the present invention is not limited to those shown in the drawings. Like reference numbers designate substantially like elements throughout the specification. In addition, in describing the present invention, if it is determined that a detailed description of related known technologies may unnecessarily obscure the subject matter of the present invention, the detailed description will be omitted.

본 명세서 상에서 언급된 "구비한다", "포함한다", "갖는다", "이루어진다" 등이 사용되는 경우 ' ~ 만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수로 해석될 수 있다. When "comprises", "includes", "has", "consists of", etc. mentioned in this specification is used, other parts may be added unless '~ only' is used. When a component is expressed in the singular, it may be interpreted in the plural unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, even if there is no separate explicit description, it is interpreted as including the error range.

위치 관계에 대한 설명일 경우, 예를 들어, ' ~ 상에', ' ~ 상부에', ' ~ 하부에', ' ~ 옆에' 등으로 두 구성요소들 간에 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 그 구성요소들 사이에 하나 이상의 다른 구성 요소가 개재될 수 있다. In the case of a description of a positional relationship, for example, when a positional relationship between two components is described as 'on ~', 'on top of ~', 'on the bottom of ~', 'next to', etc., ' One or more other components may be interposed between those components where 'immediately' or 'directly' is not used.

구성 요소들을 구분하기 위하여 제1, 제2 등이 사용될 수 있으나, 이 구성 요소들은 구성 요소 앞에 붙은 서수나 구성 요소 명칭으로 그 기능이나 구조가 제한되지 않는다. 예컨대, 도 4의 픽셀 회로에서 구성 요소들 앞에 붙여진 제1, 제2, 제3 및 제4와 같은 서수는 스위치 소자들(S1~S4)을 통해 데이터 라인들에 순차적으로 충전되는 순서를 기준으로 붙여진 것이다. Although first, second, etc. may be used to distinguish the components, the function or structure of these components is not limited to the ordinal number or component name attached to the front of the component. For example, in the pixel circuit of FIG. 4, ordinal numbers such as 1st, 2nd, 3rd, and 4th attached before the components are based on the order in which the data lines are sequentially charged through the switch elements S1 to S4. it is pasted

이하의 실시예들은 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 기술적으로 다양한 연동 및 구동이 가능하다. 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.The following embodiments may be partially or wholly combined or combined with each other, and technically various interlocking and driving operations are possible. Each of the embodiments may be implemented independently of each other or together in an association relationship.

본 발명의 전계 발광 표시장치에서 픽셀 회로와 GIP 회로는 n 타입 TFT(NMOS)와 p 타입 TFT(PMOS) 중 하나 이상을 포함할 수 있다. TFT는 게이트(gate), 소스(source) 및 드레인(drain)을 포함한 3 전극 소자이다. 소스는 캐리어(carrier)를 트랜지스터에 공급하는 전극이다. TFT 내에서 캐리어는 소스로부터 흐르기 시작한다. 드레인은 TFT에서 캐리어가 외부로 나가는 전극이다. TFT에서 캐리어의 흐름은 소스로부터 드레인으로 흐른다. n 타입 TFT의 경우, 캐리어가 전자(electron)이기 때문에 소스로부터 드레인으로 전자가 흐를 수 있도록 소스 전압이 드레인 전압보다 낮은 전압을 가진다. n 타입 TFT에서 전류의 방향은 드레인으로부터 소스 쪽으로 흐른다. p 타입 TFT(PMOS)의 경우, 캐리어가 정공(hole)이기 때문에 소스로부터 드레인으로 정공이 흐를 수 있도록 소스 전압이 드레인 전압보다 높다. p 타입 TFT에서 정공이 소스로부터 드레인 쪽으로 흐르기 때문에 전류가 소스로부터 드레인 쪽으로 흐른다. TFT의 소스와 드레인은 고정된 것이 아니라는 것에 주의하여야 한다. 예컨대, 소스와 드레인은 인가 전압에 따라 변경될 수 있다. 따라서, TFT의 소스와 드레인으로 인하여 발명이 제한되지 않는다. 이하의 설명에서 TFT의 소스와 드레인을 제1 및 제2 전극으로 칭하기로 한다.In the electroluminescent display device of the present invention, the pixel circuit and the GIP circuit may include at least one of an n-type TFT (NMOS) and a p-type TFT (PMOS). A TFT is a three-electrode device including a gate, a source, and a drain. The source is an electrode that supplies a carrier to the transistor. Within the TFT, carriers start flowing from the source. The drain is an electrode through which carriers exit from the TFT. The flow of carriers in a TFT flows from the source to the drain. In the case of an n-type TFT, since electrons are carriers, the source voltage has a voltage lower than the drain voltage so that electrons can flow from the source to the drain. In an n-type TFT, the direction of current flows from the drain to the source. In the case of a p-type TFT (PMOS), since the carrier is a hole, the source voltage is higher than the drain voltage so that holes can flow from the source to the drain. Since holes flow from the source to the drain side in the p-type TFT, current flows from the source to the drain side. It should be noted that the source and drain of the TFT are not fixed. For example, the source and drain may change depending on the applied voltage. Therefore, the invention is not limited by the sources and drains of the TFTs. In the following description, the source and drain of the TFT will be referred to as first and second electrodes.

GIP 회로로부터 출력되는 게이트 신호는 게이트 온 전압(Gate On Voltage)과 게이트 오프 전압(Gate Off Voltage) 사이에서 스윙한다. 게이트 온 전압은 TFT의 문턱 전압 보다 높은 전압으로 설정되며, 게이트 오프 전압은 TFT의 문턱 전압 보다 낮은 전압으로 설정된다. TFT는 게이트 온 전압에 응답하여 턴-온(turn-on)되는 반면, 게이트 오프 전압에 응답하여 턴-오프(turn-off)된다. n 타입 TFT의 경우에, 게이트 온 전압은 게이트 하이 전압(Gate High Voltage, VGH)이고, 게이트 오프 전압은 게이트 로우 전압(Gate Low Voltage, VGL)일 수 있다. p 타입 TFT의 경우에, 게이트 온 전압은 게이트 로우 전압(VGL)이고, 게이트 오프 전압은 게이트 하이 전압(VGH)일 수 있다.A gate signal output from the GIP circuit swings between a gate on voltage and a gate off voltage. The gate-on voltage is set to a voltage higher than the threshold voltage of the TFT, and the gate-off voltage is set to a voltage lower than the threshold voltage of the TFT. A TFT is turned on in response to a gate-on voltage, while it is turned off in response to a gate-off voltage. In the case of an n-type TFT, the gate-on voltage may be a gate high voltage (VGH), and the gate-off voltage may be a gate low voltage (VGL). In the case of a p-type TFT, the gate-on voltage may be the gate low voltage (VGL), and the gate-off voltage may be the gate high voltage (VGH).

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다. 이하의 실시예들에서, 전계발광 표시장치는 유기발광 물질을 포함한 유기발광 표시장치를 중심으로 설명한다. 본 발명의 기술적 사상은 유기발광 표시장치에 국한되지 않고, 무기발광 물질을 포함한 무기발광 표시장치에 적용될 수 있다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the following embodiments, the electroluminescent display device will be mainly described as an organic light emitting display device including an organic light emitting material. The technical concept of the present invention is not limited to an organic light emitting display device and may be applied to an inorganic light emitting display device including an inorganic light emitting material.

본 발명은 디멀티플렉서(Demultiplexer, DEMUX)를 이용하여 하나의 채널을 통해 데이터 구동부로부터 출력되는 데이터 전압을 N(N은 2 이상의 짝수) 개의 데이터 라인들에 시분할 공급한다. 디멀티플렉서의 데이터 분배 결과, 표시패널의 화면 상에서 두 개 이상의 라인들에 배치된 픽셀들에 인가될 데이터 전압이 데이터 라인들에 연결된 커패시터들에 저장되어 데이터 라인들에 데이터 전압이 샘플링(sampling)된다. 다음 데이터가 인가되기 전까지 데이터 라인들의 커패시터에 저장된 데이터 전압이 유지(hold)된다. 이어서, 본 발명은 픽셀 회로를 이용하여 상기 두 개 이상의 라인들에 배치된 픽셀들에서 구동 소자의 전기적 특성 편차 만큼 데이터 전압을 동시에 보상하고 보상된 데이터 전압으로 픽셀들의 발광 소자(EL)를 동시에 구동한다. In the present invention, a data voltage output from a data driver is supplied to N (N is an even number greater than or equal to 2) data lines in a time-division manner using a demultiplexer (DEMUX) through one channel. As a result of the data distribution of the demultiplexer, data voltages to be applied to pixels disposed on two or more lines on the screen of the display panel are stored in capacitors connected to the data lines, and the data voltages are sampled on the data lines. Data voltages stored in capacitors of data lines are held until the next data is applied. Subsequently, the present invention simultaneously compensates data voltages by the electrical characteristic deviation of the driving elements in the pixels disposed on the two or more lines using a pixel circuit, and simultaneously drives the light emitting elements EL of the pixels with the compensated data voltages. do.

본 발명은 화면 상에서 두 개 이상의 라인들에 배치된 픽셀들에 공급될 데이터 전압을 N 개의 데이터 라인들에 순차적으로 충전한 후에, 그 픽셀들의 전기적 특성을 동시에 보상한다. 따라서, 본 발명은 화면 상에서 두 개 이상의 라인들에 배치된 픽셀들의 보상에 필요한 시간을 종래 기술 보다 두 배 이상 충분히 확보할 수 있고 추가 보상이나 다른 용도로 이용할 수 있는 여유 시간을 더 확보할 수 있다. According to the present invention, after sequentially charging N data lines with data voltages to be supplied to pixels arranged on two or more lines on a screen, electrical characteristics of the pixels are simultaneously compensated. Therefore, the present invention can sufficiently secure more than twice the time required for compensating pixels arranged in two or more lines on the screen than in the prior art, and can secure more extra time that can be used for additional compensation or other purposes. .

도 1을 참조하면, 본 발명의 실시예에 따른 전계 발광 표시장치는 표시패널(100)과, 표시패널 구동회로를 포함한다. Referring to FIG. 1 , an electroluminescent display device according to an exemplary embodiment of the present invention includes a display panel 100 and a display panel driving circuit.

표시패널(100)은 화면 상에서 입력 영상을 표시하는 액티브 영역(AA)을 포함한다. 액티브 영역(AA)에 픽셀 어레이가 배치된다. 픽셀 어레이는 다수의 데이터 라인들(102), 데이터 라인들(102)과 교차되는 다수의 게이트 라인들(103), 및 매트릭스 형태로 배치되는 픽셀들을 포함한다. The display panel 100 includes an active area AA displaying an input image on the screen. A pixel array is disposed in the active area AA. The pixel array includes a plurality of data lines 102, a plurality of gate lines 103 crossing the data lines 102, and pixels arranged in a matrix form.

픽셀들 각각은 컬러 구현을 위하여 적색 서브 픽셀, 녹색 서브 픽셀, 청색 서브 픽셀로 나뉘어질 수 있다. 픽셀들 각각은 백색 서브 픽셀을 더 포함할 수 있다. 서브 픽셀들(101) 각각은 픽셀 회로를 포함한다. 픽셀 회로는 도 2 및 도 3의 예와 같이, 발광 소자, 구동 소자, 하나 이상의 스위치 소자, 및 커패시터를 포함한다. 구동 소자와 스위치 소자는 TFT로 구현될 수 있다. 픽셀 회로는 도 2 및 도 3에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 도 2 및 도 3은 p 타입 TFT 기반으로 구현된 픽셀 회로를 예시할 수 있으나 픽셀 회로는 공지된 n 타입 TFT 기반의 픽셀 회로로 구현될 수도 있다. 픽셀 회로는 데이터 라인(102)과 게이트 라인(103)에 연결된다. 도 4의 예와 같이, 이웃한 서브 픽셀들 사이에 두 개의 데이터 라인들이 배치될 수 있다. Each of the pixels may be divided into a red sub-pixel, a green sub-pixel, and a blue sub-pixel for color implementation. Each of the pixels may further include a white sub-pixel. Each of the subpixels 101 includes a pixel circuit. As in the example of FIGS. 2 and 3 , the pixel circuit includes a light emitting element, a driving element, one or more switch elements, and a capacitor. The driving element and the switch element may be implemented as TFTs. It should be noted that the pixel circuit is not limited to FIGS. 2 and 3 . For example, FIGS. 2 and 3 may illustrate a pixel circuit implemented based on a p-type TFT, but the pixel circuit may be implemented as a known n-type TFT-based pixel circuit. The pixel circuit is connected to the data line 102 and the gate line 103. As in the example of FIG. 4 , two data lines may be disposed between adjacent subpixels.

표시패널(100)은 도 2 및 도 3에 도시된 바와 같이 픽셀 구동 전압(VDD)을 서브 픽셀들(101)에 공급하기 위한 제1 전원 라인(41, 43), 픽셀 회로를 초기화하기 위한 기준 전압(Vref)을 서브 픽셀들(101)에 공급하기 위한 제2 전원 라인(42, 44), 저전위 전원 전압(VSS)을 픽셀들에 공급하기 위한 VSS 전극 등을 더 포함할 수 있다. 전원 라인들과 VSS 전극은 도시하지 않은 전원 회로에 연결된다. As shown in FIGS. 2 and 3 , the display panel 100 includes first power lines 41 and 43 for supplying the pixel driving voltage VDD to the subpixels 101 and a reference for initializing the pixel circuit. Second power lines 42 and 44 for supplying the voltage Vref to the sub-pixels 101 and a VSS electrode for supplying the low-potential power supply voltage VSS to the pixels may further be included. The power lines and the VSS electrode are connected to a power circuit not shown.

표시패널(100) 상에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱되거나 픽셀들을 통해 센싱될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시패널의 화면 상에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다. Touch sensors may be disposed on the display panel 100 . A touch input may be sensed using separate touch sensors or sensed through pixels. Touch sensors are implemented as on-cell type or add-on type touch sensors disposed on the screen of a display panel or embedded in a pixel array. can

표시패널 구동회로는 데이터 구동부(110)와 게이트 구동부(120)를 구비한다. 표시패널 구동회로는 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치된 디멀티플렉서(112)를 더 구비한다. The display panel driving circuit includes a data driver 110 and a gate driver 120 . The display panel driving circuit further includes a demultiplexer 112 disposed between the data driver 110 and the data lines 102 .

표시패널 구동회로는 타이밍 콘트롤러(Timing controller, TCON)(130)의 제어 하에 표시패널(100)의 픽셀들에 입력 영상의 데이터를 기입한다. 표시패널 구동회로는 터치 센서들을 구동하기 위한 터치 센서 구동부를 더 구비할 수 있다. 터치 센서 구동부는 도 1에서 생략되어 있다. 모바일 기기에서 표시패널 구동회로, 타이밍 콘트롤러(130) 그리고 전원 회로는 하나의 집적 회로에 집적될 수 있다. The display panel driving circuit writes data of an input image into pixels of the display panel 100 under the control of a timing controller (TCON) 130 . The display panel driving circuit may further include a touch sensor driver for driving the touch sensors. The touch sensor driver is omitted in FIG. 1 . In a mobile device, the display panel driving circuit, the timing controller 130, and the power supply circuit may be integrated into one integrated circuit.

표시패널 구동회로는 저속 구동 모드로 동작할 수 있다. 저속 구동 모드는 입력 영상을 분석하여 입력 영상이 미리 설정된 프레임 개수 만큼 변화가 없을 때 표시장치의 소비 전력을 줄이기 위하여 설정될 수 있다. 다시 말하여, 저속 구동 모드는 정지 영상이 일정 시간 이상 입력될 때 픽셀들의 리프레쉬 레이트(Refresh rate)를 낮춤으로써 픽셀들의 데이터 기입 주기를 길게 제어하여 소비 전력을 줄일 수 있다. 저속 구동 모드는 정지 영상이 입력될 때에 한정되지 않는다. 예컨대, 표시장치가 대기 모드로 동작하거나 사용자 명령이나 입력 영상이 소정 시간 이상 표시패널 구동 회로에 입력되지 않을 때 표시패널 구동 회로는 저속 구동 모드로 동작할 수 있다.The display panel driving circuit may operate in a low speed driving mode. The low-speed driving mode may be set to reduce power consumption of the display device when the input image does not change by a preset number of frames by analyzing the input image. In other words, in the low-speed driving mode, when a still image is input for a predetermined period of time or longer, a refresh rate of pixels is lowered, thereby controlling a data write period of pixels to be long, thereby reducing power consumption. The low-speed drive mode is not limited when a still image is input. For example, when the display device operates in a standby mode or a user command or an input image is not input to the display panel driving circuit for a predetermined period of time or longer, the display panel driving circuit may operate in a low speed driving mode.

데이터 구동부(110)는 매 프레임 기간마다 타이밍 콘트롤러(130)로부터 수신되는 입력 영상의 디지털 데이터를 감마 보상 전압으로 변환하여 데이터 신호를 발생한다. 데이터 구동부(110)는 채널들 각각에서 출력 버퍼를 통해 데이터 신호의 전압(이하 “데이터 전압”이라 함)을 출력한다. 디멀티플렉서(112)는 다수의 스위치 소자들을 이용하여 데이터 구동부(110)와 데이터 라인들(102) 사이에 배치되어 데이터 구동부(110)로부터 출력되는 데이터 전압을 데이터 라인들(102)로 분배한다. 도 4에서 “S1~S4”는 디멀티플렉서(112)의 스위치 소자들을 나타낸다. The data driver 110 converts digital data of an input image received from the timing controller 130 in each frame period into a gamma compensation voltage to generate a data signal. The data driver 110 outputs a voltage of a data signal (hereinafter referred to as “data voltage”) through an output buffer in each of the channels. The demultiplexer 112 is disposed between the data driver 110 and the data lines 102 using a plurality of switch elements to distribute the data voltage output from the data driver 110 to the data lines 102 . In FIG. 4, “S1 to S4” represent switch elements of the demultiplexer 112.

게이트 구동부(120)는 액티브 영역의 TFT 어레이와 함께 표시패널(100) 상의 베젤 영역(BZ) 상에 직접 형성되는 GIP 회로로 구현될 수 있다. 게이트 구동부(120)는 타이밍 콘트롤러(130)의 제어 하에 게이트 신호를 게이트 라인들(103)로 출력한다. 게이트 구동부(120)는 시프트 레지스터(Shift register)를 이용하여 게이트 신호를 시프트시킴으로써 그 신호들을 게이트 라인들(103)에 순차적으로 공급할 수 있다. 게이트 신호는 데이터가 기입될 라인의 픽셀들을 선택하기 위한 스캔 신호(SCAN1, SCAN2)와, 데이터 전압이 충전된 픽셀들의 발광 시간을 정의하는 발광 신호(이하, “EM 신호”라 함)을 포함한다. The gate driver 120 may be implemented as a GIP circuit directly formed on the bezel area BZ of the display panel 100 together with the active area TFT array. The gate driver 120 outputs gate signals to the gate lines 103 under the control of the timing controller 130 . The gate driver 120 may sequentially supply the gate signals to the gate lines 103 by shifting the gate signals using a shift register. The gate signal includes scan signals (SCAN1 and SCAN2) for selecting pixels of a line on which data is to be written, and a light emission signal (hereinafter referred to as “EM signal”) that defines the light emission time of the pixels charged with the data voltage. .

게이트 구동부(120)는 제1 게이트 구동부(121)와 제2 게이트 구동부(122)를 포함할 수 있다. 제1 게이트 구동부(121)는 스캔 신호(SCAN1, SCAN2)를 출력하고, 시프트 클럭에 따라 스캔 신호(SCAN1, SCAN2)를 순차적으로 시프트한다. 제2 게이트 구동부(122)는 EM 신호(EM)를 출력하고, 시프트 클럭에 따라 EM 신호(EM)를 순차적으로 시프트한다. 베젤이 없는 모델의 경우에, 제1 및 제2 게이트 구동부들(121, 122)를 구성하는 스위치 소자들이 액티브 영역(AA) 내에 분산 배치될 수 있다. The gate driver 120 may include a first gate driver 121 and a second gate driver 122 . The first gate driver 121 outputs the scan signals SCAN1 and SCAN2 and sequentially shifts the scan signals SCAN1 and SCAN2 according to the shift clock. The second gate driver 122 outputs the EM signal EM and sequentially shifts the EM signal EM according to the shift clock. In the case of a model without a bezel, switch elements constituting the first and second gate drivers 121 and 122 may be distributed in the active area AA.

타이밍 콘트롤러(130)는 도시하지 않은 호스트 시스템으로부터 입력 영상의 디지털 비디오 데이터(DATA)와, 그와 동기되는 타이밍 신호를 수신한다. 타이밍 신호는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 클럭 신호(DCLK) 및 데이터 인에이블신호(DE) 등을 포함한다. 호스트 시스템은 TV(Television) 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터(PC), 홈 시어터 시스템, 모바일 기기의 시스템 중 어느 하나일 수 있다.The timing controller 130 receives digital video data (DATA) of an input image and a timing signal synchronized therewith from a host system (not shown). The timing signal includes a vertical synchronizing signal Vsync, a horizontal synchronizing signal Hsync, a clock signal DCLK, and a data enable signal DE. The host system may be any one of a TV (Television) system, a set-top box, a navigation system, a personal computer (PC), a home theater system, and a mobile device system.

타이밍 콘트롤러(130)는 입력 프레임 주파수를 i 배 체배하여 입력 프레임 주파수×i(i는 0 보다 큰 양의 정수) Hz의 프레임 주파수로 표시패널 구동부(110, 112, 120)의 동작 타이밍을 제어할 수 있다. 입력 프레임 주파수는 NTSC(National Television Standards Committee) 방식에서 60Hz이며, PAL(Phase-Alternating Line) 방식에서 50Hz이다. 타이밍 콘트롤러는 저속 구동 모드에서 픽셀들의 리프레쉬 레이트를 낮추기 위하여 프레임 주파수를 1Hz ~ 30Hz 사이의 주파수로 낮출 수 있다. The timing controller 130 multiplies the input frame frequency by i to control the operation timing of the display panel drivers 110, 112, and 120 with a frame frequency of input frame frequency × i (i is a positive integer greater than 0) Hz. can The input frame frequency is 60 Hz in the National Television Standards Committee (NTSC) method and 50 Hz in the Phase-Alternating Line (PAL) method. The timing controller may lower the frame frequency to a frequency between 1 Hz and 30 Hz in order to lower the refresh rate of pixels in the low-speed drive mode.

타이밍 콘트롤러(130)는 호스트 시스템으로부터 수신된 타이밍 신호(Vsync, Hsync, DE)를 바탕으로서 데이터 구동부(110)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호, 디멀티플렉서(112)의 동작 타이밍을 제어하기 위한 스위치 제어신호, 게이트 구동부(120)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호를 발생한다. 타이밍 콘트롤러(130)로부터 출력된 게이트 타이밍 제어신호의 전압 레벨은 도시하지 않은 레벨 시프터를 통해 게이트 온 전압과 게이트 오프 전압으로 변환되어 게이트 구동부(120)에 공급될 수 있다. 레벨 시프터는 게이트 타이밍 제어신호의 로우 레벨 전압(low level voltage)을 게이트 로우 전압(VGL)으로 변환하고, 게이트 타이밍 제어신호의 하이 레벨 전압(high level voltage)을 게이트 하이 전압(VGH)으로 변환한다. The timing controller 130 controls the operation timing of the demultiplexer 112 and the data timing control signal for controlling the operation timing of the data driver 110 based on the timing signals Vsync, Hsync, and DE received from the host system. and a gate timing control signal for controlling the operation timing of the gate driver 120 are generated. A voltage level of the gate timing control signal output from the timing controller 130 may be converted into a gate-on voltage and a gate-off voltage through a level shifter (not shown) and then supplied to the gate driver 120 . The level shifter converts a low level voltage of the gate timing control signal into a gate low voltage (VGL) and converts a high level voltage of the gate timing control signal into a gate high voltage (VGH). .

도 2 및 도 3은 본 발명에 적용 가능한 픽셀 회로들의 예를 보여 주는 회로도들이다. 도 2 및 도 3에 도시된 픽셀 회로들은 구동 소자의 문턱 전압(Vth)을 센싱하고 그 문턱 전압(Vth) 만큼 데이터 전압(Vdata)을 보상하는 내부 보상 회로가 적용된 예이다. 본 발명은 도 2 및 도 3에 도시된 픽셀 회로에 한정되지 않는다는 것에 주의하여야 한다. 예컨대, 본 발명의 픽셀 회로는 구동 소자의 이동도(mobility, μ)를 센싱하고 그 이동도 만큼 데이터 전압(Vdata)을 보상하는 내부 보상 회로로 적용될 수 있다. 이러한 내부 보상 회로의 일 예로서, 본원 출원인에 의해 기출원된 대한민국 특허 출원 제10-2016-0097481호(2016.07.29)이 있다.2 and 3 are circuit diagrams showing examples of pixel circuits applicable to the present invention. The pixel circuits shown in FIGS. 2 and 3 are examples in which an internal compensation circuit that senses the threshold voltage Vth of a driving element and compensates the data voltage Vdata by the threshold voltage Vth is applied. It should be noted that the present invention is not limited to the pixel circuits shown in Figs. 2 and 3. For example, the pixel circuit of the present invention may be applied as an internal compensation circuit that senses the mobility μ of a driving element and compensates for the data voltage Vdata by the mobility μ. As an example of such an internal compensation circuit, there is Korean Patent Application No. 10-2016-0097481 (2016.07.29) filed by the present applicant.

도 2를 참조하면, 픽셀 회로의 일 예는 발광 소자(EL)와, 다수의 TFT들(Thin Film Transistor)(T1~T5, DT), 스토리지 커패시터(Cst) 등을 포함한다. TFT들(T1~T5, DT)은 p 타입 TFT(PMOS)로 구현될 수 있으나 이에 한정되지 않는다. Referring to FIG. 2 , an example of a pixel circuit includes a light emitting element EL, a plurality of Thin Film Transistors (TFTs) T1 to T5, DT, and a storage capacitor Cst. The TFTs T1 to T5 and DT may be implemented as p-type TFTs (PMOS), but are not limited thereto.

스위치 TFT들(T1~T5)은 게이트 라인(31~33)으로부터의 게이트 신호에 따라 온/오프되어 픽셀 회로를 초기화한 후, 구동 TFT(DT)의 소스와 드레인을 연결한 다음, 데이터 전압을 스토리지 커패시터(Cst)에 공급한다. 그리고 스위치 TFT들(T1~T5)은 구동 TFT(DT)와 발광 소자(EL) 사이의 전류 패스를 스위칭한다. 구동 TFT(DT)의 게이트와 드레인이 연결되면, 구동 TFT(DT)가 다이오드 형태로 동작하여 구동 TFT(DT)의 소스-게이트간 전압이 구동 TFT(DT)의 문턱 전압까지 상승하여 스토리지 커패시터(Cst)에 샘플링된다. The switch TFTs (T1 to T5) are turned on/off according to gate signals from the gate lines (31 to 33) to initialize the pixel circuit, connect the source and drain of the driving TFT (DT), and then set the data voltage to It is supplied to the storage capacitor Cst. And the switch TFTs T1 to T5 switch the current path between the driving TFT DT and the light emitting element EL. When the gate and drain of the driving TFT (DT) are connected, the driving TFT (DT) operates in the form of a diode so that the source-gate voltage of the driving TFT (DT) rises to the threshold voltage of the driving TFT (DT) and the storage capacitor ( Cst) is sampled.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n4)를 통해 제4 및 제5 스위치 TFT들(T4, T5)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다. OLED는 데이터 전압(Vdata)에 따라 구동 TFT(DT)에 의해 조절되는 전류량으로 발광한다. OLED의 전류패스는 제4 스위치 TFT(T4)에 의해 스위칭된다. The light emitting element EL may be implemented as an OLED. An OLED includes an organic compound layer formed between an anode and a cathode. The organic compound layer may include, but is not limited to, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The anode of the OLED is connected to the fourth and fifth switch TFTs T4 and T5 through the fourth node n4. The cathode of the OLED is connected to the VSS electrode to which the low potential power supply voltage (VSS) is applied. The OLED emits light with an amount of current controlled by the driving TFT (DT) according to the data voltage (Vdata). The current path of the OLED is switched by the fourth switch TFT (T4).

스토리지 커패시터(Cst)는 제1 노드(n1)와 제2 노드(n2) 사이에 연결된다. 이 스토리지 커패시터(Cst)에 샘플링된 구동 TFT(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다. 따라서, 서브 픽셀들 각각에서 데이터 전압(Vdata)은 구동 TFT(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 TFT의 특성 편차가 보상되어 균일한 구동 특성으로 구동될 수 있다. The storage capacitor Cst is connected between the first node n1 and the second node n2. The data voltage Vdata compensated for by the sampled threshold voltage Vth of the driving TFT DT is charged in the storage capacitor Cst. Therefore, since the data voltage Vdata in each of the subpixels is compensated by the threshold voltage Vth of the driving TFT DT, deviations in the characteristics of the driving TFT in the subpixels are compensated for, so that the subpixels can be driven with uniform driving characteristics. .

제1 스위치 TFT(T1)는 제1 스캔 신호(SCAN1)에 응답하여 데이터 전압(Vdata)을 제1 노드(n1)에 공급하는 스위치 소자이다. 제1 스위치 TFT(T1)는 제1 게이트 라인(31)에 연결된 게이트, 데이터 라인(21)에 연결된 제1 전극, 및 제1 노드(n1)에 연결된 제2 전극을 포함한다. 제1 스캔 신호(SCAN1)는 제1 게이트 라인(31)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 제1 스캔 신호(SCAN1)는 두 라인들에 배치된 픽셀들에서 구동 TFT(DT)의 문턱 전압을 샘플링하고 데이터 전압을 픽셀들에 충전하는 보상 기간을 정의한다. 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생될 수 있다. 제1 스캔 신호(SCAN1)의 펄스 폭(pulse width)은 도 10에 도시된 바와 같이 1 수평 기간(1H) 보다 작게 설정될 수 있다. 제1 스캔 신호(SCAN1)의 펄스 폭 내에서 두 라인들에 배치된 픽셀들에 형성된 구동 TFT(DT)의 문턱 전압이 동시에 샘플링되고 그 픽셀들에 데이터 전압이 동시에 충전되어 데이터가 기입(write)될 수 있다. The first switch TFT ( T1 ) is a switch element that supplies the data voltage (Vdata) to the first node (n1) in response to the first scan signal (SCAN1). The first switch TFT (T1) includes a gate connected to the first gate line 31, a first electrode connected to the data line 21, and a second electrode connected to the first node n1. The first scan signal SCAN1 may be simultaneously applied to pixels disposed on two lines of the active area AA through the first gate line 31 . The first scan signal SCAN1 defines a compensation period during which the threshold voltage of the driving TFT DT is sampled in pixels arranged on two lines and the data voltage is charged in the pixels. The first scan signal SCAN1 may be generated as a gate-on voltage VGL pulse. As shown in FIG. 10 , the pulse width of the first scan signal SCAN1 may be set to be smaller than one horizontal period (1H). Within the pulse width of the first scan signal SCAN1, the threshold voltage of the driving TFT (DT) formed in the pixels disposed on the two lines is simultaneously sampled, and the data voltage is simultaneously charged in the pixels to write data. It can be.

제2 스위치 TFT(T2)는 제2 스캔 신호(SCAN2)에 응답하여 구동 TFT(DT)의 게이트와 제2 전극을 연결하여 구동 TFT(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 TFT(T2)는 제2 게이트 라인(32)에 연결된 게이트, 제2 노드(n2)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 제2 스캔 신호(SCAN2)는 제2 게이트 라인(32)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 제2 스캔 신호(SCAN2)의 펄스는 두 라인들에 배치된 픽셀들의 초기화 기간과 보상 기간 동안 게이트 온 전압(VGL)으로 발생된다. 제2 스캔 신호(SCAN2)의 펄스 폭은 1 수평 기간(1H) 보다 작게 설정될 수 있다. The second switch TFT (T2) connects the gate and the second electrode of the driving TFT (DT) in response to the second scan signal (SCAN2) to operate the driving TFT (DT) as a diode. The second switch TFT (T2) includes a gate connected to the second gate line 32, a first electrode connected to the second node n2, and a second electrode connected to the third node n3. The second scan signal SCAN2 may be simultaneously applied to pixels arranged on two lines of the active area AA through the second gate line 32 . A pulse of the second scan signal SCAN2 is generated as a gate-on voltage VGL during an initialization period and a compensation period of pixels arranged on two lines. The pulse width of the second scan signal SCAN2 may be set to be smaller than one horizontal period (1H).

제3 스위치 TFT(T3)는 EM 신호(EM)에 응답하여 소정의 기준 전압(Vref)을 제1 노드(n1)에 공급하여 제1 노드(n1)를 기준 전압(Vref)으로 초기화한다. 제3 스위치 TFT(T3)는 제3 게이트 라인(33)에 연결된 게이트, 제1 노드(n1)에 연결된 제1 전극, 및 제2 전원 라인(42)에 연결된 제2 전극을 포함한다. EM 신호(EM)는 발광 소자(EL)의 턴-온/오프(turn-on/off) 시간을 정의한다. EM 신호(EM)는 제3 게이트 라인(33)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. EM 신호(EM)의 펄스는 발광 소자(EL)의 발광을 차단하기 위한 게이트 오프 전압으로 발생될 수 있다. EM 신호(EM)의 게이트 오프 전압(VGH) 구간 즉, 펄스 폭 구간은 발광 소자(EL)의 전류 패스가 차단되어 발광 소자(EL)의 턴-오프 시간을 정의한다. EM 신호(EM)가 게이트 온 전압(VGL)일 때 발광 소자(EL)의 전류 패스가 형성되어 발광 소자(EL)가 턴-온되어 발광 소자(EL)가 발광될 수 있다. EM 신호(EM)의 펄스폭은 도 10에 도시된 바와 같이 1 수평 기간(1H) 보다 작게 설정될 수 있다. The third switch TFT (T3) supplies a predetermined reference voltage (Vref) to the first node (n1) in response to the EM signal (EM) to initialize the first node (n1) to the reference voltage (Vref). The third switch TFT (T3) includes a gate connected to the third gate line 33, a first electrode connected to the first node n1, and a second electrode connected to the second power supply line 42. The EM signal EM defines turn-on/off time of the light emitting element EL. The EM signal EM may be simultaneously applied to pixels disposed on two lines of the active area AA through the third gate line 33 . A pulse of the EM signal EM may be generated as a gate-off voltage for blocking light emission of the light emitting element EL. A gate-off voltage (VGH) period of the EM signal EM, that is, a pulse width period defines a turn-off time of the light emitting element EL when the current path of the light emitting element EL is blocked. When the EM signal EM is at the gate-on voltage VGL, a current path of the light emitting element EL is formed and the light emitting element EL is turned on so that the light emitting element EL can emit light. As shown in FIG. 10, the pulse width of the EM signal EM may be set smaller than one horizontal period (1H).

제4 스위치 TFT(T4)는 EM 신호(EM)에 응답하여 발광 소자(EL)의 전류 패스를 스위칭한다. 제4 스위치 TFT(T4)의 게이트는 제3 게이트 라인(33)에 연결된다. 제4 스위치 TFT(T4)의 제1 전극은 제3 노드(n3)에 연결되고, 제4 스위치 TFT(T4)의 제2 전극은 제4 노드(n4)에 연결된다. The fourth switch TFT (T4) switches the current path of the light emitting element (EL) in response to the EM signal (EM). A gate of the fourth switch TFT (T4) is connected to the third gate line 33. The first electrode of the fourth switch TFT (T4) is connected to the third node (n3), and the second electrode of the fourth switch TFT (T4) is connected to the fourth node (n4).

제5 스위치 TFT(T5)는 제2 스캔 신호(SCAN2)에 응답하여 발광 소자(EL)의 애노드에 연결된 제4 노드(n4)의 전압을 기준 전압(Vref)으로 초기화한다. 제5 스위치 TFT(T5)는 제2 게이트 라인(32)에 연결된 게이트, 제2 전원 라인(42)에 연결된 제1 전극, 및 제4 노드(n4)에 연결된 제2 전극을 포함한다. 제2 스캔 신호(SCAN2)는 제2 게이트 라인(32)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 기준 전압(Vref)은 제2 전원 라인(42)을 통해 픽셀들에 공급된다. The fifth switch TFT (T5) initializes the voltage of the fourth node (n4) connected to the anode of the light emitting element (EL) to the reference voltage (Vref) in response to the second scan signal (SCAN2). The fifth switch TFT (T5) includes a gate connected to the second gate line 32, a first electrode connected to the second power supply line 42, and a second electrode connected to the fourth node n4. The second scan signal SCAN2 may be simultaneously applied to pixels arranged on two lines of the active area AA through the second gate line 32 . The reference voltage Vref is supplied to the pixels through the second power supply line 42 .

구동 TFT(DT)는 소스-게이트 간 전압(Vsg)에 따라 발광 소자(EL)에 흐르는 전류를 조절하는 구동 소자이다. 구동 TFT(DT)는 제2 노드(n2)에 연결된 게이트, 제1 전원 라인(41)에 연결된 제1 전극, 및 제3 노드(n3)에 연결된 제2 전극을 포함한다. 픽셀 구동 전압(VDD)은 제1 전원 라인(41)을 통해 픽셀들에 공급된다. The driving TFT DT is a driving element that controls the current flowing through the light emitting element EL according to the source-gate voltage Vsg. The driving TFT (DT) includes a gate connected to the second node n2, a first electrode connected to the first power line 41, and a second electrode connected to the third node n3. The pixel driving voltage VDD is supplied to the pixels through the first power line 41 .

도 3을 참조하면, 픽셀 회로의 다른 예는 발광 소자(EL)와, 다수의 TFT들 (T11~T16, DT), 스토리지 커패시터(Cst) 등을 포함한다. TFT들(T11~T16, DT)은 p 타입 TFT(PMOS)로 구현될 수 있으나 이에 한정되지 않는다. Referring to FIG. 3 , another example of the pixel circuit includes a light emitting element EL, a plurality of TFTs T11 to T16 and DT, and a storage capacitor Cst. The TFTs T11 to T16 and DT may be implemented as p-type TFTs (PMOS), but are not limited thereto.

발광 소자(EL)는 OLED로 구현될 수 있다. OLED는 애노드와 캐소드 사이에 형성된 유기 화합물층을 포함한다. 유기 화합물층은 정공주입층(HIL), 정공수송층(HTL), 발광층(EML), 전자수송층(ETL) 및 전자주입층(EIL) 등을 포함할 수 있으나 이에 한정되지 않는다. OLED의 애노드는 제4 노드(n14)를 통해 제4 및 제5 스위치 TFT들(T14, T15)에 연결된다. OLED의 캐소드는 저전위 전원 전압(VSS)이 인가되는 VSS 전극에 연결된다. OLED는 데이터 전압(Vdata)에 따라 구동 TFT(DT)에 의해 조절되는 전류량으로 발광한다. OLED의 전류패스는 제3 및 제4 스위치 TFT(T13, T14)에 의해 스위칭된다. OLED의 양단에는 커패시터(Cel)가 형성될 수 있다.The light emitting element EL may be implemented as an OLED. An OLED includes an organic compound layer formed between an anode and a cathode. The organic compound layer may include, but is not limited to, a hole injection layer (HIL), a hole transport layer (HTL), an emission layer (EML), an electron transport layer (ETL), and an electron injection layer (EIL). The anode of the OLED is connected to the fourth and fifth switch TFTs T14 and T15 through the fourth node n14. The cathode of the OLED is connected to the VSS electrode to which the low potential power supply voltage (VSS) is applied. The OLED emits light with an amount of current controlled by the driving TFT (DT) according to the data voltage (Vdata). The current path of the OLED is switched by the third and fourth switch TFTs (T13, T14). A capacitor (Cel) may be formed at both ends of the OLED.

스토리지 커패시터(Cst)는 제1 노드(n11)와 제1 전원 라인(43) 사이에 연결된다. 픽셀 구동 전압(VDD)은 제1 전원 라인(43)을 통해 픽셀들에 공급된다. 스토리지 커패시터(Cst)에 샘플링된 구동 TFT(DT)의 문턱 전압(Vth) 만큼 보상된 데이터 전압(Vdata)이 충전된다. 따라서, 서브 픽셀들 각각에서 데이터 전압(Vdata)은 구동 TFT(DT)의 문턱 전압(Vth) 만큼 보상되기 때문에서 서브 픽셀들에서 구동 TFT의 특성 편차가 보상되어 균일한 구동 특성으로 구동될 수 있다.The storage capacitor Cst is connected between the first node n11 and the first power line 43 . The pixel driving voltage VDD is supplied to the pixels through the first power supply line 43 . The data voltage Vdata compensated for by the sampled threshold voltage Vth of the driving TFT DT is charged in the storage capacitor Cst. Therefore, since the data voltage Vdata in each of the subpixels is compensated by the threshold voltage Vth of the driving TFT DT, deviations in the characteristics of the driving TFT in the subpixels are compensated for, so that the subpixels can be driven with uniform driving characteristics. .

제1 스위치 TFT(T11)는 제1 스캔 신호(SCAN1)에 응답하여 데이터 전압(Vdata)을 제1 노드(n11)에 공급하는 스위치 소자이다. 제1 스위치 TFT(T11)는 제1 게이트 라인(34)에 연결된 게이트, 제2 전원 라인(44)에 연결된 제1 전극, 및 제1 노드(n11)에 연결된 제2 전극을 포함한다. 제1 스캔 신호(SCAN1)는 제1 게이트 라인(34)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 제1 스캔 신호(SCAN1)는 두 라인들에 배치된 픽셀들에서 구동 TFT(DT)의 문턱 전압을 샘플링하고 데이터 전압을 픽셀들에 충전하는 보상 기간을 정의한다. 제1 스캔 신호(SCAN1)는 게이트 온 전압(VGL)의 펄스로 발생될 수 있다. 제1 스캔 신호(SCAN1)의 펄스 폭은 1 수평 기간(1H) 보다 작게 설정될 수 있다. The first switch TFT T11 is a switch element that supplies the data voltage Vdata to the first node n11 in response to the first scan signal SCAN1. The first switch TFT (T11) includes a gate connected to the first gate line 34, a first electrode connected to the second power supply line 44, and a second electrode connected to the first node n11. The first scan signal SCAN1 may be simultaneously applied to pixels disposed on two lines of the active area AA through the first gate line 34 . The first scan signal SCAN1 defines a compensation period during which the threshold voltage of the driving TFT DT is sampled in pixels arranged on two lines and the data voltage is charged in the pixels. The first scan signal SCAN1 may be generated as a gate-on voltage VGL pulse. The pulse width of the first scan signal SCAN1 may be set to be smaller than one horizontal period (1H).

제2 스위치 TFT(T12)는 제2 스캔 신호(SCAN2)에 응답하여 구동 TFT(DT)의 게이트와 제2 전극을 연결하여 구동 TFT(DT)를 다이오드(Diode)로 동작하게 한다. 제2 스위치 TFT(T12)는 제2 게이트 라인(35)에 연결된 게이트, 제1 노드(n11)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. 제2 스캔 신호(SCAN2)는 제2 게이트 라인(35)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 제2 스캔 신호(SCAN2)의 펄스는 두 라인들에 배치된 픽셀들의 초기화 기간과 보상 기간 동안 게이트 온 전압(VGL)으로 발생된다. 제2 스캔 신호(SCAN2)의 펄스 폭은 1 수평 기간(1H) 보다 작게 설정될 수 있다. The second switch TFT T12 connects the gate and the second electrode of the driving TFT DT in response to the second scan signal SCAN2 to operate the driving TFT DT as a diode. The second switch TFT (T12) includes a gate connected to the second gate line 35, a first electrode connected to the first node n11, and a second electrode connected to the third node n13. The second scan signal SCAN2 may be simultaneously applied to pixels disposed on two lines of the active area AA through the second gate line 35 . A pulse of the second scan signal SCAN2 is generated as a gate-on voltage VGL during an initialization period and a compensation period of pixels arranged on two lines. The pulse width of the second scan signal SCAN2 may be set to be smaller than one horizontal period (1H).

제3 스위치 TFT(T13)는 EM 신호(EM)에 응답하여 제1 전원 라인(43)과 제2 노드(n12) 사이의 전류 패스(current path)를 스위칭한다. 제3 스위치 TFT(T13)는 제4 게이트 라인(37)에 연결된 게이트, 제1 전원 라인(43)에 연결된 제1 전극, 및 제2 노드(n12)에 연결된 제2 전극을 포함한다. EM 신호(EM)의 펄스는 발광 소자(EL)의 발광을 차단하기 위한 게이트 오프 전압으로 발생될 수 있다. EM 신호는 제4 게이트 라인(37)을 통해 두 개의 라인에 배치된 픽셀들에 동시에 공급된다. EM 신호의 펄스폭은 1 수평 기간(1H) 보다 작게 설정될 수 있다. The third switch TFT (T13) switches a current path between the first power line 43 and the second node n12 in response to the EM signal EM. The third switch TFT (T13) includes a gate connected to the fourth gate line 37, a first electrode connected to the first power line 43, and a second electrode connected to the second node n12. A pulse of the EM signal EM may be generated as a gate-off voltage for blocking light emission of the light emitting element EL. An EM signal is simultaneously supplied to pixels arranged on two lines through the fourth gate line 37 . The pulse width of the EM signal may be set smaller than one horizontal period (1H).

제4 스위치 TFT(T14)는 EM 신호(EM)에 응답하여 제3 노드(n13)와 제4 노드(n14) 사이의 전류 패스를 스위칭한다. 제4 스위치 TFT(T14)의 게이트는 제4 게이트 라인(37)에 연결된다. 제4 스위치 TFT(T14)의 제1 전극은 제3 노드(n13)에 연결되고, 제4 스위치 TFT(T14)의 제2 전극은 제4 노드(n14)에 연결된다. The fourth switch TFT (T14) switches the current path between the third node (n13) and the fourth node (n14) in response to the EM signal (EM). A gate of the fourth switch TFT (T14) is connected to the fourth gate line 37. The first electrode of the fourth switch TFT (T14) is connected to the third node (n13), and the second electrode of the fourth switch TFT (T14) is connected to the fourth node (n14).

제5 스위치 TFT(T15)는 제3 스캔 신호(SCAN3)에 응답하여 발광 소자(EL)의 애노드에 연결된 제4 노드(n14)의 전압을 기준 전압(Vref)으로 초기화한다. 제5 스위치 TFT(T15)는 제3 게이트 라인(36)에 연결된 게이트, 제2 전원 라인(44)에 연결된 제1 전극, 및 제4 노드(n14)에 연결된 제2 전극을 포함한다. 제3 스캔 신호(SCAN3)는 제3 게이트 라인(36)을 통해 액티브 영역(AA)의 두 라인들에 배치된 픽셀들에 동시에 인가될 수 있다. 기준 전압(Vref)은 제2 전원 라인(44)을 통해 픽셀들에 공급된다. 제3 스캔 신호(SCAN3)의 펄스는 게이트 온 전압(VGL)으로 발생된다. 제2 스캔 신호(SCAN2)의 펄스 폭은 1 수평 기간(1H) 보다 작게 설정될 수 있다.The fifth switch TFT T15 initializes the voltage of the fourth node n14 connected to the anode of the light emitting element EL to the reference voltage Vref in response to the third scan signal SCAN3. The fifth switch TFT (T15) includes a gate connected to the third gate line 36, a first electrode connected to the second power supply line 44, and a second electrode connected to the fourth node n14. The third scan signal SCAN3 may be simultaneously applied to pixels disposed on two lines of the active area AA through the third gate line 36 . The reference voltage Vref is supplied to the pixels through the second power supply line 44 . A pulse of the third scan signal SCAN3 is generated as a gate-on voltage VGL. The pulse width of the second scan signal SCAN2 may be set to be smaller than one horizontal period (1H).

제6 스위치 TFT(T16)는 제2 스캔 신호(SCAN2)에 응답하여 데이터 전압(Vdata)을 제2 노드(n12)에 공급한다. 제6 스위치 TFT(T16)는 제2 게이트 라인(35)에 연결된 게이트, 데이터 라인(21)에 연결된 제1 전극, 및 제2 노드(n12)에 연결된 제2 전극을 포함한다.The sixth switch TFT T16 supplies the data voltage Vdata to the second node n12 in response to the second scan signal SCAN2. The sixth switch TFT (T16) includes a gate connected to the second gate line 35, a first electrode connected to the data line 21, and a second electrode connected to the second node n12.

구동 TFT(DT)는 소스-게이트 간 전압(Vsg)에 따라 발광 소자(EL)에 흐르는 전류를 조절한다. 구동 TFT(DT)는 제1 노드(n11)에 연결된 게이트, 제2 노드(n12)에 연결된 제1 전극, 및 제3 노드(n13)에 연결된 제2 전극을 포함한다. The driving TFT DT controls the current flowing through the light emitting element EL according to the source-gate voltage Vsg. The driving TFT DT includes a gate connected to the first node n11, a first electrode connected to the second node n12, and a second electrode connected to the third node n13.

VDD, VSS, Vref 는 VDD = 7V~8V, VSS=0V, Vref=1V의 직류 전압일 수 있으나, 이에 한정되지 않는다. Vdata는 데이터 구동부(110)로부터 출력되는 0V~5V 사이의 전압일 수 있으나, 이에 한정되지 않는다. 스캔 신호(SCAN1, SCAN2, SCAN3)와 EM 신호(EM)는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙한다. VGH와 VGL은 VGH = 10V, VGL = -6V 일 수 있으나, 이에 한정되지 않는다.VDD, VSS, and Vref may be DC voltages of VDD = 7V to 8V, VSS = 0V, and Vref = 1V, but are not limited thereto. Vdata may be a voltage between 0V and 5V output from the data driver 110, but is not limited thereto. The scan signals (SCAN1, SCAN2, SCAN3) and the EM signal (EM) swing between a gate-on voltage (VGL) and a gate-off voltage (VGH). VGH and VGL may be VGH = 10V, VGL = -6V, but are not limited thereto.

도 4는 본 발명의 제1 실시예에 따른 디멀티플렉서(112), 픽셀(101A~101D), 및 신호 배선들(21A~21D, 31~33)의 연결 관계를 보여 주는 도면이다. 4 is a diagram showing a connection relationship between the demultiplexer 112, pixels 101A to 101D, and signal lines 21A to 21D and 31 to 33 according to the first embodiment of the present invention.

도 4를 참조하면, 데이터 구동부(110)에서 하나의 채널은 디멀티플렉서(112)를 통해 네 개의 데이터 라인들(21A~21D)에 연결된다.Referring to FIG. 4 , one channel of the data driver 110 is connected to four data lines 21A to 21D through a demultiplexer 112 .

데이터 구동부(110)는 출력 버퍼(AMP)를 통해 데이터 전압(Vdata)을 출력한다. 데이터 구동부(110)는 출력 버퍼(AMP)를 통해 제1 데이터 라인(21A)에 충전될 제1 데이터 전압, 제2 데이터 라인(21B)에 충전될 제2 데이터 전압, 제3 데이터 라인(21C)에 충전될 제3 데이터 전압, 제4 데이터 라인(21D)에 충전될 제4 데이터 전압 순서로 데이터 신호를 순차적으로 출력한다. The data driver 110 outputs the data voltage Vdata through the output buffer AMP. The data driver 110 generates a first data voltage to be charged in the first data line 21A, a second data voltage to be charged in the second data line 21B, and a third data line 21C through the output buffer AMP. Data signals are sequentially output in the order of the third data voltage to be charged in the third data voltage and the fourth data voltage to be charged in the fourth data line 21D.

데이터 구동부(110)의 출력 버퍼(AMP)는 디멀티플렉서(112)의 스위치 소자들(S1~S4)에 연결된다. 스위치 소자들(S1~S4)은 표시패널의 기판 상에 형성되는 트랜지스터들로 구현될 수 있다. 하나의 출력 버퍼에 네 개의 데이터 라인들이 연결되기 때문에 데이터 구동부(110)의 채널 수가 데이터 라인들의 개수에 비하여 1/4로 감소된다. The output buffer AMP of the data driver 110 is connected to switch elements S1 to S4 of the demultiplexer 112 . The switch elements S1 to S4 may be implemented as transistors formed on the substrate of the display panel. Since four data lines are connected to one output buffer, the number of channels of the data driver 110 is reduced to 1/4 of the number of data lines.

제1 스위치 소자(S1)는 제1 스위치 제어신호(DMUX1)에 응답하여 출력 버퍼(AMP)를 제1 데이터 라인(21A)에 연결한다. 제2 스위치 소자(S2)는 제2 스위치 제어신호(DMUX2)에 응답하여 출력 버퍼(AMP)를 제2 데이터 라인(21B)에 연결한다. 제3 스위치 소자(S3)는 제3 스위치 제어신호(DMUX3)에 응답하여 출력 버퍼(AMP)를 제3 데이터 라인(21C)에 연결한다. 제4 스위치 소자(S4)는 제4 스위치 제어신호(DMUX4)에 응답하여 출력 버퍼(AMP)를 제4 데이터 라인(21D)에 연결한다. 제1 내지 제4 스위치 제어신호(DMUX1~DMUX4)는 데이터 라인들(21A~21D)에 데이터 전압이 시분할 방법으로 공급될 수 있도록 순차적으로 발생될 수 있다. 제1 스위치 소자(S1)가 제1 스위치 제어신호(DMUX1)에 의해 턴-온(turn-on)되어 제1 데이터 라인(21A)에 데이터 전압(Vdata)을 공급한 후에, 제2 스위치 소자(S2)가 제2 스위치 제어신호(DMUX2)에 의해 턴-온되어 제2 데이터 라인(21B)에 데이터 전압(Vdata)을 공급한다. 이어서, 제3 스위치 소자(S3)가 제3 스위치 제어신호(DMUX3)에 의해 턴-온되어 제3 데이터 라인(21C)에 데이터 전압(Vdata)을 공급한 후에, 제4 스위치 소자(S4)가 제4 스위치 제어신호(DMUX4)에 의해 턴-온되어 제4 데이터 라인(21D)에 데이터 전압(Vdata)을 공급한다. 스위치 제어신호들(DMUX4~DMUX5)은 타이밍 콘트롤러(130)로부터 발생될 수 있다. The first switch element S1 connects the output buffer AMP to the first data line 21A in response to the first switch control signal DMUX1. The second switch element S2 connects the output buffer AMP to the second data line 21B in response to the second switch control signal DMUX2. The third switch element S3 connects the output buffer AMP to the third data line 21C in response to the third switch control signal DMUX3. The fourth switch element S4 connects the output buffer AMP to the fourth data line 21D in response to the fourth switch control signal DMUX4. The first to fourth switch control signals DMUX1 to DMUX4 may be sequentially generated so that data voltages may be supplied to the data lines 21A to 21D in a time division manner. After the first switch element S1 is turned on by the first switch control signal DMUX1 to supply the data voltage Vdata to the first data line 21A, the second switch element ( S2) is turned on by the second switch control signal DMUX2 to supply the data voltage Vdata to the second data line 21B. Then, after the third switch element S3 is turned on by the third switch control signal DMUX3 to supply the data voltage Vdata to the third data line 21C, the fourth switch element S4 It is turned on by the fourth switch control signal DMUX4 and supplies the data voltage Vdata to the fourth data line 21D. Switch control signals DMUX4 to DMUX5 may be generated from the timing controller 130 .

데이터 라인들(21A~21D) 각각에는 커패시터(CA~CD)가 연결된다. 커패시터(CA~CD)는 데이터 라인들(21A~21D)에 연결된 기생 용량(parasitic capacitance) 일 수 있다. 기생 용량이 작으면, 데이터 라인들(21A~21D)에 별도의 커패시터가 연결될 수도 있다. Capacitors CA to CD are connected to each of the data lines 21A to 21D. The capacitors CA to CD may be parasitic capacitances connected to the data lines 21A to 21D. If the parasitic capacitance is small, a separate capacitor may be connected to the data lines 21A to 21D.

디멀티플렉서(112)의 스위치 소자들(S1~S4)과 커패시터(CA~CD)는 데이터 전압을 샘플링하고 유지하기 위한 샘플 & 홀더 회로를 구성한다. 제1 및 제2 데이터 라인들(21A, 21B)에 연결된 스위치 소자(S1, S2)와 커패시터(CA, CB)는 제1 픽셀 그룹의 서브 픽셀들(101A, 101B)에 공급될 데이터 전압(Vdata)을 샘플링하고 유지한다. 제3 및 제4 데이터 라인들(21C, 21D)에 연결된 스위치 소자(S3, S4)와 커패시터(CC, CD)는 제2 픽셀 그룹의 서브 픽셀들(101C, 101D)에 공급될 데이터 전압(Vdata)을 샘플링하고 유지한다. 제1 픽셀 그룹은 기수 번째 라인들에 배치된 서브 픽셀들(101A, 101B)을 포함하고, 제2 픽셀 그룹은 우수 번째 라인들에 배치된 서브 픽셀들(101A, 101B)을 포함할 수 있으나 이에 한정되지 않는다. 도 4의 예에서, 제1 픽셀 그룹은 제1 표시라인(L1)에 배치된 서브 픽셀들(101A, 101B)을 포함하고, 제2 픽셀 그룹은 제1 표시라인(L1)의 아래에 위치한 제2 표시라인(L2)에 배치된 서브 픽셀들(101A, 101B)을 포함한다. The switch elements S1 to S4 and the capacitors CA to CD of the demultiplexer 112 constitute a sample & holder circuit for sampling and maintaining a data voltage. The switch elements S1 and S2 and the capacitors CA and CB connected to the first and second data lines 21A and 21B generate a data voltage Vdata to be supplied to the subpixels 101A and 101B of the first pixel group. ) is sampled and maintained. The switch elements S3 and S4 and the capacitors CC and CD connected to the third and fourth data lines 21C and 21D generate a data voltage Vdata to be supplied to the subpixels 101C and 101D of the second pixel group. ) is sampled and maintained. The first pixel group may include subpixels 101A and 101B arranged on odd-numbered lines, and the second pixel group may include subpixels 101A and 101B arranged on even-numbered lines. Not limited. In the example of FIG. 4 , the first pixel group includes sub-pixels 101A and 101B disposed on the first display line L1, and the second pixel group is disposed below the first display line L1. It includes sub-pixels 101A and 101B disposed on two display lines L2.

제1 서브 픽셀(101A)은 제1 스위치 소자(S1), 제1 커패시터(CA), 제1 데이터 라인(21A) 및 제1 내지 제3 게이트 라인들(31~33)에 연결된다. 제2 서브 픽셀(101B)은 제2 스위치 소자(S2), 제2 커패시터(CB), 제2 데이터 라인(21B) 및 게이트 라인들(31~33)에 연결된다. 제3 서브 픽셀(101C)은 제3 스위치 소자(S3), 제3 커패시터(CC), 제3 데이터 라인(21C) 및 제1 내지 제3 게이트 라인들(31~33)에 연결된다. 제4 서브 픽셀(101D)은 제4 스위치 소자(S4), 제4 커패시터(CD), 제4 데이터 라인(21D) 및 게이트 라인들(31~33)에 연결된다.The first subpixel 101A is connected to a first switch element S1, a first capacitor CA, a first data line 21A, and first to third gate lines 31 to 33. The second subpixel 101B is connected to the second switch element S2, the second capacitor CB, the second data line 21B, and the gate lines 31 to 33. The third subpixel 101C is connected to the third switch element S3, the third capacitor CC, the third data line 21C, and the first to third gate lines 31 to 33. The fourth subpixel 101D is connected to the fourth switch element S4, the fourth capacitor CD, the fourth data line 21D, and the gate lines 31 to 33.

이웃한 서브 픽셀들 사이에 두 개의 데이터 라인들이 배치될 수 있다. 예컨대, 제1 및 제3 서브 픽셀들(101A, 101C)의 좌측에 제1 및 제3 데이터 라인들(21A, 21C)이 배치될 수 있다. 제1 및 제3 서브 픽셀들(101A, 101C)의 우측에 제2 및 제4 데이터 라인들(21B, 21D)이 배치될 수 있다.Two data lines may be disposed between adjacent subpixels. For example, the first and third data lines 21A and 21C may be disposed on the left side of the first and third subpixels 101A and 101C. Second and fourth data lines 21B and 21D may be disposed on right sides of the first and third subpixels 101A and 101C.

도 5는 본 발명의 제2 실시예에 따른 디멀티플렉서(112), 픽셀(101A~101D), 및 신호 배선들(21A~21D, 31~33)의 연결 관계를 보여 주는 도면이다.5 is a diagram showing a connection relationship between the demultiplexer 112, pixels 101A to 101D, and signal lines 21A to 21D and 31 to 33 according to the second embodiment of the present invention.

도 5를 참조하면, 데이터 구동부(110)에서 하나의 채널은 디멀티플렉서(112)를 통해 두 개의 데이터 라인들에 연결된다. 제1 채널은 디멀티플렉서(112)를 통해 제1 및 제2 데이터 라인들(21A, 21B)에 연결된다. 제2 채널은 디멀티플렉서(112)를 통해 제3 및 제4 데이터 라인들(21C, 21D)에 연결된다. Referring to FIG. 5 , one channel of the data driver 110 is connected to two data lines through a demultiplexer 112 . The first channel is connected to the first and second data lines 21A and 21B through the demultiplexer 112 . The second channel is connected to the third and fourth data lines 21C and 21D through the demultiplexer 112 .

데이터 구동부(110)는 제1 채널에 연결된 제1 출력 버퍼(AMP1)를 통해 데이터 전압(Vdata)을 출력함과 동시에, 제2 채널에 연결된 제2 출력 버퍼(AMP2)를 통해 데이터 전압(Vdata)을 출력할 수 있다. The data driver 110 outputs the data voltage Vdata through the first output buffer AMP1 connected to the first channel and simultaneously outputs the data voltage Vdata through the second output buffer AMP2 connected to the second channel. can output

제1 출력 버퍼(AMP1)는 디멀티플렉서(112)의 제1 및 제2 스위치 소자들(S1, S2)에 연결된다. 제2 출력 버퍼(AMP2)는 다른 제1 및 제2 스위치 소자들(S1, S2)에 연결된다. 하나의 출력 버퍼에 두 개의 데이터 라인들이 연결되기 때문에 데이터 구동부(110)의 채널 수가 데이터 라인들의 개수에 비하여 1/2로 감소된다. 제1 스위치 소자들(S1)은 제1 스위치 제어신호(DMUX1)에 의해 턴-온된다. 제2 스위치 소자들(S2)은 제1 스위치 제어신호(DMUX1)에 이어서 발생되는 제2 스위치 제어신호(DMUX2)에 의해 턴-온된다.The first output buffer AMP1 is connected to the first and second switch elements S1 and S2 of the demultiplexer 112 . The second output buffer AMP2 is connected to other first and second switch elements S1 and S2. Since two data lines are connected to one output buffer, the number of channels of the data driver 110 is reduced to 1/2 of the number of data lines. The first switch elements S1 are turned on by the first switch control signal DMUX1. The second switch elements S2 are turned on by the second switch control signal DMUX2 generated following the first switch control signal DMUX1.

좌측의 제1 스위치 소자(S1)는 제1 출력 버퍼(AMP1)를 제1 데이터 라인(21A)에 연결한다. 좌측의 제2 스위치 소자(S2)는 제1 출력 버퍼(AMP1)를 제2 데이터 라인(21B)에 연결한다. 우측의 제1 스위치 소자(S1)는 제2 출력 버퍼(AMP2)를 제3 데이터 라인(21C)에 연결한다. 우측의 제2 스위치 소자(S2)는 제2 출력 버퍼(AMP2)를 제4 데이터 라인(21D)에 연결한다. 제1 스위치 소자들(S1)이 제1 스위치 제어신호(DMUX1)에 의해 동시에 턴-온되어 제1 및 제3 데이터 라인들(21A, 21C)에 데이터 전압(Vdata)이 인가된다. 이어서, 제2 스위치 소자들(S2)이 제2 스위치 제어신호(DMUX2)에 의해 동시에 턴-온되어 제2 및 제4 데이터 라인들(21B, 21D)에 데이터 전압(Vdata)이 인가된다.The first switch element S1 on the left connects the first output buffer AMP1 to the first data line 21A. The second switch element S2 on the left connects the first output buffer AMP1 to the second data line 21B. The first switch element S1 on the right side connects the second output buffer AMP2 to the third data line 21C. The second switch element S2 on the right side connects the second output buffer AMP2 to the fourth data line 21D. The first switch elements S1 are simultaneously turned on by the first switch control signal DMUX1 to apply the data voltage Vdata to the first and third data lines 21A and 21C. Subsequently, the second switch elements S2 are simultaneously turned on by the second switch control signal DMUX2 to apply the data voltage Vdata to the second and fourth data lines 21B and 21D.

데이터 라인들(21A~21D) 각각에는 커패시터(C1~C4)가 연결된다. 디멀티플렉서(112)의 스위치 소자들(S1~S4)과 커패시터(C1~C4)는 데이터 전압을 샘플링하고 유지하기 위한 샘플 & 홀더 회로를 구성한다. 제1 및 제3 데이터 라인들(21A, 21C)에 연결된 스위치 소자들(S1)과 커패시터들(C1, C3)은 제1 픽셀 그룹의 서브 픽셀들(101A, 101B)에 공급될 데이터 전압(Vdata)을 샘플링하고 유지한다. 제2 및 제4 데이터 라인들(21B, 21D)에 연결된 스위치 소자들(S2)과 커패시터들(C2, C4)는 제2 픽셀 그룹의 서브 픽셀들(101C, 101D)에 공급될 데이터 전압(Vdata)을 샘플링하고 유지한다. 제1 픽셀 그룹은 기수 번째 라인들에 배치된 서브 픽셀들(101A, 101B)을 포함하고, 제2 픽셀 그룹은 우수 번째 라인들에 배치된 서브 픽셀들(101C, 101D)을 포함할 수 있으나 이에 한정되지 않는다. Capacitors C1 to C4 are connected to each of the data lines 21A to 21D. The switch elements S1 to S4 and the capacitors C1 to C4 of the demultiplexer 112 constitute a sample & holder circuit for sampling and maintaining the data voltage. The switch elements S1 and the capacitors C1 and C3 connected to the first and third data lines 21A and 21C generate a data voltage Vdata to be supplied to the subpixels 101A and 101B of the first pixel group. ) is sampled and maintained. The switch elements S2 and the capacitors C2 and C4 connected to the second and fourth data lines 21B and 21D generate a data voltage Vdata to be supplied to the subpixels 101C and 101D of the second pixel group. ) is sampled and maintained. The first pixel group may include subpixels 101A and 101B arranged on odd-numbered lines, and the second pixel group may include subpixels 101C and 101D arranged on even-numbered lines. Not limited.

제1 서브 픽셀(101A)은 제1 스위치 소자(S1), 제1 커패시터(C1), 제1 데이터 라인(21A) 및 제1 내지 제3 게이트 라인들(31~33)에 연결된다. 제2 서브 픽셀(101B)은 다른 제1 스위치 소자(S1), 제3 커패시터(C3), 제3 데이터 라인(21C) 및 게이트 라인들(31~33)에 연결된다. 제3 서브 픽셀(101C)은 제2 스위치 소자(S2), 제2 커패시터(C2), 제2 데이터 라인(21B) 및 제1 내지 제3 게이트 라인들(31~33)에 연결된다. 제4 서브 픽셀(101D)은 다른 제2 스위치 소자(S2), 제4 커패시터(C4), 제4 데이터 라인(21D) 및 게이트 라인들(31~33)에 연결된다.The first subpixel 101A is connected to a first switch element S1, a first capacitor C1, a first data line 21A, and first to third gate lines 31 to 33. The second subpixel 101B is connected to another first switch element S1, a third capacitor C3, a third data line 21C, and gate lines 31 to 33. The third subpixel 101C is connected to the second switch element S2, the second capacitor C2, the second data line 21B, and the first to third gate lines 31 to 33. The fourth sub-pixel 101D is connected to another second switch element S2, a fourth capacitor C4, a fourth data line 21D, and gate lines 31 to 33.

이웃한 서브 픽셀들 사이에 두 개의 데이터 라인들이 배치될 수 있다. 예컨대, 제1 및 제3 서브 픽셀들(101A, 101C)의 좌측에 제1 및 제2 데이터 라인들(21A, 21B)이 배치될 수 있다. 제1 및 제3 서브 픽셀들(101A, 101C)의 우측에 제3 및 제4 데이터 라인들(21C, 21D)이 배치될 수 있다. Two data lines may be disposed between adjacent subpixels. For example, the first and second data lines 21A and 21B may be disposed on the left side of the first and third subpixels 101A and 101C. Third and fourth data lines 21C and 21D may be disposed on right sides of the first and third subpixels 101A and 101C.

도 6은 제1 내지 제8 라인들에 배치된 픽셀들과 신호 배선들을 보여 주는 도면이다. 도 7은 도 6에 도시된 게이트 라인들에 인가되는 게이트 신호들을 보여 주는 파형도이다. 6 is a diagram showing pixels and signal lines disposed on first to eighth lines. FIG. 7 is a waveform diagram illustrating gate signals applied to gate lines shown in FIG. 6 .

도 6 및 도 7을 참조하면, 제1 및 제2 표시라인(L1, L2)에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(21A~21D)에 연결되고, 제1 게이트 라인 그룹에 속한 게이트 라인들(31~33)을 공유한다. 제3 및 제4 라인(L3, L4)에 배치된 서브 픽셀들(101)은 서로 다른 데이터 라인(21A~21D)에 연결되고, 제2 게이트 라인 그룹에 속한 게이트 라인들(31~33)을 공유한다. 6 and 7 , the subpixels 101 disposed on the first and second display lines L1 and L2 are connected to different data lines 21A to 21D and are connected to a first gate line group. It shares the gate lines 31 to 33 to which it belongs. The subpixels 101 disposed on the third and fourth lines L3 and L4 are connected to different data lines 21A to 21D and include gate lines 31 to 33 belonging to the second gate line group. Share.

도 7에서, SCAN1(1), SCAN2(1) 및 EM(1)는 제1 게이트 라인 그룹에 속한 게이트 라인들(31~33)에 인가되는 게이트 신호들이다. SCAN1(2), SCAN2(2) 및 EM(2)는 제2 게이트 라인 그룹에 속한 게이트 라인들(31~33)에 인가되는 게이트 신호들이다. 이러한 게이트 신호들은 라인 단위로 시프트되어 데이터 전압이 충전되는 라인들을 순차적으로 선택한다. In FIG. 7 , SCAN1(1), SCAN2(1), and EM(1) are gate signals applied to gate lines 31 to 33 belonging to the first gate line group. SCAN1(2), SCAN2(2), and EM(2) are gate signals applied to the gate lines 31 to 33 belonging to the second gate line group. These gate signals are shifted line by line to sequentially select lines to which data voltages are charged.

도 8은 본 발명의 실시예에 따른 픽셀 구동 방법을 보여 주는 흐름도이다. 8 is a flowchart showing a pixel driving method according to an embodiment of the present invention.

도 8을 참조하면, 본 발명은 디멀티플렉서(112)와 데이터 라인들(21A~21D)에 연결된 커패시터를 이용하여 다수의 데이터 라인들(21A~21D)에 데이터 전압을 충전한다(ST101). ST101 단계는 도 10의 예와 같이 다수의 데이터 샘플링 구간(t11~t14)으로 나뉘어질 수 있다. 이어서, 본 발명은 도 2 및 도 3과 같은 픽셀 회로를 이용하여 다수의 픽셀 그룹들에서 구동 소자의 전기적 특성 예를 들면, 문턱 전압(Vth), 이동도(mobility, μ) 등을 동시에 센싱한다(ST102). ST102 단계는 도 10의 예와 같이 초기화 구간(t21)과 보상 구간(t22)으로 나뉘어질 수 있다. Referring to FIG. 8 , data voltages are charged to data lines 21A to 21D using a demultiplexer 112 and capacitors connected to data lines 21A to 21D (ST101). Step ST101 may be divided into a plurality of data sampling intervals t11 to t14 as in the example of FIG. 10 . Then, the present invention uses the pixel circuit shown in FIGS. 2 and 3 to simultaneously sense electrical characteristics, for example, threshold voltage (Vth) and mobility (μ) of driving elements in a plurality of pixel groups. (ST102). Step ST102 may be divided into an initialization period t21 and a compensation period t22 as shown in the example of FIG. 10 .

ST102에서, 센싱된 구동 소자의 전기적 특성 만큼 데이터 전압(Vdata)이 보상되어 구동 TFT(DT)의 게이트에 인가되고 스토리지 커패시터(Cst)에 충전된다. 구동 TFT(DT)는 보상된 데이터 전압(Vdata)으로 발광 소자(EL)에 흐르는 전류를 조절한다. In ST102, the data voltage Vdata is compensated by the sensed electrical characteristics of the driving element, applied to the gate of the driving TFT DT, and charged to the storage capacitor Cst. The driving TFT DT controls the current flowing through the light emitting element EL with the compensated data voltage Vdata.

도 9는 도 2 및 도 4에 도시된 픽셀 회로와 신호 배선을 상세히 보여 주는 회로도이다. 도 10은 도 9에 도시된 픽셀들의 구동 방법을 보여 주는 파형도이다. 도 10에서 “DE”는 입력 영상에서 픽셀들에 표시될 1 라인의 데이터 구간을 정의하는 데이터 인에이블신호를 나타낸다. FIG. 9 is a circuit diagram showing in detail the pixel circuit and signal wiring shown in FIGS. 2 and 4 . FIG. 10 is a waveform diagram illustrating a method of driving pixels shown in FIG. 9 . In FIG. 10, “DE” represents a data enable signal defining a data section of one line to be displayed on pixels in an input image.

도 10에서, 데이터 인에이블 신호(DE)와 수평 동기 신호의 1 주기는 1 수평 기간(1H)이다. “D1”~”D4”는 도 8에서 ST101 단계에서 데이터 라인들(21A~21D)에 순차적으로 충전되는 데이터 전압(Vdata)을 나타낸다. “D1”은 제1 데이터 라인(21A)에 충전되는 데이터 전압이다. “D2”는 제2 데이터 라인(21B)에 충전되는 데이터 전압이다. “D3”은 제3 데이터 라인(21C)에 충전되는 데이터 전압이다. “D4”는 제4 데이터 라인(21D)에 충전되는 데이터 전압이다. 본 발명은 다수의 픽셀 그룹들에서 구동 소자의 전기적 특성을 동시에 센싱하고 보상함으로써 픽셀 구동 시간에서 여유 시간(tm)을 확보할 수 있다. 다수의 픽셀 그룹들은 발광 시간(tem) 동안 동시에 발광된다. In FIG. 10, one cycle of the data enable signal DE and the horizontal synchronization signal is one horizontal period (1H). “D1” to “D4” represent the data voltages Vdata sequentially charged in the data lines 21A to 21D in step ST101 in FIG. 8 . “D1” is a data voltage charged in the first data line 21A. “D2” is a data voltage charged in the second data line 21B. “D3” is a data voltage charged in the third data line 21C. “D4” is a data voltage charged in the fourth data line 21D. According to the present invention, it is possible to secure a spare time tm in pixel driving time by simultaneously sensing and compensating for electrical characteristics of driving elements in a plurality of pixel groups. A plurality of pixel groups emit light at the same time during the light emission time period tem.

제2 스캔 신호(SCAN2)는 제1 스캔 신호(SCAN1)의 펄스가 게이트 온 전압으로 변하기에 앞서 게이트 온 전압(VGL)의 펄스로 변한다. 제1 및 제2 스캔 신호(SCAN1, SCAN2)는 동시에 게이트 오프 전압(VGH)으로 변한다. 제1 스캔 신호(SCAN1)가 게이트 온 전압(VGL)으로 변함과 동시에 EM 신호(EM)의 전압이 게이트 오프 전압(VGH)으로 변한다. EM 신호(EM)는 제1 및 제2 스캔 신호(SCAN1, SCAN2)가 게이트 오프 전압(VGH)의 펄스로 발생된 후에 게이트 온 전압(VGL)으로 반전된다. EM 신호(EM)가 게이트 오프 전압(VGH)의 펄스일 때 발광 소자(EL)로 흐르는 전류가 차단되는 반면, EM 신호(EM)가 게이트 온 전압(VGL)일 때 발광 소자(EL)에 전류가 흘러 발광 소자(EL)가 발광할 수 있다. The second scan signal SCAN2 changes to a gate-on voltage VGL pulse before the pulse of the first scan signal SCAN1 changes to the gate-on voltage. The first and second scan signals SCAN1 and SCAN2 simultaneously change to the gate-off voltage VGH. At the same time as the first scan signal SCAN1 changes to the gate-on voltage VGL, the voltage of the EM signal EM changes to the gate-off voltage VGH. The EM signal EM is inverted to the gate-on voltage VGL after the first and second scan signals SCAN1 and SCAN2 are generated as pulses of the gate-off voltage VGH. While the current flowing to the light emitting element EL is blocked when the EM signal EM is a pulse of the gate-off voltage VGH, the current flowing through the light emitting element EL is blocked when the EM signal EM is the gate-on voltage VGL. flows and the light emitting element EL may emit light.

본 발명은 화면 상에서 두 개 이상의 라인들에 배치된 픽셀들에 공급될 데이터 전압을 N 개의 데이터 라인들에 순차적으로 충전한 후에(ST101), 그 픽셀들의 전기적 특성을 동시에 보상한다(ST102). 따라서, 본 발명은 도 10에 도시된 바와 같이 ST102 단계의 처리 시간(또는 보상 시간)을 줄일 수 있으므로 그 만큼 여유 시간(tm)을 확보할 수 있다. 본 발명은 여유 시간(tm)을 활용하여 고해상도와 고속 구동에서 픽셀들의 보상 시간을 충분히 확보할 수 있다.The present invention sequentially charges N data lines with data voltages to be supplied to pixels disposed on two or more lines on a screen (ST101), and then simultaneously compensates for the electrical characteristics of the pixels (ST102). Therefore, as shown in FIG. 10, the present invention can reduce the processing time (or compensation time) of step ST102, so that a spare time (tm) can be secured. In the present invention, it is possible to sufficiently secure compensation time for pixels in high-resolution and high-speed driving by utilizing the spare time tm.

도 11 내지 도 24는 도 9 및 도 10에 도시된 픽셀 회로의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다. 11 to 24 are diagrams showing a method of driving the pixel circuit shown in FIGS. 9 and 10 step by step on the time axis.

도 11 내지 도 18을 참조하면, ST101 단계는 제1 픽셀 그룹과 제2 픽셀 그룹의 서브 픽셀들(101A~101D)에 인가될 데이터 전압을 데이터 라인들에 미리 저장한다. ST101 단계는 제1 픽셀 그룹에 속한 서브 픽셀들(101A, 101B)의 데이터 전압을 제1 및 제2 데이터 라인들(21A, 21B)에 순차적으로 공급하는 t11 및 t12 구간과, 제2 픽셀 그룹에 속한 서브 픽셀들(101C, 101D)의 데이터 전압을 제3 및 제4 데이터 라인들(21C, 21D)에 순차적으로 공급하는 t13 및 t14 구간으로 나뉘어진다. ST101 단계에서, 디멀티플렉서(112)의 스위치 소자들(S1~S4)은 타이밍 콘트롤러(130)로부터 수신된 스위치 제어신호(DMUX1~DMUX4)에 의해 순차적으로 턴-온된다. 11 to 18 , in step ST101, data voltages to be applied to subpixels 101A to 101D of a first pixel group and a second pixel group are previously stored in data lines. Step ST101 includes a period t11 and t12 in which the data voltages of the subpixels 101A and 101B belonging to the first pixel group are sequentially supplied to the first and second data lines 21A and 21B, and to the second pixel group. It is divided into sections t13 and t14 in which the data voltages of the subpixels 101C and 101D are sequentially supplied to the third and fourth data lines 21C and 21D. In step ST101, the switch elements S1 to S4 of the demultiplexer 112 are sequentially turned on by the switch control signals DMUX1 to DMUX4 received from the timing controller 130.

도 11에서 화살표는 t11 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. t11 구간(도 11 및 도 12)에, 제1 스위치 제어신호(DMUX1)의 펄스에 응답하여 제1 스위치 소자(S1)가 턴-온된다. t11 구간 동안, 도 11에 도시된 바와 같이 데이터 구동부(110)로부터 출력된 제1 데이터 전압(D1)이 제1 스위치 소자(S1)를 통해 제1 데이터 라인(21A)의 커패시터(CA)에 저장된다. In FIG. 11 , arrows show currents of the data lines and pixel circuits during the period t11. In the period t11 (FIGS. 11 and 12), the first switch element S1 is turned on in response to the pulse of the first switch control signal DMUX1. During the period t11, as shown in FIG. 11, the first data voltage D1 output from the data driver 110 is stored in the capacitor CA of the first data line 21A through the first switch element S1. do.

도 13에서 화살표는 t12 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. t12 구간(도 13 및 도 14)에, 제2 스위치 제어신호(DMUX2)의 펄스에 응답하여 제2 스위치 소자(S2)가 턴-온된다. t12 구간 동안, 도 13에 도시된 바와 같이 데이터 구동부(110)로부터 출력된 제2 데이터 전압(D2)이 제2 스위치 소자(S2)를 통해 제2 데이터 라인(21B)의 커패시터(CB)에 저장된다.In FIG. 13, arrows show currents of the data lines and pixel circuits during the period t12. In the period t12 (FIGS. 13 and 14), the second switch element S2 is turned on in response to the pulse of the second switch control signal DMUX2. During the period t12, as shown in FIG. 13, the second data voltage D2 output from the data driver 110 is stored in the capacitor CB of the second data line 21B through the second switch element S2. do.

도 15에서 화살표는 t13 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. t13 구간(도 15 및 도 16)에, 제3 스위치 제어신호(DMUX3)의 펄스에 응답하여 제3 스위치 소자(S3)가 턴-온된다. t13 구간 동안, 도 15에 도시된 바와 같이 데이터 구동부(110)로부터 출력된 제3 데이터 전압(D3)이 제3 스위치 소자(S3)를 통해 제3 데이터 라인(21C)의 커패시터(CC)에 저장된다.In FIG. 15 , arrows show currents of the data lines and pixel circuits during the period t13. In the period t13 (FIGS. 15 and 16), the third switch element S3 is turned on in response to the pulse of the third switch control signal DMUX3. During the period t13, as shown in FIG. 15, the third data voltage D3 output from the data driver 110 is stored in the capacitor CC of the third data line 21C through the third switch element S3. do.

도 17에서 화살표는 t14 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. t14 구간(도 17 및 도 18)에, 제4 스위치 제어신호(DMUX4)의 펄스에 응답하여 제4 스위치 소자(S4)가 턴-온된다. t14 구간 동안, 도 17에 도시된 바와 같이 데이터 구동부(110)로부터 출력된 제4 데이터 전압(D4)이 제4 스위치 소자(S4)를 통해 제4 데이터 라인(21D)의 커패시터(CD)에 저장된다.In FIG. 17, arrows show currents of the data lines and pixel circuits during the period t14. In the period t14 (FIGS. 17 and 18), the fourth switch element S4 is turned on in response to the pulse of the fourth switch control signal DMUX4. During the period t14, as shown in FIG. 17, the fourth data voltage D4 output from the data driver 110 is stored in the capacitor CD of the fourth data line 21D through the fourth switch element S4. do.

도 19 내지 도 22를 참조하면, ST102 단계는 제1 픽셀 그룹과 제2 픽셀 그룹의 서브 픽셀들(101A~101D)에서 구동 TFT(DT)의 전기적 특성을 동시에 센싱하고, 그 전기적 특성 만큼 데이터 전압을 보상한다. ST102 단계는 제1 및 제2 픽셀 그룹의 서브 픽셀들을 초기화하는 t21 구간과, 제1 및 제2 픽셀 그룹의 서브 픽셀들에서 구동 TFT의 전기적 특성을 샘플링하고 데이터 라인들에 저장된 데이터 전압을 서브 픽셀들에 동시에 공급하는 t22 구간으로 나뉘어진다. ST102 단계에서, 디멀티플렉서(112)의 스위치 소자들(S1~S4)은 오프 상태를 유지한다. 19 to 22, step ST102 simultaneously senses the electrical characteristics of the driving TFTs (DT) in the sub-pixels 101A to 101D of the first and second pixel groups, and the data voltage corresponding to the electrical characteristics. compensate for Step ST102 includes a period t21 for initializing the subpixels of the first and second pixel groups, sampling the electrical characteristics of the driving TFTs in the subpixels of the first and second pixel groups, and converting the data voltages stored in the data lines to the subpixels. It is divided into t22 sections that are simultaneously supplied to the fields. In step ST102, the switch elements S1 to S4 of the demultiplexer 112 maintain an off state.

도 19에서 화살표는 t21 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. T21 구간(도 19 및 도 20)에, 제2 스캔 신호(SCAN2)의 펄스에 응답하여 제2 및 제5 스위치 TFT(T2, T5)가 턴-온되고, EM 신호(EM)의 게이트 온 전압(VGL)에 따라 제3 및 제4 스위치 TFT(T3, T4)가 턴-온된다. 이 때, 픽셀 회로의 각 노드들과 스토리지 커패시터(Cst)의 전압이 초기화된다. In FIG. 19, arrows show the currents of the data lines and pixel circuits during the period t21. In the period T21 (FIGS. 19 and 20), the second and fifth switch TFTs T2 and T5 are turned on in response to the pulse of the second scan signal SCAN2, and the gate-on voltage of the EM signal EM According to (VGL), the third and fourth switch TFTs (T3, T4) are turned on. At this time, the voltages of each node of the pixel circuit and the storage capacitor Cst are initialized.

도 21에서 화살표는 t22 구간 동안 데이터 라인과 픽셀 회로의 전류를 보여 준다. T22 구간(도 21 및 도 22)에, 제1 및 제2 스캔 신호(SCAN1, SCAN2)의 펄스에 응답하여 제1, 제2 및 제5 스위치 TFT들(T1, T2, T5)이 턴-온된다. 이 때, 서브 픽셀들(101A~101D) 각각에서 제2 노드(n2)에 구동 TFT의 소스-게이트 간 전압 즉, 문턱 전압(Vth)까지 상승하고, 제1 노드(n1)에 데이터 라인(21A~21D)에 저장된 데이터 전압(Vdata)이 인가된다. 따라서, 서브 픽셀들(101A~101F) 각각에서 t22 구간에 스토리지 커패시터(Cst)는 데이터 전압(Vdata)과 구동 TFT(DT)의 문턱 전압의 차 전압을 저장한다. 그 결과, t22 구간 동안, 구동 TFT의 전기적 특성이 샘플링되고 데이터 전압이 구동 TFT의 전기적 특성만큼 보상된다. In FIG. 21 , arrows show currents of the data lines and pixel circuits during the period t22. In the period T22 (FIGS. 21 and 22), the first, second and fifth switch TFTs T1, T2 and T5 are turned on in response to pulses of the first and second scan signals SCAN1 and SCAN2. do. At this time, the source-gate voltage of the driving TFT at the second node n2 in each of the subpixels 101A to 101D rises to the threshold voltage Vth, and the data line 21A at the first node n1 The data voltage (Vdata) stored in ~ 21D) is applied. Accordingly, in the period t22 in each of the subpixels 101A to 101F, the storage capacitor Cst stores the difference between the data voltage Vdata and the threshold voltage of the driving TFT DT. As a result, during the period t22, the electrical characteristics of the driving TFT are sampled and the data voltage is compensated for by the electrical characteristics of the driving TFT.

도 23 및 도 24를 참조하면, 다수의 픽셀 그룹들은 발광 시간(tem) 동안 동시에 발광된다. 도 23에서 화살표는 발광 시간(tem) 동안 픽셀 회로의 전류를 보여 준다. 다수의 픽셀 그룹들에서 구동 소자의 전기적 특성이 동시에 센싱하고 보상되기 때문에 여유 시간(tm)이 확보될 수 있다. Referring to FIGS. 23 and 24 , a plurality of pixel groups simultaneously emit light during an emission time period tem. An arrow in FIG. 23 shows the current of the pixel circuit during the light emission time (tem). Since electrical characteristics of driving elements in a plurality of pixel groups are simultaneously sensed and compensated for, a spare time tm can be secured.

도 25는 제2 스위치 TFT(T2)의 다른 예를 보여 주는 회로도이다. 도 25에 도시된 바와 같이, 두 개의 TFT(T2-1, T2-2)를 연결하여 듀얼 게이트 구조의 제2 스위치 TFT(T2)로 형성될 수 있다. 듀얼 게이트 구조의 TFT(T2-1, T2-2)는 구동 TFT(DT)의 누설 전류를 줄일 수 있다. 25 is a circuit diagram showing another example of the second switch TFT (T2). As shown in FIG. 25, a second switch TFT T2 having a dual gate structure may be formed by connecting two TFTs T2-1 and T2-2. The dual-gate structure TFTs T2-1 and T2-2 can reduce the leakage current of the driving TFT DT.

도 26 및 도 27은 픽셀 회로를 포함한 서브 픽셀의 실제 레이아웃을 보여 주는 도면들이다. 도 27은 도 26에서 선 “Ⅰ-Ⅰ'”을 따라 절취하여 제1 스위치 TFT(T1)와 데이터 라인(21)의 단면 구조를 보여 준다. 이웃한 서브 픽셀 사이에 배치된 데이터 라인은 서로 다른 서브 픽셀에 연결된 한 쌍의 데이터 라인들(21A, 21C)을 포함한다. 도 26 및 도 27에서 발광 소자(EL)는 생략되어 있다. 26 and 27 are diagrams showing actual layouts of sub-pixels including pixel circuits. FIG. 27 shows cross-sectional structures of the first switch TFT (T1) and the data line 21 taken along line “I-I'” in FIG. 26. Referring to FIG. A data line disposed between adjacent sub-pixels includes a pair of data lines 21A and 21C connected to different sub-pixels. 26 and 27, the light emitting element EL is omitted.

도 26 및 도 27을 참조하면, 기판(GLS)의 전체 표면 위에는 버퍼층이 형성되고, 그 위에 반도체 패턴(ACT)이 형성될 수 있다. 버퍼층은 생략될 수 있다. 반도체 패턴(ACT)의 채널 영역은 TFT의 게이트와 반도체 패턴(ACT)의 중첩되는 영역으로 정의된다. Referring to FIGS. 26 and 27 , a buffer layer may be formed on the entire surface of the substrate GLS, and a semiconductor pattern ACT may be formed thereon. The buffer layer may be omitted. The channel region of the semiconductor pattern ACT is defined as an overlapping region between the gate of the TFT and the semiconductor pattern ACT.

게이트 절연막(GI)은 반도체 패턴(ACT)을 덮도록 기판(GLS) 상에 전면 증착된다. 게이트 절연막(GI) 위에는 제1 금속 패턴이 형성된다. 제1 금속 패턴은 TFT들(T1~T5, DT)의 게이트(GE), 게이트 라인(31~33) 등을 포함한다. A gate insulating layer GI is deposited on the entire surface of the substrate GLS to cover the semiconductor pattern ACT. A first metal pattern is formed on the gate insulating layer GI. The first metal pattern includes gates GE and gate lines 31 to 33 of the TFTs T1 to T5 and DT.

제1 및 제2 층간 절연막(ILD1, ILD2)은 게이트 금속 패턴을 덮도록 게이트 절연막(GI) 상에 적층된다. 제2 층간 절연막(ILD2) 상에 제2 금속 패턴이 형성된다. 제2 금속 패턴은 TFT들(T1~T5, DT)의 제1 전극(SE) 및 제2 전극(DE)과, 데이터 라인(21A)을 포함한다. TFT의 제1 및 제2 전극(SE, DE)은 절연막을 관통하여 다른 구성 요소들과 연결될 수 있다. 예컨대, 제1 스위치 TFT(T1)의 전극들(SE, DE)은 층간 절연막(ILD1, ILD2)를 관통하는 콘택홀(contact hole)을 통해 반도체 패턴(ACT)에 접촉될 수 있다. The first and second interlayer insulating layers ILD1 and ILD2 are stacked on the gate insulating layer GI to cover the gate metal pattern. A second metal pattern is formed on the second interlayer insulating layer ILD2. The second metal pattern includes the first electrode SE and the second electrode DE of the TFTs T1 to T5 and DT, and the data line 21A. The first and second electrodes SE and DE of the TFT may pass through an insulating layer and be connected to other components. For example, the electrodes SE and DE of the first switch TFT T1 may contact the semiconductor pattern ACT through a contact hole penetrating the interlayer insulating films ILD1 and ILD2.

제1 보호막(PLN1)은 제2 금속 패턴을 덮도록 제2 층간 절연막(ILD2) 상에 형성되는 절연층이다. 제1 보호막(PLN1) 상에 다른 데이터 라인(21C)이 형성되어 이웃한 서브 픽셀들 사이에서 두 개의 데이터 라인들(21A, 21C)이 절연층을 사이에 두고 수직으로 중첩될 수 있다. 제2 보호막(PLN2)은 데이터 라인(21C)을 덮도록 제1 보호막(PLN1) 상에 형성된다. 제2 보호막(PLN2) 상에 발광 소자(EL)의 애노드(ANO)가 형성된다. The first passivation layer PLN1 is an insulating layer formed on the second interlayer insulating layer ILD2 to cover the second metal pattern. Another data line 21C is formed on the first passivation layer PLN1 so that the two data lines 21A and 21C vertically overlap each other with an insulating layer interposed therebetween. The second passivation layer PLN2 is formed on the first passivation layer PLN1 to cover the data line 21C. The anode ANO of the light emitting element EL is formed on the second passivation layer PLN2.

뱅크 패턴(BSL)은 이웃한 서브 픽셀들 간에 발광 소자(EL)를 정의하기 위한 절연물질 패턴이다. The bank pattern BSL is an insulating material pattern for defining the light emitting element EL between adjacent subpixels.

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데이터 라인들(21A, 21C)은 도 28에 도시된 바와 같이 동일 평면 상에 나란하게 형성될 수 있다. 보호막(PLN)이 데이터 라인들(21A, 21C)을 덮는다. 도 28에서, 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들(21A, 21C)은 수직으로 중첩되지 않는다. 탑 에미션(top emission) 방식의 전계 발광 표시장치는 TFT 어레이 위로 빛을 발산하기 때문에 그 개구율이 TFT 어레이 기판 상의 개구 영역에 제한되지 않는다. 따라서, 탑 에미션 구조에서, 도 28에 도시된 바와 같이 데이터 라인들의 수평 점유 면적이 넓더라도 픽셀들의 개구율 저하가 없다. As shown in FIG. 28 , the data lines 21A and 21C may be formed side by side on the same plane. A passivation layer PLN covers the data lines 21A and 21C. In FIG. 28, a pair of data lines 21A and 21C disposed between adjacent subpixels do not vertically overlap. Since a top emission electroluminescent display emits light over a TFT array, its aperture ratio is not limited to an aperture area on a TFT array substrate. Therefore, in the top emission structure, as shown in FIG. 28, the aperture ratio of the pixels does not decrease even if the horizontally occupied area of the data lines is wide.

이웃한 서브 픽셀들 사이에 한쌍의 데이터 라인들이 배치되기 때문에 그 데이터 라인들 사이의 전기적 간섭 즉, 커플링(coupling)으로 인하여 데이터 신호가 변할 수 있다. 이 데이터 라인들 사이에 절연층 두께를 두껍게 하거나 저 유전율의 절연층을 이용하여 데이터 라인들 간의 기생 용량을 줄이면, 데이터 라인들 간의 커플링을 줄일 수 있다. Since a pair of data lines are disposed between adjacent subpixels, a data signal may change due to electrical interference between the data lines, that is, coupling. Coupling between the data lines may be reduced by increasing the thickness of the insulating layer between the data lines or reducing parasitic capacitance between the data lines by using an insulating layer having a low permittivity.

도 29는 제1 픽셀 그룹의 서브 픽셀(101A)과 제2 픽셀 그룹의 서브 픽셀(101C)에서 공유되는 게이트 라인 구조를 보여 주는 도면이다. 29 is a diagram showing a gate line structure shared by subpixels 101A of a first pixel group and subpixels 101C of a second pixel group.

제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제1 게이트 라인들(31)이 서로 연결되고 게이트 구동부(120)의 제1 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제2 게이트 라인들(32)이 서로 연결되고 게이트 구동부(120)의 제2 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제3 게이트 라인들(33)이 서로 연결되고 게이트 구동부(120)의 제3 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다.The first gate lines 31 connected to the pixels of the first and second pixel groups are connected to each other and to the first output terminal of the gate driver 120 to be shared by the first and second pixel groups. . The second gate lines 32 connected to the pixels of the first and second pixel groups are connected to each other and connected to the second output terminal of the gate driver 120 to be shared by the first and second pixel groups. . The third gate lines 33 connected to the pixels of the first and second pixel groups are connected to each other and connected to the third output terminal of the gate driver 120 to be shared by the first and second pixel groups. .

게이트 구동부(120)에서 하나의 채널을 통해 제1 및 제2 픽셀 그룹들을 통해 게이트 신호가 인가되기 때문에 게이트 구동부(120)의 채널 수 감소로 인하여 도 29에 도시된 바와 같이 게이트 구동부(120)의 회로 면적이 대폭 감소된다. 따라서, 본 발명은 표시패널 상에서 네로우 베젤(narrow bezel)을 구현할 수 있다. Since the gate signal is applied from the gate driver 120 to the first and second pixel groups through one channel, the number of channels of the gate driver 120 is reduced, as shown in FIG. 29 . The circuit area is greatly reduced. Accordingly, the present invention can implement a narrow bezel on the display panel.

도 30은 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들(21A, 21C) 사이의 커플링(coupling)을 보여 주는 도면이다. 도 31은 데이터 라인들(21A, 21C) 사이의 커플링으로 인하여 데이터 신호가 왜곡되는 예를 보여 주는 도면이다.30 is a diagram showing coupling between a pair of data lines 21A and 21C disposed between adjacent subpixels. FIG. 31 is a diagram showing an example in which data signals are distorted due to coupling between data lines 21A and 21C.

도 30 및 도 31을 참조하면, 제1 데이터 라인(21A)과 제3 데이터 라인(21C) 간에 기생 용량(Cp)이 존재할 수 있다. Referring to FIGS. 30 and 31 , parasitic capacitance Cp may exist between the first data line 21A and the third data line 21C.

도 31에서, (A)는 데이터 전압이 이웃한 데이터 라인들(D1, D3)에 순차적으로 인가되는 예이다. (B)는 (A)에 도시된 바와 같이 데이터 전압이 데이터 라인들(D1, D3)에 순차적으로 인가될 때 제1 커패시터(CA)와 제3 데이터 라인(D3)의 전압 변화를 보여 준다. In FIG. 31 , (A) is an example in which data voltages are sequentially applied to neighboring data lines D1 and D3. (B) shows voltage changes of the first capacitor CA and the third data line D3 when data voltages are sequentially applied to the data lines D1 and D3 as shown in (A).

제1 데이터 라인(21A)에 제1 데이터 전압(D1)이 인가되면 제1 데이터 라인(21A)에 연결된 제1 커패시터(CA)에 전압(V)이 충전되고 또한, 데이터 라인들(21A, 21C) 간의 기생 용량(Cp)에도 데이터 전압의 일부가 분배된다. 그 결과, 제3 데이터 라인(21C)이 제1 데이터 전압(D1)으로 인하여 원치 않게 ΔV 만큼 프리 차징(pre-charging)된다. 이렇게 프리차징된 제3 데이터 라인(21C)에 제3 데이터 전압(D3)이 인가되면 기생 용량(Cp)을 통해 제3 커패시터(CC)의 전압이 ΔV 만큼 더 상승하여 제1 픽셀 그룹의 서브 픽셀에 인가될 데이터 전압이 변하게 된다. When the first data voltage D1 is applied to the first data line 21A, the voltage V is charged in the first capacitor CA connected to the first data line 21A, and also the data lines 21A and 21C ), a portion of the data voltage is also distributed to the parasitic capacitance (Cp) between them. As a result, the third data line 21C is undesirably pre-charged by ΔV due to the first data voltage D1. When the third data voltage D3 is applied to the pre-charged third data line 21C as described above, the voltage of the third capacitor CC further rises by ΔV through the parasitic capacitance Cp, thereby increasing the sub-pixel of the first pixel group. The data voltage to be applied to is changed.

도 31과 같은 데이터 전압의 왜곡을 방지하기 위하여, TFT 어레이 기판 상에서 데이터 라인들 간의 기생 용량(Cp)을 최소화하는 방법이 있다. 이와 다른 방법으로, 도 32에 도시된 바와 같이 데이터 전압(D1, D3)을 이웃한 데이터 라인들(21A, 21C)에 동시에 인가하여 기생 용량(Cp)의 영향을 줄이는 방법이 있다. 도 32에서, (A)는 이웃한 데이터 라인들(D1, D3)에 데이터 전압이 동시에 인가되는 예이다. (B)는 (A)에 도시된 바와 같이 데이터 전압이 데이터 라인들(D1, D3)에 동시에 인가될 때 제1 커패시터(CA)와 제3 데이터 라인(D3)의 전압 변화를 보여 주는 파형도이다. In order to prevent data voltage distortion as shown in FIG. 31, there is a method of minimizing parasitic capacitance (Cp) between data lines on a TFT array substrate. As another method, as shown in FIG. 32, there is a method of simultaneously applying the data voltages D1 and D3 to the neighboring data lines 21A and 21C to reduce the effect of the parasitic capacitance Cp. In FIG. 32, (A) is an example in which data voltages are simultaneously applied to adjacent data lines D1 and D3. (B) is a waveform diagram showing voltage changes of the first capacitor CA and the third data line D3 when the data voltage is simultaneously applied to the data lines D1 and D3 as shown in (A). am.

디멀티플렉서(112)의 스위치 소자들(S1~S4) 중에서 동시에 턴-온되는 스위치 소자들에 연결된 데이터 라인들이 이웃하게 배치되면 이 데이터 라인들에 데이터 전압이 동시에 인가되어 기생 용량(Cp)의 영향을 줄일 수 있다. 이를 위하여, 본 발명은 도 33 및 도 34에 도시된 바와 같이 제1 출력 버퍼(AMP1)에 연결된 한 쌍의 데이터 라인들(21A, 21C) 중 어느 하나와, 제2 출력 버퍼(AMP2)에 연결된 한 쌍의 데이터 라인들(21B, 21D) 중 어느 하나를 교차 연결하는 방법을 적용할 수 있다. When data lines connected to switch elements that are simultaneously turned on among the switch elements S1 to S4 of the demultiplexer 112 are disposed adjacent to each other, data voltages are simultaneously applied to these data lines to reduce the effect of the parasitic capacitance Cp. can be reduced To this end, as shown in FIGS. 33 and 34, the present invention relates to one of a pair of data lines 21A and 21C connected to the first output buffer AMP1 and to the second output buffer AMP2. A method of cross-connecting any one of the pair of data lines 21B and 21D may be applied.

도 33 및 도 34를 참조하면, 제1 출력 버퍼(AMP1)에 제1 및 제3 스위치 소자(S1, S3)가 연결된다. 제2 출력 버퍼(AMP2)에 다른 제1 및 제3 스위치 소자(S1, S3)가 연결된다. 제1 스위치 소자들(S1)은 제1 스위치 제어신호(DMUX1)에 응답하여 턴-온된다. 제3 스위치 소자들(S3)은 제1 스위치 제어신호(DMUX1) 이후에 발생되는 제3 스위치 제어신호(DMUX3)에 응답하여 턴-온된다. Referring to FIGS. 33 and 34 , the first and third switch elements S1 and S3 are connected to the first output buffer AMP1. Other first and third switch elements S1 and S3 are connected to the second output buffer AMP2. The first switch elements S1 are turned on in response to the first switch control signal DMUX1. The third switch elements S3 are turned on in response to the third switch control signal DMUX3 generated after the first switch control signal DMUX1.

제1 출력 버퍼(AMP1)에 연결된 제3 스위치 소자(S3)는 제2 데이터 라인(21B)에 연결된다. 제2 출력 버퍼(AMP2)에 연결된 제1 스위치 소자(S1)는 제3 데이터 라인(21C)에 연결된다. 이를 위하여, 제2 데이터 라인(21B)과 제3 데이터 라인(21C)이 교차된다. 데이터 라인들이 단락(short circuit)되지 않도록 이 데이터 라인들(21B, 21C)은 절연막을 사이에 두고 교차되고 그 사이의 기생 용량은 최소화된다. The third switch element S3 connected to the first output buffer AMP1 is connected to the second data line 21B. The first switch element S1 connected to the second output buffer AMP2 is connected to the third data line 21C. To this end, the second data line 21B and the third data line 21C cross each other. The data lines 21B and 21C are crossed with an insulating film therebetween so that the data lines do not short circuit, and the parasitic capacitance therebetween is minimized.

제1 및 제2 데이터 라인들(21A, 21B)은 제1 픽셀 그룹에 속한 서브 픽셀들(101A, 101B)과, 이 서브 픽셀들(101A, 101B)에 인가될 데이터 전압(D1, D2)을 충전하기 위한 커패시터들(CA, CB)에 연결된다. 제3 및 제4 데이터 라인들(21C, 21D)은 제2 픽셀 그룹에 속한 서브 픽셀들(101C, 101D)과, 이 서브 픽셀들(101C, 101D)에 인가될 데이터 전압(D3, D4)을 충전하기 위한 커패시터들(CC, CD)에 연결된다. The first and second data lines 21A and 21B transmit the subpixels 101A and 101B belonging to the first pixel group and the data voltages D1 and D2 to be applied to the subpixels 101A and 101B. It is connected to capacitors CA and CB for charging. The third and fourth data lines 21C and 21D transmit the subpixels 101C and 101D belonging to the second pixel group and the data voltages D3 and D4 to be applied to the subpixels 101C and 101D. It is connected to capacitors (CC, CD) for charging.

제1 출력 버퍼(AMP1)에 연결된 제1 및 제3 스위치 소자들(S1, S3)은 제1 및 제3 스위치 제어신호(DMUX1, DMUX3)에 의해 순차적으로 턴-온되어 제1 및 제2 데이터 라인들(21A, 21B)에 데이터 전압을 순차적으로 공급한다. 제2 출력 버퍼(AMP2)에 연결된 제1 및 제3 스위치 소자들(S1, S3)은 제1 및 제3 스위치 제어신호(DMUX1, DMUX3)에 의해 순차적으로 턴-온되어 제3 및 제4 데이터 라인들(21C, 21D)에 데이터 전압을 순차적으로 공급한다. 제2 및 제3 데이터 라인들(21B, 21C)의 교차 구조로 인하여, 제1 스위치 소자들(S1)을 통해 데이터 전압이 이웃한 제1 및 제3 데이터 라인들(21A, 21C)에 동시에 인가되어 커패시터들(CA, CC)에 동시에 충전된다. 이어서, 제3 스위치 소자들(S3)을 통해 데이터 전압이 이웃한 제2 및 제4 데이터 라인들(21B, 21D)에 동시에 인가되어 커패시터들(CB, CD)에 동시에 충전된다. The first and third switch elements S1 and S3 connected to the first output buffer AMP1 are sequentially turned on by the first and third switch control signals DMUX1 and DMUX3 to provide first and second data. Data voltages are sequentially supplied to the lines 21A and 21B. The first and third switch elements S1 and S3 connected to the second output buffer AMP2 are sequentially turned on by the first and third switch control signals DMUX1 and DMUX3 to provide third and fourth data. Data voltages are sequentially supplied to the lines 21C and 21D. Due to the cross structure of the second and third data lines 21B and 21C, the data voltage is simultaneously applied to the adjacent first and third data lines 21A and 21C through the first switch elements S1. and the capacitors CA and CC are charged at the same time. Then, the data voltage is simultaneously applied to the neighboring second and fourth data lines 21B and 21D through the third switch elements S3 and the capacitors CB and CD are simultaneously charged.

도 34에서 알 수 있는 바와 같이, 스위치 소자들(S1~S4)과 일부 데이터 라인들(21B, 21C, 21F, 21G)의 교차 연결 구조에 의해 제1 및 제3 데이터 라인들(21A, 21C)에 데이터 신호가 동시에 공급된다. 또한, 제2 및 제4 데이터 라인들(21B, 21D)에 데이터 신호가 동시에 공급된다. 따라서, 본 발명은 이웃한 서브 픽셀들 사이에 근접 배치된 한 쌍의 데이터 라인들 사이에 기생 용량으로 인한 커플링이 존재하더라도 그 커플링의 영향을 거의 받지 않고 데이터 라인들 각각에 서로 다른 데이터 전압을 충전할 수 있다. As can be seen in FIG. 34, the first and third data lines 21A and 21C are formed by the cross-connection structure of the switch elements S1 to S4 and some of the data lines 21B, 21C, 21F, and 21G. A data signal is simultaneously supplied to Also, data signals are simultaneously supplied to the second and fourth data lines 21B and 21D. Therefore, even if coupling due to parasitic capacitance exists between a pair of data lines disposed closely between adjacent subpixels, the present invention is hardly affected by the coupling and provides different data voltages to each of the data lines. can be charged.

스위치 제어신호들(S1~S4)이 순차적으로 발생되면, 제1 스위치 소자(S1), 제2 스위치 소자(S2), 제3 스위치 소자(S3) 및 제4 스위치 소자(S4) 순으로 스위치 소자들(S1~S4)이 턴-온된다. 도 34에 도시된 바와 같이 일부 데이터 라인들이 교차되기 때문에, 동시에 턴-온되는 스위치 소자들을 통해 화면 전체에서 이웃한 서브 픽셀들 사이에 배치된 한 쌍의 데이터 라인들에 데이터 전압이 동시에 인가될 수 있다.When the switch control signals S1 to S4 are sequentially generated, the first switch element S1, the second switch element S2, the third switch element S3, and the fourth switch element S4 are sequentially generated. S1 to S4 are turned on. As shown in FIG. 34, since some data lines cross each other, data voltages can be simultaneously applied to a pair of data lines disposed between adjacent sub-pixels on the entire screen through switch elements that are simultaneously turned on. there is.

도 35는 도 2 및 도 5에 도시된 픽셀 회로와 신호 배선을 상세히 보여 주는 회로도이다. 도 36은 도 35에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다.FIG. 35 is a circuit diagram showing in detail the pixel circuit and signal wiring shown in FIGS. 2 and 5 . FIG. 36 is a waveform diagram illustrating a method of driving the pixel circuit shown in FIG. 35 .

도 35 및 도 36을 참조하면, 데이터 구동부(110)의 출력 버퍼(AMP)에 디멀티플렉서(112)의 제1 및 제2 스위치 소자들(S1, S2)이 연결된다. 제1 및 제2 데이터 라인들(21A, 21B)은 제1 및 제2 스위치 소자들(S1, S2)를 통해 데이터 구동부(110)에서 하나의 출력 버퍼(AMP)에 연결된다. 제1 데이터 라인(21A)은 제1 픽셀 그룹에 속한 서브 픽셀들(101E)에 연결되고, 제2 데이터 라인(21B)은 제2 픽셀 그룹에 속한 서브 픽셀들(101G)에 연결된다. 제1 픽셀 그룹은 기수 번째 데이터 라인들에 연결된 기수 번째 표시라인(L1)의 서브 픽셀들(101E)을 포함할 수 있으나 이에 한정되지 않는다. 제2 픽셀 그룹은 우수 번째 데이터 라인들에 연결된 우수 번째 표시라인(L2)의 서브 픽셀들(101G)을 포함할 수 있으나 이에 한정되지 않는다. Referring to FIGS. 35 and 36 , the first and second switch elements S1 and S2 of the demultiplexer 112 are connected to the output buffer AMP of the data driver 110 . The first and second data lines 21A and 21B are connected to one output buffer AMP in the data driver 110 through the first and second switch elements S1 and S2. The first data line 21A is connected to the subpixels 101E belonging to the first pixel group, and the second data line 21B is connected to the subpixels 101G belonging to the second pixel group. The first pixel group may include sub-pixels 101E of odd-numbered display lines L1 connected to odd-numbered data lines, but is not limited thereto. The second pixel group may include sub-pixels 101G of an even-th display line L2 connected to even-th data lines, but is not limited thereto.

타이밍 콘트롤러(130)는 제1 스위치 제어신호(DMUX1)에 이어서 제2 스위치 제어신호(DMUX2)를 출력하여 디멀티플렉서(112)의 동작 타이밍을 제어한다. 제1 스위치 소자(S1)는 제1 스위치 제어신호(DMUX1)에 응답하여 출력 버퍼(AMP)를 제1 데이터라인(21A)에 연결하여 제1 데이터 전압(D1)을 제1 데이터 라인(21A)에 공급한다. 제2 스위치 소자(S2)는 제2 스위치 제어신호(DMUX2)에 응답하여 출력 버퍼(AMP)를 제2 데이터라인(21B)에 연결하여 제2 데이터 전압(D2)을 제2 데이터 라인(21B)에 공급한다.The timing controller 130 controls the operation timing of the demultiplexer 112 by outputting the second switch control signal DMUX2 following the first switch control signal DMUX1. The first switch element S1 connects the output buffer AMP to the first data line 21A in response to the first switch control signal DMUX1 to transmit the first data voltage D1 to the first data line 21A. supply to The second switch element S2 connects the output buffer AMP to the second data line 21B in response to the second switch control signal DMUX2 to transmit the second data voltage D2 to the second data line 21B. supply to

도 35에 도시된 픽셀 회로는 전술한 실시예와 실질적으로 동일한 방법으로 동작한다. 다시 말하여, 본 발명은 다수의 픽셀 그룹들에 인가될 데이터 전압을 데이터 라인들(21A, 21B)에 미리 충전한다(ST101). 이어서, 본 발명은 다수의 픽셀 그룹들에 속한 서브 픽셀들(101E, 101G)에서 구동 소자의 전기적 특성을 센싱하여 데이터 전압을 보상하고, 서브 픽셀들(101E, 101G)에 데이터 전압을 동시에 공급한다(ST102). 본 발명은 다수의 픽셀 그룹들에서 구동 소자의 전기적 특성을 동시에 센싱하고 보상함으로써 픽셀 구동 시간에서 여유 시간(tm)을 확보할 수 있다. 다수의 픽셀 그룹들은 발광 시간(tem) 동안 동시에 발광된다. 이 픽셀 회로의 동작은 도 11 내지 도 24와 실질적으로 동일하므로 그에 대한 상세한 설명을 생략하기로 한다. The pixel circuit shown in Fig. 35 operates in substantially the same way as the foregoing embodiment. In other words, in the present invention, the data lines 21A and 21B are pre-charged with data voltages to be applied to the plurality of pixel groups (ST101). Subsequently, the present invention compensates for the data voltage by sensing the electrical characteristics of the driving elements in the subpixels 101E and 101G belonging to the plurality of pixel groups, and simultaneously supplies the data voltage to the subpixels 101E and 101G. (ST102). According to the present invention, it is possible to secure a spare time tm in pixel driving time by simultaneously sensing and compensating for electrical characteristics of driving elements in a plurality of pixel groups. A plurality of pixel groups emit light at the same time during the light emission time period tem. Since the operation of this pixel circuit is substantially the same as that of FIGS. 11 to 24, a detailed description thereof will be omitted.

동시에 턴-온되는 스위치 소자들에 연결된 데이터 라인들이 이웃한 서브 픽셀들 사이에 배치되면 이웃한 서브 픽셀들 사이의 데이터 라인들에 데이터 전압이 동시에 인가될 수 있다. 이를 위하여, 도 35에 도시된 픽셀 회로에서 일부 데이터 라인이 도 37에 도시된 바와 같이 교차될 수 있다. When data lines connected to switch elements that are simultaneously turned on are disposed between neighboring subpixels, data voltages may be simultaneously applied to the data lines between neighboring subpixels. To this end, some data lines in the pixel circuit shown in FIG. 35 may cross as shown in FIG. 37 .

도 37을 참조하면, 제1 출력 버퍼(AMP1)에 제1 및 제2 스위치 소자(S1, S2)가 연결된다. 제2 출력 버퍼(AMP2)에 다른 제1 및 제2 스위치 소자(S1, S2)가 연결된다. 제1 스위치 소자들(S1)은 제1 스위치 제어신호(DMUX1)에 응답하여 턴-온된다. 제2 스위치 소자들(S2)은 제1 스위치 제어신호(DMUX1) 이후에 발생되는 제2 스위치 제어신호(DMUX2)에 응답하여 턴-온된다. Referring to FIG. 37 , the first and second switch elements S1 and S2 are connected to the first output buffer AMP1. Other first and second switch elements S1 and S2 are connected to the second output buffer AMP2. The first switch elements S1 are turned on in response to the first switch control signal DMUX1. The second switch elements S2 are turned on in response to the second switch control signal DMUX2 generated after the first switch control signal DMUX1.

제1 출력 버퍼(AMP1)에 연결된 제2 스위치 소자(S2)는 제3 데이터 라인(21C)에 연결된다. 제2 출력 버퍼(AMP2)에 연결된 제1 스위치 소자(S1)는 제2 데이터 라인(21B)에 연결된다. 이를 위하여, 제2 데이터 라인(21B)과 제3 데이터 라인(21C)이 교차된다. 데이터 라인들이 단락되지 않도록 이 데이터 라인들(21B, 21C)은 절연막을 사이에 두고 교차되고 그 사이의 기생 용량은 최소화된다. The second switch element S2 connected to the first output buffer AMP1 is connected to the third data line 21C. The first switch element S1 connected to the second output buffer AMP2 is connected to the second data line 21B. To this end, the second data line 21B and the third data line 21C cross each other. The data lines 21B and 21C are crossed with an insulating film therebetween so that the data lines are not short-circuited, and the parasitic capacitance therebetween is minimized.

제1 및 제3 데이터 라인들(21A, 21C)은 제1 픽셀 그룹에 속한 서브 픽셀들(101E, 101F)과, 이 서브 픽셀들(101E, 101F)에 인가될 데이터 전압(D1)을 충전하기 위한 커패시터들(C1)에 연결된다. 제2 및 제4 데이터 라인들(21B, 21D)은 제2 픽셀 그룹에 속한 서브 픽셀들(101G, 101H)과, 이 서브 픽셀들(101G, 101H)에 인가될 데이터 전압(D2)을 충전하기 위한 커패시터들(C2)에 연결된다. The first and third data lines 21A and 21C charge the subpixels 101E and 101F belonging to the first pixel group and the data voltage D1 to be applied to the subpixels 101E and 101F. It is connected to the capacitors (C1) for. The second and fourth data lines 21B and 21D charge the subpixels 101G and 101H belonging to the second pixel group and the data voltage D2 to be applied to the subpixels 101G and 101H. is connected to capacitors C2 for

도 38은 도 9 내지 도 33에 도시된 픽셀 회로 구동 방법에서 동작 구간별 시간을 해상도별로 계산한 결과를 보여 주는 도면이다. 도 39는 도 34 내지 도 37에 도시된 픽셀 회로 구동 방법에서 동작 구간별 시간을 해상도별로 계산한 결과를 보여 주는 도면이다. FIG. 38 is a diagram showing results of calculating time for each operation section for each resolution in the pixel circuit driving method shown in FIGS. 9 to 33 . FIG. 39 is a diagram showing results of calculating time for each operation section for each resolution in the pixel circuit driving method shown in FIGS. 34 to 37 .

도 38 내지 도 39에서 시간의 단위는 μs (micro sec)이다. “2MUX”는 데이터 구동부의 한 채널에 연결된 디멀티플렉서(112)의 스위치 소자가 2 개인 예를 나타낸다. “1H”는 1 수평기간이고, “2H”는 2 수평기간이다. “Initial Cst Vth sampling & Data In”은 도 9 내지 도 33에서 ST102 단계를 처리하는 보상 시간을 의미한다. 최소 4us이상 되어야 구동 소자의 전기적 특성이 안정되게 샘플링된다. The unit of time in FIGS. 38 to 39 is μs (micro sec). “2MUX” indicates an example in which two switch elements of the demultiplexer 112 are connected to one channel of the data driver. “1H” is 1 horizontal period, “2H” is 2 horizontal periods. “Initial Cst Vth sampling & Data In” means a compensation time for processing step ST102 in FIGS. 9 to 33. It should be at least 4us or more so that the electrical characteristics of the driving element are stably sampled.

도 9 내지 도 33의 경우에, 네 개의 스위치 소자들(S1~S4)이 순차적으로 턴-온되어 데이터 전압을 데이터 라인들에 충전하는 시간(도 8에서 ST101)이 길어져 상대적으로 보상 시간(도 8에서 ST102)이 짧아진다. UHD의 경우에 도 38에 도시된 바와 같이 보상 시간이 0.58으로 더 짧아지기 때문에 도 9 내지 도 33과 같은 구조를 갖는 UHD 표시패널에서 보상 시간이 부족하다. 도 9 내지 도 33과 같은 구조를 갖는 표시패널의 해상도가 QHD나 FHD이면 보상 시간이 충분하다. 스위치 소자들(S1~S4)의 개수를 두 개로 줄이면 UHD에서도 보상 시간이 확보될 수 있다. In the case of FIGS. 9 to 33, the time (ST101 in FIG. 8) to charge the data voltage to the data lines as the four switch elements (S1 to S4) are sequentially turned on becomes longer, resulting in a relatively longer compensation time (FIG. At 8, ST102) is shortened. In the case of UHD, since the compensation time is shorter as 0.58 as shown in FIG. 38, the compensation time is insufficient in the UHD display panels having the structures shown in FIGS. 9 to 33. If the resolution of the display panel having the structure as shown in FIGS. 9 to 33 is QHD or FHD, the compensation time is sufficient. If the number of switch elements S1 to S4 is reduced to two, compensation time can be secured even in UHD.

도 34 내지 도 37의 경우에, 두 개의 스위치 소자들(S1, S2)이 순차적으로 턴-온되어 데이터 전압을 데이터 라인들에 충전하는 시간(도 8에서 ST101)이 작기 때문에 보상 시간(도 8에서 ST102)이 더 길게 확보될 수 있다. 따라서, 도 34 내지 도 37과 같은 구조를 갖는 표시패널은 도 39에 도시된 바와 같이 UHD 해상도에서도 보상 시간이 충분하다. FHD의 경우, 2MUX 구동시에 보상 시간이 9.26 μs나 되기 때문에 보상 시간에 충분한 여유를 확보할 수 있다. FHD의 경우에, 디멀티플렉서(112)에서 순차적으로 턴-온되는 스위치 소자들의 개수를 6 개로 증가하더라도 보상 시간이 충분하다. In the case of FIGS. 34 to 37, since the time (ST101 in FIG. 8) in which the two switch elements (S1 and S2) are sequentially turned on to charge the data voltage to the data lines is small, the compensation time (FIG. 8 In ST102) can be secured longer. Accordingly, the display panel having the structure of FIGS. 34 to 37 has sufficient compensation time even at UHD resolution as shown in FIG. 39 . In the case of FHD, since the compensation time is 9.26 μs when driving 2MUX, sufficient margin can be secured in the compensation time. In the case of FHD, even if the number of switch elements sequentially turned on in the demultiplexer 112 is increased to 6, the compensation time is sufficient.

도 40 내지 도 55는 도 3에 도시된 픽셀 회로가 도 5에 적용된 예에서 픽셀 회로의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다. 40 to 55 are diagrams showing a method of driving a pixel circuit stepwise on a time axis in an example in which the pixel circuit shown in FIG. 3 is applied to FIG. 5 .

도 40 내지 도 55를 참조하면, 제1 스캔 신호(SCAN1)의 펄스가 게이트 온 전압(VGL)으로 발생된 후, 제2 스캔 신호(SCAN2)의 펄스가 게이트 온 전압(VGL)으로 발생된 다음, 제3 스캔 신호(SCAN3)의 펄스가 게이트 온 전압(VGL)으로 발생된다. 제1 스캔 신호(SCAN1)의 전압이 게이트 오프 전압(VGH)으로 변한 후에, 제2 스캔 신호(SCAN1)의 전압이 게이트 온 전압(VGL)으로 변한다. 제2 스캔 신호(SCAN2)의 전압이 게이트 오프 전압(VGH)으로 변한 후에, 제3 스캔 신호(SCAN3)의 전압이 게이트 온 전압(VGL)으로 변한다. EM 신호(EM)의 펄스는 제1 스캔 신호(SCAN1)의 펄스가 발생되기 전에 게이트 오프 전압(VGH)으로 발생된 후, 제3 스캔 신호(SCAN3)의 전압이 게이트 오프 전압(VGH)으로 변환 후에 게이트 온 전압(VGL)으로 변한다. 40 to 55, after the pulse of the first scan signal SCAN1 is generated as the gate-on voltage (VGL), the pulse of the second scan signal (SCAN2) is generated as the gate-on voltage (VGL), and then , the pulse of the third scan signal SCAN3 is generated as the gate-on voltage VGL. After the voltage of the first scan signal SCAN1 changes to the gate-off voltage VGH, the voltage of the second scan signal SCAN1 changes to the gate-on voltage VGL. After the voltage of the second scan signal SCAN2 changes to the gate-off voltage VGH, the voltage of the third scan signal SCAN3 changes to the gate-on voltage VGL. The pulse of the EM signal EM is generated as a gate-off voltage (VGH) before the pulse of the first scan signal (SCAN1) is generated, and then the voltage of the third scan signal (SCAN3) is converted to the gate-off voltage (VGH). After that, it changes to the gate-on voltage (VGL).

도 40 및 도 41을 참조하면, t01 구간 동안, 모든 게이트 신호들(SCAN1, SCAN2, SCAN3, EM)이 게이트 오프 전압(VGH)이다. 이 때, 픽셀 회로의 모든 TFT들(T11~T16, DT)과 발광 소자(EL)가 턴-오프되어 서브 픽셀들이 소등된다. Referring to FIGS. 40 and 41 , during the period t01, all gate signals (SCAN1, SCAN2, SCAN3, and EM) are gate-off voltages (VGH). At this time, all of the TFTs (T11 to T16, DT) and the light emitting element EL of the pixel circuit are turned off so that the sub-pixels are turned off.

도 42 및 도 43을 참조하면, 제1 스위치 TFT(T11)이 t02 구간 동안 제1 스캔 신호(SCAN1)의 펄스에 응답하여 턴-온된다. t02 구간에 픽셀 회로의 각 노드 전압이 기준 전압(Vref)으로 초기화된다. Referring to FIGS. 42 and 43 , the first switch TFT T11 is turned on in response to the pulse of the first scan signal SCAN1 during the period t02. In the period t02, each node voltage of the pixel circuit is initialized to the reference voltage Vref.

도 44 및 도 45를 참조하면, ST101 단계는 제1 픽셀 그룹과 제2 픽셀 그룹의 서브 픽셀들(101E, 101G)에 인가될 데이터 전압을 데이터 라인들(21A, 21B)에 연결된 커패시터들(C1, C2)에 저장한다. ST101 단계는 제1 픽셀 그룹에 속한 서브 픽셀(101E)의 데이터 전압을 제1 데이터 라인(21A)에 공급한 후, 제2 픽셀 그룹에 속한 서브 픽셀(101G)의 데이터 전압을 제2 데이터 라인(21B)에 공급한다. ST101 구간 동안 픽셀 회로의 TFT들(T11~T16, DT)은 턴-오프되기 때문에 픽셀 회로의 각 노드들은 t02 구간에 설정된 초기화 전압을 유지한다. 44 and 45 , in step ST101, the data voltage to be applied to the subpixels 101E and 101G of the first and second pixel groups is transferred to the capacitors C1 connected to the data lines 21A and 21B. , C2). In step ST101, the data voltage of the subpixel 101E belonging to the first pixel group is supplied to the first data line 21A, and then the data voltage of the subpixel 101G belonging to the second pixel group is supplied to the second data line ( 21B) is supplied. Since the TFTs (T11 to T16, DT) of the pixel circuit are turned off during the period ST101, each node of the pixel circuit maintains the initialization voltage set in the period t02.

도 46 내지 도 51을 참조하면, ST102 단계는 제1 픽셀 그룹과 제2 픽셀 그룹의 서브 픽셀들(101E, 101G)에서 구동 TFT(DT)의 전기적 특성을 동시에 센싱하고, 그 전기적 특성 만큼 데이터 전압을 보상한다. 먼저, 도 46 및 도 47에 도시된 바와 같이, 제2 스캔 신호(SCAN2)가 게이트 온 전압(VGL)으로 반전되어 제2 및 제6 스위치 TFT들(T12, T16)이 턴-온된다. 제1 픽셀 그룹의 제6 스위치 TFT(T16)가 제1 데이터 라인(21A)에 연결되고, 제2 픽셀 그룹의 제6 스위치 TFT(T16)가 제2 데이터 라인(21B)에 연결된다. 따라서, 제1 데이터 라인(21A)을 통해 데이터 전압(D1)이 서브 픽셀(101E)에 공급되고, 그 서브 픽셀(101E) 내의 구동 TFT(DT)의 문턱 전압(Vth)이 커패시터(Cst)에 샘플링된다. 이와 동시에, 제2 데이터 라인(21B)을 통해 데이터 전압(D2)이 서브 픽셀(101G)에 공급되고, 그 서브 픽셀(101G) 내의 구동 TFT(DT)의 문턱 전압(Vth)이 커패시터(Cst)에 샘플링된다.46 to 51, step ST102 simultaneously senses the electrical characteristics of the driving TFTs (DT) in the sub-pixels 101E and 101G of the first and second pixel groups, and generates a data voltage corresponding to the electrical characteristics. compensate for First, as shown in FIGS. 46 and 47 , the second scan signal SCAN2 is inverted to the gate-on voltage VGL so that the second and sixth switch TFTs T12 and T16 are turned on. The sixth switch TFT (T16) of the first pixel group is connected to the first data line 21A, and the sixth switch TFT (T16) of the second pixel group is connected to the second data line 21B. Therefore, the data voltage D1 is supplied to the sub-pixel 101E through the first data line 21A, and the threshold voltage Vth of the driving TFT DT in the sub-pixel 101E is applied to the capacitor Cst. are sampled At the same time, the data voltage D2 is supplied to the sub-pixel 101G through the second data line 21B, and the threshold voltage Vth of the driving TFT DT in the sub-pixel 101G is applied to the capacitor Cst. is sampled on

제2 스캔 신호(SCAN2)의 전압이 게이트 오프 전압(VGH)으로 반전되는 도 48 및 도 49에서, 서브 픽셀들(101E, 101G)의 전압이 유지된다. 제3 스캔 신호(SCAN3)의 전압이 게이트 온 전압(VGL)으로 반전되는 도 50 및 도 51에서, 제5 스위치 TFT(T5)가 턴-온되어 발광 소자(EL)의 애노드가 기준 전압(Vref)으로 초기화되고, 서브 픽셀들(101E, 101G)의 커패시터(Cst)에 샘플링된 구동 TFT(DT)의 문턴 전압이 유지된다. 48 and 49 where the voltage of the second scan signal SCAN2 is inverted to the gate-off voltage VGH, the voltages of the subpixels 101E and 101G are maintained. 50 and 51 in which the voltage of the third scan signal SCAN3 is inverted to the gate-on voltage VGL, the fifth switch TFT T5 is turned on so that the anode of the light emitting element EL operates at the reference voltage Vref ), and the moon turn voltage of the driving TFT DT sampled in the capacitor Cst of the subpixels 101E and 101G is maintained.

도 52 및 도 53에 도시된 여유 시간(tm) 동안, 스위치 TFT들(T11~T16)이 턴-오프되어 서브 픽셀들(101E, 101G) 내의 커패시터(Cst, Cel) 전압이 유지된다. 도 54 및 도 55를 참조하면, EM 신호(EM)가 게이트 온 전압(VGL)으로 반전되어 제3 및 제4 스위치 TFT들(T13, T14)이 턴-온된다. 그 결과, 서브 픽셀들(101E, 101G)은 발광 시간(tem) 동안 동시에 발광된다. During the spare time tm shown in FIGS. 52 and 53, the switch TFTs T11 to T16 are turned off to maintain the voltages of the capacitors Cst and Cel in the subpixels 101E and 101G. 54 and 55, the EM signal EM is inverted to the gate-on voltage VGL to turn on the third and fourth switch TFTs T13 and T14. As a result, the subpixels 101E and 101G emit light simultaneously during the light emission time tem.

도 40 내지 도 55에서 게이트 신호들(SCAN1, SCAN2, SCAN3, EM)은 픽셀 그룹들 간에 공유된다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제1 게이트 라인들(도 3, 34)이 서로 연결되고 게이트 구동부(120)의 제1 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제2 게이트 라인들(도 3, 35)이 서로 연결되고 게이트 구동부(120)의 제2 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제3 게이트 라인들(도 3, 36)이 서로 연결되고 게이트 구동부(120)의 제3 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 제1 및 제2 픽셀 그룹들의 픽셀들에 연결된 제4 게이트 라인들(도 3, 37)이 서로 연결되고 게이트 구동부(120)의 제4 출력 단자에 연결되어 제1 및 제2 픽셀 그룹들에서 공유될 수 있다. 따라서, 도 29에 도시된 바와 같이 게이트 구동부(120)의 회로 면적이 대폭 감소된다. 따라서, 본 발명은 표시패널 상에서 네로우 베젤을 구현할 수 있다. 40 to 55, gate signals SCAN1, SCAN2, SCAN3, and EM are shared between pixel groups. The first gate lines ( FIGS. 3 and 34 ) connected to the pixels of the first and second pixel groups are connected to each other and to the first output terminal of the gate driver 120 to be shared by the first and second pixel groups. It can be. The second gate lines ( FIGS. 3 and 35 ) connected to the pixels of the first and second pixel groups are connected to each other and to the second output terminal of the gate driver 120 to be shared by the first and second pixel groups. It can be. The third gate lines (FIG. 3, 36) connected to the pixels of the first and second pixel groups are connected to each other and to the third output terminal of the gate driver 120 to be shared by the first and second pixel groups. It can be. The fourth gate lines ( FIGS. 3 and 37 ) connected to the pixels of the first and second pixel groups are connected to each other and to the fourth output terminal of the gate driver 120 to be shared by the first and second pixel groups. It can be. Therefore, as shown in FIG. 29 , the circuit area of the gate driver 120 is greatly reduced. Accordingly, the present invention can implement a narrow bezel on the display panel.

도 56 내지 도 58에 도시된 바와 같이 표시패널(100)의 표시라인들(L1, L2)에 인가되는 게이트 신호(SCAN1, SCAN2, EM)를 분리하여 데이터 전압(D1~D4)을 데이터 라인들(211, 212)에 충전함과 동시에 다수의 표시라인들에서 샘플링 동작을 처리할 수 있다. 이 실시예는 데이터 라인 충전과 픽셀의 샘플링 동작이 병렬 처리되기 때문에 전술한 실시예 보다 샘플링 시간을 더 길게 확보할 수 있다. 56 to 58, the gate signals SCAN1, SCAN2, and EM applied to the display lines L1 and L2 of the display panel 100 are separated to transfer the data voltages D1 to D4 to the data lines. It is possible to process a sampling operation in a plurality of display lines at the same time as charging (211, 212). In this embodiment, since data line charging and pixel sampling operations are processed in parallel, a longer sampling time can be secured than in the above-described embodiment.

도 56은 표시패널의 라인들 간에 게이트 라인들이 분리된 예를 보여 주는 도면이다. 도 56에 도시된 서브 픽셀들의 회로는 도 2 또는 도 3에 도시된 픽셀 회로로 구현될 수 있다. 도 57은 도 2에 도시된 픽셀 회로를 도 56의 픽셀들에 적용한 예를 보여 주는 회로도이다. 도 58은 도 57에 도시된 픽셀 회로의 구동 방법을 보여 주는 파형도이다. 56 is a diagram showing an example in which gate lines are separated between lines of a display panel. The circuit of the subpixels shown in FIG. 56 may be implemented as the pixel circuit shown in FIG. 2 or 3 . FIG. 57 is a circuit diagram showing an example in which the pixel circuit shown in FIG. 2 is applied to the pixels of FIG. 56 . FIG. 58 is a waveform diagram illustrating a method of driving the pixel circuit shown in FIG. 57 .

도 56 내지 도 58을 참조하면, 데이터 구동부(110)에서 하나의 채널은 디멀티플렉서(112)를 통해 두 개 이상의 데이터 라인들(211, 212)에 연결된다. 도 56은 데이터 구동부(110)에서 하나의 채널을 통해 출력되는 데이터 전압이 디멀티플렉서(112)를 통해 두 개의 데이터 라인들(211, 212)에 시분할 방법으로 분배되는 예이나, 이에 한정되지 않는다. 전술한 실시예와 같이 하나의 채널을 통해 출력되는 데이터 전압이 디멀티플렉서(112)를 통해 네 개의 데이터 라인들에 시분할 방법으로 분배될 수 있다. 56 to 58, one channel of the data driver 110 is connected to two or more data lines 211 and 212 through the demultiplexer 112. 56 is an example in which a data voltage output through one channel from the data driver 110 is distributed to two data lines 211 and 212 through the demultiplexer 112 in a time division manner, but is not limited thereto. As in the above-described embodiment, data voltages output through one channel may be distributed to four data lines through the demultiplexer 112 in a time division manner.

데이터 구동부(110)의 한 채널은 출력 버퍼(AMP)를 통해 제1 데이터 라인(211)에 충전될 제1 데이터 전압(D1)을 출력한 후에 제2 데이터 라인(212)에 충전될 제2 데이터 전압(D2)을 출력한다. 출력 버퍼(AMP)는 디멀티플렉서(112)의 스위치 소자들(S11, S21)에 연결된다. One channel of the data driver 110 outputs the first data voltage D1 to be charged in the first data line 211 through the output buffer AMP, and then second data to be charged in the second data line 212. It outputs voltage D2. The output buffer AMP is connected to switch elements S11 and S21 of the demultiplexer 112 .

제1 스위치 소자(S11)는 제1 스위치 제어신호(DMUX1)에 응답하여 출력 버퍼(AMP)를 제1 데이터 라인(211)에 연결한다. 제2 스위치 소자(S21)는 제2 스위치 제어신호(DMUX2)에 응답하여 출력 버퍼(AMP)를 제2 데이터 라인(212)에 연결한다. 제1 스위치 소자(S11)가 제1 스위치 제어신호(DMUX1)에 의해 턴-온되어 제1 데이터 라인(211)에 데이터 전압(D1)을 공급한 후에, 제2 스위치 소자(S21)가 제2 스위치 제어신호(DMUX2)에 의해 턴-온되어 제2 데이터 라인(212)에 데이터 전압(D2)을 공급한다. The first switch element S11 connects the output buffer AMP to the first data line 211 in response to the first switch control signal DMUX1. The second switch element S21 connects the output buffer AMP to the second data line 212 in response to the second switch control signal DMUX2. After the first switch element S11 is turned on by the first switch control signal DMUX1 and supplies the data voltage D1 to the first data line 211, the second switch element S21 operates the second switch element S21. It is turned on by the switch control signal DMUX2 and supplies the data voltage D2 to the second data line 212 .

데이터 라인들(211, 212) 각각에는 커패시터(C11, C21)이 연결된다. 커패시터(C11, C21)는 데이터 라인들(211, 212)에 연결된 기생 용량(parasitic capacitance) 일 수 있다. 기생 용량이 작으면, 데이터 라인들(211, 212)에 별도의 커패시터가 연결될 수도 있다. Capacitors C11 and C21 are connected to the data lines 211 and 212, respectively. The capacitors C11 and C21 may be parasitic capacitances connected to the data lines 211 and 212 . If the parasitic capacitance is small, separate capacitors may be connected to the data lines 211 and 212 .

게이트 신호들(SCAN1, SCAN2, EM)은 도 57 및 도 58에 도시된 바와 같이 표시라인별로 분리되고, 그 펄스들이 중첩된다. 게이트 신호(SCAN1, SCAN2, EM)는 데이터가 기입되는 표시라인들이 순차적으로 선택될 수 있도록 게이트 구동부(120)에 의해 시프트된다. 따라서, 제1 표시라인(L1)의 서브 픽셀들(1011)에 연결된 제1 게이트 라인 그룹에 제1 게이트 신호(SCAN1(1), SCAN2(1), EM(1))가 공급된 후, 제2 표시라인(L2)의 서브 픽셀들(1012)에 연결된 제2 게이트 라인 그룹에 제1 게이트 신호 보다 위상이 늦은 제2 게이트 신호(SCAN1(2), SCAN2(2), EM(2))가 공급된다. As shown in FIGS. 57 and 58, the gate signals SCAN1, SCAN2, and EM are separated for each display line, and their pulses are overlapped. The gate signals SCAN1 , SCAN2 , and EM are shifted by the gate driver 120 so that display lines on which data are written can be sequentially selected. Therefore, after the first gate signals SCAN1(1), SCAN2(1), and EM(1) are supplied to the first gate line group connected to the subpixels 1011 of the first display line L1, The second gate signals (SCAN1(2), SCAN2(2), and EM(2)) having phases later than the first gate signal are applied to the second gate line group connected to the sub-pixels 1012 of the second display line L2. are supplied

제1 게이트 신호(SCAN1(1), SCAN2(1), EM(1))의 펄스들은 제2 게이트 신호(SCAN1(2), SCAN2(2), EM(2))의 펄스와 중첩된다. 또한, 제1 게이트 신호들(SCAN1(1), SCAN2(1), EM(1))의 펄스들은 도 59에 도시된 바와 같이 제3 표시라인(L3)의 서브 픽셀들에 인가되는 제3 게이트 신호(SCAN1(3), SCAN2(3), EM(3))의 펄스와 중첩될 수 있다. 이러한 게이트 신호들이 디멀티플렉서(112)의 스위치 제어신호 중 적어도 일부와 중첩되어 도 58에 도시된 바와 같이 ST101 단계와 ST102 단계가 동시에 처리될 수 있게 한다. 그 결과, 본 발명은 ST102 단계에서 처리되는 픽셀의 샘플링 시간을 충분히 길게 하여 고해상도 표시장치에서 픽셀들의 전기적 특성 편차를 정확하게 보상할 수 있다. Pulses of the first gate signals SCAN1(1), SCAN2(1), and EM(1) overlap pulses of the second gate signals SCAN1(2), SCAN2(2), and EM(2). In addition, the pulses of the first gate signals SCAN1(1), SCAN2(1), and EM(1) are applied to the sub-pixels of the third display line L3 as shown in FIG. 59. It may overlap with the pulses of the signals SCAN1(3), SCAN2(3), and EM(3). These gate signals are overlapped with at least some of the switch control signals of the demultiplexer 112 so that steps ST101 and ST102 can be processed simultaneously as shown in FIG. 58 . As a result, according to the present invention, the sampling time of the pixel processed in step ST102 is sufficiently long to accurately compensate for electrical characteristic deviation of pixels in a high-resolution display device.

데이터 라인들 간의 커플링 영향을 줄이기 위하여, 도 60에 도시된 바와 같이 일부 데이터 라인들(211b, 212a)이 교차될 수 있다. 그런데, 이 방법은 위 아래에 이웃하는 서브 픽셀들에 동일한 게이트 신호가 인가되기 때문에 게이트 라인들이 세로 방향(Y축)을 따라 형성된다. 이 방법은 표시패널(100)의 레이아웃(layout)을 어렵게 할 수 있다. 데이터 라인들 간의 커플링 영향을 줄이고 표시패널(100)의 레이아웃을 용이하게 하기 위하여, 도 61에 도시된 바와 같이 좌우로 이웃한 서브 픽셀들을 좌우 대칭 방법으로 배치하고 게이트 라인들(31~36)이 가로 방향(X)을 따라 배치될 수 있다. In order to reduce the effect of coupling between data lines, as shown in FIG. 60 , some data lines 211b and 212a may cross each other. However, in this method, gate lines are formed along the vertical direction (Y axis) because the same gate signal is applied to subpixels adjacent to the top and bottom. This method may make it difficult to layout the display panel 100 . In order to reduce the effect of coupling between data lines and facilitate the layout of the display panel 100, as shown in FIG. It can be arranged along this horizontal direction (X).

도 61 및 도 62를 참조하면, 제1 표시라인(L1)은 제1 및 제2 서브 픽셀들(1011a, 1011b)을 포함한다. 제2 표시라인(L2)은 제3 및 제4 서브 픽셀들(1012a, 1012b)을 포함한다. 서브 픽셀들(1011a~1012b) 각각은 도 2 또는 도 3과 같은 픽셀 회로를 포함한다. 도 61 및 도 62에 도시된 픽셀 회로는 도 2에 도시된 픽셀 회로로 예시되었으나 이에 한정되지 않는다. Referring to FIGS. 61 and 62 , the first display line L1 includes first and second subpixels 1011a and 1011b. The second display line L2 includes third and fourth subpixels 1012a and 1012b. Each of the subpixels 1011a to 1012b includes a pixel circuit as shown in FIG. 2 or 3 . The pixel circuit shown in FIGS. 61 and 62 is exemplified as the pixel circuit shown in FIG. 2 , but is not limited thereto.

제1 서브픽셀(1011a)은 제1 데이터 라인(211a)과 제2 데이터 라인(212a) 사이에 배치되고, 제1 및 제2 데이터 라인들(211a, 212a)과 제1 게이트 라인 그룹의 게이트 라인들(31~33)에 연결된다. 제1 서브 픽셀(1011a)의 우측에 제1 데이터 라인(211a)이 배치되고, 제1 서브 픽셀(1011a)의 좌측에 제2 데이터 라인(212a)이 배치될 수 있다. 제1 게이트 라인 그룹은 제1 스캔 신호(SCAN1(1))가 인가되는 제1 게이트 라인(31), 제2 스캔 신호(SCAN2(1))가 인가되는 제2 게이트 라인(32), 및 EM 신호(EM(1))가 인가되는 제3 게이트 라인(33)을 포함한다. 제1 데이터 라인(211a)은 디멀티플렉서(112)의 제1 스위치 소자(S11)를 통해 데이터 구동부(110)의 제1 채널에 연결된다. 제2 데이터 라인(212a)은 디멀티플렉서(112)의 제2 스위치 소자(S21)를 통해 데이터 구동부(110)의 제1 채널에 연결된다.The first subpixel 1011a is disposed between the first data line 211a and the second data line 212a, and includes the first and second data lines 211a and 212a and the gate line of the first gate line group. It is connected to the fields (31-33). The first data line 211a may be disposed on the right side of the first subpixel 1011a, and the second data line 212a may be disposed on the left side of the first subpixel 1011a. The first gate line group includes a first gate line 31 to which the first scan signal SCAN1(1) is applied, a second gate line 32 to which the second scan signal SCAN2(1) is applied, and EM. and a third gate line 33 to which the signal EM(1) is applied. The first data line 211a is connected to the first channel of the data driver 110 through the first switch element S11 of the demultiplexer 112 . The second data line 212a is connected to the first channel of the data driver 110 through the second switch element S21 of the demultiplexer 112 .

제2 서브픽셀(1011b)은 제1 서브픽셀(1011a)과 좌우 대칭이다. 제1 및 제2 서브 픽셀(1011a, 1011b) 사이에 제1 및 제3 데이터 라인들(211a, 211b)이 배치된다. 제2 서브픽셀(1011b)은 제3 데이터 라인(211b)과 제4 데이터 라인(212b) 사이에 배치되고, 제3 및 제4 데이터 라인들(211b, 212b)과 제1 게이트 라인 그룹의 게이트 라인들(31~33)에 연결된다. 제2 서브 픽셀(1011b)의 좌측에 제3 데이터 라인(211b)이 배치되고, 제2 서브 픽셀(1011b)의 우측에 제4 데이터 라인(212b)이 배치될 수 있다. 제3 데이터 라인(211b)은 디멀티플렉서(112)의 제3 스위치 소자(S12)를 통해 데이터 구동부(110)의 제2 채널에 연결된다. 제4 데이터 라인(212b)은 디멀티플렉서(112)의 제4 스위치 소자(S22)를 통해 데이터 구동부(110)의 제2 채널에 연결된다.The second subpixel 1011b is left-right symmetrical with the first subpixel 1011a. First and third data lines 211a and 211b are disposed between the first and second subpixels 1011a and 1011b. The second subpixel 1011b is disposed between the third data line 211b and the fourth data line 212b, and the third and fourth data lines 211b and 212b and the gate line of the first gate line group It is connected to the fields (31-33). A third data line 211b may be disposed on the left side of the second subpixel 1011b, and a fourth data line 212b may be disposed on the right side of the second subpixel 1011b. The third data line 211b is connected to the second channel of the data driver 110 through the third switch element S12 of the demultiplexer 112 . The fourth data line 212b is connected to the second channel of the data driver 110 through the fourth switch element S22 of the demultiplexer 112 .

상하로 이웃하는 서브 픽셀들은 좌우가 반전된 형태로 기판 상에 배치된다. 예를 들어, 제1 서브 픽셀(1011a)의 제1 스위치 TFT(T1)는 제1 서브 픽셀(1011a)의 우측에 배치되어 제1 데이터 라인(211a)에 연결되고, 구동 TFT(DT)는 제1 서브 픽셀(1011a)의 좌측에 배치된다. 이에 비하여, 제3 서브 픽셀(1012a)의 제1 스위치 TFT(T1)는 제3 서브 픽셀(1012a)의 좌측에 배치되어 제2 데이터 라인(212a)에 연결되고, 구동 TFT(DT)는 제3 서브 픽셀(1012a)의 우측에 배치된다.Vertically neighboring subpixels are disposed on the substrate in a left-right inverted form. For example, the first switch TFT (T1) of the first sub-pixel 1011a is disposed on the right side of the first sub-pixel 1011a and connected to the first data line 211a, and the driving TFT (DT) is connected to the first data line 211a. It is arranged on the left side of 1 sub-pixel 1011a. In contrast, the first switch TFT (T1) of the third sub-pixel 1012a is disposed on the left side of the third sub-pixel 1012a and is connected to the second data line 212a, and the driving TFT (DT) is connected to the third sub-pixel 1012a. It is arranged to the right of the sub-pixel 1012a.

디멀티플렉서(112)에서 제1 및 제3 스위치 소자들(S11, S12)은 제1 스위치 제어신호(DMUX1)에 응답하여 동시에 턴-온된다. 따라서, 이웃한 제1 및 제3 데이터 라인들(211a, 211b)에 동시에 데이터전압이 공급되기 때문에 이 데이터 라인들(211a, 211b) 간의 기생 용량 영향이 거의 없다. In the demultiplexer 112, the first and third switch elements S11 and S12 are simultaneously turned on in response to the first switch control signal DMUX1. Therefore, since the data voltage is simultaneously supplied to the adjacent first and third data lines 211a and 211b, there is little effect of parasitic capacitance between the data lines 211a and 211b.

디멀티플렉서(112)에서 제2 및 제4 스위치 소자들(S21, S22)은 제2 스위치 제어신호(DMUX2)에 응답하여 동시에 턴-온된다. 따라서, 이웃한 제2 및 제4 데이터 라인들(212a, 212b)에 동시에 데이터전압이 공급되기 때문에 이 데이터 라인들(212a, 212b) 간의 기생 용량 영향이 거의 없다. 제2 스위치 제어신호(DMUX2)는 제1 스위치 제어신호(DMUX1)에 이어서 발생된다. In the demultiplexer 112, the second and fourth switch elements S21 and S22 are simultaneously turned on in response to the second switch control signal DMUX2. Therefore, since the data voltage is simultaneously supplied to the adjacent second and fourth data lines 212a and 212b, there is little effect of parasitic capacitance between the data lines 212a and 212b. The second switch control signal DMUX2 is generated following the first switch control signal DMUX1.

도 62 내지 도 75는 도 61에 도시된 픽셀 회로들의 구동 방법을 시간축 상에서 단계적으로 보여 주는 도면들이다. 62 to 75 are diagrams showing a method of driving the pixel circuits shown in FIG. 61 step by step on the time axis.

도 62 및 도 63을 참조하면, 디멀티플렉서(112)의 제1 및 제3 스위치 소자들(S11, S12)이 제1 스위치 제어신호(DMUX1)에 응답하여 동시에 턴-온되어 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 연결된 데이터 라이들(211a, 211b)에 데이터 전압(D1)이 충전된다. 이 때, 제1 및 제2 표시라인(L1, L2)의 서브 픽셀들(1011a~1012b)에 인가되는 스캔 신호들(SCAN1(1)~SCAN2(2))은 게이트 오프 전압(VGH)을 유지하고, EM 신호(EM(1), EM(20))는 게이트 온 전압(VGL)을 유지한다.62 and 63, the first and third switch elements S11 and S12 of the demultiplexer 112 are simultaneously turned on in response to the first switch control signal DMUX1, and the first display line L1 The data voltage D1 is charged in the data lines 211a and 211b connected to the subpixels 1011a and 1011b of ). At this time, the scan signals SCAN1(1) to SCAN2(2) applied to the subpixels 1011a to 1012b of the first and second display lines L1 and L2 maintain the gate-off voltage VGH. and the EM signals EM(1) and EM(20) maintain the gate-on voltage VGL.

데이터 구동부(110)의 제1 출력 버퍼(AMP1)를 통해 출력되는 데이터 전압(D1)이 제1 데이터 라인(211a)의 커패시터(C11)에 충전됨과 동시에, 제2 출력 버퍼(AMP2)를 통해 출력되는 데이터 전압(D1)이 제3 데이터 라인(211b)의 커패시터(C12)에 충전된다. The data voltage D1 output through the first output buffer AMP1 of the data driver 110 is charged in the capacitor C11 of the first data line 211a and outputted through the second output buffer AMP2 at the same time. The data voltage D1 is charged in the capacitor C12 of the third data line 211b.

도 64 및 도 65를 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 제2 스캔 신호(SCAN2(1))가 게이트 온 전압(VGL)으로 반전된 후, 제1 스캔 신호(SCAN1(1))가 게이트 온 전압(VGL)으로 반전된다. 제2 스캔 신호(SCAN2(1))가 게이트 온 전압(VGL)으로 반전됨과 동시에, 제2 스위치 제어신호(DMUX2)가 게이트 온 전압(VGL)으로 반전된다. 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 EM 신호(EM(1))는 제1 스캔 신호(SCAN1(1))가 게이트 온 전압(VGL)으로 반전되는 폴링 에지에서 게이트 오프 전압(VGH)으로 반전될 수 있다. 이 때, 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 스캔 신호들(SCAN1(2), SCAN2(2))은 도 64 및 도 65에 도시된 바와 같이 게이트 오프 전압(VGH)을 유지하고, EM 신호(EM(2))는 게이트 온 전압(VGL)을 유지한다. 64 and 65, after the second scan signal SCAN2(1) applied to the subpixels 1011a and 1011b of the first display line L1 is inverted to the gate-on voltage VGL, The first scan signal SCAN1(1) is inverted to the gate-on voltage VGL. At the same time as the second scan signal SCAN2(1) is inverted to the gate-on voltage VGL, the second switch control signal DMUX2 is inverted to the gate-on voltage VGL. The EM signal EM(1) applied to the sub-pixels 1011a and 1011b of the first display line L1 is a falling edge at which the first scan signal SCAN1(1) is inverted to the gate-on voltage VGL. It can be inverted to the gate-off voltage (VGH) at At this time, the scan signals SCAN1(2) and SCAN2(2) applied to the sub-pixels 1012a and 1012b of the second display line L2 are gate-off voltages as shown in FIGS. 64 and 65 (VGH), and the EM signal (EM(2)) maintains the gate-on voltage (VGL).

디멀티플렉서(112)의 제2 및 제4 스위치 소자들(S21, S22)이 제2 스위치 제어신호(DMUX2)에 응답하여 동시에 턴온되어 제2 표시라인(L2)에 연결된 서브 픽셀들(1012a, 1012b)에 연결된 데이터 라인들(212a, 212b)에 데이터 전압(D2)이 충전된다. 데이터 구동부(110)의 제1 출력 버퍼(AMP1)를 통해 출력되는 데이터 전압(D2)이 제2 데이터 라인(212a)의 커패시터(C21)에 충전됨과 동시에, 제2 출력 버퍼(AMP2)를 통해 출력되는 데이터 전압(D2)이 제4 데이터 라인(212b)의 커패시터(C22)에 충전된다. The second and fourth switch elements S21 and S22 of the demultiplexer 112 are simultaneously turned on in response to the second switch control signal DMUX2, and the subpixels 1012a and 1012b connected to the second display line L2 The data voltage D2 is charged to the data lines 212a and 212b connected to . The data voltage D2 output through the first output buffer AMP1 of the data driver 110 is charged in the capacitor C21 of the second data line 212a and is output through the second output buffer AMP2. The data voltage D2 is charged in the capacitor C22 of the fourth data line 212b.

제2 스캔 신호(SCAN2(1))가 게이트 온 전압(VGL)이고, 제1 스캔 신호(SCAN1(1))가 게이트 오프 전압(VGH)일 때 제1 표시 라인(L1)의 제2 및 제5 스위치 TFT들(T1, T5)이 턴-온되어 픽셀 회로의 커패시터(Cst), 구동 TFT(DT), 및 발광 소자(EL)가 초기화된다. 이 때, 제1 노드(n1)는 기준 전압(Vref)으로 초기화되고, 제2 노드(n2)는 저전위 전원 전압(VSS)으로 초기화된다. 따라서, 도 64 및 도 65에서 데이터 라인들(212a, 212b)에 데이터 전압이 충전됨과 동시에 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)이 초기화되기 때문에 전술한 실시예들에 비하여 서브 픽셀들이 더 빠르게 초기화된다. 제2 표시라인(L2)의 발광 소자들(EL)은 이전 데이터 기입후 EM 신호(EM(2))가 게이트 온 전압(VGL)을 유지하고 있기 때문에 발광 시간(tem)으로 구동된다.When the second scan signal SCAN2(1) is at the gate-on voltage VGL and the first scan signal SCAN1(1) is at the gate-off voltage VGH, the second and third voltages of the first display line L1 are The 5-switch TFTs T1 and T5 are turned on to initialize the capacitor Cst, the driving TFT DT, and the light emitting element EL of the pixel circuit. At this time, the first node n1 is initialized with the reference voltage Vref, and the second node n2 is initialized with the low potential power supply voltage VSS. 64 and 65, data voltages are charged in the data lines 212a and 212b and the subpixels 1011a and 1011b of the first display line L1 are initialized at the same time, compared to the above-described embodiments. Sub-pixels are initialized faster. The light emitting elements EL of the second display line L2 are driven for the light emitting period tem because the EM signal EM(2) maintains the gate-on voltage VGL after the previous data writing.

도 66 및 도 67을 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 제1 스캔 신호(SCAN1(1))가 게이트 온 전압(VGL)으로 발생된다. 제2 스캔 신호(SCAN2(1))는 게이트 온 전압(VGL)으로 유지되고, EM 신호(EM(1))는 게이트 오프 전압(VGH)으로 유지된다. 제2 스위치 제어신호(DMUX2)는 게이트 온 전압(VGL)을 유지한다. 이 때, 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 스캔 신호들(SCAN1(2), SCAN2(2))은 게이트 오프 전압(VGH)을 유지하고, EM 신호(EM(2))는 게이트 온 전압(VGL)을 유지한다.66 and 67, the first scan signal SCAN1(1) applied to the subpixels 1011a and 1011b of the first display line L1 is generated as a gate-on voltage VGL. The second scan signal SCAN2(1) is maintained at the gate-on voltage VGL, and the EM signal EM(1) is maintained at the gate-off voltage VGH. The second switch control signal DMUX2 maintains the gate-on voltage VGL. At this time, the scan signals SCAN1(2) and SCAN2(2) applied to the subpixels 1012a and 1012b of the second display line L2 maintain the gate-off voltage VGH, and the EM signal ( EM(2) maintains the gate-on voltage VGL.

디멀티플렉서(112)의 제2 및 제4 스위치 소자들(S21, S22)은 온 상태를 유지하여 데이터 라인들(212a, 212b)에 연결된 커패시터(C21, C22)에 데이터 전압(D2)이 충전된다. 이와 동시에 제1 표시라인의 서브 픽셀들(1011a, 1011b)에서 제1 스위치 TFT들(T1)이 제1 스캔 신호(SCAN1(1))에 응답하여 턴-온되어 데이터 라인들(211a, 211b)에 충전된 데이터 전압(D1)이 커패시터(Cst)에 공급된다. 이 때, 제1 노드(n1)의 전압은 데이터 전압(D1)이고, 제2 노드(n2)의 전압은 VDD-Vth이다. Vth는 구동 TFT(DT)의 문턱 전압이다. 따라서, 도 66 및 도 67에서 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 데이터 전압(D1)이 공급되고, 구동 TFT(DT)의 문턱 전압(Vth)이 샘플링되어 커패시터(Cst)에 저장된다. 이와 동시에 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 연결된 데이터 라인들(212a, 212b)에 데이터 전압(D2)이 충전된다. The second and fourth switch elements S21 and S22 of the demultiplexer 112 maintain an on state so that the data voltage D2 is charged in the capacitors C21 and C22 connected to the data lines 212a and 212b. At the same time, in the sub-pixels 1011a and 1011b of the first display line, the first switch TFTs T1 are turned on in response to the first scan signal SCAN1(1) and the data lines 211a and 211b The data voltage D1 charged in is supplied to the capacitor Cst. At this time, the voltage of the first node n1 is the data voltage D1, and the voltage of the second node n2 is VDD-Vth. Vth is the threshold voltage of the driving TFT (DT). 66 and 67, the data voltage D1 is supplied to the subpixels 1011a and 1011b of the first display line L1, the threshold voltage Vth of the driving TFT DT is sampled, and the capacitor ( Cst) is stored. At the same time, the data voltage D2 is charged in the data lines 212a and 212b connected to the subpixels 1012a and 1012b of the second display line L2.

도 68 및 도 69를 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 스캔 신호들(SCAN1(1), SCAN2(1))은 게이트 온 전압(VGL)을 유지하고, EM 신호(EM(1))는 게이트 오프 전압(VGL)을 유지한다. 이 때, 스위치 제어 신호들(DMUX1, DMUX2)은 게이트 오프 전압(VGH)을 유지하기 때문에 디멀티플렉서(112)의 스위치 소자들(S11~S22)은 턴-오프된다. 68 and 69, the scan signals SCAN1(1) and SCAN2(1) applied to the subpixels 1011a and 1011b of the first display line L1 generate a gate-on voltage VGL. and the EM signal EM(1) maintains the gate-off voltage VGL. At this time, since the switch control signals DMUX1 and DMUX2 maintain the gate-off voltage VGH, the switch elements S11 to S22 of the demultiplexer 112 are turned off.

제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 제2 스캔 신호(SCAN2(2))가 게이트 온 전압(VGL)으로 반전된 후, 제1 스캔 신호(SCAN1(2))가 게이트 온 전압(VGL)으로 반전된다. EM 신호(EM(2))는 제1 스캔 신호(SCAN1(2))가 게이트 온 전압(VGL)으로 반전될 때 게이트 오프 전압(VGH)으로 반전될 수 있다.After the second scan signal SCAN2(2) applied to the sub-pixels 1012a and 1012b of the second display line L2 is inverted to the gate-on voltage VGL, the first scan signal SCAN1(2) ) is inverted to the gate-on voltage (VGL). The EM signal EM(2) may be inverted to the gate-off voltage VGH when the first scan signal SCAN1(2) is inverted to the gate-on voltage VGL.

제2 스캔 신호(SCAN2(2))가 게이트 온 전압(VGL)이고, 제1 스캔 신호(SCAN1(2))가 게이트 오프 전압(VGH)일 때 제2 표시 라인(L2)의 제2 및 제5 스위치 TFT들(T2, T5)이 턴-온되어 픽셀 회로의 커패시터(Cst), 구동 TFT(DT), 및 발광 소자(EL)가 초기화된다. 이 때, 제1 노드(n1)는 기준 전압(Vref)으로 초기화되고, 제2 노드(n2)는 저전위 전원 전압(VSS)으로 초기화된다. 따라서, 도 68 및 도 69에서 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 데이터 전압(D1)이 공급되고, 구동 TFT(DT)의 문턱 전압(Vth)이 샘플링되어 커패시터(Cst)에 저장된다. 이와 동시에 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)은 초기화된다. When the second scan signal SCAN2(2) is the gate-on voltage VGL and the first scan signal SCAN1(2) is the gate-off voltage VGH, the second and second display lines L2 The 5-switch TFTs T2 and T5 are turned on to initialize the capacitor Cst, the driving TFT DT, and the light emitting element EL of the pixel circuit. At this time, the first node n1 is initialized with the reference voltage Vref, and the second node n2 is initialized with the low potential power supply voltage VSS. 68 and 69, the data voltage D1 is supplied to the subpixels 1011a and 1011b of the first display line L1, the threshold voltage Vth of the driving TFT DT is sampled, and the capacitor ( Cst) is stored. At the same time, the sub-pixels 1012a and 1012b of the second display line L2 are initialized.

도 70 및 도 71을 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 스캔 신호들(SCAN1(1), SCAN2(1))은 게이트 온 전압(VGL)을 유지하고, EM 신호(EM(1))는 게이트 오프 전압(VGL)을 유지한다. 이 때, 스위치 제어 신호들(DMUX1, DMUX2)은 게이트 오프 전압(VGH)을 유지하기 때문에 디멀티플렉서(112)의 스위치 소자들(S11~S22)은 턴-오프된다. 70 and 71 , the scan signals SCAN1(1) and SCAN2(1) applied to the subpixels 1011a and 1011b of the first display line L1 generate a gate-on voltage VGL. and the EM signal EM(1) maintains the gate-off voltage VGL. At this time, since the switch control signals DMUX1 and DMUX2 maintain the gate-off voltage VGH, the switch elements S11 to S22 of the demultiplexer 112 are turned off.

제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 제1 스캔 신호(SCAN1(2))가 게이트 온 전압(VGL)으로 발생된다. 제2 스캔 신호(SCAN2(2))는 게이트 온 전압(VGL)으로 유지되고, EM 신호(EM(2))는 게이트 오프 전압(VGH)으로 유지된다. The first scan signal SCAN1(2) applied to the sub-pixels 1012a and 1012b of the second display line L2 is generated as a gate-on voltage VGL. The second scan signal SCAN2(2) is maintained at the gate-on voltage VGL, and the EM signal EM(2) is maintained at the gate-off voltage VGH.

도 70 및 도 71에서 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 데이터 전압(D1)이 공급되고, 구동 TFT(DT)의 문턱 전압(Vth)이 샘플링되어 커패시터(Cst)에 저장된다. 이와 동시에, 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에서, 스위치 TFT들(T1, T2, T5)이 턴-온되어 데이터 라인들(212a, 212b)에 충전된 데이터 전압(D2)이 서브 픽셀들(1012a, 1012b)에 공급되고, TFT(DT)의 문턱 전압(Vth)이 샘플링되어 커패시터(Cst)에 저장된다. 따라서, 도 70 및 도 71에서 제1 및 제2 표시라인들(L1, L2)의 서브 픽셀들은 동시에 데이터 전압(D1, D2)을 공급 받고, 구동 TFT(DT)의 문턴 전압(Vth)을 샘플링한다. 70 and 71, the data voltage D1 is supplied to the sub-pixels 1011a and 1011b of the first display line L1, the threshold voltage Vth of the driving TFT DT is sampled, and the capacitor Cst is stored in At the same time, in the sub-pixels 1012a and 1012b of the second display line L2, the switch TFTs T1, T2 and T5 are turned on and the data voltages ( D2) is supplied to the sub-pixels 1012a and 1012b, and the threshold voltage Vth of the TFT (DT) is sampled and stored in the capacitor Cst. 70 and 71, the subpixels of the first and second display lines L1 and L2 simultaneously receive the data voltages D1 and D2 and sample the moon turn voltage Vth of the driving TFT DT. do.

도 72 및 도 73을 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 스캔 신호들(SCAN1(1), SCAN2(1))이 게이트 오프 전압(VGH)으로 반전되어 스위치 TFT들(T1, T2, T5)가 턴-오프된다. EM 신호(EM(1))는 게이트 오프 전압(VGH)으로 발생되어 스위치 TFT들(T3, T4)가 오프 상태를 유지한다. 이 때, 제1 스위치 제어 신호들(DMUX1)가 게이트 온 전압(VGL)으로 반전되어 디멀티플렉서(112)의 제1 및 제3 스위치 소자들(S11, S12)이 턴-온되어 데이터 전압(D3)이 데이터 라인들(211a, 211b)에 연결된 커패시터(C11, C12)에 충전된다. 데이터 전압(D3)은 도면에서 생략된 제3 표시라인(L3)의 서브 픽셀들에 공급될 데이터 전압이다.72 and 73, the scan signals SCAN1(1) and SCAN2(1) applied to the subpixels 1011a and 1011b of the first display line L1 are gate-off voltages VGH. Inverted, the switch TFTs T1, T2 and T5 are turned off. The EM signal EM(1) is generated with the gate off voltage VGH so that the switch TFTs T3 and T4 remain off. At this time, the first switch control signals DMUX1 are inverted to the gate-on voltage VGL, and the first and third switch elements S11 and S12 of the demultiplexer 112 are turned on to generate the data voltage D3. Capacitors C11 and C12 connected to the data lines 211a and 211b are charged. The data voltage D3 is a data voltage to be supplied to sub-pixels of the third display line L3 omitted from the drawing.

제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 스캔 신호들(SCAN1(2), SCAN2(2))은 게이트 온 전압(VGL)을 유지하여 스위치 TFT들(T1, T2, T5)이 턴-온된다. EM 신호(EM(2))는 게이트 오프 전압(VGL)으로 발생되어 스위치 TFT들(T3, T4)이 오프 상태를 유지한다. The scan signals SCAN1(2) and SCAN2(2) applied to the sub-pixels 1012a and 1012b of the second display line L2 maintain the gate-on voltage VGL so that the switch TFTs T1 and T2 , T5) is turned on. The EM signal EM(2) is generated with the gate off voltage VGL so that the switch TFTs T3 and T4 remain off.

도 72 및 도 73에서, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)은 구동 TFT(DT)의 문턱 전압(Vth)을 샘플링하고, 데이터 전압(D1)을 유지한다. 이와 동시에, 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)은 데이터 전압(D2)을 공급 받고, 구동 TFT(DT)의 문턱 전압(Vth)을 샘플링한다. 72 and 73, the subpixels 1011a and 1011b of the first display line L1 sample the threshold voltage Vth of the driving TFT DT and maintain the data voltage D1. At the same time, the subpixels 1012a and 1012b of the second display line L2 receive the data voltage D2 and sample the threshold voltage Vth of the driving TFT DT.

도 74 및 도 75를 참조하면, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)에 인가되는 스캔 신호들(SCAN1(1), SCAN2(1))이 게이트 오프 전압(VGH)으로 유지된다. EM 신호(EM(1))는 게이트 온 전압(VGL)으로 반전되어 스위치 TFT들(T3, T4)이 턴-온된다. 따라서, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)은 발광 소자(EL)에 전류가 흘러 발광된다. 이 때, 제2 스위치 제어 신호들(DMUX2)가 게이트 온 전압(VGL)으로 반전되어 디멀티플렉서(112)의 제2 및 제4 스위치 소자들(S21, S22)이 턴-온되어 데이터 전압(D4)이 데이터 라인들(212a, 212b)에 연결된 커패시터(C21, C22)에 충전된다. 데이터 전압(D4)은 도면에서 생략된 제4 표시라인의 서브 픽셀들에 공급될 데이터 전압이다.74 and 75, the scan signals SCAN1(1) and SCAN2(1) applied to the subpixels 1011a and 1011b of the first display line L1 are gate-off voltages VGH. maintain. The EM signal EM(1) is inverted to the gate-on voltage VGL so that the switch TFTs T3 and T4 are turned on. Accordingly, the subpixels 1011a and 1011b of the first display line L1 emit light as current flows through the light emitting element EL. At this time, the second switch control signals DMUX2 are inverted to the gate-on voltage VGL so that the second and fourth switch elements S21 and S22 of the demultiplexer 112 are turned on to generate the data voltage D4. Capacitors C21 and C22 connected to the data lines 212a and 212b are charged. The data voltage D4 is a data voltage to be supplied to sub-pixels of the fourth display line omitted from the drawing.

제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)에 인가되는 스캔 신호들(SCAN1(2), SCAN2(2))은 게이트 오프 전압(VGH)으로 반전되고, EM 신호(EM(2))는 게이트 오프 전압(VGL)으로 발생되어 스위치 TFT들(T3, T4)이 오프 상태를 유지한다. The scan signals SCAN1(2) and SCAN2(2) applied to the subpixels 1012a and 1012b of the second display line L2 are inverted to the gate-off voltage VGH, and the EM signal EM(2) )) is generated as the gate-off voltage VGL so that the switch TFTs T3 and T4 remain off.

도 74 및 도 75에서, 제1 표시라인(L1)의 서브 픽셀들(1011a, 1011b)은 발광 된다. 이와 동시에, 제2 표시라인(L2)의 서브 픽셀들(1012a, 1012b)은 구동 TFT(DT)의 문턱 전압(Vth)을 샘플링하고 데이터 전압(D2)을 유지한다. 74 and 75, the sub-pixels 1011a and 1011b of the first display line L1 emit light. At the same time, the subpixels 1012a and 1012b of the second display line L2 sample the threshold voltage Vth of the driving TFT DT and maintain the data voltage D2.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.Through the above description, those skilled in the art will understand that various changes and modifications are possible without departing from the spirit of the present invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be determined by the claims.

21, 21A~21D, 102 : 데이터 라인 31~36, 103 : 게이트 라인
41~44 : 전원 라인 100 : 표시패널
101, 101A~101H : 서브 픽셀 110 : 데이터 구동부
120 : 게이트 구동부 130 : 타이밍 콘트롤러21, 21A~21D, 102: data line 31~36, 103: gate line
41~44: power line 100: display panel
101, 101A~101H: sub-pixel 110: data driver
120: gate driver 130: timing controller

Claims

제1 데이터 신호가 충전되는 제1 데이터 라인;
제2 데이터 신호가 충전되는 제2 데이터 라인;
제3 데이터 신호가 충전되는 제3 데이터 라인;
제4 데이터 신호가 충전되는 제4 데이터 라인;
상기 제1 데이터 라인에 연결된 제1 서브 픽셀과, 상기 제2 데이터 라인에 연결된 제2 서브 픽셀을 포함한 제1 픽셀 그룹;
상기 제3 데이터 라인에 연결된 제3 서브 픽셀과, 상기 제4 데이터 라인에 연결된 제4 서브 픽셀을 포함한 제2 픽셀 그룹; 및
상기 제1 내지 제4 서브 픽셀들에 게이트 신호를 공급하는 게이트 라인들을 구비하고,
상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전되고,
상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급됨과 동시에, 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급되며,
상기 제3 데이터 라인에 상기 제3 데이터 신호가 충전된 후, 상기 제4 데이터 라인에 상기 제4 데이터 신호가 충전되고,
상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급됨과 동시에, 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급되고,
상기 제1 및 제4 서브 픽셀들 각각의 픽셀 회로는,
발광 소자;
상기 발광 소자에 전류를 공급하는 구동 소자;
상기 구동 소자의 게이트에 연결된 스토리지 커패시터; 및
상기 게이트 라인들로부터의 신호에 따라 온/오프되는 다수의 스위치 소자들을 포함하고,
상기 제1 내지 제4 서브 픽셀들에 배치된 구동 소자들의 전기적 특성이 동시에 보상되는 표시패널.a first data line charged with a first data signal;
a second data line charged with a second data signal;
a third data line charged with a third data signal;
a fourth data line charged with a fourth data signal;
a first pixel group including a first subpixel connected to the first data line and a second subpixel connected to the second data line;
a second pixel group including a third subpixel connected to the third data line and a fourth subpixel connected to the fourth data line; and
gate lines supplying gate signals to the first to fourth subpixels;
After the first data signal is charged in the first data line, the second data signal is charged in the second data line;
The first data signal charged in the first data line is supplied to the first subpixel and the second data signal charged in the second data line is supplied to the second subpixel;
After the third data signal is charged in the third data line, the fourth data signal is charged in the fourth data line;
The third data signal charged in the third data line is supplied to the third subpixel and the fourth data signal charged in the fourth data line is supplied to the fourth subpixel;
The pixel circuit of each of the first and fourth subpixels,
light emitting device;
a driving element supplying current to the light emitting element;
a storage capacitor connected to a gate of the driving element; and
A plurality of switch elements turned on/off according to signals from the gate lines;
A display panel in which electrical characteristics of driving elements disposed in the first to fourth sub-pixels are simultaneously compensated.

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제 1 항에 있어서,
상기 제1 및 제2 서브 픽셀들은 제1 라인에 배치되고,
상기 제3 및 제4 서브 픽셀들은 상기 제1 라인의 아래에 위치한 제2 라인에 배치되고,
상기 제1 및 제3 서브 픽셀들의 좌측에 상기 제1 및 제3 데이터 라인들이 배치되고, 상기 제1 및 제3 서브 픽셀들의 우측에 상기 제2 및 제4 데이터 라인들이 배치되는 표시패널.According to claim 1,
the first and second subpixels are arranged on a first line;
the third and fourth sub-pixels are disposed on a second line positioned below the first line;
The display panel comprising: the first and third data lines are disposed on left sides of the first and third subpixels, and the second and fourth data lines are disposed on right sides of the first and third subpixels.

제 1 항에 있어서,
상기 데이터 라인들, 상기 게이트 라인들, 상기 서브 픽셀들의 픽셀 회로가 배치된 기판을 더 구비하고,
상기 제1 및 제2 데이터 라인들은 절연막을 사이에 두고 상기 기판에 대하여 수직으로 중첩되고,
상기 제3 및 제4 데이터 라인들은 절연막을 사이에 두고 상기 기판에 대하여 수직으로 중첩되는 표시패널.According to claim 1,
a substrate on which the data lines, the gate lines, and pixel circuits of the subpixels are disposed;
The first and second data lines are vertically overlapped with respect to the substrate with an insulating film interposed therebetween;
The display panel of claim 1 , wherein the third and fourth data lines vertically overlap with respect to the substrate with an insulating layer interposed therebetween.

제 1 항에 있어서,
상기 데이터 라인들, 상기 게이트 라인들, 상기 서브 픽셀들의 픽셀 회로가 배치된 기판을 더 구비하고,
상기 제1 및 제2 데이터 라인들은 상기 기판 상의 절연막 상에서 동일 평면 상에 나란히 배치되고,
상기 제3 및 제4 데이터 라인들은 상기 절연막 상에서 동일 평면 상에 나란히 배치되는 표시패널.According to claim 1,
a substrate on which the data lines, the gate lines, and pixel circuits of the subpixels are disposed;
The first and second data lines are disposed side by side on the same plane on an insulating film on the substrate,
The third and fourth data lines are disposed side by side on the same plane on the insulating layer.

제 1 항 또는 제 3 항에 있어서,
데이터 구동부로부터의 데이터 신호를 상기 데이터 라인들에 시분할 공급하는 디멀티플렉서를 더 구비하고,
상기 디멀티플렉서는,
제1 스위치 제어신호에 응답하여 상기 제1 데이터 신호를 상기 제1 데이터 라인에 공급하는 제1 스위치 소자;
상기 제1 스위치 소자에 이어서 발생되는 제2 스위치 제어신호에 응답하여 상기 제2 데이터 신호를 상기 제2 데이터 라인에 공급하는 제2 스위치 소자;
상기 제2 스위치 소자에 이어서 발생되는 제3 스위치 제어신호에 응답하여 상기 제3 데이터 신호를 상기 제3 데이터 라인에 공급하는 제3 스위치 소자; 및
상기 제3 스위치 소자에 이어서 발생되는 제4 스위치 제어신호에 응답하여 상기 제4 데이터 신호를 상기 제4 데이터 라인에 공급하는 제4 스위치 소자를 포함하는 표시패널.According to claim 1 or 3,
A demultiplexer time-divisionally supplying data signals from the data driver to the data lines;
The demultiplexer,
a first switch element supplying the first data signal to the first data line in response to a first switch control signal;
a second switch element supplying the second data signal to the second data line in response to a second switch control signal generated subsequent to the first switch element;
a third switch element supplying the third data signal to the third data line in response to a third switch control signal generated subsequent to the second switch element; and
and a fourth switch element supplying the fourth data signal to the fourth data line in response to a fourth switch control signal generated subsequent to the third switch element.

제 6 항에 있어서,
상기 데이터 라인들 중 일부 데이터 라인들이 교차되고,
상기 제1 및 제3 데이터 라인들에 상기 제1 및 제3 데이터 신호가 동시에 공급되고,
상기 제2 및 제4 데이터 라인들에 상기 제2 및 제4 데이터 신호가 동시에 공급되는 표시패널. According to claim 6,
Some of the data lines cross each other,
The first and third data signals are simultaneously supplied to the first and third data lines;
The display panel wherein the second and fourth data signals are simultaneously supplied to the second and fourth data lines.

제 1 항에 있어서,
상기 게이트 라인들은
제1 스캔 신호가 인가되는 제1 게이트 라인;
제2 스캔 신호가 인가되는 제2 게이트 라인;
제3 스캔 신호가 인가되는 제3 게이트 라인; 및
발광 신호가 인가되는 제4 게이트 라인을 포함하고,
상기 제1 스캔 신호의 펄스가 게이트 온 전압으로 발생된 후, 상기 제2 스캔 신호의 펄스가 상기 게이트 온 전압으로 발생된 다음, 상기 제3 스캔 신호의 펄스가 상기 게이트 온 전압으로 발생되고,
상기 제1 스캔 신호가 게이트 오프 전압으로 변한 후에, 상기 제2 스캔 신호가 상기 게이트 온 전압으로 변하고,
상기 제2 스캔 신호가 상기 게이트 오프 전압으로 변한 후에, 상기 제3 스캔 신호의 전압이 상기 게이트 온 전압으로 변하고,
상기 발광 신호의 펄스는 상기 제1 스캔 신호의 펄스가 발생되기 전에 상기 게이트 오프 전압으로 발생된 후, 상기 제3 스캔 신호의 전압이 상기 게이트 오프 전압으로 변환 후에 상기 게이트 온 전압으로 변하는 표시패널. According to claim 1,
the gate lines
a first gate line to which a first scan signal is applied;
a second gate line to which a second scan signal is applied;
a third gate line to which a third scan signal is applied; and
A fourth gate line to which a light emitting signal is applied;
After a pulse of the first scan signal is generated at the gate-on voltage, a pulse of the second scan signal is generated at the gate-on voltage, and then a pulse of the third scan signal is generated at the gate-on voltage;
After the first scan signal changes to the gate-off voltage, the second scan signal changes to the gate-on voltage;
After the second scan signal changes to the gate-off voltage, the voltage of the third scan signal changes to the gate-on voltage;
The display panel of claim 1 , wherein the pulse of the emission signal is generated at the gate-off voltage before the pulse of the first scan signal is generated, and then the voltage of the third scan signal is converted to the gate-off voltage and then changed to the gate-on voltage.

제 8 항에 있어서,
상기 스캔 신호들과 상기 발광 신호를 상기 게이트 라인들에 공급하는 게이트 구동부를 더 구비하고,
상기 제1 및 제2 서브 픽셀들에 연결된 제1 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제1 출력 단자에 연결되고,
상기 제1 및 제2 서브 픽셀들에 연결된 제2 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제2 출력 단자에 연결되고,
상기 제1 및 제2 서브 픽셀들에 연결된 제3 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제3 출력 단자에 연결되고,
상기 제1 및 제2 서브 픽셀들에 연결된 제4 게이트 라인들이 서로 연결되고 상기 게이트 구동부의 제4 출력 단자에 연결되는 표시패널.According to claim 8,
a gate driver supplying the scan signals and the emission signal to the gate lines;
first gate lines connected to the first and second subpixels are connected to each other and connected to a first output terminal of the gate driver;
second gate lines connected to the first and second subpixels are connected to each other and connected to a second output terminal of the gate driver;
third gate lines connected to the first and second subpixels are connected to each other and connected to a third output terminal of the gate driver;
A display panel in which fourth gate lines connected to the first and second subpixels are connected to each other and connected to a fourth output terminal of the gate driver.

제 1 항에 있어서,
상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 상기 제1 및 제2 데이터 라인들 사이에서 상하로 배치되고,
상기 제3 서브 픽셀과 상기 제4 서브 픽셀이 상기 제3 및 제4 데이터 라인들 사이에서 상하로 배치되는 표시패널.According to claim 1,
the first sub-pixel and the second sub-pixel are vertically disposed between the first and second data lines;
A display panel in which the third sub-pixel and the fourth sub-pixel are vertically disposed between the third and fourth data lines.

제 10 항에 있어서,
상기 제1 서브 픽셀과 상기 제3 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이고,
상기 제2 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이고,
상기 제1 서브 픽셀과 상기 제2 서브 픽셀의 픽셀 회로들은 서로 좌우가 반전되고,
상기 제3 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들이 서로 좌우가 반전되는 표시패널.According to claim 10,
pixel circuits of the first sub-pixel and the third sub-pixel are left-right symmetrical with the first and third data lines interposed therebetween;
pixel circuits of the second sub-pixel and the fourth sub-pixel are left-right symmetrical with the first and third data lines interposed therebetween;
The pixel circuits of the first sub-pixel and the second sub-pixel are left and right inverted;
A display panel in which pixel circuits of the third sub-pixel and the fourth sub-pixel are left-right inverted from each other.

데이터 신호를 순차적으로 출력하는 데이터 구동부;
제1 스위치 제어신호에 응답하여 제1 데이터 신호를 제1 데이터 라인에 공급하는 제1 스위치 소자;
제2 스위치 제어신호에 응답하여 제2 데이터 신호를 제2 데이터 라인에 공급하는 제2 스위치 소자;
상기 제1 데이터 라인에 연결된 제1 서브 픽셀;
상기 제2 데이터 라인에 연결된 제2 서브 픽셀;
상기 제1 및 제2 서브 픽셀들에 공통으로 연결되어 스캔 신호와 발광 신호를 상기 제1 및 제2 서브 픽셀들에 동시에 공급하는 게이트 라인들; 및
상기 게이트 라인들에 게이트 신호를 공급하는 게이트 구동부를 구비하고,
상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전되고,
상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급됨과 동시에 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급되고,
상기 제1 및 제2 서브 픽셀들 각각의 픽셀 회로는,
발광 소자;
상기 발광 소자에 전류를 공급하는 구동 소자;
상기 구동 소자의 게이트에 연결된 스토리지 커패시터; 및
게이트 온 전압에 응답하여 턴-온되고 게이트 오프 전압에 따라 턴-오프되는 다수의 스위치 소자들을 포함하고,
상기 제1 및 제2 서브 픽셀들에 배치된 구동 소자들의 전기적 특성이 동시에 보상되는 전계 발광 표시장치.a data driver sequentially outputting data signals;
a first switch element supplying a first data signal to a first data line in response to a first switch control signal;
a second switch element supplying a second data signal to a second data line in response to a second switch control signal;
a first sub-pixel connected to the first data line;
a second sub-pixel connected to the second data line;
gate lines commonly connected to the first and second sub-pixels to simultaneously supply a scan signal and an emission signal to the first and second sub-pixels; and
a gate driver supplying gate signals to the gate lines;
After the first data signal is charged in the first data line, the second data signal is charged in the second data line;
The first data signal charged in the first data line is supplied to the first subpixel and the second data signal charged in the second data line is supplied to the second subpixel;
The pixel circuit of each of the first and second subpixels,
light emitting device;
a driving element supplying current to the light emitting element;
a storage capacitor connected to a gate of the driving element; and
It includes a plurality of switch elements that are turned on in response to a gate-on voltage and turned off according to a gate-off voltage;
An electroluminescent display device in which electrical characteristics of driving elements disposed in the first and second sub-pixels are simultaneously compensated.

제 12 항에 있어서,
상기 스위치 소자들은 상기 픽셀 회로를 초기화한 후, 상기 구동 소자의 게이트와 드레인을 연결한 다음, 데이터 신호의 전압을 상기 스토리지 커패시터에 공급하고 상기 구동 소자와 상기 발광 소자 사이의 전류 패스를 스위칭하는 전계 발광 표시장치.According to claim 12,
The switch elements initialize the pixel circuit, connect the gate and drain of the driving element, supply a voltage of a data signal to the storage capacitor, and switch a current path between the driving element and the light emitting element. light emitting display.

제 12 항에 있어서,
제3 스위치 제어신호에 응답하여 제3 데이터 신호를 제3 데이터 라인에 공급하는 제3 스위치 소자;
제4 스위치 제어신호에 응답하여 제4 데이터 신호를 제4 데이터 라인에 공급하는 제4 스위치 소자;
상기 제3 데이터 라인에 연결된 제3 서브 픽셀; 및
상기 제4 데이터 라인에 연결된 제4 서브 픽셀을 더 구비하고,
상기 게이트 라인들은 상기 제3 및 제4 서브 픽셀들에 공통으로 연결되고,
상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전된 후, 상기 제3 데이터 라인에 상기 제3 데이터 신호가 충전되고,
상기 제3 데이터 라인에 상기 제3 데이터 신호가 충전된 후, 상기 제4 데이터 라인에 상기 제4 데이터 신호가 충전되고,
상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급됨과 동시에 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급되고,
상기 제1 내지 제4 데이터 라인들에 순차적으로 충전된 상기 제1 내지 제4 데이터 신호가 상기 제1 내지 제4 서브 픽셀들 중 대응하는 서브 픽셀들에 동시에 공급되고,
상기 제1 내지 제4 서브 픽셀들에서 상기 스토리지 커패시터에 상기 구동 소자의 문턱 전압이 동시에 샘플링되는 전계 발광 표시장치.According to claim 12,
a third switch element supplying a third data signal to a third data line in response to a third switch control signal;
a fourth switch element supplying a fourth data signal to a fourth data line in response to a fourth switch control signal;
a third sub-pixel connected to the third data line; and
a fourth sub-pixel connected to the fourth data line;
the gate lines are commonly connected to the third and fourth subpixels;
After the second data signal is charged in the second data line, the third data signal is charged in the third data line;
After the third data signal is charged in the third data line, the fourth data signal is charged in the fourth data line;
The third data signal charged in the third data line is supplied to the third sub-pixel and the fourth data signal charged in the fourth data line is supplied to the fourth sub-pixel;
the first to fourth data signals sequentially charged in the first to fourth data lines are simultaneously supplied to corresponding subpixels among the first to fourth subpixels;
The electroluminescent display device wherein the storage capacitor is simultaneously sampled with the threshold voltage of the driving element in the first to fourth sub-pixels.

데이터 신호를 순차적으로 출력하는 데이터 구동부;
제1 게이트 신호를 제1 게이트 라인 그룹에 출력한 후, 제2 게이트 신호를 제2 게이트 라인 그룹에 출력하는 게이트 구동부;
제1 데이터 라인과 상기 제1 게이트 라인 그룹에 연결된 제1 서브 픽셀;
제2 데이터 라인과 상기 제2 게이트 라인 그룹에 연결된 제2 서브 픽셀;
제3 데이터 라인과 상기 제1 게이트 라인 그룹에 연결된 제3 서브 픽셀;
제4 데이터 라인과 상기 제2 게이트 라인 그룹에 연결된 제4 서브 픽셀; 및
스위치 제어 신호에 응답하여 상기 데이터 구동부로부터의 상기 제1 및 제2 데이터 신호를 상기 제1 및 제2 데이터 라인들에 시분할 공급하고, 상기 데이터 구동부로부터의 상기 제3 및 제4 데이터 신호를 상기 제3 및 제4 데이터 라인들에 시분할 공급하는 디멀티플렉서를 구비하고,
상기 제1 서브 픽셀과 상기 제2 서브 픽셀이 상기 제1 및 제2 데이터 라인들 사이에서 상하로 배치되고,
상기 제3 서브 픽셀과 상기 제4 서브 픽셀이 상기 제3 및 제4 데이터 라인들 사이에서 상하로 배치되고,
상기 제1 데이터 라인에 상기 제1 데이터 신호가 충전된 후, 상기 제2 데이터 라인에 상기 제2 데이터 신호가 충전되고,
상기 제3 데이터 라인에 상기 제3 데이터 신호가 충전된 후, 상기 제4 데이터 라인에 상기 제4 데이터 신호가 충전되고,
상기 제1 데이터 라인에 충전된 상기 제1 데이터 신호가 상기 제1 서브 픽셀에 공급되고, 상기 제2 데이터 라인에 충전된 상기 제2 데이터 신호가 상기 제2 서브 픽셀에 공급되고,
상기 제3 데이터 라인에 충전된 상기 제3 데이터 신호가 상기 제3 서브 픽셀에 공급되고, 상기 제4 데이터 라인에 충전된 상기 제4 데이터 신호가 상기 제4 서브 픽셀에 공급되고,
상기 제1 내지 제4 서브 픽셀들 각각의 픽셀 회로는,
발광 소자;
상기 발광 소자에 전류를 공급하는 구동 소자;
상기 구동 소자의 게이트에 연결된 스토리지 커패시터; 및
게이트 신호의 게이트 온 전압에 따라 턴-온되는 다수의 스위치 트랜지스터들을 포함하고,
상기 제1 내지 제4 서브 픽셀들에 배치된 구동 소자들의 전기적 특성이 동시에 보상되는 전계 발광 표시장치.a data driver sequentially outputting data signals;
a gate driver outputting a first gate signal to a first gate line group and then outputting a second gate signal to a second gate line group;
a first sub-pixel connected to a first data line and the first gate line group;
a second sub-pixel connected to a second data line and the second gate line group;
a third sub-pixel connected to a third data line and the first gate line group;
a fourth sub-pixel connected to a fourth data line and the second gate line group; and
In response to a switch control signal, the first and second data signals from the data driver are time-dividedly supplied to the first and second data lines, and the third and fourth data signals from the data driver are supplied to the first and second data lines in a time division manner. A demultiplexer providing time-division supply to third and fourth data lines;
the first sub-pixel and the second sub-pixel are vertically disposed between the first and second data lines;
the third subpixel and the fourth subpixel are vertically disposed between the third and fourth data lines;
After the first data signal is charged in the first data line, the second data signal is charged in the second data line;
After the third data signal is charged in the third data line, the fourth data signal is charged in the fourth data line;
The first data signal charged in the first data line is supplied to the first sub-pixel, and the second data signal charged in the second data line is supplied to the second sub-pixel;
The third data signal charged in the third data line is supplied to the third subpixel, and the fourth data signal charged in the fourth data line is supplied to the fourth subpixel;
The pixel circuit of each of the first to fourth subpixels,
light emitting device;
a driving element supplying current to the light emitting element;
a storage capacitor connected to a gate of the driving element; and
Includes a plurality of switch transistors turned on according to the gate-on voltage of the gate signal;
An electroluminescent display device in which electrical characteristics of driving elements disposed in the first to fourth sub-pixels are simultaneously compensated.

제 15 항에 있어서,
상기 스위치 제어 신호의 게이트 온 전압 구간이 상기 제1 및 제2 게이트 신호 중 적어도 어느 하나의 게이트 온 전압 구간 중 적어도 일부에 중첩되는 전계 발광 표시장치.According to claim 15,
A gate-on voltage period of the switch control signal overlaps at least a portion of a gate-on voltage period of at least one of the first and second gate signals.

제 15 항에 있어서,
상기 제1 서브 픽셀과 상기 제3 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이고,
상기 제2 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들은 상기 제1 및 제3 데이터 라인들을 사이에 두고 좌우 대칭이고,
상기 제1 서브 픽셀과 상기 제2 서브 픽셀의 픽셀 회로들은 서로 좌우가 반전되고,
상기 제3 서브 픽셀과 상기 제4 서브 픽셀의 픽셀 회로들이 서로 좌우가 반전되는 전계 발광 표시장치.According to claim 15,
pixel circuits of the first sub-pixel and the third sub-pixel are left-right symmetrical with the first and third data lines interposed therebetween;
pixel circuits of the second sub-pixel and the fourth sub-pixel are left-right symmetrical with the first and third data lines interposed therebetween;
The pixel circuits of the first sub-pixel and the second sub-pixel are left and right inverted;
An electroluminescent display device in which pixel circuits of the third sub-pixel and the fourth sub-pixel are left-right inverted from each other.

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제 15 항에 있어서,
상기 제1 내지 제4 서브 픽셀들에 공급되는 게이트 신호는
게이트 온 전압의 펄스로 발생되는 제1 스캔 신호;
상기 제1 스캔 신호에 앞서 상기 게이트 온 전압의 펄스로 발생되는 제2 스캔 신호; 및
상기 제1 스캔 신호의 라이징 에지에서 게이트 오프 전압의 펄스로 발생되는 발광 신호를 포함하고,
상기 제1 및 제2 스캔 신호는 동시에 상기 게이트 오프 전압으로 반전되고,
상기 발광 신호는 상기 제1 및 제2 스캔 신호가 상기 게이트 오프 전압으로 반전된 후에 상기 게이트 오프 전압으로 반전되는 전계 발광 표시장치.According to claim 15,
A gate signal supplied to the first to fourth subpixels is
a first scan signal generated as a gate-on voltage pulse;
a second scan signal generated as a pulse of the gate-on voltage prior to the first scan signal; and
A light emitting signal generated as a gate-off voltage pulse at a rising edge of the first scan signal;
The first and second scan signals are simultaneously inverted to the gate-off voltage,
The emission signal is inverted to the gate-off voltage after the first and second scan signals are inverted to the gate-off voltage.

제 19 항에 있어서,
상기 스위치 트랜지스터들은,
상기 제1 스캔 신호에 응답하여 데이터 신호를 제1 노드에 공급하는 제1 스위치 트랜지스터;
상기 제2 스캔 신호에 응답하여 상기 구동 소자의 게이트와 드레인을 연결하는 제2 스위치 트랜지스터;
상기 발광 신호에 응답하여 소정의 기준 전압을 상기 제1 노드에 공급하여 상기 제1 노드를 초기화하는 제3 스위치 트랜지스터;
상기 발광 신호에 응답하여 상기 발광 소자와 상기 구동 소자 사이의 전류 패스를 스위칭하는 제4 스위치 트랜지스터; 및
상기 제2 스캔 신호에 응답하여 상기 발광 소자의 애노드 전압을 초기화하는 제5 스위치 트랜지스터를 구비하는 전계 발광 표시장치.According to claim 19,
The switch transistors,
a first switch transistor supplying a data signal to a first node in response to the first scan signal;
a second switch transistor connecting a gate and a drain of the driving element in response to the second scan signal;
a third switch transistor configured to initialize the first node by supplying a predetermined reference voltage to the first node in response to the emission signal;
a fourth switch transistor for switching a current path between the light emitting element and the driving element in response to the light emitting signal; and
and a fifth switch transistor configured to initialize an anode voltage of the light emitting element in response to the second scan signal.

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