KR102512102B1 - 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템 - Google Patents

반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템 Download PDF

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Abstract

반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법이 개시된다. 상기 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법은 반도체 소자의 채널 폭 데이터, 채널 길이 데이터, 또는 온도 데이터를 제1MoE 스테이지에 적용하여 상기 반도체 소자의 단채널 효과 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력을 생성하는 단계, 상기 제1MoE 스테이지 출력과 게이트-소스 전압 데이터를 제2MoE 스테이지에 적용하여 상기 반도체 소자의 온 상태, 또는 오프 상태에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력을 생성하는 단계, 및 상기 제2MoE 스테이지 출력과 드레인-소스 전압 데이터를 제3MoE 스테이지에 적용하여 상기 반도체 소자의 컷 오프(cut-off) 영역, 선형(linear) 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류를 추정하는 단계를 포함하며, 상기 반도체 소자는 트랜지스터이며, 상기 전류는 드레인 전류이다.

Description

반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템 {SYSTEM AND METHOD FOR SEMICONDUCTOR DEVICE COMPACT MODELING USING MULTIPLE ARTIFICIAL NEURAL NETWORKS SPECIALIZED IN EACH SEMICONDUCTOR DEVICE OPERATION REGION}
본 발명은 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템에 관한 것으로, 상세하게는 컴팩트 모델 생성 시간을 줄일 수 있는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템에 관한 것이다.
컴팩트 모델링은 회로 시뮬레이션에서 반도체 장치 제조(semiconductor fabrication)과 회로 디자인 사이에서 다리 역할을 한다.
종래의 신경망을 이용한 컴팩트 모델링 생성 방법은 반도체 소자의 모든 게이트 폭, 게이트 길이, 및 온도뿐만 아니라 게이트-소스 전압(VGS), 드레인-소스 전압(VDS), 및 바디-소스 전압(VBS)에 의해 결정되는 각기 다른 소자 동작 영역을 하나의 신경망을 학습하여 모델링 하고자 하였다. 즉, 종래의 신경망을 이용한 컴팩트 모델링 생성 방법은 하나의 신경망을 학습하기 위해 많은 학습 데이터가 필요하고, 학습 시간이 오래 걸린다는 단점이 있었다.
한국 등록특허공보 제10-2285516호(2021.07.29.)
본 발명이 이루고자 하는 기술적인 과제는 적은 학습 데이터와 감소된 컴팩트 모델 생성 시간이 가능한 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템을 제공하는 것이다.
본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법은 반도체 소자의 채널 폭 데이터, 채널 길이 데이터, 또는 온도 데이터를 제1MoE 스테이지에 적용하여 상기 반도체 소자의 단채널 효과 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력을 생성하는 단계, 상기 제1MoE 스테이지 출력과 게이트-소스 전압 데이터를 제2MoE 스테이지에 적용하여 상기 반도체 소자의 온 상태(On-state), 또는 오프 상태(Off-state)에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력을 생성하는 단계, 및 상기 제2MoE 스테이지 출력과 드레인-소스 전압 데이터를 제3MoE 스테이지에 적용하여 상기 반도체 소자의 컷 오프(cut-off) 영역, 선형(linear) 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류를 추정하는 단계를 포함한다.
상기 제1MoE 스테이지 출력을 생성하는 단계는 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1엑스퍼트(expert) 네트워크에 적용하여 상기 반도체 소자에 단채널 효과가 존재할 때, 제1문턱 전압에 대한 정보를 포함하는 제1엑스퍼트 네트워크 출력을 생성하는 단계, 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제2엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 긴채널일 때, 제2문턱 전압에 대한 정보를 포함하는 제2엑스퍼트 네트워크 출력을 생성하는단계, 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1게이팅(gating) 네트워크에 적용하여 상기 제1엑스퍼트 네트워크 출력에 대한 제1가중치와 상기 제2엑스퍼트 네트워크 출력에 대한 제2가중치를 생성하는 단계, 제1가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제1엑스퍼트 네트워크 출력에 상기 제1가중치만큼, 상기 제2엑스퍼트 네트워크 출력에 상기 제2가중치만큼 가중하는 단계, 및 상기 제1MoE 스테이지 출력을 생성하기 위해 상기 제1가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함한다.
상기 제2MoE 스테이지 출력을 생성하는 단계는 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제3엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 온 상태일 때, 드레인 전류에 대한 정보를 포함하는 제3엑스퍼트 네트워크 출력을 생성하는단계, 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제4엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 오프 상태일 때, 상기 드레인 전류에 대한 정보를 포함하는 제4엑스퍼트 네트워크 출력을 생성하는단계, 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제2게이팅 네트워크에 적용하여 상기 제3엑스퍼트 네트워크 출력에 대한 제3가중치와 상기 제4엑스퍼트 네트워크 출력에 대한 제4가중치를 생성하는 단계, 제2가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제3엑스퍼트 네트워크 출력에 상기 제3가중치만큼, 상기 제4엑스퍼트 네트워크 출력에 상기 제4가중치만큼 가중하는 단계, 및 상기 제2MoE 스테이지 출력을 생성하기 위해 상기 제2가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함한다.
상기 제3MoE 스테이지 출력을 생성하는 단계는 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제5엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 컷 오프 영역일 때, 드레인 전류에 대한 정보를 포함하는 제5엑스퍼트 네트워크 출력을 생성하는단계, 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제6엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 선형 영역일 때, 상기 드레인 전류에 대한 정보를 포함하는 제6엑스퍼트 네트워크 출력을 생성하는 단계, 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제3게이팅 네트워크에 적용하여 상기 제5엑스퍼트 네트워크 출력에 대한 제5가중치와 상기 제6엑스퍼트 네트워크 출력에 대한 제6가중치를 생성하는 단계, 제3가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제5엑스퍼트 네트워크 출력에 상기 제5가중치만큼, 상기 제6엑스퍼트 네트워크 출력에 상기 제6가중치만큼 가중하는 단계, 및 상기 전류를 추정하기 위해 상기 제3가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함한다.
본 발명의 실시 예에 따른 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템은 명령들을 저장하는 메모리, 및 상기 명령들을 실행하는 프로세서를 포함한다.
상기 명령들은 반도체 소자의 채널 폭 데이터, 채널 길이 데이터, 또는 온도 데이터를 제1MoE(Mixture of Experts) 스테이지에 적용하여 상기 반도체 소자의 단채널 효과 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력을 생성하며, 상기 제1MoE 스테이지 출력과 게이트-소스 전압 데이터를 제2MoE 스테이지에 적용하여 상기 반도체 소자의 온 상태, 또는 오프 상태에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력을 생성하며, 상기 제2MoE 스테이지 출력과 드레인-소스 전압 데이터를 제3MoE 스테이지에 적용하여 상기 반도체 소자가 컷 오프 영역, 선형 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류를 추정하도록 구현된다.
상기 제1MoE 스테이지 출력을 생성하는 명령들은 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1엑스퍼트 네트워크에 적용하여 상기 반도체 소자에 단채널 효과가 존재할 때, 제1문턱 전압에 대한 정보를 포함하는 제1엑스퍼트 네트워크 출력을 생성하며, 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제2엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 긴채널일 때, 제2문턱 전압에 대한 정보를 포함하는 제2엑스퍼트 네트워크 출력을 생성하며, 상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1게이팅 네트워크에 적용하여 상기 제1엑스퍼트 네트워크 출력에 대한 제1가중치와 상기 제2엑스퍼트 네트워크 출력에 대한 제2가중치를 생성하며, 제1가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제1엑스퍼트 네트워크 출력에 상기 제1가중치만큼, 상기 제2엑스퍼트 네트워크 출력에 상기 제2가중치만큼 가중하며, 상기 제1MoE 스테이지 출력을 생성하기 위해 상기 제1가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현된다.
상기 제2MoE 스테이지 출력을 생성하는 명령들은 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제3엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 온 상태일 때, 드레인 전류에 대한 정보를 포함하는 제3엑스퍼트 네트워크 출력을 생성하며, 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제4엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 오프 상태일 때, 상기 드레인 전류에 대한 정보를 포함하는 제4엑스퍼트 네트워크 출력을 생성하며, 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제2게이팅 네트워크에 적용하여 상기 제3엑스퍼트 네트워크 출력에 대한 제3가중치와 상기 제4엑스퍼트 네트워크 출력에 대한 제4가중치를 생성하며, 제2가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제3엑스퍼트 네트워크 출력에 상기 제3가중치만큼, 상기 제4엑스퍼트 네트워크 출력에 상기 제4가중치만큼 가중하며, 상기 제2MoE 스테이지 출력을 생성하기 위해 상기 제2가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현된다.
상기 제3MoE 스테이지 출력을 생성하는 명령들은 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제5엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 컷 오프 영역일 때, 드레인 전류에 대한 정보를 포함하는 제5엑스퍼트 네트워크 출력을 생성하며, 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제6엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 선형 영역일 때, 상기 드레인 전류에 대한 정보를 포함하는 제6엑스퍼트 네트워크 출력을 생성하며, 상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제3게이팅 네트워크에 적용하여 상기 제5엑스퍼트 네트워크 출력에 대한 제5가중치와 상기 제6엑스퍼트 네트워크 출력에 대한 제6가중치를 생성하며, 제3가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제5엑스퍼트 네트워크 출력에 상기 제5가중치만큼, 상기 제6엑스퍼트 네트워크 출력에 상기 제6가중치만큼 가중하며, 상기 전류를 추정하기 위해 상기 제3가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현된다.
본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법 및 시스템은 컴팩트 모델링에 MoE(Mixture of Experts) 접근 방법을 이용함으로써 컴팩트 모델 생성 시간을 감소시킬 수 있는 효과가 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 상세한 설명이 제공된다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템의 블록도를 나타낸다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법을 설명하기 위한 블록도를 나타낸다.
도 3은 반도체 소자의 게이트 길이에 따른 게이트 폭과 문턱 전압의 그래프를 나타낸다.
도 4는 게이트 소스 전압에 따른 드레인 전류의 그래프를 나타낸다.
도 5는 드레인 소스 전압에 따른 드레인 전류의 그래프를 나타낸다.
도 6은 본 발명의 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법을 설명하기 위한 흐름도를 나타낸다.
도 7은 도 6의 제1MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 8은 도 6의 제2MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 9는 도 6의 제3MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 10은 종래의 하나의 신경망을 이용한 캠팩트 모델링 방법과 본 발명의 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법의 그래프를 나타낸다.
본 명세서에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 또는 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예들을 설명하기 위한 목적으로 예시된 것으로서, 본 발명의 개념에 따른 실시 예들은 다양한 형태들로 실시될 수 있으며 본 명세서에 설명된 실시 예들에 한정되지 않는다.
본 발명의 개념에 따른 실시 예들은 다양한 변경들을 가할 수 있고 여러 가지 형태들을 가질 수 있으므로 실시 예들을 도면에 예시하고 본 명세서에 상세하게 설명하고자 한다. 그러나 이는 본 발명의 개념에 따른 실시 예들을 특정한 개시 형태들에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물, 또는 대체물을 포함한다.
제1 또는 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로만, 예컨대 본 발명의 개념에 따른 권리 범위로부터 이탈되지 않은 채, 제1구성요소는 제2구성요소로 명명될 수 있고, 유사하게 제2구성요소는 제1구성요소로도 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않은 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 명세서에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 명세서에서, "포함하다." 또는 "가지다." 등의 용어는 설명된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 나타낸다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미를 갖는 것으로 해석되어야 하며, 본 명세서에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다. 본 명세서에서 반도체 소자는 트랜지스터를 의미한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써, 본 발명을 상세히 설명한다.
도 1은 본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템의 블록도를 나타낸다.
도 1을 참고하면, 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템(10)은 종래의 복잡한 수식을 이용한 컴팩트 모델 대신에 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 적용한 컴팩트 모델을 도출하고 도출된 캠팩트 모델을 SPICE와 같은 시뮬레이터에 적용할 수 있는 시스템이다. 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템(10)은 서버, 컴퓨터, 노트북, 태블릿 PC, 또는 개인용 PC와 같은 전자 장치일 수 있다.
반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템(10)은 프로세서(11)와 메모리(13)를 포함한다. 프로세서(11)는 컴팩트 모델링 방법이 구현된 명령들을 실행한다. 메모리(13)는 상기 컴팩트 모델링 방법이 구현된 명령들을 저장한다. 이하, 구체적인 컴팩트 모델링 방법이 개시된다. 컴팩트 모델링이란 컴팩트 모델을 생성하기 위한 동작을 의미한다. 컴팩트 모델은 하나의 반도체 칩을 구성하는 회로 소자들의 행동(behavior)의 간단한 수식적 서술(simple mathematical descriptions)이다.
도 2는 본 발명의 실시 예에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법을 설명하기 위한 블록도를 나타낸다.
도 1과 도 2를 참고하면, 신경망(100)은 메모리(13)에 저장된 컴팩트 모델을 생성하기 위한 명령들로 구현된다. 이하, 신경망(100)은 메모리(13)에 저장된 컴팩트 모델을 생성하기 위한 명령들은 프로세서(11)에 의해 수행된다.
신경망(100)은 복수의 MoE(Mixture of Expert) 스테이지들(200, 300, 및 400)을 포함한다. 종래기술과 다르게 본 발명은 하나의 신경망을 사용하는 것이 아니라, 복수의 MoE 스테이지들(200, 300, 및 400)을 이용한다. 복수의 MoE 스테이지들(200, 300, 및 400) 각각은 반도체 소자의 각 부특징(sub-characteristics)이 모델링되도록 학습된다. 반도체 소자의 각 부특징은 트랜지스터의 단채널 효과(short channel effect), 온 상태(On state)에서의 드레인 전류(ID), 오프 상태(Off state)에서의 드레인 전류(ID), 컷오프 영역(cutoff region)에서 드레인 전류(ID), 선형 영역(linear region)에서의 드레인 전류(ID), 또는 포화 영역(saturation region)에서의 드레인 전류(ID) 등을 의미한다.
하나의 신경망을 이용한 컴팩트 모델링의 경우, 많은 학습 데이터가 필요하고, 학습 시간이 오래 걸린다는 단점이 있었다. 본 발명은 컴팩트 모델링을 위해 하나의 신경망 대신에 복수의 인공 신경망(200, 300, 및 400)을 이용함으로써 많은 학습 데이터가 필요 없고, 캠팩트 모델 생성 시간이 감소될 수 있다.
제1MoE 스테이지(200)는 반도체 소자(예컨대, 트랜지스터)의 단채널 효과(short channel effect) 유무에 따른 반도체 소자의 제1특성(예컨대, 문턱 전압)에 대한 제1정보를 포함하는 제1MoE 스테이지 출력(EV1)을 생성한다. 제1MoE 스테이지(200)는 제1엑스퍼트 네트워크(expert network; 210), 제2엑스퍼트 네트워크(220), 및 제1게이팅 네트워크(gating network; 230)를 포함한다. 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)는 제1엑스퍼트 네트워크(expert network; 210), 제2엑스퍼트 네트워크(220), 및 제1게이팅 네트워크(gating network; 230)에 입력된다.
제1엑스퍼트 네트워크(210)는 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)를 수신하여 제1엑스퍼트 네트워크 출력(e1)을 생성한다. 제1엑스퍼트 네트워크(210)는 그자체로 신경망이다. 제1엑스퍼트 네트워크(210)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어들의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제1엑스퍼트 네트워크 출력(e1)은 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T), 가중치들, 및 활성화 함수에 따라 결정된다. 상기 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)는 상기 가중치들과 곱해진다. 상기 곱한 값들이 상기 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제1엑스퍼트 네트워크 출력(e1)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제1엑스퍼트 네트워크(210)는 학습된다. 제1엑스퍼트 네트워크 출력(e1)은 반도체 소자(예컨대, 트랜지스터)에 단채널 효과가 발생할 때, 제1문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스(oxide capacitance per gate area)에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하(total bulk depletion charge)에 대한 정보 등을 포함한다. 즉, 제1엑스퍼트 네트워크(210)는 트랜지스터에 단채널 효과가 발생할 때, 제1엑스퍼트 네트워크 출력(e1)이 제1문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스(oxide capacitance per gate area)에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하(total bulk depletion charge)에 대한 정보 등을 포함하도록 학습된다. 제1문턱 전압은 트랜지스터에 단채널 효과가 발생할 때, 트랜지스터의 문턱 전압을 의미한다.
제1엑스퍼트 네트워크 출력(e1)은 임베딩 벡터(embedding vector) 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다. 예컨대, 상기 임베딩 벡터에서 제1디멘전은 1.5, 제2디멘전은 2.4를 포함할 수 있다.
상기 임베팅 벡터가 제1문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스(oxide capacitance per gate area)에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하(total bulk depletion charge)에 대한 정보 등을 포함하지만, 각 디멘젼이 특정한 정보(예컨대, 제1문턱 전압에 대한 정보)를 명시적으로 나타내는 것은 아니다.
제2엑스퍼트 네트워크(220)는 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)를 수신하여 제2엑스퍼트 네트워크 출력(e2)을 생성한다. 제2엑스퍼트 네트워크(220)는 그자체로 신경망이다. 제2엑스퍼트 네트워크(220)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어들의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제2엑스퍼트 네트워크 출력(e2)은 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T), 가중치들, 및 활성화 함수에 따라 결정된다. 상기 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)는 상기 가중치들과 곱해진다. 상기 곱한 값들이 상기 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제2엑스퍼트 네트워크 출력(e2)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제2엑스퍼트 네트워크(220)는 학습된다. 제2엑스퍼트 네트워크 출력(e2)은 반도체 소자(예컨대, 트랜지스터)가 긴채널일 때, 제2문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하에 대한 정보 등을 포함한다. 즉, 제2엑스퍼트 네트워크(220)는 트랜지스터가 긴채널일 때, 제2엑스퍼트 네트워크 출력(e2)이 제2문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하에 대한 정보 등을 포함하도록 학습된다. 제2문턱 전압은 트랜지스터가 긴채널일 때, 트랜지스터의 문턱 전압을 의미한다.
제2엑스퍼트 네트워크 출력(e2)은 임베딩 벡터 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
상기 임베팅 벡터가 제2문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하에 대한 정보 등을 포함하지만, 각 디멘젼이 특정한 정보(예컨대, 제2문턱 전압에 대한 정보)를 명시적으로 나타내는 것은 아니다.
제1게이팅 네트워크(230)는 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)를 수신하여 제1엑스퍼트 네트워크 출력(e1)에 대한 제1가중치(g1)와 제2엑스퍼트 네트워크 출력(e2)에 대한 제2가중치(g2)를 생성한다. 제1게이팅 네트워크(230)는 신경망이다. 제1게이팅 네트워크(230)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라진다.
제1엑스퍼트 네트워크 출력(e1)에 대한 제1가중치(g1)와 제2엑스퍼트 네트워크 출력(e2)에 대한 제2가중치(g2)는 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)와 가중치들, 및 활성화 함수에 따라 결정된다. 상기 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는/및 온도 데이터(T)는 가중치들과 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 활성화 함수의 출력이 제1엑스퍼트 네트워크 출력(e1)에 대한 제1가중치(g1)와 제2엑스퍼트 네트워크 출력(e2)에 대한 제2가중치(g2)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다. 제1가중치(g1)와 제2가중치(g2)의 합은 1일 수 있다. 제1게이팅 네트워크(230)는 더 적절한 엑스퍼트 네트워크(210, 또는 220)에 더 큰 가중치(g1, 또는 g2)를 부여하기 위해 학습된다.
도 3은 반도체 소자의 게이트 길이에 따른 게이트 폭과 문턱 전압의 그래프를 나타낸다. 도 3의 (a)는 게이트 길이에 따른 게이트 폭을 나타내는 그래프이고, 도 3의 (b)는 게이트 길이에 따른 문턱 전압을 나타내는 그래프이다. 도 3의 (a)와 도 3의 (b)에서 단위 [a.u.]는 arbitrary unit이다.
도 3의 (a)에서 파란 점들은 단채널 효과가 발생할 때, 게이트 폭을 나타낸다.
도 3의 (a)를 참고하면, 정규화된 게이트 길이가 0.0일 때, 제1가중치(g1)는 0.99이고, 제2가중치(g2)는 0.01일 수 있다. 트랜지스터에 단채널 효과가 발생할 때, 제1게이팅 네트워크(230)는 제1엑스퍼트 네트워크 출력(e1)에 더 큰 가중치를 부여한다. 정규화된 게이트 길이가 0.1일 때, 제1가중치(g1)는 0.6이고, 제2가중치(g2)는 0.4일 수 있다. 정규화된 게이트 길이가 1.0일 때, 제1가중치(g1)는 0.01이고, 제2가중치(g2)는 0.99일 수 있다.
도 3의 (b)에서 파란 점들은 트랜지스터에 단채널 효과가 발생할 때, 제1문턱 전압에 대한 정보를 의미한다. 도 3의 (b)에서 파란 점들을 제외한 나머지 점들은 트랜지스터가 긴채널일 때, 제2문턱 전압에 대한 정보를 의미한다.
도 3의 (b)를 참고하면, 정규화된 게이트 길이가 0.0일 때, 제1가중치(g1)는 0.99이고, 제2가중치(g2)는 0.01일 수 있다. 정규화된 게이트 길이가 0.1일 때, 제1가중치(g1)는 0.6이고, 제2가중치(g2)는 0.4일 수 있다. 정규화된 게이트 길이가 1.0일 때, 제1가중치(g1)는 0.01이고, 제2가중치(g2)는 0.99일 수 있다.
프로세서(11)는 제1가중치된 엑스퍼트 네트워크 출력들(g1e1과 g2e2)을 생성하기 위해 제1엑스퍼트 네트워크 출력(e1)에 제1가중치(g1)만큼, 제2엑스퍼트 네트워크 출력(e2)에 제2가중치(g2)만큼 가중한다. 즉, 제1게이팅 네트워크(230)에서 생성되는 제1가중치(g1)과 제2가중치(g2)에 따라 반도체 소자에 단채널 효과가 존재하는지 판단될 수 있다. 예컨대, 제1가중치(g1)가 1이고, 제2가중치(g2)가 0일 때, 반도체 소자에 단채널 효과가 존재한다고 판단될 수 있다.
프로세서(11)는 제1MoE 스테이지 출력(EV1)을 생성하기 위해 제1가중치된 엑스퍼트 네트워크 출력들(g1e1과 g2e2)을 합산한다. 제1MoE 스테이지 출력(EV1)은 임베딩 벡터 형태로 표현될 수 있다. 합산된 네트워크 출력들은 제1MoE 스테이지 출력(EV1)이다. 상기 임베딩 벡터는 N개(N은 자연수)의 디멘젼들을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
제1MoE 스테이지 출력(EV1)은 반도체 소자의 단채널 효과 유무에 따른 반도체 소자의 제1특성(예컨대, 문턱 전압)에 대한 제1정보를 포함한다. 구체적으로, 상기 제1정보는 반도체 소자에 단채널 효과가 존재할 때, 문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스(oxide capacitance per gate area)에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하(total bulk depletion charge)에 대한 정보 등을 포함할 수 있다. 또한, 상기 제1정보는 반도체 소자에 단채널 효과가 존재하지 않을 때, 즉, 긴채널일 때, 문턱 전압에 대한 정보, 게이트 면적당 산화물 커패시턴스(oxide capacitance per gate area)에 대한 정보, 트랜지스터 폭에 대한 정보, 또는/및 총 벌크 고갈 전하(total bulk depletion charge)에 대한 정보 등을 포함할 수 있다.
상기 제1정보는 임베딩 벡터 형태로 표현되지만, 각 디멘젼이 특정한 정보(예컨대, 문턱 전압에 대한 정보)를 명시적으로 나타내는 것은 아니다.
제2MoE 스테이지(300)는 반도체 소자(예컨대, 트랜지스터)가 온 상태(On- state), 또는 오프 상태(Off-state)에 따른 상기 반도체 소자의 제2특성(예컨대, 드레인 전류)에 대한 제2정보를 포함하는 제2MoE 스테이지 출력(EV2)을 생성한다. 실시 예에 따라 제2MoE 스테이지 출력(EV2)는 제1MoE 스테이지 출력(EV1)에 포함된 상기 제1정보를 더 포함할 수 있다. 즉, 제2MoE 스테이지(300)는 제1MoE 스테이지 출력(EV1)에 포함된 상기 제1정보와, 반도체 소자(예컨대, 트랜지스터)가 온 상태(On- state), 또는 오프 상태(Off-state)에 따른 상기 반도체 소자의 제2특성(예컨대, 드레인 전류)에 대한 제2정보를 포함하는 제2MoE 스테이지 출력(EV2)을 생성할 수 있다.
반도체 소자의 온 상태란 트랜지스터의 게이트 소스 전압(VGS)이 트랜지스터의 문턱 전압보다 높은 상태를 의미한다. 반도체 소자의 오프 상태란 트랜지스터의 게이트 소스 전압(VGS)이 트랜지스터의 문턱 전압보다 낮은 상태를 의미한다.
제2MoE 스테이지(300)는 제3엑스퍼트 네트워크(310), 제4엑스퍼트 네트워크(320), 및 제2게이팅 네트워크(330)를 포함한다. 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)가 제2MoE 스테이지(300)에 입력된다. 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)가 제2MoE 스테이지(300)에 입력된다.
제3엑스퍼트 네트워크(310)는 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)를 수신하여 제3엑스퍼트 네트워크 출력(e3)을 생성한다. 실시 예에 따라 제3엑스퍼트 네트워크(310)는 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)를 수신하여 제3엑스퍼트 네트워크 출력(e3)을 생성할 수 있다. 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)는 하나의 임베딩 벡터로 표현될 수 있다. 또한, 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)는 하나의 임베딩 벡터로 표현될 수 있다.
제3엑스퍼트 네트워크(310)는 그자체로 신경망이다. 제3엑스퍼트 네트워크(310)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제3엑스퍼트 네트워크 출력(e3)은 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 가중치들, 및 활성화 함수에 따라 결정된다. 실시 예에 따라 제3엑스퍼트 네트워크 출력(e3)은 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 반도체 소자의 바디 소스 전압 데이터(VBS), 가중치들, 및 활성화 함수에 따라 결정될 수 있다. 제1MoE 스테이지 출력(EV1)과 반도체 소자의 게이트 소스 전압 데이터(VGS)는 상기 가중치들과 곱해진다. 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)는 상기 가중치들과 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제3엑스퍼트 네트워크 출력(e3)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제3엑스퍼트 네트워크(310)는 학습된다. 제3엑스퍼트 네트워크 출력(e3)은 반도체 소자가 온 상태일 때, 드레인 전류(ID)에 대한 정보를 포함한다. 실시 예에 따라 제3엑스퍼트 네트워크 출력(e3)은 반도체 소자가 온 상태일 때, 상기 제1정보와 드레인 전류(ID)에 대한 정보를 포함한다.
제3엑스퍼트 네트워크(310)는 반도체 소자가 온 상태일 때, 드레인 전류(ID)는 게이트 소스 전압(VGS)에 관한 근사적으로(approximately) 선형 또는 2차(quadratic) 함수 성질을 갖도록 학습된다. 근사적으로(approximately) 선형 또는 2차(quadratic) 함수 성질을 갖는다는 의미는 정확한 선형 또는 2차 함수가 아니라 선형 또는 2차 함수와 유사한 대략적인 관계를 가지는 것을 의미한다.
제3엑스퍼트 네트워크 출력(e3)은 임베딩 벡터 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
제4엑스퍼트 네트워크(320)는 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)를 수신하여 제4엑스퍼트 네트워크 출력(e4)을 생성한다. 실시 예에 따라 제4엑스퍼트 네트워크(320)는 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)를 수신하여 제4엑스퍼트 네트워크 출력(e4)을 생성할 수 있다. 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)는 하나의 임베딩 벡터로 표현될 수 있다. 또한, 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)는 하나의 임베딩 벡터로 표현될 수 있다.
제4엑스퍼트 네트워크(320)는 그자체로 신경망이다. 제4엑스퍼트 네트워크(320)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제4엑스퍼트 네트워크 출력(e4)은 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)와 가중치들, 및 활성화 함수에 따라 결정된다. 실시 예에 따라 제4엑스퍼트 네트워크 출력(e4)은 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 반도체 소자의 바디 소스 전압 데이터(VBS), 가중치들, 및 활성화 함수에 따라 결정될 수 있다. 제1MoE 스테이지 출력(EV1)과 반도체 소자의 게이트 소스 전압 데이터(VGS)는 상기 가중치들과 곱해진다. 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)는 상기 가중치들과 곱해질 수 있다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제4엑스퍼트 네트워크 출력(e4)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제4엑스퍼트 네트워크(320)는 학습된다. 제4엑스퍼트 네트워크 출력(e4)은 반도체 소자가 오프 상태일 때, 드레인 전류(ID)에 대한 정보를 포함한다. 실시 예에 따라 제4엑스퍼트 네트워크 출력(e4)은 반도체 소자가 오프 상태일 때, 상기 제1정보와 드레인 전류(ID)에 대한 정보를 포함한다. 제4엑스퍼트 네트워크(320)는 반도체 소자가 오프 상태일 때, 드레인 전류(ID)는 게이트 소스 전압(VGS)에 관한 근사적으로 지수(exponential) 함수 성질을 갖도록 학습된다. 근사적으로 지수 함수 성질을 갖는다는 의미는 정확한 지수 함수가 아니라 지수 함수와 유사한 대략적인 관계를 가지는 것을 의미한다.
제4엑스퍼트 네트워크 출력(e4)은 임베딩 벡터 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
제2게이팅 네트워크(330)는 신경망이다. 제2게이팅 네트워크(330)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라질 수 있다.
제3엑스퍼트 네트워크 출력(e3)에 대한 제3가중치(g3)와 제4엑스퍼트 네트워크 출력(e4)에 대한 제4가중치(g4)는 상기 반도체 소자의 단채널 효과 유무에 따른 반도체 소자의 특성에 대한 제1정보, 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)와 가중치들의 함수, 및 활성화 함수에 따라 결정된다. 실시 예에 따라 제3엑스퍼트 네트워크 출력(e3)에 대한 제3가중치(g3)와 제4엑스퍼트 네트워크 출력(e4)에 대한 제4가중치(g4)는 상기 제1정보, 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트-소스 전압 데이터(VGS), 및 반도체 소자의 바디-소스 전압 데이터(VBS)와 가중치들, 및 활성화 함수에 따라 결정될 수 있다. 제1MoE 스테이지 출력(EV1)과 반도체 소자의 게이트 소스 전압 데이터(VGS)는 상기 가중치들과 곱해진다. 실시 예에 따라 제1MoE 스테이지 출력(EV1), 반도체 소자의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)는 상기 가중치들과 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제3엑스퍼트 네트워크 출력(e3)에 대한 제3가중치(g3)와 제4엑스퍼트 네트워크 출력(e4)에 대한 제4가중치(g4)이다. 상기 활성화 함수는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다. 제3가중치(g3)와 제4가중치(g4)의 합은 1일 수 있다. 제2게이팅 네트워크(330)는 더 적절한 엑스퍼트 네트워크(310, 또는 320)에 더 큰 가중치(g3, 또는 g4)를 부여하기 위해 학습된다.
프로세서(11)는 제2가중치된 엑스퍼트 네트워크 출력들(g3e3과 g4e4)을 생성하기 위해 제3엑스퍼트 네트워크 출력(e3)에 제3가중치(g3)만큼, 제4엑스퍼트 네트워크 출력(e4)에 제4가중치(g4)만큼 가중한다. 즉, 제2게이팅 네트워크(330)에서 생성되는 제3가중치(g3)과 제4가중치(g4)에 따라 반도체 소자가 온 상태로 분류되는지, 오프 상태로 분류되는지 판단될 수 있다. 예컨대, 제1가중치(g1)가 1이고, 제2가중치(g2)가 0일 때, 반도체 소자는 온 상태로 분류될 수 있다.
프로세서(11)는 제2MoE 스테이지 출력(EV2)을 생성하기 위해 제2가중치된 엑스퍼트 네트워크 출력들(g3e3과 g4e4)을 합산한다. 제2MoE 스테이지 출력(EV2)는 임베딩 벡터 형태로 표현될 수 있다. 합산된 네트워크 출력들은 제2MoE 스테이지 출력(EV2)이다. 제2MoE 스테이지 출력(EV2)은 반도체 소자의 온 상태, 또는 오프 상태에 따른 반도체 소자의 특성(예컨대, 드레인 전류)에 대한 제2정보를 포함한다. 실시 예에 따라 제2MoE 스테이지 출력(EV2)은 상기 제1정보와 상기 제2정보를 같이 포함할 수 있다.
도 4는 게이트 소스 전압에 따른 드레인 전류의 그래프를 나타낸다.
도 2와 도 4를 참고하면, 파란 점들은, 반도체 소자가 온 상태일 때, 드레인 전류(ID)에 대한 정보를 의미한다. 즉, 제3엑스퍼트 네트워크(310)에 의해 모델되는 드레인 전류(ID)이다. 파란 점들을 제외한 나머지 점들은, 반도체 소자가 오프 상태일 때, 드레인 전류(ID)에 대한 정보를 의미한다. 즉, 제4엑스퍼트 네트워크(320)에 의해 모델되는 드레인 전류(ID)이다.
제2게이팅 네트워크(330)는 제1MoE 스테이지 출력(EV1)과 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS)를 수신하여 제3엑스퍼트 네트워크 출력(e3)에 대한 제3가중치(g3)와 제4엑스퍼트 네트워크 출력(e4)에 대한 제4가중치(g4)를 생성한다. 실시 예에 따라 제2게이팅 네트워크(330)는 제1MoE 스테이지 출력(EV1), 반도체 소자(예컨대, 트랜지스터)의 게이트 소스 전압 데이터(VGS), 및 반도체 소자의 바디 소스 전압 데이터(VBS)를 수신하여 제3엑스퍼트 네트워크 출력(e3)에 대한 제3가중치(g3)와 제4엑스퍼트 네트워크 출력(e4)에 대한 제4가중치(g4)를 생성할 수 있다.
제3MoE 스테이지(400)는 반도체 소자가 컷오프(cut-off) 영역, 선형(linear) 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류(ID)를 추정한다. 즉, 드레인 전류(ID)가 추정된다.
반도체 소자의 컷오프 영역은 반도체 소자의 게이트 소스 전압(VGS)이 문턱 전압이 보다 작을 때의 영역을 의미한다. 반도체 소자의 선형 영역은 반도체 소자의 게이스 소스 전압(VGS)과 문턱 전압의 차이가 반도체 소자의 드레인 소스 전압 전압(VDS)보다 클 때의 영역을 의미한다. 반도체 소자의 포화 영역은 반도체 소자의 게이스 소스 전압(VGS)과 문턱 전압의 차이가 반도체 소자의 드레인 소스 전압 전압(VDS)보다 작을 때의 영역을 의미한다.
제3MoE 스테이지(400)는 제5엑스퍼트 네트워크(410), 제6엑스퍼트 네트워크(420), 및 제3게이팅 네트워크(430)를 포함한다. 제2MoE 스테이지 출력(EV2)과 반도체 소자(예컨대, 트랜지스터)의 드레인-소스 전압 데이터(VDS)가 제3MoE 스테이지(400)에 입력된다.
제5엑스퍼트 네트워크(410)는 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)를 수신하여 제5엑스퍼트 네트워크 출력(e5)을 생성한다. 제2MoE 스테이지 출력(EV2)과 반도체 소자(예컨대, 트랜지스터)의 드레인 소스 전압 데이터(VDS)는 하나의 임베딩 벡터 형태로 표현될 수 있다.
제5엑스퍼트 네트워크(410)는 그자체로 신경망이다. 제5엑스퍼트 네트워크(410)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제5엑스퍼트 네트워크 출력(e5)은 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS), 가중치들, 및 활성화 함수에 따라 결정된다. 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)는 가중치들과 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제5엑스퍼트 네트워크 출력(e5)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제5엑스퍼트 네트워크(410)는 학습된다. 제5엑스퍼트 네트워크 출력(e5)은 반도체 소자가 컷오프 영역일 때, 드레인 전류(ID)에 대한 정보를 포함한다. 실시 예에 따라 제5엑스퍼트 네트워크 출력(e5)은 상기 제1정보, 상기 제2정보, 및 반도체 소자가 컷오프 영역일 때, 드레인 전류(ID)에 대한 정보를 포함할 수 있다. 제5엑스퍼트 네트워크(410)는 드레인 전류(ID)가 드레인-소스 전압 데이터(VDS)에 심하게 의존되지 않도록 학습된다.
제5엑스퍼트 네트워크 출력(e5)은 임베딩 벡터 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
제6엑스퍼트 네트워크(420)는 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)를 수신하여 제6엑스퍼트 네트워크 출력(e6)을 생성한다. 제2MoE 스테이지 출력(EV2)과 반도체 소자(예컨대, 트랜지스터)의 드레인 소스 전압 데이터(VDS)는 하나의 임베딩 벡터 형태로 표현될 수 있다.
제6엑스퍼트 네트워크(420)는 그자체로 신경망이다. 제6엑스퍼트 네트워크(420)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 히든 레이어의 수는 실시 예에 따라 달라질 수 있다.
히든 레이어가 1개라고 가정될 때, 제6엑스퍼트 네트워크 출력(e6)은 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS), 가중치들, 및 활성화 함수에 따라 결정된다. 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)는 가중치들과 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제5엑스퍼트 네트워크 출력(e5)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다.
제6엑스퍼트 네트워크(420)는 학습된다. 제6엑스퍼트 네트워크 출력(e6)은 반도체 소자가 선형 영역일 때, 드레인 전류(ID)에 대한 정보를 포함한다. 실시 예에 따라 제6엑스퍼트 네트워크 출력(e6)은 상기 제1정보, 상기 제2정보, 및 반도체 소자가 선형 영역일 때, 드레인 전류(ID)에 대한 정보를 포함할 수 있다. 제6엑스퍼트 네트워크(420)는 드레인 전류(ID)가 드레인-소스 전압 데이터(VDS)와 근사적으로 선형 함수의 성질을 갖도록 학습된다. 근사적으로 선형 함수 성질을 갖는다는 의미는 정확한 선형 함수가 아니라 선형 함수와 유사한 대략적인 관계를 가지는 것을 의미한다.
제6엑스퍼트 네트워크 출력(e6)은 임베딩 벡터 형태로 표현될 수 있다. 상기 임베팅 벡터는 N개(N은 자연수)의 디멘젼들(dimensions)을 포함할 수 있다. 상기 N개의 디멘젼들 각각은 실수를 포함한다.
제6엑스퍼트 네트워크(420)는 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)를 수신하여 제6엑스퍼트 네트워크 출력(e6)을 생성한다. 제2MoE 스테이지 출력(EV2)과 반도체 소자(예컨대, 트랜지스터)의 드레인 소스 전압 데이터(VDS)는 하나의 임베딩 벡터 형태로 표현될 수 있다.
반도체 소자가 포화 영역일 때, 제5엑스퍼트 네트워크 출력(e5)과 제6엑스퍼트 네트워크 출력(e6)은 드레인 전류(ID)에 대한 정보를 포함할 수 있다.
도 5는 드레인 소스 전압에 따른 드레인 전류의 그래프를 나타낸다.
도 2와 도 5를 참고하면, 파란 점들은, 반도체 소자가 온 상태일 때, 드레인 전류(ID)에 대한 정보를 의미한다. 즉, 제3엑스퍼트 네트워크(310)에 의해 모델되는 드레인 전류(ID)이다. 파란 점들을 제외한 나머지 점들은, 반도체 소자가 오프 상태일 때, 드레인 전류(ID)에 대한 정보를 의미한다. 즉, 제4엑스퍼트 네트워크(320)에 의해 모델되는 드레인 전류(ID)이다.
제3게이팅 네트워크(430)는 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)를 수신하여 제5엑스퍼트 네트워크 출력(e5)에 대한 제5가중치(g5)와 제6엑스퍼트 네트워크 출력(e6)에 대한 제6가중치(g6)를 생성한다.
제3게이팅 네트워크(430)는 신경망이다. 제3게이팅 네트워크(430)는 입력 레이어, 히든 레이어, 및 출력 레이어를 포함한다. 제5엑스퍼트 네트워크 출력(e5)에 대한 제5가중치(g5)와 제6엑스퍼트 네트워크 출력(e6)에 대한 제6가중치(g6)는 제2MoE 스테이지 출력(EV2)과 반도체 소자의 드레인-소스 전압 데이터(VDS)와 가중치들, 및 활성화 함수에 따라 결정된다. 제2MoE 스테이지 출력(EV2), 반도체 소자의 드레인-소스 전압 데이터(VDS)와 가중치들은 곱해진다. 상기 곱한 값들이 활성화 함수에 입력된다. 상기 활성화 함수의 출력이 제5엑스퍼트 네트워크 출력(e5)에 대한 제5가중치(g5)와 제6엑스퍼트 네트워크 출력(e6)에 대한 제6가중치(g6)이다. 상기 활성화 함수는 시그모이드(sigmoid) 함수, 또는 엘루(ELU(Exponential Linear Unit)) 함수일 수 있다. 제5가중치(g5)와 제6가중치(g6)의 합은 1일 수 있다. 제3게이팅 네트워크(430)는 더 적절한 엑스퍼트 네트워크(410, 또는 420)에 더 큰 가중치(g5, 또는 g6)를 부여하기 위해 학습된다.
프로세서(11)는 제3가중치된 엑스퍼트 네트워크 출력들(g5e5과 g6e6)을 생성하기 위해 제5엑스퍼트 네트워크 출력(e5)에 제5가중치(g5)만큼, 제6엑스퍼트 네트워크 출력(e6)에 제6가중치(g6)만큼 가중한다. 즉, 제3게이팅 네트워크(430)에서 생성되는 제5가중치(g5)과 제6가중치(g6)에 따라 컷 오프(cut-off) 영역으로 분류되는지, 선형(linear) 영역으로 분류되는지, 포화 영역으로 분류되는지 판단될 수 있다. 제5가중치(g5)가 0.99이고, 제6가중치(g6)가 0.01일 때, 선형 영역으로 분류될 수 있다. 제5가중치(g5)가 0.01이고, 제6가중치(g6)가 0.99일 때, 컷오프 영역으로 분류될 수 있다. 제5가중치(g5)가 0.5이고, 제6가중치(g6)가 0.5일 때, 포화 영역으로 분류될 수 있다. 따라서 제5가중치(g5)가 0.5이고, 제6가중치(g6)가 0.5일 때, 제3MoE 스테이지(400)에서 포화 영역에 따른 전류(ID)가 출력된다. 반도체 소자가 포화 영역일 때, 제5엑스퍼트 네트워크 출력(e5)과 제6엑스퍼트 네트워크 출력(e6)에 따라 드레인 전류(ID)에 대한 정보가 추정될 수 있다.
프로세서(11)는 전류(ID)를 추정하기 위해 제3가중치된 엑스퍼트 네트워크 출력들(g5e5과 g6e6)을 합산한다. 합산된 네트워크 출력들은 전류(ID)이다.
도 6은 본 발명의 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 도 6을 참고하면, 프로세서(11)는 반도체 소자의 채널 폭 데이터(W), 채널 길이 데이터(L), 또는 온도 데이터(T)를 제1MoE(Mixture of Experts) 스테이지(200)에 적용하여 상기 반도체 소자의 단채널 효과 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력(EV1)을 생성한다(S100). 제1MoE 스테이지 출력(EV1)의 생성 동작에 대해서는 도 7에서 상세하게 설명된다.
프로세서(11)는 제1MoE 스테이지 출력(EV1)과 게이트-소스 전압 데이터(VGS)를 제2MoE 스테이지(300)에 적용하여 상기 반도체 소자가 온 상태, 또는 오프 상태에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력(EV2)을 생성한다(S200). 제2MoE 스테이지 출력(EV2)의 생성 동작에 대해서는 도 8에서 상세하게 설명된다.
프로세서(11)는 제2MoE 스테이지 출력(EV2)과 드레인-소스 전압 데이터(VDS)를 제3MoE 스테이지(400)에 적용하여 상기 반도체 소자의 컷 오프 영역, 선형 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류(ID)를 추정한다(S300). 전류(ID)의 추정은 도 9에서 상세하게 설명된다.
도 7은 도 6의 제1MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 도 7을 참고하면, 프로세서(11)는 채널 폭 데이터(W), 채널 길이 데이터(L), 또는 온도 데이터(T)를 제1엑스퍼트(expert) 네트워크(210)에 적용하여 상기 반도체 소자에 단채널 효과가 존재할 때, 제1문턱 전압에 대한 정보를 포함하는 제1엑스퍼트 네트워크 출력(e1)을 생성한다(S110).
프로세서(11)는 채널 폭 데이터(W), 채널 길이 데이터(L), 또는 온도 데이터(T)를 제2엑스퍼트 네트워크(220)에 적용하여 상기 반도체 소자가 긴채널일 때, 제2문턱 전압에 대한 정보를 포함하는 제2엑스퍼트 네트워크 출력(e2)을 생성한다(S120).
프로세서(11)는 채널 폭 데이터(W), 채널 길이 데이터(L), 또는 온도 데이터(T)를 제1게이팅 네트워크(230)에 적용하여 제1엑스퍼트 네트워크 출력(e1)에 대한 제1가중치(g1)와 제2엑스퍼트 네트워크 출력(e2)에 대한 제2가중치(g2)를 생성한다(S130).
프로세서(11)는 제1가중치된 엑스퍼트 네트워크 출력들(g1e1, g2e2)을 생성하기 위해 제1엑스퍼트 네트워크 출력(e1)에 제1가중치(g1)만큼, 제2엑스퍼트 네트워크 출력(e2)에 제2가중치(g2)만큼 가중한다(S140).
프로세서(11)는 제1MoE 스테이지 출력(EV1)을 생성하기 위해 제1가중치된 엑스퍼트 네트워크 출력들(g1e1, g2e2)을 합산한다(S150).
도 8은 도 6의 제2MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 도 6, 및 도 8을 참고하면, 프로세서(11)는 제1MoE 스테이지 출력(EV1)과 게이트-소스 전압 데이터(VGS)를 제3엑스퍼트 네트워크(310)에 적용하여 상기 반도체 소자가 상기 온 상태일 때, 드레인 전류(ID)에 대한 정보를 포함하는 제3엑스퍼트 네트워크 출력(e3)을 생성한다(S210).
프로세서(11)는 제1MoE 스테이지 출력(EV1)과 게이트-소스 전압 데이터(VGS)를 제4엑스퍼트 네트워크(320)에 적용하여 상기 반도체 소자가 상기 오프 상태일 때, 상기 드레인 전류(ID)에 대한 정보를 포함하는 제4엑스퍼트 네트워크 출력(e4)을 생성한다(S220).
프로세서(11)는 상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제2게이팅 네트워크에 적용하여 상기 제3엑스퍼트 네트워크 출력에 대한 제3가중치와 상기 제4엑스퍼트 네트워크 출력에 대한 제4가중치를 생성한다(S230).
프로세서(11)는 제2가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제3엑스퍼트 네트워크 출력에 상기 제3가중치만큼, 상기 제4엑스퍼트 네트워크 출력에 상기 제4가중치만큼 가중한다(S240).
프로세서(11)는 상기 제2MoE 스테이지 출력을 생성하기 위해 상기 제2가중치된 엑스퍼트 네트워크 출력들을 합산한다(S250).
도 9는 도 6의 제3MoE 스테이지 출력의 생성 동작을 설명하기 위한 흐름도를 나타낸다.
도 1 내지 도 6, 및 도 9를 참고하면, 프로세서(11)는 제2MoE 스테이지 출력(EV2)과 드레인-소스 전압 데이터(VDS)를 제5엑스퍼트 네트워크(410)에 적용하여 상기 반도체 소자가 상기 컷 오프 영역일 때, 제5엑스퍼트 네트워크 출력(e5)을 생성한다(S310).
프로세서(11)는 제2MoE 스테이지 출력(EV2)과 드레인-소스 전압 데이터(VDS)를 제6엑스퍼트 네트워크(420)에 적용하여 상기 반도체 소자가 상기 선형 영역일 때, 제6엑스퍼트 네트워크 출력(e6)을 생성한다(S320).
프로세서(11)는 제2MoE 스테이지 출력(EV2)과 드레인-소스 전압 데이터(VDS)를 제3게이팅 네트워크(430)에 적용하여 제5엑스퍼트 네트워크 출력(e5)에 대한 제5가중치(g5)와 제6엑스퍼트 네트워크 출력(e6)에 대한 제6가중치(g6)를 생성한다(S330).
프로세서(11)는 제3가중치된 엑스퍼트 네트워크 출력들(g5e5, g6e6)을 생성하기 위해 제5엑스퍼트 네트워크 출력(e5)에 제5가중치(g5)만큼, 제6엑스퍼트 네트워크 출력(e6)에 제6가중치(g6)만큼 가중한다(S340).
프로세서(11)는 전류(ID)를 추정하기 위해 상기 제3가중치된 엑스퍼트 네트워크 출력들을 합산한다(S350).
도 10은 종래의 하나의 신경망을 이용한 캠팩트 모델링 방법과 본 발명의 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법의 그래프를 나타낸다.
도 10의 (a)는 신경망의 파라미터들의 수에 따른 평균 제곱 오차를 나타내는 그래프이다. 도 10의 (b)는 신경망의 트레이닝 데이터 수에 따른 평균 제곱 오차를 나타내는 그래프이다. 도 10의 (a)과 (b)에서 주황색은 일반적인 신경망에 따른 컴팩트 모델링 방법에 관한 것을 나타내고, 파란색은 본 발명에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법을 나타낸다.
도 10의 (a)과 (b)를 참고하면, 본 발명에 따른 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법이 종래의 신경망에 따른 컴팩트 모델링 방법보다 평균 제곱 오차가 작은 것을 알 수 있다.
본 발명은 도면에 도시된 일 실시 예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다. 따라서 본 발명의 진정한 기술적 보호 범위는 첨부된 등록청구범위의 기술적 사상에 의해 정해져야 할 것이다.
10: 컴팩트 모델링 시스템;
11: 프로세서;
13: 메모리;
100: 신경망;
200: 제1MoE 스테이지;
300: 제2MoE 스테이지;
400: 제3MoE 스테이지;

Claims (8)

  1. 반도체 소자의 채널 폭 데이터, 채널 길이 데이터, 또는 온도 데이터를 제1MoE(Mixture of Experts) 스테이지에 적용하여 상기 반도체 소자의 단채널 효과 (short channel effect) 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력을 생성하는 단계;
    제1MoE 스테이지 출력과 게이트-소스 전압 데이터를 제2MoE 스테이지에 적용하여 상기 반도체 소자의 온 상태(On-state), 또는 오프 상태(Off-state)에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력을 생성하는 단계; 및
    제2MoE 스테이지 출력과 드레인-소스 전압 데이터를 제3MoE 스테이지에 적용하여 상기 반도체 소자의 컷 오프(cut-off) 영역, 선형(linear) 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류를 추정하는 단계를 포함하며,
    상기 반도체 소자는 트랜지스터이며, 상기 전류는 드레인 전류인 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법.
  2. 제1항에 있어서, 상기 제1MoE 스테이지 출력을 생성하는 단계는,
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1엑스퍼트(expert) 네트워크에 적용하여 상기 반도체 소자에 단채널 효과가 존재할 때, 제1문턱 전압에 대한 정보를 포함하는 제1엑스퍼트 네트워크 출력을 생성하는 단계;
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제2엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 긴채널일 때, 제2문턱 전압에 대한 정보를 포함하는 제2엑스퍼트 네트워크 출력을 생성하는단계;
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1게이팅(gating) 네트워크에 적용하여 상기 제1엑스퍼트 네트워크 출력에 대한 제1가중치와 상기 제2엑스퍼트 네트워크 출력에 대한 제2가중치를 생성하는 단계;
    제1가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제1엑스퍼트 네트워크 출력에 상기 제1가중치만큼, 상기 제2엑스퍼트 네트워크 출력에 상기 제2가중치만큼 가중하는 단계; 및
    상기 제1MoE 스테이지 출력을 생성하기 위해 상기 제1가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함하는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법.
  3. 제1항에 있어서, 상기 제2MoE 스테이지 출력을 생성하는 단계는,
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제3엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 온 상태일 때, 드레인 전류에 대한 정보를 포함하는 제3엑스퍼트 네트워크 출력을 생성하는단계;
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제4엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 오프 상태일 때, 상기 드레인 전류에 대한 정보를 포함하는 제4엑스퍼트 네트워크 출력을 생성하는단계;
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제2게이팅 네트워크에 적용하여 상기 제3엑스퍼트 네트워크 출력에 대한 제3가중치와 상기 제4엑스퍼트 네트워크 출력에 대한 제4가중치를 생성하는 단계;
    제2가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제3엑스퍼트 네트워크 출력에 상기 제3가중치만큼, 상기 제4엑스퍼트 네트워크 출력에 상기 제4가중치만큼 가중하는 단계; 및
    상기 제2MoE 스테이지 출력을 생성하기 위해 상기 제2가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함하는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법.
  4. 제1항에 있어서, 상기 제3MoE 스테이지 출력을 생성하는 단계는,
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제5엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 컷 오프 영역일 때, 드레인 전류에 대한 정보를 포함하는 제5엑스퍼트 네트워크 출력을 생성하는단계;
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제6엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 선형 영역일 때, 상기 드레인 전류에 대한 정보를 포함하는 제6엑스퍼트 네트워크 출력을 생성하는단계;
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제3게이팅 네트워크에 적용하여 상기 제5엑스퍼트 네트워크 출력에 대한 제5가중치와 상기 제6엑스퍼트 네트워크 출력에 대한 제6가중치를 생성하는 단계;
    제3가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제5엑스퍼트 네트워크 출력에 상기 제5가중치만큼, 상기 제6엑스퍼트 네트워크 출력에 상기 제6가중치만큼 가중하는 단계; 및
    상기 전류를 추정하기 위해 상기 제3가중치된 엑스퍼트 네트워크 출력들을 합산하는 단계를 포함하는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 방법.
  5. 명령들을 저장하는 메모리; 및
    상기 명령들을 실행하는 프로세서를 포함하며,
    상기 명령들은,
    반도체 소자의 채널 폭 데이터, 채널 길이 데이터, 또는 온도 데이터를 제1MoE(Mixture of Experts) 스테이지에 적용하여 상기 반도체 소자의 단채널 효과 유무에 따른 상기 반도체 소자의 특성에 대한 제1정보를 포함하는 제1MoE 스테이지 출력을 생성하며,
    제1MoE 스테이지 출력과 게이트-소스 전압 데이터를 제2MoE 스테이지에 적용하여 상기 반도체 소자의 온 상태, 또는 오프 상태에 따른 상기 반도체 소자의 특성에 대한 제2정보를 포함하는 제2MoE 스테이지 출력을 생성하며,
    제2MoE 스테이지 출력과 드레인-소스 전압 데이터를 제3MoE 스테이지에 적용하여 상기 반도체 소자가 컷 오프 영역, 선형 영역, 또는 포화 영역에 따른 상기 반도체 소자의 전류를 추정하도록 구현되며,
    상기 반도체 소자는 트랜지스터이며, 상기 전류는 드레인 전류인 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템.
  6. 제5항에 있어서, 상기 제1MoE 스테이지 출력을 생성하는 명령들은,
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1엑스퍼트 네트워크에 적용하여 상기 반도체 소자에 단채널 효과가 존재할 때, 제1문턱 전압에 대한 정보를 포함하는 제1엑스퍼트 네트워크 출력을 생성하며,
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제2엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 긴채널일 때, 제2문턱 전압에 대한 정보를 포함하는 제2엑스퍼트 네트워크 출력을 생성하며,
    상기 채널 폭 데이터, 상기 채널 길이 데이터, 또는 상기 온도 데이터를 제1게이팅 네트워크에 적용하여 상기 제1엑스퍼트 네트워크 출력에 대한 제1가중치와 상기 제2엑스퍼트 네트워크 출력에 대한 제2가중치를 생성하며,
    제1가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제1엑스퍼트 네트워크 출력에 상기 제1가중치만큼, 상기 제2엑스퍼트 네트워크 출력에 상기 제2가중치만큼 가중하며,
    상기 제1MoE 스테이지 출력을 생성하기 위해 상기 제1가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현되는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템.
  7. 제5항에 있어서, 상기 제2MoE 스테이지 출력을 생성하는 명령들은,
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제3엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 온 상태일 때, 드레인 전류에 대한 정보를 포함하는 제3엑스퍼트 네트워크 출력을 생성하며,
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제4엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 오프 상태일 때, 상기 드레인 전류에 대한 정보를 포함하는 제4엑스퍼트 네트워크 출력을 생성하며,
    상기 제1MoE 스테이지 출력과 상기 게이트-소스 전압 데이터를 제2게이팅 네트워크에 적용하여 상기 제3엑스퍼트 네트워크 출력에 대한 제3가중치와 상기 제4엑스퍼트 네트워크 출력에 대한 제4가중치를 생성하며,
    제2가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제3엑스퍼트 네트워크 출력에 상기 제3가중치만큼, 상기 제4엑스퍼트 네트워크 출력에 상기 제4가중치만큼 가중하며,
    상기 제2MoE 스테이지 출력을 생성하기 위해 상기 제2가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현되는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템.
  8. 제5항에 있어서, 상기 제3MoE 스테이지 출력을 생성하는 명령들은,
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제5엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 컷 오프 영역일 때, 드레인 전류에 대한 정보를 포함하는 제5엑스퍼트 네트워크 출력을 생성하며,
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제6엑스퍼트 네트워크에 적용하여 상기 반도체 소자가 상기 선형 영역일 때, 상기 드레인 전류에 대한 정보를 포함하는 제6엑스퍼트 네트워크 출력을 생성하며,
    상기 제2MoE 스테이지 출력과 상기 드레인-소스 전압 데이터를 제3게이팅 네트워크에 적용하여 상기 제5엑스퍼트 네트워크 출력에 대한 제5가중치와 상기 제6엑스퍼트 네트워크 출력에 대한 제6가중치를 생성하며,
    제3가중치된 엑스퍼트 네트워크 출력들을 생성하기 위해 상기 제5엑스퍼트 네트워크 출력에 상기 제5가중치만큼, 상기 제6엑스퍼트 네트워크 출력에 상기 제6가중치만큼 가중하며,
    상기 전류를 추정하기 위해 상기 제3가중치된 엑스퍼트 네트워크 출력들을 합산하도록 구현되는 반도체 소자의 동작 영역 별로 특화된 다수의 인공 신경망을 이용한 컴팩트 모델링 시스템.







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