KR102509743B1 - Semiconductor circuit - Google Patents

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Abstract

반도체 회로가 제공된다. 반도체 회로는, 제1 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력하는 제1 논리 게이트(GL1); 및 상기 제1 논리 게이트(GL1)의 제1 출력 신호(LAT1), 상기 클럭 신호(CK) 및 상기 제1 입력 신호(D)의 반전된 출력 신호를 입력받고 제2 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력하는 제2 논리 게이트(GF)를 포함한다.A semiconductor circuit is provided. The semiconductor circuit includes a first logic gate GL1 that receives a first input signal D, a clock signal CK, and a feedback signal FB, performs a first logic operation, and outputs a first output signal LAT1. ; and receiving the inverted output signal of the first output signal LAT1, the clock signal CK, and the first input signal D of the first logic gate GL1 and performing a second logic operation to obtain the feedback and a second logic gate GF outputting a signal FB.

Description

반도체 회로{SEMICONDUCTOR CIRCUIT}Semiconductor circuit {SEMICONDUCTOR CIRCUIT}

본 발명은 반도체 회로에 관한 것이다.The present invention relates to semiconductor circuits.

고속으로 동작하는 칩을 설계하기 위해 고속 플립 플롭(flip-flop)과 고속 클럭 게이팅 회로 또는 클럭 게이트(clock gate)의 설계는 중요하다. 기존의 D 래치(D-latch) 기반의 플립 플롭과 클럭 게이팅 회로는 차지하는 면적이 작고 소모하는 전력이 비교적 적지만, 고속 칩에 적용하기에는 상대적으로 느린 DQ 레이턴시(data-to-output latency, DQ latency)로 인해 그 한계를 가지고 있다.In order to design a chip that operates at high speed, it is important to design a high-speed flip-flop and a high-speed clock gating circuit or clock gate. Conventional D-latch-based flip-flops and clock gating circuits occupy a small area and consume relatively little power, but have relatively low data-to-output latency (DQ latency) for application to high-speed chips. ) has its limitations.

본 발명이 해결하고자 하는 기술적 과제는 고속으로 동작하는 반도체 회로를 제공하는 것이다.A technical problem to be solved by the present invention is to provide a semiconductor circuit that operates at high speed.

본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 통상의 기술자에게 명확하게 이해될 수 있을 것이다.The technical problems of the present invention are not limited to the technical problems mentioned above, and other technical problems not mentioned will be clearly understood by those skilled in the art from the description below.

상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 회로는, 제1 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력하는 제1 논리 게이트(GL1) 및 제1 논리 게이트(GL1)의 제1 출력 신호(LAT1), 클럭 신호(CK) 및 제1 입력 신호(D)의 반전된 출력 신호를 입력받고 제2 논리 연산을 수행하여 피드백 신호(FB)를 출력하는 제2 논리 게이트(GF)를 포함한다.A semiconductor circuit according to an embodiment of the present invention for achieving the above technical problem receives a first input signal (D), a clock signal (CK) and a feedback signal (FB) and performs a first logic operation to obtain a first A first logic gate GL1 outputting an output signal LAT1 and an inverted output signal of the first output signal LAT1, the clock signal CK, and the first input signal D of the first logic gate GL1 and a second logic gate GF that receives , performs a second logic operation, and outputs a feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 입력 신호(D)를 입력받고 반전 논리 연산을 수행하여 상기 제1 입력 신호(D)의 반전된 신호를 출력하는 인버터(G1)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit includes an inverter (G1) receiving the first input signal (D) and performing an inversion logic operation to output an inverted signal of the first input signal (D). may further include.

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 3 입력(3 input) NAND 논리 게이트, OR-NAND 복합 논리 게이트(112, 132, 142, 152) 및 AND-OR-NAND 복합 논리 게이트(162) 중 적어도 하나를 포함하고, 상기 제2 논리 게이트(GF)는 3 입력(3 input) NAND 논리 게이트, 2AND-OR-NAND 복합 논리 게이트(134, 154, 164), AND-OR-NAND 복합 논리 게이트(144) 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 is a 3 input NAND logic gate, an OR-NAND composite logic gate 112, 132, 142, 152 and an AND-OR-NAND composite logic gate. It includes at least one of logic gates 162, and the second logic gate GF is a 3-input NAND logic gate, a 2AND-OR-NAND composite logic gate 134, 154, 164, AND-OR -NAND complex logic gate 144 may be included.

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 3 입력(3 input) NOR 논리 게이트, AND-NOR 복합 논리 게이트 및 OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하고, 상기 제2 논리 게이트(GF)는 3 입력(3 input) NOR 논리 게이트, 2OR-AND-NOR 복합 논리 게이트, OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 includes at least one of a 3 input NOR logic gate, an AND-NOR composite logic gate, and an OR-AND-NOR composite logic gate; The second logic gate GF may include at least one of a 3-input NOR logic gate, a 2OR-AND-NOR composite logic gate, and an OR-AND-NOR composite logic gate.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 포함하고, 상기 제1 논리 게이트(GL1)는 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(112)를 포함할 수 있다.In some embodiments of the present invention, the first input signal includes an enable signal (E) and a scan enable signal (SE), and the first logic gate (GL1) includes the enable signal (E) and A first intermediate signal is generated by performing a first sub logic operation on the scan enable signal SE, and a second sub logic operation is performed on the first intermediate signal, the clock signal CK, and the feedback signal FB. A complex logic gate 112 may be included to output the first output signal LAT1 by performing a logic operation.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first sub-logic operation and the second sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the first sub-logic operation and the second sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산 또는 NAND 논리 연산을 수행하여 상기 제1 입력 신호의 반전된 출력 신호를 출력하는 논리 게이트(G3)를 더 포함할 수 있다.In some embodiments of the present disclosure, the semiconductor circuit receives the enable signal E and the scan enable signal SE and performs a NOR logic operation or a NAND logic operation to invert the first input signal. A logic gate G3 for outputting an output signal may be further included.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 제2 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include an inverter G2 receiving the first output signal LAT1 and outputting a second output signal ECK by performing an inversion logic operation. there is.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1) 및 상기 클럭 신호(CK)의 반전 신호를 입력받고 제3 출력 신호(Q)를 출력하는 래치를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include a latch receiving an inverted signal of the first output signal LAT1 and the clock signal CK and outputting a third output signal Q. can

본 발명의 몇몇의 실시예에서, 상기 래치는 D 래치 또는 R-S 래치를 포함할 수 있다.In some embodiments of the invention, the latch may include a D latch or an R-S latch.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 제2 입력 신호(D) 및 스캔 인에이블 신호(SE)를 더 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(132, 142)를 포함할 수 있다.In some embodiments of the present invention, the first input signal further includes a second input signal (D) and a scan enable signal (SE), and the first logic gate (GL1) is the second input signal ( D) and a first sub logic operation are performed on the scan enable signal SE to generate a first intermediate signal, and the first intermediate signal, the clock signal CK, and the feedback signal FB are It may include compound logic gates 132 and 142 that output the first output signal LAT1 by performing a second sub logic operation.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first sub-logic operation and the second sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the first sub-logic operation and the second sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산 또는 NAND 논리 연산을 수행하여 상기 제1 입력 신호의 반전된 출력 신호를 출력하는 논리 게이트(G3)를 더 포함할 수 있다.In some embodiments of the present disclosure, the semiconductor circuit receives the second input signal D and the scan enable signal SE, and performs a NOR logic operation or a NAND logic operation to determine the output of the first input signal. A logic gate G3 outputting an inverted output signal may be further included.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 상기 논리 게이트(G3)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제6 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력하는 복합 논리 게이트(134)를 포함할 수 있다.In some embodiments of the present invention, the second logic gate GF performs a third sub logic operation on the clock signal CK and the output signal of the logic gate G3 to obtain a second intermediate signal. generate a third intermediate signal by performing a fourth sub-logic operation on inverted signals of the scan enable signal SE and the scan input signal SI to generate a third intermediate signal; A fourth intermediate signal is generated by performing a fifth sub-logic operation on the signal, and a sixth sub-logic operation is performed on the first output signal LAT1 and the fourth intermediate signal to obtain the feedback signal FB. It may include a complex logic gate 134 for outputting.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub logical operation to the sixth sub logical operation are an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the third sub logical operation to the sixth sub logical operation. Each of the 6 sub logical operations may be an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 논리 게이트(G3)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호 및 스캔 인풋 인에이블 신호(SIE)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력하는 복합 논리 게이트(144)를 포함할 수 있다.In some embodiments of the present invention, the second logic gate GF generates a second intermediate signal by performing a third sub logic operation on the clock signal CK and the output signal of the logic gate G3. and performs a fourth sub-logic operation on the inverted signal of the second intermediate signal and the scan input enable signal SIE to generate a third intermediate signal, the first output signal LAT1 and the third A complex logic gate 144 may be configured to output the feedback signal FB by performing a fifth sub logic operation on the intermediate signal.

본 발명의 몇몇의 실시예에서, 상기 스캔 인풋 인에이블 신호(SIE)는 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 상기 제5 서브 논리 연산 및 반전 논리 연산을 순차적으로 수행하여 생성될 수 있다.In some embodiments of the present invention, the scan input enable signal SIE performs the fifth sub logic operation and the inversion logic operation on inverted signals of the scan enable signal SE and the scan input signal SI. It can be generated by performing sequentially.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 내지 상기 제5 서브 논리 연산은 각각 AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 내지 상기 제5 서브 논리 연산은 각각 OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub-logic operation to the fifth sub-logic operation are an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the third to the fifth sub-logic operation. may be an OR logical operation, an AND logical operation, and a NOR logical operation, respectively.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 제3 입력 신호(D0), 제4 입력 신호(D1) 및 스캔 인에이블 신호(SE)를 더 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제3 입력 신호(D0), 상기 제4 입력 신호(D1) 및 상기 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(152)를 포함할 수 있다.In some embodiments of the present disclosure, the first input signal further includes a third input signal D0, a fourth input signal D1, and a scan enable signal SE, and the first logic gate GL1 ) generates a first intermediate signal by performing a first sub-logic operation on the third input signal D0, the fourth input signal D1, and the scan enable signal SE, and A compound logic gate 152 may be configured to output the first output signal LAT1 by performing a second sub logic operation on the signal, the clock signal CK, and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first sub-logic operation and the second sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the first sub-logic operation and the second sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제3 입력 신호(D0), 상기 제4 입력 신호(D1) 및 상기 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산 또는 NAND 논리 연산을 수행하여 상기 제1 입력 신호의 반전된 출력 신호를 출력하는 논리 게이트(G6)를 더 포함할 수 있다.In some embodiments of the present disclosure, the semiconductor circuit receives the third input signal D0, the fourth input signal D1, and the scan enable signal SE and performs a NOR logic operation or a NAND logic operation. It may further include a logic gate (G6) that outputs an output signal inverted from the first input signal by performing

본 발명의 몇몇의 실시예에서, 상기 논리 게이트(G6)는 3 입력(3 input) NOR 논리 게이트 또는 3 입력(3 input) NAND 논리 게이트를 포함할 수 있다.In some embodiments of the present invention, the logic gate G6 may include a 3 input NOR logic gate or a 3 input NAND logic gate.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 상기 논리 게이트(G6)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제6 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력하는 복합 논리 게이트(154)를 포함할 수 있다.In some embodiments of the present invention, the second logic gate GF performs a third sub logic operation on the clock signal CK and the output signal of the logic gate G6 to obtain a second intermediate signal. generate a third intermediate signal by performing a fourth sub-logic operation on inverted signals of the scan enable signal SE and the scan input signal SI to generate a third intermediate signal; A fourth intermediate signal is generated by performing a fifth sub-logic operation on the signal, and a sixth sub-logic operation is performed on the first output signal LAT1 and the fourth intermediate signal to obtain the feedback signal FB. It may include a complex logic gate 154 for outputting.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub logical operation to the sixth sub logical operation are an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the third sub logical operation to the sixth sub logical operation. Each of the 6 sub logical operations may be an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 제3 입력 신호(D0), 제4 입력 신호(D1) 및 스캔 인에이블 신호(SE)를 더 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제3 입력 신호(D0) 및 상기 제4 입력 신호(D1)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호 및 상기 스캔 인에이블 신호(SE)에 대해 제2 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제3 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(162)를 포함할 수 있다.In some embodiments of the present disclosure, the first input signal further includes a third input signal D0, a fourth input signal D1, and a scan enable signal SE, and the first logic gate GL1 ) generates a first intermediate signal by performing a first sub logic operation on the third input signal D0 and the fourth input signal D1, and the first intermediate signal and the scan enable signal SE ) to generate a second intermediate signal, and to perform a third sub-logic operation on the second intermediate signal, the clock signal CK, and the feedback signal FB to generate the second intermediate signal. A complex logic gate 162 outputting 1 output signal LAT1 may be included.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 내지 상기 제3 서브 논리 연산은 각각 AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 내지 상기 제3 서브 논리 연산은 각각 OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first to third sub logical operations are AND logical operations, OR logical operations, and NAND logical operations, respectively, or the first to third sub logical operations. may be an OR logical operation, an AND logical operation, and a NOR logical operation, respectively.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제3 입력 신호(D0), 상기 제4 입력 신호(D1)에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 제3 중간 신호 및 상기 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행하여 상기 제1 입력 신호의 반전된 출력 신호를 출력하는 복합 논리 게이트(G6)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit generates a third intermediate signal by performing a fourth sub-logic operation on the third input signal D0 and the fourth input signal D1; The method may further include a compound logic gate G6 configured to perform a fifth sub-logic operation on a third intermediate signal and the scan enable signal SE to output an output signal inverted from the first input signal.

본 발명의 몇몇의 실시예에서, 상기 제4 서브 논리 연산 및 상기 제5 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다.In some embodiments of the present invention, the fourth sub logical operation and the fifth sub logical operation are AND logical operations and NOR logical operations, respectively, or the first sub logical operation and the second sub logical operation are OR logical operations, respectively. arithmetic and NAND logic operations.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 상기 NOR 논리 게이트(G6)의 출력 신호에 대해 제6 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제7 서브 논리 연산을 수행하여 제5 중간 신호를 생성하고, 상기 제4 중간 신호 및 상기 제5 중간 신호에 대해 제8 서브 논리 연산을 수행하여 제6 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제6 중간 신호에 대해 제9 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력할 수 있다.In some embodiments of the present invention, the second logic gate GF performs a sixth sub-logic operation on the clock signal CK and the output signal of the NOR logic gate G6 to obtain a fourth intermediate signal. and performing a seventh sub-logic operation on inverted signals of the scan enable signal SE and the scan input signal SI to generate a fifth intermediate signal, and generating a fifth intermediate signal and the fifth intermediate signal. An eighth sub-logic operation is performed on the intermediate signal to generate a sixth intermediate signal, and a ninth sub-logic operation is performed on the first output signal LAT1 and the sixth intermediate signal to generate the feedback signal FB. can output

본 발명의 몇몇의 실시예에서, 상기 제6 서브 논리 연산 내지 상기 제9 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제6 서브 논리 연산 내지 상기 제9 서브 논리 연산은 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the sixth sub logical operation to the ninth sub logical operation are an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the sixth sub logical operation to the ninth sub logical operation. Each of the 9 sub logical operations may be an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation.

상기 기술적 과제를 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 회로는, 제1 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력하는 제1 논리 게이트(GL1), 제1 입력 신호(D) 및 피드백 신호(FB)를 입력받고 제2 논리 연산을 수행하는 제2 논리 게이트(G7) 및 제1 논리 게이트(GL1)의 제1 출력 신호(LAT1), 클럭 신호(CK) 및 제2 논리 게이트(G7)의 출력 신호를 입력받고 제3 논리 연산을 수행하여 피드백 신호(FB)를 출력하는 제3 논리 게이트(GF)를 포함한다.A semiconductor circuit according to another embodiment of the present invention for achieving the above technical problem receives a first input signal (D), a clock signal (CK) and a feedback signal (FB) and performs a first logic operation to obtain a first The first logic gate GL1 outputs the output signal LAT1, the second logic gate G7 receives the first input signal D and the feedback signal FB and performs a second logic operation, and the first logic gate GL1 A third logic that receives the first output signal LAT1 of the gate GL1, the clock signal CK, and the output signal of the second logic gate G7, performs a third logic operation, and outputs a feedback signal FB. It includes a gate (GF).

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 3 입력(3 input) NAND 논리 게이트 및 OR-NAND 복합 논리 게이트(212, 232) 중 적어도 하나를 포함하고, 상기 제3 논리 게이트(GF)는 3 입력(3 input) NAND 논리 게이트 및 2AND-OR-NAND 복합 논리 게이트(234) 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 includes at least one of a 3-input NAND logic gate and an OR-NAND composite logic gate 212, 232, and the third logic gate GL1 The gate GF may include at least one of a 3-input NAND logic gate and a 2AND-OR-NAND composite logic gate 234 .

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 3 입력(3 input) NOR 논리 게이트 및 AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하고, 상기 제3 논리 게이트(GF)는 3 입력(3 input) NOR 논리 게이트 및 2OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 includes at least one of a 3-input NOR logic gate and an AND-NOR composite logic gate, and the third logic gate GF is It may include at least one of a 3 input NOR logic gate and a 2OR-AND-NOR complex logic gate.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 포함하고, 상기 제1 논리 게이트(GL1)는 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(212)를 포함할 수 있다.In some embodiments of the present invention, the first input signal includes an enable signal (E) and a scan enable signal (SE), and the first logic gate (GL1) includes the enable signal (E) and A first intermediate signal is generated by performing a first sub logic operation on the scan enable signal SE, and a second sub logic operation is performed on the first intermediate signal, the clock signal CK, and the feedback signal FB. A complex logic gate 212 may be included to output the first output signal LAT1 by performing a logic operation.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first sub-logic operation and the second sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the first sub-logic operation and the second sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(G7)는 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행하는 복합 논리 게이트(216)를 포함할 수 있다.In some embodiments of the present invention, the second logic gate G7 generates a second intermediate signal by performing a third sub logic operation on the enable signal E and the scan enable signal SE. and a compound logic gate 216 performing a fourth sub logic operation on the second intermediate signal and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub-logic operation and the fourth sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the third sub-logic operation and the fourth sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 제2 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include an inverter G2 receiving the first output signal LAT1 and outputting a second output signal ECK by performing an inversion logic operation. there is.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1) 및 상기 클럭 신호(CK)의 반전 신호를 입력받고 제3 출력 신호(Q)를 출력하는 래치를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include a latch receiving an inverted signal of the first output signal LAT1 and the clock signal CK and outputting a third output signal Q. can

본 발명의 몇몇의 실시예에서, 상기 래치는 D 래치 또는 R-S 래치를 포함할 수 있다.In some embodiments of the invention, the latch may include a D latch or an R-S latch.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 제2 입력 신호(D) 및 스캔 인에이블 신호(SE)를 더 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(232)를 포함할 수 있다.In some embodiments of the present invention, the first input signal further includes a second input signal (D) and a scan enable signal (SE), and the first logic gate (GL1) is the second input signal ( D) and a first sub logic operation are performed on the scan enable signal SE to generate a first intermediate signal, and the first intermediate signal, the clock signal CK, and the feedback signal FB are A complex logic gate 232 may be configured to output the first output signal LAT1 by performing a second sub logic operation.

본 발명의 몇몇의 실시예에서, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제1 서브 논리 연산 및 상기 제2 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the first sub-logic operation and the second sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the first sub-logic operation and the second sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(G7)는 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행할 수 있다.In some embodiments of the present invention, the second logic gate G7 performs a third sub logic operation on the second input signal D and the scan enable signal SE to obtain a second intermediate signal. and a fourth sub logic operation may be performed on the second intermediate signal and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub-logic operation and the fourth sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the third sub-logic operation and the fourth sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제3 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 상기 제2 논리 게이트(G7)의 출력 신호에 대해 제5 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제6 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 상기 제3 중간 신호 및 상기 제4 중간 신호에 대해 제7 서브 논리 연산을 수행하여 제5 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제5 중간 신호에 대해 제8 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력할 수 있다.In some embodiments of the present invention, the third logic gate GF performs a fifth sub logic operation on the clock signal CK and the output signal of the second logic gate G7 to obtain a third intermediate logic operation. generate a fourth intermediate signal by performing a sixth sub-logic operation on inverted signals of the scan enable signal SE and the scan input signal SI to generate a fourth intermediate signal; 4 A fifth intermediate signal is generated by performing a seventh sub-logic operation on the intermediate signal, and an eighth sub-logic operation is performed on the first output signal LAT1 and the fifth intermediate signal to generate the feedback signal FB. ) can be output.

본 발명의 몇몇의 실시예에서, 상기 제5 서브 논리 연산 내지 상기 제8 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제5 서브 논리 연산 내지 상기 제8 서브 논리 연산은 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the fifth sub logical operation to the eighth sub logical operation are an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the fifth sub logical operation to the eighth sub logical operation. Each of the 8 sub logical operations may be an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation.

상기 기술적 과제를 달성하기 위한 본 발명의 또 다른 실시예에 따른 반도체 회로는, 제2 입력 신호, 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력하되, 제2 입력 신호는 제1 출력 신호(LAT1)의 반전 신호 및 제1 입력 신호(D)에 대해 제1 서브 논리 연산을 수행하여 생성되는 제1 논리 게이트(GL1), 제1 입력 신호(D) 및 피드백 신호(FB)를 입력받고 제1 논리 연산을 수행하는 제2 논리 게이트(G7) 및 제1 논리 게이트(GL1)의 제1 출력 신호(LAT1), 클럭 신호(CK) 및 제2 논리 게이트(G7)의 출력 신호를 입력받고 제2 논리 연산을 수행하여 피드백 신호(FB)를 출력하는 제3 논리 게이트(GF)를 포함한다.A semiconductor circuit according to another embodiment of the present invention for achieving the above technical problem receives a second input signal, a clock signal (CK), and a feedback signal (FB), performs a second sub-logic operation, and outputs a first output signal. A first logic gate GL1 that outputs the signal LAT1, and the second input signal is generated by performing a first sub-logic operation on the inverted signal of the first output signal LAT1 and the first input signal D. , the first output signal LAT1 of the second logic gate G7 and the first logic gate GL1 receiving the first input signal D and the feedback signal FB and performing the first logic operation, and the clock signal (CK) and a third logic gate (GF) receiving the output signal of the second logic gate (G7) and outputting a feedback signal (FB) by performing a second logic operation.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 상기 출력 신호(LAT1)의 반전된 신호를 출력하는 인버터(G8)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit further includes an inverter G8 that receives the first output signal LAT1 and performs an inversion logic operation to output an inverted signal of the output signal LAT1. can include

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 OR-NAND 복합 논리 게이트(302, 312, 322, 332)를 포함하고, 제2 논리 게이트(G7)는 NAND 논리 게이트 및 OR-NAND 복합 논리 게이트(316, 336) 중 적어도 하나를 포함하고, 상기 제3 논리 게이트(GF)는 3 입력(3 input) NAND 논리 게이트 및 2AND-OR-NAND 복합 논리 게이트(334) 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 includes an OR-NAND complex logic gate 302, 312, 322, 332, and the second logic gate G7 includes a NAND logic gate and an OR - includes at least one of NAND complex logic gates 316 and 336, and the third logic gate GF is at least one of a 3 input NAND logic gate and a 2AND-OR-NAND complex logic gate 334 can include

본 발명의 몇몇의 실시예에서, 상기 제1 논리 게이트(GL1)는 AND-NOR 복합 논리 게이트를 포함하고, 제2 논리 게이트(G7)는 NOR 논리 게이트 및 AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하고, 상기 제3 논리 게이트(GF)는 3 입력(3 input) NOR 논리 게이트 및 2OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함할 수 있다.In some embodiments of the present invention, the first logic gate GL1 includes an AND-NOR composite logic gate, and the second logic gate G7 includes at least one of a NOR logic gate and an AND-NOR composite logic gate. and the third logic gate GF may include at least one of a 3-input NOR logic gate and a 2OR-AND-NOR composite logic gate.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제1 출력 신호(LAT1)의 반전 신호, 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(312)를 포함할 수 있다.In some embodiments of the present invention, the first input signal includes an enable signal (E) and a scan enable signal (SE), and the first logic gate (GL1) receives the first output signal (LAT1). A first intermediate signal is generated by performing a third sub-logic operation on the inversion signal, the enable signal (E), and the scan enable signal (SE), and the first intermediate signal and the clock signal (CK) and a compound logic gate 312 configured to output the first output signal LAT1 by performing a fourth sub logic operation on the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub-logic operation and the fourth sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the third sub-logic operation and the fourth sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(G7)는 상기 인에이블 신호(E) 및 상기 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 피드백 신호(FB)에 대해 제6 서브 논리 연산을 수행할 수 있다.In some embodiments of the present invention, the second logic gate G7 generates a second intermediate signal by performing a fifth sub logic operation on the enable signal E and the scan enable signal SE. and a sixth sub logic operation may be performed on the second intermediate signal and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제5 서브 논리 연산 및 상기 제6 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제5 서브 논리 연산 및 상기 제6 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the fifth sub logical operation and the sixth sub logical operation are OR logical operations and NAND logical operations, respectively, or the fifth sub logical operation and the sixth sub logical operation are AND logical operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 제2 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include an inverter G2 receiving the first output signal LAT1 and outputting a second output signal ECK by performing an inversion logic operation. there is.

본 발명의 몇몇의 실시예에서, 상기 반도체 회로는, 상기 제1 출력 신호(LAT1) 및 상기 클럭 신호(CK)의 반전 신호를 입력받고 제3 출력 신호(Q)를 출력하는 래치를 더 포함할 수 있다.In some embodiments of the present invention, the semiconductor circuit may further include a latch receiving an inverted signal of the first output signal LAT1 and the clock signal CK and outputting a third output signal Q. can

본 발명의 몇몇의 실시예에서, 상기 래치는 D 래치 또는 R-S 래치를 포함할 수 있다.In some embodiments of the invention, the latch may include a D latch or an R-S latch.

본 발명의 몇몇의 실시예에서, 상기 제1 입력 신호는 제2 입력 신호(D) 및 스캔 인에이블 신호(SE)를 더 포함하고, 상기 제1 논리 게이트(GL1)는 상기 제1 출력 신호(LAT1)의 반전 신호, 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호(CK) 및 상기 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행하여 상기 제1 출력 신호(LAT1)을 출력하는 복합 논리 게이트(332)를 포함할 수 있다.In some embodiments of the present invention, the first input signal further includes a second input signal (D) and a scan enable signal (SE), and the first logic gate (GL1) is the first output signal ( A third sub-logic operation is performed on the inverted signal of LAT1), the second input signal D, and the scan enable signal SE to generate a first intermediate signal, and the first intermediate signal and the clock signal A compound logic gate 332 may be configured to output the first output signal LAT1 by performing a fourth sub-logic operation on CK and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제3 서브 논리 연산 및 상기 제4 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the third sub-logic operation and the fourth sub-logic operation are an OR logic operation and a NAND logic operation, respectively, or the third sub-logic operation and the fourth sub-logic operation are AND logic operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제2 논리 게이트(G7)는 상기 제2 입력 신호(D) 및 상기 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 상기 제2 중간 신호 및 상기 피드백 신호(FB)에 대해 제6 서브 논리 연산을 수행하는 복합 논리 게이트(336)를 포함할 수 있다.In some embodiments of the present invention, the second logic gate G7 performs a fifth sub logic operation on the second input signal D and the scan enable signal SE to obtain a second intermediate signal. and a complex logic gate 336 for generating and performing a sixth sub logic operation on the second intermediate signal and the feedback signal FB.

본 발명의 몇몇의 실시예에서, 상기 제5 서브 논리 연산 및 상기 제6 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산이거나, 상기 제5 서브 논리 연산 및 상기 제6 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the fifth sub logical operation and the sixth sub logical operation are OR logical operations and NAND logical operations, respectively, or the fifth sub logical operation and the sixth sub logical operation are AND logical operations, respectively. arithmetic and NOR logic operations.

본 발명의 몇몇의 실시예에서, 상기 제3 논리 게이트(GF)는, 상기 클럭 신호(CK) 및 상기 제2 논리 게이트(G7)의 출력 신호에 대해 제7 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 상기 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제8 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 상기 제3 중간 신호 및 상기 제4 중간 신호에 대해 제9 서브 논리 연산을 수행하여 제5 중간 신호를 생성하고, 상기 제1 출력 신호(LAT1) 및 상기 제5 중간 신호에 대해 제10 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력하는 복합 논리 회로(334)를 포함할 수 있다.In some embodiments of the present invention, the third logic gate GF performs a seventh sub-logic operation on the clock signal CK and the output signal of the second logic gate G7 to obtain a third intermediate logic operation. generate a fourth intermediate signal by performing an eighth sub-logic operation on inverted signals of the scan enable signal SE and the scan input signal SI to generate a fourth intermediate signal; 4 A ninth sub-logic operation is performed on the intermediate signal to generate a fifth intermediate signal, and a 10th sub-logic operation is performed on the first output signal LAT1 and the fifth intermediate signal to generate the feedback signal FB. ) may be included.

본 발명의 몇몇의 실시예에서, 상기 제7 서브 논리 연산 내지 상기 제10 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산이거나, 상기 제7 서브 논리 연산 내지 상기 제10 서브 논리 연산은 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산일 수 있다.In some embodiments of the present invention, the seventh sub logical operation to the tenth sub logical operation are an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively, or the seventh sub logical operation to the 10th sub logical operation. Each of the 10 sub logical operations may be an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation.

기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.Details of other embodiments are included in the detailed description and drawings.

도 1은 본 발명의 일 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 2는 도 1의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 3은 본 발명의 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 4는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 9는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 10은 도 9의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 11은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 13은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 15은 도 14의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.
도 16은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 17는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 18은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.
도 19는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.
도 20은 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다.
도 21 내지 도 23은 본 발명의 몇몇의 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.1 is a circuit diagram illustrating a semiconductor circuit according to an exemplary embodiment of the present invention.
FIG. 2 is a timing diagram for explaining an operation of the semiconductor circuit of FIG. 1 .
3 is a circuit diagram illustrating a semiconductor circuit according to another embodiment of the present invention.
4 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
5 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
6 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
7 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
8 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
9 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
FIG. 10 is a timing diagram for explaining the operation of the semiconductor circuit of FIG. 9 .
11 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
12 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
13 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
14 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
FIG. 15 is a timing diagram for explaining the operation of the semiconductor circuit of FIG. 14 .
16 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
17 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
18 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.
19 is a block diagram of an SoC system including a semiconductor circuit according to example embodiments.
20 is a block diagram of an electronic system including a semiconductor circuit according to example embodiments.
21 to 23 are exemplary semiconductor systems to which semiconductor circuits according to some embodiments of the present invention may be applied.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. Advantages and features of the present invention, and methods of achieving them, will become clear with reference to the detailed description of the following embodiments taken in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in various different forms, only these embodiments make the disclosure of the present invention complete, and common knowledge in the art to which the present invention belongs. It is provided to fully inform the holder of the scope of the invention, and the present invention is only defined by the scope of the claims. The relative sizes of layers and regions in the drawings may be exaggerated for clarity of explanation. Like reference numbers designate like elements throughout the specification.

하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다. An element is said to be "connected to" or "coupled to" another element when it is directly connected or coupled to another element or intervening with another element. include all cases. On the other hand, when one element is referred to as “directly connected to” or “directly coupled to” another element, it indicates that another element is not intervened. Like reference numbers designate like elements throughout the specification. “And/or” includes each and every combination of one or more of the recited items.

소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. When an element or layer is referred to as being "on" or "on" another element or layer, it is not only directly on the other element or layer, but also when another layer or other element is intervening therebetween. All inclusive. On the other hand, when an element is referred to as “directly on” or “directly on”, it indicates that another element or layer is not intervened.

비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다. Although first, second, etc. are used to describe various elements, components and/or sections, it is needless to say that these elements, components and/or sections are not limited by these terms. These terms are only used to distinguish one element, component or section from another element, component or section. Accordingly, it goes without saying that the first element, first element, or first section referred to below may also be a second element, second element, or second section within the spirit of the present invention.

본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. Terminology used herein is for describing the embodiments and is not intended to limit the present invention. In this specification, singular forms also include plural forms unless specifically stated otherwise in a phrase. As used herein, "comprises" and/or "comprising" means that a stated component, step, operation, and/or element is present in the presence of one or more other components, steps, operations, and/or elements. or do not rule out additions.

다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.Unless otherwise defined, all terms (including technical and scientific terms) used in this specification may be used in a meaning commonly understood by those of ordinary skill in the art to which the present invention belongs. In addition, terms defined in commonly used dictionaries are not interpreted ideally or excessively unless explicitly specifically defined.

도 1은 본 발명의 일 실시예에 따른 반도체 회로를 도시한 회로도이다.1 is a circuit diagram illustrating a semiconductor circuit according to an exemplary embodiment of the present invention.

도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 회로(100)는 논리 게이트(GL1) 및 논리 게이트(GF)를 포함한다.Referring to FIG. 1 , a semiconductor circuit 100 according to an exemplary embodiment includes a logic gate GL1 and a logic gate GF.

논리 게이트(GL1)는 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받아 제1 논리 연산을 수행하여 출력 신호(LAT1)를 출력한다.The logic gate GL1 receives the input signal D, the clock signal CK, and the feedback signal FB, performs a first logic operation, and outputs the output signal LAT1.

본 실시예에서, 논리 게이트(GL1)는 3 입력(3 input) NAND 논리 게이트를 포함할 수 있다. 이 경우, 제1 논리 연산은 NAND 논리 연산일 수 있다. 여기서 3 입력 NAND 논리 게이트는 3 개의 입력 신호를 받고, 3 개의 입력 신호가 모두 논리 "1" 값에 해당되는 경우에만 논리 "0" 값을 출력하고, 그 외의 경우에는 논리 "1" 값을 출력하는 논리 게이트이다.In this embodiment, the logic gate GL1 may include a 3 input NAND logic gate. In this case, the first logical operation may be a NAND logical operation. Here, a 3-input NAND logic gate receives three input signals and outputs a logic “0” value only when all three input signals correspond to a logic “1” value, and outputs a logic “1” value otherwise. is a logic gate that

논리 게이트(GF)는 논리 게이트(GL1)의 출력 신호(LAT1), 클럭 신호(CK) 및 입력 신호(D)의 반전된 출력 신호를 입력받고 제2 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력한다.The logic gate GF receives the inverted output signal of the output signal LAT1, the clock signal CK, and the input signal D of the logic gate GL1 and performs a second logic operation to generate the feedback signal FB. outputs

본 실시예에서, 논리 게이트(GF)는 3 입력 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제2 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, the logic gate GF may include a 3-input NAND logic gate. In this case, the second logic operation may be a NAND logic operation.

이하 설명되는 본 발명의 다양한 실시예에 따른 반도체 회로는 실제 구현 목적에 따라, 동일한 동작을 수행하도록 하는 서로 다른 논리 게이트를 이용하여 변형될 수도 있다. 예를 들어, 본 실시예에서, 논리 게이트(GL1, GF)는 앞서 설명한 바와 같이 모두 NAND 논리 연산을 수행하는 NAND 논리 게이트로 구현될 수도 있으나, 이와 다르게 논리 게이트(GL1, GF)는 모두 NOR 논리 연산을 수행하는 NOR 논리 게이트로 구현될 수도 있다. 이 경우, 논리 게이트(GL1, GK)에 입력되는 입력 신호 또는 논리 게이트(GL1, GK)로부터 출력되는 출력 신호는 필요에 따라 앞서 설명한 바와 달리 반전된 논리 값을 가질 수 있다. 예를 들어, NAND 논리 게이트로 구현되는 경우, 논리 게이트(GL1)가 (논리 "1", 논리 "0", 논리 "1")을 입력으로 하고 논리 "0"을 출력으로 하였다면, NOR 논리 게이트로 구현되는 경우, 논리 게이트(GL1)는 (논리 "0", 논리 "1", 논리 "0")을 입력으로 하고 논리 "1"을 출력으로 할 수 있다.Semiconductor circuits according to various embodiments of the present disclosure described below may be modified using different logic gates to perform the same operation according to actual implementation purposes. For example, in this embodiment, the logic gates GL1 and GF may all be implemented as NAND logic gates that perform NAND logic operations as described above, but otherwise, all of the logic gates GL1 and GF use NOR logic It can also be implemented with NOR logic gates that perform operations. In this case, an input signal input to the logic gates GL1 and GK or an output signal output from the logic gates GL1 and GK may have an inverted logic value, as needed, unlike the previously described method. For example, when implemented as a NAND logic gate, if the logic gate GL1 has (logic "1", logic "0", logic "1") as an input and logic "0" as an output, a NOR logic gate When implemented as , the logic gate GL1 may have (logic “0”, logic “1”, logic “0”) as an input and logic “1” as an output.

즉, 본 발명의 몇몇의 실시예에서, 논리 게이트(GL1)는 3 입력 NOR 논리 게이트를 포함할 수 있다. 이 경우, 제1 논리 연산은 NOR 논리 연산일 수 있다. 여기서 3 입력 NOR 논리 게이트는 3 개의 입력 신호를 받고, 3 개의 입력 신호가 모두 논리 "0" 값에 해당되는 경우에만 논리 "1" 값을 출력하고, 그 외의 경우에는 논리 "0" 값을 출력하는 논리 게이트이다. 한편, 논리 게이트(GF)는 3 입력 NOR 논리 게이트를 포함할 수 있다. 이 경우, 제2 논리 연산은 NOR 논리 연산일 수 있다.That is, in some embodiments of the present invention, logic gate GL1 may include a 3-input NOR logic gate. In this case, the first logical operation may be a NOR logical operation. Here, the 3-input NOR logic gate receives three input signals and outputs a logic “1” value only when all three input signals correspond to a logic “0” value, and outputs a logic “0” value otherwise. is a logic gate that Meanwhile, the logic gate GF may include a 3-input NOR logic gate. In this case, the second logic operation may be a NOR logic operation.

이와 같은 치환 관계는 이하 설명되는 본 발명의 다양한 실시예에 모두 응용 가능하며, AND 논리 연산은 OR 논리 연산으로, OR 논리 연산은 AND 논리 연산으로, NAND 논리 연산은 NOR 논리 연산으로, NOR 논리 연산은 NAND 논리 연산으로 치환될 수 있다. 즉, 이하에서 설명하는 다양한 회로들에서는 주로 NAND 논리 게이트로 표현을 하였으나, 구현 방식에 따라 동일한 기능을 하는 NOR 논리 게이트가 사용될 수 있음은 반도체 회로 분야의 통상의 기술자에게는 자명한 것이다. 이 경우 각각의 논리 연산을 수행하는 논리 게이트에 입력되는 입력 신호 및 논리 게이트로부터 출력되는 출력 신호의 값들은 필요에 따라 반전된 논리 값들로 변경될 수 있다.This substitution relationship is applicable to all of the various embodiments of the present invention described below, and the AND logical operation is an OR logical operation, the OR logical operation is an AND logical operation, the NAND logical operation is a NOR logical operation, and the NOR logical operation may be replaced with a NAND logic operation. That is, although various circuits described below are mainly expressed as NAND logic gates, it is obvious to those skilled in the art of semiconductor circuits that NOR logic gates having the same function may be used depending on the implementation method. In this case, values of an input signal input to a logic gate performing each logic operation and an output signal output from the logic gate may be changed to inverted logic values as needed.

한편, 이하에서는 논리 "1" 값을 "H", 논리 "0" 값을 "L"로 표현하도록 한다.Meanwhile, in the following description, a logic “1” value is expressed as “H” and a logic “0” value is expressed as “L”.

한편, 본 발명의 몇몇의 실시예에서, 반도체 회로(100)는 인버터(G1)를 더 포함할 수 있다. 인버터(G1)는 입력 신호(D)를 입력받고 반전 논리 연산을 수행하여 입력 신호(D)의 반전된 신호를 출력한다. 상기 반전된 신호는 논리 게이트(GF)의 입력 신호가 된다.Meanwhile, in some embodiments of the present invention, the semiconductor circuit 100 may further include an inverter G1. The inverter G1 receives the input signal D, performs an inversion logic operation, and outputs an inverted signal of the input signal D. The inverted signal becomes an input signal of the logic gate GF.

도 2는 도 1의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.FIG. 2 is a timing diagram for explaining an operation of the semiconductor circuit of FIG. 1 .

도 2를 참조하여, 도 1의 반도체 회로(100)의 동작을 살펴보면 다음과 같다.Referring to FIG. 2 , the operation of the semiconductor circuit 100 of FIG. 1 is as follows.

시간 구간 t1 내지 t3 및 t10 내지 t12에서는 입력 신호(D)의 값이 L이다. 이 경우 논리 게이트(GL1)의 3 개의 입력 신호 중 하나의 입력 신호의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)의 값은 H가 된다. 특히 논리 게이트(GL1)에는 항상 입력 신호(D)의 값 L이 입력되므로 클럭 신호(CK)의 값과 무관하게 출력 신호(LAT1)의 값은 H로 일정하다.In the time intervals t1 to t3 and t10 to t12, the value of the input signal D is L. In this case, since the value of one of the three input signals of the logic gate GL1 is L, the value of the output signal LAT1 of the logic gate GL1 becomes H according to the result of the NAND logic operation. In particular, since the value L of the input signal D is always input to the logic gate GL1, the value of the output signal LAT1 is constant as H regardless of the value of the clock signal CK.

한편, 이 경우 논리 게이트(GF)의 3 개의 입력 신호 중, 입력 신호(D)의 반전된 신호 및 논리 게이트(GL1)의 출력 신호(LAT1)는 모두 H이므로, NAND 논리 연산 결과에 따라 논리 게이트(GF)의 출력 신호인 피드백 신호(FB)는 클럭 신호(CK)가 반전된 신호의 값을 갖는다. 즉, 클럭 신호(CK)가 L인 경우 피드백 신호(FB)는 H이고, 클럭 신호(CK)가 H인 경우 피드백 신호(FB)는 L이 된다.On the other hand, in this case, among the three input signals of the logic gate GF, the inverted signal of the input signal D and the output signal LAT1 of the logic gate GL1 are all H, so the logic gate according to the result of the NAND logic operation The feedback signal FB, which is an output signal of GF, has a value obtained by inverting the clock signal CK. That is, when the clock signal CK is L, the feedback signal FB is H, and when the clock signal CK is H, the feedback signal FB is L.

시간 구간 t3 내지 t10에서는 입력 신호(D)의 값이 H이다.In the time interval t3 to t10, the value of the input signal D is H.

먼저 클럭 신호(CK)가 L인 경우를 살펴보면, 논리 게이트(GL1)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 클럭 신호(CK)의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)의 값은 H가 된다.Looking at the case where the clock signal CK is L first, since the value of one input signal among the three input signals of the logic gate GL1, that is, the value of the clock signal CK is L, the logic according to the result of the NAND logic operation The value of the output signal LAT1 of the gate GL1 becomes H.

한편, 이 경우 논리 게이트(GF)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 입력 신호(D)의 반전된 신호의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GF)의 출력 신호인 피드백 신호(FB)의 값 역시 H가 된다. 특히 논리 게이트(GF)에는 항상 입력 신호(D)의 반전된 신호의 값 L이 입력되므로 클럭 신호(CK)의 값과 무관하게 피드백 신호(FB)의 값은 H로 일정하다.Meanwhile, in this case, since the value of one input signal among the three input signals of the logic gate GF, that is, the value of the inverted signal of the input signal D is L, the logic gate GF is generated according to the NAND logic operation result. The value of the feedback signal FB, which is an output signal, also becomes H. In particular, since the value L of the inverted signal of the input signal D is always input to the logic gate GF, the value of the feedback signal FB is constant as H regardless of the value of the clock signal CK.

다시 논리 게이트(GL1)을 살펴보면, 입력 신호(D)의 값과 피드백 신호(FB)의 값은 모두 H이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)는 클럭 신호(CK)가 반전된 신호의 값을 갖는다. 즉, 클럭 신호(CK)가 L인 경우 출력 신호(LAT1)는 H이고, 클럭 신호(CK)가 H인 경우 출력 신호(LAT1)는 L이 된다.Looking at the logic gate GL1 again, since both the value of the input signal D and the value of the feedback signal FB are H, the output signal LAT1 of the logic gate GL1 is a clock signal ( CK) has the value of the inverted signal. That is, when the clock signal CK is L, the output signal LAT1 is H, and when the clock signal CK is H, the output signal LAT1 is L.

이와 같은 반도체 회로(100)는 입력 신호(D)의 값에 따라 클럭 신호(CK)를 선택적으로 출력하는 클럭 게이팅 회로로써 응용될 수 있다.The semiconductor circuit 100 as described above can be applied as a clock gating circuit that selectively outputs the clock signal CK according to the value of the input signal D.

도 3은 본 발명의 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.3 is a circuit diagram illustrating a semiconductor circuit according to another embodiment of the present invention.

도 3을 참조하면, 본 발명의 다른 실시예에 따른 반도체 회로(110)가 도 1의 반도체 회로(100)와 다른 점은 입력 신호로서 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 가진다는 점이다. Referring to FIG. 3 , a semiconductor circuit 110 according to another embodiment of the present invention is different from the semiconductor circuit 100 of FIG. 1 by using an enable signal E and a scan enable signal SE as input signals. that it has

또 다른 점은 도 1의 논리 게이트(GL1)가 인에이블 신호(E), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트(112)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(112)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)을 출력할 수 있다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(112)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GL1 of FIG. 1 receives the enable signal E, the scan enable signal SE, the clock signal CK, and the feedback signal FB, and performs the first sub logic operation and the second The point is that it is replaced with a complex logic gate 112 that performs sub logic operations. Specifically, the complex logic gate 112 generates a first intermediate signal by performing a first sub logic operation on the enable signal E and the scan enable signal SE, and the first intermediate signal, the clock signal ( CK) and the feedback signal FB, the second sub logic operation may be performed to output the first output signal LAT1. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 112 may be an OR-NAND composite logic gate.

또 다른 점은 도 1의 인버터(G1) 대신, 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산을 수행하는 논리 게이트(G3)를 포함한다는 점이다.Another point is that instead of the inverter G1 of FIG. 1 , a logic gate G3 that receives the enable signal E and the scan enable signal SE and performs a NOR logic operation is included.

또 다른 점은 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함한다는 점이다.Another point is that an inverter G2 receiving the output signal LAT1 and performing an inversion logic operation to output the output signal ECK is further included.

이에 따라 반도체 회로(110)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)을 입력으로 하는 고속 클럭 게이팅 회로로서 동작할 수 있다.Accordingly, the semiconductor circuit 110 can operate as a high-speed clock gating circuit that receives the enable signal E and the scan enable signal SE as inputs.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(112)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현될 수도 있다. 이 경우, 논리 게이트(GF) 및 게이트(G3)는 각각 3 입력 NOR 논리 게이트 및 NAND 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 112 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. It could be. In this case, the logic gate GF and the gate G3 are implemented as a 3-input NOR logic gate and a NAND logic gate, respectively, and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 4는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.4 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 4를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(120)가 도 1의 반도체 회로(100)와 다른 점은 래치(128)를 더 포함한다는 점이다. 래치(128)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 4에서는 설명의 편의상 래치(128)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(128)는 R-S 래치로 구현될 수 있다.Referring to FIG. 4 , a semiconductor circuit 120 according to another embodiment of the present invention is different from the semiconductor circuit 100 of FIG. 1 in that it further includes a latch 128 . The latch 128 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 4, the latch 128 is expressed as a D latch for convenience of description, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 128 may be implemented as an R-S latch.

이에 따라 반도체 회로(120)는 클럭 신호(CK)가 H인 구간에서 입력 신호(D)를 출력으로 전파하고, 클럭 신호(CK)가 L인 구간에서는 그 값을 저장하는 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 120 can operate as a flip-flop that propagates the input signal D to the output in a period in which the clock signal CK is H and stores the value in a period in which the clock signal CK is L. there is.

도 5는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.5 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(130)가 도 1의 반도체 회로(100)와 다른 점은, 도 1의 논리 게이트(GL1)가 입력 신호(D), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트(132)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(132)는 입력 신호(D) 및 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력할 수 있다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(132)는 OR-NAND 복합 논리 게이트일 수 있다.Referring to FIG. 5 , a semiconductor circuit 130 according to another embodiment of the present invention is different from the semiconductor circuit 100 of FIG. 1 in that the logic gate GL1 of FIG. 1 receives an input signal D, scan It is substituted with a complex logic gate 132 that receives the enable signal SE, the clock signal CK, and the feedback signal FB and performs the first sub logic operation and the second sub logic operation. Specifically, the complex logic gate 132 generates a first intermediate signal by performing a first sub logic operation on the input signal D and the scan enable signal SE, and the first intermediate signal, the clock signal CK ) and the feedback signal FB to perform a second sub-logic operation to output the first output signal LAT1. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 132 may be an OR-NAND composite logic gate.

또 다른 점은 도 1의 인버터(G1) 대신, 입력 신호(D) 및 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산을 수행하는 논리 게이트(G3)를 더 포함한다는 점이다.Another point is that instead of the inverter G1 of FIG. 1 , a logic gate G3 that receives the input signal D and the scan enable signal SE and performs a NOR logic operation is further included.

또 다른 점은 도 1의 논리 게이트(GF)가 논리 게이트(G3)의 출력 신호, 클럭 신호(CK), 스캔 인에이블 신호(SE), 스캔 인풋 신호(SI) 및 출력 신호(LAT1)를 입력받고 제3 서브 논리 연산, 제4 서브 논리 연산, 제5 서브 논리 연산 및 제6 서브 논리 연산을 수행하는 복합 논리 게이트(134)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(134)는 클럭 신호(CK) 및 NOR 논리 게이트(G3)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 제2 중간 신호 및 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제6 서브 논리 연산을 수행하여 피드백 신호(FB)를 출력한다. 본 실시예에서, 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(134)는 2AND-OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GF of FIG. 1 inputs the output signal of the logic gate G3, the clock signal CK, the scan enable signal SE, the scan input signal SI, and the output signal LAT1. is replaced with a complex logic gate 134 that receives and performs the third sub logic operation, the fourth sub logic operation, the fifth sub logic operation, and the sixth sub logic operation. Specifically, the complex logic gate 134 generates a second intermediate signal by performing a third sub logic operation on the clock signal CK and the output signal of the NOR logic gate G3, and generates a scan enable signal SE and performing a fourth sub-logic operation on the inverted signal of the scan input signal SI to generate a third intermediate signal, and performing a fifth sub-logic operation on the second intermediate signal and the third intermediate signal to generate a fourth sub-logic operation. An intermediate signal is generated, and a feedback signal FB is output by performing a sixth sub-logic operation on the first output signal LAT1 and the fourth intermediate signal. In this embodiment, the third sub-logical operation to the sixth sub-logical operation may be an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 134 may be a 2AND-OR-NAND composite logic gate.

또 다른 점은 래치(138)를 더 포함한다는 점이다. 래치(138)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 5에서는 설명의 편의상 래치(138)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(138)는 R-S 래치로 구현될 수 있다.Another point is that it further includes a latch 138 . The latch 138 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 5, the latch 138 is expressed as a D latch for convenience of explanation, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 138 may be implemented as an R-S latch.

이에 따라 반도체 회로(130)는 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다. 예를 들어, 스캔 인에이블 신호(SE)가 L이면 입력 신호(D)의 값이 플립 플롭에 저장되고, 스캔 인에이블 신호(SE)가 H이면 스캔 인풋 신호(SI)가 플립 플롭에 저장된다. 특히 주목할 점은, 입력 신호(D)의 경로 상에는 비교적 단순한 복합 논리 게이트(132)가 배치되고, 스캔 인풋 신호(SI)의 경로 상에는 비교적 복잡한 복합 논리 게이트(134)가 배치된다는 점이다.Accordingly, the semiconductor circuit 130 may operate as a multiplexer-type scan flip-flop having the scan enable signal SE as a selection signal. For example, if the scan enable signal SE is L, the value of the input signal D is stored in the flip-flop, and if the scan enable signal SE is H, the scan input signal SI is stored in the flip-flop. . Particularly noteworthy is that a relatively simple complex logic gate 132 is disposed on the path of the input signal D, and a relatively complex complex logic gate 134 is disposed on the path of the scan input signal SI.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(132)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(134)는 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산으로 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 2OR-AND-NOR 복합 논리 게이트로서 구현될 수도 있다. 이 경우, 게이트(G3)는 NAND 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 132 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The compound logic gate 134 is a 2OR-AND-NOR compound logic gate that performs an OR logic operation, an OR logic operation, an AND logic operation, and a NOR logic operation, respectively, as the third sub-logic operation to the sixth sub-logic operation. may be implemented. In this case, the gate G3 is implemented as a NAND logic gate and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 6은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.6 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 6을 참조하면, 또 다른 실시예에 따른 반도체 회로(140)가 도 5의 반도체 회로(130)와 다른 점은, 도 6의 복합 논리 게이트(134)가 NOR 논리 게이트(G3)의 출력 신호, 클럭 신호(CK), 스캔 인풋 인에이블 신호(SIE) 및 출력 신호(LAT1)를 입력받고 제3 서브 논리 연산, 제4 서브 논리 연산 및 제5 서브 논리 연산을 수행하는 복합 논리 게이트(144)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(144)는 클럭 신호(CK) 및 NOR 논리 게이트(G3)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호 및 스캔 인풋 인에이블 신호(SIE)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 출력 신호(LAT1) 및 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 상기 피드백 신호(FB)를 출력한다. 본 실시예에서, 제3 서브 논리 연산 내지 상기 제5 서브 논리 연산은 각각 AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(144)는 AND-OR-NAND 복합 논리 게이트일 수 있다Referring to FIG. 6 , the semiconductor circuit 140 according to another embodiment is different from the semiconductor circuit 130 of FIG. 5 in that the composite logic gate 134 of FIG. 6 is an output signal of the NOR logic gate G3. , the complex logic gate 144 receiving the clock signal CK, the scan input enable signal SIE, and the output signal LAT1 and performing the third sub logic operation, the fourth sub logic operation, and the fifth sub logic operation. that it has been replaced by Specifically, the complex logic gate 144 generates a second intermediate signal by performing a third sub logic operation on the clock signal CK and the output signal of the NOR logic gate G3, and inputs the second intermediate signal and the scan input A fourth sub-logic operation is performed on the inverted signal of the enable signal SIE to generate a third intermediate signal, and a fifth sub-logic operation is performed on the output signal LAT1 and the third intermediate signal to generate the feedback signal. It outputs signal FB. In this embodiment, the third sub-logical operation to the fifth sub-logical operation may be an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 144 may be an AND-OR-NAND composite logic gate.

여기서, 스캔 인풋 인에이블 신호(SIE)는 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해, 논리 게이트(G5, G4)를 이용하여 NAND 논리 연산 및 반전 논리 연산을 순차적으로 수행하여 생성될 수 있다.Here, the scan input enable signal SIE performs a NAND logic operation and an inversion logic operation on an inverted signal of the scan enable signal SE and the scan input signal SI using logic gates G5 and G4. It can be created sequentially.

또 다른 점은, 도 6의 래치(138) 대신, 클럭 신호(CK) 및 출력 신호(LAT2)에 대해 NAND 논리 연산을 수행하는 논리 게이트(GL2B)와, 논리 게이트(GL2B)의 출력 신호 및 출력 신호(LAT1)에 대해 NAND 논리 연산을 수행하는 논리 게이트(GL2)를 포함하는 회로(148)을 포함한다는 점이다.Another point is that, instead of the latch 138 of FIG. 6 , a logic gate GL2B that performs a NAND logic operation on the clock signal CK and the output signal LAT2, and the output signal and output of the logic gate GL2B and circuit 148 including a logic gate GL2 that performs a NAND logic operation on signal LAT1.

이에 따라 반도체 회로(140)는 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 140 may operate as a multiplexer-type scan flip-flop using the scan enable signal SE as a selection signal.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(142)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(144)는 제3 서브 논리 연산 내지 상기 제5 서브 논리 연산으로 각각 OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 OR-AND-NOR 복합 논리 게이트로서 구현될 수도 있다. 이 경우, 게이트(G3) 및 게이트(G5)는 각각 NAND 논리 게이트 및 NOR 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 142 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The compound logic gate 144 may be implemented as an OR-AND-NOR compound logic gate that performs an OR logic operation, an AND logic operation, and a NOR logic operation, respectively, as the third sub-logic operation to the fifth sub-logic operation. . In this case, the gates G3 and G5 are implemented as a NAND logic gate and a NOR logic gate, respectively, and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 7은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.7 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 7을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(130)가 도 1의 반도체 회로(100)와 다른 점은, 도 1의 논리 게이트(GL1)가 입력 신호(D0), 입력 신호(D1), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트(152)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(152)는 입력 신호(D0), 입력 신호(D1) 및 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력한다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(152)는 OR-NAND 복합 논리 게이트일 수 있다.Referring to FIG. 7 , a semiconductor circuit 130 according to another embodiment of the present invention is different from the semiconductor circuit 100 of FIG. 1 in that the logic gate GL1 of FIG. 1 receives an input signal D0, an input The signal D1, the scan enable signal SE, the clock signal CK, and the feedback signal FB are received and replaced by the complex logic gate 152 that performs the first sub logic operation and the second sub logic operation. point. Specifically, the complex logic gate 152 generates a first intermediate signal by performing a first sub logic operation on the input signal D0, the input signal D1, and the scan enable signal SE, and A first output signal LAT1 is output by performing a second sub logic operation on the signal, the clock signal CK, and the feedback signal FB. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 152 may be an OR-NAND composite logic gate.

또 다른 점은 도 1의 인버터(G1) 대신, 입력 신호(D0), 입력 신호(D1) 및 스캔 인에이블 신호(SE)를 입력받고 NOR 논리 연산을 수행하는 논리 게이트(G6)를 더 포함한다는 점이다. 본 발명의 몇몇의 실시예에서, 논리 게이트(G6)는 3 입력 NOR 논리 게이트로 구현될 수 있다.Another point is that instead of the inverter G1 of FIG. 1, a logic gate G6 that receives the input signal D0, the input signal D1, and the scan enable signal SE and performs a NOR logic operation is further included. point. In some embodiments of the invention, logic gate G6 may be implemented as a 3 input NOR logic gate.

또 다른 점은 도 1의 논리 게이트(GF)가 NOR 논리 게이트(G6)의 출력 신호, 클럭 신호(CK), 스캔 인에이블 신호(SE), 스캔 인풋 신호(SI)의 반전된 신호 및 출력 신호(LAT1)를 입력받고 제3 서브 논리 연산, 제4 서브 논리 연산, 제5 서브 논리 및 제6 서브 논리 연산을 수행하는 복합 논리 게이트(154)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(154)는 클럭 신호(CK) 및 논리 게이트(G6)의 출력 신호에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 제2 중간 신호 및 제3 중간 신호에 대해 제5 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제6 서브 논리 연산을 수행하여 피드백 신호(FB)를 출력한다. 본 실시예에서, 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(134)는 2AND-OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GF of FIG. 1 is an inverted signal and an output signal of the output signal of the NOR logic gate G6, the clock signal CK, the scan enable signal SE, and the scan input signal SI. (LAT1) is replaced with a complex logic gate 154 that receives the input and performs the third sub logic operation, the fourth sub logic operation, the fifth sub logic operation, and the sixth sub logic operation. Specifically, the complex logic gate 154 generates a second intermediate signal by performing a third sub-logic operation on the clock signal CK and the output signal of the logic gate G6, and generates a scan enable signal SE and A fourth intermediate signal is generated by performing a fourth sub-logic operation on the inverted signal of the scan input signal SI, and a fifth intermediate signal is generated by performing a fifth sub-logic operation on the second intermediate signal and the third intermediate signal. A signal is generated, and a feedback signal FB is output by performing a sixth sub-logic operation on the first output signal LAT1 and the fourth intermediate signal. In this embodiment, the third sub-logical operation to the sixth sub-logical operation may be an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 134 may be a 2AND-OR-NAND composite logic gate.

이에 따라 반도체 회로(150)는 입력 신호(D0), 입력 신호(D1)에 대한 OR 로직을 포함한 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 150 can operate as a multiplexer-type scan flip-flop that uses the scan enable signal SE including OR logic for the input signal D0 and the input signal D1 as a selection signal.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(132)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(134)는 제3 서브 논리 연산 내지 상기 제6 서브 논리 연산으로 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 2OR-AND-NOR 복합 논리 게이트로서 구현될 수도 있다. 이 경우, 게이트(G3)는 3 입력 NAND 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 132 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The compound logic gate 134 is a 2OR-AND-NOR compound logic gate that performs an OR logic operation, an OR logic operation, an AND logic operation, and a NOR logic operation, respectively, as the third sub-logic operation to the sixth sub-logic operation. may be implemented. In this case, the gate G3 is implemented as a 3-input NAND logic gate, and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 8은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.8 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 8을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(130)가 도 1의 반도체 회로(100)와 다른 점은, 도 1의 논리 게이트(GL1)가 입력 신호(D0), 입력 신호(D1), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산, 제2 서브 논리 연산 및 제3 서브 논리 연산을 수행하는 복합 논리 게이트(162)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(162)는 입력 신호(D0) 및 입력 신호(D1)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호 및 스캔 인에이블 신호(SE)에 대해 제2 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제3 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력한다. 본 실시예에서, 제1 서브 논리 연산 내지 제3 서브 논리 연산은 각각 AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(162)는 AND-OR-NAND 복합 논리 게이트일 수 있다.Referring to FIG. 8 , a semiconductor circuit 130 according to another embodiment of the present invention is different from the semiconductor circuit 100 of FIG. 1 in that the logic gate GL1 of FIG. 1 receives an input signal D0, an input A complex logic gate that receives the signal D1, the scan enable signal SE, the clock signal CK, and the feedback signal FB and performs the first sub logic operation, the second sub logic operation, and the third sub logic operation. is replaced by (162). In detail, the complex logic gate 162 generates a first intermediate signal by performing a first sub-logic operation on the input signal D0 and the input signal D1, and the first intermediate signal and the scan enable signal SE A second intermediate signal is generated by performing a second sub-logic operation on ), and a third sub-logic operation is performed on the second intermediate signal, the clock signal CK, and the feedback signal FB to generate a first output signal ( LAT1) is output. In this embodiment, the first to third sub-logical operations may be an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 162 may be an AND-OR-NAND composite logic gate.

또 다른 점은 도 1의 인버터(G1) 대신, 입력 신호(D0), 입력 신호(D1) 및 스캔 인에이블 신호(SE)를 입력받고 제4 서브 논리 연산 및 제5 서브 논리 연산을 수행하는 복합 논리 게이트(166)를 포함한다는 점이다. 복합 논리 게이트(166)는 입력 신호(D0) 및 입력 신호(D1)에 대해 제4 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 제3 중간 신호 및 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행한다. 본 실시예에서, 제4 서브 논리 연산 및 제5 서브 논리 연산은 각각 AND 논리 연산 및 NOR 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(166)는 AND-NOR 복합 논리 게이트일 수 있다.Another point is that instead of the inverter G1 of FIG. 1 , the input signal D0 , the input signal D1 , and the scan enable signal SE are received and the fourth sub logic operation and the fifth sub logic operation are performed. Logic gate 166 is included. The complex logic gate 166 generates a third intermediate signal by performing a fourth sub logic operation on the input signal D0 and the input signal D1, and generates a third intermediate signal and the scan enable signal SE. A fifth sub logic operation is performed. In this embodiment, the fourth sub logic operation and the fifth sub logic operation may be an AND logic operation and a NOR logic operation, respectively. Accordingly, the composite logic gate 166 may be an AND-NOR composite logic gate.

또 다른 점은 도 1의 논리 게이트(GF)가 복합 논리 게이트(166)의 출력 신호, 클럭 신호(CK), 스캔 인에이블 신호(SE), 스캔 인풋 신호(SI)의 반전된 신호 및 출력 신호(LAT1)를 입력받고 제6 서브 논리 연산, 제7 서브 논리 연산 제8 서브 논리 연산 및 제9 서브 논리 연산을 수행하는 복합 논리 게이트(164)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(164)는 클럭 신호(CK) 및 복합 논리 게이트(166)의 출력 신호에 대해 제6 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제7 서브 논리 연산을 수행하여 제5 중간 신호를 생성하고, 제4 중간 신호 및 제5 중간 신호에 대해 제8 서브 논리 연산을 수행하여 제6 중간 신호를 생성하고, 제1 출력 신호(LAT1) 및 제6 중간 신호에 대해 제9 서브 논리 연산을 수행하여 피드백 신호(FB)를 출력한다. 본 실시예에서, 제6 서브 논리 연산 내지 상기 제9 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(134)는 2AND-OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GF of FIG. 1 is an inverted signal and an output signal of the output signal of the complex logic gate 166, the clock signal CK, the scan enable signal SE, and the scan input signal SI. (LAT1) is replaced by a compound logic gate 164 that receives the input and performs the sixth sub logic operation, the seventh sub logic operation, the eighth sub logic operation, and the ninth sub logic operation. Specifically, the complex logic gate 164 generates a fourth intermediate signal by performing a sixth sub-logic operation on the clock signal CK and the output signal of the complex logic gate 166, and generates a scan enable signal SE and performing a seventh sub-logic operation on the inverted signal of the scan input signal SI to generate a fifth intermediate signal, and performing an eighth sub-logic operation on the fourth intermediate signal and the fifth intermediate signal to generate a sixth intermediate signal. An intermediate signal is generated, and a ninth sub logic operation is performed on the first output signal LAT1 and the sixth intermediate signal to output the feedback signal FB. In this embodiment, the sixth sub-logical operation to the ninth sub-logical operation may be an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 134 may be a 2AND-OR-NAND composite logic gate.

이에 따라 반도체 회로(150)는 입력 신호(D0), 입력 신호(D1)에 대한 AND 로직을 포함한 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 150 may operate as a multiplexer-type scan flip-flop having the scan enable signal SE including the AND logic for the input signal D0 and the input signal D1 as a selection signal.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(162)는 제1 서브 논리 연산 내지 제3 서브 논리 연산으로 각각 OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 OR-AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(166)는 제4 서브 논리 연산 및 제5 서브 논리 연산으로 각각 OR 논리 연산 및 NAND 논리 연산을 수행하는 OR-NAND 복합 논리 게이트로서 구현되고, 복합 논리 게이트(164)는 제6 서브 논리 연산 내지 상기 제9 서브 논리 연산으로 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 2OR-AND-NOR 복합 논리 게이트로서 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the compound logic gate 162 performs an OR logical operation, an AND logical operation, and a NOR logical operation as the first to third sub logical operations, respectively. It is implemented as a NOR complex logic gate, and the complex logic gate 166 is implemented as an OR-NAND complex logic gate that performs an OR logic operation and a NAND logic operation as the fourth sub logic operation and the fifth sub logic operation, respectively. The gate 164 is implemented as a 2OR-AND-NOR compound logic gate that performs an OR logical operation, an OR logical operation, an AND logical operation, and a NOR logical operation, respectively, as the sixth sub-logical operation to the ninth sub-logical operation. The same operation as the semiconductor circuit of the present embodiment described can be performed.

도 9는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.9 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(200)는 논리 게이트(GL1), 논리 게이트(G7) 및 논리 게이트(GF)를 포함한다.Referring to FIG. 9 , a semiconductor circuit 200 according to another embodiment of the present invention includes a logic gate GL1 , a logic gate G7 , and a logic gate GF.

논리 게이트(GL1)는 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받아 제1 논리 연산을 수행하여 출력 신호(LAT1)를 출력한다. The logic gate GL1 receives the input signal D, the clock signal CK, and the feedback signal FB, performs a first logic operation, and outputs the output signal LAT1.

본 실시예에서, 논리 게이트(GL1)는 3 입력 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제1 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, the logic gate GL1 may include a 3-input NAND logic gate. In this case, the first logical operation may be a NAND logical operation.

논리 게이트(G7)는 입력 신호(D) 및 피드백 신호(FB)를 입력받고 제2 논리 연산을 수행한다.The logic gate G7 receives the input signal D and the feedback signal FB and performs a second logic operation.

본 실시예에서, 논리 게이트(G7)는 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제2 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, logic gate G7 may include a NAND logic gate. In this case, the second logic operation may be a NAND logic operation.

논리 게이트(GF)는 논리 게이트(GL1)의 출력 신호(LAT1), 클럭 신호(CK) 및 입력 신호(D)의 반전된 출력 신호를 입력받고 제3 논리 연산을 수행하여 피드백 신호(FB)를 출력한다.The logic gate GF receives the inverted output signal of the output signal LAT1, the clock signal CK, and the input signal D of the logic gate GL1 and performs a third logic operation to generate a feedback signal FB. print out

본 실시예에서, 논리 게이트(GF)는 3 입력 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제3 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, the logic gate GF may include a 3-input NAND logic gate. In this case, the third logic operation may be a NAND logic operation.

도 1과 관련하여 앞서 설명한 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 회로는 실제 구현 목적에 따라, 동일한 동작을 수행하도록 하는 서로 다른 논리 게이트를 이용하여 변형될 수도 있다.As described above with reference to FIG. 1 , the semiconductor circuit according to various embodiments of the present disclosure may be modified using different logic gates to perform the same operation according to actual implementation purposes.

예를 들어, 본 발명의 다른 몇몇의 실시예에서, 논리 게이트(GF)는 제1 논리 연산으로 NOR 논리 연산을 수행하는 3 입력 NOR 논리 게이트로 구현되고, 논리 게이트(G7)는 제2 논리 연산으로 NOR 논리 연산을 수행하는 NOR 논리 게이트로 구현되고, 논리 게이트(GF)는 제3 논리 연산으로 NOR 논리 연산을 수행하는 3 입력 NOR 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다. For example, in some other embodiments of the present invention, logic gate GF is implemented as a three-input NOR logic gate that performs a NOR logic operation as a first logic operation, and logic gate G7 is a second logic operation. , and the logic gate GF is implemented as a 3-input NOR logic gate performing a NOR logic operation as a third logic operation, and operates the same as the semiconductor circuit of the present embodiment described above. can do.

도 10은 도 9의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.FIG. 10 is a timing diagram for explaining the operation of the semiconductor circuit of FIG. 9 .

도 10을 참조하여, 도 14의 반도체 회로(300)의 동작을 살펴보면 다음과 같다.Referring to FIG. 10 , an operation of the semiconductor circuit 300 of FIG. 14 is as follows.

시간 구간 t1 내지 t3 및 t10 내지 t12에서는 입력 신호(D)의 값이 L이다.In the time intervals t1 to t3 and t10 to t12, the value of the input signal D is L.

이 경우 논리 게이트(GL1)의 3 개의 입력 신호 중 하나의 입력 신호의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)의 값은 H가 된다. 특히 논리 게이트(GL1)에는 항상 입력 신호(D)의 값 L이 입력되므로 클럭 신호(CK)의 값과 무관하게 출력 신호(LAT1)의 값은 H로 일정하다.In this case, since the value of one of the three input signals of the logic gate GL1 is L, the value of the output signal LAT1 of the logic gate GL1 becomes H according to the result of the NAND logic operation. In particular, since the value L of the input signal D is always input to the logic gate GL1, the value of the output signal LAT1 is constant as H regardless of the value of the clock signal CK.

한편, 논리 게이트(G7)의 2 개의 입력 신호 중, 입력 신호(D)의 값은 L이므로 NAND 논리 연산 결과에 따라 논리 게이트(G7)의 출력 신호는 피드백 신호(FB)와 무관하게 H로 일정하다.Meanwhile, among the two input signals of the logic gate G7, since the value of the input signal D is L, the output signal of the logic gate G7 is constant as H regardless of the feedback signal FB according to the NAND logic operation result. do.

다음으로, 논리 게이트(GF)의 3 개의 입력 신호 중, 논리 게이트(G7)의 출력 신호 및 논리 게이트(GL1)의 출력 신호(LAT1)는 모두 H이므로, NAND 논리 연산 결과에 따라 논리 게이트(GF)의 출력 신호인 피드백 신호(FB)는 클럭 신호(CK)가 반전된 신호의 값을 갖는다. 즉, 클럭 신호(CK)가 L인 경우 피드백 신호(FB)는 H이고, 클럭 신호(CK)가 H인 경우 피드백 신호(FB)는 L이 된다.Next, since the output signal of the logic gate G7 and the output signal LAT1 of the logic gate GL1 are both H among the three input signals of the logic gate GF, the logic gate GF The feedback signal FB, which is an output signal of ), has a value obtained by inverting the clock signal CK. That is, when the clock signal CK is L, the feedback signal FB is H, and when the clock signal CK is H, the feedback signal FB is L.

시간 구간 t3 내지 t10에서는 입력 신호(D)의 값이 H이다.In the time interval t3 to t10, the value of the input signal D is H.

먼저 클럭 신호(CK)가 L인 경우를 살펴보면, 논리 게이트(GL1)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 클럭 신호(CK)의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)의 값은 H가 된다.Looking at the case where the clock signal CK is L first, since the value of one input signal among the three input signals of the logic gate GL1, that is, the value of the clock signal CK is L, the logic according to the result of the NAND logic operation The value of the output signal LAT1 of the gate GL1 becomes H.

한편, 논리 게이트(GF)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 클럭 신호(CK)의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GF)의 출력 신호인 피드백 신호(FB)의 값은 H가 된다.Meanwhile, since the value of one of the three input signals of the logic gate GF, that is, the value of the clock signal CK is L, the feedback signal (which is the output signal of the logic gate GF) according to the result of the NAND logic operation The value of FB) becomes H.

다음으로, 논리 게이트(G7)의 2 개의 입력 신호 중, 입력 신호(D)의 값은 H이므로 NAND 논리 연산 결과에 따라 논리 게이트(G7)의 출력 신호는 피드백 신호(FB)가 반전된 신호의 값을 갖는다. 그런데 클럭 신호(CK)의 값이 L인 경우 피드백 신호(FB)의 값은 H이므로 논리 게이트(G7)의 출력 신호는 L이 된다.Next, among the two input signals of the logic gate G7, since the value of the input signal D is H, the output signal of the logic gate G7 according to the NAND logic operation result is the signal obtained by inverting the feedback signal FB. has a value However, when the value of the clock signal CK is L, since the value of the feedback signal FB is H, the output signal of the logic gate G7 becomes L.

한편, 클럭 신호(CK)가 H로 트랜지션되는 경우를 살펴보면, 트랜지션되는 시점에 논리 게이트(GL1)의 3 개의 입력 신호 중 입력 신호(D), 피드백 신호(FB)는 H이고, 클럭 신호(CK)는 L에서 H로 트랜지션된다. 이에 따라 출력 신호(LAT1)는 H에서 L로 트랜지션된다.Meanwhile, looking at the case where the clock signal CK transitions to H, the input signal D and the feedback signal FB among the three input signals of the logic gate GL1 are H at the time of transition, and the clock signal CK ) transitions from L to H. Accordingly, the output signal LAT1 transitions from H to L.

이 때 논리 게이트(GF)의 3 개의 입력 신호 중 하나인 출력 신호(LAT1)가 H에서 L로 트랜지션됨에 따라 피드백 신호(FB)는 여전히 H로 유지된다. 또한 논리 게이트(G7)의 2 개의 입력 신호 중 하나인 피드백 신호(FB)는 H로 유지되므로 논리 게이트(G7)의 출력 신호는 L로 유지된다.At this time, as the output signal LAT1, which is one of the three input signals of the logic gate GF, transitions from H to L, the feedback signal FB is still maintained at H. In addition, since the feedback signal FB, which is one of the two input signals of the logic gate G7, is maintained at H, the output signal of the logic gate G7 is maintained at L.

본 실시예에 따른 반도체 회로(200)는 도 1에서 설명한 반도체 회로(200)의 동작과 실질적으로 동일하지만, 입력 신호(D)가 H이고 클럭 신호(CK)가 L에서 H로 트랜지션되는 시점 t4, t6, t8에서 피드백 신호(FB)가 플로팅(floating) 상태(20a, 20b, 20c)에 놓이는 것을 방지할 수 있다.The operation of the semiconductor circuit 200 according to the present embodiment is substantially the same as that of the semiconductor circuit 200 described with reference to FIG. , t6 and t8, it is possible to prevent the feedback signal FB from being placed in a floating state 20a, 20b, and 20c.

도 11은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.11 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(210) 가 도 9의 반도체 회로(200)와 다른 점은 입력 신호로서 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 가진다는 점이다. Referring to FIG. 11 , a semiconductor circuit 210 according to another embodiment of the present invention differs from the semiconductor circuit 200 of FIG. 9 in that an enable signal E and a scan enable signal SE are used as input signals. is that it has

또 다른 점은 도 9의 논리 게이트(GL1)가 인에이블 신호(E), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트(212)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(212)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)을 출력할 수 있다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(212)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GL1 of FIG. 9 receives the enable signal E, the scan enable signal SE, the clock signal CK, and the feedback signal FB, and performs the first sub logic operation and the second The point is that it is replaced with a complex logic gate 212 that performs sub logic operations. Specifically, the complex logic gate 212 generates a first intermediate signal by performing a first sub logic operation on the enable signal E and the scan enable signal SE, and the first intermediate signal, the clock signal ( CK) and the feedback signal FB, the second sub logic operation may be performed to output the first output signal LAT1. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 212 may be an OR-NAND composite logic gate.

또 다른 점은 도 9의 논리 게이트(G7) 대신, 인에이블 신호(E), 스캔 인에이블 신호(SE) 및 피드백 신호(FB)를 입력받고 제3 서브 논리 연산 및 제4 서브 논리 연산을 수행하는 복합 논리 게이트(216)를 포함한다는 점이다. 복합 논리 게이트(216)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호 및 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행한다. 본 실시예에서, 제3 서브 논리 연산 및 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(216)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that instead of the logic gate G7 of FIG. 9, the enable signal E, the scan enable signal SE, and the feedback signal FB are input and the third sub logic operation and the fourth sub logic operation are performed. It is that it includes a complex logic gate 216 that The complex logic gate 216 generates a second intermediate signal by performing a third sub logic operation on the enable signal E and the scan enable signal SE, and generates a second intermediate signal and the feedback signal FB. A fourth sub-logic operation is performed on In this embodiment, the third sub logical operation and the fourth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 216 may be an OR-NAND composite logic gate.

또 다른 점은 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함한다는 점이다.Another point is that an inverter G2 receiving the output signal LAT1 and performing an inversion logic operation to output the output signal ECK is further included.

이에 따라 반도체 회로(210)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)을 입력으로 하는 고속 클럭 게이팅 회로로서 동작할 수 있다.Accordingly, the semiconductor circuit 210 can operate as a high-speed clock gating circuit that receives the enable signal E and the scan enable signal SE as inputs.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(212)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(216)는 제3 서브 논리 연산 및 제4 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현될 수도 있다. 이 경우, 논리 게이트(GF)는 3 입력 NOR 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 212 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. And, the compound logic gate 216 may be implemented as an AND-NOR compound logic gate that performs an AND logic operation and a NOR logic operation, respectively, as the third sub logic operation and the fourth sub logic operation. In this case, the logic gate GF is implemented as a 3-input NOR logic gate, and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 12는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.12 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(220)가 도 9의 반도체 회로(200)와 다른 점은 래치(228)를 더 포함한다는 점이다. 래치(228)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 12에서는 설명의 편의상 래치(228)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(228)는 R-S 래치로 구현될 수 있다.Referring to FIG. 12 , a semiconductor circuit 220 according to another embodiment of the present invention is different from the semiconductor circuit 200 of FIG. 9 in that it further includes a latch 228 . The latch 228 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 12, the latch 228 is expressed as a D latch for convenience of description, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 228 may be implemented as an R-S latch.

이에 따라 반도체 회로(220)는 클럭 신호(CK)가 H인 구간에서 입력 신호(D)를 출력으로 전파하고, 클럭 신호(CK)가 L인 구간에서는 그 값을 저장하는 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 220 can operate as a flip-flop that propagates the input signal D to the output in a period in which the clock signal CK is H and stores the value in a period in which the clock signal CK is L. there is.

도 13은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.13 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 13을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(230)가 도 9의 반도체 회로(200)와 다른 점은, 도 9의 논리 게이트(GL1)가 입력 신호(D), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트(232)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(232)는 입력 신호(D) 및 스캔 인에이블 신호(SE)에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제2 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력할 수 있다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(212)는 OR-NAND 복합 논리 게이트일 수 있다.Referring to FIG. 13 , a semiconductor circuit 230 according to another embodiment of the present invention differs from the semiconductor circuit 200 of FIG. 9 in that the logic gate GL1 of FIG. 9 receives an input signal D, scan It is substituted with a complex logic gate 232 that receives the enable signal SE, the clock signal CK, and the feedback signal FB and performs the first sub logic operation and the second sub logic operation. Specifically, the complex logic gate 232 generates a first intermediate signal by performing a first sub logic operation on the input signal D and the scan enable signal SE, and the first intermediate signal, the clock signal CK ) and the feedback signal FB to perform a second sub-logic operation to output the first output signal LAT1. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 212 may be an OR-NAND composite logic gate.

또 다른 점은 도 9의 논리 게이트(G7) 대신, 입력 신호(D) 및 스캔 인에이블 신호(SE) 및 피드백 신호(FB)를 입력받고 제3 서브 논리 연산 및 제4 서브 논리 연산을 수행하는 복합 논리 게이트(236)를 포함한다는 점이다. 복합 논리 게이트(236)는 입력 신호(D) 및 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호 및 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행한다. 본 실시예에서, 제3 서브 논리 연산 및 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(236)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that instead of the logic gate G7 of FIG. 9 , the input signal D, the scan enable signal SE, and the feedback signal FB are received and the third sub logic operation and the fourth sub logic operation are performed. that it includes complex logic gates 236. The complex logic gate 236 generates a second intermediate signal by performing a third sub-logic operation on the input signal D and the scan enable signal SE, and generates a second intermediate signal and the feedback signal FB. A fourth sub logic operation is performed. In this embodiment, the third sub logical operation and the fourth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 236 may be an OR-NAND composite logic gate.

또 다른 점은 도 9의 논리 게이트(GF)가 복합 논리 게이트(236)의 출력 신호, 클럭 신호(CK), 스캔 인에이블 신호(SE), 스캔 인풋 신호(SI) 및 출력 신호(LAT1)를 입력받고 제5 서브 논리 연산, 제6 서브 논리 연산, 제7 서브 논리 연산 및 제8 서브 논리 연산을 수행하는 복합 논리 게이트(234)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(234)는 클럭 신호(CK) 및 복합 논리 게이트(236)의 출력 신호에 대해 제5 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제6 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 제2 중간 신호 및 제3 중간 신호에 대해 제7 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제8 서브 논리 연산을 수행하여 피드백 신호(FB)를 출력한다. 본 실시예에서, 제5 서브 논리 연산 및 제8 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(234)는 2AND-OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GF of FIG. 9 transmits the output signal of the composite logic gate 236, the clock signal CK, the scan enable signal SE, the scan input signal SI, and the output signal LAT1. It is substituted with a complex logic gate 234 that receives input and performs the fifth sub logic operation, the sixth sub logic operation, the seventh sub logic operation, and the eighth sub logic operation. Specifically, the complex logic gate 234 generates a second intermediate signal by performing a fifth sub logic operation on the clock signal CK and the output signal of the complex logic gate 236, and generates a scan enable signal SE and performing a sixth sub-logic operation on the inverted signal of the scan input signal SI to generate a third intermediate signal, and performing a seventh sub-logic operation on the second intermediate signal and the third intermediate signal to generate a fourth sub-logic operation. An intermediate signal is generated, and an eighth sub logic operation is performed on the first output signal LAT1 and the fourth intermediate signal to output the feedback signal FB. In this embodiment, the fifth sub logical operation and the eighth sub logical operation may be an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 234 may be a 2AND-OR-NAND composite logic gate.

또 다른 점은 래치(238)를 더 포함한다는 점이다. 래치(238)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 13에서는 설명의 편의상 래치(238)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(238)는 R-S 래치로 구현될 수 있다.Another point is that it further includes a latch 238 . The latch 238 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 13, the latch 238 is expressed as a D latch for convenience of explanation, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 238 may be implemented as an R-S latch.

이에 따라 반도체 회로(230)는 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 230 may operate as a multiplexer-type scan flip-flop having the scan enable signal SE as a selection signal.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(232)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(236)는 제3 서브 논리 연산 및 제4 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로서 구현되고, 복합 논리 게이트(234)는 제5 서브 논리 연산 내지 제8 서브 논리 연산으로 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 2OR-AND-NOR 복합 논리 게이트로서 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 232 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The compound logic gate 236 is implemented as an AND-NOR compound logic gate that performs an AND logic operation and a NOR logic operation, respectively, as the third sub logic operation and the fourth sub logic operation, and the compound logic gate 234 is It is implemented as a 2OR-AND-NOR complex logic gate that performs an OR logic operation, an OR logic operation, an AND logic operation, and a NOR logic operation, respectively, with 5 sub-logic operations to 8th sub-logic operations, and the semiconductor circuit of the present embodiment described above and can do the same thing.

도 14는 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.14 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 14를 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(300)는 논리 게이트(302), 논리 게이트(G7) 및 논리 게이트(GF)를 포함한다.Referring to FIG. 14 , a semiconductor circuit 300 according to another embodiment of the present invention includes a logic gate 302 , a logic gate G7 and a logic gate GF.

논리 게이트(302)는 출력 신호(LAT1)의 반전된 신호, 입력 신호(D), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제1 서브 논리 연산 및 제2 서브 논리 연산을 수행하는 복합 논리 게이트를 포함한다. 구체적으로, 논리 게이트(302)는 출력 신호(LAT1)의 반전 신호 및 입력 신호(D)에 대해 제1 서브 논리 연산을 수행하여 중간 신호를 생성하고, 상기 중간 신호 및 클럭 신호(CK)에 대해 제2 서브 논리 연산을 수행하여 출력 신호(LAT1)을 출력할 수 있다. 이를 위해, 반도체 회로(300)는 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 출력 신호(LAT1)의 반전된 신호를 출력하는 인버터(G8)를 더 포함한다. 본 실시예에서, 제1 서브 논리 연산 및 제2 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 논리 게이트(302)는 OR-NAND 복합 논리 게이트일 수 있다.The logic gate 302 receives the inverted signal of the output signal LAT1, the input signal D, the clock signal CK, and the feedback signal FB, and performs a first sub logic operation and a second sub logic operation. Contains complex logic gates. Specifically, the logic gate 302 generates an intermediate signal by performing a first sub logic operation on the inverted signal of the output signal LAT1 and the input signal D, and generates an intermediate signal on the intermediate signal and the clock signal CK. The output signal LAT1 may be output by performing the second sub logic operation. To this end, the semiconductor circuit 300 further includes an inverter G8 that receives the output signal LAT1 and performs an inversion logic operation to output an inverted signal of the output signal LAT1. In this embodiment, the first sub logical operation and the second sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the logic gate 302 may be an OR-NAND complex logic gate.

논리 게이트(G7)는 입력 신호(D) 및 피드백 신호(FB)를 입력받고 제1 논리 연산을 수행한다.The logic gate G7 receives the input signal D and the feedback signal FB and performs a first logic operation.

본 실시예에서, 논리 게이트(G7)는 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제1 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, logic gate G7 may include a NAND logic gate. In this case, the first logical operation may be a NAND logical operation.

논리 게이트(GF)는 논리 게이트(GL1)의 출력 신호(LAT1), 클럭 신호(CK) 및 논리 게이트(G7)의 출력 신호를 입력받고 제2 논리 연산을 수행하여 피드백 신호(FB)를 출력한다.The logic gate GF receives the output signal LAT1 of the logic gate GL1, the clock signal CK, and the output signal of the logic gate G7, performs a second logic operation, and outputs a feedback signal FB. .

본 실시예에서, 논리 게이트(GF)는 3 입력 NAND 논리 게이트를 포함할 수 있다. 이 경우, 제2 논리 연산은 NAND 논리 연산일 수 있다.In this embodiment, the logic gate GF may include a 3-input NAND logic gate. In this case, the second logic operation may be a NAND logic operation.

도 1과 관련하여 앞서 설명한 바와 같이, 본 발명의 다양한 실시예에 따른 반도체 회로는 실제 구현 목적에 따라, 동일한 동작을 수행하도록 하는 서로 다른 논리 게이트를 이용하여 변형될 수도 있다.As described above with reference to FIG. 1 , the semiconductor circuit according to various embodiments of the present disclosure may be modified using different logic gates to perform the same operation according to actual implementation purposes.

예를 들어, 본 발명의 다른 몇몇의 실시예에서, 논리 게이트(GL1)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로 구현되고, 논리 게이트(G7)는 제1 논리 연산으로 NOR 논리 연산을 수행하는 NOR 논리 게이트로 구현되고, 논리 게이트(GF)는 제2 논리 연산으로 NOR 논리 연산을 수행하는 3 입력 NOR 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.For example, in some other embodiments of the present invention, the logic gate GL1 is an AND-NOR compound logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The logic gate G7 is implemented as a NOR logic gate performing a NOR logic operation as a first logic operation, and the logic gate GF is implemented as a 3-input NOR logic gate performing a NOR logic operation as a second logic operation. implemented, the same operation as the semiconductor circuit of the present embodiment described above can be performed.

도 15은 도 14의 반도체 회로의 동작을 설명하기 위한 타이밍도이다.FIG. 15 is a timing diagram for explaining the operation of the semiconductor circuit of FIG. 14 .

시간 구간 t1 내지 t3 및 t10 내지 t12에서는 입력 신호(D)의 값이 L이다.In the time intervals t1 to t3 and t10 to t12, the value of the input signal D is L.

먼저 클럭 신호(CK)가 L인 경우를 살펴보면, 논리 게이트(GL1)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 클럭 신호(CK)의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GL1)의 출력 신호(LAT1)의 값은 H가 된다. 이에 따라 복합 논리 게이트(302)에 입력되는 출력 신호(LAT1)의 반전 신호는 L이 된다.Looking at the case where the clock signal CK is L first, since the value of one input signal among the three input signals of the logic gate GL1, that is, the value of the clock signal CK is L, the logic according to the result of the NAND logic operation The value of the output signal LAT1 of the gate GL1 becomes H. Accordingly, the inverted signal of the output signal LAT1 input to the complex logic gate 302 becomes L.

한편, 논리 게이트(GF)의 3 개의 입력 신호 중 하나의 입력 신호의 값, 즉 클럭 신호(CK)의 값이 L이므로, NAND 논리 연산 결과에 따라 논리 게이트(GF)의 출력 신호인 피드백 신호(FB)의 값은 H가 된다.Meanwhile, since the value of one of the three input signals of the logic gate GF, that is, the value of the clock signal CK is L, the feedback signal (which is the output signal of the logic gate GF) according to the result of the NAND logic operation The value of FB) becomes H.

다음으로, 논리 게이트(G7)의 2 개의 입력 신호 중, 입력 신호(D)의 값은 L이므로 NAND 논리 연산 결과에 따라 논리 게이트(G7)의 출력 신호는 H가 된다.Next, among the two input signals of the logic gate G7, since the value of the input signal D is L, the output signal of the logic gate G7 becomes H according to the NAND logic operation result.

한편, 클럭 신호(CK)가 H로 트랜지션되는 경우를 살펴보면, 트랜지션되는 시점에 논리 게이트(GF)의 3 개의 입력 신호 중 출력 신호(LAT1), 논리 게이트(G7)의 출력 신호는 H이고, 클럭 신호(CK)는 L에서 H로 트랜지션된다. 이에 따라 피드백 신호(FB)는 H에서 L로 트랜지션된다.Meanwhile, looking at the case where the clock signal CK transitions to H, the output signal LAT1 and the output signal of the logic gate G7 among the three input signals of the logic gate GF are H at the time of transition, and the clock signal CK is H. Signal CK transitions from L to H. Accordingly, the feedback signal FB is transitioned from H to L.

이 때 복합 논리 게이트(302)의 3 개의 입력 신호 중 하나인 피드백 신호(FB)가 H에서 L로 트랜지션됨에 따라 출력 신호(LAT1)는 여전히 H로 유지된다.At this time, as the feedback signal FB, one of the three input signals of the complex logic gate 302, transitions from H to L, the output signal LAT1 remains at H.

본 실시예에 따른 반도체 회로(300)는 도 9에서 설명한 반도체 회로(200)의 동작과 실질적으로 동일하지만, 입력 신호(D)가 L이고 클럭 신호(CK)가 L에서 H로 트랜지션되는 시점 t1, t11에서 출력 신호(LAT1)가 플로팅(floating) 상태(30a, 30b)에 놓이는 것을 방지할 수 있다.The operation of the semiconductor circuit 300 according to this embodiment is substantially the same as that of the semiconductor circuit 200 described in FIG. , it is possible to prevent the output signal LAT1 from being placed in the floating states 30a and 30b at t11.

도 16은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.16 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 16을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(310) 가 도 14의 반도체 회로(300)와 다른 점은 입력 신호로서 인에이블 신호(E) 및 스캔 인에이블 신호(SE)를 가진다는 점이다. Referring to FIG. 16, a semiconductor circuit 310 according to another embodiment of the present invention differs from the semiconductor circuit 300 of FIG. 14 in that an enable signal E and a scan enable signal SE are used as input signals. is that it has

또 다른 점은 도 14의 논리 게이트(302)가 출력 신호(LAT1)의 반전 신호, 인에이블 신호(E), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제3 서브 논리 연산 및 제4 서브 논리 연산을 수행하는 복합 논리 게이트(312)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(312)는 출력 신호(LAT1)의 반전 신호, 인에이블 신호(E) 및 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)을 출력할 수 있다. 본 실시예에서, 제3 서브 논리 연산 및 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(312)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate 302 of FIG. 14 inputs an inversion signal of the output signal LAT1, an enable signal E, a scan enable signal SE, a clock signal CK, and a feedback signal FB. is replaced with a complex logic gate 312 that receives and performs the third sub logic operation and the fourth sub logic operation. Specifically, the complex logic gate 312 generates a first intermediate signal by performing a third sub logic operation on the inverted signal of the output signal LAT1, the enable signal E, and the scan enable signal SE; , the first intermediate signal, the clock signal CK, and the feedback signal FB may perform a fourth sub-logic operation to output the first output signal LAT1. In this embodiment, the third sub logical operation and the fourth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 312 may be an OR-NAND composite logic gate.

또 다른 점은 도 14의 논리 게이트(G7) 대신, 인에이블 신호(E), 스캔 인에이블 신호(SE) 및 피드백 신호(FB)를 입력받고 제5 서브 논리 연산 및 제6 서브 논리 연산을 수행하는 복합 논리 게이트(316)를 포함한다는 점이다. 복합 논리 게이트(316)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호 및 피드백 신호(FB)에 대해 제6 서브 논리 연산을 수행한다. 본 실시예에서, 제5 서브 논리 연산 및 제6 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(316)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that, instead of the logic gate G7 of FIG. 14, the enable signal E, the scan enable signal SE, and the feedback signal FB are input and the fifth sub logic operation and the sixth sub logic operation are performed. It is that it includes a complex logic gate 316 that The complex logic gate 316 generates a second intermediate signal by performing a fifth sub-logic operation on the enable signal E and the scan enable signal SE, and generates a second intermediate signal and the feedback signal FB. A sixth sub-logic operation is performed on In this embodiment, the fifth sub logical operation and the sixth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 316 may be an OR-NAND composite logic gate.

또 다른 점은 출력 신호(LAT1)를 입력받고 반전 논리 연산을 수행하여 출력 신호(ECK)를 출력하는 인버터(G2)를 더 포함한다는 점이다.Another point is that an inverter G2 receiving the output signal LAT1 and performing an inversion logic operation to output the output signal ECK is further included.

이에 따라 반도체 회로(210)는 인에이블 신호(E) 및 스캔 인에이블 신호(SE)을 입력으로 하는 고속 클럭 게이팅 회로로서 동작할 수 있다.Accordingly, the semiconductor circuit 210 can operate as a high-speed clock gating circuit that receives the enable signal E and the scan enable signal SE as inputs.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(312)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로 구현되고, 복합 논리 게이트(316)는 제5 서브 논리 연산 및 제6 서브 논리 연산으로 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로 구현될 수도 있다. 이 경우, 논리 게이트(GF)는 3 입력 NOR 논리 게이트로 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다. Meanwhile, in some other embodiments of the present invention, the complex logic gate 312 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. And, the composite logic gate 316 may be implemented as an AND-NOR composite logic gate that performs an AND logic operation and a NOR logic operation with the fifth sub logic operation and the sixth sub logic operation. In this case, the logic gate GF is implemented as a 3-input NOR logic gate, and can perform the same operation as the semiconductor circuit of the present embodiment described above.

도 17은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.17 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 17을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(320)가 도 14의 반도체 회로(300)와 다른 점은 래치(328)를 더 포함한다는 점이다. 래치(328)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 17에서는 설명의 편의상 래치(328)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(328)는 R-S 래치로 구현될 수 있다.Referring to FIG. 17 , a semiconductor circuit 320 according to another embodiment of the present invention is different from the semiconductor circuit 300 of FIG. 14 in that it further includes a latch 328 . The latch 328 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 17, the latch 328 is expressed as a D latch for convenience of description, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 328 may be implemented as an R-S latch.

이에 따라 반도체 회로(320)는 클럭 신호(CK)가 H인 구간에서 입력 신호(D)를 출력으로 전파하고, 클럭 신호(CK)가 L인 구간에서는 그 값을 저장하는 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 320 may operate as a flip-flop that propagates the input signal D to the output in a period in which the clock signal CK is H and stores the value in a period in which the clock signal CK is L. there is.

도 18은 본 발명의 또 다른 실시예에 따른 반도체 회로를 도시한 회로도이다.18 is a circuit diagram illustrating a semiconductor circuit according to still another embodiment of the present invention.

도 18을 참조하면, 본 발명의 또 다른 실시예에 따른 반도체 회로(330)가 도 14의 반도체 회로(300)와 다른 점은, 도 9의 논리 게이트(302)가 출력 신호(LAT1)의 반전 신호, 입력 신호(D), 스캔 인에이블 신호(SE), 클럭 신호(CK) 및 피드백 신호(FB)를 입력받고 제3 서브 논리 연산 및 제4 서브 논리 연산을 수행하는 복합 논리 게이트(332)로 치환되었다는 점이다. 복합 논리 게이트(332)는 출력 신호(LAT1)의 반전 신호, 입력 신호(D) 및 스캔 인에이블 신호(SE)에 대해 제3 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 제1 중간 신호, 클럭 신호(CK) 및 피드백 신호(FB)에 대해 제4 서브 논리 연산을 수행하여 제1 출력 신호(LAT1)를 출력할 수 있다. 본 실시예에서, 제3 서브 논리 연산 및 제4 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(332)는 OR-NAND 복합 논리 게이트일 수 있다.Referring to FIG. 18, a semiconductor circuit 330 according to another embodiment of the present invention is different from the semiconductor circuit 300 of FIG. 14 in that the logic gate 302 of FIG. 9 inverts the output signal LAT1. A compound logic gate 332 receiving signals, an input signal D, a scan enable signal SE, a clock signal CK, and a feedback signal FB and performing a third sub logic operation and a fourth sub logic operation. that it has been replaced by The complex logic gate 332 generates a first intermediate signal by performing a third sub logic operation on the inverted signal of the output signal LAT1, the input signal D, and the scan enable signal SE, and The first output signal LAT1 may be output by performing a fourth sub logic operation on the signal, the clock signal CK, and the feedback signal FB. In this embodiment, the third sub logical operation and the fourth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 332 may be an OR-NAND composite logic gate.

또 다른 점은 도 14의 논리 게이트(G7) 대신, 입력 신호(D) 및 스캔 인에이블 신호(SE) 및 피드백 신호(FB)를 입력받고 제5 서브 논리 연산 및 제6 서브 논리 연산을 수행하는 복합 논리 게이트(336)를 포함한다는 점이다. 복합 논리 게이트(336)는 입력 신호(D) 및 스캔 인에이블 신호(SE)에 대해 제5 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 제2 중간 신호 및 피드백 신호(FB)에 대해 제6 서브 논리 연산을 수행한다. 본 실시예에서, 제5 서브 논리 연산 및 제6 서브 논리 연산은 각각 OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(336)는 OR-NAND 복합 논리 게이트일 수 있다.Another point is that instead of the logic gate G7 of FIG. 14 , the input signal D, the scan enable signal SE, and the feedback signal FB are received and the fifth sub logic operation and the sixth sub logic operation are performed. that it includes complex logic gates 336. The complex logic gate 336 generates a second intermediate signal by performing a fifth sub logic operation on the input signal D and the scan enable signal SE, and generates a second intermediate signal and the feedback signal FB. A sixth sub logic operation is performed. In this embodiment, the fifth sub logical operation and the sixth sub logical operation may be an OR logical operation and a NAND logical operation, respectively. Accordingly, the composite logic gate 336 may be an OR-NAND composite logic gate.

또 다른 점은 도 14의 논리 게이트(GF)가 복합 논리 게이트(336)의 출력 신호, 클럭 신호(CK), 스캔 인에이블 신호(SE), 스캔 인풋 신호(SI) 및 출력 신호(LAT1)를 입력받고 제7 서브 논리 연산, 제8 서브 논리 연산, 제9 서브 논리 연산 및 제10 서브 논리 연산을 수행하는 복합 논리 게이트(334)로 치환되었다는 점이다. 구체적으로, 복합 논리 게이트(234)는 클럭 신호(CK) 및 복합 논리 게이트(336)의 출력 신호에 대해 제7 서브 논리 연산을 수행하여 제2 중간 신호를 생성하고, 스캔 인에이블 신호(SE) 및 스캔 인풋 신호(SI)의 반전된 신호에 대해 제8 서브 논리 연산을 수행하여 제3 중간 신호를 생성하고, 제2 중간 신호 및 제3 중간 신호에 대해 제9 서브 논리 연산을 수행하여 제4 중간 신호를 생성하고, 제1 출력 신호(LAT1) 및 상기 제4 중간 신호에 대해 제10 서브 논리 연산을 수행하여 피드백 신호(FB)를 출력한다. 본 실시예에서, 제7 서브 논리 연산 및 제10 서브 논리 연산은 각각 AND 논리 연산, AND 논리 연산, OR 논리 연산 및 NAND 논리 연산일 수 있다. 이에 따라 복합 논리 게이트(334)는 2AND-OR-NAND 복합 논리 게이트일 수 있다.Another point is that the logic gate GF of FIG. 14 receives the output signal of the complex logic gate 336, the clock signal CK, the scan enable signal SE, the scan input signal SI, and the output signal LAT1. It is substituted with a complex logic gate 334 that receives input and performs the seventh sub logic operation, the eighth sub logic operation, the ninth sub logic operation, and the tenth sub logic operation. Specifically, the complex logic gate 234 generates a second intermediate signal by performing a seventh sub-logic operation on the clock signal CK and the output signal of the complex logic gate 336, and generates a scan enable signal SE and performing an eighth sub-logic operation on the inverted signal of the scan input signal SI to generate a third intermediate signal, and performing a ninth sub-logic operation on the second intermediate signal and the third intermediate signal to generate a fourth sub-logic operation. An intermediate signal is generated, and a 10th sub-logic operation is performed on the first output signal LAT1 and the fourth intermediate signal to output the feedback signal FB. In this embodiment, the seventh sub logical operation and the tenth sub logical operation may be an AND logical operation, an AND logical operation, an OR logical operation, and a NAND logical operation, respectively. Accordingly, the composite logic gate 334 may be a 2AND-OR-NAND composite logic gate.

또 다른 점은 래치(338)를 더 포함한다는 점이다. 래치(338)는 출력 신호(LAT1) 및 클럭 신호(CK)의 반전 신호를 입력받고 출력 신호(Q)를 출력한다. 도 18에서는 설명의 편의상 래치(338)를 D 래치로 표현하였지만, 본 발명의 범위는 이에 제한되지 않는다. 본 발명의 몇몇의 실시예에서, 래치(338)는 R-S 래치로 구현될 수 있다.Another point is that it further includes a latch 338 . The latch 338 receives an inverted signal of the output signal LAT1 and the clock signal CK and outputs an output signal Q. In FIG. 18, the latch 338 is expressed as a D latch for convenience of explanation, but the scope of the present invention is not limited thereto. In some embodiments of the invention, latch 338 may be implemented as an R-S latch.

이에 따라 반도체 회로(230)는 스캔 인에이블 신호(SE)를 선택 신호로 하는 멀티플렉서 타입의 스캔 플립 플롭으로서 동작할 수 있다.Accordingly, the semiconductor circuit 230 may operate as a multiplexer-type scan flip-flop having the scan enable signal SE as a selection signal.

한편, 본 발명의 다른 몇몇의 실시예에서, 복합 논리 게이트(332)는 제1 서브 논리 연산 및 제2 서브 논리 연산으로 각각 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로 구현되고, 복합 논리 게이트(336)는 제5 서브 논리 연산 및 제6 서브 논리 연산으로 AND 논리 연산 및 NOR 논리 연산을 수행하는 AND-NOR 복합 논리 게이트로 구현되고, 복합 논리 게이트(334)는 제7 서브 논리 연산 내지 제10 서브 논리 연산으로 각각 OR 논리 연산, OR 논리 연산, AND 논리 연산 및 NOR 논리 연산을 수행하는 2OR-AND-NOR 복합 논리 게이트로서 구현되어, 앞서 설명한 본 실시예의 반도체 회로와 동일한 동작을 할 수 있다.Meanwhile, in some other embodiments of the present invention, the complex logic gate 332 is implemented as an AND-NOR complex logic gate that performs an AND logic operation and a NOR logic operation as a first sub logic operation and a second sub logic operation, respectively. The compound logic gate 336 is implemented as an AND-NOR compound logic gate that performs an AND logic operation and a NOR logic operation with the fifth sub logic operation and the sixth sub logic operation, and the compound logic gate 334 is implemented as a seventh sub logic operation. It is implemented as a 2OR-AND-NOR complex logic gate that performs an OR logic operation, an OR logic operation, an AND logic operation, and a NOR logic operation, respectively, as sub-logic operations to 10th sub-logic operations, the same as the semiconductor circuit of the present embodiment described above. can act

도 19는 본 발명의 실시예들에 따른 반도체 회로를 포함하는 SoC 시스템의 블록도이다.19 is a block diagram of an SoC system including a semiconductor circuit according to example embodiments.

도 19를 참조하면, SoC 시스템(1000)은 어플리케이션 프로세서(1001)와, DRAM(1060)을 포함한다.Referring to FIG. 19 , the SoC system 1000 includes an application processor 1001 and a DRAM 1060 .

어플리케이션 프로세서(1001)는 중앙처리부(1010), 멀티미디어 시스템(1020), 버스(1030), 메모리 시스템(1040), 주변 회로(1050)을 포함할 수 있다.The application processor 1001 may include a central processing unit 1010, a multimedia system 1020, a bus 1030, a memory system 1040, and a peripheral circuit 1050.

중앙처리부(1010)는 SoC 시스템(1000)의 구동에 필요한 연산을 수행할 수 있다. 본 발명의 몇몇 실시예에서, 중앙처리부(1010)는 복수의 코어를 포함하는 멀티 코어 환경으로 구성될 수 있다.The central processing unit 1010 may perform calculations necessary for driving the SoC system 1000 . In some embodiments of the present invention, the central processing unit 1010 may be configured in a multi-core environment including a plurality of cores.

멀티미디어 시스템(1020)은, SoC시스템(1000)에서 각종 멀티미디어 기능을 수행하는데 이용될 수 있다. 이러한 멀티미디어 시스템(1020)은 3D 엔진(3D engine) 모듈, 비디오 코덱(video codec), 디스플레이 시스템(display system), 카메라 시스템(camera system), 포스트-프로세서(post -processor) 등을 포함할 수 있다.The multimedia system 1020 may be used to perform various multimedia functions in the SoC system 1000 . This multimedia system 1020 may include a 3D engine module, a video codec, a display system, a camera system, a post-processor, and the like. .

버스(1030)는, 중앙처리부(1010), 멀티미디어 시스템(1020), 메모리 시스템(1040), 및 주변 회로(1050)가 서로 데이터 통신을 하는데 이용될 수 있다. 본 발명의 몇몇 실시예에서, 이러한 버스(1030)는 다층 구조를 가질 수 있다. 구체적으로, 이러한 버스(1030)의 예로는 다층 AHB(multi-layer Advanced High-performance Bus), 또는 다층 AXI(multi-layer Advanced eXtensible Interface)가 이용될 수 있으나, 본 발명이 이에 제한되는 것은 아니다.The bus 1030 may be used for data communication between the central processing unit 1010, the multimedia system 1020, the memory system 1040, and the peripheral circuit 1050. In some embodiments of the invention, this bus 1030 may have a multi-layered structure. Specifically, as an example of the bus 1030, a multi-layer advanced high-performance bus (AHB) or a multi-layer advanced eXtensible interface (AXI) may be used, but the present invention is not limited thereto.

메모리 시스템(1040)은, 어플리케이션 프로세서(1001)가 외부 메모리(예를 들어, DRAM(1060))에 연결되어 고속 동작하는데 필요한 환경을 제공할 수 있다. 본 발명의 몇몇 실시예에서, 메모리 시스템(1040)은 외부 메모리(예를 들어, DRAM(1060))를 컨트롤하기 위한 별도의 컨트롤러(예를 들어, DRAM 컨트롤러)를 포함할 수도 있다.The memory system 1040 may provide an environment necessary for the application processor 1001 to operate at high speed while being connected to an external memory (eg, DRAM 1060). In some embodiments of the present invention, the memory system 1040 may include a separate controller (eg, DRAM controller) for controlling an external memory (eg, DRAM 1060).

주변 회로(1050)는, SoC시스템(1000)이 외부 장치(예를 들어, 메인 보드)와 원활하게 접속되는데 필요한 환경을 제공할 수 있다. 이에 따라, 주변 회로(1050)는 SoC시스템(1000)에 접속되는 외부 장치가 호환 가능하도록 하는 다양한 인터페이스를 구비할 수 있다.The peripheral circuit 1050 may provide an environment necessary for the SoC system 1000 to be smoothly connected to an external device (eg, a main board). Accordingly, the peripheral circuit 1050 may have various interfaces that allow external devices connected to the SoC system 1000 to be compatible.

DRAM(1060)은 어플리케이션 프로세서(1001)가 동작하는데 필요한 동작 메모리로 기능할 수 있다. 본 발명의 몇몇 실시예에서, DRAM(1060)은, 도시된 것과 같이 어플리케이션 프로세서(1001)의 외부에 배치될 수 있다. 구체적으로, DRAM(1060)은 어플리케이션 프로세서(1001)와 PoP(Package on Package) 형태로 패키징될 수 있다.The DRAM 1060 may function as an operating memory necessary for the application processor 1001 to operate. In some embodiments of the invention, DRAM 1060 may be located outside of application processor 1001 as shown. Specifically, the DRAM 1060 may be packaged with the application processor 1001 in a package on package (PoP) form.

이러한 SoC 시스템(1000)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.At least one of the components of the SoC system 1000 may employ any one of the semiconductor circuits according to the embodiments of the present invention described above.

도 20은 본 발명의 실시예들에 따른 반도체 회로를 포함하는 전자 시스템의 블록도이다. 20 is a block diagram of an electronic system including a semiconductor circuit according to example embodiments.

도 20을 참조하면, 본 발명의 실시예에 따른 반도체 회로를 포함하는 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다.Referring to FIG. 20 , an electronic system 1100 including a semiconductor circuit according to an embodiment of the present invention includes a controller 1110, an input/output device 1120 (I/O), a memory device 1130, an interface ( 1140) and a bus 1150 (bus). The controller 1110 , the input/output device 1120 , the memory device 1130 , and/or the interface 1140 may be coupled to each other through a bus 1150 . The bus 1150 corresponds to a path through which data is moved.

컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버등을 포함할 수 있다. The controller 1110 may include at least one of a microprocessor, a digital signal processor, a microcontroller, and logic elements capable of performing functions similar thereto. The input/output device 1120 may include a keypad, a keyboard, and a display device. The storage device 1130 may store data and/or instructions. The interface 1140 may perform a function of transmitting data to a communication network or receiving data from the communication network. Interface 1140 may be wired or wireless. For example, the interface 1140 may include an antenna or a wired/wireless transceiver.

도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 메모리로서, 고속의 DRAM 및/또는 SRAM 등을 더 포함할 수도 있다. Although not shown, the electronic system 1100 may further include high-speed DRAM and/or SRAM as an operation memory for improving the operation of the controller 1110 .

전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.The electronic system 1100 is a personal digital assistant (PDA), a portable computer, a web tablet, a wireless phone, a mobile phone, and a digital music player. music player), memory card, or any electronic product capable of transmitting and/or receiving information in a wireless environment.

이러한 전자 시스템(1100)의 구성 요소 중 적어도 하나는 앞서 설명한 본 발명의 실시예들에 따른 반도체 회로 중 어느 하나를 채용할 수 있다.At least one of the components of the electronic system 1100 may employ any one of the semiconductor circuits according to the embodiments of the present invention described above.

도 21 내지 도 23은 본 발명의 몇몇의 실시예들에 따른 반도체 회로를 적용할 수 있는 예시적인 반도체 시스템들이다.21 to 23 are exemplary semiconductor systems to which semiconductor circuits according to some embodiments of the present invention may be applied.

도 21은 태블릿 PC(1200)을 도시한 도면이고, 도 22는 노트북(1300)을 도시한 도면이며, 도 23은 스마트폰(1400)을 도시한 것이다. 본 발명의 실시예들에 따른 반도체 회로 중 적어도 하나는 이러한 태블릿 PC(1200), 노트북(1300), 스마트폰(1400) 등에 사용될 수 있다. FIG. 21 is a diagram showing a tablet PC 1200, FIG. 22 is a diagram showing a notebook 1300, and FIG. 23 is a diagram showing a smart phone 1400. At least one of the semiconductor circuits according to embodiments of the present invention may be used in the tablet PC 1200, the notebook 1300, the smart phone 1400, and the like.

또한, 본 발명의 몇몇 실시예들에 따른 반도체 회로는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다. 즉, 이상에서는 본 실시예에 따른 반도체 시스템의 예로, 태블릿 PC(1200), 노트북(1300), 및 스마트폰(1400)만을 들었으나, 본 실시예에 따른 반도체 시스템의 예가 이에 제한되는 것은 아니다. 본 발명의 몇몇 실시예에서, 반도체 시스템은, 컴퓨터, UMPC (Ultra Mobile PC), 워크스테이션, 넷북(net-book), PDA (Personal Digital Assistants), 포터블(portable) 컴퓨터, 무선 전화기(wireless phone), 모바일 폰(mobile phone), e-북(e-book), PMP(portable multimedia player), 휴대용 게임기, 네비게이션(navigation) 장치, 블랙박스(black box), 디지털 카메라(digital camera), 3차원 수상기(3-dimensional television), 디지털 음성 녹음기(digital audio recorder), 디지털 음성 재생기(digital audio player), 디지털 영상 녹화기(digital picture recorder), 디지털 영상 재생기(digital picture player), 디지털 동영상 녹화기(digital video recorder), 디지털 동영상 재생기(digital video player) 등으로 구현될 수도 있다.In addition, it is obvious to those skilled in the art that semiconductor circuits according to some embodiments of the present invention can be applied to other integrated circuit devices not illustrated. That is, in the foregoing, only the tablet PC 1200, the laptop computer 1300, and the smart phone 1400 have been described as examples of the semiconductor system according to the present embodiment, but the example of the semiconductor system according to the present embodiment is not limited thereto. In some embodiments of the present invention, the semiconductor system may be used in a computer, an ultra mobile PC (UMPC), a workstation, a net-book, a personal digital assistant (PDA), a portable computer, or a wireless phone. , mobile phone, e-book, portable multimedia player (PMP), portable game machine, navigation device, black box, digital camera, 3D receiver (3-dimensional television), digital audio recorder, digital audio player, digital picture recorder, digital picture player, digital video recorder ), a digital video player, and the like.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.Although the embodiments of the present invention have been described with reference to the accompanying drawings, the present invention is not limited to the above embodiments and can be manufactured in a variety of different forms, and those skilled in the art in the art to which the present invention belongs A person will understand that the present invention may be embodied in other specific forms without changing the technical spirit or essential features. Therefore, the embodiments described above should be understood as illustrative in all respects and not limiting.

100, 110, 120, 130, 140, 150, 160, 200, 210, 220, 230, 300, 310, 320, 330: 반도체 회로100, 110, 120, 130, 140, 150, 160, 200, 210, 220, 230, 300, 310, 320, 330: semiconductor circuit

Claims (20)

제1 입력 신호, 클럭 신호 및 피드백 신호를 입력받고 제1 논리 연산을 수행하여 제1 출력 신호를 출력하는 제1 논리 게이트;
상기 제1 논리 게이트의 제1 출력 신호, 상기 클럭 신호 및 상기 제1 입력 신호의 반전된 출력 신호를 입력받고 제2 논리 연산을 수행하여 상기 피드백 신호를 출력하는 제2 논리 게이트; 및
제2 입력 신호 및 스캔 인에이블 신호를 입력받고 상기 제2 입력 신호 및 상기 스캔 인에이블 신호에 대해 제3 논리 연산을 수행하여 상기 제1 입력 신호를 생성하는 회로 요소를 포함하는 반도체 회로.a first logic gate that receives a first input signal, a clock signal, and a feedback signal, performs a first logic operation, and outputs a first output signal;
a second logic gate receiving the first output signal of the first logic gate, the clock signal, and an inverted output signal of the first input signal, performing a second logic operation, and outputting the feedback signal; and
A semiconductor circuit comprising: a circuit element receiving a second input signal and a scan enable signal and generating the first input signal by performing a third logic operation on the second input signal and the scan enable signal. 제1항에 있어서,
상기 제1 입력 신호를 입력받고 반전 논리 연산을 수행하여 상기 제1 입력 신호의 반전된 출력 신호를 출력하는 인버터를 더 포함하는 반도체 회로.According to claim 1,
and an inverter receiving the first input signal and performing an inversion logic operation to output an inverted output signal of the first input signal. 제1항에 있어서,
상기 제1 논리 게이트는 3 입력(3 input) NAND 논리 게이트, OR-NAND 복합 논리 게이트 및 AND-OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하고,
상기 제2 논리 게이트는 3 입력(3 input) NAND 논리 게이트, 2AND-OR-NAND 복합 논리 게이트, AND-OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하는 반도체 회로.According to claim 1,
the first logic gate includes at least one of a 3 input NAND logic gate, an OR-NAND composite logic gate, and an AND-OR-NAND composite logic gate;
The second logic gate includes at least one of a 3-input NAND logic gate, a 2AND-OR-NAND composite logic gate, and an AND-OR-NAND composite logic gate. 제1항에 있어서,
상기 제1 논리 게이트는 3 입력(3 input) NOR 논리 게이트, AND-NOR 복합 논리 게이트 및 OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하고,
상기 제2 논리 게이트는 3 입력(3 input) NOR 논리 게이트, 2OR-AND-NOR 복합 논리 게이트, OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하는 반도체 회로.According to claim 1,
The first logic gate includes at least one of a 3 input NOR logic gate, an AND-NOR composite logic gate, and an OR-AND-NOR composite logic gate;
The second logic gate includes at least one of a 3 input NOR logic gate, a 2OR-AND-NOR composite logic gate, and an OR-AND-NOR composite logic gate. 제1항에 있어서,
상기 제2 입력 신호는 인에이블 신호인 반도체 회로. According to claim 1,
The second input signal is an enable signal. 제1항에 있어서,
상기 제1 출력 신호를 입력받고 반전 논리 연산을 수행하여 제2 출력 신호를 출력하는 인버터를 더 포함하는 반도체 회로.According to claim 1,
and an inverter receiving the first output signal and performing an inversion logic operation to output a second output signal. 제1항에 있어서,
상기 제1 출력 신호 및 상기 클럭 신호의 반전 신호를 입력받고 제2 출력 신호를 출력하는 래치를 더 포함하는 반도체 회로.According to claim 1,
The semiconductor circuit further comprises a latch receiving the first output signal and an inverted signal of the clock signal and outputting a second output signal. 제1항에 있어서,
상기 회로 요소는 제3 입력 신호를 더 입력받고 상기 제2 입력 신호, 상기 제3 입력 신호 및 상기 스캔 인에이블 신호에 대해 상기 제3 논리 연산을 수행하여 상기 제1 입력 신호를 생성하는 반도체 회로.According to claim 1,
wherein the circuit element further receives a third input signal and performs the third logic operation on the second input signal, the third input signal, and the scan enable signal to generate the first input signal. 제1항에 있어서,
상기 회로 요소는 상기 제2 입력 신호 및 제3 입력 신호에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호 및 상기 스캔 인에이블 신호에 대해 제2 서브 논리 연산을 수행하여 상기 제1 입력 신호를 생성하는 반도체 회로.According to claim 1,
The circuit element generates a first intermediate signal by performing a first sub-logic operation on the second input signal and the third input signal, and performs a second sub-logic operation on the first intermediate signal and the scan enable signal. to generate the first input signal. 제1 입력 신호, 클럭 신호 및 피드백 신호를 직접 입력받고 제1 논리 연산을 수행하여 제1 출력 신호를 출력하는 제1 논리 게이트;
상기 제1 입력 신호 및 상기 피드백 신호를 직접 입력받고 제2 논리 연산을 수행하는 제2 논리 게이트; 및
상기 제1 논리 게이트의 제1 출력 신호, 상기 클럭 신호 및 상기 제2 논리 게이트의 출력 신호를 입력받고 제3 논리 연산을 수행하여 상기 피드백 신호를 출력하는 제3 논리 게이트를 포함하는 반도체 회로.a first logic gate that directly receives a first input signal, a clock signal, and a feedback signal, performs a first logic operation, and outputs a first output signal;
a second logic gate directly receiving the first input signal and the feedback signal and performing a second logic operation; and
and a third logic gate receiving the first output signal of the first logic gate, the clock signal, and the output signal of the second logic gate, performing a third logic operation, and outputting the feedback signal. 제10항에 있어서,
상기 제1 논리 게이트는 3 입력(3 input) NAND 논리 게이트 및 OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하고,
상기 제3 논리 게이트는 3 입력(3 input) NAND 논리 게이트 및 2AND-OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하는 반도체 회로.According to claim 10,
The first logic gate includes at least one of a 3 input NAND logic gate and an OR-NAND composite logic gate;
The semiconductor circuit of claim 1 , wherein the third logic gate includes at least one of a 3 input NAND logic gate and a 2AND-OR-NAND complex logic gate. 제10항에 있어서,
상기 제1 논리 게이트는 3 입력(3 input) NOR 논리 게이트 및 AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하고,
상기 제3 논리 게이트는 3 입력(3 input) NOR 논리 게이트 및 2OR-AND-NOR 복합 논리 게이트 중 적어도 하나를 포함하는 반도체 회로.According to claim 10,
The first logic gate includes at least one of a 3 input NOR logic gate and an AND-NOR composite logic gate;
The third logic gate includes at least one of a 3 input NOR logic gate and a 2OR-AND-NOR complex logic gate. 제10항에 있어서,
인에이블 신호와 스캔 인에이블 신호를 입력받고 상기 인에이블 신호와 상기 스캔 인에이블 신호에 대해 제4 논리 연산을 수행하여 상기 제1 입력 신호를 생성하는 회로 요소를 더 포함하는 반도체 회로.According to claim 10,
The semiconductor circuit of claim 1 , further comprising a circuit element receiving an enable signal and a scan enable signal and generating the first input signal by performing a fourth logic operation on the enable signal and the scan enable signal. 제10항에 있어서,
상기 제1 출력 신호를 입력받고 반전 논리 연산을 수행하여 제2 출력 신호를 출력하는 인버터를 더 포함하는 반도체 회로.According to claim 10,
and an inverter receiving the first output signal and performing an inversion logic operation to output a second output signal. 제10항에 있어서,
상기 제1 출력 신호 및 상기 클럭 신호의 반전 신호를 입력받고 제2 출력 신호를 출력하는 래치를 더 포함하는 반도체 회로.According to claim 10,
The semiconductor circuit further comprises a latch receiving the first output signal and an inverted signal of the clock signal and outputting a second output signal. 제10항에 있어서,
제2 입력 신호 및 스캔 인에이블 신호를 입력받고 상기 제2 입력 신호 및 상기 스캔 인에이블 신호에 대해 제4 논리 연산을 수행하여 상기 제1 입력 신호를 생성하는 회로 요소를 더 포함하는 반도체 회로.According to claim 10,
and a circuit element receiving a second input signal and a scan enable signal and generating the first input signal by performing a fourth logic operation on the second input signal and the scan enable signal. 제2 입력 신호, 클럭 신호 및 피드백 신호를 입력받고 제2 서브 논리 연산을 수행하여 제1 출력 신호를 출력하되, 상기 제2 입력 신호는 상기 제1 출력 신호의 반전 신호 및 제1 입력 신호에 대해 제1 서브 논리 연산을 수행하여 생성되는 제1 논리 게이트;
상기 제1 입력 신호 및 상기 피드백 신호를 입력받고 제1 논리 연산을 수행하는 제2 논리 게이트; 및
상기 제1 논리 게이트의 상기 제1 출력 신호, 상기 클럭 신호 및 상기 제2 논리 게이트의 출력 신호를 입력받고 제2 논리 연산을 수행하여 상기 피드백 신호를 출력하는 제3 논리 게이트를 포함하는 반도체 회로.A first output signal is output by receiving a second input signal, a clock signal, and a feedback signal and performing a second sub-logic operation, wherein the second input signal corresponds to an inverted signal of the first output signal and the first input signal. a first logic gate generated by performing a first sub logic operation;
a second logic gate receiving the first input signal and the feedback signal and performing a first logic operation; and
and a third logic gate receiving the first output signal of the first logic gate, the clock signal, and the output signal of the second logic gate, performing a second logic operation, and outputting the feedback signal. 제17항에 있어서,
상기 제1 출력 신호를 입력받고 반전 논리 연산을 수행하여 상기 제1 출력 신호의 반전된 신호를 출력하는 인버터를 더 포함하는 반도체 회로.According to claim 17,
and an inverter receiving the first output signal and performing an inversion logic operation to output an inverted signal of the first output signal. 제17항에 있어서,
상기 제1 논리 게이트는 OR-NAND 복합 논리 게이트를 포함하고,
제2 논리 게이트는 NAND 논리 게이트 및 OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하고,
상기 제3 논리 게이트는 3 입력(3 input) NAND 논리 게이트 및 2AND-OR-NAND 복합 논리 게이트 중 적어도 하나를 포함하는 반도체 회로.According to claim 17,
The first logic gate includes an OR-NAND complex logic gate;
the second logic gate includes at least one of a NAND logic gate and an OR-NAND composite logic gate;
The semiconductor circuit of claim 1 , wherein the third logic gate includes at least one of a 3 input NAND logic gate and a 2AND-OR-NAND complex logic gate. 제1 입력 신호, 클럭 신호 및 피드백 신호를 직접 입력받고 제1 논리 연산을 수행하여 제1 출력 신호를 출력하는 제1 논리 게이트;
상기 제1 입력 신호 및 상기 피드백 신호를 직접 입력받고 제2 논리 연산을 수행하는 제2 논리 게이트; 및
상기 제1 논리 게이트의 제1 출력 신호, 상기 클럭 신호 및 상기 제2 논리 게이트의 출력 신호를 입력받고 제3 논리 연산을 수행하여 상기 피드백 신호를 출력하는 제3 논리 게이트를 포함하고,
상기 제1 입력 신호는 인에이블 신호 및 스캔 인에이블 신호를 포함하고, 상기 제1 논리 게이트는 상기 인에이블 신호 및 상기 스캔 인에이블 신호에 대해 제1 서브 논리 연산을 수행하여 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호 및 상기 피드백 신호에 대해 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호를 출력하는 복합 논리 게이트를 포함하거나,
상기 제1 입력 신호는 제2 입력 신호 및 상기 스캔 인에이블 신호를 포함하고, 제1 논리 게이트는 상기 제2 입력 신호 및 상기 스캔 인에이블 신호에 대해 상기 제1 서브 논리 연산을 수행하여 상기 제1 중간 신호를 생성하고, 상기 제1 중간 신호, 상기 클럭 신호 및 상기 피드백 신호에 대해 상기 제2 서브 논리 연산을 수행하여 상기 제1 출력 신호를 출력하는 복합 논리 게이트를 포함하는 반도체 회로.a first logic gate that directly receives a first input signal, a clock signal, and a feedback signal, performs a first logic operation, and outputs a first output signal;
a second logic gate directly receiving the first input signal and the feedback signal and performing a second logic operation; and
a third logic gate that receives the first output signal of the first logic gate, the clock signal, and the output signal of the second logic gate, performs a third logic operation, and outputs the feedback signal;
The first input signal includes an enable signal and a scan enable signal, and the first logic gate generates a first intermediate signal by performing a first sub logic operation on the enable signal and the scan enable signal. and a compound logic gate configured to perform a second sub logic operation on the first intermediate signal, the clock signal, and the feedback signal to output the first output signal;
The first input signal includes a second input signal and the scan enable signal, and a first logic gate performs the first sub-logic operation on the second input signal and the scan enable signal to perform the first sub-logic operation on the second input signal and the scan enable signal. A semiconductor circuit comprising: a complex logic gate configured to generate an intermediate signal, perform the second sub logic operation on the first intermediate signal, the clock signal, and the feedback signal to output the first output signal.
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