KR102481476B1 - 반도체 소자 - Google Patents

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Abstract

본 발명의 기술적 사상에 따른 반도체 소자는, 제1 내지 제4 영역을 포함하는 기판, 제1 영역 상에, 제1 게이트 유전층, 제1 두께의 제1 물질층, 및 제1 게이트 전극층을 포함하는 제1 게이트 구조체, 제2 영역 상에, 제2 게이트 유전층, 제2 두께의 제2 물질층, 및 제2 게이트 전극층을 포함하는 제2 게이트 구조체, 제3 영역 상에, 제3 게이트 유전층, 제3 두께의 제3 물질층, 및 제3 게이트 전극층을 포함하는 제3 게이트 구조체, 및 제4 영역 상에, 제4 게이트 유전층 및 제4 게이트 전극층을 포함하는 제4 게이트 구조체를 포함하되, 제1 내지 제3 두께는 서로 다르고, 제1 물질층은 상부 금속층, 하부 금속층, 및 상부 및 하부 금속층 사이에 개재된 폴리실리콘층을 포함한다.

Description

반도체 소자{SEMICONDUCTOR DEVICE}
본 발명의 기술적 사상은 반도체 소자에 관한 것으로, 보다 상세하게는, 문턱 전압(threshold voltage)이 서로 다른 트랜지스터들을 포함하는 반도체 소자에 관한 것이다.
반도체 소자는 문턱 전압(threshold voltage)이 서로 다른 트랜지스터들을 포함할 수 있다. 한편, 반도체 소자에 포함되는 트랜지스터들의 문턱 전압을 서로 다르게 조절하기 위하여, 여러 가지 반도체 소자의 제조 방법이 연구되고 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 비교적 낮은 제조 비용과 단순한 제조 공정으로 문턱 전압(threshold voltage)이 서로 다른 트랜지스터들을 포함하는 반도체 소자를 구현하는 것이다.
본 발명의 기술적 사상이 해결하고자 하는 과제는, 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 제1 내지 제4 영역을 포함하는 기판; 상기 제1 영역 상에, 제1 게이트 유전층, 제1 두께의 제1 물질층, 및 제1 게이트 전극층을 포함하는 제1 게이트 구조체; 상기 제2 영역 상에, 제2 게이트 유전층, 제2 두께의 제2 물질층, 및 제2 게이트 전극층을 포함하는 제2 게이트 구조체; 상기 제3 영역 상에, 제3 게이트 유전층, 제3 두께의 제3 물질층, 및 제3 게이트 전극층을 포함하는 제3 게이트 구조체; 및 상기 제4 영역 상에, 제4 게이트 유전층 및 제4 게이트 전극층을 포함하는 제4 게이트 구조체;를 포함하되, 상기 제1 내지 제3 두께는 서로 다르고, 상기 제1 물질층은 상부 금속층, 하부 금속층, 및 상기 상부 및 하부 금속층 사이에 개재된 폴리실리콘층을 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 제1 내지 제4 영역을 포함하는 기판; 상기 제1 내지 제4 영역에 모두 형성된 게이트 유전층; 상기 제1 영역에만 형성된 제1 일함수 조절층 및 폴리실리콘층; 상기 제1 및 제2 영역에만 형성된 제2 일함수 조절층; 상기 제1 내지 제3 영역에만 형성된 제3 일함수 조절층; 및 상기 제1 내지 제4 영역에 모두 형성된 게이트 전극층;을 포함한다.
본 발명의 기술적 사상의 실시예에 따른 반도체 소자는, 서로 다른 문턱 전압을 가지는 제1 내지 제4 핀 구조의 트랜지스터를 포함하고, 상기 제1 핀 구조의 트랜지스터는, 제1 게이트 유전층, 제1 물질층, 및 제1 게이트 전극층을 포함하고, 상기 제2 핀 구조의 트랜지스터는, 제2 게이트 유전층, 상기 제1 물질층보다 두께가 작은 제2 물질층, 및 제2 게이트 전극층을 포함하고, 상기 제3 핀 구조의 트랜지스터는, 제3 게이트 유전층, 상기 제2 물질층보다 두께가 작은 제3 물질층, 및 제3 게이트 전극층을 포함하고, 상기 제4 핀 구조의 트랜지스터는, 제4 게이트 유전층 및 제4 게이트 전극층을 포함하되, 상기 제1 물질층은 상부 금속층, 하부 금속층, 및 상기 상부 및 하부 금속층 사이에 개재된 폴리실리콘층을 포함한다.
본 발명의 기술적 사상에 따른 반도체 소자에 의해, 비교적 낮은 제조 비용과 단순한 공정으로 문턱 전압(threshold voltage)이 서로 다른 트랜지스터들을 포함하는 반도체 소자를 제공할 수 있다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 2 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다.
도 14 내지 도 16은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조의 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
이하, 첨부한 도면들을 참조하여 본 발명의 기술적 사상의 실시예에 대해 상세히 설명하기로 한다.
도 1은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 단면도이다.
도 1을 참조하면, 반도체 소자(10)는 기판(110)의 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에 각각 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)를 포함할 수 있다.
기판(110)은 실리콘(Si), 예를 들어, 단결정실리콘, 폴리실리콘, 또는 비정질실리콘을 포함할 수 있다. 물론, 기판(110)의 물질이 실리콘에 제한되는 것은 아니다. 일부 실시예들에서, 기판(110)은 저머늄(Ge) 등의 Ⅳ족 반도체, 실리콘저머늄(SiGe)이나 실리콘카바이드(SiC) 등의 Ⅳ-Ⅳ족 화합물 반도체, 또는 갈륨아세나이드(GaAs), 인듐아세나이드(InAs), 인듐포스파이드(InP) 등의 Ⅲ-Ⅴ족 화합물 반도체를 포함할 수 있다.
기판(110)은 실리콘 벌크(Si bulk) 기판을 기반으로 할 수 있고, 또는 SOI(Silicon On Insulator) 기판을 기반으로 할 수 있다. 일부 실시예들에서, 기판(110)은 실리콘 벌크나 SOI 기판에 제한되지 않고, 에피택셜(Epitaxial) 웨이퍼, 폴리시드(Polished) 웨이퍼, 열처리된(Annealed) 웨이퍼 등을 기반으로 할 수 있다.
도시하지는 않았지만, 기판(110)은 도전 영역, 예를 들어, 불순물이 도핑된 웰(well), 또는 불순물이 도핑된 다양한 구조체들을 포함할 수 있다. 또한, 기판(110)은 도핑되는 불순물 이온의 종류에 따라 p형 기판 또는 n형 기판을 구성할 수 있다.
기판(110) 상에 형성되는 소자들의 종류에 따라 기판(110)은 다양한 영역으로 분류될 수 있다. 예를 들어, 기판(110)은 로직/연산 소자가 형성되는 로직 영역 및 메모리 소자가 형성되는 메모리 영역으로 분류될 수 있다. 물론, 기판(110)의 영역이 로직 영역 및 메모리 영역으로만 구별되는 것은 아니다. 예를 들어, 기판(110) 상에 형성되는 소자들의 종류에 따라, 서로 다른 3개 이상의 영역으로 나누어질 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(10)에서, 상기 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)는 기판(110) 내에 형성된 소자 분리막(미도시)에 의해 서로 분리될 수 있다. 일부 실시예들에서, 상기 소자 분리막은 STI(Shallow Trench Isolation) 막일 수 있다. 다른 실시예들에서, 기판(110)이 에피택셜층이 패터닝된 액티브 핀 구조를 포함하는 경우, 상기 소자 분리막은 DTI(Deep Trench Isolation) 막일 수 있다.
제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)는 각각 제1 내지 제4 스페이서(122, 222, 322, 422), 제1 내지 제4 인터페이스층(132, 232, 332, 432), 및 제1 내지 제4 게이트 구조체(160, 260, 360, 460)를 포함할 수 있다.
구체적으로, 기판(110)의 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)는 제1 스페이서(122), 제1 인터페이스층(132), 및 제1 게이트 구조체(160)를 포함할 수 있다. 상기 제1 게이트 구조체(160)는 제1 게이트 유전층(134), 제1 두께(T1)를 가지는 제1 물질층(140), 및 제1 게이트 전극층(150)을 포함할 수 있다. 또한, 상기 제1 게이트 전극층(150)은 복수의 도전층들, 예를 들어, 제1 TiAlC층, 제1 배리어층, 및 제1 게이트 금속층을 포함할 수 있다.
또한, 기판(110)의 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)는 제2 스페이서(222), 제2 인터페이스층(232), 및 제2 게이트 구조체(260)를 포함할 수 있다. 상기 제2 게이트 구조체(260)는 제2 게이트 유전층(234), 제2 두께(T2)를 가지는 제2 물질층(240), 및 제2 게이트 전극층(250)을 포함할 수 있다. 또한, 상기 제2 게이트 전극층(250)은 복수의 도전층들, 예를 들어, 제2 TiAlC층, 제2 배리어층, 및 제2 게이트 금속층을 포함할 수 있다.
또한, 기판(110)의 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)는 제3 스페이서(322), 제3 인터페이스층(332), 및 제3 게이트 구조체(360)를 포함할 수 있다. 상기 제3 게이트 구조체(360)는 제3 게이트 유전층(334), 제3 두께(T3)를 가지는 제3 물질층(340), 및 제3 게이트 전극층(350)을 포함할 수 있다. 또한, 상기 제3 게이트 전극층(350)은 복수의 도전층들, 예를 들어, 제3 TiAlC층, 제3 배리어층, 및 제3 게이트 금속층을 포함할 수 있다.
또한, 기판(110)의 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)는 제4 스페이서(422), 제4 인터페이스층(432), 및 제4 게이트 구조체(460)를 포함할 수 있다. 상기 제4 게이트 구조체(460)는 제4 게이트 유전층(434) 및 제4 게이트 전극층(450)을 포함할 수 있다. 또한, 상기 제4 게이트 전극층(450)은 복수의 도전층들, 예를 들어, 제4 TiAlC층, 제4 배리어층, 및 제4 게이트 금속층을 포함할 수 있다. 제4 트랜지스터(TR4)는 제1 내지 제3 트랜지스터(TR1, TR2, TR3)와 달리, 제4 물질층을 포함하지 않을 수 있다.
도시하지는 않았지만, 제1 내지 제4 소스/드레인은 기판(110) 내에 소정의 불순물(impurity)이 주입됨으로써 형성될 수 있다. 예를 들어, 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)가 모두 nMOS 트랜지스터일 경우, 상기 제1 내지 제4 소스/드레인에는 n형 불순물이 주입될 수 있다. 이와 달리, 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)가 모두 pMOS 트랜지스터일 경우, 상기 제1 내지 제4 소스/드레인에는 p형 불순물이 주입될 수 있다. 다른 실시예들에서, 상기 제1 내지 제4 소스/드레인은 상승된(elevated) 형태로 형성될 수도 있다. 이 경우, 상기 제1 내지 제4 소스/드레인은 기판(110)에 에피택셜층으로 형성될 수 있다.
층간 절연막(120)은 기판(110) 상에 배치될 수 있다. 층간 절연막(120)은 기판(110)의 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에 각각 형성된 복수의 트렌치들(도 3의 130, 230, 330, 430)을 포함할 수 있다. 그리고 상기 복수의 트렌치들(도 3의 130, 230, 330, 430)의 양측으로는 제1 내지 제4 스페이서(122, 222, 322, 422)가 배치될 수 있다. 상기 제1 내지 제4 스페이서(122, 222, 322, 422)는 실리콘산화막, 실리콘질화막, 및 실리콘산질화막 중 적어도 하나를 포함할 수 있다. 또한, 상기 제1 내지 제4 스페이서(122, 222, 322, 422)는 도시된 형상과 달리, 단면 형상이 L자형 또는 I자형 등으로 형성될 수 있다.
기판(110)의 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에 각각 형성된 복수의 트렌치들(도 3의 130, 230, 330, 430) 내에는 제1 내지 제4 인터페이스층(132, 232, 332, 432) 및 제1 내지 제4 게이트 구조체(160, 260, 360, 460)가 순차적으로 형성될 수 있다.
제1 내지 제4 인터페이스층(132, 232, 332, 432)은 기판(110)과 제1 내지 제4 게이트 유전층(134, 234, 334, 434) 사이의 계면 불량을 방지하는 역할을 할 수 있다. 제1 내지 제4 인터페이스층(132, 232, 332, 432)은, 예를 들어, 실리콘산화막, 실리콘산질화막, 및 실리케이트막 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 유전층(134, 234, 334, 434)은 실리콘산화막 보다 높은 유전 상수를 가지는 고유전막, 예를 들어, 하프늄산화막(HfO), 하프늄실리콘산화막(HfSiO), 하프늄산질화막(HfON), 하프늄실리콘산질화막(HfSiON), 란타늄산화막(LaO), 란타늄알루미늄산화막(LaAlO), 지르코늄산화막(ZrO), 지르코늄실리콘산화막(ZrSiO), 지르코늄산질화막(ZrON), 지르코늄실리콘산질화막(ZrSiON), 탄탈륨산화막(TaO), 티타늄산화막(TiO), 바륨스트론튬티타늄산화막(BaSrTiO), 바륨티타늄산화막(BaTiO), 스트론튬티타늄산화막(SrTiO), 이트륨산화막(YO), 알루미늄산화막(AlO), 및 납스칸듐탄탈륨산화막(PbScTaO) 중 적어도 하나를 포함할 수 있다.
제1 내지 제4 게이트 유전층(134, 234, 334, 434)은 각각 제1 내지 제4 스페이서(122, 222, 322, 422)의 측면 및 제1 내지 제4 인터페이스층(132, 232, 332, 432)의 상면을 따라 제1 방향(X 방향) 및 제3 방향(Z 방향)으로 연장된 형상으로 배치될 수 있다. 제1 내지 제4 게이트 유전층(134, 234, 334, 434)의 이러한 형상은, 제1 내지 제4 게이트 유전층(134, 234, 334, 434)이 대체 금속 게이트(Replacement Metal Gate) 공정을 이용하여 형성된 것이기 때문일 수 있다.
다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니며, 제1 내지 제4 게이트 유전층(134, 234, 334, 434)은 다른 형상을 가질 수 있다. 즉, 다른 실시예들에서, 제1 내지 제4 게이트 유전층(134, 234, 334, 434)의 형상은 게이트 퍼스트 공정을 이용함으로써, 제1 내지 제4 스페이서(122, 222, 322, 422)의 측면을 따라 제3 방향(Z 방향)으로 연장되지 않을 수 있다.
기판(110)의 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)에는 각각 제1 내지 제3 게이트 유전층(134, 234, 334) 상에 제1 내지 제3 물질층(140, 240, 340)이 형성될 수 있다. 앞서 설명한 바와 같이, 제1 물질층(140)은 제1 두께(T1)를 가지고, 제2 물질층(240)은 제2 두께(T2)를 가지고, 제3 물질층(340)은 제3 두께(T3)를 가지고, 제1 내지 제3 두께(T1, T2, T3)는 서로 다를 수 있다. 구체적으로, 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있고, 제2 두께(T2)는 제3 두께(T3)보다 두꺼울 수 있다.
제1 내지 제3 물질층(140, 240, 340)은 일함수 조절 물질로 티타늄질화막(TiN)을 포함하며 각각의 두께가 다르기 때문에, 또한, 제4 영역(Ⅳ)에는 제4 물질층이 형성되지 않을 수 있기 때문에, 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)의 각각의 문턱 전압(Vt1, Vt2, Vt3, Vt4)이 서로 달라질 수 있다.
일부 실시예들에서, 제1 및 제2 트랜지스터(TR1, TR2)는 pMOS 트랜지스터일 수 있고, 제3 및 제4 트랜지스터(TR3, TR4)는 nMOS 트랜지스터일 수 있다. 이 경우, 제1 및 제2 영역(I, Ⅱ)에 형성된 제1 및 제2 트랜지스터(TR1, TR2)는 제3 및 제4 영역(Ⅲ, Ⅳ)에 형성된 제3 및 제4 트랜지스터(TR3, TR4)와 비교하여, 상대적으로 두꺼운 두께의 제1 및 제2 물질층(140, 240)을 포함할 수 있다. 즉, 제1 및 제2 물질층(140, 240)은 제3 물질층(340)보다 두꺼운 두께를 가질 수 있다. 이는, 제1 내지 제3 물질층(140, 240, 340)이 포함하는 티타늄질화막(TiN)이 p형 일함수 조절 물질이기 때문이다.
또한, 제1 및 제4 영역(Ⅰ, Ⅳ)은 상대적으로 저전압 영역이고, 제2 및 제3 영역(Ⅱ, Ⅲ)은 상대적으로 고전압 영역일 수 있다. 따라서, 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)는 저전압 pMOS 트랜지스터이고, 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)는 고전압 pMOS 트랜지스터이고, 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)는 고전압 nMOS 트랜지스터이고, 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)는 저전압 nMOS 트랜지스터일 수 있다.
즉, 제1 영역(Ⅰ)에 형성된 제1 트랜지스터(TR1)의 문턱 전압(Vt1)은 제2 영역(Ⅱ)에 형성된 제2 트랜지스터(TR2)의 문턱 전압(Vt2)보다 낮을 수 있다. 또한, 제3 영역(Ⅲ)에 형성된 제3 트랜지스터(TR3)의 문턱 전압(Vt3)은 제4 영역(Ⅳ)에 형성된 제4 트랜지스터(TR4)의 문턱 전압(Vt4)보다 높을 수 있다.
앞서, 제1 및 제2 영역(Ⅰ, Ⅱ)은 pMOS 영역이고, 제3 및 제4 영역(Ⅲ, Ⅳ)이 nMOS 영역인 것으로 설명하였지만, 이에 제한되는 것 아니다. 즉, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)은 모두 pMOS 또는 모두 nMOS 영역일 수 있다. 또한, 3개 이상의 영역이 pMOS 또는 nMOS 영역을 형성할 수 있으며, 각각의 영역에 형성되는 트랜지스터의 문턱 전압은 일함수 조절 물질, 예를 들어, 티타늄질화막(TiN)의 두께로 조절될 수 있다.
제1 내지 제3 물질층(140, 240, 340) 및 제4 게이트 유전층(434) 상에 제1 내지 제4 게이트 전극층(150, 250, 350, 450)이 형성될 수 있다. 제1 내지 제4 게이트 전극층(150, 250, 350, 450)은 앞서 설명한 바와 같이, 각각 복수의 도전층들을 포함할 수 있다. 제1 내지 제4 배리어층은, 예를 들어, 티타늄질화막(TiN)을 포함할 수 있으며, 제1 내지 제4 게이트 금속층이 포함하는 물질이 제1 내지 제4 TiAlC층으로 확산하는 것을 방지할 수 있다. 제1 내지 제4 게이트 금속층은 알루미늄(Al), 텅스텐(W) 등을 포함할 수 있으며, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)의 복수의 트랜치들(도 3의 130, 230, 330, 430)의 나머지 부분을 채울 수 있다.
제1 내지 제4 게이트 구조체(160, 260, 360, 460)는 일함수 조절 물질로 탄탈륨질화막(TaN)을 포함하지 않을 수 있다. 따라서, 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)의 문턱 전압(Vt1, Vt2, Vt3, Vt4) 각각은 제1 내지 제3 물질층(140, 240, 340)의 서로 다른 두께를 통해서, 및 제4 물질층이 형성되지 않음으로써 제어될 수 있다.
도 2 내지 도 13은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 단면도들이다. 도 12는 도 11의 A1, A2, A3, 및 A4 영역을 각각 확대한 부분 확대도이다.
도 2를 참조하면, 제1 영역(Ⅰ)에 제1 더미 게이트 구조체(124)를, 제2 영역(Ⅱ)에 제2 더미 게이트 구조체(224)를, 제3 영역(Ⅲ)에 제3 더미 게이트 구조체(324)를, 제4 영역(Ⅳ)에 제4 더미 게이트 구조체(424)를 각각 형성한다.
기판(110)은 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)을 포함할 수 있다. 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ) 각각은 서로 연결되어 있을 수도, 떨어져 있을 수도 있다.
제1 영역(Ⅰ)의 제1 더미 게이트 구조체(124)는 제1 더미 게이트 유전층(126) 및 제1 더미 게이트 전극층(128)을 포함할 수 있다. 제2 영역(Ⅱ)의 제2 더미 게이트 구조체(224)는 제2 더미 게이트 유전층(226) 및 제2 더미 게이트 전극층(228)을 포함할 수 있다. 제3 영역(Ⅲ)의 제3 더미 게이트 구조체(324)는 제3 더미 게이트 유전층(326) 및 제3 더미 게이트 전극층(328)을 포함할 수 있다. 제4 영역(Ⅳ)의 제4 더미 게이트 구조체(424)는 제4 더미 게이트 유전층(426) 및 제4 더미 게이트 전극층(428)을 포함할 수 있다.
제1 내지 제4 더미 게이트 유전층(126, 226, 326, 426)은 기판(110) 상에 형성되고, 예를 들어, 실리콘산화막일 수 있다. 제1 내지 제4 더미 게이트 전극층(128, 228, 328, 428)은 각각 제1 내지 제4 더미 게이트 유전층(126, 226, 326, 426) 상에 형성되고, 예를 들어, 폴리실리콘일 수 있다.
일부 실시예들에서, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)를 마스크로 하여 기판(110)에 불순물을 주입하여 제1 내지 제4 소스/드레인(미도시)을 형성할 수 있다. 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424) 각각의 측면에는 제1 내지 제4 스페이서(122, 222, 322, 422)가 형성된다. 제1 내지 제4 스페이서(122, 222, 322, 422)는, 예를 들어, 실리콘산화막, 실리콘질화막, 또는 실리콘산질화막 등을 포함할 수 있다. 제1 내지 제4 스페이서(122, 222, 322, 422)는, 예를 들어, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)를 덮도록 스페이서층을 형성한 후 상기 스페이서층을 에치백(etch-back)하여, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424) 각각의 측면에 형성할 수 있다.
이어서, 층간 절연막(120)이 기판(110) 상에 형성된다. 층간 절연막(120)은 제1 내지 제4 스페이서(122, 222, 322, 422)의 측면을 덮고, 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)의 상면을 노출시킬 수 있다. 제1 내지 제4 더미 게이트 구조체(124, 224, 324, 424)의 상면을 노출시키기 위하여, 예비 층간 절연막을 형성한 후 평탄화 공정을 수행하여, 층간 절연막(120)을 형성할 수 있다. 일부 실시예들에서, 층간 절연막(120)은 2층 이상의 절연막을 적층하여 형성할 수 있다.
도 3을 참조하면, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에서 제1 내지 제4 더미 게이트 구조체(도 2의 124, 224, 324, 424)를 제거하여 층간 절연막(120) 내에 제1 내지 제4 트렌치(130, 230, 330, 430)를 형성한다.
제1 내지 제4 트렌치(130, 230, 330, 430)는 각각 제1 내지 제4 스페이서(122, 222, 322, 422)의 측면과 기판(110)의 상면을 노출시킬 수 있다.
제1 내지 제4 더미 게이트 전극층(도 2의 128, 228, 328, 428)이 폴리실리콘인 경우, 제1 내지 제4 더미 게이트 전극층(도 2의 128, 228, 328, 428)을 제거하는 식각 공정은, 예를 들어, 습식 식각 공정이 이용될 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제4 더미 게이트 전극층(도 2의 128, 228, 328, 428)을 제거한 후, 노출되는 제1 내지 제4 더미 게이트 유전층(도 2의 126, 226, 326, 426) 역시 식각 공정을 통하여 제거한다. 제1 내지 제4 더미 게이트 유전층(도 2의 126, 226, 326, 426)은 습식 식각, 건식 식각, 또는 이들의 조합으로 제거할 수 있다.
도 4를 참조하면, 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 기판(110) 상면에 각각 제1 내지 제4 인터페이스층(132, 232, 332, 432) 및 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)을 형성한다.
제1 내지 제4 인터페이스층(132, 232, 332, 432)은 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 노출된 기판(110) 상면을 산화시켜서 형성할 수 있으나, 이에 제한되는 것은 아니다. 제1 내지 제4 인터페이스층(132, 232, 332, 432)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)의 바닥면을 따라서 형성될 수 있다.
이어서, 제1 내지 제4 트렌치(130, 230, 330, 430) 내에 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)을 형성한다. 구체적으로, 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)은 제1 내지 제4 트렌치(130, 230, 330, 430)의 측면과 제1 내지 제4 인터페이스층(132, 232, 332, 432)의 상면을 따라 컨포멀하게 형성될 수 있다.
한편, 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)은 층간 절연막(120) 상에도 형성될 수 있다. 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)은 실리콘산화막보다 높은 유전 상수를 갖는 고유전 물질을 포함할 수 있다. 이러한 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)은 형성하고자 하는 트랜지스터의 종류에 따라 적절한 두께로 형성될 수 있다.
도 5를 참조하면, 제1 내지 제4 확산층(136, 236, 336, 436) 및 제1 내지 제4 캡핑층(138, 238, 338, 438)을 순차적으로 형성한다.
제1 내지 제4 확산층(136, 236, 336, 436)은 각각 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)의 면들을 따라 컨포멀하게 형성될 수 있다. 제1 내지 제4 확산층(136, 236, 336, 436)은, 예를 들어, 티타늄질화막(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 내지 제4 확산층(136, 236, 336, 436) 상에 제1 내지 제4 캡핑층(138, 238, 338, 438)을 형성한다. 제1 내지 제4 캡핑층(138, 238, 338, 438)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)를 채울 수 있으며, 제1 내지 제4 확산층(136, 236, 336, 436)이 외부로 노출되지 않도록 덮을 수 있다. 제1 내지 제4 캡핑층(138, 238, 338, 438)은, 예를 들어, 비정질실리콘을 포함할 수 있다.
이어서, 어닐링 공정(AP)을 수행한다. 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)은 산소 원자를 포함하고 있다. 산소 원자는 다른 원자, 예를 들어, 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta), 또는 티타늄(Ti) 등과 결합되어 있는데, 그 중 일부는 결합이 깨져 있을 수 있다. 산소 원자의 결합이 깨져 있으면, 누설 전류 등의 문제가 발생하여 트랜지스터의 성능이 저하될 수 있다. 이러한 문제를 방지하기 위하여, 산소 원자의 결합이 깨진 부분에 다시 산소 원자를 결합시키기 위하여 어닐링 공정(AP)을 수행할 수 있다. 어닐링 공정(AP)을 수행하면, 제1 내지 제4 확산층(136, 236, 336, 436)에 포함되어 있는 산소 원자가 각각 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)에 제공된다.
한편, 어닐링 공정(AP)을 수행할 때 제1 내지 제4 확산층(136, 236, 336, 436)이 노출되어 있으면, 어닐링 공정(AP) 시 외부의 산소 원자가 제1 내지 제4 확산층(136, 236, 336, 436)에 침투하여 제1 내지 제4 확산층(136, 236, 336, 436)의 하부로 이동하는 산소 원자 수가 증가한다. 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)이 필요로 하는 산소 원자 수를 초과하여 산소 원자가 공급되면, 초과되는 산소 원자는 제1 내지 제4 트렌치(130, 230, 330, 430) 내의 기판(110)과 반응할 수 있다. 이에 따라 제1 내지 제4 인터페이스층(132, 232, 332, 432)의 두께가 두꺼워지며 트랜지스터의 성능이 저하될 수 있다. 따라서, 제1 내지 제4 확산층(136, 236, 336, 436) 상에 제1 내지 제4 캡핑층(138, 238, 338, 438)을 형성하여 어닐링 공정(AP) 시, 제1 내지 제4 확산층(136, 236, 336, 436)을 외부와 차단함으로써 산소 원자의 공급을 적절하게 조절할 수 있다.
어닐링 공정(AP)은 약 500℃ 내지 약 1500℃ 온도에서 수행될 수 있고, 제1 내지 제4 확산층(136, 236, 336, 436)의 두께는 공급하고자 하는 산소 원자의 개수에 따라 적절히 선택될 수 있다.
또한, 상기 어닐링 공정(AP)으로 인하여, 제1 내지 제4 캡핑층(138, 238, 338, 438)을 구성하는 비정질실리콘이 폴리실리콘으로 결정 상태의 변화를 일으킬 수 있다. 그 중에서, 제1 내지 제4 캡핑층(138, 238, 338, 438)이 제1 내지 제4 확산층(136, 236, 336, 436)과 직접 접촉하는 접촉 영역에서는, 제1 내지 제4 캡핑층(138, 238, 338, 438)을 구성하는 상기 폴리실리콘과 제1 내지 제4 확산층(136, 236, 336, 436)을 구성하는 티타늄질화막(TiN) 간의 화학 결합으로 인하여, 결합력이 우수한 폴리실리콘층으로 구성되는 제11 내지 제14 예비 상부층(도 6의 143a, 243a, 343a, 443a)이 형성될 수 있다.
상기 접촉 영역에 제11 내지 제14 예비 상부층(도 6의 143a, 243a, 343a, 443a)이 형성된 후, 제1 내지 제4 캡핑층(138, 238, 338, 438)을 제거한다. 식각 레시피를 적절히 조절하여, 제1 내지 제4 캡핑층(138, 238, 338, 438)을 제거하되, 제11 내지 제14 예비 상부층(도 6의 143a, 243a, 343a, 443a)은 제거되지 않도록 한다.
도 6을 참조하면, 제11 및 제13 예비 물질층(142a, 342a)은 덮고, 제12 및 제14 예비 물질층(242a, 442a)은 노출하는 제1 마스크 패턴(MP1) 및 제1 감광막 패턴(PR1)을 형성한다.
구체적으로, 제11 내지 제14 예비 물질층(142a, 242a, 342a, 442a)은 각각 제11 내지 제14 예비 하부층(141a, 241a, 341a, 441a) 및 제11 내지 제14 예비 상부층(143a, 243a, 343a, 443a)으로 구성될 수 있다.
제1 내지 제4 확산층(도 5의 136, 236, 336, 436)의 어닐링 공정(도 5의 AP)을 통하여 제11 내지 제14 예비 하부층(141a, 241a, 341a, 441a)을 형성한다. 다시 말해, 상기 제11 내지 제14 예비 하부층(141a, 241a, 341a, 441a)은 상기 제1 내지 제4 캡핑층(도 5의 138, 238, 338, 438)을 구성하는 상기 폴리실리콘과 반응하지 않은 제1 내지 제4 확산층(136, 236, 336, 436) 각각에 해당한다.
또한, 제1 내지 제4 캡핑층(도 5의 138, 238, 338, 438) 및 제1 내지 제4 확산층(도 5의 136, 236, 336, 436)의 접촉 영역에서 어닐링 공정(도 5의 AP)을 통한 화학 결합으로 제11 내지 제14 예비 상부층(143a, 243a, 343a, 443a)을 형성한다.
즉, 본 발명의 기술적 사상에 따르면, 제11 내지 제14 예비 물질층(142a, 242a, 342a, 442a)은, 제1 내지 제4 예비 게이트 유전층(134a, 234a, 334a, 434a)의 막질 특성을 향상시키기 위해 사용되는, 제1 내지 제4 캡핑층(도 5의 138, 238, 338, 438)의 일부 및 제1 내지 제4 확산층(도 5의 136, 236, 336, 436)으로 구성될 수 있다. 다시 말하면, 제조 단계의 추가 없이도, 기존에 다른 용도로 사용된 물질을 일함수 조절 물질로 사용할 수 있다. 이에 따라, 반도체 소자 제조의 경제성 및 생산성을 향상시킬 수 있다.
제11 내지 제14 예비 물질층(142a, 242a, 342a, 442a) 상에, 제1 내지 제4 트렌치(130, 230, 330, 430)를 매립하는 마스크층을 형성한다. 상기 마스크층은 층간 절연막(120)의 상면 상에도 형성될 수 있다. 상기 마스크층은 제1 내지 제4 트렌치(130, 230, 330, 430)를 채울 수 있도록 갭필(gap-fill) 특성이 우수한 물질을 포함할 수 있다.
이어서, 상기 마스크층 상에 제1 감광막 패턴(PR1)을 형성한다. 제1 감광막 패턴(PR1)은 제12 및 제14 예비 물질층(242a, 442a) 상에 형성된 마스크층을 노출시키지만, 제11 및 제13 예비 물질층(142a, 342a) 상에 형성된 마스크층은 덮는다. 즉, 제1 감광막 패턴(PR1)은 제1 및 제3 영역(Ⅰ, Ⅲ)을 덮고, 제2 및 제4 영역(Ⅱ, Ⅳ)은 노출시킨다.
이어서, 제1 감광막 패턴(PR1)을 식각 마스크로 이용하여, 제2 및 제4 영역(Ⅱ, Ⅳ)에 노출된 마스크층을 식각한다. 상기 식각 공정을 통해, 제11 및 제13 예비 물질층(142a, 342a) 상에 제1 마스크 패턴(MP1)을 형성한다. 한편, 노출된 마스크층은 건식 식각을 이용하여 제거될 수 있다. 상기 건식 식각은, 예를 들어, 반응성 이온 식각(Reactive Ion Etching) 공정을 이용할 수 있다.
도 7을 참조하면, 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)을 식각 마스크로 이용하여, 제12 및 제14 예비 물질층(도 6의 242a, 442a)을 제거한다. 이에 따라, 제2 및 제4 예비 게이트 유전층(234a, 434a)이 노출될 수 있다. 이 후, 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)을 제거한다.
구체적으로, 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)으로 이루어진 적층막을 식각 마스크로 이용하여, 제2 및 제4 예비 게이트 유전층(234a, 434a)의 면을 따라 형성된 제12 및 제14 예비 물질층(도 6의 242a, 442a)을 제거한다.
제12 및 제14 예비 물질층(도 6의 242a, 442a)은, 예를 들어, 습식 식각을 이용하여 제거될 수 있다. 제12 및 제14 예비 물질층(도 6의 242a, 442a)을 제거하는 과정에서 노출될 제2 및 제4 예비 게이트 유전층(234a, 434a)의 손상을 최소화하기 위하여, 습식 식각을 이용할 수 있다.
이어서, 제11 및 제13 예비 물질층(142a, 342a) 상에 형성된 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)을 제거한다. 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)으로 이루어진 적층막을 애싱(ashing) 및 스트립(strip) 공정으로 제거함으로써, 제11 및 제13 예비 물질층(142a, 342a)은 노출된다.
도 8을 참조하면, 제11 및 제13 예비 물질층(142a, 342a) 및 제2 및 제4 예비 게이트 유전층(234a, 434a) 상에 각각 제21 내지 제24 예비 물질층(144a, 244a, 344a, 444a)을 형성한다.
제21 내지 제24 예비 물질층(144a, 244a, 344a, 444a)은 각각 제11 및 제13 예비 물질층(142a, 342a)의 면 및 제2 및 제4 예비 게이트 유전층(234a, 434a)의 면을 따라 컨포멀하게 형성할 수 있다. 제21 내지 제24 예비 물질층(144a, 244a, 344a, 444a)은 티타늄질화막(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1, 제2, 및 제4 영역(Ⅰ, Ⅱ, Ⅳ)에 제2 마스크 패턴(MP2) 및 제2 감광막 패턴(PR2)을 형성한다. 제2 마스크 패턴(MP2) 및 제2 감광막 패턴(PR2)은 제21, 제22, 및 제24 예비 물질층(144a, 244a, 444a)을 덮고, 제23 예비 물질층(344a)을 노출시킨다. 제2 마스크 패턴(MP2)은 상술한 제1 마스크 패턴(도 6의 MP1)과, 제2 감광막 패턴(PR2)은 상술한 제1 감광막 패턴(도 6의 PR1)과 노출시키는 영역과 덮는 영역이 다른 점을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
도 9를 참조하면, 제2 마스크 패턴(도 8의 MR2) 및 제2 감광막 패턴(도 8의 PR2)을 식각 마스크로 이용하여, 제13 및 제23 예비 물질층(도 8의 342a, 344a)을 제거한다. 이에 따라, 제3 예비 게이트 유전층(334a)이 노출될 수 있다. 이 후, 제2 마스크 패턴(도 8의 MR2) 및 제2 감광막 패턴(도 8의 PR2)을 제거한다.
제2 마스크 패턴(도 8의 MR2) 및 제2 감광막 패턴(도 8의 PR2)을 식각 마스크로 이용하여 제13 및 제23 예비 물질층(도 8의 342a, 344a)을 제거하는 것은, 상술한 제1 마스크 패턴(도 6의 MR1) 및 제1 감광막 패턴(도 6의 PR1)을 마스크로 이용하여 제12 및 제14 예비 물질층(도 6의 242a, 442a)을 제거하는 것과, 제거하는 영역이 다른 점을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
도 7 및 도 9를 참조하여 설명한 식각 공정을 통해, 제1 영역(Ⅰ)의 제11 예비 물질층(142a)을 제외하고는, 제12 내지 제14 예비 물질층(242a, 342a, 442a)은 제거된다. 즉, 폴리실리콘층으로 구성되는 제11 예비 상부층(143a)을 포함하는 제11 예비 물질층(142a)은 제1 영역(Ⅰ)에만 존재할 수 있다.
도 10을 참조하면, 제21, 제22, 및 제24 예비 물질층(144a, 244a, 444a) 및 제3 예비 게이트 유전층(334a) 상에 각각 제31 내지 제34 예비 물질층(146a, 246a, 346a, 446a)을 형성한다.
제31 내지 제34 예비 물질층(146a, 246a, 346a, 446a)은 각각 제21, 제22, 및 제24 예비 물질층(144a, 244a, 444a)의 면 및 제3 예비 게이트 유전층(334a)의 면을 따라 컨포멀하게 형성할 수 있다. 제31 내지 제34 예비 물질층(146a, 246a, 346a, 446a)은 티타늄질화막(TiN)을 포함할 수 있으나, 이에 제한되는 것은 아니다.
이어서, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)에 제3 마스크 패턴(MP3) 및 제3 감광막 패턴(PR3)을 형성한다. 제3 마스크 패턴(MP3) 및 제3 감광막 패턴(PR3)은 제31 내지 제33 예비 물질층(146a, 246a, 346a)을 덮고, 제34 예비 물질층(446a)을 노출시킨다. 제3 마스크 패턴(MP3)은 상술한 제1 마스크 패턴(도 6의 MP1)과, 제3 감광막 패턴(PR3)은 상술한 제1 감광막 패턴(도 6의 PR1)과 노출시키는 영역과 덮는 영역이 다른 점을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
도 11을 참조하면, 제3 마스크 패턴(도 10의 MR3) 및 제3 감광막 패턴(도 10의 PR3)을 식각 마스크로 이용하여, 제24 및 제34 예비 물질층(도 10의 444a, 446a)을 제거한다. 이에 따라, 제4 예비 게이트 유전층(434a)이 노출될 수 있다. 이 후, 제3 마스크 패턴(도 10의 MR3) 및 제3 감광막 패턴(도 10의 PR3)을 제거한다.
제3 마스크 패턴(도 10의 MR3) 및 제3 감광막 패턴(도 10의 PR3)을 식각 마스크로 이용하여 제24 및 제34 예비 물질층(도 10의 444a, 446a)을 제거하는 것은, 상술한 제1 감광막 패턴(도 6의 PR1) 및 제1 마스크 패턴(도 6의 MR1)을 식각 마스크로 이용하여 제12 및 제14 예비 물질층(242a, 442a)을 제거하는 것과, 제거하는 영역이 다른 점을 제외하고 실질적으로 동일하므로, 중복되는 설명은 생략한다.
이로써, 제1 내지 제3 영역(Ⅰ, Ⅱ, Ⅲ)에는 서로 두께를 달리하는 제1 내지 제3 예비 물질층(140a, 240a, 340a)이 형성되고, 제4 영역(Ⅳ)에는 제4 예비 게이트 유전층(434a)이 노출된다. 제1 예비 물질층(140a)은 제11 예비 물질층(142a), 제21 예비 물질층(144a), 및 제31 예비 물질층(146a)으로 구성되고, 제2 예비 물질층(240a)은 제22 예비 물질층(244a), 및 제32 예비 물질층(246a)으로 구성되고, 제3 예비 물질층(340a)은 제33 예비 물질층(346a)으로 구성된다.
삭제
도 12를 참조하면, 제1 예비 물질층(140a)은 제1 두께(T1)를 가지고, 제2 예비 물질층(240a)은 제2 두께(T2)를 가지고, 제3 예비 물질층(340a)은 제3 두께(T3)를 가지고, 제1 내지 제3 두께(T1, T2, T3)는 서로 다를 수 있다. 구체적으로, 제1 두께(T1)는 제2 두께(T2)보다 두꺼울 수 있고, 제2 두께(T2)는 제3 두께(T3)보다 두꺼울 수 있다. 또한, 제4 예비 물질층은 형성되지 않을 수 있다.
삭제
이 중, 제1 예비 물질층(140a)은 상부 금속층, 하부 금속층, 및 상부 금속층과 하부 금속층 사이의 폴리실리콘층을 포함하는 구조로 형성될 수 있다. 상부 금속층은 제21 예비 물질층(144a) 및 제31 예비 물질층(146a)으로 구성되고, 폴리실리콘층은 제11 예비 상부층(143a)으로 구성되고, 하부 금속층은 제11 예비 하부층(141a)으로 구성될 수 있다.
구체적으로, 상기 폴리실리콘층의 두께(TS)는 상기 상부 금속층의 두께(TT)보다 얇고, 상기 하부 금속층의 두께(TB)보다 얇을 수 있다. 또한, 상기 상부 금속층의 두께(TT)는 상기 하부 금속층의 두께(TB)보다 두꺼울 수 있다.
도 13을 참조하면, 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ) 상에 각각 제1 내지 제4 예비 게이트 전극층(150a, 250a, 350a, 450a)을 형성한다.
구체적으로, 제1 내지 제4 예비 게이트 전극층(150a, 250a, 350a, 450a)을 형성하는 공정은 다음과 같다. 먼저, 제1 내지 제4 TiAlC층을 형성하고, 제1 내지 제4 TiAlC층 상에 각각 제1 내지 제4 배리어층을 형성하고, 제1 내지 제4 배리어층 상에 각각 제1 내지 제4 게이트 금속층을 형성한다. 다만, 도면에서는 설명의 편의를 위하여, 제1 내지 제4 예비 게이트 전극층(150a, 250a, 350a, 450a)을 각각 하나의 구조로 도시하였다.
제1 내지 제4 예비 게이트 전극층(150a, 250a, 350a, 450a)은 각각 제1 내지 제4 트렌치(130, 230, 330, 430)를 모두 채우고, 제31 내지 제33 예비 물질층(146a, 246a, 346a) 및 제4 예비 게이트 유전층(434a)을 덮도록 형성될 수 있다.
이어서, 도 1을 다시 참조하면, 층간 절연막(120)의 상면이 노출되도록 평탄화 공정을 수행하여, 제1 내지 제4 게이트 구조체(160, 260, 360, 460)를 형성한다. 결과적으로, 기판(110)의 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에 각각 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)를 형성한다.
본 발명의 기술적 사상에 따른 반도체 소자(10)는 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4)를 포함한다. 상기 제1 내지 제4 트랜지스터(TR1, TR2, TR3, TR4) 각각은 제1 내지 제3 물질층(140, 240, 340)의 두께에 따라, 또는, 제4 물질층이 형성되지 않음에 따라 문턱 전압이 제어될 수 있다. 제1 내지 제3 물질층(140, 240, 340)은 필요에 따라 다양한 두께로 형성될 수 있다.
본 발명의 기술적 사상에 따른 반도체 소자(10)의 제조 방법에 있어, 제조 단계의 추가 없이도, 기존에 다른 용도로 사용된 물질을 일함수 조절 물질로 사용하여, 반도체 소자 제조의 경제성 및 생산성이 향상될 수 있다. 또한, 2개 층을 초과하는 상대적으로 두꺼운 티타늄질화막(TiN)을 트렌치들에서 제거하는 공정은 포함하지 않으므로, 공정의 난이도가 줄어들어 반도체 소자 제조의 경제성 및 생산성을 향상시킬 수 있다.
도 14 내지 도 16은 본 발명의 기술적 사상의 일 실시예에 따른 핀 구조의 트랜지스터를 포함하는 반도체 소자의 제조 방법을 설명하기 위하여 공정 순서에 따라 도시한 사시도들이다.
도면에는 pMOS 영역을 설명하기 위하여 대표적으로 제1 영역(Ⅰ)만을 도시하였으며, nMOS 영역을 설명하기 위하여 대표적으로 제3 영역(Ⅲ)만을 도시하였다. 도시되지 않은 제2 영역(Ⅱ)은 상기 제1 영역(Ⅰ)과 실질적으로 동일하고, 도시되지 않은 제4 영역(Ⅳ)은 상기 제3 영역(Ⅲ)과 실질적으로 동일하다.
도 14를 참고하면, 기판(110) 상에 제1 핀 구조의 액티브 패턴(110P) 및 제3 핀 구조의 액티브 패턴(110N)을 각각 형성한다. 제1 핀 구조의 액티브 패턴(110P)은 제1 영역(Ⅰ)에 형성되고, 제3 핀 구조의 액티브 패턴(110N)은 제3 영역(Ⅲ)에 형성된다.
제1 및 제3 핀 구조의 액티브 패턴(110P, 110N)은 각각 제1 방향(X 방향)을 따라서 연장될 수 있다. 제1 및 제3 핀 구조의 액티브 패턴(110P, 110N)은 기판(110)의 일부일 수도 있고, 기판(110)으로부터 성장된 에피택셜층을 포함할 수 있다. 소자 분리막(112)은 제1 및 제3 핀 구조의 액티브 패턴(110P, 110N) 각각의 측면 일부를 덮는 DTI일 수 있다.
도 15를 참고하면, 기판(110) 상에 제1 더미 게이트 구조체(124)와 제3 더미 게이트 구조체(324)가 형성될 수 있다. 제1 더미 게이트 구조체(124)는 제1 핀 구조의 액티브 패턴(110P)과 교차하여 제2 방향(Y 방향)으로 연장되도록 형성되고, 제3 더미 게이트 구조체(324)는 제3 핀 구조의 액티브 패턴(110N)과 교차하여 제2 방향(Y 방향)으로 연장되도록 형성할 수 있다.
제1 더미 게이트 구조체(124)는 제1 더미 게이트 유전층(126) 및 제1 더미 게이트 전극층(128)을 포함할 수 있고, 제3 더미 게이트 구조체(324)는 제3 더미 게이트 유전층(326) 및 제3 더미 게이트 전극층(328)을 포함할 수 있다. 제1 더미 게이트 구조체(124)와 제3 더미 게이트 구조체(324)의 형성 시 제1 하드 마스크(128C)와 제3 하드 마스크(328C)는 식각 마스크로 이용될 수 있다.
도 16을 참조하면, 제1 및 제3 더미 게이트 구조체(도 15의 124, 324)의 측면에 각각 제1 및 제3 스페이서(122, 322)를 형성한다. 제1 및 제3 스페이서(122, 322)를 형성한 후, 제1 및 제3 더미 게이트 구조체(124, 324)와 오버랩되지 않는 제1 및 제3 핀 구조의 액티브 패턴(110P, 110N)의 일부를 제거하여 리세스들을 형성할 수 있다.
이어서, 제1 및 제3 더미 게이트 구조체(124, 324) 각각의 양측에 제1 및 제3 소스/드레인(114, 314)을 형성한다. 제1 및 제3 소스/드레인(114, 314)은 상승된 형태로 형성될 수도 있다. 이 경우, 제1 및 제3 소스/드레인(114, 314)은 기판(110)에 에피택셜층으로 형성될 수 있다. 제1 및 제3 소스/드레인(114, 314)은 소정의 불순물이 주입됨으로써 형성될 수 있다. 예를 들어, 제1 소스/드레인(114)에는 p형 불순물이 주입될 수 있고, 제3 소스/드레인(314)에는 n형 불순물이 주입될 수 있다.
이어서, 제1 및 제3 핀 구조의 액티브 패턴(110P, 110N), 제1 및 제3 더미 게이트 구조체(124, 324), 제1 및 제3 소스/드레인(114, 314)을 덮는 예비 층간 절연막을 형성한다. 이어서, 평탄화 공정을 통해, 제1 및 제3 더미 게이트 구조체(124, 324)의 상면을 노출하는 층간 절연막(120)을 형성한다. 이어서, 제1 및 제3 더미 게이트 구조체(124, 324)를 제거하여, 제1 및 제3 트렌치(130, 330)를 형성한다.
제1 및 제3 트렌치(130, 330)를 형성한 후의 제조 공정이 수행될 수 있다. 제1 및 제3 트렌치(130, 330) 형성 후의 제조 공정은 도 4 내지 도 13을 통해 설명한 제조 공정과 실질적으로 동일하므로, 중복되는 설명은 생략한다.
도 17은 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자를 나타내는 사시도이다.
도 17을 참조하면, 제1 내지 제4 핀 구조의 트랜지스터(TR1, TR2, TR3, TR4)를 포함하는 반도체 소자(20)의 모습을 나타낸다.
본 발명의 기술적 사상에 따른 반도체 소자(20)는, 기판(110)의 제1 내지 제4 영역(Ⅰ, Ⅱ, Ⅲ, Ⅳ)에 각각 제1 내지 제4 핀 구조의 트랜지스터(TR1, TR2, TR3, TR4)가 형성될 수 있다. 상기 제1 내지 제4 핀 구조의 트랜지스터(TR1, TR2, TR3, TR4)는 기판(110) 내에 형성된 소자 분리막(112)에 의해 서로 분리될 수 있고, 상기 소자 분리막은 DTI일 수 있다.
제1 내지 제3 물질층(140, 240, 340)은 일함수 조절 물질로 티타늄질화막(TiN)을 포함할 수 있으며, 각각의 두께가 다르기 때문에, 제1 내지 제4 핀 구조의 트랜지스터(TR1, TR2, TR3, TR4)의 각각의 문턱 전압(Vt1, Vt2, Vt3, Vt4)이 서로 달라질 수 있다.
반도체 소자(20)를 구성하는 각각의 구성 요소 및 상기 구성 요소를 이루는 물질은 도 1에서 설명한 반도체 소자(10)와 실질적으로 동일하므로, 중복되는 설명은 생략한다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판
120: 층간 절연막
122, 222, 322, 422: 제1 내지 제4 스페이서
132, 232, 332, 432: 제1 내지 제4 인터페이스층
134, 234, 334, 434: 제1 내지 제4 게이트 유전층
140, 240, 340: 제1 내지 제3 물질층
150, 250, 350, 450: 제1 내지 제4 게이트 전극층
160, 260, 360, 460: 제1 내지 제4 게이트 구조체

Claims (10)

  1. 제1 내지 제4 영역을 포함하는 기판;
    상기 제1 영역 상에, 제1 게이트 유전층, 제1 두께의 제1 물질층, 및 제1 게이트 전극층을 포함하는 제1 게이트 구조체;
    상기 제2 영역 상에, 제2 게이트 유전층, 제2 두께의 제2 물질층, 및 제2 게이트 전극층을 포함하는 제2 게이트 구조체;
    상기 제3 영역 상에, 제3 게이트 유전층, 제3 두께의 제3 물질층, 및 제3 게이트 전극층을 포함하는 제3 게이트 구조체; 및
    상기 제4 영역 상에, 제4 게이트 유전층 및 제4 게이트 전극층을 포함하는 제4 게이트 구조체;를 포함하되,
    상기 제1 내지 제3 두께는 서로 다르고,
    상기 제1 물질층은 상부 금속층, 하부 금속층, 상기 상부 및 하부 금속층 사이에 개재된 폴리실리콘층, 및 상기 상부 금속층 및 상기 제1 게이트 전극층 사이에 개재된 일함수 조절층을 포함하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 물질층에서,
    상기 폴리실리콘층의 두께는 상기 상부 및 하부 금속층 각각의 두께보다 작은 반도체 소자.
  3. 제1항에 있어서,
    상기 제1 물질층의 상기 상부 및 하부 금속층과 상기 제2 및 제3 물질층은 동일한 물질로 구성되는 반도체 소자.
  4. 제3항에 있어서,
    상기 동일한 물질은 티타늄질화막(TiN)인 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 물질층의 상기 하부 금속층 및 상기 폴리실리콘층은 화학 결합을 이루는 반도체 소자.
  6. 제1항에 있어서,
    제1 영역에 제1 트랜지스터, 제2 영역에 제2 트랜지스터, 제3 영역에 제3 트랜지스터, 제4 영역에 제4 트랜지스터를 더 구비하고,
    상기 제1 내지 제4 게이트 구조체는 각각 제1 내지 제4 트랜지스터의 각각에 포함되고,
    상기 제1 내지 제4 트랜지스터는 서로 다른 문턱 전압을 가지는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 및 제2 영역은 pMOS 영역이고,
    상기 제3 및 제4 영역은 nMOS 영역이고,
    상기 제1 트랜지스터의 문턱 전압은 상기 제2 트랜지스터의 문턱 전압보다 낮고, 상기 제3 트랜지스터의 문턱 전압은 상기 제4 트랜지스터의 문턱 전압보다 높은 반도체 소자.
  8. 제6항에 있어서,
    상기 제1 내지 제4 트랜지스터는 핀 구조의 트랜지스터(FinFET)인 반도체 소자.
  9. 제1항에 있어서,
    상기 제1 두께는 상기 제2 두께보다 크고,
    상기 제2 두께는 상기 제3 두께보다 큰 반도체 소자.
  10. 제1 내지 제4 영역을 포함하는 기판;
    상기 제1 내지 제4 영역에 모두 형성된 게이트 유전층;
    상기 제1 영역에만 형성된 제1 일함수 조절층 및 폴리실리콘층;
    상기 제1 및 제2 영역에만 형성된 제2 일함수 조절층;
    상기 제1 내지 제3 영역에만 형성된 제3 일함수 조절층; 및
    상기 제1 내지 제4 영역에 모두 형성된 게이트 전극층;
    을 포함하는 반도체 소자.
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