KR102477250B1 - 발광 소자 - Google Patents
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Abstract
실시 예는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물, 상기 제1 도전형 반도체층 상에 배치되는 패시베이션층, 상기 패시베이션층 상에 배치되고, 일단은 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층에 접촉되고, 타 단은 상기 발광 구조물의 측부 방향으로 확장되어 상기 발광 구조물의 하단 아래까지 확장되는 제1 전극, 상기 제2 도전형 반도체층 아래에 배치되는 제2 전극, 상기 제2 전극 아래에 배치되는 전극 패드, 및 상기 발광 구조물의 측면에 배치되는 절연층을 포함하며, 상기 제1 전극의 타단은 상기 발광 구조물의 측면에 배치되는 절연층으로부터 이격한다.
Description
실시 예는 발광 소자에 관한 것이다.
발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.
Ⅲ-Ⅴ족 질화물 반도체(Group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다.
이러한 발광 다이오드는 백열등과 형광등 등의 기존 조명 기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다.
실시 예는 칩 두께를 줄일 수 있고, 작은 사이즈의 발광 구조물에 전극 패드의 구현이 용이한 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물; 상기 제1 도전형 반도체층 상에 배치되는 패시베이션층; 상기 패시베이션층 상에 배치되고, 일단은 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층에 접촉되고, 타 단은 상기 발광 구조물의 측부 방향으로 확장되어 상기 발광 구조물의 하단 아래까지 확장되는 제1 전극; 상기 제2 도전형 반도체층 아래에 배치되는 제2 전극; 상기 제2 전극 아래에 배치되는 전극 패드; 및 상기 발광 구조물의 측면에 배치되는 절연층을 포함하며, 상기 제1 전극의 타단은 상기 발광 구조물의 측면에 배치되는 절연층으로부터 이격한다.
상기 제1 전극은 상기 제1 도전형 반도체층 상에 배치되는 상부 전극; 상기 상부 전극과 연결되고, 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층에 접촉되는 적어도 하나의 접촉 전극; 및 상기 상부 전극의 일단과 연결되고, 상기 발광 구조물의 측부 방향으로 확장되어 상기 발광 구조물의 하단 아래까지 확장되는 확장 전극을 포함한다.
상기 확장 전극은 상기 패시베이션층 상에 배치되고, 상기 상부 전극으로부터 수평 방향으로 확장되는 제1 확장부; 및 상기 제1 확장부와 연결되고, 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층으로 향하는 방향으로 상기 제2 도전형 반도체층의 하면 아래까지 확장되는 제2 확장부를 포함할 수 있다.
상기 제2 확장부는 수직 방향으로 상기 발광 구조물과 오버랩되지 않으며, 상기 수직 방향은 상기 제1 도전형 반도체층의 상면과 수직인 방향일 수 있다.
상기 제2 확장부의 하단의 하면은 상기 제2 전극 패드의 하면과 동일 평면 상에 위치할 수 있다.
상기 제2 확장부는 수직선을 기준으로 경사지도록 확장되며, 상기 수직선은 상기 제1 도전형 반도체층의 상면과 수직인 가상의 직선일 수 있다.
상기 수직선과 상기 제2 확장부 간의 내각은 0°~ 15°일 수 있다.
상기 제2 확장부와 상기 절연층 간의 이격 거리는 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층 방향으로 갈수록 증가할 수 있다.
상기 제2 확장부는 상기 활성층 및 상기 제2 도전형 반도체층의 측면 상에 위치하는 절연층의 일부와 이격할 수 있다.
상기 제1 전극은 상기 발광 구조물의 상면의 측변들 중 어느 한 측변에 인접하여 위치할 수 있다.
상기 제1 전극은 상기 발광 구조물의 상면의 측변들 중 제1 측변에 인접하여 위치하는 제1-1 전극; 및 상기 발광 구조물의 상면의 측변들 중 상기 제1 측변과 마주보는 제2 측변에 인접하여 위치하는 제1-2 전극을 포함할 수 있다.
상기 제2 확장부는 수직 방향으로 상기 접촉 전극과 오버랩되지 않으며, 상기 수직 방향은 상기 제1 도전형 반도체층의 상면과 수직인 방향일 수 있다.
상기 절연층은 상기 제2 도전형 반도체층의 하면에 배치되고, 상기 제2 전극을 노출하는 제1 절연층; 및 상기 발광 구조물의 측면에 배치되는 제2 절연층을 포함하며, 상기 제2 확장부의 하단은 상기 제1 절연층 및 제2 절연층으로부터 이격될 수 있다.
실시 예는 칩 두께를 줄일 수 있고, 작은 사이즈의 발광 구조물에 전극 패드의 구현이 용이할 수 있다.
도 1은 실시 예에 따른 발광 소자의 상측 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 3은 도 1 및 도 2에 도시된 발광 소자의 AB 방향의 단면도를 나타낸다.
도 4는 도 1 및 도 2에 도시된 발광 소자의 CD 방향의 단면도를 나타낸다.
도 5a는 도 3에 도시된 제1 전극의 일 실시 예를 나타낸다.
도 5b는 도 3에 도시된 제1 전극의 다른 실시 예를 나타낸다.
도 6은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 7a는 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타낸다.
도 7b는 도 7a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 8a는 또 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타낸다.
도 8b는 도 8a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 9는 도 8a 및 도 8b에 도시된 발광 소자의 Ⅰ-Ⅱ 절단 단면도를 나타낸다.
도 10a는 또 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타내고, 도 10b는 도 10a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 11a 내지 도 11i는 도 6에 도시된 발광 소자를 제조하는 방법을 나타내는 공정도이다.
도 12는 실시 예에 따른 조명 장치의 단면도를 나타낸다.
도 13은 실시 예에 따른 디스플레이 장치의 평면도를 나타낸다.
도 14는 도 13에 도시된 디스플레이 장치의 AA' 방향의 일 실시 예에 따른 단면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 3은 도 1 및 도 2에 도시된 발광 소자의 AB 방향의 단면도를 나타낸다.
도 4는 도 1 및 도 2에 도시된 발광 소자의 CD 방향의 단면도를 나타낸다.
도 5a는 도 3에 도시된 제1 전극의 일 실시 예를 나타낸다.
도 5b는 도 3에 도시된 제1 전극의 다른 실시 예를 나타낸다.
도 6은 다른 실시 예에 따른 발광 소자의 단면도를 나타낸다.
도 7a는 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타낸다.
도 7b는 도 7a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 8a는 또 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타낸다.
도 8b는 도 8a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 9는 도 8a 및 도 8b에 도시된 발광 소자의 Ⅰ-Ⅱ 절단 단면도를 나타낸다.
도 10a는 또 다른 실시 예에 따른 발광 소자의 상측 평면도를 나타내고, 도 10b는 도 10a에 도시된 발광 소자의 하측 평면도를 나타낸다.
도 11a 내지 도 11i는 도 6에 도시된 발광 소자를 제조하는 방법을 나타내는 공정도이다.
도 12는 실시 예에 따른 조명 장치의 단면도를 나타낸다.
도 13은 실시 예에 따른 디스플레이 장치의 평면도를 나타낸다.
도 14는 도 13에 도시된 디스플레이 장치의 AA' 방향의 일 실시 예에 따른 단면도를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한, 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 발광 소자(1000)의 상측 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(1000)의 하측 평면도를 나타내고, 도 3은 도 1 및 도 2에 도시된 발광 소자(1000)의 AB 방향의 단면도를 나타내고, 도 4는 도 1 및 도 2에 도시된 발광 소자(1000)의 CD 방향의 단면도를 나타낸다.
도 1 내지 도 4를 참조하면, 발광 소자(1000)는 발광 구조물(1110), 패시베이션층(passivation layer, 1120), 제1 전극(1130), 제2 전극(1140), 제2 전극 패드(1145), 및 절연층(insulation layer, 1150)을 포함한다.
발광 구조물(1110)은 제1 도전형 반도체층(1112), 제2 도전형 반도체층(1116), 및 제1 도전형 반도체층(1112)과 제2 도전형 반도체층(1116) 사이에 배치되는 활성층(1114)을 포함한다. 예컨대, 발광 구조물(1110)은 위에서 아래로 제1 도전형 반도체층(1112), 활성층(1114), 및 제2 도전형 반도체층(1116)이 순차적으로 배치되는 구조일 수 있다.
예컨대, 발광 구조물(1110)의 직경은 제1 도전형 반도체층(1112)에서 제2 도전형 반도체층(1116) 방향으로 갈수록 감소할 수 있으며, 발광 구조물(1110)의 측면은 역경사면을 가질 수 있다.
투광성 기판 또는 지지 기판을 구비하는 일반적인 발광 소자와 달리, 실시 예에 따른 발광 소자(1000)는 투광성 기판 또는 지지 기판을 구비하지 않는다. 이로 인하여 발광 소자의 칩 사이즈(예컨대, 직경), 또는 부피가 줄어들기 때문에, 실시 예에 따른 발광 소자가 사용되는 애플리케이션, 예컨대, 디스플레이 장치 등의 두께, 또는 사이즈를 줄일 수 있다.
제1 도전형 반도체층(1112)은 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제1 도전형 도펀트가 도핑될 수 있다.
예컨대, 제1 도전형 반도체층(1112)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, n형 도펀트(예: Si, Ge, Se, Te 등)가 도핑될 수 있다.
광 추출을 높이기 위하여 제1 도전형 반도체층(1112)의 상면에는 광 추출 구조, 예컨대, 요철(1112a)이 형성될 수 있다.
활성층(1114)은 제1 도전형 반도체층(1112)과 제2 도전형 반도체층(1116)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(1114)은 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 양자 점(Quantum Dot), 또는 양자 디스크(Quantum Disk) 구조를 가질 수 있다.
활성층(1114)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가질 수 있다. 활성층(1114)이 양자우물구조인 경우, 활성층(1114)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층(미도시) 및 InaAlbGa1 -a- bN(0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층(미도시)을 포함할 수 있다.
활성층(1114)의 우물층의 에너지 밴드 갭은 장벽층의 에너지 밴드 갭보다 낮을 수 있다. 우물층 및 장벽층은 적어도 1회 이상 교대로 적층될 수 있다.
제2 도전형 반도체층(1116)은 3족-5족, 2족-6족 등의 반도체 화합물일 수 있고, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 도전형 반도체층(1116)은 InxAlyGa1 -x- yN(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있으며, p형 도펀트(예: Mg, Zn, Ca,Sr, Ba)가 도핑될 수 있다.
발광 구조물(1110)은 적색광, 녹색광, 또는 청색광 중 어느 하나를 발생할 수 있으나, 이에 한정되는 것은 아니며, 다양한 파장대의 가시 광선을 발생하거나 또는 자외선을 발생할 수도 있다.
예컨대, 적색광을 발생하는 발광 구조물(1110)의 제1 도전형 반도체층은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질, 예컨대, AlGaP, InGaP, AlInGaP, InP, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN,AlGaAs, InGaAs, AlInGaAs, GaP 중 어느 하나 이상으로 형성될 수 있으며, n형 도펀트를 포함할 수 있다.
또한 예컨대, 적색광을 발생하는 발광 구조물(1110)의 활성층은 GaInP/AlGaInP, GaP/AlGaP, InGaP/AlGaP, InGaN/GaN, InGaN/InGaN, GaN/AlGaN, InAlGaN/GaN, GaAs/AlGaAs, InGaAs/AlGaAs 중 어느 하나 이상의 페어 구조로 형성될 수 있으나 이에 한정되지 않는다.
또한 예컨대, 적색광을 발생하는 발광 구조물의 활성층의 양자 우물층의 조성은 (AlpGa1 -p)qIn1 - qP층(단, 0≤p≤1, 0≤q≤1)일 수 있으며, 양자 장벽층의 조성은 (Alp1Ga1 - p1)q1In1 - q1P층(단, 0≤p1≤1, 0≤q1≤1)일 수 있으나 이에 한정되는 것은 아니다.
또한 예컨대, 적색광을 발생하는 발광 구조물의 제2 도전형 반도체층은 InxAlyGa1-x-yP (0≤x≤1, 0≤y≤1, 0≤x+y≤1) 또는 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 형성될 수 있으며, p형 도펀트를 포함할 수 있다.
도 3 및 도 4에는 도시되지 않았지만, 제1 도전형 반도체층(1112)으로부터 활성층(1114)으로 주입되는 전자가 제2 도전형 반도체층(1116)으로 넘어가는 것을 방지하여 발광 효율을 높이기 위하여, 발광 구조물(1110)은 활성층(1114)과 제2 도전형 반도체층(1116) 사이에 배치되는 전자 차단층을 더 구비할 수 있다. 이때 전자 차단층의 에너지 밴드 갭은 활성층(1114)의 장벽층의 에너지 밴드 갭보다 크다.
제1 전극(1130)은 발광 구조물(1110) 상에 배치되며, 일단은 제1 도전형 반도체층(1112)에 접촉하고, 타단은 발광 구조물(1110)의 측부 방향으로 확장되어 발광 구조물(1110)의 하단 아래까지 확장된다.
패시베이션층(1120)은 제1 도전형 반도체층(1112) 상에 배치된다. 패시베이션층(1120)은 제1 도전형 반도체층(1112)의 상면과 제1 전극(1130) 하면 사이에 배치될 수 있다. 또한 예컨대, 패시베이션층(1120)은 제2 절연층(1154) 상에도 배치될 수 있다.
예컨대, 제1 전극(1130)은 상부 전극(1134), 접촉 전극(1136), 및 확장 전극(1132)을 포함한다.
상부 전극(1134)은 제1 도전형 반도체층(1112) 및 제2 절연층(1154) 상에 배치되는 패시베이션층(1120) 상에 배치된다.
도 1에서 상부 전극(1134)은 제1 도전형 반도체층(1121)의 가장 자리, 예컨대, 제1 도전형 반도체층(1112)의 상면의 모서리에 인접하여 배치될 수 있으나, 이에 한정되는 것은 아니며, 제1 도전형 반도체층(1112)의 상면의 변의 중앙에 배치될 수도 있다.
도 1에 도시된 상부 전극(1134)의 평면 형상은 사각형이나, 이에 한정되는 것은 아니며, 다른 실시 예에서 상부 전극(1134)의 평면 형상은 원형, 타원형 또는 다각형일 수 있다.
접촉 전극(1136)은 상부 전극(1134)의 하면으로부터 확장되며, 패시베이션층(1120)을 관통하여 제1 도전형 반도체층(1112)의 상면에 접촉한다.
예컨대, 접촉 전극(1136)은 상부 전극(1134)의 하면에서 제1 도전형 반도체층(1112)의 상면 방향으로 연장될 수 있고, 제1 도전형 반도체층(1112)의 상면과 오믹 접촉할 수 있다.
접촉 전극(1136)은 상부 전극(1134)과 확장 전극(1132)이 만나는 부분과 이격하여 위치할 수 있다. 이로 인하여 확장 전극(1132)을 통하여 유입되는 전류를 발광 구조물(1110)에 분산시켜 제공하여 발광 소자(1000)의 광 효율을 향상시킬 수 있다.
확장 전극(1132)의 일단은 상부 전극(1134)의 일단과 연결되며, 타단은 상부 전극(1134)으로부터 발광 구조물(1110)의 제2 도전형 반도체층(1116)의 하면 아래까지 확장된다.
확장 전극(1132)은 제1 확장부(1132a), 및 제1 확장부(1132a)와 연결되는 제2 확장부(1132b)를 포함할 수 있다.
제1 확장부(1132a)는 상부 전극(1134)과 연결되고, 패시베이션층(1120)의 가장 자리와 접촉할 수 있다.
제2 확장부(1132b)는 일단이 제1 확장부(1132a)와 연결되고, 제1 도전형 반도체층(1112)에서 제2 도전형 반도체층(1116)으로 향하는 방향으로 확장되며, 발광 구조물(1110)과 수직 방향으로 오버랩되지 않는다.
또한 제2 확장부(1132b)는 수직 방향으로 접촉 전극(1136)과 오버랩되지 않는다. 여기서 수직 방향으로 제1 도전형 반도체층(1112)의 상면과 수직한 방향일 수 있다.
제2 확장부(1132b)의 하단은 발광 구조물(1110)의 하단, 예컨대, 제2 도전형 반도체층(1116)의 하면 아래까지 확장될 수 있다. 예컨대, 제2 확장부(1132b)의 하단의 하면은 제2 전극 패드(1145)의 하면과 동일 평면 상에 위치하도록 발광 구조물의 하단까지 확장될 수 있다. 이는 패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과 다이 본딩 또는 플립 칩 본딩을 하기 위해서이다.
도 3에서 패시베이션층(1120)은 제1 도전형 반도체층(1112)의 상면의 일 부분을 노출할 수 있다.
패시베이션층(1120)은 투광성의 절연 물질, 예컨대, SiO2, SiOx, Si3N4, TiO2, SiNx, SiOxNy, 또는 Al2O3로 이루어질 수 있다.
도 5a는 도 3에 도시된 제1 전극(1130)의 일 실시 예를 나타낸다.
도 5a를 참조하면, 제1 전극(1130)은 상부 전극(1134), 접촉 전극(1136), 및 확장 전극(1132)을 포함할 수 있다.
예컨대, 접촉 전극(136)은 하나의 직선의 라인(line) 형상일 수 있으나, 이에 한정되는 것은 아니며, 상부 전극(1134)의 평면 형상에 따라서 원형, 타원형, 또는 다각형일 수도 있다.
도 5b는 도 3에 도시된 제1 전극(1130)의 다른 실시 예(1130a)를 나타낸다.
도 5b를 참조하면, 제1 전극(1130a)은 상부 전극(1134), 서로 이격하여 배치되는 복수의 접촉 전극들(1136-1 내지 1136-4), 및 확장 전극(1132)을 포함할 수 있다.
복수의 접촉 전극들(1136-1 내지 1136-4) 각각은 상부 전극(1134)의 하면에 접촉 또는 연결되며, 패시베이션층(1120)을 관통하여 제1 도전형 반도체층(1112)의 상면에 접촉될 수 있다.
복수의 접촉 전극들(1136-1 내지 1136-4)의 형상은 사각형일 수 있으나, 이에 한정하지 않으며, 원형 또는 다각형 형상일 수도 있다.
제2 전극(1140)은 발광 구조물(1110) 아래에 배치되며, 제2 도전형 반도체층(1116)과 접촉한다. 예컨대, 제2 전극(1140)은 발광 구조물(1110)의 하면, 예컨대, 제2 도전형 반도체층(1116)의 하면 상에 배치될 수 있다.
제2 전극(1140)은 제2 도전형 반도체층(1116)과 제2 전극 패드(1145) 사이에 배치되며, 제2 전극(1140)과 제2 도전형 반도체층(1116)은 오믹 접촉될 수 있다.
제1 전극(1130)은 제1 도전형 반도체층(1112)과 오믹 접촉을 위한 오믹 접촉층, 및 반사층을 포함할 수 있다. 예컨대, 제1 전극(1130)은 Pb, Sn, Au, Ge, Cu, Bi, Cd, Zn, Ag, Ni, Ti, 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어질 수 있으며, 단층 또는 복수의 층들로 이루어질 수 있다.
제2 전극(1140)은 제2 도전형 반도체층(1116)과 오믹 접촉을 위한 오믹 접촉층, 및 반사층을 포함할 수 있다.
예컨대, 제2 전극(1140)의 오믹 접촉층은 ITO와 같은 투명 전도성 산화물, 또는 Ni, Cr일 수 있다. 예컨대, 제2 전극(1140)의 반사층은 Ag, Al, 또는 Rh를 포함하거나, 또는 Ag, Al, 또는 Rh를 포함하는 합금이거나 또는 Cu, Re, Bi, Al, Zn, W, Sn, In, 또는 Ni 중 선택된 적어도 하나와 은(Ag)과의 합금일 수 있다.
또한 제2 전극(1140)은 확산 방지층, 또는 본딩층 중 적어도 하나를 더 포함할 수 있다. 예컨대, 제2 전극(1140)은 Ni, Cr, Ti, Pd, Pt, W, Co, 또는 Cu 중 적어도 하나를 포함하는 확산 방지층을 더 포함할 수 있다. 또한 예컨대, 제2 전극(1140)은 금(Au), 은(Ag), 또는 Au 함금으로 이루어지는 본딩층을 더 포함할 수 있다.
제1 전극 패드(1135) 및 제2 전극 패드(1145) 각각은 패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과 본딩되는 부분으로 전기적 통전을 유지할 수 있는 전도성 금속일 수 있다. 예컨대, 제1 전극 패드(1135) 및 제2 전극 패드(1145) 각각은 Au, Ni, Cu, 또는 Al 중 적어도 하나를 포함하거나, 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어질 수 있다.
또한 예컨대, 패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과의 본딩시, 작은 사이즈(예컨대, 100 마이크로 미만의 직경)를 갖는 발광 소자의 자기 정렬(self-assembly)을 위하여 제2 전극 패드(1145)는 Co, Ni, 또는 Fe 중 적어도 하나를 포함하거나, 또는 이들 중 적어도 하나를 포함하는 합금으로 이루어질 수 있다.
절연층(1150)은 발광 구조물(1110)의 측면 또는 하면 중 적어도 하나에 배치된다.
절연층(1150)은 제2 도전형 반도체층(1116) 아래에 배치될 수 있다.
예컨대, 절연층(1150)은 제2 도전형 반도체층(1116)의 하면에 배치되는 제1 절연층(1152)을 포함할 수 있다.
예컨대, 제1 절연층(1152)은 제2 전극(1140)이 배치되는 영역을 제외한 제2 도전형 반도체층(1116)의 하면의 나머지 영역에 배치될 수 있다. 또한 예컨대, 제1 절연층(1152)은 제2 도전형 반도체층(1116)의 하면에 배치되는 제2 전극(1140)의 하면의 가장 자리 영역에도 배치될 수 있으며, 제2 전극(1140)의 하면의 일부 영역을 노출할 수 있다.
제2 전극 패드(1145)는 제1 절연층(1152) 및 제2 전극(1145) 아래에 배치될 수 있다.
패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과의 다이 본딩(die bonding)을 하기 위하여, 제2 전극 패드(1145)의 하면과 제2 확장부(1132b)의 하면은 동일 평면(305) 상에 위치할 수 있다.
제2 전극 패드(1145)는 제1 절연층(1152)에 의하여 노출되는 제2 전극(1140)의 하면의 일부 영역 아래에 배치될 수 있으며, 제2 전극(1140)의 노출되는 부분과 연결 또는 접촉될 수 있다.
예컨대, 제1 절연층(1152)은 제2 전극 패드(1145)의 측면의 상측 일부만을 감쌀 수 있다. 그리고 제2 전극 패드(1145)는 제1 절연층(1152)에 의하여 노출되는 제2 전극(1140)의 하면 아래에 배치될 수 있다. 제2 전극 패드(1145)의 가장 자리는 제1 절연층(1152)의 하면과 접하도록 제1 절연층(1152)의 하면 아래까지 수평 방향으로 확장되는 구조를 가질 수 있으나, 이에 한정되는 것은 아니다.
예컨대, 제2 전극 패드(1145)는 제2 도전형 반도체층(1116)에서 제1 도전형 반도체층(1112)으로 향하는 방향으로 볼록하게 절곡된 구조일 수 있으나, 이에 한정되는 것은 아니다.
다른 실시 예에서는 제1 절연층이 제2 전극 패드(1145)의 측면을 전부 감싸고, 제1 절연층의 하면, 제2 전극 패드(1145)의 하면, 및 제2 확장부(1132b)의 하면은 동일 평면 상에 위치할 수도 있다.
절연층(1150)은 발광 구조물(1110)의 측면에 배치되는 제2 절연층(1154)을 더 포함할 수 있다. 예컨대, 제2 절연층(1154)은 제1 도전형 반도체층(1112)의 측면, 활성층(1114)의 측면, 및 제2 도전형 반도체층(1116)의 측면에 배치될 수 있다.
예컨대, 제2 절연층(1154)의 일단은 제1 도전형 반도체층(1112)의 상면의 가장 자리까지 확장되어 패시베이션층(1120)과 연결 또는 접촉될 수 있으며, 제2 절연층(1154)의 타단은 제1 절연층(1152)과 연결 또는 접촉될 수 있다.
절연층(1150)은 절연 물질, 예컨대, SiO2, SiOx, Si3N4, TiO2, SiNx, SiOxNy, 또는 Al2O3 중 적어도 하나를 포함할 수 있다.
절연층(1150)은 굴절률이 서로 다른 적어도 두 개의 층을 적어도 1회 이상 교대로 적층한 복층 구조를 가지는 분산 브래그 반사층(Distributed Bragg Reflective layer)일 수 있다.
절연층(1150)은 제1 굴절률을 갖는 제1층, 및 제1 굴절률보다 작은 제2 굴절률을 갖는 제2층이 교대로 1회 이상 적층된 구조일 수 있다.
예컨대, 절연층(1150)은 TiO2층/SiO2층이 1회 이상 적층된 구조일 수 있고, 제1층 및 제2층 각각의 두께는 λ/4일 수 있고, λ은 발광 구조물(1110)에서 발생하는 광의 파장을 의미할 수 있다.
도 3에 도시된 바와 같이, 제1 전극(1130)의 제2 확장부(1132b)는 활성층(1114) 및 제2 도전형 반도체층(1116)의 측면 상에 위치하는 제2 절연층(1154)의 일부와 이격하여 위치할 수 있다.
또한 제2 확장부(1132b)의 최하단은 제1 및 제2 절연층들(1152,1154)으로부터 이격하여 위치할 수 있다. 이는 패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과의 본딩시, 제2 확장부(1132b)와 제2 전극 패드(1145) 간의 전기적인 단락을 방지하기 위함이다.
예컨대, 제2 확장부(1132b)는 수직선(1301)을 기준으로 경사지도록 확장될 수 있으며, 수직선(1301)은 제1 도전형 반도체층의 상면과 수직이고, 제1 확장부(1132a)와 제2 확장부(1132b)가 만나는 부분을 지나는 가상의 직선일 수 있다.
예컨대, 수직선(1301)과 제2 확장부(1132b)의 내측면 간의 내각(θ)은 0°이상이고, 30°보다 작을 수 있다. θ가 0°보다 작을 경우에는 제2 확장부(1132b)의 하단과 제2 전극 패드(1145) 간의 이격 거리가 짧아, 양자 간의 전기적인 단락이 발생할 수 있다. 또한 θ가 30°이상일 경우에는 제2 확장부(1132b)의 형성이 용이하지 않고, 단선될 수 있다.
θ가 0°인 경우는 제2 확장부(1132b)의 내측면이 수직선(301)과 평행한 경우이고, θ가 양수인 경우는 제2 확장부(1132b)의 내측면이 수직선(301)의 우측에 위치하는 경우이고, θ가 음수인 경우는 수직선(301)을 기준으로 제2 확장부(1132b)의 내측면이 수직선의 좌측(301)에 위치하는 경우일 수 있다.
또는 예컨대, 제2 확장부(1132b)의 하단과 제2 전극 패드(1145) 간의 단락 방지 및 제2 확장부(1132b)의 단선 방지를 안정적으로 확보하기 위하여, 수직선(1301)과 제2 확장부(1132b) 사이의 내각(θ)은 0°~ 15°일 수도 있다. 또는 예컨대, θ는 5°초과이고 15°이하일 수도 있다.
예컨대, 제2 확장부(1132b)와 제2 절연층(1154) 간의 이격 거리(D1)는 제1 도전형 반도체층(1112)에서 제2 도전형 반도체층(1116) 방향으로 갈수록 증가할 수 있다.
제2 확장부(1132b)의 최하단과 제2 전극 패드(1145) 사이의 이격 거리(D2)는 2nm ~ 5nm일 수 있다.
D2가 2nm 미만일 경우에는 패키지 바디(package body), 서브 마운트(submount), 또는 기판 등과의 본딩시, 제2 확장부(1132b)와 제2 전극 패드(1145) 간의 전기적인 단락 위험이 있을 수 있다.
D2가 5nm 초과할 경우에는 제1 전극(1130)의 상부 전극(1134)과 확장 전극(1132)의 연결이 끊어지거나 또는 확장 전극(1132)이 단선될 수 있다.
도 6은 다른 실시 예에 따른 발광 소자(1000-1)의 단면도를 나타낸다. 도 3과 동일한 도면 부호는 동일한 구성을 나타내며, 동일한 구성에 대해서는 설명을 간략하게 하거나 생략한다.
도 3의 패시베이션층(1120a)은 제1 도전형 반도체층(1112)의 상면의 일부를 노출한다. 반면에, 도 6의 발광 소자(1000-1)의 패시베이션층(1120a)은 접촉 전극(1136)과 접촉을 위하여 노출되는 제1 도전형 반도체층(1112)의 상면의 일부분을 제외하고는, 제1 도전형 반도체층(1112)의 상면을 노출하지 않을 수 있다.
예컨대, 패시베이션층(1120a)은 접촉 전극(1136)과 접촉하는 제1 도전형 반도체층(1112)의 상면의 일 부분을 제외하고는 제1 도전형 반도체층(1112)의 상면을 전부 덮을 수 있고, 제2 절연층(1154)과 연결 또는 접촉될 수 있다.
도 7a는 다른 실시 예에 따른 발광 소자(1000-2)의 상측 평면도를 나타내고, 도 7b는 도 7a에 도시된 발광 소자(1000-2)의 하측 평면도를 나타낸다. 도 7a 및 도 7b는 도 6의 패시베이션층(1120a)을 포함하는 실시 예일 수 있으나, 이에 한정되는 것은 아니며, 도 3에 도시된 발광 소자(1000)에도 동일하게 적용될 수 있다.
도 7a 및 도 7b를 참조하면, 제1 전극(1130a)은 발광 구조물(1110)의 상면의 측변들(1110-1 내지 1110-4) 중 어느 한 측변(예컨대, 1110-3)에 인접하여 위치할 수 있다.
도 8a는 또 다른 실시 예에 따른 발광 소자(1000-3)의 상측 평면도를 나타내고, 도 8b는 도 8a에 도시된 발광 소자(1000-3)의 하측 평면도를 나타내며, 도 9는 도 8a 및 도 8b에 도시된 발광 소자(1000-3)의 Ⅰ-Ⅱ 방향의 단면도를 나타낸다.
도 8a, 도 8b, 및 도 9는 도 6의 패시베이션층(1120a)을 포함하는 실시 예일 수 있으나, 이에 한정되는 것은 아니며, 도 3에 도시된 발광 소자(100)에도 동일하게 적용될 수 있다.
도 8a, 도 8b, 및 도 9를 참조하면, 발광 소자(1000-3)는 2개의 제1 전극들(1130b1, 1130b2)를 가질 수 있다.
예컨대, 제1-1 전극(1130b1)은 발광 구조물(1110)의 상면의 측변들(1110-1 내지 1110-4) 중 제1 측변(예컨대, 1110-1)에 인접하여 위치할 수 있고, 제1-2 전극(1130b2)은 발광 구조물(1110)의 상면의 측변들(1110-1 내지 1110-4) 중 제1 측변(예컨대, 1110-1)과 마주보는 제2 측변(예컨대, 1110-2)에 인접하여 위치할 수 있다.
제1-1 및 제1-2 전극들(1130b1,1130b2) 각각의 구조는 상술한 도 3 또는 도 9의 제1 전극(1130)에 대한 설명이 동일하게 적용될 수 있다.
도 7a 및 도 7b의 실시 예와 비교할 때, 발광 소자(1000-3)는 2개의 제1 전극들을 구비함으로써, 전류 분산 효율을 향상시킬 수 있다.
도 8a, 도 8b, 및 도 9에서는 2개의 제1 전극들을 예시하나, 이에 한정되는 것은 아니며, 다른 실시 예에서 제1 전극들의 수는 3개 이상일 수 있다. 또한 다른 실시 예에서는 제1 전극들은 발광 구조물(1110)의 상면의 측변들(1110-1 내지 1110-4) 중 서로 마주보지 않은 측면들에 배치될 수도 있다.
도 10a는 다른 실시 예에 따른 발광 소자(1000-4)의 상측 평면도를 나타내고, 도 10b는 도 10a에 도시된 발광 소자(1000-4)의 하측 평면도를 나타낸다. 도 10a 및 도 10b는 도 6의 패시베이션층(1120a)을 포함하는 실시 예일 수 있으나, 이에 한정되는 것은 아니며, 도 3에 도시된 발광 소자(1000)에도 동일하게 적용될 수 있다.
도 10a 및 도 10b를 참조하면, 발광 소자(1000-4)는 발광 구조물(1110)의 상면의 가장 자리 영역 상에 위치하는 제1 전극(1130c)을 가질 수 있다.
예컨대, 제1 전극(1130c)은 발광 구조물(1110)의 상면의 측변들(1110-1 내지 1110-4)에 인접하는 가장 자리에 위치할 수 있다. 발광 소자들(1000-1 내지 1000-3)과 비교할 때, 도 10a 및 도 10b에 도시된 실시 예는 제1 전극(1130c)이 발광 구조물의 상면의 측변들에 인접하는 가장 자리에 위치하기 때문에, 전류 분산에 따른 광효율을 더욱 향상시킬 수 있다.
다른 실시 예에서 제1 전극과 본딩되는 패키지 바디(package body), 서브 마운트(submount), 또는 기판의 도전층의 배치 및 구조에 따라서 제1 전극은 다양한 위치에 배치될 수 있다.
도 3, 도 6, 도 9, 도 7a 및 도 7b, 도 10a 및 도 10b에 도시된 발광 소자(1000, 1000-1 내지 1000-4)는 칩 사이즈(예컨대, 칩의 최대 직경)가 100 마이크로 미터 미만일 수 있다. 이와 같이 직경이 100 마이크로 미만인 발광 소자는 와이어 본딩을 위한 본딩 패드의 형성이 용이하지 않다.
패키지 바디(package body), 서브 마운트(submount), 또는 기판의 도전층과 다이 본딩 또는 플립 칩 본딩되는 제1 전극(1130)의 제2 확장부(1132b)의 일단을 발광 구조물과 이격하여 위치시킴으로써, 실시 예는 작은 사이즈의 면적을 갖는 발광 구조물(1110)의 동일 측에 플립 칩 본딩 또는 다이 본딩을 위한 전극 패드를 용이하게 구현할 수 있다.
도 11a 내지 도 11i는 도 6에 도시된 발광 소자(1000-1)를 제조하는 방법을 나타내는 공정도이다.
도 11a를 참조하면, 성장 기판(1410) 상에 발광 구조물(1110)을 형성한다.
예컨대, 성장 기판(1410) 상에 제1 도전형 반도체층(1112), 활성층(1114), 및 제2 도전형 반도체층(1116)를 순차적으로 형성할 수 있다. 발광 구조물(1110)의 측면은 개별 칩을 구분하기 위하여 발광 구조물에 대한 아이솔레이션(isolation) 식각 공정에 의하여 성장 기판(1410)에 대하여 기울어진 경사면이 될 수 있다.
도 11a에는 도시되지 않았지만, 발광 구조물(1110)과 성장 기판(1410) 간의 격자 상수의 차이에 의한 스트레스를 완화하기 위하여 성장 기판(1410)과 발광 구조물(1110) 사이에 버퍼층(buffer layer) 또는 언도프드 반도체층(undoped-semiconductor layer), 예컨대, 언도프드 GaN층을 더 형성할 수도 있다.
여기서 언도프드 GaN은 Unintentionally doped(의도하지 않은 언도프드) GaN(이하, "UID GaN"이라 칭한다), 특히 n-형의 UID GaN으로 성장될 있다. 예컨대, GaN의 성장 공정에서 n-형 도펀트를 공급하지 않는 영역에서도 N(나트륨)이 결핍된 N-vacancy가 발생할 수 있고, N-vacancy가 많아지면 잉여 전자의 농도가 커져서, UID GaN의 제조 공정에서 의도하지 않았더라고 UID GaN은 n-형 도펀트로 도핑된 것과 유사한 전기적인 특성을 나타낼 수도 있다.
성장 기판(1410)은 질화물 반도체 단결정을 성장시키기에 적합한 기판으로서, 예컨대, 사파이어 기판, 실리콘(Si) 기판, 산화아연(ZnO) 기판, 질화물 반도체 기판 중 어느 하나, 또는 GaN, InGaN, AlGaN, AlInGaN 중에서 적어도 어느 하나가 적층된 템플레이트(Template) 기판일 수 있다.
다음으로 도 11b를 참조하면, 발광 구조물(1110)의 제2 도전형 반도체층(1116) 상에 제2 전극(1140)을 형성한다. 예컨대, 제2 도전형 반도체층(1116) 상에 제2 전극(1140) 형성을 위한 전도성 물질을 형성한 후에 포토리쏘그라피 공정 및 식각 공정을 통하여 전도성 물질을 패턴화함으로써, 제2 전극(1140)을 형성할 수 있다.
다음으로 도 11c를 참조하면, 발광 구조물(1110)의 측면 및 제2 도전형 반도체층(1116) 상에 절연 물질을 증착하여 절연층(1150)을 형성한다. 예컨대, 제2 도전형 반도체층(1116) 상에 제1 절연층(1152)을 형성함과 동시에 발광 구조물(1110)의 측면에 제2 절연층(1154)을 형성할 수 있으며, 제1 절연층(1152)은 제2 전극(1140)의 상면의 일 영역을 노출할 수 있다.
다음으로 도 11d를 참조하면, 제1 절연층(1152) 및 노출되는 제2 전극(1140)의 상면의 일 영역 상에 제2 전극 패드(1145)를 형성한다.
예컨대, 제1 절연층(1152) 및 제2 전극(1140)이 형성된 제2 도전형 반도체층(1116) 상에 전도성 물질을 증착한 후에 증착된 전도성 물질을 패터닝함으로써, 절연층(1152) 상에 제2 전극(1140)과 접촉되는 제2 전극 패드(1145)를 형성할 수 있다.
다음으로 도 11e를 참조하면, 임시 기판(Temporary Substrate, 1420), 및 임시 기판(1420) 상에 형성되는 희생층(1430)을 포함하는 지지 기판(1401)을 준비한다.
실리콘 등과 같은 접착 부재(미도시)에 의하여 제2 전극 패드(1145)를 희생층(1430)에 본딩시킨다. 그리고 제2 전극 패드(1145)가 희생층(1430)에 본딩된 상태에서, 레이저 리프트 오프(Laser Lift Off, LLO) 공정에 의하여 성장 기판(1410)을 제거한다. 도 11e 이후에서는 도 11d에 도시된 발광 구조물(1110)을 180° 회전하여 도시한다.
다음으로 도 11f를 참조하면, 발광 구조물(1110)과 성장 기판(1410) 사이에 형성되었던 버퍼층 또는 언도프드 반도체층을 식각 등을 통하여 제거한다. 그리고 성장 기판(1410)의 제거에 의하여 노출되는 제1 도전형 반도체층(1112)의 표면에 식각 등을 통하여 광 추출 구조(1112a)를 형성한다.
다음으로 도 11g를 참조하면, 성장 기판(1410)의 제거에 의하여 노출되는 제1 도전형 반도체층(1112)의 표면에 투광성 절연 물질을 증착하여 패시베이션층(1120a)을 형성한다.
그리고 패시베이션층(1120a)의 일부를 식각하여, 제1 도전형 반도체층(1112)의 표면의 일부를 노출하는 관통홀(1302)을 형성한다.
도 11g의 공정에서 제1 도전형 반도체층(1112)의 표면을 노출하도록 패시베이션층(1120a)을 패턴닝함에 의하여, 도 3에 도시된 실시 예가 구현될 수 있다.
다음으로 도 11h를 참조하면, 관통홀(1301)을 채우도록 도전성 물질을 패시베이션층(1120a)에 증착한다. 이때 패시베이션층(1120a) 상에 형성되는 도전성 물질을 발광 구조물(1110)의 일 측의 희생층(1430)의 상면까지 확장되도록 증착시킨다.
그리고 패시베이션층(1120a) 상에 형성되는 도전성 물질을 패터닝함으로써, 제1 전극(1130)을 형성한다. 이때 관통홀(1301)에 채워진 도전성 물질은 제1 도전형 반도체층(1112)의 표면과 접촉할 수 있다.
다음으로 도 11i를 참조하면, 화학적 식각을 이용하여 희생층(1430)을 제거함으로써, 임시 기판(1420)을 제거하여, 실시 예에 따른 발광 소자(1000-1)를 얻을 수 있다.
도 12는 실시 예에 따른 조명 장치(1200)의 단면도를 나타낸다.
도 12를 참조하면, 조명 장치(1200)는 기판(1510), 몸체(1520), 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5), 및 투광성 부재(1540)를 포함한다.
기판(1510)은 제1 및 제2 배선층들(1512, 1514) 및 절연층(1515)을 포함하는 인쇄회로기판일 수 있다. 예컨대, 기판(1510)은 연성회로기판일 수 있다.
제1 및 제2 배선층들(1512, 1514)은 기판(1510) 상에 서로 이격하여 배치될 수 있으며, 절연층(1515)은 제1 및 제2 배선층들(1512, 1514) 사이의 기판(1510)의 상면 상에 배치되어 제1 및 제2 배선층들(1512, 1514) 간을 전기적으로 절연시킬 수 있다. 또는 다른 실시 예에서는 절연층(1515)은 생략될 수도 있다.
적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)는 기판(1510) 상에 배치되며, 제1 및 제2 배선층들(1512, 1514)과 전기적으로 연결된다. 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)는 상술한 실시 예에 따른 발광 소자들(1000, 1000-1 내지 1000-4) 중 어느 하나일 수 있다.
몸체(1520)는 기판(1510) 상에 배치되며, 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)로부터 조사되는 빛을 반사시킨다.
예컨대, 몸체(1520)는 캐비티를 가지며, 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)는 캐비티 내에 배치될 수 있다.
예컨대, 몸체(1520)는 발광 소자들의 개수에 대응하는 수의 캐비티들을 포함할 수 있으며, 캐비티들 각각에는 발광 소자들 중 대응하는 어느 하나가 배치될 수 있다.
또한 몸체(1520)는 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)의 주위를 감싸는 격벽(1520a)을 가질 수 있다. 격벽(1520a)의 측면은 기판(1510)의 상부면에 대하여 기울어진 경사면일 수 있으며, 적어도 하나의 발광 소자(예컨대, 1530-1 내지 1530-5)로부터 조사되는 빛을 반사시킬 수 있다.
도 12에서 발광 소자의 수는 5개이나, 이에 한정되는 것은 아니다. 조명 장치(1200)가 복수 개의 발광 소자들을 구비할 경우, 조명 장치는 발광 모듈로 구현될 수 있다.
또한 예컨대, 다른 실시 예에서 발광 소자의 수는 1개일 수 있으며, 몸체(1520)는 발광 소자가 배치되는 1개의 캐비티를 가질 수 있으며, 실시 예에 따른 조명 장치(1200)는 발광 소자 패키지 형태로 구현될 수 있다.
또한 예컨대, 조명 장치(1200)가 복수 개의 발광 소자들을 구비하고, 복수 개의 발광 소자들이 청색광, 적색광, 또는 녹색광을 발생하는 경우에는, 발광 모듈 또는 이미지를 표현하는 디스플레이 장치의 광원으로 구현될 수도 있다.
실시 예에 따른 발광 소자들은 두께를 줄일 수 있기 때문에, 이를 포함하는 발광 모듈 또는 디스플레이 장치는 크기 예컨대, 두께를 줄일 수 있다.
일반적인 수평형 발광 소자는 성장 기판(예컨대, 사파이어 기판)을 포함하지만, 실시 예의 발광 소자들(예컨대, 1530-1 내지 1530-5)은 성장 기판을 포함하지 않아 두께를 줄일 수 있다.
일반적인 수직형 발광 소자는 제1 전극 패드와 제2 전극 패드가 발광 구조물의 서로 반대 측에 배치되는 반면에, 실시 예의 발광 소자들(예컨대, 1530-1 내지 1530-5)은 제2 전극 패드(1145) 및 제1 전극(1130)의 제2 확장부(1132b)가 발광 구조물(1110)의 동일 측에 위치하기 때문에 두께를 줄일 수 있다.
투광성 부재(1540)는 발광 소자(1530-2 내지 1530-5)를 감싸도록 몸체(1520)의 캐비티 내에 배치된다. 투광성 부재(1540)는 외부의 충격에 의한 발광 소자의 파손을 방지할 수 있고, 습기로 인한 발광 소자(1530-2 내지 1530-5)의 변색을 방지할 수 있다. 다른 실시 예에서는 투광성 부재(1540)가 생략될 수도 있다.
도 13은 실시 예에 따른 디스플레이 장치(3000)의 평면도를 나타내고, 도 14는 도 13에 도시된 디스플레이 장치의 AA' 방향의 일 실시 예에 따른 단면도를 나타낸다.
도 13의 디스플레이 장치(3000)에는 휴대폰, 스마트 폰(smart phone), 노트북 컴퓨터, 디지털 방송용 단말기, PDA(Personal Digital Assistants), PMP(Portable Miltimedia Player), 네비게이션, 슬레이트 피시(Slate PC), 테블릿(Tablet) PC, 디지털 TV, 및 데스크탑 컴퓨터 등이 포함될 수 있으며, 평판 디스플레이 또는 플렉서블 디스플레이(flexible display)로 구현될 수도 있다. 또한 디스플레이 장치(3000)는 디스플레이 패널로 구현될 수 있다.
디스플레이 장치(3000)에 의해 표현되는 시각 정보는 매트릭스 형태로 배치되는 단위 화소(sub-pixel)의 발광이 제어됨으로써 구현될 수 있다. 이때 단위 화소는 R(Red), G(Green), B(Blue)의 조합에 의하여 형성되는 하나의 색을 구현하기 위한 최소 단위일 수 있다. 상술한 실시 예에 따른 발광 소자는 디스플레이 장치(3000)의 단위 화소의 역할을 할 수 있다.
도 13 및 도 14를 참조하면, 디스플레이 장치(3000)는 기판(3100), 제1 배선 전극(3112), 제2 배선 전극(3114), 격벽(3520a)을 갖는 몸체(3520), 및 복수의 발광 소자들(예컨대, 3530-1 내지 3530-5)을 포함하는 매트릭스 형태의 단위 화소 어레이(P11 내지 Pnm, n,m>1인 자연수), 및 투광성 부재(3540)를 포함할 수 있다.
기판(3100)은 플렉서블 기판일 수 있다. 예컨대, 기판(3100)은 유리나 폴리이미드(Polyimide)를 포함할 수 있으며, 절연성을 위하여 절연 재질, 예컨대, PEN(Polyethylene Naphthalate), 또는 PET(Polyethylene Terephthalate) 등을 포함할 수 있다. 기판(3100)은 투광성일 수 있으나, 이에 한정되는 것은 아니며, 다른 실시 예에서는 불투광성일 수도 있다.
복수의 발광 소자들(예컨대, 3530-1 내지 3530-5)은 기판(3100) 상에 m×n 매트릭스 형태로 배치될 수 있다. 도 14에는 5개의 발광 소자만을 도시하나, 디스플레이 장치(3000)의 발광 소자들의 수는 m×n 매트릭스에 포함된 개수일 수 있다.
격벽(3520a)은 복수의 발광 소자들(예컨대, 3530-1 내지 3530-5) 사이에 배치되며, 디스플레이 장치(3000)의 목적에 따라 콘트라스트(contrast)를 높이기 위하여 블랙(Black) 절연체를 포함하거나 또는 반사성을 높이기 위하여 화이트(white) 절연체를 포함할 수 있다.
도 12의 격벽(1520a), 몸체(1520), 투광성 부재(1540)에 대한 설명이 격벽(3520a), 몸체(3520), 투광성 부재(3540)에 적용될 수 있다.
발광 소자들(예컨대, 3530-1 내지 3530-5) 각각은 도 3, 도 6, 도 7a, 도 8a, 및 도 10a에 도시된 실시 예들 중 어느 하나일 수 있다.
제1 배선 전극(3112)은 기판(3100)의 하면에 배치되고, 기판(3100)을 관통하여 발광 소자들(예컨대, 3530-1 내지 3530-5) 각각의 제1 전극(1130)의 일단, 예컨대, 확장 전극(1132)의 일단과 연결 또는 본딩된다.
제2 배선 전극(3114)은 기판(3100)의 하면에 제1 배선 전극(3114)과 이격하여 배치되고, 기판(3100)을 관통하여 발광 소자들(예컨대, 3530-1 내지 3530-5) 각각의 제2 전극 패드(1145)에 연결 또는 본딩된다.
제1 및 제2 배선 전극들(3112,3114) 각각은 기판(3100)의 하면으로부터 노출될 수 있으나, 이에 한정되는 것은 아니다. 또한 도 14에서는 제1 및 제2 배선 전극들(3112,3114)이 기판(3100)을 관통하지만, 이에 한정되는 것은 아니며, 다른 실시 예에서는 제1 및 제2 배선 전극들(3112,3114)은 기판(3100)을 관통하지 않고, 기판(3100) 상에 위치할 수도 있다.
도 13 및 도 14에는 도시되지 않았지만, 제1 및 제2 배선 전극들(3112,3114)의 전기적인 단락을 방지하기 위하여 실시 예는 제1 및 제 배선 전극들(3112,3114) 사이의 기판(3100) 하면 상에 절연층을 더 구비할 수 있다.
발광 소자들(예컨대, 3530-1 내지 3530-5) 각각은 청색광을 발생하는 발광 소자, 적색광을 발생하는 발광 소자, 및 녹색광을 발생하는 발광 소자를 포함하며, 행 방향 및 열 방향 각각으로 적색광을 발생하는 발광 소자, 녹색광을 발생하는 발광 소자, 및 청색광을 발생하는 발광 소자가 순차적으로 반복하여 배치될 수 있다. 이때 적색광, 녹색광, 청색광을 발생하는 발광 소자들, 예컨대, 단위 화소들이 하나의 이미지 화소(image pixel)을 이룰 수 있다.
단위 화소 어레이에서 적색광을 발생하는 발광 소자의 발광 영역(이하 "적색 발광 영역"이라 함)의 면적, 녹색광을 발생하는 발광 소자의 발광 영역(이하 "녹색 발광 영역"이라 함)의 면적, 및 청색광을 발생하는 발광 소자의 발광 영역(이하 "청색 발광 영역"이라 함)의 면적은 서로 다를 수 있다. 예컨대, 발광 효율이 상대적으로 낮은 녹색 발광 영역의 면적과 적색 발광 영역의 면적이 청색 발광 영역의 면적보다 클 수 있다.
예컨대, 녹색 발광 영역의 면적은 청색 발광 영역의 면적의 1배 ~ 4배일 수 있고, 적색 발광 영역의 면적은 청색 발광 영역의 면적의 1배 ~ 3 배일 수 있다.
또한 예컨대, 다른 실시 예에서는 적색 발광 영역 및 녹색 발광 영역의 면적은 서로 동일할 수도 있다.
예컨대, 청색 발광 영역의 면적, 적색 발광 영역의 면적, 녹색 발광 영역의 면적의 비율은 1:2:3 또는 1:3:3일 수 있으나, 이에 한정되는 것은 아니다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
1110: 발광 구조물 1120: 패시베이션층
1130: 제1 전극 1135: 제1 전극 패드
1140: 제2 전극 1145: 제2 전극 패드
1150: 절연층.
1130: 제1 전극 1135: 제1 전극 패드
1140: 제2 전극 1145: 제2 전극 패드
1150: 절연층.
Claims (14)
- 제1 도전형 반도체층, 제2 도전형 반도체층, 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층을 포함하는 발광 구조물;
상기 제1 도전형 반도체층 상에 배치되는 패시베이션층;
상기 패시베이션층 상에 배치되고, 일단은 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층에 접촉되고, 타 단은 상기 발광 구조물의 측부 방향으로 확장되어 상기 발광 구조물의 하단 아래까지 확장되는 제1 전극;
상기 제2 도전형 반도체층 아래에 배치되는 제2 전극;
상기 제2 전극 아래에 배치되는 전극 패드; 및
상기 발광 구조물의 측면에 배치되는 절연층을 포함하며,
상기 제1 전극의 타단은 상기 발광 구조물의 측면에 배치되는 절연층으로부터 이격하는 발광 소자. - 제1항에 있어서, 상기 제1 전극은,
상기 제1 도전형 반도체층 상에 배치되는 상부 전극;
상기 상부 전극과 연결되고, 상기 패시베이션층을 관통하여 상기 제1 도전형 반도체층에 접촉되는 적어도 하나의 접촉 전극; 및
상기 상부 전극의 일단과 연결되고, 상기 발광 구조물의 측부 방향으로 확장되어 상기 발광 구조물의 하단 아래까지 확장되는 확장 전극을 포함하는 발광 소자. - 제2항에 있어서, 상기 확장 전극은,
상기 패시베이션층 상에 배치되고, 상기 상부 전극으로부터 수평 방향으로 확장되는 제1 확장부; 및
상기 제1 확장부와 연결되고, 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층으로 향하는 방향으로 상기 제2 도전형 반도체층의 하면 아래까지 확장되는 제2 확장부를 포함하는 발광 소자. - 제3항에 있어서,
상기 제2 확장부는 수직 방향으로 상기 발광 구조물과 오버랩되지 않으며, 상기 수직 방향은 상기 제1 도전형 반도체층의 상면과 수직인 방향인 발광 소자. - 제4항에 있어서,
상기 제2 확장부의 하단의 하면은 상기 제2 전극 패드의 하면과 동일 평면 상에 위치하는 발광 소자. - 제4항에 있어서,
상기 제2 확장부는 수직선을 기준으로 경사지도록 확장되며, 상기 수직선은 상기 제1 도전형 반도체층의 상면과 수직인 가상의 직선인 발광 소자. - 제6항에 있어서,
상기 수직선과 상기 제2 확장부 간의 내각은 0°~ 15°인 발광 소자. - 제4항에 있어서,
상기 제2 확장부와 상기 절연층 간의 이격 거리는 상기 제1 도전형 반도체층에서 상기 제2 도전형 반도체층 방향으로 갈수록 증가하는 발광 소자. - 제3항에 있어서,
상기 제2 확장부는 상기 활성층 및 상기 제2 도전형 반도체층의 측면 상에 위치하는 절연층의 일부와 이격하는 발광 소자. - 제1항에 있어서,
상기 제1 전극은 상기 발광 구조물의 상면의 측변들 중 어느 한 측변에 인접하여 위치하는 발광 소자. - 제1항에 있어서, 상기 제1 전극은,
상기 발광 구조물의 상면의 측변들 중 제1 측변에 인접하여 위치하는 제1-1 전극; 및
상기 발광 구조물의 상면의 측변들 중 상기 제1 측변과 마주보는 제2 측변에 인접하여 위치하는 제1-2 전극을 포함하는 발광 소자. - 제3항에 있어서,
상기 제2 확장부는 수직 방향으로 상기 접촉 전극과 오버랩되지 않으며, 상기 수직 방향은 상기 제1 도전형 반도체층의 상면과 수직인 방향인 발광 소자. - 제3항에 있어서, 상기 절연층은,
상기 제2 도전형 반도체층의 하면에 배치되고, 상기 제2 전극을 노출하는 제1 절연층; 및
상기 발광 구조물의 측면에 배치되는 제2 절연층을 포함하며,
상기 제2 확장부의 하단은 상기 제1 절연층 및 제2 절연층으로부터 이격되는 발광 소자. - 제1 배선 전극 및 제2 배선 전극을 포함하는 기판; 및
상기 기판 상에 매트릭스 형태로 배치되는 복수의 발광 소자들을 포함하며,
상기 복수의 발광 소자들은 적색광을 발생하는 제1 발광 소자, 녹색광을 발생하는 제2 발광 소자, 및 청색광을 발생하는 제2 발광 소자를 포함하며,
상기 복수의 발광 소자들 각각은 청구항 제1항 내지 제13항 중 어느 한 항에 기재된 발광 소자이고,
상기 복수의 발광 소자들 각각의 제1 전극은 상기 제1 배선 전극에 본딩되고, 상기 복수의 발광 소자들 각각의 제2 전극 패드는 상기 제2 배선 전극에 본딩되는 디스플레이 장치.
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