KR102474130B1 - Variable low resistance line non-volatile memory device and operating method thereof - Google Patents
Variable low resistance line non-volatile memory device and operating method thereof Download PDFInfo
- Publication number
- KR102474130B1 KR102474130B1 KR1020200111290A KR20200111290A KR102474130B1 KR 102474130 B1 KR102474130 B1 KR 102474130B1 KR 1020200111290 A KR1020200111290 A KR 1020200111290A KR 20200111290 A KR20200111290 A KR 20200111290A KR 102474130 B1 KR102474130 B1 KR 102474130B1
- Authority
- KR
- South Korea
- Prior art keywords
- region
- variable low
- resistance
- polarization
- active layer
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
-
- H01L27/11502—
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
- G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
- G11C13/0004—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements comprising amorphous/crystalline phase transition cells
Landscapes
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명의 일 실시예는 변동 저저항 라인 메모리 소자 및 이의 동작 방법으로서, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 적어도 두 개의 분극 영역과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 변동 저저항 라인과, 상기 변동 저저항 라인에 접하도록 위치하는 소스와, 상기 변동 저저항 라인에 접하도록 위치하는 드레인을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되는 메모리 소자 및 이의 동작 방법을 개시한다.An embodiment of the present invention is a variable low-resistance line memory device and an operating method thereof, comprising a base including a spontaneously polarizable material, a gate disposed adjacent to the base, and applying an electric field to the base through the gate. at least two polarization regions formed on the base and having polarization in different directions, and optionally a variable low-resistance line corresponding to a boundary of the polarization regions having polarization in different directions, and contacting the variable low-resistance line. A memory comprising a source positioned and a drain positioned to be in contact with the variable low-resistance line, wherein the variable low-resistance line is formed in a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line. A device and its operating method are disclosed.
Description
개시된 실시예들은 변동 저저항 라인 비휘발성 메모리 소자 및 이의 동작 방법에 관한 것이다.The disclosed embodiments relate to a variable low-resistance line non-volatile memory device and an operating method thereof.
기술의 발전 및 사람들의 생활의 편의에 대한 관심이 증가함에 따라 다양한 전자 제품에 대한 개발 시도가 활발해지고 있다.As technology advances and people's interest in the convenience of life increases, attempts to develop various electronic products are becoming more active.
또한 이러한 전자 제품은 갈수록 소형화되고 있고 집적화되고 있으며, 사용되는 장소가 광범위하게 증가하고 있다.In addition, these electronic products are increasingly being miniaturized and integrated, and the places where they are used are increasing widely.
이러한 전자 제품은 다양한 전기 소자를 포함하고, 예를 들면 CPU, 메모리, 기타 다양한 전기 소자를 포함한다. 이러한 전자 소자들은 다양한 종류의 전기 회로를 포함할 수 있다.These electronic products include various electrical devices, for example, CPUs, memories, and other various electrical devices. These electronic devices may include various types of electrical circuits.
예를 들면 컴퓨터, 스마트폰 뿐만 아니라 IoT를 위한 가정용 센서 소자, 인체 공학용 바이오 전자 소자 등 다양한 분야의 제품에 전기 소자가 사용된다.For example, electrical devices are used in products in various fields, such as computers, smart phones, home sensor devices for IoT, and bio-electronic devices for ergonomics.
최근의 기술 발달 속도와 사용자들의 생활 수준의 급격한 향상에 따라 이러한 전기 소자의 사용과 응용 분야가 급격하게 늘어나 그 수요도 이에 따라 증가하고 있다.With the recent speed of technological development and the rapid improvement of users' living standards, the use and application fields of these electric devices are rapidly increasing, and the demand for them is also increasing accordingly.
이러한 추세에 따라 흔히 사용하고 있는 다양한 전기 소자들에 쉽고 빠르게 적용하는 전기 회로를 구현하고 제어하는데 한계가 있다.In accordance with this trend, there is a limit to implementing and controlling an electric circuit that can be easily and quickly applied to various electric devices that are commonly used.
한편, 메모리 소자, 특히 비휘발성 메모리 소자는 컴퓨터 뿐 아니라, 카메라, 통신기기 등 다양한 전자 장치의 정보 기억 및/또는 처리 장치로서 폭넓게 이용되고 있다.Meanwhile, memory devices, particularly non-volatile memory devices, are widely used as information storage and/or processing devices of various electronic devices such as computers, cameras, and communication devices.
이러한 메모리 소자는, 특히 수명과 속도의 면에서 많은 개발이 이루어지고 있는 데, 대부분의 과제는 메모리 수명과 속도의 확보에 있으나, 각 메모리 소자의 특수한 한계로 인해 한계가 있는 상황이다.These memory devices are being developed particularly in terms of lifespan and speed. Most of the tasks are to secure memory lifespan and speed, but there are limitations due to the special limitations of each memory device.
기존의 실리콘계 메모리 소자에 대한 연구에 더하여 최근에는 강유전체 메모리(Fe-RAM), 저항 변화 메모리(ReRAM), 상 변화 메모리(P-RAM), 등이 차세대 메모리로 연구되고 있다.In addition to studies on conventional silicon-based memory devices, ferroelectric memories (Fe-RAM), resistive memory (ReRAM), phase change memories (P-RAM), and the like have recently been studied as next-generation memories.
강유전체 메모리는 종래의 DRAM과 유사한 원리를 이용하는 데, 캐패시터 중간의 유전막으로 강유전체를 사용하는 것으로, 강유전체에 전계를 인가하면 캐패시터에 전하가 축적된다. 이러한 강유전체 메모리는 소자의 고집적화에 따라 강유전체 분극을 활용해야 함으로 축전기의 크기를 작게 하는 것에는 한계가 있다. 이에 따라 메모리 소자의 크기를 일정크기 이하로 줄일 수 없으므로 데이타 저장용량에 있어서 한계를 가진다.The ferroelectric memory uses a principle similar to that of the conventional DRAM. A ferroelectric is used as a dielectric film in the middle of a capacitor. When an electric field is applied to the ferroelectric, electric charges are accumulated in the capacitor. Such a ferroelectric memory has limitations in reducing the size of a capacitor because ferroelectric polarization must be utilized according to the high integration of devices. Accordingly, since the size of the memory device cannot be reduced below a certain size, the data storage capacity is limited.
저항 변화 메모리는 금속의 이온화 또는 산소 결핍에 의해 스위칭 특성이 일어나도록 하는 것인 데, 결국 저항 변화를 위해 물질의 변화가 이루어져야 하기 때문에 소자의 열화 문제 등이 생길 수 있다.In the resistance change memory, switching characteristics are caused by ionization of metal or lack of oxygen. In the end, since a material must be changed to change resistance, problems such as deterioration of the device may occur.
상 변화 메모리는 Ge-Sb-Te계의 상변화막의 비저항이 비정질 상태와 결정 상태에서 서로 다른 점을 이용하는 것으로, 물질의 상 변화를 이용하는 것인 만큼 역시 장시간 사용에 따른 소자의 열화 문제가 발생될 수 있다.Phase change memory uses the difference in specific resistance of Ge-Sb-Te-based phase-change films in amorphous and crystalline states. can
상기와 같은 종래의 차세대 메모리 소자들의 경우 소자의 집적도 문제, 소자의 수명 문제, 및/또는 메모리 속도의 한계 등 여전히 많은 한계들을 갖고 있는 상황이다.In the case of the conventional next-generation memory devices as described above, there are still many limitations such as device integration problems, device lifespan problems, and/or memory speed limitations.
본 발명의 실시예는, 상기와 같은 문제, 한계 및/또는 필요를 해결하기 위한 것으로, 데이터의 보존 기간이 길고, 메모리 속도가 높으며, 소자 집적도를 향상시킬 수 있는 메모리 소자 및 이의 동작 방법을 제공하는 데에 목적이 있다.Embodiments of the present invention are to solve the above problems, limitations and / or needs, to provide a memory device and its operating method capable of providing a long data retention period, high memory speed, and improved device integration. has a purpose to
상기와 같은 목적을 달성하기 위하여, 본 발명의 실시예는, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 적어도 하나의 게이트와, 상기 게이트를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 적어도 두 개의 분극 영역과, 선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 적어도 하나의 변동 저저항 라인과, 상기 변동 저저항 라인에 접하도록 위치하는 소스와, 상기 변동 저저항 라인에 접하도록 위치하는 드레인을 포함하고, 상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되고, 상기 변동 저저항 라인은 상기 소스와 드레인을 전기적으로 연결하도록 구비되는 비휘발성 메모리 소자를 개시한다.In order to achieve the above object, an embodiment of the present invention provides a base including a spontaneously polarizable material, at least one gate disposed adjacent to the base, and applying an electric field to the base through the gate. at least two polarization regions formed on the base and having polarization in different directions, and optionally at least one variable low-resistance line corresponding to a boundary of the polarization regions having polarization in different directions; a source positioned in contact with and a drain positioned in contact with the variable low-resistance line, wherein the variable low-resistance line is a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line. formed, and the variable low-resistance line discloses a non-volatile memory device provided to electrically connect the source and drain.
일 실시예에 따르면, 상기 게이트는, 서로 이격된 제1 게이트 및 제2 게이트를 포함하고, 상기 변동 저저항 라인은, 상기 소스 및 드레인을 연결하는 제1 변동 저저항 라인 및 제2 변동 저저항 라인을 포함할 수 있다.According to an embodiment, the gate includes a first gate and a second gate spaced apart from each other, and the variable low-resistance line includes a first variable low-resistance line and a second variable low-resistance line connecting the source and the drain. line can be included.
다른 일 실시예에 따르면, 상기 변동 저저항 라인은, 상기 게이트의 개수에 대응하게 형성될 수 있다.According to another embodiment, the variable low-resistance lines may be formed to correspond to the number of gates.
또 다른 일 실시예에 따르면, 상기 분극 영역은, 제1 방향의 분극을 갖는 제1 영역과, 선택적으로 상기 제1 방향과 반대되는 제2 방향의 분극을 갖는 제2 영역을 포함하고, 상기 변동 저저항 라인은 상기 제1 영역과 제2 영역의 사이에 위치할 수 있다.According to another embodiment, the polarization region includes a first region having a polarization in a first direction, and optionally a second region having a polarization in a second direction opposite to the first direction, wherein the variation A low resistance line may be located between the first region and the second region.
또 다른 일 실시예에 따르면, 상기 제1 영역과 상기 제2 영역은 동일한 두께를 가질 수 있다.According to another embodiment, the first region and the second region may have the same thickness.
또 다른 일 실시예에 따르면, 상기 제2 영역은 제1 두께를 갖고, 상기 제1 영역은 상기 제1 두께보다 두꺼운 제2 두께를 갖는 부분을 포함할 수 있다.According to another embodiment, the second region may have a first thickness, and the first region may include a portion having a second thickness greater than the first thickness.
또 다른 일 실시예에 따르면, 상기 변동 저저항 라인은 상기 게이트와 이격되게 위치할 수 있다.According to another embodiment, the variable low-resistance line may be positioned to be spaced apart from the gate.
또 다른 일 실시예에 따르면, 상기 베이스는 강유전성 재료를 포함할 수 있다.According to another embodiment, the base may include a ferroelectric material.
또 다른 일 실시예에 따르면, 상기 변동 저저항 라인은 상기 게이트를 통하여 인가된 전기장이 제거되어도 유지될 수 있다.According to another embodiment, the variable low-resistance line may be maintained even when an electric field applied through the gate is removed.
본 발명은 또한, 자발 분극성 재료를 포함하는 베이스와, 상기 베이스에 인접하도록 배치된 적어도 하나의 게이트와, 상기 게이트에 이격되고 상기 베이스에 접하도록 배치되는 소스 및 드레인을 포함하는 비휘발성 메모리 소자에 대하여, 상기 베이스에 제1 방향의 분극을 갖는 제1 영역을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 제1 전압을 인가하여, 상기 제1 영역 중 상기 게이트에 인접하게 상기 제1 방향과 반대되는 제2 방향의 분극을 갖는 제2 영역을 형성하는 단계와, 상기 게이트를 통하여 상기 베이스에 상기 제1 전압을 제1 시간 동안 유지하여 상기 제2 영역을 성장시켜, 상기 제1 영역과 제2 영역의 사이에 위치하고 상기 소스 및 드레인과 전기적으로 연결되는 적어도 하나의 변동 저저항 라인을 형성하는 단계를 포함하는 비휘발성 메모리 소자의 동작 방법을 제공할 수 있다.The present invention also provides a non-volatile memory device including a base including a spontaneously polarizable material, at least one gate disposed adjacent to the base, and a source and a drain spaced apart from the gate and disposed in contact with the base. , forming a first region having a polarization in a first direction on the base; applying a first voltage to the base through the gate to be adjacent to the gate in the first region in the first direction; forming a second region having a polarization in a second direction opposite to that of the second region; growing the second region by maintaining the first voltage to the base through the gate for a first time; A method of operating a nonvolatile memory device may include forming at least one variable low-resistance line positioned between the second regions and electrically connected to the source and the drain.
또 다른 일 실시예에 따르면, 상기 게이트를 통하여 상기 베이스에 제2 전압을 인가하여, 게이트에 인접한 제2 영역을 상기 제1 방향의 분극을 갖는 제1 영역으로 변환하는 단계와, 상기 게이트를 통하여 상기 베이스에 상기 제2 전압을 제2 시간 동안 유지하여 상기 제1 영역을 성장시켜, 상기 제1 영역이 상기 변동 저저항 라인을 지나도록 하는 단계를 포함할 수 있다.According to another embodiment, applying a second voltage to the base through the gate to convert a second region adjacent to the gate into a first region having a polarization in the first direction; and maintaining the second voltage on the base for a second time to grow the first region so that the first region passes the variable low-resistance line.
또 다른 일 실시예에 따르면, 상기 제2 전압은 상기 제1 전압과 상이할 수 있다.According to another embodiment, the second voltage may be different from the first voltage.
또 다른 일 실시예에 따르면, 상기 제2 시간은 상기 제1 시간 이상일 수 있다.According to another embodiment, the second time period may be greater than or equal to the first time period.
또 다른 일 실시예에 따르면, 상기 게이트는, 서로 이격된 제1 게이트 및 제2 게이트를 포함하고, 상기 제1 게이트를 통하여 상기 베이스에 제1-1 전압을 제1-1 시간 동안 유지하여 상기 소스 및 드레인을 전기적으로 연결하는 제1 변동 저저항 라인을 형성하는 단계와, 상기 제2 게이트를 통하여 상기 베이스에 제1-2 전압을 제1-2 시간 동안 유지하여 상기 소스 및 드레인을 전기적으로 연결하는 제2 변동 저저항 라인을 형성하는 단계를 포함할 수 있다.According to another embodiment, the gate includes a first gate and a second gate spaced apart from each other, and maintains a 1-1 voltage to the base through the first gate for a 1-1 time period to Forming a first variable low-resistance line electrically connecting a source and a drain, and maintaining a 1-2 voltage to the base through the second gate for a 1-2 time period to electrically connect the source and drain. A step of forming a second variable low-resistance line that connects the second variable low-resistance line may be included.
또 다른 일 실시예에 따르면, 상기 변동 저저항 라인은, 상기 게이트의 개수에 대응하게 형성될 수 있다.According to another embodiment, the variable low-resistance lines may be formed to correspond to the number of gates.
전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.Other aspects, features and advantages other than those described above will become apparent from the following drawings, claims and detailed description of the invention.
상기한 바와 같은 본 발명의 실시예들에 따르면, 데이터의 보존 기간이 길고, 메모리 속도가 빠르며, 소자 집적도를 향상시킬 수 있는 메모리 소자를 제공할 수 있다.According to the embodiments of the present invention as described above, it is possible to provide a memory device having a long data retention period, high memory speed, and improved device integration.
도 1은 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 2는 도 1의 I-I선을 따라 절취한 단면도이다.
도 3은 도 2의 K의 확대도이다.
도 4a 내지 도 4c는 도 1의 전자 소자 관련, 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.
도 5는 본 발명의 다른 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.
도 7 내지 도 11은 도 5의 전자 소자의 동작을 설명하기 위한 도면들이다.
도 12는 본 발명의 또 다른 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이다.
도 13은 도 12의 V-V선을 따라 절취한 단면도이다.
도 14는 본 발명의 또 다른 일 실시예에 관한 메모리 소자를 도시한 개략적인 평면도이다.
도 15는 도 14의 VI-VI선을 따라 절취한 단면도이다.
도 16은 제1 영역과 변동 저저항 라인의 전압 및 전류 관계를 도시한 그래프이다.
도 17은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 19는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 20은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 21은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 단면도이다.
도 22는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 23은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.
도 24는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자의 평면도이다.1 is a schematic plan view showing an electronic device according to an embodiment of the present invention.
FIG. 2 is a cross-sectional view taken along line II of FIG. 1 .
FIG. 3 is an enlarged view of K in FIG. 2 .
4A to 4C are diagrams for explaining a method for controlling a current path range in relation to the electronic device of FIG. 1 .
5 is a schematic plan view illustrating an electronic device according to another embodiment of the present invention.
6 is a cross-sectional view taken along line II-II of FIG. 5;
7 to 11 are diagrams for explaining the operation of the electronic device of FIG. 5 .
12 is a schematic plan view illustrating an electronic device according to still another embodiment of the present invention.
13 is a cross-sectional view taken along line VV of FIG. 12 .
14 is a schematic plan view illustrating a memory device according to another exemplary embodiment of the present invention.
15 is a cross-sectional view taken along line VI-VI of FIG. 14;
16 is a graph showing a relationship between voltage and current between a first region and a variable low-resistance line.
17 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
18 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
19 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
20 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
21 is a cross-sectional view of a variable low-resistance line memory device according to another exemplary embodiment.
22 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
23 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
24 is a plan view of a variable low resistance line memory device according to another exemplary embodiment.
이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.Hereinafter, the configuration and operation of the present invention will be described in detail with reference to embodiments of the present invention shown in the accompanying drawings.
본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시예를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 본 발명의 효과 및 특징, 그리고 그것들을 달성하는 방법은 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 다양한 형태로 구현될 수 있다. Since the present invention can apply various transformations and have various embodiments, specific embodiments will be illustrated in the drawings and described in detail in the detailed description. Effects and features of the present invention, and methods for achieving them will become clear with reference to the embodiments described later in detail together with the drawings. However, the present invention is not limited to the embodiments disclosed below and may be implemented in various forms.
이하, 첨부된 도면을 참조하여 본 발명의 실시예들을 상세히 설명하기로 하며, 도면을 참조하여 설명할 때 동일하거나 대응하는 구성 요소는 동일한 도면부호를 부여하고 이에 대한 중복되는 설명은 생략하기로 한다. Hereinafter, embodiments of the present invention will be described in detail with reference to the accompanying drawings, and when describing with reference to the drawings, the same or corresponding components are assigned the same reference numerals, and overlapping descriptions thereof will be omitted. .
이하의 실시예에서, 제1, 제2 등의 용어는 한정적인 의미가 아니라 하나의 구성 요소를 다른 구성 요소와 구별하는 목적으로 사용되었다. In the following embodiments, terms such as first and second are used for the purpose of distinguishing one component from another component without limiting meaning.
이하의 실시예에서, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. In the following examples, expressions in the singular number include plural expressions unless the context clearly dictates otherwise.
이하의 실시예에서, 포함하다 또는 가지다 등의 용어는 명세서상에 기재된 특징, 또는 구성요소가 존재함을 의미하는 것이고, 하나 이상의 다른 특징들 또는 구성요소가 부가될 가능성을 미리 배제하는 것은 아니다. In the following embodiments, terms such as include or have mean that features or components described in the specification exist, and do not preclude the possibility that one or more other features or components may be added.
도면에서는 설명의 편의를 위하여 구성 요소들이 그 크기가 과장 또는 축소될 수 있다. 예컨대, 도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 임의로 나타내었으므로, 본 발명이 반드시 도시된 바에 한정되지 않는다. In the drawings, the size of components may be exaggerated or reduced for convenience of description. For example, since the size and thickness of each component shown in the drawings are arbitrarily shown for convenience of description, the present invention is not necessarily limited to the illustrated bar.
이하의 실시예에서, x축, y축 및 z축은 직교 좌표계 상의 세 축으로 한정되지 않고, 이를 포함하는 넓은 의미로 해석될 수 있다. 예를 들어, x축, y축 및 z축은 서로 직교할 수도 있지만, 서로 직교하지 않는 서로 다른 방향을 지칭할 수도 있다. In the following embodiments, the x-axis, y-axis, and z-axis are not limited to the three axes of the Cartesian coordinate system, and may be interpreted in a broad sense including these. For example, the x-axis, y-axis, and z-axis may be orthogonal to each other, but may refer to different directions that are not orthogonal to each other.
어떤 실시예가 달리 구현 가능한 경우에 특정한 공정 순서는 설명되는 순서와 다르게 수행될 수도 있다. 예를 들어, 연속하여 설명되는 두 공정이 실질적으로 동시에 수행될 수도 있고, 설명되는 순서와 반대의 순서로 진행될 수 있다.When an embodiment is otherwise implementable, a specific process sequence may be performed differently from the described sequence. For example, two processes described in succession may be performed substantially simultaneously, or may be performed in an order reverse to the order described.
도 1은 본 발명의 일 실시예에 따른 전기장을 이용한 전류 경로 범위 제어 방법을 구체적으로 설명하기 위한 평면도이고, 도 2는 도 1의 I-I선을 따라 절취한 단면도이고, 도 3은 도 2의 K의 확대도이다.1 is a plan view for specifically explaining a method for controlling a current path range using an electric field according to an embodiment of the present invention, FIG. 2 is a cross-sectional view taken along line II in FIG. 1, and FIG. 3 is K in FIG. is an enlarged view of
도 1 및 도 2을 참조하면 본 실시예의 전자 소자(10)는 활성층(11), 인가 전극(12), 변동 저저항 영역(VL)을 포함할 수 있다.Referring to FIGS. 1 and 2 , the
활성층(11)은 자발 분극성 재료를 포함할 수 있다. 예를 들면 활성층(11)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(11)은 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
선택적 실시예로서 활성층(11)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an optional embodiment, the
또한 다른 예로서 활성층(11)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(11)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.In addition, as another example, the
기타 다양한 강유전성 재료를 이용하여 활성층(11)을 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(11)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the
활성층(11)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(11)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The
인가 전극(12)은 활성층(11)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 활성층(11)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(12)은 활성층(11)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the
또한, 인가 전극(12)은 활성층(11)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the
선택적 실시예로서 인가 전극(12)은 게이트 전극일 수 있다.As an alternative embodiment, the applying
예를 들면 인가 전극(12)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.For example, the
인가 전극(12)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를 들면 다양한 금속을 이용하여 인가 전극(12)을 형성할 수 있는 데, 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.The applying
또한 선택적 실시예로서 인가 전극(12)은 적층체 구조를 포함할 수도 있다.Also, as an optional embodiment, the applied
도시하지 않았으나 선택적 실시예로서 인가 전극(12)과 활성층(11)의 사이에 하나 이상의 절연층이 더 배치될 수도 있다.Although not shown, as an optional embodiment, one or more insulating layers may be further disposed between the applying
변동 저저항 영역(VL)은 활성층(11)에 형성된 영역으로서 전류가 흐를 수 있는 영역이고, 또한 도 1에 도시한 것과 같이 인가 전극(12)의 주변에 선형을 갖는 전류의 패쓰로 형성될 수 있다.The variable low-resistance region VL is a region formed in the
구체적으로 변동 저저항 영역(VL)은 활성층(11)의 영역 중 변동 저저항 영역(VL)과 인접한 다른 영역보다 전기적 저항이 낮아진 영역이다.Specifically, the variable low resistance region VL is a region in which the electrical resistance is lower than other regions adjacent to the variable low resistance region VL among the regions of the
또한, 인가 전극(12)을 통한 변동 저저항 영역(VL)을 형성한 후에, 인가 전극(12)을 통한 전기장을 제거하여도, 예를 들면 전압을 제거하여도 활성층(11)의 분극 상태는 유지되므로 변동 저저항 영역(VL)은 유지되고, 전류의 패쓰를 형성한 상태를 유지할 수 있다.In addition, after forming the variable low resistance region VL through the applied
이를 통하여 다양한 전자 소자를 구성할 수 있다.Through this, various electronic devices can be configured.
변동 저저항 영역(VL)은 높이(HVL)을 갖고, 이러한 높이(HVL)는 활성층(11)의 전체의 두께에 대응될 수 있다.The variable low-resistance region VL has a height HVL, and this height HVL may correspond to the entire thickness of the
이러한 변동 저저항 영역(VL)의 높이(HVL)는 인가 전극(12)을 통해 가해지는 전기장의 세기, 예를 들면 전압의 크기에 비례할 수 있다. 적어도 이러한 전기장의 크기는 활성층(11)이 갖는 고유의 항전기장보다 는 클 수 있다.The height HVL of the variable low resistance region VL may be proportional to the intensity of the electric field applied through the applying
변동 저저항 영역(VL)은 인가 전극(12)을 통하여 전압이 활성층(11)에 인가되면 형성되는 영역이고, 인가 전극(12)의 제어를 통하여 변동, 예를 들면 생성, 소멸 이동할 수 있다.The variable low-resistance region VL is a region formed when a voltage is applied to the
활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제1 분극 영역(11R)의 경계에 형성될 수 있다.The
또한, 활성층(11)은 제1 분극 영역(11R)에 인접하도록 제2 분극 방향을 갖는 제2 분극 영역(11F)을 포함할 수 있고, 변동 저저항 영역(VL)은 이러한 제2 분극 영역(11F)의 경계에 형성될 수 있다. 제2 방향은 적어도 제1 방향과 상이한 방향일 수 있고, 예를 들면 제1 방향과 반대 방향일 수 있다.In addition, the
예를 들면 변동 저저항 영역(VL)은 제1 분극 영역(11R)과 제2 분극 영역(11F)의 사이 경계에 형성될 수 있다.For example, the variable low resistance region VL may be formed at a boundary between the
변동 저저항 영역(VL)은 일 방향, 즉, 마주하는 두 개의 변동 저저항 영역(VL) 사이의 폭(WVL)을 가질 수 있고, 이는 변동 저저항 영역(VL)의 이동 거리에 비례할 수 있고, 이는 후술한다.The variable low-resistance region VL may have a width WVL between two opposing variable low-resistance regions VL in one direction, which may be proportional to a moving distance of the variable low-resistance region VL. Yes, which will be described later.
선택적 실시예로서 도 3에서 볼 수 있듯이 변동 저저항 영역(VL)은 소정의 평면 방향 두께(TVL)를 가질 수 있는 데, 이는 0.3nm를 중심으로 +/-0.2nm일 수 있다.As an optional embodiment, as shown in FIG. 3 , the variable low-resistance region VL may have a predetermined planar thickness TVL, which may be +/−0.2 nm around 0.3 nm.
도 4a 내지 도 4c는 도 1의 전자 소자에 대하여 전류 경로 범위 제어 방법을 설명하기 위한 도면이다.4A to 4C are diagrams for explaining a method of controlling a current path range for the electronic device of FIG. 1 .
도 4a를 참조하면, 활성층(11)은 제1 분극 방향을 갖는 제1 분극 영역(11R)을 포함할 수 있다. 선택적 실시예로서 인가 전극(12)을 통한 초기화 전기장을 인가하여 도 4a와 같은 활성층(11)의 분극 상태를 형성할 수 있다.Referring to FIG. 4A , the
그리고 나서 도 4b를 참조하면, 활성층(11)에 제2 분극 영역(11F)이 형성된다. 구체적 예로서 인가 전극(12)의 폭에 대응하도록 적어도 인가 전극(12)과 중첩된 영역에 우선 제2 분극 영역(11F)이 형성될 수 있다. Then, referring to FIG. 4B , a
인가 전극(12)을 통하여 활성층(11)의 항전기장보다 크고, 또한 적어도 활성층(11)의 두께 전체에 대응하도록 제2 분극 영역(11F)의 높이(HVL)가 형성될 수 있을 정도의 크기의 전기장을 활성층(11)에 인가할 수 있다.It is larger than the coercive electric field of the
이러한 인가 전극(12)을 통한 전기장의 인가를 통하여 활성층(11)의 제1 분극 영역(11R)의 일 영역에 대한 분극 방향을 바꾸어 제2 분극 영역(11F)으로 변하게 할 수 있다.By applying an electric field through the applying
선택적 실시예로서 제2 분극 영역(11F)의 높이(HVL)방향으로의 성장 속도는 매우 빠를 수 있는 데, 예를 들면 약 1km/sec(초)의 속도를 갖고 성장할 수 있다.As an alternative embodiment, the growth rate of the
그리고 나서 계속적으로 인가 전극(12)을 통한 전기장을 유지하면, 즉 시간이 지나면 제2 분극 영역(11F)은 수평 방향(H), 즉 높이(HVL)과 직교하는 방향으로 이동하여 그 크기가 커질 수 있다. 즉, 제1 분극 영역(11R)의 영역을 점진적으로 제2 분극 영역(11F)으로 변환할 수 있다.Then, if the electric field is continuously maintained through the applying
선택적 실시예로서 제2 분극 영역(11F)의 수평 방향(H)으로의 성장 속도는 매우 빠를 수 있는데, 예를 들면 1m/sec(초)의 속도를 갖고 성장할 수 있다.As an alternative embodiment, the growth rate of the
이를 통하여 변동 저저항 영역(VL)의 크기를 제어할 수 있는데, 이러한 크기는 예를 들면 제2 분극 영역(11F)의 일 방향 폭(WVL)과 제2 분극 영역(11F)의 성장 거리에 대응하므로 성장 속력과 전기장 유지 시간에 비례할 수 있다. 예를 들면 성장 거리는 성장 속력과 전기장 유지 시간의 곱에 비례할 수 있다.Through this, the size of the variable low-resistance region VL can be controlled. This size corresponds to, for example, the width WVL in one direction of the
또한, 제2 분극 영역(11F)의 성장 속력은 높이(HVL)방향으로의 성장 속도와 수평 방향(H)으로의 성장 속도의 합에 비례할 수 있다.In addition, the growth rate of the
그러므로 변동 저저항 영역(VL)의 크기는 전기장 유지 시간을 제어하여 원하는 대로 조절할 수 있다.Therefore, the size of the variable low-resistance region VL can be adjusted as desired by controlling the holding time of the electric field.
구체적으로 도 4c에 도시한 것과 같이 제2 분극 영역(11F)은 넓게 퍼져서 커지고, 그에 따라 변동 저저항 영역(VL)도 인가 전극(12)으로부터 멀리 떨어지는 방향으로 이동할 수 있다.Specifically, as shown in FIG. 4C , the
본 실시예는 인가 전극을 통하여 활성층에 전기장을 가하여 활성층에 제1 분극 방향과 다른 제2 분극 방향을 갖는 제2 분극 영역을 형성하고, 이러한 제1 분극 영역과 제2 분극 영역의 사이의 경계에 해당하는 변동 저저항 영역을 형성할 수 있다. 이러한 변동 저저항 영역은 저항이 낮은, 즉 저항이 감소한 영역으로서 전류의 패쓰가 될 수 있어 전자 소자를 용이하게 형성할 수 있다.In this embodiment, a second polarization region having a second polarization direction different from the first polarization direction is formed in the active layer by applying an electric field to the active layer through an applied electrode, and at the boundary between the first polarization region and the second polarization region A corresponding variable low resistance region may be formed. Such a variable low-resistance region is a region of low resistance, that is, a region with reduced resistance, and can be a path of current, so that an electronic device can be easily formed.
또한, 본 실시예는 인가 전극을 통한 전기장의 크기를 제어하여, 예를 들면 전압의 크기를 제어하여 변동 저저항 영역의 높이를 정할 수 있고, 구체적으로 활성층의 전체 두께에 대응하는 높이를 갖도록 제어할 수 있다.In addition, in this embodiment, the height of the variable low resistance region can be determined by controlling the magnitude of the electric field through the applied electrode, for example, by controlling the magnitude of the voltage, and specifically, the control is controlled to have a height corresponding to the entire thickness of the active layer. can do.
또한, 인가 전극을 통한 전기장을 유지하는 시간을 제어하여 변동 저저항 영역의 크기, 예를 들면 폭을 결정할 수 있다. 이러한 변동 저저항 영역의 크기의 제어를 통하여 전류의 흐름의 패쓰의 크기를 용이하게 제어할 수 있다.In addition, the size, for example, the width of the variable low resistance region may be determined by controlling the time for maintaining the electric field through the applying electrode. Through the control of the size of the variable low-resistance region, the size of the current flow path can be easily controlled.
또한, 인가 전극을 통한 전기장을 제거하여도 분극 영역의 분극 상태는 유지되므로 전류의 패쓰를 용이하게 유지할 수 있고, 인가 전극을 통한 전기장을 지속적으로 유지하여 분극 영역이 확대되면 이미 형성되어 있던 변동 저저항 영역은 저항이 낮아져 전류가 흐르지 않게 될 수 있다.In addition, since the polarization state of the polarization region is maintained even when the electric field through the applied electrode is removed, the current path can be easily maintained. In the resistance region, resistance may be lowered so that current may not flow.
이를 통하여 전류의 패쓰에 대한 소멸을 제어할 수 있고, 결과적으로 전류의 흐름에 대한 용이한 제어를 할 수 있다.Through this, it is possible to control the extinction of the path of the current, and as a result, it is possible to easily control the flow of the current.
도 5는 본 발명의 일 실시예에 관한 전자 소자를 도시한 개략적인 평면도이고, 도 6은 도 5의 Ⅱ-Ⅱ선을 따라 절취한 단면도이다.5 is a schematic plan view illustrating an electronic device according to an embodiment of the present invention, and FIG. 6 is a cross-sectional view taken along line II-II of FIG. 5 .
도 5 및 도 6을 참조하면 본 실시예의 전자 소자(100)는 활성층(110), 인가 전극(120), 변동 저저항 영역(VL) 및 하나 이상의 연결 전극부(131, 132)를 포함할 수 있다.Referring to FIGS. 5 and 6 , the
활성층(110)은 자발 분극성 재료를 포함할 수 있다. 예를 들면 활성층(110)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(110)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The
선택적 실시예로서 활성층(110)은 페로브스카이트 계열 물질을 포함할 수 있고, 예를들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an optional embodiment, the
또한 다른 예로서 활성층(110)은 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 활성층(110)은 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.In addition, as another example, the
기타 다양한 강유전성 재료를 이용하여 활성층(110)을 형성할 수 있는 바에 이에 대한 모든 예시의 설명은 생략한다. 또한 활성층(110)을 형성 시 강유전성 재료에 기타 다양한 물질을 도핑을 하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the
활성층(110)은 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 활성층(110)은 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The
인가 전극(120)은 활성층(110)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를 들면 전압을 활성층(110)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(120)은 활성층(110)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the
또한, 인가 전극(120)은 활성층(110)에 다양한 크기의 전압을 인가할 수 있고 전압 인가의 시간을 제어할 수 있도록 형성될 수 있다. In addition, the
선택적 실시예로서 인가 전극(120)은 게이트 전극일 수 있다.As an optional embodiment, the applying
예를 들면 인가 전극(120)은 전원(미도시) 또는 전원 제어부와 전기적으로 연결될 수 있다.For example, the
인가 전극(120)은 다양한 재료를 포함할 수 있고, 전기적 도전성이 높은 재료를 포함할 수 있다. 예를 들면 다양한 금속을 이용하여 인가 전극(120)을 형성할 수 있다.The applying
예를 들면 인가 전극(120)은 알루미늄, 크롬, 티타늄, 탄탈, 몰리브덴, 텅스텐, 네오디뮴, 스칸듐 또는 구리를 함유하도록 형성할 수 있다. 또는 이러한 재료들의 합금을 이용하여 형성하거나 이러한 재료들의 질화물을 이용하여 형성할 수도 있다.For example, the
또한 선택적 실시예로서 인가 전극(120)은 적층체 구조를 포함할 수도 있다.Also, as an optional embodiment, the applied
연결 전극부(131, 132)는 하나 이상의 전극 부재를 포함할 수 있고, 예를 들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 포함할 수 있다.The connecting
연결 전극부(131, 132)는 활성층(110)상에 형성될 수 있고, 예를 들면 활성층(110)의 상면에 인가 전극(120)과 이격되도록 형성될 수 있고, 선택적 실시예로서 활성층(110)과 접하도록 형성될 수 있다.The
제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 다양한 도전성 재료를 이용하여 형성할 수 있다. 예를 들면 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 알루미늄, 크롬, 구리, 탄탈륨, 티타늄, 몰리브덴 또는 텅스텐을 함유하도록 형성할 수 있다.The first
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 복수의 도전층을 적층한 구조를 포함할 수 있다.As an optional embodiment, the first
선택적 실시예로서 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)은 도전성의 금속 산화물을 이용하여 형성할 수 있고, 예를 들면 산화 인듐(예, In2O3), 산화 주석(예, SnO2), 산화 아연(예, ZnO), 산화 인듐 산화 주석 합금(예, In2O3-SnO2) 또는 산화 인듐 산화 아연 합금(예, In2O3-ZnO)을 함유하도록 형성할 수 있다.As an optional embodiment, the first
선택적 실시예로서 연결 전극부(131, 132)는 전기적 신호의 입출력을 포함하는 단자 부재일 수 있다.As an optional embodiment, the
또한 구체적 예로서 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)는 소스 전극 또는 드레인 전극을 포함할 수 있다.Also, as a specific example, the first
도 7 내지 도 11은 도 5의 전자 소자의 동작을 설명하기 위한 도면들이다.7 to 11 are diagrams for explaining the operation of the electronic device of FIG. 5 .
도 7은 인가 전극(120)을 통하여 제1 전기장이 인가된 상태를 도시한 도면이고, 도 8은 도 7의 III-III을 따라 절취한 단면도이고, 도 9는 도 8의 K2의 확대도이다.FIG. 7 is a view showing a state in which a first electric field is applied through the applying
도 7 내지 도 9를 참조하면 인가 전극(120)을 통하여 제1 전기장이 활성층(110)에 인가되면 활성층(110)의 적어도 일 영역은 분극 영역(110F)을 포함할 수 있다.Referring to FIGS. 7 to 9 , when a first electric field is applied to the
이러한 분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다.The
제1 변동 저저항 영역(VL1)은 이러한 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 7을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.The first variable low-resistance region VL1 may be formed in an area corresponding to the side of the boundary line. Referring to FIG. 7 , the applied
예를 들면 서로 대향하는 제1 변동 저저항 영역(VL1)은 인가 전극(120)을 둘러싸도록 일 방향으로 제1 폭(WVL1)을 가질 수 있다.For example, the first variable low-resistance regions VL1 facing each other may have a first width WVL1 in one direction to surround the applying
또한, 제1 변동 저저항 영역(VL1)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향, 즉 평면 방향으로 두께(TVL1)을 가질 수 있다. In addition, the first variable low-resistance region VL1 may be formed to correspond to the entire side surface of the boundary line of the
선택적 실시예로서 이러한 두께(TVL1)는 0.3nm를 중심으로 +/-0.2nm일 수 있다.As an alternative embodiment, this thickness (TVL1) may be +/−0.2 nm centered on 0.3 nm.
선택적 실시예로서 인가 전극(120)을 통하여 제1 전압이 활성층(110)에 인가되기 전에 초기화 전기장을 활성층(110)에 인가하는 과정을 진행할 수 있다.As an optional embodiment, a process of applying an initialization electric field to the
이러한 초기화 전기장을 활성층(110)에 인가하는 과정을 통하여 활성층(110)의 영역을 분극 영역(110F)과 상이한 방향의 분극, 예를 들면 반대 방향의 분극 영역으로 모두 전환하는 단계를 포함할 수 있다.Through the process of applying such an initialization electric field to the
그리고 나서, 이와 반대 방향의 전기장을 가하여 일 영역에 분극 영역(110F)을 형성할 수 있다.Then, a
활성층(110)의 분극 영역(110F)의 경계에 형성된 제1 변동 저저항 영역(VL1)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를 들면 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F) 및 제1 변동 저저항 영역(VL1)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.The first variable low-resistance region VL1 formed at the boundary of the
이를 통하여 제1 변동 저저항 영역(VL1)은 전류의 통로를 형성할 수 있다.Through this, the first variable low-resistance region VL1 may form a passage of current.
선택적 실시예로서 제1 변동 저저항 영역(VL1)은 활성층(110)에 구비된 복수의 도메인월의 일 영역에 대응될 수 있다.As an optional embodiment, the first variable low-resistance region VL1 may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 제1 변동 저저항 영역(VL1)은 활성층(110)의 분극 영역(110F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110F)에 인가된 제1 전압을 제거하여도 변동 저저항 영역(VL1)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the first variable low-resistance region VL1 may be continuously maintained when the polarization state of the
도 7 및 도 8에 도시한 것과 같이 제1 변동 저저항 영역(VL1)을 통하여 전류의 통로가 형성될 수 있다. 다만, 연결 전극부(131, 132)가 제1 변동 저저항 영역(VL1)에 대응되지 않으므로 연결 전극부(131, 132)를 통한 전류의 흐름은 발생하지 않을 수 있다.As shown in FIGS. 7 and 8 , a current passage may be formed through the first variable low resistance region VL1 . However, since the
도 10은 인가 전극(120)을 통하여 제1 전기장을 일정시간 더 유지한 상태를 도시한 도면이고, 도 11은 도 10의 IV-IV선을 따라 절취한 단면도이다.FIG. 10 is a view showing a state in which the first electric field is maintained for a predetermined period of time more through the applying
도 10 및 도 11을 참조하면 인가 전극(120)을 통한 제1 전기장의 유지 시간이 길어져, 도 10 및 도 11의 분극 영역(110F)이 수평 방향으로 이동하여 분극 영역(110F)이 커지고 그에 따라 전술한 제1 변동 저저항 영역(VL1)보다 외측으로 확대된 제2 변동 저저항 영역(VL2) 이 형성될 수 있다.Referring to FIGS. 10 and 11 , the holding time of the first electric field through the applying
예를 들면 도 7 및 도 8에서 인가한 전압을 일정 시간 동안 더 유지하여 도 10 및 도 11과 같은 구조를 형성할 수 있다.For example, the voltage applied in FIGS. 7 and 8 may be further maintained for a certain period of time to form the structures shown in FIGS. 10 and 11 .
분극 영역(110F)은 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 형태일 수 있다. 분극 영역(110F)은 경계선을 가질 수 있다. 제2 변동 저저항 영역(VL2)은 이러한 분극 영역(110F)의 경계선의 측면에 대응하는 영역에 형성될 수 있다. 도 10을 참조하면 인가 전극(120)을 중심으로 인가 전극(120)을 둘러싸는 선형으로 형성될 수 있다.The
예를 들면 서로 대향하는 한 쌍의 제2 변동 저저항 영역(VL2)은 인가 전극(120)을 사이에 두고 일 방향으로 제2 폭(WVL2)을 가질 수 있고, 제2 폭(WVL2)은 제1 폭(WVL1)보다 클 수 있다.For example, the pair of second variable low-resistance regions VL2 facing each other may have a second width WVL2 in one direction with the applying
또한, 제2 변동 저저항 영역(VL2)은 분극 영역(110F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(110F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.3nm를 중심으로 +/-0.2nm일 수 있다.In addition, the second variable low-resistance region VL2 may be formed to correspond to the entire side surface of the boundary line of the
활성층(110)의 분극 영역(110F)의 경계에 형성된 제2 변동 저저항 영역(VL2)은 활성층(110)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를 들면 제2 변동 저저항 영역(VL2)은 활성층(110)의 분극 영역(110F) 및 제2 변동 저저항 영역(VL2)의 주변의 활성층(110)의 영역보다 낮은 저항을 가질 수 있다.The second variable low-resistance region VL2 formed at the boundary of the
이를 통하여 제2 변동 저저항 영역(VL2)은 전류의 통로를 형성할 수 있다.Through this, the second variable low-resistance region VL2 may form a passage of current.
선택적 실시예로서 제2 변동 저저항 영역(VL2)은 활성층(110)에 구비된 복수의 도메인월의 일 영역에 대응될 수 있다.As an optional embodiment, the second variable low resistance region VL2 may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 제2 변동 저저항 영역(VL2)은 활성층(110F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(120)을 통하여 활성층(110F)에 인가된 제2 전압을 제거하여도 제2 변동 저저항 영역(VL2)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the second variable low-resistance region VL2 may be continuously maintained when the polarization state of the
그러므로 제2 변동 저저항 영역(VL2)을 통하여 전류의 통로가 형성될 수 있다. Therefore, a passage of current can be formed through the second variable low resistance region VL2.
또한, 구체적인 예로서 연결 전극부(131, 132)가 제2 변동 저저항 영역(VL2)에 대응되도록 형성되고, 예를 들면 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)가 서로 이격된 채 제2 변동 저저항 영역(VL2)의 상면과 접하도록 배치될 수 있다.In addition, as a specific example, the
이를 통하여 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)를 통하여 전류가 흐를 수 있다.Through this, current may flow through the first
또한, 선택적 실시예로서 활성층(110)의 전체에 대한 초기화 과정을 진행할 수도 있다. In addition, as an optional embodiment, an initialization process for the entire
그리고 나서 다시 인가 전극(120)을 통하여 활성층(110)에 전기장을 인가할 경우 연결 전극부(131, 132)의 제1 연결 전극 부재(131) 및 제2 연결 전극 부재(132)에 전류가 흐를 수 있다.Then, when an electric field is applied to the
본 실시예의 전자 소자는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic device of this embodiment can apply voltages of various magnitudes to the active layer through the application electrode, and can control the application time.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.Through this, it is possible to form a polarization region in the active layer with a region of a desired size, and a variable low-resistance region can be formed at the boundary of the polarization region.
이러한 변동 저저항 영역에 대응하도록, 예를 들면 접하도록 연결 전극부를 형성할 경우 연결 전극부를 통하여 전류가 흐를 수 있고, 전압을 제거하여도 강유전성 재료를 함유하는 활성층은 분극 상태를 유지할 수 있고 이에 따라 그 경계의 변동 저저항 영역도 유지될 수 있어 전류가 계속 흐를 수 있다.In order to correspond to such a variable low-resistance region, for example, when forming the connection electrode portion to be in contact, current can flow through the connection electrode portion, and even when the voltage is removed, the active layer containing the ferroelectric material can maintain a polarized state, and accordingly A fluctuating low-resistance region at the boundary can also be maintained so that current can continue to flow.
또한, 변동 저저항 영역을 분극 영역으로 변하도록 인가 전극을 통하여 전압을 활성층에 인가할 수 있고, 이를 통하여 전류가 흐르던 연결 전극부에는 전류가 흐르지 않게 된다.In addition, a voltage may be applied to the active layer through the applying electrode so that the variable low-resistance region is changed into a polarization region, and through this, current does not flow in the connection electrode portion through which the current flows.
이러한 인가 전극의 전압을 제어하여 전류의 흐름을 제어할 수 있고, 이러한 전류의 흐름의 제어를 통하여 전자 소자는 다양한 용도에 이용될 수 있다. The flow of current can be controlled by controlling the voltage of the applying electrode, and through the control of the flow of current, the electronic device can be used for various purposes.
선택적 실시예로서 전자 소자는 메모리로 사용할 수 있다.As an alternative embodiment, the electronic device can be used as a memory.
예를 들면 전류의 흐름을 1, 흐르지 않음을 0이라고 정의하여 메모리로 사용할 수 있고, 구체적 예로서 전압 제거 시에도 전류가 흐를 수 있는 바, 비휘발성 메모리로도 사용할 수 있다.For example, it can be used as a memory by defining current flow as 1 and non-flow as 0, and as a specific example, since current can flow even when voltage is removed, it can also be used as a non-volatile memory.
또한, 전자 소자는 다양한 신호를 생성하여 전달하는 회로부를 구성할 수 있고, 스위칭 소자로도 사용될 수 있다.In addition, the electronic element may constitute a circuit unit that generates and transmits various signals, and may also be used as a switching element.
또한, 그 밖에 전기적 신호의 제어를 요하는 부분에 간단한 구조로 적용할 수 있으므로 가변 회로, CPU, 바이오 칩등 다양한 분야에 적용될 수 있다.In addition, since it can be applied to other parts requiring control of electrical signals with a simple structure, it can be applied to various fields such as variable circuits, CPUs, and bio chips.
도 12는 본 발명의 다른 실시예에 관한 전자 소자를 도시한 개략적인 평면도이고, 도 13은 도 12의 V-V선을 따라 절취한 단면도이다.12 is a schematic plan view illustrating an electronic device according to another embodiment of the present invention, and FIG. 13 is a cross-sectional view taken along line V-V of FIG. 12 .
도 12 및 도 13을 참조하면 본 실시예의 전자 소자(200)는 활성층(210), 인가 전극(220), 변동 저저항 영역(VL) 및 연결 전극부(231, 232)를 포함할 수 있다.Referring to FIGS. 12 and 13 , the
설명의 편의를 위하여 전술한 실시예와 상이한 점을 중심으로 설명하기로 한다.For convenience of explanation, it will be described focusing on different points from the above-described embodiment.
활성층(210)은 자발 분극성 재료를 포함할 수 있다. 예를 들면 활성층(210)은 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 활성층(210)은 전기장의 존재시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다. The
활성층(210)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.A description of the material forming the
인가 전극(220)은 활성층(210)에 전기장을 인가할 수 있도록 형성될 수 있고, 예를들면 전압을 활성층(210)에 인가할 수 있다.The applying
선택적 실시예로서 인가 전극(220)은 활성층(210)의 상면에 접하도록 형성될 수 있다.As an optional embodiment, the
인가 전극(220)을 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.A description of the material forming the applying
연결 전극부(231, 232)는 하나 이상의 전극 부재를 포함할 수 있고, 예를들면 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 포함할 수 있다.The
연결 전극부(231, 232)는 활성층(210)상에 형성될 수 있고, 예를 들면 인가 전극(220)과 이격되도록 활성층(210)의 면 중 인가 전극(220)이 형성된 면의 반대면에 형성될 수 있다. The
인가 전극(220)은 활성층(210)의 상면에, 연결 전극부(231, 232)은 활성층(210)의 하면에 형성될 수 있다.The
선택적 실시예로서 연결 전극부(231, 232)는 활성층(210)과 접하도록 형성될 수 있다.As an optional embodiment, the
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)는 다양한 도전성 재료를 이용하여 형성할 수 있다. The first
제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 형성하는 재료에 대한 설명은 전술한 실시예에서 설명한 바와 동일하거나 이를 변형하여 적용할 수 있는 바 구체적 설명은 생략한다.A description of materials forming the first
도 13을 참조하면 인가 전극(220)을 통하여 전압이 활성층(210)에 인가되면 활성층(210)의 적어도 일 영역은 분극 영역(210F)을 포함할 수 있다.Referring to FIG. 13 , when a voltage is applied to the
변동 저저항 영역(VL)은 이러한 분극 영역(210F)의 경계선의 측면에 대응하는 영역에 형성될 수 있고, 도 12를 참조하면 인가 전극(220)을 중심으로 인가 전극(220)을 둘러싸는 선형으로 형성될 수 있다.The variable low-resistance region VL may be formed in a region corresponding to the side of the boundary of the
또한, 변동 저저항 영역(VL)은 분극 영역(210F)의 경계선의 측면 전체에 대응하도록 형성될 수 있고, 분극 영역(210F)의 측면으로부터 멀어지는 방향으로 두께를 가질 수 있고, 선택적 실시예로서 이러한 두께는 0.3nm를 중심으로 +/-0.2nm일 수 있다.In addition, the variable low-resistance region VL may be formed to correspond to the entire side surface of the boundary line of the
활성층(210)의 분극 영역(210F)의 경계에 형성된 변동 저저항 영역(VL)은 활성층(210)의 다른 영역에 비하여 저항이 낮은 영역으로 변할 수 있다. 예를 들면 변동 저저항 영역(VL)은 활성층(210)의 분극 영역(210F) 및 변동 저저항 영역(VL)의 주변의 활성층(210)의 영역보다 낮은 저항을 가질 수 있다.The variable low-resistance region VL formed at the boundary of the
이를 통하여 변동 저저항 영역(VL)은 전류의 통로를 형성할 수 있다.Through this, the variable low resistance region VL may form a passage of current.
선택적 실시예로서 변동 저저항 영역(VL)은 활성층(210)에 구비된 복수의 도메인월의 일 영역에 대응될 수 있다.As an optional embodiment, the variable low resistance region VL may correspond to one region of a plurality of domain walls provided in the
또한, 이러한 변동 저저항 영역(VL)은 활성층(210F)의 분극 상태가 유지되면 계속 유지될 수 있다. 즉, 인가 전극(220)을 통하여 활성층(210F)에 인가된 전압을 제거하여도 변동 저저항 영역(VL)의 상태, 즉 저저항 상태는 유지될 수 있다.In addition, the variable low-resistance region VL may be continuously maintained when the polarization state of the
변동 저저항 영역(VL)을 통하여 전류의 통로가 형성될 수 있다. A current path may be formed through the variable low resistance region VL.
또한 구체적인 예로서 연결 전극부(231, 232)가 변동 저저항 영역(VL)에 대응되도록 형성되고, 예를 들면 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)가 서로 이격된 채 변동 저저항 영역(VL)의 하면과 접하도록 배치될 수 있다.In addition, as a specific example, the
이를 통하여 연결 전극부(231, 232)의 제1 연결 전극 부재(231) 및 제2 연결 전극 부재(232)를 통하여 전류가 흐를 수 있다.Through this, current may flow through the first
본 실시예의 전자 소자는 인가 전극을 통하여 활성층에 다양한 크기의 전압을 인가할 수 있고, 인가되는 시간을 제어할 수 있다.The electronic device of this embodiment can apply voltages of various magnitudes to the active layer through the application electrode, and can control the application time.
이를 통하여 원하는 크기의 영역으로 활성층에 분극 영역을 형성할 수 있고, 이러한 분극 영역의 경계에 변동 저저항 영역을 형성할 수 있다.Through this, it is possible to form a polarization region in the active layer with a region of a desired size, and a variable low-resistance region can be formed at the boundary of the polarization region.
또한 활성층의 일면에 인가 전극을 형성하고 타면에 연결 전극부를 형성하여 전자 소자의 정밀한 패터닝 및 미세화를 용이하게 진행할 수 있다.In addition, by forming an application electrode on one surface of the active layer and forming a connection electrode on the other surface, precise patterning and miniaturization of the electronic device can be easily performed.
전술한 바와 같은 전자 소자는 다음과 같은 변동 저저항 라인 메모리 소자로 구현될 수 있다.The electronic device as described above may be implemented as a variable low-resistance line memory device as follows.
도 14는 일 실시예에 따른 변동 저저항 라인 메모리 소자(300)의 평면도이고, 도 15는 도 14의 VI-VI선을 따라 절취한 단면도이다.FIG. 14 is a plan view of a variable low-resistance
도 14 및 도 15를 참조하면, 상기 변동 저저항 라인 메모리 소자(300)는, 베이스(310), 게이트(320), 소스(331) 및 드레인(332)을 포함할 수 있다.14 and 15 , the variable low resistance
상기 베이스(310)는 전술한 활성층 물질을 포함할 수 있는 데, 예컨대 자발 분극성 재료를 포함할 수 있다. 예를 들면 베이스(310)는 절연 재료를 포함하고 강유전성 재료를 포함할 수 있다. 즉, 베이스(310)는 전기장의 존재 시 역전될 수 있는 자발적 전기 분극(전기 쌍극자)을 가진 재료를 포함할 수 있다.The base 310 may include the above-described active layer material, for example, a spontaneous polarization material. For example, the
선택적 실시예로서 베이스(310)는 페로브스카이트 계열 물질을 포함할 수 있고, 예를 들면 BaTiO3, SrTiO3, BiFe3, PbTiO3, PbZrO3, SrBi2Ta2O9을 포함할 수 있다.As an optional embodiment, the
또한 다른 예로서 베이스(310)는 ABX3 구조로서, A는 CnH2n+1의 알킬기, 및 페로브스카이트 태양전지 구조형성이 가능한 Cs, Ru 등의 무기물로부터 선택된 하나 이상의 물질을 포함할 수 있고, B는 Pb, Sn, Ti, Nb, Zr, 및 Ce으로 구성된 군으로부터 선택된 하나 이상의 물질을 포함할 수 있고, X는 할로겐 물질을 포함할 수 있다. 구체적인 예로서 베이스(310)는 CH3NH3PbI3, CH3NH3PbIxCl3-x, MAPbI3, CH3NH3PbIxBr3-x, CH3NH3PbClxBr3-x, HC(NH2)2PbI3, HC(NH2)2PbIxCl3-x, HC(NH2)2PbIxBr3-x, HC(NH2)2PbClxBr3-x, (CH3NH3)(HC(NH2)2)1-yPbI3, (CH3NH3)(HC(NH2)2)1-yPbIxCl3-x, (CH3NH3)(HC(NH2)2)1-yPbIxBr3-x, 또는 (CH3NH3)(HC(NH2)2)1-yPbClxBr3-x (0≤x, y≤1)를 포함할 수 있다.In addition, as another example, the
기타 다양한 강유전성 재료를 이용하여 베이스(310)를 형성할 수 있는 바, 이에 대한 모든 예시의 설명은 생략한다. 또한 베이스(310)를 형성 시 강유전성 재료에 기타 다양한 물질을 도핑하여 부가적인 기능을 포함하거나 전기적 특성의 향상을 진행할 수도 있다.Since the
베이스(310)는 자발 분극성을 갖고, 전기장의 인가에 따라 분극의 정도와 방향을 제어할 수 있다. 또한, 베이스(310)는 가해준 전기장이 제거되어도 분극 상태를 유지할 수 있다.The
상기 베이스(310)는, X-Y 평면 방향으로 서로 인접하게 위치하는 제1 영역(311)과 제2 영역(312)을 포함할 수 있다. 상기 제1 영역(311)은 제1 방향의 분극을 가질 수 있는 데, 상기 제1 방향은 베이스(310)의 두께 방향, 즉 제1 영역(311)과 제2 영역(312)이 배치된 방향에 수직한 Z-방향일 수 있다. The base 310 may include a
상기 제2 영역(312)은 제1 영역(311)에 대해 두께에 수직한 방향, 즉 X-Y 평면 방향으로 인접하게 위치하는 데, 상기 제2 영역(312)은 선택적으로 제1 방향과 반대되는 제2 방향으로 정렬된 분극을 가질 수 있다.The
상기 제2 영역(312) 상에는 게이트(320)가 위치할 수 있다. 상기 게이트(320)는 도면에 도시되지는 않았지만 별도의 장치에 연결되어 게이트 신호를 인가받을 수 있다.A
상기 제2 영역(312)이 제1 영역(311)과는 반대 방향의 분극을 이룰 수 있는 것은, 상기 게이트(320)에 인가되는 전압에 의해 가능해진다.The polarization of the
이렇게 서로 반대되는 방향의 분극을 갖는 제1 영역(311)과 제2 영역(312)의 사이에 변동 저저항 라인(340)이 형성될 수 있다. 상기와 같은 변동 저저항 라인(340)은 제1 영역(311) 및/또는 제2 영역(312)에 비해 저항이 매우 작은 영역이 되며, 이 영역을 통해 전류의 흐름이 형성될 수 있다.The variable low-
이러한 변동 저저항 라인(340)은 다음의 일 실시예에 따라 형성될 수 있다.Such a variable low-
먼저, 자발 분극성 재료를 포함하는 베이스(310)가 전체적으로 제1 방향의 분극을 갖도록 할 수 있다. 반드시 베이스(310) 전체가 제1 방향의 분극을 갖는 것에 한정되는 것은 아니며, 베이스(310)의 적어도 게이트(320)에 대향되는 일정 면적이 제1 방향의 분극을 가질 수 있다. 선택적으로 이렇게 제1 방향 분극을 갖도록 하는 것은 게이트(320)에 초기화 전기장을 인가하여 형성할 수 있다.First, the base 310 including the spontaneously polarizable material may have polarization in the first direction as a whole. The
이 상태에서 게이트(320)에 제1 전압을 제1 시간 동안 인가하여 게이트(320)를 통해 베이스(310)에 전기장을 가함에 따라 게이트(320)에 대향되는 일정 면적이 제2 방향으로 분극이 변하게 된다. 분극의 방향이 바뀌도록 게이트(320)에 가하는 전기장은 제1 전압에 의해 조절될 수 있는 데, 즉, 베이스(310)를 형성하는 자발 분극성 재료의 항전기장보다 큰 전기장이 인가되도록 제1 전압을 가할 수 있다. In this state, as an electric field is applied to the base 310 through the
상기 베이스(310)는 제1 두께(t1)를 갖도록 할 수 있다. 이 때 상기 제1 두께(t1) 전체에 걸쳐 제2 영역(312)이 형성되며, 상기 제1 두께(t1)에 따라 게이트(320)에 인가되는 제1 전압의 크기를 조절할 수 있다. 일 실시예에 따르면, 제1 두께(t1)와 게이트(320)에 인가되는 제1 전압의 크기는 비례할 수 있다. 즉, 제1 두께(t1)가 두꺼울 경우 제1 전압을 크게 할 수 있다.The base 310 may have a first thickness t1. At this time, the
상기 변동 저저항 라인(340)도 도 15에서 볼 수 있듯이, 제1 두께(t1) 전체에 걸쳐 형성될 수 있다. As shown in FIG. 15 , the variable low-
이렇게 형성되는 제2 영역(312)의 면적은 게이트(320)에 제1 전압이 가해지는 제1 시간에 의해 비례하여 결정될 수 있다.The area of the
따라서 원하는 면적 및/또는 크기의 제2 영역(12)을 형성하기 위해서는 해당 강유전체 물질에 대한 적당한 게이트 전압, 시간, 및 제2 영역(12)의 제1 두께(t1)를 실험 및/또는 계산에 의해 미리 결정할 수 있다.Therefore, in order to form the
이렇게 제2 영역(312)의 분극 방향이 제1 방향에서 제2 방향으로 변하면, 제1 방향의 분극을 갖는 제1 영역(311)과 제2 방향의 분극을 갖는 제2 영역(312)의 사이에 소정 너비의 변동 저저항 라인(340)이 형성될 수 있다. 이 변동 저저항 라인(340)은 게이트(320)를 중심으로 형성될 수 있다. 상기 변동 저저항 라인(340)의 너비는 대략 0.3nm일 수 있는 데, 반드시 이에 한정되는 것은 아니며, 0.3nm를 중심으로 +/-0.2nm의 너비를 가질 수 있다.When the polarization direction of the
도 16은 상기 제1 영역과 변동 저저항 라인에서 전압을 증가함에 따라 전류가 변하는 상태를 나타낸 것이다. 변동 저저항 라인(340)은 제1 영역(311)에 비해 저항이 매우 작기 때문에 전압 인가에 따라 전류의 흐름이 원활히 일어남을 알 수 있다.16 illustrates a state in which current changes as voltage is increased in the first region and the variable low-resistance line. Since the resistance of the variable low-
상기와 같이 형성되는 변동 저저항 라인(340)은 시간이 지나도 지워지지 않을 수 있다. The variable low-
이렇게 형성된 변동 저저항 라인(340)에 접하도록 소스(331)와 드레인(332)을 위치시킨다. 이 경우, 상기 변동 저저항 라인(340)을 통해 소스(331)로부터 드레인(332)으로 전류의 흐름이 형성될 수 있다. 따라서 이 때 데이터 쓰기가 가능해 지며, 예컨대 1로 읽힐 수 있다.The
선택적으로, 상기 변동 저저항 라인(340), 게이트(320)에 가해진 전압에 의해 제2 영역(312)의 분극 방향이 다시 제1 영역(311)의 분극 방향과 같아지도록 함으로써 지워질 수 있다.Optionally, the voltage applied to the variable low-
즉, 게이트(320)에 제2 전압을 인가하여 제2 영역(312)의 분극 방향이 다시 제1 방향으로 할 수 있다. 이 후 제2 전압을 제2 시간 동안 유지하여 제1 방향으로 분극이 바뀌는 영역을 평면 방향으로 성장시킬 수 있으며, 제1 방향으로 분극이 바뀐 영역이 상기 변동 저저항 라인(340)을 지나가 제1 영역(311)에까지 연장되면 변동 저저항 라인(340)이 소멸될 수 있다. 이 경우 소스(331)로부터 드레인(332)으로 전류가 흐를 수 없고, 따라서 이 때 데이터 지우기가 가능해 지며, 0으로 읽혀질 수 있다. That is, the polarization direction of the
이 때, 상기 제2 전압은 상기 제1 전압과 상이한 전압이 될 수 있는 데, 일 실시예에 따른 제1 전압과 동일 크기에 반대 극성의 전압일 수 있다. 상기 제2 시간은 적어도 상기 제1 시간 이상일 수 있다.In this case, the second voltage may be a voltage different from the first voltage, and may have the same magnitude as the first voltage and a voltage of opposite polarity according to an embodiment. The second time period may be at least equal to or longer than the first time period.
상기와 같이 형성된 변동 저저항 라인 메모리 소자는, 전술한 변동 저저항 라인(340)이 게이트(320)에 전원이 꺼지더라도 그 상태를 유지할 수 있기 때문에 비휘발성 메모리 소자로서 사용될 수 있다. The variable low-resistance line memory device formed as described above can be used as a non-volatile memory device because the variable low-
상기 변동 저저항 라인 메모리 소자는 약 1012회 이상의 쓰기/지우기가 가능하기 때문에, 기존 반도체 소자 기반의 메모리 소자에 비해 약 107배 이상의 메모리 수명을 가질 수 있다.Since the variable low-resistance line memory device can write/erase more than about 10 12 times, it can have a memory lifespan that is about 10 7 times longer than that of a memory device based on a conventional semiconductor device.
메모리 속도도, 상기 변동 저저항 라인 메모리 소자는 약 10-9 sec가 될 수 있어 기존 반도체 소자 기반의 메모리 소자에 비해 약 106배의 메모리 속도를 올릴 수 있다.As for the memory speed, the variable low-resistance line memory device can be about 10 −9 sec, so the memory speed can be increased by about 10 6 times compared to memory devices based on conventional semiconductor devices.
이처럼 상기 변동 저저항 라인 메모리 소자는 매우 탁월한 속도와 수명을 갖는 메모리 소자가 될 수 있다.As such, the variable low-resistance line memory device may be a memory device having very excellent speed and lifespan.
기존의 강유전체 메모리의 경우 강유전체의 분극을 이용하기 때문에 강유전체 소자의 크기에 줄이는 것에 한계가 있었지만, 상기 변동 저저항 라인 메모리 소자는 분극을 직접적으로 사용하지 않고 저저항 라인의 특성만을 상용하기 때문에 집적도를 더욱 높일 수 있다는 장점이 있다.In the case of conventional ferroelectric memory, there is a limit to reducing the size of the ferroelectric element because it uses the polarization of the ferroelectric. It has the advantage of being higher.
또한, 게이트 전압, 및/또는 인가 시간에 따라 상기 변동 저저항 라인(340)이 형성되는 위치를 조절할 수 있기 때문에, 다양한 메모리 소자의 설계가 가능하고, 강유전체를 이용한 기존의 강유전체 메모리 소자에 비해 박형화를 이룰 수 있다. 뿐만 아니라, 메모리 설계의 자유도가 높아지기 때문에 소자의 집적도를 높일 수 있다는 장점이 있다.In addition, since the position where the variable low-
이렇게 형성되는 변동 저저항 라인(340)은 도 14에서 볼 수 있듯이 게이트(320)를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 소스(331) 및 드레인(332)을 배치함으로써 소스(331)와 드레인(332)을 연결하는 선은 두 개가 될 수 있다. 그러나 반드시 이에 한정되는 것은 아니며, 베이스의 평면 방향 일 변에 게이트를 위치시키고 인접한 다른 두 변이 소스와 드레인을 배치시키면 상기 변동 저저항 라인은 소스와 드레인을 연결하는 단일의 선이 될 수 있다.As shown in FIG. 14, the variable low-
상기와 같은 소스(331) 및 드레인(332)은 베이스(310) 상에 패터닝되어 형성되는 전극 구조일 수 있는 데, 본 발명은 반드시 이에 한정되는 것은 아니고, 도면에 도시하지는 않았지만 베이스(310)를 덮는 절연막에 형성된 비아 홀을 통해 변동 저저항 라인(340)과 컨택되는 것일 수 있다.The
도 17은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(400)를 도시한 단면도로서, 기판(430)에 소스(431)와 드레인(432)이 형성되고, 기판(430) 상에 자발 분극성 재료를 포함하는 베이스(410)를 배치할 수 있다. 상기 기판(430)은 반도체 웨이퍼, 일 실시예에 따르면 실리콘 웨이퍼로 형성될 수 있다. 그리고 상기 소스(431)와 드레인(432)은 웨이퍼에 이온 도핑으로 형성할 수 있다. 물론, 도면에 도시하지는 않았지만, 상기 소스(431)와 드레인(432)에는 별도의 비아를 통해 외부 신호선이 연결될 수 있다.17 is a cross-sectional view of a variable low-resistance
이러한 구조에서는 기판(430)에 형성된 소스(431) 및 드레인(432)의 영역에 대응되게 변동 저저항 라인(440)이 위치할 수 있도록 게이트 전압, 및 인가 시간 정할 수 있다.In this structure, the gate voltage and the application time can be determined so that the variable low-
상기와 같은 기판(430)과 베이스(410)는 별도의 접착층에 의해 접합될 수 있는 데, 반드시 이에 한정되는 것은 아니고, 기판(430) 상에 베이스(410)가 성막될 수도 있다. 이렇게 기판(430) 상에 박막으로 베이스(410)를 구현함으로써, 메모리 소자(400)를 더욱 박형화할 수 있고, 기존의 메모리 소자 공정을 이용할 수 있어 제조 공정의 효율을 더욱 올릴 수 있다.The
이상 설명한 실시예들은 제1 영역 및 제2 영역이 동일한 두께를 갖는 경우를 나타내었으나, 본 발명은 반드시 이에 한정되는 것은 아니다. 도 18은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(500)를 도시한 단면도로서, 기판(530)에 소스(531)와 드레인(532)이 형성되고, 기판(530) 상에 자발 분극성 재료를 포함하는 베이스(510)가 배치될 수 있다. 도 18에서 볼 수 있는 실시예의 메모리 소자(500)는, 제1 영역(511)이 제2 영역(512)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다. 이 제2 두께(t2)는 게이트(520)에 가해지는 전압에 의해 분극의 방향이 스위칭되지 않는 두께가 되며, 이에 따라 변동 저저항 라인(540)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.The above-described embodiments show the case where the first region and the second region have the same thickness, but the present invention is not necessarily limited thereto. 18 is a cross-sectional view of a variable low-resistance
전술한 바와 같이 게이트(520)에 인가되는 전압을 제1 두께(t1)에 대하여 분극 스위칭이 이뤄지는 전압으로 셋팅할 수 있으므로, 베이스(510)에 제2 두께(t2)로 형성되는 영역을 만듦으로써, 게이트(520)에 인가되는 전압의 세기, 시간에 의해서도 제2 두께(t2)에는 변동 저저항 라인(540)이 형성되지 않고, 제1 두께(t1)로 이루어진 영역에만 변동 저저항 라인(540)이 형성되도록 할 수 있다.As described above, since the voltage applied to the
즉, 도 18에서 볼 수 있듯이, 변동 저저항 라인(540)은 제1 두께(t1)와 제2 두께(t2)의 경계가 되는 위치에 형성될 수 있다.That is, as shown in FIG. 18 , the variable low-
도 19는 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(600)를 도시한 단면도로서, 기판(630)에 소스(631)와 드레인(632)이 형성되고, 기판(630) 상에 자발 분극성 재료를 포함하는 베이스(610)가 배치될 수 있다. 도 19에 도시된 실시예의 메모리 소자(600)도 도 18에 도시된 실시예와 같이 제1 영역(611)이 제2 영역(612)의 제1 두께(t1)보다 두꺼운 제2 두께(t2)를 가질 수 있다.19 is a cross-sectional view of a variable low-resistance
이 때, 게이트(620)에 전압이 인가되는 시간에 따라, 도 19에서 볼 수 있듯이, 제1 두께(t1)와 제2 두께(t2)의 경계로부터 제1 두께(t1)가 형성된 내측에 위치할 수 있다. 따라서 이러한 구조의 메모리 소자(600)에서 소스(631)와 드레인(632)은 제1 두께(t2)와 제2 두께(t2)의 경계보다 안쪽에 형성할 수 있다. 이에 따라 게이트(620) 전압의 세기 및/또는 그 시간의 변경에 따라 변동 저저항 라인(640)의 형성 위치가 변경되더라도, 변동 저저항 라인(640)과 소스(631)/드레인(632)이 전기적으로 연결될 수 있다.At this time, according to the time for which the voltage is applied to the
이상 설명한 실시예들에서 게이트는 베이스 상에 인접하여 형성되었으나, 본 발명은 반드시 이에 한정되는 것은 아니며, 도 20에 도시된 본 발명의 또 다른 일 실시예의 메모리 소자(700)와 같이, 베이스(710)와 게이트(720) 사이에 다른 막(750)이 더 위치할 수 있다. 상기 막(750)은 절연막일 수 있는 데, 베이스(710)를 형성하는 강유전체 물질과 다른 물질일 수 있다.In the embodiments described above, the gate is formed adjacent to the base, but the present invention is not necessarily limited thereto, and like the
이 경우에도 게이트(720)에 인가되는 전압에 의한 전기장의 영향으로 제2 영역(712)의 분극 방향이 스위칭되도록 할 수 있으며, 이 때, 분극 방향이 스위칭될 수 있는 게이트(720) 전압 및/또는 시간은 미리 실험 및/또는 계산에 의해 얻어질 수 있다.Even in this case, the polarization direction of the
도 21은 또 다른 일 실시예에 따른 변동 저저항 라인 메모리 소자(800)를 도시한 단면도로서, 기판(830)에 소스(831)와 드레인(832)이 형성되고, 기판(830) 상에 자발 분극성 재료를 포함하는 베이스(810)가 배치될 수 있다. 21 is a cross-sectional view illustrating a variable low-resistance
도 21에 도시된 실시예에 따르면, 베이스(810)에 대향된 제1 게이트(821)와 베이스(810)를 중심으로 제1 게이트(821)와 반대측에 위치하는 제2 게이트(822)를 포함할 수 있다.According to the embodiment shown in FIG. 21, a
이 경우, 제1 게이트(821)에 의해 제2 영역(812)의 분극 방향을 스위칭하여 변동 저저항 라인(840)을 형성할 수 있다. 이에 따라 데이터 쓰기가 가능해진다.In this case, the variable low-
제2 게이트(822)에 의해 제2 영역(812)의 분극 방향을 제1 영역(11)과 같이 다시 스위칭함으로써 변동 저저항 라인(840)을 제거할 수 있다. 이에 따라 데이터 지우기가 가능해진다.The variable low-
이처럼 제1 게이트(821) 및 제2 게이트(822)에 의해 0/1로 데이터를 읽을 수 있다.As such, data can be read as 0/1 by the
이상 설명한 바와 같은 변동 저저항 라인들은 도 1, 도 10, 도 14에서 볼 수 있듯이 게이트를 중심으로 폐루프상으로 형성될 수 있는 데, 이 폐루프상의 일부에 소스 및 드레인을 중첩되게 배치함으로써 소스와 드레인을 연결하는 선은 두 개가 될 수 있다.As can be seen in FIGS. 1, 10, and 14, the variable low-resistance lines as described above can be formed in a closed loop shape centered on the gate. There may be two lines connecting the and the drain.
그러나 반드시 이에 한정되는 것은 아니며, 도 22에 도시된 일 실시예에 따른 메모리 소자(900)는, 베이스(910)의 일 변에 게이트(920)를 위치시키고 인접한 다른 두 변에 소스(931)와 드레인(932)을 배치시키면 상기 변동 저저항 라인(940)은 소스(931)와 드레인(932)을 연결하는 직선 형상이 될 수 있다.However, it is not necessarily limited thereto, and in the
따라서 이 경우 변동 저저항 라인(940)의 건너편은 제1 영역(911), 변동 저저항 라인(940)과 게이트(920)의 사이 영역은 제2 영역(912)이 될 수 있다.Accordingly, in this case, the opposite side of the variable low-
도 23에는 또 다른 일 실시예에 따른 비휘발성 메모리 소자(1000)가 도시되어 있다. 도 23에 도시된 실시예와 같이 게이트(1020)를 베이스(1010)의 일 모서리에 배치하고, 소스(1031)와 드레인(1032)을 인접한 다른 모서리에 각각 배치시킬 경우, 상기 변동 저저항 라인(1040)은 소스(1031)와 드레인(1032)을 굴곡진 형태로 연결하는 선이 될 수 있다. 따라서 변동 저저항 라인(1040)과 게이트(1020)의 사이가 제2 영역(1012)이 되고, 변동 저저항 라인(1040)의 외측은 제1 영역(1011)이 될 수 있다.23 shows a
도 24는 또 다른 일 실시예에 따른 비휘발성 메모리 소자(1010)를 도시한 것이다.24 illustrates a
도 24를 참조하면, 일 실시예에 따르면, 베이스(1110)에 인접하도록 배치된 제1 게이트(1121) 및 제2 게이트(1122)를 포함할 수 있다. 상기 제1 게이트(1121)와 제2 게이트(1122)는 서로 이격된 것일 수 있는 데, 일 실시예에 따르면 제1 게이트(1121)와 제2 게이트(1122)는 서로 대향되는 것일 수 있다. 제1 게이트(1121)와 제2 게이트(1122)가 대향된 방향에 교차되는 방향으로 소스(1131)와 드레인(1132)이 대향 배치될 수 있다.Referring to FIG. 24 , according to an embodiment, a
이러한 구조에서 베이스(1110)는 제1 방향의 분극을 갖는 제1 영역(1111)일 수 있는 데, 상기 제1 영역(1111)은 베이스(1110) 자체 특성에 의한 것일 수 있고, 선택적으로 베이스(1110)에 형성된 영역일 수 있다.In this structure, the
상기 제1 게이트(1121)를 통해 상기 베이스(1110)에 제1-1 전압을 제1-1 시간 동안 유지할 경우, 베이스(1110)의 제1 영역(1111) 중 제1 게이트(1121)에 인접한 영역은 제2 방향의 분극을 갖는 제2-1 영역(1112a)이 되고, 제1 영역(1111)과 제2-1 영역(1112a)의 경계에 제1 변동 저저항 라인(1141)이 형성될 수 있다.When the 1-1 voltage is maintained on the
상기 제2 게이트(1122)를 통해 상기 베이스(1110)에 제1-2 전압을 제1-2 시간 동안 유지할 경우, 베이스(1110)의 제1 영역(1111) 중 제2 게이트(1122)에 인접한 영역은 제2 방향의 분극을 갖는 제2-2 영역(1112b)이 되고, 제1 영역(1111)과 제2-2 영역(1112b)의 경계에 제2 변동 저저항 라인(1142)이 형성될 수 있다.When a 1-2 voltage is maintained on the
상기와 같은 제1-1 전압과 제1-2 전압 및 제1-1 시간 및 제1-2 시간은 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)이 각각 소스(1131) 및 드레인(1132)에 전기적으로 연결될 수 있는 전압과 시간이 될 수 있다.The 1-1st voltage, the 1-2nd voltage, the 1-1st time and the 1-2nd time are the first variable
일 실시예에 따르면, 상기 제1-1 시간과 제1-2 시간은 동일한 시간일 수 있다. 이 경우 소스(1131)와 드레인(1132)은 제1 게이트(1121)와 제2 게이트(1122)의 대략 절반의 위치에 위치할 수 있게 된다.According to one embodiment, the first-first time and the first-second time may be the same time. In this case, the
그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제1-1 시간과 제1-2 시간은 서로 다른 시간일 수 있다. 예컨대, 소스(1131)와 드레인(1132)이 제1 게이트(1121)에 더 가까울 경우 제1-1 시간은 제1-2 시간보다 짧을 수 있다.However, the present invention is not necessarily limited thereto, and the first-first time and the first-second time may be different from each other. For example, when the
또한 제1-1 시간과 제1-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1121)와 제2 게이트(1122)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)을 만들 수 있다.Also, time 1-1 and time 1-2 may proceed simultaneously. That is, the first variable low-
선택적으로, 제1-1 시간과 제1-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1121)와 제2 게이트(1122)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)을 필요에 따라 선택적으로 만들 수 있다.Optionally, time 1-1 and time 1-2 may proceed at this time. That is, by applying a voltage to the
상기 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)이 형성되는 베이스(1110)의 두께가 동일할 경우 제1-1 전압과 제1-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)이 형성되는 영역에서의 베이스(1110)의 두께가 다를 경우 1-1 전압과 제1-2 전압은 상이한 전압일 수 있다.The 1-1st voltage and the 1-2nd voltage may be the same voltage. When the thickness of the
전술한 실시예에서 설명한 바와 같이 제2 전압을 인가하여 변동 저저항 라인들을 지우는 경우에도 마찬가지로 진행할 수 있다.As described in the foregoing embodiment, when the variable low-resistance lines are erased by applying the second voltage, the same process can be performed.
즉, 제1 게이트(1121)를 통해 상기 베이스(1110)에 제2-1 전압을 제2-1 시간 동안 유지함으로써, 제1 변동 저저항 라인(1141)을 삭제할 수 있다. 또 제2 게이트(1122)를 통해 상기 베이스(1110)에 제2-2 전압을 제2-2 시간 동안 유지함으로써, 제2 변동 저저항 라인(1142)을 삭제할 수 있다.That is, by maintaining the 2-1st voltage to the
상기 제2-1 시간과 제2-2 시간은 동일한 시간일 수 있다. 이 경우 소스(1131)와 드레인(1132)은 제1 게이트(1121)와 제2 게이트(1122)의 대략 절반의 위치에 위치할 수 있게 된다.The 2-1st time and the 2-2nd time may be the same time. In this case, the
그러나 본 발명은 반드시 이에 한정되는 것은 아니며, 상기 제2-1 시간과 제2-2 시간은 서로 다른 시간일 수 있다. 예컨대, 소스(1131)와 드레인(1132)이 제1 게이트(1121)에 더 가까울 경우 제2-1 시간은 제2-2 시간보다 짧을 수 있다.However, the present invention is not necessarily limited thereto, and the 2-1st time and 2-2nd time may be different from each other. For example, when the
제2-1 시간과 제2-2 시간은 동시에 진행되는 것일 수 있다. 즉, 제1 게이트(1121)와 제2 게이트(1122)에 동시에 전압을 인가하여 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)을 동시에 삭제할 수 있다.Time 2-1 and time 2-2 may proceed simultaneously. That is, the first variable low-
선택적으로, 제2-1 시간과 제2-2 시간은 이시에 진행될 수 있다. 즉, 제1 게이트(1121)와 제2 게이트(1122)에 이시에 전압을 인가하여 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)을 필요에 따라 선택적으로 삭제할 수 있다.Optionally, the 2-1st time and the 2-2nd time may proceed at this time. That is, by applying a voltage to the
상기 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 상기 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)이 형성되는 베이스(1110)의 두께가 동일할 경우 제2-1 전압과 제2-2 전압은 동일한 전압일 수 있다. 그러나 반드시 이에 한정되는 것은 아니고 제1 변동 저저항 라인(1141) 및 제2 변동 저저항 라인(1142)이 형성되는 영역에서의 베이스(1110)의 두께가 다를 경우 제2-1 전압과 제2-2 전압은 상이한 전압일 수 있다.The 2-1 voltage and the 2-2 voltage may be the same voltage. When the thickness of the
이상 설명한 본 명세서의 모든 실시예들은 각 도시된 실시예들에 한정되는 것은 아니며, 서로 복합적으로 적용될 수 있음은 물론이다.All embodiments of the present specification described above are not limited to each illustrated embodiment, and can be applied in combination with each other, of course.
이와 같이 본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.In this way, the present invention has been described with reference to the embodiments shown in the drawings, but this is only exemplary, and those skilled in the art will understand that various modifications and equivalent other embodiments are possible therefrom. . Therefore, the true technical scope of protection of the present invention should be determined by the technical spirit of the appended claims.
실시예에서 설명하는 특정 실행들은 일 실시 예들로서, 어떠한 방법으로도 실시 예의 범위를 한정하는 것은 아니다. 또한, "필수적인", "중요하게" 등과 같이 구체적인 언급이 없다면 본 발명의 적용을 위하여 반드시 필요한 구성 요소가 아닐 수 있다.Specific executions described in the embodiments are examples, and do not limit the scope of the embodiments in any way. In addition, if there is no specific reference such as "essential" or "important", it may not necessarily be a component necessary for the application of the present invention.
실시예의 명세서(특히 특허청구범위에서)에서 "상기"의 용어 및 이와 유사한 지시 용어의 사용은 단수 및 복수 모두에 해당하는 것일 수 있다. 또한, 실시 예에서 범위(range)를 기재한 경우 상기 범위에 속하는 개별적인 값을 적용한 발명을 포함하는 것으로서(이에 반하는 기재가 없다면), 상세한 설명에 상기 범위를 구성하는 각 개별적인 값을 기재한 것과 같다. 마지막으로, 실시 예에 따른 방법을 구성하는 단계들에 대하여 명백하게 순서를 기재하거나 반하는 기재가 없다면, 상기 단계들은 적당한 순서로 행해질 수 있다. 반드시 상기 단계들의 기재 순서에 따라 실시 예들이 한정되는 것은 아니다. 실시 예에서 모든 예들 또는 예시적인 용어(예들 들어, 등등)의 사용은 단순히 실시 예를 상세히 설명하기 위한 것으로서 특허청구범위에 의해 한정되지 않는 이상 상기 예들 또는 예시적인 용어로 인해 실시 예의 범위가 한정되는 것은 아니다. 또한, 당업자는 다양한 수정, 조합 및 변경이 부가된 특허청구범위 또는 그 균등물의 범주 내에서 설계 조건 및 팩터에 따라 구성될 수 있음을 알 수 있다.In the specification of the embodiments (particularly in the claims), the use of the term "above" and similar indicating terms may correspond to both singular and plural. In addition, when a range is described in the examples, it includes the invention to which individual values belonging to the range are applied (unless there is no description to the contrary), and it is as if each individual value constituting the range is described in the detailed description. . Finally, if there is no explicit description or description of the order of steps constituting the method according to the embodiment, the steps may be performed in an appropriate order. Examples are not necessarily limited according to the order of description of the steps. The use of all examples or exemplary terms (eg, etc.) in the embodiments is simply to describe the embodiments in detail, and the scope of the embodiments is limited due to the examples or exemplary terms unless limited by the claims. It is not. In addition, those skilled in the art can appreciate that various modifications, combinations and changes can be made according to design conditions and factors within the scope of the appended claims or equivalents thereof.
1: 커버 플레이트
2: 센서
11: 베이스 기판
12: 기능막
101: 제1 영역
102: 제2 영역
121: 제1 기능막
122: 제2 기능막1: cover plate
2: sensor
11: base board
12: functional membrane
101 First area
102 second area
121: first functional film
122: second functional film
Claims (1)
상기 베이스에 인접하고 서로 이격되도록 배치된 복수의 게이트;
상기 복수의 게이트의 적어도 하나를 통하여 상기 베이스에 전기장을 인가하여 상기 베이스에 형성되고 서로 다른 방향의 분극을 갖는 적어도 두 개의 분극 영역;
선택적으로 상기 서로 다른 방향의 분극을 갖는 분극 영역들의 경계에 대응하는 적어도 하나의 변동 저저항 라인;
상기 변동 저저항 라인에 접하도록 위치하는 소스; 및
상기 변동 저저항 라인에 접하도록 위치하는 드레인;을 포함하고,
상기 변동 저저항 라인은 상기 베이스의 영역 중 상기 변동 저저항 라인과 인접한 다른 영역보다 전기적 저항이 낮은 영역으로 형성되고,
상기 변동 저저항 라인은 상기 소스와 드레인을 전기적으로 연결하도록 구비되는 비휘발성 메모리 소자.a base comprising a spontaneously polarizable material;
a plurality of gates disposed adjacent to the base and spaced apart from each other;
at least two polarization regions formed on the base by applying an electric field to the base through at least one of the plurality of gates and having polarizations in different directions;
selectively at least one variable low-resistance line corresponding to a boundary of polarization regions having polarizations in different directions;
a source located in contact with the variable low-resistance line; and
A drain located in contact with the variable low-resistance line;
The variable low-resistance line is formed in a region of the base having a lower electrical resistance than other regions adjacent to the variable low-resistance line,
The variable low-resistance line is provided to electrically connect the source and the drain.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020200111290A KR102474130B1 (en) | 2018-11-27 | 2020-09-01 | Variable low resistance line non-volatile memory device and operating method thereof |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020180148974A KR102154638B1 (en) | 2018-11-27 | 2018-11-27 | Variable low resistance line non-volatile memory device and operating method thereof |
| KR1020200111290A KR102474130B1 (en) | 2018-11-27 | 2020-09-01 | Variable low resistance line non-volatile memory device and operating method thereof |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020180148974A Division KR102154638B1 (en) | 2018-11-27 | 2018-11-27 | Variable low resistance line non-volatile memory device and operating method thereof |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20200106869A KR20200106869A (en) | 2020-09-15 |
| KR102474130B1 true KR102474130B1 (en) | 2022-12-06 |
Family
ID=84407338
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020200111290A KR102474130B1 (en) | 2018-11-27 | 2020-09-01 | Variable low resistance line non-volatile memory device and operating method thereof |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102474130B1 (en) |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130014200A (en) * | 2011-07-29 | 2013-02-07 | 삼성전자주식회사 | Semiconductor device including variable resistance material and method of fabricating the same |
| KR102652757B1 (en) * | 2018-11-02 | 2024-04-02 | 브이메모리 주식회사 | Variable low resistance line non-volatile memory device and operating method thereof |
-
2020
- 2020-09-01 KR KR1020200111290A patent/KR102474130B1/en active IP Right Grant
Also Published As
| Publication number | Publication date |
|---|---|
| KR20200106869A (en) | 2020-09-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR102007391B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102652757B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102662869B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102474130B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102084030B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102154638B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102484129B1 (en) | Variable low resistance area based memory device and controlling thereof | |
| KR102467760B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102059485B1 (en) | Variable low resistance area based memory device and controlling thereof | |
| KR102629599B1 (en) | Variable low resistance area based memory device and controlling thereof | |
| KR102198947B1 (en) | Variable low resistance line non-volatile memory device and operating method thereof | |
| KR102472111B1 (en) | Variable low resistance line based electronic device and controlling thereof | |
| KR102230796B1 (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR102370745B1 (en) | Variable low resistance area based memory device and controlling thereof | |
| KR102293876B1 (en) | Variable low resistance line based electronic device and controlling thereof | |
| KR102246246B1 (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR102246247B1 (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR102606509B1 (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR102262604B1 (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR20210033961A (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR20200083908A (en) | Variable low resistance area based memory device and controlling thereof | |
| KR20210049743A (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR20200083842A (en) | Variable low resistance area based memory device and controlling thereof | |
| KR20210013457A (en) | Variable low resistance area based electronic device and controlling thereof | |
| KR20210083239A (en) | Variable low resistance area based electronic device, method of manufacturing the same and method of controlling the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |