KR102473831B1 - 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기 - Google Patents

트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기 Download PDF

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Abstract

본 발명은, 입력단을 통해 수신된 RF신호(이하, ‘수신신호’라 칭함)의 전력레벨을 증폭시키기 위한 증폭단을 포함하는 저잡음 증폭기(low noise amplifier; LNA)로서, 전단에 상기 수신신호의 잡음지수(noise figure)를 낮추기 위한 매칭 네트워크(Matching network); 를 포함하는 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기를 제공한다.
본 발명에 의하면, 저잡음 증폭기의 동작 주파수 대역에 따른 적절한 폭의 트랜지스터를 구비하여 입력매칭에 요구되던 인덕터 성분과 트랜지스터 기생 커패시턴스 간의 밸런스를 조정함으로써, 인덕터 성분을 트랜지스터의 기생성분으로 대체하며, 노이즈 매칭 및 입력 임피던스 매칭이 동시에 수행되는 효과가 도출될 수 있다.

Description

트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기{LOW NOISE AMPLIFIER USING TRANSISTOR’S PARASITIC COMPONENTS MATCHING}
본 발명은 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기에 관한 것으로, 보다 구체적으로는 저잡음 증폭기의 잡음 지수를 낮추기 위하여 입력매칭 손실을 최소화하는 기술에 관한 것이다.
저잡음 증폭기(low noise amplifier; LNA)는 증폭 회로의 한 종류로, 모든 무선 통신회로의 가장 앞단에 위치하여 전체적인 수신 성능을 결정하는 가장 중요한 회로이다. 이때, LNA는 수신신호 중에 섞인 잡음은 억제하고, 원하는 신호만을 증폭하여 출력하는 역할을 수행하기에, LNA의 잡음 성능은 통신 품질에 상당한 영향을 준다.
이에, LNA를 구성하는 회로 내에서 생성되어 출력되는 신호의 잡음지수(noise figure; NF)를 최소화하기 위한 다양한 매칭방법에 관한 연구가 이루어지고 있으며, 이러한 연구의 일환으로, 대한민국 공개특허공보 10-2019-0113629(출원일 : 2019. 03. 26., 공개일: 2019. 10. 08., 이하 ‘선행기술1’이라 칭함), 대한민국 등록특허 10-0860794호(출원일 : 2007. 05. 18., 등록일 : 2008. 09. 23.,이하, ‘선행기술2’라 칭함) 등이 제시된 바 있다.
선행기술1 및 선행기술2에서 제안하는 LNA의 임피던스 매칭방법은 입력단에 인덕터 성분을 배치함으로써, 입력 임피던스 매칭을 수행하는 것이다. 그러나, 종래의 매칭방법에서 가장 높은 매칭손실을 가져오는 소자는 인덕터이며, 인덕터 성분으로 인한 손실은 그대로 잡음지수를 높이는 원인이 된다. 즉, 잡음지수를 낮추기 위해 입력단 매칭손실을 최대한 낮춰야할 필요성이 있다.
한편, 도1은 수신용 위상 배열 시스템에서 빔 포밍 네트워크를 도시한 블록 다이어그램으로, 도1에 도시된 바와 같이, 위상 배열 시스템의 경우, 많은 RF 성분을 필요로 하므로, 높은 제작비용이 수반된다. 이에, 위상 배열 시스템에 소모되는 비용을 최소화하고, 장치의 신뢰성을 높이기 위해, 모든 RF 회로를 단일 칩에 구현하는 것이 바람직할 수 있다. 이러한 방법 중 하나로 CMOS(complementary metal-oxide semiconductor) 기술이 이용될 수 있다.
이때, CMOS 기술은 저비용으로 단일 칩에 회로들을 구현하는데 매우 유리한 기술이나, 실리콘(silicon) 기판의 높은 기생성분으로 인해 많은 손실이 발생하여 낮은 잡음지수를 갖는 LNA의 설계에 어려움이 존재하였다. 게다가, CMOS 기술로 구현된 LNA의 경우, 도달할 수 있는 잡음지수 또한 그 한계가 존재하였다.
그리고, 종래의 위상 배열 시스템에서 RF회로가 LNA를 제외하고 CMOS 기술을 통해 단일 칩으로 통합될 경우에는 오프 칩 매칭 네트워크를 포함하는 LNA 또는 GaAs HBT 공정으로 마련된 LNA와 같은 외부 LNA가 필수적으로 요구된다. 그러나, 오프 칩 매칭 네트워크 또는 오프 칩 LNA를 구비하는 것은 제작비용의 상승으로 이어질 수 있다. 또한, GaAs HBT 공정으로 마련된 LNA는 우수한 잡음 성능을 가짐에도 불구하고 많은 양의 전력을 소비하는 문제점이 존재하였다.
선행기술1 : 대한민국 공개특허공보 10- 2019-0113629호 선행기술2 : 대한민국 등록특허공보 10-0860794호
선행기술3 : M. Yamagata and H. Hashemi, "A Differential X/Ku-Band Low Noise Amplifier in 0.13-um CMOS Technology," in proc, IEEE, Microwave and Wireless Components Letters MWCL, 2007, pp Vol 17, No. 12. 선행기술4 : B. Afshar and A. M. Niknejad, "X/Lu band CMOS LNA design techniques," in proc. IEEE CICC, 2006 pp. 389-392. 선행기술5 : K.Deng, M. Tsai, C. Lin, H. Wang, S. Wang, W. Lien, and G. Chem, "A Ku-band CMOS low-noise amplifier," in proc. IEEE Int. Workshop RFIT, 2005, pp. 183-186. 선행기술6 : E. Adabi and Ali M. Niknejad, "CMOS Low Noise Amplifier with Capacitive Feedback Matching," in proc, IEEE Custom Integrated Circuits Conference CICC, 2007, pp. 643-646. 선행기술7 : QORVO: TGA2525 datasheet(2019) https://www.qorvo.com/. 선행기술8 : QORVO: QPL2210D datasheet(2019) https://www.qorvo.com/. 선행기술9 :MACOM: MAAL-011130 datasheet(2019) https://www.macom.com/.
본 발명은 상술한 문제점을 해결하기 위한 것으로 종래의 저잡음 증폭기의 입력 임피던스 매칭시 반드시 필요한 인덕터 성분을 트랜지스터의 기생성분으로 대체하여 인덕터 성분에 의한 매칭손실을 줄여 낮은 수준의 잡음 지수 확보가 가능한 저잡음 증폭기를 제공하는데 그 목적이 있다.
또한, 본 발명은 상술한 문제점을 해결하기 위한 것으로 위상 배열 시스템 특히, 장거리 무선통신 기술에 적용 가능한 위상 배열 시스템에서 낮은 잡음지수 (NF<2.5 dB) 및 적합한 전력 소비 수준을 가지는 CMOS 저잡음 증폭기를 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명의 일 실시예에 따른 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기는 입력단을 통해 수신된 RF신호(이하, ‘수신신호’라 칭함)의 전력레벨을 증폭시키기 위한 증폭단을 포함하는 저잡음 증폭기(low noise amplifier; LNA)로서, 전단에 상기 수신신호의 잡음지수(noise figure)를 낮추기 위한 매칭 네트워크(Matching network); 를 포함하고, 상기 저잡음 증폭기는 CMOS(complementary metal-oxide semiconductor)로 구현되고, 상기 매칭 네트워크는 입력 매칭을 위한 온 칩 매칭 네트워크이며, 상기 매칭 네트워크는, 정전기 보호를 위한 ESD(electrostatic discharge) 보호단; 상기 수신신호에 포함된 DC 신호를 필터링하는 DC-블록단; 및 상기 증폭단을 구성하는 복수의 트랜지스터 중 적어도 어느 하나의 트랜지스터에 접속된 기생성분(이하, ‘트랜지스터 기생성분’이라 칭함);을 포함하고, 상기 매칭 네트워크는 상기 트랜지스터의 폭에 따라 상이한 값을 가지는 트랜지스터 기생성분을 통해 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행하며, 상기 트랜지스터의 폭은 상기 저잡음 증폭기의 동작 주파수 대역에 따라 입력 매칭에 요구되는 인덕터 성분을 제거하도록 설정된 크기를 갖고, 그 결과 상기 매칭 네트워크는 상기 트랜지스터의 게이트와 직렬 연결되는 직렬 게이트 인덕터를 포함하지 않을 수 있다.
여기서, 상기 트랜지스터는, FET(field-effect transistor)이며, 상기 트랜지스터 기생성분은, 트랜지스터의 gate와 source 사이에 접속된 기생 커패시턴스 및 기생 저항 중 적어도 어느 하나일 수 있다.
이때, 상기 매칭 네트워크는, 상기 트랜지스터의 source에 접속되어, 입력 매칭 포인트와 잡음 매칭 포인트를 조정하는 퇴화 인덕터(degeneration inductor); 를 더 포함할 수 있다.
일 예로, 상기 증폭단을 구성하는 복수의 트랜지스터는, 캐스코드(cascode) 구조로 마련될 수 있다.
또 다른 예로, 상기 증폭단을 구성하는 복수의 트랜지스터 각각이 common source(CS) 구조를 가질 수 있다.
한편, 본 발명의 일 실시예에 따른 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기는 n개(이때, n은 자연수)의 증폭단이 결합되되, 전단에 위치한 1-stage에 상기 매칭 네트워크가 구비되는 캐스케이드(cascade) 구조의 n-stage CMOS 저잡음 증폭기일 수 있다.
이상에서 설명한 바와 같이 본 발명에 의하면, 다음과 같은 효과가 있다.
첫째, 저잡음 증폭기의 동작 주파수 대역에 따른 적절한 폭의 트랜지스터를 구비하여 입력매칭에 요구되던 인덕터 성분과 트랜지스터 기생 커패시턴스 간의 밸런스를 조정함으로써, 상기 인덕터 성분을 트랜지스터의 기생성분으로 대체하며, 노이즈 매칭 및 입력 매칭을 동시에 수행할 수 있다. 즉, 인덕터 성분으로 인해 발생하는 손실을 최소화함으로써 저잡음 증폭기의 잡음 성능이 향상될 수 있다.
둘째, 기존 저잡음 증폭기에 포함된 매칭 인덕터의 크기만큼 전체적인 회로 사이즈를 줄일 수 있어, 면적이 곧 비용인 반도체 생산에 있어 생산단가를 낮출 수 있다.
셋째, 무선통신회로의 가장 앞단에 위치하여 전체적인 수신 성능을 결정하는 가장 중요한 회로인 저잡음 증폭기가 종래 기술 대비 낮은 잡음지수 및 높은 이득을 제공할 수 있도록 그 성능이 상당부분 개선됨에 따라, 저잡음 증폭기가 필요한 모든 무선통신 시스템에 적용되어 통신품질을 크게 향상시킬 수 있다.
도1은 수신용 위상 배열 시스템에서 빔 포밍 네트워크를 도시한 블록 다이어그램을 도시한 것이다.
도2는 ESD 보호 인덕터와 직렬 게이트 인덕터로 구성된 종래 CMOS 저잡음 증폭기(이하, ‘LNA’라 칭함)를 예시한 것이다.
도3은 도2에 예시된 종래 LNA의 매칭 메커니즘을 스미스 차트에 도시한 것이다.
도4는 트랜지스터 폭 변화의 따라 요구되는 종래 매칭 네트워크 구성 요소들의 값과 더불어 매칭 손실, 직렬 게이트 인덕터의 잡음 기여도, 총 출력 잡음지수의 시뮬레이션 결과를 도시한 것이다.
도5는 트랜지스터의 총 폭 변화와 트랜지스터 기생성분의 관계를 설명하기 위한 시뮬레이션 결과를 도시한 것이다.
도6은 본 발명의 일 실시예에 따른 매칭 네트워크를 포함하는 LNA의 (a)시뮬레이션 설정 및 (b)트랜지스터 폭 변화에 따른 입력 임피던스와 최적 노이즈 임피던스의 메커니즘을 도시한 것이다.
도7은 도6에 예시된 매칭 네트워크에서의 매칭 메커니즘을 스미스 차트에 도시한 것이다.
도8은 본 발명에서 제안된 트랜지스터 기생성분 매칭을 이용한 LNA를 도시한 것이다.
도9는 도8에 도시된 LNA에서 트랜지스터 총 폭과 최소잡음지수(NFmin)의 관계를 설명하기 위한 시뮬레이션 결과를 도시한 것이다.
도10은 본 발명의 또 다른 실시예에 따른 2-stage CMOS LNA의 회로도를 도시한 것이다.
도11 및 도12는 도10에 제안된 LNA의 Quasi-3D EM 시뮬레이션 결과를 도시한 것이다.
도13은 도10에 제안된 LNA의 S-파라미터에 관한 시뮬레이션 결과 및 측정 결과를 도시한 것이다.
도14는 도10에 제안된 LNA의 (a)잡음지수(noise figure) 및 (b)안정 계수(stability factor)를 도시한 것이다.
도15는 종래 보고된 LNA와 본 발명에서 제안된 LNA의 성능 비교를 위해 도시한 것이다.
본 발명의 바람직한 실시 예에 대하여 첨부된 도면을 참조하여 더 구체적으로 설명하되, 이미 주지되어진 기술적 부분에 대해서는 설명의 간결함을 위해 생략하거나 압축하기로 한다. 또한, 본 명세서에서 크기 또는 값이 특정 수치로 언급된 경우, 해당 수치뿐만 아니라 해당 수치의 허용오차 범위 내의 값들도 포함한다.
참고로, 도면에서 본 발명을 명확하게 설명하기 위해 본 발명의 요지와 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조번호를 부가한다. 또한, 도면 중 회로도에 도시된 구성요소들은 등가의 기능을 하는 다른 소자들로 대체될 수 있음은 물론이다.
이하에서는, 본 발명에 관한 본격적인 설명에 앞서, 종래 저잡음 증폭기와 더불어 종래 저잡음 증폭기의 문제점을 해소하기 위해 본 발명에서 제안하는 매칭 네트워크에 관한 이론적인 내용을 일부 언급하고자 한다.
도2는 ESD 보호 인덕터와 직렬 게이트 인덕터로 구성된 종래 CMOS 저잡음 증폭기(이하, ‘LNA’라 칭함)를 예시한 것으로, 도2(a)는 온 칩 매칭 네트워크를 포함하는 CMOS LNA를 예시한 것이고, 도2(b) 및 도2(c)는 각각 도2(a)에 도시된 종래의 CMOS LNA 매칭 네트워크 및 매칭 메커니즘을 예시한 것이다.
무선 통신 장비에 요구되는 RF 회로 중 일부 회로 예컨대, 매칭 네트워크가 오프 칩으로 구현된 경우에는 앞서 [발명의 배경이 되는 기술]에 기술한 바와 같이, 제조비용의 상승으로 이어질 수 있었다. 반면에, 도2(a)에 도시된 바와 같이, 무선 통신 장비에 요구되는 RF 회로가 온 칩으로 구현된 경우, CMOS 프로세스에서 실리콘(Si) 기판에 의한 손실로 인해 종래 매칭 네트워크에 포함된 직렬 게이트 인덕터 즉, 매칭 인덕터의 기생저항이 높아짐에 따라 잡음 성능이 크게 제한될 수 있었다.
그리고, 도2(b)에 도시된 바와 같이, 종래의 CMOS LNA에서 매칭 네트워크는 입력/잡음 매칭 및 작동에 필수적인 ESD 보호 인덕터(LESD), 직렬 게이트 인덕터(LG), DC 블록 커패시터(CDC)를 포함할 수 있다. 그리고, 도2(b)에 도시된 매칭 네트워크에는 트랜지스터(M1)에 접속된 기생 커패시턴스(Cgs) 및 퇴화 소스 인덕터(LS)가 더 포함될 수 있다.
여기서, 매칭 네트워크의 입력 임피던스(Zin total)는 하기의 수학식1로부터 도출될 수 있다.
[수학식1]
Figure 112020041671117-pat00001
(여기서,
Figure 112020041671117-pat00002
은 트랜지스터(M1)의 상호 컨덕턴스,
Figure 112020041671117-pat00003
는 M1의 기생 커패시턴스,
Figure 112020041671117-pat00004
는 직렬 게이트 인덕터,
Figure 112020041671117-pat00005
는
Figure 112020041671117-pat00006
의 저항,
Figure 112020041671117-pat00007
는 ESD 인덕터,
Figure 112020041671117-pat00008
는
Figure 112020041671117-pat00009
의 저항,
Figure 112020041671117-pat00010
는 퇴화 소스 인덕터)
이때, 50Ω의 입력 임피던스를 얻기 위해서는, 공진 주파수 포인트에서 실제 부분과 허수 부분의 합이 하기의 수학식2 내지 수학식3을 만족해야 한다.
[수학식2]
Figure 112020041671117-pat00011
(여기서,
Figure 112020041671117-pat00012
는
Figure 112020041671117-pat00013
)
[수학식3]
Figure 112020041671117-pat00014
이때, 트랜지스터의 source에 접속된 퇴화 인덕터(Ls)는 입력 임피던스의 실제 부분을 증가시켜 50Ω 입력 매칭뿐 아니라 동시에 노이즈, 전력 매칭과 안정성을 제공할 수 있다. 그리고, DC 블록 커패시터(CDC)는 게이트 전압 바이어싱을 돕는다. 또한, 직렬 인덕터(LG)는 대개 트랜지스터의 게이트에 추가되어 입력 임피던스의 허수 부분을 제거할 수 있다.
참고로, 수학식3에서 기생 커패시턴스(Cgs)와 매칭 인덕터(LG)의 관계를 하기의 참고식으로 간략히 나타낼 수 있는데, 참고식을 참조하면 Cgs가 커지면 요구되는 LG값이 작아짐에 따라 관계식이 0에 수렴할 수 있으므로, Cgs의 영향으로 LG가 제거될 수 있다. 이는 본 발명에서 제안하는 LNA의 중요한 특징이며, 이에 관한 구체적인 설명은 후술하고자 한다.
[참고식]
Figure 112020041671117-pat00015
도3은 도2에 예시된 종래의 LNA의 매칭 메커니즘을 스미스 차트에 도시한 것으로, 최적의 노이즈 매칭 임피던스인 Zopt와 입력 임피던스인 Zin의 위치를 나타낸 것이다. 이때, 도3(a)는 퇴화 인덕터(Ls)의 변화에 따른 Zopt와 Zin의 교차점을 도시한 것이고, 도3(b)는 입력 게이트 인덕터(LG)와 ESD 보호 인덕터(LESD)에 의한 Zopt와 Zin의 위치를 나타낸 것이다. 참고로, 노이즈 매칭과 입력 임피던스 매칭을 동시에 구현하기 위해서는 Zopt =Zin 관계를 만족해야 한다.
도3(a)에 도시된 바와 같이, 퇴화 인덕턴스(Ls)를 조정함으로써, 동시 매칭 구현이 이루어질 수 있다. 그리고, Cgs와 LG의 관계에 따라 최적의 노이즈 매칭 임피던스와 입력 매칭 임피던스는 일정한 어드미턴스 서클로 이동할 수 있다. 이 후, 두 임피던스의 매칭 포인트는 도3(b)에 도시된 바와 같이 LESD에 의해 50+j0 Ω 으로 이동될 수 있다. 이때, DC 블록 커패시터인 CDC는 DC 바이어스 차단을 위해 큰 정전용량을 가지기 때문에 무시될 수 있다.
앞서 기술한 바와 같이, 종래의 LNA에서 매칭 인덕터 성분 즉, 직렬 인덕턴스(LG)는 상술한 수학식3 또는 참고식에 기재된 바와 같이, 기생 커패시턴스(Cgs)에 의해 결정될 수 있다. 이때, 트랜지스터의 총 폭이 감소하면 전력 소비 수준과 Cgs는 감소하지만 LG는 증가하게 된다. 반면에, 트랜지스터 총 폭이 증가하면 전력 소비 수준과 Cgs는 증가하게 되고, 이에 따라 LG는 감소하게 된다.
이때, 오프 칩 매칭 네트워크의 경우, 높은 Q-factor를 가지는 직렬 게이트 인덕터는 전압 이득을 증가시키고, 잡음 지수(noise figure; NF)는 감소시킨다. 그리고, 온 칩 매칭 네트워크의 경우, CMOS 기판 손실로 인해 직렬 게이트 인덕터는 전압 이득을 증가시키지만 NF 성능은 저하시킨다. 이에, 고 품질의 LNA를 설계하는데 있어서, LG와 Cgs의 적절한 균형 설계가 이루어져야 한다.
도4는 특정 주파수 대역 예컨대, 12 GHz에서 트랜지스터 폭 변화의 따라 요구되는 종래 매칭 네트워크 구성 요소들의 값과 더불어 매칭 손실, 직렬 게이트 인덕터의 잡음 기여도, 총 출력 잡음지수의 시뮬레이션 결과를 보여준다.
도4를 참조하면, 트랜지스터(M1)의 총 폭이 증가함에 따라 필요한 인덕턴스와 직렬 게이트 인덕터의 잡음 기여도는 감소하였으며, 총 폭 240 μm인 경우에 직렬 게이트 인덕터가 제거될 수 있고, 2dB 미만의 총 출력 잡음지수가 구현됨을 확인할 수 있다.
참고로, 폭 변화에 따른 트랜지스터 기생성분(Cgs, Rgs)는 하기의 [참고식2] 내지 [참고식3]으로부터 계산될 수 있다.
[참고식2]
Figure 112020041671117-pat00016
[참고식3]
Figure 112020041671117-pat00017
이때, 도5는 트랜지스터의 총 폭 변화와 트랜지스터 기생성분의 관계를 설명하기 위한 시뮬레이션 결과를 도시한 것으로, 도5(a) 및 도5(b)는 각각 트랜지스터의 총 폭 변화에 따른 기생 커패시턴스(Cgs)와 기생 저항(Rgs)의 관계를 나타낸다. 이때, 도5를 통해, 트랜지스터의 총 폭이 증가함에 따른 기생 커패시턴스의 증가 추세와 더불어 기생 저항의 감소 추세를 확인할 수 있다.
이러한, 트랜지스터 기생성분과 트랜지스터 폭의 관계를 통해 LNA의 동작 주파수 대역에 적합한 잡음지수 및 이득을 제공할 수 있는 트랜지스터의 총 폭이 결정될 수 있다.
앞서 설명을 기반으로, 도6에 도시된 바와 같은 새로운 매칭 네트워크가 도출될 수 있다. 이때, 새로운 매칭 네트워크는 ESD 보호 인덕터, DC-블록 커패시터 및 퇴화 인덕터와 같은 구성요소를 포함하여 구성될 수 있다.
여기서, 도6(a)는 입력 임피던스와 최적 노이즈 임피던스를 얻기 위한 시뮬레이션 설정을 도시한 것이고, 도6(b)는 트랜지스터 폭 변화에 따른 임력 임피던스(Zin)와 최적 노이즈 임피던스(Zopt)의 메커니즘을 도시한 것이다. 이때, 도6(b)는 1V 공급전압에서 트랜지스터의 총 폭이 60 내지 240 μm로 변경될 때, 트랜지스터의 총 폭이 증가함에 따라 입력 매칭 포인트와 노이즈 매칭 포인트가 변경됨을 확인할 수 있다. 여기서, 트랜지스터 폭의 증가에 따른 Zin과 Zopt의 관계는 트레이드 오프(trade off) 관계임을 알 수 있다.
도7은 도6에 예시된 새로운 매칭 네트워크에서의 매칭 메커니즘을 스미스 차트에 도시한 것으로, 최적의 노이즈 매칭 임피던스인 Zopt와 입력 임피던스인 Zin의 위치를 나타낸 것이다. 이때, 도7(a)는 퇴화 인덕터(Ls)의 변화에 따른 Zopt와 Zin의 교차점을 도시한 것이고, 도7(b)는 기생 커패시턴스(Cgs)와 ESD 보호 인덕터(LESD)에 의한 Zopt와 Zin의 위치를 나타낸 것이다.
도7(a)에 도시된 바와 같이, 퇴화 인덕턴스(Ls)를 조정함으로써, 동시 매칭 포인트를 구현할 수 있다. 그리고, Cgs에 의해 최적 노이즈 매칭 임피던스와 입력 임피던스는 일정한 어드미턴스 서클로 이동할 수 있다. 이 후, 두 임피던스의 매칭 포인트는 도7(b)에 도시된 바와 같이 LESD에 의해 50+j0 Ω 으로 이동될 수 있다.
즉, 후술할 본 발명에서 제안하는 LNA에 적용될 매칭 네트워크를 구현하기 위해서는 종래의 직렬 게이트 인덕터 즉, 매칭 인덕터 성분을 대체할 수 있는 적절한 크기의 트랜지스터(M1, M2)가 요구되며, 본 발명은 LNA의 동작 주파수 대역에 적합한 트랜지스터 폭을 적용하여 CMOS LNA를 제작함에 따라 종래 LNA에서 입력 매칭을 수행하던 매칭 인덕터 성분을 대체하여 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행할 수 있는 것이다.
참고로, 도6에 도시된 LNA 예컨대, 본 발명에서 제안하는 LNA에서의 입력 임피던스(Zin), 잡음계수(noise factor; F) 및 최적 노이즈 임피던스(Zopt)는 하기의 [참고식4] 내지 [참고식9]로부터 도출될 수 있다.
[참고식4]
Figure 112020041671117-pat00018
[참고식5]
Figure 112020041671117-pat00019
[참고식6]
Figure 112020041671117-pat00020
[참고식7]
Figure 112020041671117-pat00021
[참고식8]
Figure 112020041671117-pat00022
[참고식9]
Figure 112020041671117-pat00023
<트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기에 관한 설명>
도8은 본 발명의 일 실시예에 따른 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기(이하, ‘LNA’라 칭함)를 도시한 것으로, 본 발명에서 제안하는 매칭 네트워크를 확인할 수 있다.
참고로, 본 발명의 일 실시예에 따른 LNA는 TSMC 65-nm CMOS(Complementary metal-oxide-semiconductor) 기술에 기반하여 제작되었으며, LNA의 동작 주파수 대역에 따라 본 발명의 LNA를 구성하는 구성요소들의 세부조건이 변경될 수 있음은 물론이다.
도8을 참조하면, 본 발명의 일 실시예에 따른 LNA는 입력단(Input)을 통해 수신된 RF신호(이하, ‘수신신호’라 칭함)의 전력레벨을 증폭시키기 위한 증폭단(AF)을 포함하는 저잡음 증폭기로서, 전단에 수신신호의 잡음지수(noise figure; NF)를 낮추기 위한 매칭 네트워크(Matching network; MN)를 포함한다.
증폭단(AF)은 복수개의 트랜지스터(M1, M2)로 구성된다. 여기서, 트랜지스터는 FET(field-effect transistor)으로 마련될 수 있다.
일 예로, 증폭단을 구성하는 복수개의 트랜지스터(M1, M2)는 캐스코드(cascode) 구조로 마련될 수 있다. 이때, 증폭단(AF)이 voltage stress를 나눠가지는 캐스코드 구조로 구성됨에 따라, 높은 출력에서의 CMOS 소자 고장을 방지할 수 있으며, 충분한 이득(gain)을 얻을 수 있다.
또 다른 예로, 증폭단(AF)를 구성하는 복수개의 트랜지스터(M1, M2) 각각이 common source(CS) 구조로 마련될 수 있음은 물론이다. 이 경우, 밀러 효과(miller effect)가 크게 작용하기에, LNA의 동작 주파수 대역에서 캐스코드 구조 대비 더욱 작은 트랜지스터 폭으로도 입력 매칭에 요구되는 인덕터 성분(LG)을 제거 가능한 기생 커패시턴스(Cgs)를 제공할 수 있다.
매칭 네트워크(MN)는 정전기 보호를 위한 ESD(electrostatic discharge) 보호단(PS), 수신신호에 포함된 DC 신호를 필터링 하는 DC-블록단(BS) 및 증폭단(AF)을 구성하는 복수개의 트랜지스터(M1, M2) 중 적어도 어느 하나의 트랜지스터(M1)에 접속된 기생성분(이하, ‘트랜지스터 기생성분’이라 칭함; PC)을 포함하여 구성된다.
이때, 매칭 네트워크(MN)는 LNA의 동작 주파수 대역에 따라 입력 매칭에 요구되는 인덕터 성분을 제거하도록 트랜지스터의 폭에 따라 상이한 값을 가지는 트랜지스터 기생성분을 통해 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행할 수 있다.
ESD 보호단(PS)은 매칭 네트워크(MN)의 전단에 전기적으로 연결되어, HBM(human body model) 방전, CDM(charged device model)방전 등으로 인한 장치 고장을 방지한다.
일 예로, 밀리미터파(mm-Wave)대역에서 동작하는 LNA에서 ESD 보호단(PS)은 다이오드 기반 토폴로지 및 인덕터 기반 토폴로지가 적용될 수 있으나, 다이오드 기반 토폴로지의 경우에는 많은 양의 ESD 전류에 대처할 수 없다. 이러한 결과로, 기생 커패시턴스 값이 커지게 되고, 이는 LNA의 잡음지수 증가로 이어지게 된다. 이에, 본 발명의 일 실시예에 따른 LNA에서 ESD 보호단(PS)은 상술한 경우를 방지하면서도 많은 양의 ESD 전류에 대처할 수 있는 인덕터 기반 토폴로지가 적용되는 것이 바람직할 수 있다.
DC-블록단(BS)은 수신신호에 포함된 DC 신호를 필터링하여 AC 신호만을 통과시키며, DC-블록 커패시터로 마련될 수 있다. 해당 구성은 RF 신호를 수신하는 LNA에 일반적으로 적용되는 구성이기에, 이에 관한 구체적인 설명은 생략하고자 한다.
트랜지스터 기생성분(PC)은 트랜지스터(M1)의 gate와 source 사이에 접속된 기생 커패시턴스(Cgs) 및 기생 저항(Rgs) 중 적어도 어느 하나일 수 있다. 좀 더 구체적으로 설명하자면, 상술한 참고식에 따라 기생 커패시턴스(Cgs)가 커지면 LNA에서 요구되는 매칭 인덕터 성분(LG)값이 작아져, 매칭 인덕터 성분의 제거가 이루어질 수 있는 것이다. 참고로, 최적의 트랜지스터의 폭은 LNA의 동작 주파수 대역에 따라 달라질 수 있다. 그리고, 상술한 참고식에 기재된
Figure 112020041671117-pat00024
는 주파수가 높으면 상대적으로 낮은 기생 커패시턴스(Cgs)값으로도 0에 수렴할 수 있기에, 요구되는 매칭 인덕터 성분(LG)을 줄이거나, 제거할 수 있다.
즉, 매칭 네트워크(MN)는 트랜지스터(M1, M2)의 총 폭에 따라 상이한 값을 가지는 트랜지스터 기생성분을 통해 종래의 LNA에서 입력 매칭에 요구되던 인덕터 성분을 제거하여 입력 임피던스 매칭 및 노이즈 매칭을 수행함으로써, 최적의 잡음지수 및 이득을 얻을 수 있는데, 이때, 도6에 도시된 바와 같이, 특정 주파수 대역 내에서 트랜지스터(M1, M2)의 폭이 증가할수록 기생 커패시턴스(Cgs)는 큰 값을 가지고, 기생저항(Rgs)은 작은 값을 가질 수 있다. 참고로, 트랜지스터 기생성분은 반도체 제조과정에서 트랜지스터의 전극 사이에 기생적으로 형성되는 성분이다.
이때, 본 발명의 일 실시예에 따른 LNA는 트랜지스터(M1)의 source에 접속되어, 입력 매칭 포인트와 노이즈 매칭 포인트가 동일한 지점에서 발생하도록 입력 매칭 포인트와 노이즈 매칭 포인트를 조정하는 퇴화 인덕터(Ls)를 더 포함할 수 있다. 경우에 따라서는 퇴화 인덕터가 생략된 형태 즉, 트랜지스터 기생성분외에 최소 수동 소자인 ESD 보호 인덕터 및 DC 블록 커패시터만을 포함한 형태의 매칭 네트워크가 제안될 수 있음은 물론이다.
참고로, 도8에 도시된 매칭 네트워크에서 기생 커패시턴스(Cgs)는 종래의 입력 매칭에 요구되던 인덕터 성분을 제거하면서도, ESD 보호 인덕터( LESD) 및 DC-블록 커패시터를 제거하기 위해 큰 값을 가질 수 있다. 이때, Cgs가 증가함에 따라 입력 임피던스의 실수 부분은 더 작아지게 되고, 입력 임피던스가 일정한 어드미턴스 서클에 도달한 뒤, ESD 보호 인덕터에 의해 50Ω 으로 매칭될 수 있다.
도9는 도8에 도시된 LNA에서 트랜지스터 총 폭과 최소잡음지수(NFmin)의 관계를 설명하기 위한 시뮬레이션 결과를 도시한 것이다. 이때, 도9(a)는 트랜지스터의 총 폭 변화에 따른 NFmin에 대한 시뮬레이션으로, 트랜지스터 총 폭이 0 내지 350 μm일 경우에, NFmin(dB)가 감소하였으며, 최적의 NFmin은 트랜지터의 총 폭이 200 내지 350 μm인 경우에 달성될 수 있음을 확인할 수 있다.
그리고, 도9(b)는 트랜지스터 총 폭이 60 내지 240 μm일 경우에 주파수에 따른 NFmin(dB)를 도시한 시뮬레이션 결과이다. 이때, 도시된 주파수 범위 내의 트랜지스터 폭에 대한 NFmin을 살펴보면, 트랜지스터의 총 폭이 증가하면 LNA의 NFmin 레벨이 감소하는 것을 확인할 수 있으며, 트랜지스터의 총 폭이 240 μm일 때 NFmin 레벨이 가장 낮음을 확인할 수 있다.
또한, 도9(c)는 트랜지스터 총 폭이 240 μm일 때, 게이트 바이어스 전압의 변화에 따른 NFmin의 관계를 도시한 것으로, 게이트 바이어스 포인트는 도시된 포화점(saturation point)으로부터 결정될 수 있다.
그리고, 도9(d)는 동일한 폭 및 바이어스 조건에서 장치의 수를 변경함에 따른 NFmin의 관계를 도시한 것으로, 장치의 게이트 저항(Rg)이 감소함에 따라 NFmin이 감소한다. 즉, 요구되는 총 폭을 몇몇의 장치로 나누는 것은 전체 NF 성능에 도움을 줄 수 있음을 확인할 수 있다.
즉, 본 발명의 일 실시예에 따른 LNA에서 매칭 네트워크를 구현하기 위해서는 종래의 직렬 인덕터 즉, 매칭 인덕터 성분을 대체할 수 있는 적절한 크기의 트랜지스터(M1, M2)가 요구되며, 본 발명은 LNA의 동작 주파수 대역에 적합한 트랜지스터 폭을 적용하여 CMOS LNA를 제작함에 따라 트랜지스터의 기생성분이 종래 LNA에서 입력 매칭을 수행하던 매칭 인덕터 성분을 대체하여 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행할 수 있는 것이다.
<또 다른 실시예>
이하에서는, 본 발명의 LNA의 또 다른 실시예에 관하여 구체적으로 설명하고자 한다. 해당 실시예에서 제안된 LNA는 Ku-band 대역에서 최적의 잡음지수 및 이득을 제공하며 동작하도록 구현된 것이지만, 동작 주파수대역에 따라 매칭 네트워크(110)를 구성하는 소자들의 값, 크기 등의 변경 및 구성 소자를 추가함으로써, 동작 주파수 대역에 요구되는 최적의 잡음지수 및 이득을 제공할 수 있는 LNA가 제안될 수 있음은 물론이다.
본 발명의 또 다른 실시예에 따른 트랜지스터 기생성분을 이용한 LNA는 n개(이때, n은 자연수)의 증폭단이 결합되되, 전단에 위치한 1-stage에는 상술한 매칭 네트워크(MN)가 구비되는 캐스케이드(cascade) 구조의 n-stage CMOS 저잡음 증폭기일 수 있다.
이하에서는, 2-stage CMOS LNA에 한하여 설명하지만, 이에 한정되지 않고, 3-stage, 4-stage.., n-stage 즉, 다단 CMOS LNA로 마련될 수 있음은 물론이다.
도10은 본 발명의 또 다른 실시예에 따른 2-stage CMOS LNA의 회로도를 도시한 것이고, 도11은 도10에 제안된 LNA의 Quasi-3D EM 시뮬레이션 결과를 도시한 것이며, 도12(a)는 도11의 EM 시뮬레이션 결과에 포함된 잡음지수와 최소 잡음지수의 시뮬레이션 결과를 도시한 것이고, 도12(b)는 Quasi-3D EM 시뮬레이션을 통해 최적화된 입력 매칭, 노이즈 매칭 포인트 및 출력 매칭을 스미트 차트에 도시한 것이다.
도10을 참조하면, 본 발명의 또 다른 실시예에서 제안된 LNA는 첫 번째 단(1-stage)에 최적의 노이즈 매칭 및 입력 매칭을 수행하기 위해 240 μm의 폭을 가지는 트랜지스터(M1)를 구비하며, 이는 종래 매칭 인덕터 성분을 제거할 수 있는 크기이다. 이때, 시뮬레이션 된 Zin은 57.4+j14.7 Ω 이고, Sopt는 56.0+j9.0 Ω이며, 입력 매칭 네트워크를 위한 4.16 pF의 DC-블록 커패시터, 660 nH의 ESD 보호 인덕터(또는 shunt inductor, Q-factor
Figure 112020041671117-pat00025
14)는 임피던스를 50 Ω으로 가져오는데 사용되었다.
또한, 매칭 네트워크를 포함하는 1-stage 후단에 위치한 두 번째 단 (2-stage)에서 증폭단을 구성하는 트랜지스터(M3, M4)의 총 폭은 192 μm를 가지며, 이는 더 높은 NF 및 OP1dB를 달성하기 위해 결정된 것이다. 그리고, VG1 = 0.5 V 및 VG2 = 0.5 V(공급전압은 1V)일 때, 각 단은 각각 20.7 mV 및 18.3 mV의 전력을 소비하였다.
이때, 안정적인 동작을 위해 퇴화 인덕터 Ls1 및 Ls2가 추가되었다. 또한, 높은 주파수에서의 안정적인 동작을 위해 출력 직렬 인덕터(Lout)가 추가되었다.
도11(a)는 65-nm CMOS 기술로 제작된 LNA의 metal stack-up 1-poly 9-metal을 도시한 것인데, 도11(a)에 도시된 바와 같이, 금속 손실을 감소시키기 위해 signal line(S)은 3.4 μm의 두께를 가지는 top metal(M9)로 구현되었으며, 그 폭은 6 μm을 가졌다. 이때, top metal(M9)과 ground metal(M1-M3)은 전기적으로 연결되어 있으며, 도11(b)에 도시된 EM 구조에서 매칭 인덕터와 전송선으로 metal 9(M9)가 사용되었다.
참고로, 도11(a)에 도시된 인덕터의 형상은 6 μm의 선폭을 가지며, 2 μm 간격으로 설계되었으며, 인덕터의 품질을 향상시키기 위해 그 형상은 원과 유사한 팔각형 형태로 구현되었다. 그리고, 입력전송라인의 기생성분 영향을 감소시키면서도, 칩 사이즈를 최소화하기 위해 상호접속 라인의 레이아웃이 신중하게 구현되었다.
도11(b)는 전체 EM 구조를 도시한 것이다. 참고로, 12 GHz의 LNA 동작 주파수 대역에서, Ls, Ls2, Lvdd1, Lvdd2, Lout의 인덕턴스는 각각 100 pH, 72 pH, 544 pH, 646 pH, 706 pH 값을 가졌으며, Cd, Cinter, Cout의 커패시턴스는 각각 4.16 pF, 0.4 pF, 0.1 pF 값을 가졌다. 이때, 제안된 LNA의 코어 사이즈는 0.57 × 0.48 mm2 이다.
그리고, 도 12를 통해 도10에 제안된 LNA의 NF 및 NFmin을 더불어, 입력 매칭, 노이즈 매칭 포인트 및 출력 매칭을 확인할 수 있다.
참고로, 전원 공급 장치로부터의 DC 노이즈를 감소시키기 위해 디커플링 커패시터가 사용되었다. 이때, 전체 커패시턴스는 100.32 pF였다. 그리고, 전력선과 디커플링 커패시턴스의 영향이 시뮬레이션에 반영되었음은 물론이다.
이하에서는, 도13 내지 15를 참조하여, 도10에 제안된 LNA의 성능에 관하여 설명하고자 한다. 이때, 도13은 도10에 제안된 LNA의 S(scattering)-파라미터에 관한 시뮬레이션 결과 및 측정 결과를 도시한 것이 도14는 도10에 제안된 LNA의 (a)잡음지수(noise figure) 및 (b)안정 계수(stability factor)를 위하여 도시한 것이며, 도15는 종래 보고된 LNA와 본 발명에서 제안된 LNA의 성능 비교를 위해 도시한 것이다.
이때, 도10에서 제안된 LNA의 S-파라미터, NF 및 P1dB는 100 μm 피치의 GSF 프로브를 가지는 온-칩 RF 프로빙으로 측정되었다. 그리고, 전력과 게이트 바이어스 전압은 100 μm 피치의 DC 프로브를 통해 공급되었다.
여기서, 도13에 도시된 LNA에 대한 시뮬레이션 및 측정 결과는 상호 대응됨을 확인할 수 다. 이때, 도13(a)와 (d)는 이득의 시뮬레이션 및 측정 결과를 도시한 것이고, 도13(b)와 (e)는 입력 매칭 손실의 시뮬레이션 및 측정 결과를 도시한 것이며, 도13(c)와 (f)는 출력 매칭 손실의 시뮬레이션 및 측정 결과를 도시한 것이다.
참고로, 다양한 전력조건에서 본 발명에서 제안된 LNA의 최적의 NF, 이득 및 전력 동작지점을 찾기 위해, 모드1 내지 3으로 게이트 바이어스 전압을 조정하였다. 이때, 공급전압은 1V이다.
모드1의 경우, VG1 = 0.5 V, VG2 = 0.5 V으로 게이트 바이어스 전압을 조정하였으며, 소비전력은 40 mW였다. 이때, 10-13 GHz의 대역 폭에서 본 발명의 LNA는 도13a)에 도시된 바와 같이, 최대 이득은 10.3 GHz에서 32.7 dB이고, 출력 1-dB 이득 포화점(compression point)은 1.4 dBm, 입력 1-dB 이득 포화점은 -31 dB이다. 그리고, 도11(b) 및 도11(c)에 도시된 바와 같이, 입력 매칭(S11)은 S11<-4.7 dB, 출력 매칭(S22)은 S22<-11 dB, 이득(S21)은 S21>26.5 dB, 입/출력 아이솔레이션(isolation)인 S12는 S12<-45 dB의 값을 나타낸다. 그리고 도14(a)에 도시된 바와 같이, 잡음지수는 1.60 - 1.88 dB의 값을 가졌다.
모드2의 경우, VG1 = 0.44 V, VG2 = 0.42 V으로 게이트 바이어스 전압을 조정하였으며, 22 mW의 전력을 소비하였다. 도12(a) 내지 12(d)에 도시된 바와 같이, 피크 이득은 10.3 GHz에서 30.2 dB이고, 출력 1-dB 이득 포화점은 1.0 dBm 입력 1-dB 이득 포화점은 -30 dB, S11<-4.37 dB, S22<-10.6 dB, S21>24.1 dB, S12<-45 dB, 그리고, 도14(a)에 도시된 바와 같이, 10 내지 13 GHZ에서 잡음지수는 1.66 - 1.92 dB의 값을 가졌다.
모드3의 경우, VG1 = 0.40 V, VG2 = 0.40 V으로 게이트 바이어스 전압을 조정하였으며, 16 mW의 전력을 소비하였다. 도13(a) 내지 13(d)에 도시된 바와 같이, 피크 이득은 10.3 GHz에서 31.3 dB이고, 출력 1-dB 이득 포화점은 0 dBm 입력 1-dB 이득 포화점은 -29 dB, S11<-4.37 dB, S22<-10.6 dB, S21>24.1 dB, S12<-45 dB, 14(a)에 도시된 바와 같이, 10 내지 13 GHZ에서 잡음지수는 2.0 - 2.29 dB의 값을 가졌다.
이에 대한 측정값 외에도 본 실시예에서 제안된 LNA에 대한 측정값은 도15에 도시된 표에 정리되어 있으며, 도15를 통해 종래 보고된 LNA에 대한 성능과 본 실시예의 LNA 성능 비교가 이루어질 수 있다.
도15에 도시된 바와 같이, 본 실시예에서 제안된 LNA는 종래에 보고된 CMOS LNA(선행기술3-[9], 선행기술4-[10], 선행기술5-[11], 선행기술6-[12]) 중 가장 낮은 잡음지수 및 높은 이득을 가지는 것을 확인할 수 있다. 또한, 본 실시예에서 제안된 LNA는 GaAs pHEMT 공정에 의해 제조된 LNA(선행기술7-[26], 선행기술8-[27], 선행기술9-[28])와 대비할 경우, 동일한 잡음지수를 제공하며, 저전력을 소비하면서도 높은 이득을 제공하는 것을 확인할 수 있었다. 그리고, 본 실시예에서 제안된 LNA는 1 V의 공급전압에 대해서 가장 높은 FOM(figure of merit) 값을 가지는 것으로 확인된다.
참고로, FOM은 하기의 수학식4로부터 도출될 수 있다.
[수학식4]
Figure 112020041671117-pat00026
즉, 본 발명의 일 실시예에 따른 LNA는 최소 수동 소자(passive components; ESD 보호 인덕터 및 DC 블록 커패시터)와, 트랜지스터 기생성분을 이용하여 매칭 네트워크를 구성하되, 입력 매칭에 사용되던 인덕터 성분을 제거 가능하도록 LNA의 구동 주파수 대역에 적합한 폭으로 마련된 트랜지스터를 구비함으로써, 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행할 수 있다. 이때, 본 발명에서 제안된 LNA는 종래 보고된 LNA에 비해 1.6 dB의 낮은 잡음지수 및 32.7 dB의 높은 이득을 제공하면서도 가장 작은 코어 사이즈(0.57 × 0.48 mm2)를 구현할 수 있다.
참고로, 본 발명은 LNA는 LNA가 사용되는 모든 통신 시스템에 적용 가능하며, 특히, 위상 어레이 시스템에서 본 발명의 LNA가 사용되면 통신품질이 크게 향상될 수 있을 뿐 아니라, 입력 임피던스 매칭을 위한 인덕터 만큼의 크기가 줄어들 수 있어, 생산 단가 또한 낮아질 수 있다.
위에서 설명한 바와 같이 본 발명에 대한 구체적인 설명은 첨부된 도면을 참조한 실시 예에 의해서 이루어졌지만, 상술한 실시 예는 본 발명의 바람직한 예를 들어 설명하였을 뿐이기 때문에, 본 발명이 상기의 실시 예에만 국한되는 것으로 이해되어져서는 아니 되며, 본 발명의 권리범위는 후술하는 청구범위 및 그 균등개념으로 이해되어져야 할 것이다.
LNA : 트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기
AF : 증폭단
M1, M2, M3, M4 : 복수의 트랜지스터
MN: 매칭 네트워크
PS : ESD 보호단
BS : DC-블록단
PC : 트랜지스터 기생성분

Claims (6)

  1. 입력단을 통해 수신된 RF신호(이하, ‘수신신호’라 칭함)의 전력레벨을 증폭시키기 위한 증폭단을 포함하는 저잡음 증폭기(low noise amplifier; LNA)로서,
    전단에 상기 수신신호의 잡음지수(noise figure)를 낮추기 위한 매칭 네트워크(Matching network); 를 포함하고,
    상기 저잡음 증폭기는 CMOS(complementary metal-oxide semiconductor)로 구현되고,
    상기 매칭 네트워크는 입력 매칭을 위한 온 칩 매칭 네트워크이며,
    상기 매칭 네트워크는,
    정전기 보호를 위한 ESD(electrostatic discharge) 보호단;
    상기 수신신호에 포함된 DC 신호를 필터링하는 DC-블록단; 및
    상기 증폭단을 구성하는 복수의 트랜지스터 중 적어도 어느 하나의 트랜지스터에 접속된 기생성분(이하, ‘트랜지스터 기생성분’이라 칭함);
    을 포함하고,
    상기 매칭 네트워크는 상기 트랜지스터의 폭에 따라 상이한 값을 가지는 트랜지스터 기생성분을 통해 입력 임피던스 매칭 및 노이즈 매칭을 동시에 수행하며,
    상기 트랜지스터의 폭은 상기 저잡음 증폭기의 동작 주파수 대역에 따라 입력 매칭에 요구되는 인덕터 성분을 제거하도록 설정된 크기를 갖고, 그 결과 상기 매칭 네트워크는 상기 트랜지스터의 게이트와 직렬 연결되는 직렬 게이트 인덕터를 포함하지 않는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
  2. 제1항에 있어서,
    상기 트랜지스터는, FET(field-effect transistor)이며,
    상기 트랜지스터 기생성분은, 트랜지스터의 gate와 source 사이에 접속된 기생 커패시턴스 및 기생 저항 중 적어도 어느 하나인 것을 특징으로 하는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
  3. 제2항에 있어서,
    상기 매칭 네트워크는, 상기 트랜지스터의 source에 접속되어, 입력 매칭 포인트와 잡음 매칭 포인트를 조정하는 퇴화 인덕터(degeneration inductor); 를 더 포함하는 것을 특징으로 하는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
  4. 제3항에 있어서,
    상기 증폭단을 구성하는 복수의 트랜지스터는, 캐스코드(cascode) 구조로 마련되는 것을 특징으로 하는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
  5. 제1항에 있어서,
    상기 증폭단을 구성하는 복수의 트랜지스터 각각이 common source(CS) 구조를 가지는 것을 특징으로 하는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
  6. 제4항 또는 제5항에 있어서,
    n개(이때, n은 자연수)의 증폭단이 결합되되, 전단에 위치한 1-stage 에 상기 매칭 네트워크가 구비되는 캐스케이드(cascade) 구조의 n-stage CMOS 저잡음 증폭기인 것을 특징으로 하는
    트랜지스터 기생성분 매칭을 이용한 저잡음 증폭기.
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