KR102465162B1 - 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 동작 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 장치는 메모리 클럭 신호의 속도 정보를 포함하는 속도 정보 신호에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부를 나타내는 모니터링 신호를 생성하기 위한 모니터링 회로; 시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 리프레쉬 플래그 신호에 기초하여 리프레쉬 주기를 조절하기 위한 리프레쉬 주기 조절신호를 생성하는 주기 조절 회로; 및 상기 속도 정보 신호와 상기 시스템 클럭 신호와 상기 리프레쉬 주기 조절신호에 기초하여 상기 메모리 클럭 신호와 상기 리프레쉬 플래그 신호를 생성하기 위한 제어 회로를 포함한다.

Description

반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 동작 방법{SEMICONDUCTOR DEVICE, SEMICONDUCTOR SYSTEM INCLUDING THE SEMICONDUCTOR DEVICE AND METHOD OF OPERATING THE SEMICONDUCTOR SYSTEM}
본 발명은 반도체 설계 기술 관한 것으로, 더욱 상세하게는 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 동작 방법에 관한 것이다.
반도체 기술이 발전할수록 반도체 시스템에 요구하는 기능이 다양해지고 있다. 예컨대, 반도체 시스템은 고속 모드와 저속 모드를 모두 지원하도록 개발되었다. 상기 고속 모드와 저속 모드는 클럭 신호와 관련이 있을 수 있다. 즉, 상기 반도체 시스템은 상기 클럭 신호에 동기되어 동작하며, 상기 클럭 신호의 속도(즉, 주파수)에 따라 상기 고속 모드 또는 저속 모드로 동작할 수 있다. 아울러, 상기 반도체 시스템은 상기 고속 모드 또는 상기 저속 모드시 상기 클럭 신호의 라이징 엣지와 폴링 엣지에 동기되어 동작할 수 있다. 그러나, 상기 저속 모드에서 상기 고속 모드로 전환될 때 전환되기 이전의 모드(즉, 저속 모드)에서 수행되는 동작과 전환된 이후의 모드(즉, 고속 모드)에서 수행되는 동작이 오버랩되어 문제가 발생할 수 있다.
따라서, 반도체 시스템에는 상기 모드 전환시 안정적인 동작이 보장될 수 있는 기술이 필요하다.
본 발명의 실시예는 클럭 신호의 속도(즉, 주파수)에 따라 리프레쉬 주기를 조절할 수 있는 반도체 장치, 그를 포함하는 반도체 시스템 및 그 반도체 시스템의 그의 동작 방법을 제공한다.
본 발명의 일 측면에 따르면, 반도체 장치는, 메모리 클럭 신호의 속도 정보를 포함하는 속도 정보 신호에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부를 나타내는 모니터링 신호를 생성하기 위한 모니터링 회로; 시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 리프레쉬 플래그 신호에 기초하여 리프레쉬 주기를 조절하기 위한 리프레쉬 주기 조절신호를 생성하는 주기 조절 회로; 및 상기 속도 정보 신호와 상기 시스템 클럭 신호와 상기 리프레쉬 주기 조절신호에 기초하여 상기 메모리 클럭 신호와 상기 리프레쉬 플래그 신호를 생성하기 위한 제어 회로를 포함할 수 있다.
본 발명의 다른 측면에 따르면, 반도체 시스템은, 시스템 클럭 신호와 시스템 커맨드 신호에 기초하여, 예정된 속도를 가지는 메모리 클럭 신호를 생성하고, 리프레쉬 주기 - 상기 메모리 클럭 신호의 속도에 대응하여 조절됨 - 가 고려된 시점에 메모리 커맨드 신호를 생성하기 위한 제어 장치; 및 상기 메모리 클럭 신호와 상기 메모리 커맨드 신호에 기초하여 예정된 동작을 수행하는 메모리 장치를 포함할 수 있다.
본 발명의 또 다른 측면에 따르면, 반도체 장치의 동작 방법은, 리프레쉬 동작시, 메모리 클럭의 속도 변경 여부를 모니터링하는 단계; 상기 모니터링 결과, 상기 메모리 클럭의 속도가 기준 속도에 대응하는 경우 상기 리프레쉬 동작을 제어하기 위한 리프레쉬 커맨드신호가 생성된 시점으로부터 제1 리프레쉬 주기 이후에 예정된 커맨드신호를 생성하거나, 또는 상기 모니터링 결과, 상기 메모리 클럭의 속도가 상기 기준 속도보다 빠른 경우 상기 리프레쉬 커맨드신호가 생성된 시점으로부터 제1 리프레쉬 주기보다 긴 제2 리프레쉬 주기 이후에 예정된 커맨드신호를 생성하는 단계를 포함할 수 있다.
본 발명의 실시예는 클럭 신호의 속도에 따라 리프레쉬 주기를 조절함으로써, 상기 클럭 신호의 속도가 조절되기 이전의 리프레쉬 동작과 상기 클럭 신호의 속도가 조절된 이후의 예정된 동작 간에 충돌을 방지할 수 있다. 따라서, 본 발명의 실시예는 동작 신뢰성이 향상되는 효과가 있다.
도 1은 본 발명의 실시예에 따른 반도체 시스템의 구성도이다.
도 2는 도 1에 도시된 제어 장치의 일예를 보인 구성도이다.
도 3은 도 2에 도시된 주기 조절 회로의 일예를 보인 구성도이다.
도 4는 도 3에 도시된 제1 산출부의 일예를 보인 구성도이다.
도 5는 도 3에 도시된 제2 산출부의 일예를 보인 구성도이다.
도 6은 도 1에 도시된 반도체 시스템의 동작을 설명하기 위한 타이밍도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1에는 본 발명의 실시예에 따른 반도체 시스템의 구성도가 도시되어 있다.
도 1을 참조하면, 반도체 시스템은 제어 장치(100), 및 메모리 장치(200)를 포함할 수 있다.
제어 장치(100)는 시스템 클럭 신호(CLK_SOC)와 시스템 커맨드 신호(CMD_SOC)에 기초하여 메모리 장치(200)를 제어하기 위한 메모리 클럭 신호(CLK_MEM) 및 복수의 커맨드 신호(CS, CA<0:6>)를 생성할 수 있다. 예컨대, 제어 장치(100)는 시스템 커맨드 신호(CMD_SOC)에 기초하여 시스템 클럭 신호(CLK_SOC)를 분주 또는 체배하여 메모리 클럭 신호(CLK_MEM)를 생성할 수 있다. 그리고, 제어 장치(100)는 시스템 커맨드 신호(CMD_SOC)에 기초하여 메모리 장치(200)의 리프레쉬(refresh) 동작, 액티브(active) 동작, 프리차지(precharge) 동작, 라이트(write) 동작, 리드(read) 동작 등을 제어하기 위한 복수의 커맨드 신호(CS, CA<0:6>)를 메모리 클럭 신호(CLK_MEM)에 동기되어 생성할 수 있다. 특히, 제어 장치(100)는 메모리 클럭 신호(CLK_MEM)의 속도(즉, 주파수)에 대응하여 조절된 리프레쉬 주기를 고려하여 복수의 커맨드 신호(CS, CA<0:6>)를 생성할 수 있다.
여기서, 시스템 커맨드 신호(CMD_SOC)는 메모리 클럭 신호(CLK_MEM)의 속도 정보(즉, 주파수 정보)에 대응하는 속도 정보 신호를 포함할 수 있다. 시스템 클럭 신호(CLK_SOC)와 시스템 커맨드 신호(CMD_SOC)는 호스트 장치(도면에 미도시)로부터 제공될 수 있다. 예컨대, 제어 장치(100)는 중앙 처리 장치(CPU)와 같은 컨트롤러를 포함할 수 있다.
메모리 장치(200)는 클럭 신호(CLK_MEM)와 복수의 커맨드 신호(CS, CA<0:6>)에 기초하여 예정된 동작을 수행할 수 있다. 예컨대, 메모리 장치(200)는 상기 리프레쉬 동작, 상기 액티브 동작, 상기 프리차지 동작, 상기 라이트 동작, 상기 리드 동작 등을 수행하는 디램(DRAM)을 포함할 수 있다.
도 2에는 도 1에 도시된 제어 장치(100)의 일예를 보인 구성도가 도시되어 있다.
도 2를 참조하면, 제어 장치(100)는 모니터링 회로(110), 주기 조절 회로(120), 및 제어 회로(130)를 포함할 수 있다.
모니터링 회로(110)는 시스템 커맨드 신호(CMD_SOC)에 기초하여 메모리 클럭 신호(CLK_MEM)의 속도 변경 여부를 나타내는 모니터링 신호(EN)를 생성할 수 있다. 예컨대, 모니터링 회로(110)는 메모리 클럭 신호(CLK_MEM)의 속도가 종전의 속도보다 더 빨라질 때 모니터링 신호(EN)를 활성화할 수 있다.
주기 조절 회로(120)는 시스템 클럭 신호(CLK_SOC)와 메모리 클럭 신호(CLK_MEM)와 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 리프레쉬 주기에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다.
제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)와 시스템 클럭 신호(CLK_SOC)와 리프레쉬 주기 조절신호(tFRC_V)에 기초하여 메모리 클럭 신호(CLK_MEM)와 커맨드 신호(CS, CA<0:6>)와 리프레쉬 플래그 신호(FLAG_REF)를 생성할 수 있다. 메모리 클럭 신호(CLK_MEM)는 상기 속도 정보에 대응하는 주파수를 가질 수 있다. 커맨드 신호(CS, CA<0:6>)는 상기 리프레쉬 주기가 고려된 시점에 생성될 수 있다. 커맨드 신호(CS, CA<0:6>)는 메모리 클럭 신호(CLK_MEM)에 동기되어 생성될 수 있다. 커맨드 신호(CS, CA<0:6>)는 아래의 '표 1'과 같이 임의의 커맨드 신호로써 표현(즉, 조합)될 수 있다.
Figure 112017118630012-pat00001
'표 1'을 참조하면, 커맨드 신호(CS, CA<0:6>)는 상기 리프레쉬 동작을 제어하기 위한 리프레쉬 신호(REF), 상기 액티브 동작을 제어하기 위한 액티브 신호(ACT1, ACT2), 상기 프리차지 동작을 제어하기 위한 프리차지 신호(PCG), 상기 라이트 동작을 제어하기 위한 라이트 신호(WR), 상기 리드 동작을 제어하기 위한 리드 신호(RD) 등을 포함할 수 있다. 커맨드 신호(CS, CA<0:6>)는 신호의 개수(8)에 따라 표현 가능한 경우의 수(2^8)가 제한적이기 때문에, 커맨드 신호(CS, CA<0:6>)는 동작에 따라 2회에 걸쳐 생성될 수 있다. 예컨대, 리프레쉬 신호(REF)는 메모리 클럭 신호(CLK_MEM)의 임의의 라이징(rising) 엣지(R1)에 동기되어 제1 리프레쉬 신호(REF1)로써 생성된 다음, 메모리 클럭 신호(CLK_MEM)의 임의의 폴링(falling) 엣지(F1)에 동기되어 제2 리프레쉬 신호(REF2)로써 생성될 수 있다. 이때, 상기 제2 리프레쉬 신호(REF2)는 상기 리프레쉬 동작의 종류를 나타내는 정보(AB)를 포함할 수 있다. 예컨대, 상기 정보(AB)는 퍼 뱅크(per bank) 리프레쉬 동작과 올 뱅크(all banks) 리프레쉬 동작 중 어느 하나를 나타낼 수 있다. 한편, 리프레쉬 플래그 신호(FLAG_REF)는 커맨드 신호(CS, CA<0:6>)가 리프레쉬 신호(REF)로써 생성될 때 활성화될 수 있다.
도 3에는 도 2에 도시된 주기 조절 회로(120)의 일예를 보인 구성도가 도시되어 있다.
도 3을 참조하면, 주기 조절 회로(120)는 제1 산출부(121), 및 제2 산출부(123)를 포함할 수 있다.
제1 산출부(121)는 시스템 클럭 신호(CLK_SOC)와 메모리 클럭 신호(CLK_MEM)와 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여, 상기 리프레쉬 주기의 조절값을 산출하고 그 산출 결과에 대응하는 제1 산출신호(TCK/2)를 생성할 수 있다. 예컨대, 제1 산출부(121)는 메모리 클럭 신호(CLK_MEM)의 반(1/2)주기를 상기 조절값으로써 산출할 수 있다.
제2 산출부(123)는 시스템 클럭 신호(CLK_SOC)와 제1 산출신호(TCK/2)에 기초하여 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다. 예컨대, 제2 산출부(123)는 기설정된 기준값과 상기 산출된 조절값 중 어느 하나에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다.
도 4에는 도 3에 도시된 제1 산출부(121)의 일예를 보인 구성도가 도시되어 있다.
도 4를 참조하면, 제1 산출부(121)는 제1 인에이블 블록(LOG0), 산출 제어 블록(FFs), 제1 카운트 블록(CNT0), 저장 블록(RGT)을 포함할 수 있다.
제1 인에이블 블록(LOG0)은 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 메모리 클럭 신호(CLK_MEM)의 속도가 변경되기 이전의 구간 동안 활성화되는 제1 인에이블신호(EN0)를 생성할 수 있다. 예컨대, 제1 인에이블 블록(LOG0)은 모니터링 신호(EN)를 반전하기 위한 인버터(inverter)와, 상기 인버터의 출력신호와 리프레쉬 플래그 신호(FLAG_REF)를 논리 곱 연산하여 제1 인에이블 신호(EN0)를 생성하기 위한 앤드 게이트(AND gate)를 포함할 수 있다.
산출 제어 블록(FFs)은 제1 인에이블신호(EN0)와 메모리 클럭 신호(CLK_MEM)와 시스템 클럭 신호(CLK_SOC)에 기초하여 메모리 클럭 신호(CLK_MEM)의 반(1/2)주기에 대응하는 카운트 구간 동안 활성화되는 카운트 제어신호(CNT_CTRL)를 생성할 수 있다. 예컨대, 산출 제어 블록(FFs)은 제1 인에이블신호(EN0)에 기초하여 인에이블되고 시스템 클럭 신호(CLK_SOC)에 기초하여 메모리 클럭 신호(CLK_MEM)의 논리 레벨에 대응하는 카운트 제어신호(CNT_CTRL)를 생성하기 위한 D 플립플롭(flip flop)을 포함할 수 있다.
제1 카운트 블록(CNT0)은 시스템 클럭 신호(CLK_SOC)와 카운트 제어신호(CNT_CTRL)에 기초하여 상기 카운트 구간 동안 시스템 클럭 신호(CLK_SOC)를 카운트하고 그 카운트 결과에 대응하는 카운트신호(CNT0_V)를 생성할 수 있다. 예컨대, 제1 카운트 블록(CNT0)은 카운터(counter)를 포함할 수 있다.
저장 블록(RGT)은 카운트신호(CNT0_V)를 제1 산출신호(TCK/2)로써 저장할 수 있다. 예컨대, 저장 블록(RGT)은 레지스터(register)를 포함할 수 있다.
도 5에는 도 3에 도시된 제2 산출부(123)의 일예를 보인 구성도가 도시되어 있다.
도 5를 참조하면, 제2 산출부(123)는 제2 카운트 블록(CNT1), 복수의 쉬프팅 블록(SR0 ~ SRK), 제1 선택 블록(MUX0), 제2 인에이블 블록(LOG1), 및 제2 선택 블록(MUX1)을 포함할 수 있다.
제2 카운트 블록(CNT1)은 시스템 클럭 신호(CLK_SOC)를 카운트하여 상기 기준값에 대응하는 제1 주기 조절신호(tRFC_V1)를 생성할 수 있다. 예컨대, 제2 카운트 블록(CNT1)은 카운터(counter)를 포함할 수 있다.
복수의 쉬프팅 블록(SR0 ~ SRK)은 시스템 클럭 신호(CLK_SOC)에 기초하여 제1 주기 조절신호(tRFC_V1)를 단위 조절값만큼씩 순차적으로 쉬프팅하여 복수의 쉬프팅 신호(M0 ~ MK)를 생성할 수 있다. 예컨대, 복수의 쉬프팅 블록(SR0 ~ SRK)은 각각 쉬프트 레지스터(shift register)를 포함할 수 있다. 복수의 쉬프팅 블록(SR0 ~ SRK)은 직렬로 접속될 수 있다. 이러한 경우, 복수의 쉬프팅 블록(SR0 ~ SRK) 중 가장 앞단에 배치된 제1 쉬프팅 블록(SR0)은 시스템 클럭 신호(CLK_SOC)에 기초하여 제1 주기 조절신호(tRFC_V1)를 상기 단위 조절값만큼 쉬프팅하여 복수의 쉬프팅 신호(M0 ~ MK) 중 제1 쉬프팅 신호(M0)를 생성할 수 있다. 그리고, 복수의 쉬프팅 블록(SR0 ~ SRK) 중 제2 내지 제K+1 쉬프팅 블록(SR1 ~ SRK)은 시스템 클럭 신호(CLK_SOC)에 기초하여 각각의 앞단에 배치된 제1 내지 제K 쉬프팅 블록(SR0 ~ SRK-1)으로부터 생성되는 제1 내지 제K 쉬프팅 신호(M0 ~ MK-1)를 상기 단위 조절값만큼 쉬프팅하여 제2 내지 제K+1 쉬프팅 신호(M1 ~ MK)를 생성할 수 있다.
제1 선택부(MUX0)는 제1 산출신호(TCK/2)에 기초하여 복수의 쉬프팅 신호(M0 ~ MK) 중 어느 하나를 제2 주기 조절신호(tRFC_V2)로써 선택할 수 있다. 예컨대, 제1 선택부(MUX0)는 멀티플렉서(multiplexer)를 포함할 수 있다.
제2 인에이블 블록(LOG1)은 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 메모리 클럭 신호(CLK_MEM)의 속도 변경 여부와 리프레쉬 동작 여부가 반영된 제2 인에이블신호(EN1)를 생성할 수 있다. 예컨대, 제2 인에이블 블록(LOG1)은 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)를 논리 곱 연산하여 제2 인에이블신호(EN1)를 생성하기 위한 논리 곱 게이트(AND gate)를 포함할 수 있다.
제2 선택부(MUX2)는 제2 인에이블신호(EN1)에 기초하여 제1 및 제2 주기 조절신호(tRFC_V1, tRFC_V2) 중 어느 하나를 리프레쉬 주기 조절신호(tRFC_V)로써 선택할 수 있다. 예컨대, 제2 선택부(MUX1)는 멀티플렉서(multiplexer)를 포함할 수 있다.
이하, 상기와 같은 구성을 가지는 본 발명의 실시예에 따른 반도체 시스템의 동작을 도 6을 참조하여 설명한다.
도 6에는 도 1에 도시된 반도체 시스템의 동작 방법을 설명하기 위한 타이밍도가 도시되어 있다.
도 6을 참조하면, 모니터링 회로(110)는 시스템 커맨드 신호(CMD_SOC)에 포함된 속도 정보에 기초하여 메모리 클럭 신호(CLK_MEM)의 속도 변경 여부를 나타내는 모니터링 신호(EN)를 생성할 수 있다. 예컨대, 상기 속도 정보가 상기 저속 모드에 대응하는 저속 정보(LM)를 포함하는 경우, 모니터링 회로(110)는 모니터링 신호(EN)를 지속적으로 비활성화할 수 있다.
주기 조절 회로(120)는 시스템 클럭 신호(CLK_SOC)와 메모리 클럭 신호(CLK_MEM)와 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 상기 저속 모드에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다.
제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)와 시스템 클럭 신호(CLK_SOC)와 리프레쉬 주기 조절신호(tFRC_V)에 기초하여 메모리 클럭 신호(CLK_MEM)와 커맨드 신호(CS, CA<0:6>)와 리프레쉬 플래그 신호(FLAG_REF)를 생성할 수 있다. 예컨대, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 상기 저속 정보(LM)에 기초하여 시스템 클럭 신호(CLK_SOC)보다 느린 속도(즉, 저주파수)의 메모리 클럭 신호(CLK_MEM)를 생성할 수 있다. 그리고, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 리프레쉬 정보(RM)에 기초하여, 제1 리프레쉬 동작에 대응하는 커맨드 신호(CS, CA<0:6>)를 생성하고 리프레쉬 플래그 신호(FLAG_REF)를 활성화할 수 있다. 이때, 제어 회로(130)는 예정된 시점에 대응하는 메모리 클럭 신호(CLK_MEM)의 제1 라이징 엣지에 동기되어 제1 리프레쉬 신호(REF1)로써 커맨드 신호(CS, CA<0:6>)를 1차적으로 생성한 다음, 메모리 클럭 신호(CLK_MEM)의 제1 폴링 엣지에 동기되어 제1 리프레쉬 신호(REF1)로써 커맨드 신호(CS, CA<0:6>)를 2차적으로 생성할 수 있다. 이는 커맨드 신호(CS, CA<0:6>)의 제한적인 신호 개수(8)에 따라 표현 가능한 경우의 수(2^8)가 제한적이기 때문에 커맨드 신호(CS, CA<0:6>)가 2회에 걸쳐 생성될 수 있다.
메모리 장치(200)는 2회에 걸쳐 생성된 커맨드 신호(CS, CA<0:6>)에 기초하여 제1 리프레쉬 신호(REF1)에 대응하는 제1 내부 리프레쉬 신호(REF_INT1)를 생성할 수 있다. 이때, 메모리 장치(200)는 2차적으로 생성된 커맨드 신호(CS, CA<0:6>)까지 입력되어야 비로소 제1 내부 리프레쉬 신호(REF_INT1)를 생성할 수 있다. 이는 상기 퍼 뱅크 리프레쉬 동작인지 또는 상기 올 뱅크 리프레쉬 동작인지를 판단할 수 있는 정보가 2차적으로 생성된 커맨드 신호(CS, CA<0:6>)에 포함되어 있기 때문이다. 메모리 장치(200)는 제1 내부 리프레쉬 신호(REF_INT1)에 기초하여 상기 퍼 뱅크 리프레쉬 동작 또는 상기 올 뱅크 리프레쉬 동작을 수행할 수 있다.
이어서, 저속 정보(LM)와 리프레쉬 정보(RM)를 포함하는 시스템 커맨드 신호(CMD_SOC)가 입력되면, 모니터링 회로(110)는 저속 정보(LM)에 기초하여 모니터링 신호(EN)를 지속적으로 비활성화할 수 있다.
주기 조절 회로(120)는 시스템 클럭 신호(CLK_SOC)와 메모리 클럭 신호(CLK_MEM)와 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 상기 저속 모드에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다.
제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)와 시스템 클럭 신호(CLK_SOC)와 리프레쉬 주기 조절신호(tFRC_V)에 기초하여 메모리 클럭 신호(CLK_MEM)와 커맨드 신호(CS, CA<0:6>)와 리프레쉬 플래그 신호(FLAG_REF)를 생성할 수 있다. 예컨대, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 상기 저속 정보(LM)에 기초하여 시스템 클럭 신호(CLK_SOC)보다 느린 속도(즉, 저주파수)의 메모리 클럭 신호(CLK_MEM)를 지속적으로 생성할 수 있다. 그리고, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 리프레쉬 정보(RM)에 기초하여, 제2 리프레쉬 동작에 대응하는 커맨드 신호(CS, CA<0:6>)를 생성하고 리프레쉬 플래그 신호(FLAG_REF)를 활성화할 수 있다. 이때, 제어 회로(130)는 리프레쉬 주기 조절신호(tFRC_V)에 기초하여, 상기 제1 리프레쉬 동작에 대응하는 커맨드 신호(CS, CA<0:6>)가 생성된 시점으로부터 기준값에 대응하는 리프레쉬 주기(tRFC) 이후에 제2 리프레쉬 동작에 대응하는 커맨드 신호(CS, CA<0:6>)를 생성할 수 있다. 즉, 제어 회로(130)는 리프레쉬 주기(tRFC) 이후의 시점에 대응하는 메모리 클럭 신호(CLK_MEM)의 제2 라이징 엣지에 동기되어 제2 리프레쉬 신호(REF2)로써 커맨드 신호(CS, CA<0:6>)를 1차적으로 생성한 다음, 메모리 클럭 신호(CLK_MEM)의 제2 폴링 엣지에 동기되어 제2 리프레쉬 신호(REF2)로써 커맨드 신호(CS, CA<0:6>)를 2차적으로 생성할 수 있다. 이 또한 커맨드 신호(CS, CA<0:6>)의 제한적인 신호 개수(8)에 따라 표현 가능한 경우의 수(2^8)가 제한적이기 때문에 커맨드 신호(CS, CA<0:6>)가 2회에 걸쳐 생성될 수 있다.
메모리 장치(200)는 2회에 걸쳐 생성된 커맨드 신호(CS, CA<0:6>)에 기초하여 제2 리프레쉬 신호(REF2)에 대응하는 제1 내부 리프레쉬 신호(REF_INT1)를 생성할 수 있다. 이때, 메모리 장치(200)는 2차적으로 생성된 커맨드 신호(CS, CA<0:6>)까지 입력되어야 비로소 제2 내부 리프레쉬 신호(REF_INT2)를 생성할 수 있다. 이는 상기 퍼 뱅크 리프레쉬 동작인지 또는 상기 올 뱅크 리프레쉬 동작인지를 판단할 수 있는 정보가 2차적으로 생성된 커맨드 신호(CS, CA<0:6>)에 포함되어 있기 때문이다. 메모리 장치(200)는 제2 내부 리프레쉬 신호(REF_INT2)에 기초하여 상기 퍼 뱅크 리프레쉬 동작 또는 상기 올 뱅크 리프레쉬 동작을 수행할 수 있다.
계속해서, 상기 고속 모드에 대응하는 고속 정보(HM)와 액티브 정보(AM)를 포함하는 시스템 커맨드 신호(CMD_SOC)가 입력되면, 모니터링 회로(110)는 고속 정보(LM)에 기초하여 모니터링 신호(EN)를 활성화할 수 있다.
주기 조절 회로(120)는 시스템 클럭 신호(CLK_SOC)와 메모리 클럭 신호(CLK_MEM)와 모니터링 신호(EN)와 리프레쉬 플래그 신호(FLAG_REF)에 기초하여 상기 고속 모드에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다. 예컨대, 주기 조절 회로(120)는 상기 리프레쉬 주기의 조절값(α)을 산출할 수 있고, 상기 기준값과 상기 조절값(α)의 합산값에 대응하는 리프레쉬 주기 조절신호(tRFC_V)를 생성할 수 있다. 상기 조절값(α)은 메모리 클럭 신호(CLK_MEM)의 반(1/2)주기에 대응할 수 있다.
제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)와 시스템 클럭 신호(CLK_SOC)와 리프레쉬 주기 조절신호(tFRC_V)에 기초하여 메모리 클럭 신호(CLK_MEM)와 커맨드 신호(CS, CA<0:6>)와 리프레쉬 플래그 신호(FLAG_REF)를 생성할 수 있다. 예컨대, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 상기 고속 정보(HM)에 기초하여 상기 저속 모드의 메모리 클럭 신호(CLK_MEM)보다 빠른 속도(즉, 고주파수)의 메모리 클럭 신호(CLK_MEM)를 생성할 수 있다. 상기 고속 모드의 메모리 클럭 신호(CLK_MEM)는 시스템 클럭 신호(CLK_SOC)보다 느린 속도를 가지거나 또는 동일한 속도를 가질 수 있다. 그리고, 제어 회로(130)는 시스템 커맨드 신호(CMD_SOC)에 포함된 액티브 정보(AM)에 기초하여 제1 액티브 동작에 대응하는 커맨드 신호(CS, CA<0:6>)를 생성하고 리프레쉬 플래그 신호(FLAG_REF)를 비활성화할 수 있다. 이때, 제어 회로(130)는 리프레쉬 주기 조절신호(tFRC_V)에 기초하여, 상기 제1 리프레쉬 동작에 대응하는 커맨드 신호(CS, CA<0:6>)가 생성된 시점으로부터 상기 합산값에 대응하는 리프레쉬 주기(Adaptive tRFC) 이후에 제1 액티브 동작에 대응하는 커맨드 신호(CS, CA<0:6>)를 생성할 수 있다. 즉, 제어 회로(130)는 리프레쉬 주기(Adaptive tRFC) 이후의 시점에 대응하는 메모리 클럭 신호(CLK_MEM)의 제3 라이징 엣지에 동기되어 제1 액티브 신호(ACT1)로써 커맨드 신호(CS, CA<0:6>)를 1차적으로 생성한 다음, 메모리 클럭 신호(CLK_MEM)의 제3 폴링 엣지에 동기되어 제1 액티브 신호(ACT1)로써 커맨드 신호(CS, CA<0:6>)를 2차적으로 생성할 수 있다. 이 또한 커맨드 신호(CS, CA<0:6>)의 제한적인 신호 개수(8)에 따라 표현 가능한 경우의 수(2^8)가 제한적이기 때문에 커맨드 신호(CS, CA<0:6>)가 2회에 걸쳐 생성될 수 있다.
메모리 장치(200)는 2회에 걸쳐 생성된 커맨드 신호(CS, CA<0:6>)에 기초하여 제1 액티브 신호(ACT1)에 대응하는 제1 내부 액티브 신호(ACT_INT1)를 생성할 수 있다. 이때, 제1 내부 액티브 신호(ACT_INT1)는 제2 내부 리프레쉬 신호(REF_INT2)가 비활성화된 이후에 활성화되므로, 상기 제2 리프레쉬 동작과 상기 제1 액티브 동작이 오버랩(즉, 충돌)되는 것을 방지할 수 있다.
요약하면, 본 발명의 실시예에 따른 반도체 시스템의 동작 방법은, 리프레쉬 동작시 메모리 클럭(CLK_MEM)의 속도 변경 여부를 모니터링하는 단계와, 상기 모니터링 결과 메모리 클럭(CLK_MEM)의 속도가 상기 저속 모드에 대응하는 경우 상기 리프레쉬 동작을 제어하기 위한 리프레쉬 신호(예:REF1)가 생성된 시점으로부터 제1 리프레쉬 주기(예:tRFC) 이후에 예정된 커맨드신호(예:REF2)를 생성하거나, 또는 상기 모니터링 결과 메모리 클럭(CLK_MEM)의 속도가 상기 고속 모드에 대응하는 경우 리프레쉬 신호(예:REF2)가 생성된 시점으로부터 제1 리프레쉬 주기(예:tRFC)보다 긴 제2 리프레쉬 주기(예:Adaptive tRFC) 이후에 예정된 커맨드신호(예:ACT1)를 생성하는 단계를 포함할 수 있다.
이와 같은 본 발명의 실시예에 따르면, 클럭 신호의 속도에 따라 리프레쉬 주기를 조절함으로써, 상기 클럭 신호의 속도가 조절되기 이전의 리프레쉬 동작과 상기 클럭 신호의 속도가 조절된 이후의 예정된 동작 간에 충돌을 방지할 수 있는 이점이 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 이상에서 설명한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 여러 가지 치환, 변형 및 변경으로 다양한 실시예가 가능함을 이해할 수 있을 것이다.
100 : 제어 장치 110 : 모니터링 회로
120 : 주기 조절 회로 130 : 제어 회로
200 : 메모리 장치

Claims (20)

  1. 메모리 클럭 신호의 속도 정보를 포함하는 속도 정보 신호에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부를 나타내는 모니터링 신호를 생성하기 위한 모니터링 회로;
    시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 리프레쉬 플래그 신호에 기초하여 리프레쉬 주기를 조절하기 위한 리프레쉬 주기 조절신호를 생성하는 주기 조절 회로; 및
    상기 속도 정보 신호와 상기 시스템 클럭 신호와 상기 리프레쉬 주기 조절신호에 기초하여 상기 메모리 클럭 신호와 상기 리프레쉬 플래그 신호를 생성하기 위한 제어 회로
    를 포함하는 반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    메모리 커맨드 신호에 기초하여 동작하는 메모리 장치를 더 포함하며,
    상기 제어 회로는 상기 리프레쉬 주기에 기초하여 상기 메모리 커맨드 신호를 생성하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 메모리 클럭 신호는 상기 속도 정보에 대응하는 주파수를 가지고,
    상기 리프레쉬 플래그 신호는 메모리 커맨드 신호가 리프레쉬 동작을 제어하기 위한 신호로써 생성될 경우에 활성화되는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 모니터링 회로는 상기 메모리 클럭 신호의 속도가 종전보다 더 빨라질 때 상기 모니터링 신호를 활성화하는 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 주기 조절 회로는,
    상기 시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여, 상기 리프레쉬 주기의 조절값을 산출하고 그 산출 결과에 대응하는 제1 산출신호를 생성하기 위한 제1 산출부; 및
    상기 시스템 클럭 신호와 상기 제1 산출신호에 기초하여 상기 리프레쉬 주기 조절신호를 생성하기 위한 제2 산출부를 포함하는 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 산출부는 상기 메모리 클럭 신호의 반(1/2)주기를 상기 조절값으로써 산출하는 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제1 산출부는,
    상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여 상기 메모리 클럭 신호의 속도가 변경되기 이전의 구간 동안 활성화되는 제1 인에이블신호를 생성하기 위한 제1 인에이블 블록;
    상기 제1 인에이블신호와 상기 메모리 클럭 신호와 상기 시스템 클럭 신호에 기초하여 상기 메모리 클럭 신호의 반(1/2)주기에 대응하는 카운트 구간 동안 활성화되는 카운트 제어신호를 생성하기 위한 산출 제어 블록;
    상기 시스템 클럭 신호와 상기 카운트 제어신호에 기초하여 상기 카운트 구간 동안 상기 시스템 클럭 신호를 카운트하기 위한 제1 카운트 블록; 및
    상기 제1 카운트 블록의 카운트 결과에 대응하는 상기 제1 산출신호를 저장하기 위한 저장 블록을 포함하는 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 산출부는 기설정된 기준값과 상기 산출된 조절값 중 어느 하나에 대응하는 상기 리프레쉬 주기 조절신호를 생성하는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제5항에 있어서,
    상기 제2 산출부는,
    시스템 클럭 신호를 카운트하여 상기 리프레쉬 주기의 기설정된 기준값에 대응하는 제1 주기 조절신호를 생성하기 위한 제2 카운트 블록;
    상기 시스템 클럭 신호에 기초하여 상기 제1 주기 조절신호를 단위 조절값만큼 쉬프팅하여 복수의 쉬프팅 신호를 생성하기 위한 복수의 쉬프팅 블록;
    상기 제1 산출신호에 기초하여 상기 복수의 쉬프팅 신호 중 어느 하나를 제2 주기 조절신호로써 선택하기 위한 제1 선택부;
    상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부와 리프레쉬 동작 여부가 반영된 제2 인에이블신호를 생성하기 위한 제2 인에이블 블록; 및
    상기 제2 인에이블신호에 기초하여 상기 제1 및 제2 주기 조절신호 중 어느 하나를 상기 리프레쉬 주기 조절신호로써 선택하기 위한 제2 선택부를 포함하는 반도체 장치.
  10. 시스템 클럭 신호와 시스템 커맨드 신호에 기초하여 메모리 클럭 신호와 메모리 커맨드 신호를 생성하되, 제1 동작에 대응하는 상기 메모리 커맨드 신호를 생성한 시점으로부터 리프레쉬 주기 - 상기 메모리 클럭 신호의 속도에 대응하여 조절됨 - 이후에 제2 동작에 대응하는 상기 메모리 커맨드 신호를 생성하기 위한 제어 장치; 및
    상기 메모리 클럭 신호와 상기 메모리 커맨드 신호에 기초하여 상기 제1 및 제2 동작을 수행하는 메모리 장치
    를 포함하는 반도체 시스템.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제어 장치는 상기 메모리 클럭 신호에 동기시켜 복수의 커맨드 신호를 생성하는 반도체 시스템.
  12. ◈청구항 12은(는) 설정등록료 납부시 포기되었습니다.◈
    제10항에 있어서,
    상기 제어 장치는,
    상기 시스템 커맨드 신호에 포함된 속도 정보 신호 - 상기 메모리 클럭 신호의 속도 정보를 포함함 - 에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부를 나타내는 모니터링 신호를 생성하기 위한 모니터링 회로;
    상기 시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 리프레쉬 플래그 신호에 기초하여 상기 리프레쉬 주기를 조절하기 위한 리프레쉬 주기 조절신호를 생성하는 주기 조절 회로; 및
    상기 속도 정보 신호와 상기 시스템 클럭 신호와 상기 리프레쉬 주기 조절신호에 기초하여 상기 메모리 클럭 신호와 상기 리프레쉬 플래그 신호를 생성하기 위한 제어 회로
    를 포함하는 반도체 시스템.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 메모리 클럭 신호는 상기 속도 정보에 대응하는 주파수를 가지고,
    상기 리프레쉬 플래그 신호는 상기 메모리 커맨드 신호가 리프레쉬 동작을 제어하기 위한 신호로써 생성될 경우에 활성화되는 반도체 시스템.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 모니터링 회로는 상기 메모리 클럭 신호의 속도가 종전보다 더 빨라질 때 상기 모니터링 신호를 활성화하는 반도체 시스템.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 주기 조절 회로는,
    상기 시스템 클럭 신호와 상기 메모리 클럭 신호와 상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여, 상기 리프레쉬 주기의 조절값을 산출하고 그 산출 결과에 대응하는 제1 산출신호를 생성하기 위한 제1 산출부; 및
    상기 시스템 클럭 신호와 상기 제1 산출신호에 기초하여 상기 리프레쉬 주기 조절신호를 생성하기 위한 제2 산출부를 포함하는 반도체 시스템.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 산출부는 상기 메모리 클럭 신호의 반(1/2)주기를 상기 조절값으로써 산출하는 반도체 시스템.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제1 산출부는,
    상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여 상기 메모리 클럭 신호의 속도가 변경되기 이전의 구간 동안 활성화되는 제1 인에이블신호를 생성하기 위한 제1 인에이블 블록;
    상기 제1 인에이블신호와 상기 메모리 클럭 신호와 상기 시스템 클럭 신호에 기초하여 상기 메모리 클럭 신호의 반(1/2)주기에 대응하는 카운트 구간 동안 활성화되는 카운트 제어신호를 생성하기 위한 산출 제어 블록;
    상기 시스템 클럭 신호와 상기 카운트 제어신호에 기초하여 상기 카운트 구간 동안 상기 시스템 클럭 신호를 카운트하기 위한 제1 카운트 블록; 및
    상기 제1 카운트 블록의 카운트 결과에 대응하는 상기 제1 산출신호를 저장하기 위한 저장 블록을 포함하는 반도체 시스템.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 산출부는 기설정된 기준값과 상기 산출된 조절값 중 어느 하나에 대응하는 상기 리프레쉬 주기 조절신호를 생성하는 반도체 시스템.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제15항에 있어서,
    상기 제2 산출부는,
    상기 시스템 클럭 신호를 카운트하여 상기 리프레쉬 주기의 기설정된 기준값에 대응하는 제1 주기 조절신호를 생성하기 위한 제2 카운트 블록;
    상기 시스템 클럭 신호에 기초하여 상기 제1 주기 조절신호를 단위 조절값만큼 쉬프팅하여 복수의 쉬프팅 신호를 생성하기 위한 복수의 쉬프팅 블록;
    상기 제1 산출신호에 기초하여 상기 복수의 쉬프팅 신호 중 어느 하나를 제2 주기 조절신호로써 선택하기 위한 제1 선택부;
    상기 모니터링 신호와 상기 리프레쉬 플래그 신호에 기초하여 상기 메모리 클럭 신호의 속도 변경 여부와 리프레쉬 동작 여부가 반영된 제2 인에이블신호를 생성하기 위한 제2 인에이블 블록; 및
    상기 제2 인에이블신호에 기초하여 상기 제1 및 제2 주기 조절신호 중 어느 하나를 상기 리프레쉬 주기 조절신호로써 선택하기 위한 제2 선택부를 포함하는 반도체 시스템.
  20. 리프레쉬 동작시, 메모리 클럭의 속도 변경 여부를 모니터링하는 단계;
    상기 모니터링 결과, 상기 메모리 클럭의 속도가 저속 모드에 대응하는 경우 상기 리프레쉬 동작을 제어하기 위한 리프레쉬 커맨드신호가 생성된 시점으로부터 제1 리프레쉬 주기 이후에 예정된 커맨드신호를 생성하거나, 또는 상기 모니터링 결과, 상기 메모리 클럭의 속도가 고속 모드에 대응하는 경우 상기 리프레쉬 커맨드신호가 생성된 시점으로부터 제1 리프레쉬 주기보다 긴 제2 리프레쉬 주기 이후에 예정된 커맨드신호를 생성하는 단계
    를 포함하는 반도체 시스템의 동작 방법.
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