KR102464070B1 - ESD protection device and method thereof and mobile electronic device with the same - Google Patents

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Abstract

정전기보호소자, 그 제조 방법 및 이를 구비한 휴대용 전자장치가 제공된다. 본 발명의 일 실시예에 따른 정전기보호소자는 한 쌍의 하면전극, 한 쌍의 상면전극, 복수의 커패시터전극, 및 전극들의 쌍 각각을 연결하는 한 쌍의 연결부를 포함하는 유전체기판; 유전체기판과 병렬 연결되도록 유전체기판의 상면전극에 적층 결합되며 단일부품으로 이루어진 바리스터; 및 유전체기판의 상면 및 바리스터를 몰딩하는 몰딩부를 포함한다. 이에 의하면, 정전기에 대한 내성을 강화하고 커패시턴스 용량을 동시에 향상시키므로, 제품의 신뢰성을 향상시킬 수 있고, 제조공정을 단순화하고 다양한 용량에 따른 라인업이 용이하여 제조효율을 향상시키고 제조단가를 감소시킬 수 있으며, 바리스터 부품의 온도특성을 보완하여 전체 패키지의 온도특성을 안정화시킬 수 있으므로 제품의 신뢰성을 향상시킬 수 있다. Provided are an electrostatic protection device, a method for manufacturing the same, and a portable electronic device having the same. An electrostatic protection device according to an embodiment of the present invention includes: a dielectric substrate including a pair of bottom electrodes, a pair of top electrodes, a plurality of capacitor electrodes, and a pair of connecting portions connecting each pair of electrodes; a varistor laminated and coupled to the upper surface electrode of the dielectric substrate so as to be connected in parallel with the dielectric substrate and made of a single component; and a molding unit for molding the upper surface of the dielectric substrate and the varistor. According to this, since the resistance to static electricity is strengthened and the capacitance capacity is improved at the same time, the reliability of the product can be improved, the manufacturing process is simplified and the lineup according to various capacities is easy, so that the manufacturing efficiency can be improved and the manufacturing cost can be reduced. In addition, it is possible to stabilize the temperature characteristics of the entire package by supplementing the temperature characteristics of the varistor parts, so that the reliability of the product can be improved.

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Figure 112016094623263-pat00007

Description

정전기보호소자, 그 제조 방법 및 이를 구비한 휴대용 전자장치{ESD protection device and method thereof and mobile electronic device with the same}Electrostatic protection device, manufacturing method thereof, and portable electronic device having same

본 발명은 스마트폰 등과 같은 전자장치용 정전기보호소자에 관한 것으로, 더욱 상세하게는 정전기(ESD)에 대한 내성, 온도특성, 및 커패시턴스 용량을 동시에 향상시킬 수 있는 정전기보호소자, 그 제조 방법 및 이를 구비한 휴대용 전자장치에 관한 것이다. The present invention relates to an electrostatic protection device for electronic devices such as smartphones, and more particularly, to an electrostatic protection device capable of simultaneously improving resistance to static electricity (ESD), temperature characteristics, and capacitance capacity, a manufacturing method thereof, and the same It relates to a portable electronic device equipped with.

최근의 휴대용 전자장치는 심미성과 견고함을 향상시키기 위해 메탈 재질의 하우징의 채택이 증가하고 있는 추세이다. In recent portable electronic devices, the adoption of metal housings is increasing in order to improve aesthetics and robustness.

그러나, 이러한 메탈 재질의 하우징은 재질의 특성상 전기전도도가 우수하기 때문에, 특정 소자를 통하여 또는 부위에 따라 외장 하우징과 내장 회로부 사이에 전기적 경로가 형성될 수 있다. 특히, 메탈 하우징과 회로부가 루프를 형성함에 따라, 외부의 노출면적이 큰 메탈 하우징과 같은 전도체를 통하여 순간적으로 높은 전압을 갖는 정전기가 유입되는 경우, IC 등의 회로부를 파손시킬 수 있기 때문에 이 대한 대책이 요구되고 있다. However, since the housing made of a metal material has excellent electrical conductivity due to the characteristics of the material, an electrical path may be formed between the exterior housing and the internal circuit unit through a specific element or according to a portion. In particular, as the metal housing and the circuit part form a loop, if static electricity having a high voltage instantaneously flows through a conductor such as a metal housing with a large external exposed area, it may damage the circuit part such as the IC. measures are required.

더욱이, 이러한 정전기가 그 특성상 평면보다는 뾰족한 형상의 첨단부로 더 잘 유입되기 때문에, 이러한 부분에 대해서는 정전기의 내성을 더 강화시킬 필요성이 있다. Moreover, since such static electricity is more likely to flow into a pointed tip than a flat one by its nature, there is a need to further strengthen the resistance of static electricity to such a portion.

한편, 이러한 휴대용 전자장치는 통신 기능을 필수적으로 수반하기 때문에 통신신호를 감쇄 없이 안정적으로 처리하기 위해서는 고용량의 커패시턴스가 요구되며, 특히, 회로기판 상에서 배치되는 위치에 따라 다양한 커패시턴스가 요구되고 있다. On the other hand, since such a portable electronic device is necessarily accompanied by a communication function, a high capacitance is required in order to stably process a communication signal without attenuation, and in particular, various capacitances are required depending on a location on a circuit board.

이러한 실정에서, 정전기보호소자로서 바리스터를 이용하는 경우, 정전기에 대한 내성을 강화할 수 있으나, 고용량의 커패시턴스를 달성하기 용이하지 않으며, 더욱이, 바리스터 재료의 특성상 온도변화율이 높기 때문에 다른 재료 또는 부품과 조합하여 사용하는 경우 전체 온도특성의 열화를 초래한다. In this situation, when a varistor is used as an electrostatic protection device, resistance to static electricity can be strengthened, but it is not easy to achieve a high capacitance, and, moreover, since the temperature change rate is high due to the characteristics of the varistor material, it can be combined with other materials or parts. When used, the overall temperature characteristic deteriorates.

따라서, 휴대용 전자장치에서 정전기 유입이 용이한 위치별로 정전기 내성을 강화시키는 동시에 다양한 고용량 커패시턴스를 구현하고, 이와 함께 온도 안정화를 위한 대책이 시급한 실정이다. Accordingly, there is an urgent need for measures to enhance static resistance at each location where static electricity is easily introduced in the portable electronic device and to implement various high-capacitance capacitances and to stabilize the temperature.

KRUS 10-068433410-0684334 B1B1 (2007.02.12(2007.02.12 등록)registration)

본 발명은 상기와 같은 점을 감안하여 안출한 것으로, 정전기 보호기능과 커패시터 기능을 별도로 구비하여 단일 패키지화함으로써 정전기에 대한 내성, 온도특성, 및 커패시턴스 용량을 동시에 향상시킬 수 있는 정전기보호소자, 그 제조 방법 및 이를 구비한 휴대용 전자장치를 제공하는데 그 목적이 있다. The present invention has been devised in view of the above points, and it is possible to simultaneously improve the resistance to static electricity, temperature characteristics, and capacitance capacity by separately having an electrostatic protection function and a capacitor function and packaging it in a single package, and manufacturing the same An object of the present invention is to provide a method and a portable electronic device having the same.

상술한 과제를 해결하기 위하여 본 발명은 한 쌍의 하면전극, 한 쌍의 상면전극, 복수의 커패시터전극, 및 상기 전극들의 쌍 각각을 연결하는 한 쌍의 연결부를 포함하는 유전체기판; 상기 유전체기판과 병렬 연결되도록 상기 유전체기판의 상면전극에 적층 결합되며 단일부품으로 이루어진 바리스터; 및 상기 유전체기판의 상면 및 상기 바리스터를 몰딩하는 몰딩부를 포함하는 정전기보호소자를 제공한다.In order to solve the above problems, the present invention provides a dielectric substrate including a pair of bottom electrodes, a pair of top electrodes, a plurality of capacitor electrodes, and a pair of connectors for connecting each pair of the electrodes; a varistor laminated and coupled to the upper surface electrode of the dielectric substrate so as to be connected in parallel with the dielectric substrate and made of a single component; and a molding part for molding the upper surface of the dielectric substrate and the varistor.

본 발명의 바림직한 실시예에 의하면, 상기 바리스터는 동일 평면 상에서 일정 간격으로 이격 배치되는 한 쌍의 내부전극을 포함할 수 있다.According to a preferred embodiment of the present invention, the varistor may include a pair of internal electrodes spaced apart from each other on the same plane.

또한, 상기 몰딩부는 에폭시로 이루어질 수 있다. In addition, the molding part may be made of epoxy.

또한, 상기 바리스터는 플립칩 형태로 상기 유전체기판에 적층 결합될 수 있다.In addition, the varistor may be laminated to the dielectric substrate in the form of a flip chip.

또한, 상기 바리스터는 솔더링에 의해 상기 유전체기판에 적층 결합될 수 있다.In addition, the varistor may be laminated to the dielectric substrate by soldering.

또한, 상기 한 쌍의 상면전극 사이의 간격(a)은 상기 한 쌍의 하면전극 사이의 간격(b)보다 작을 수 있다. In addition, the distance (a) between the pair of upper electrodes may be smaller than the distance (b) between the pair of lower electrodes.

또한, 상기 한 쌍의 상면전극 및 상기 바리스터의 하면에 의해 형성되는 공간은 방전물질이 충진될 수 있다.In addition, a space formed by the pair of upper electrodes and the lower surface of the varistor may be filled with a discharge material.

또한, 상기 방전물질은 금속입자를 포함하는 비전도성 물질 또는 반도체 물질로 이루어질 수 있다. In addition, the discharge material may be formed of a non-conductive material including metal particles or a semiconductor material.

또한, 상기 한 쌍의 연결부는 상기 유전체기판에 관통 형성되는 도전성비아일 수 있다. In addition, the pair of connecting portions may be conductive vias formed through the dielectric substrate.

또한, 상기 한 쌍의 연결부는 상기 유전체기판의 양측면에 형성될 수 있다.In addition, the pair of connecting portions may be formed on both sides of the dielectric substrate.

또한, 상기 상면전극과 전기적으로 연결되지 않은 이웃하는 커패시터전극 사이의 간격(d2)은 상기 커패시터전극 사이의 간격(d3)보다 클 수 있다. In addition, the distance d2 between the top electrode and the adjacent capacitor electrode not electrically connected may be greater than the distance d3 between the capacitor electrodes.

또한, 상기 커패시터전극과 전기적으로 연결되지 않은 연결부 사이의 간격(d4)은 상기 커패시터전극 사이의 간격(d3)보다 클 수 있다. Also, the gap d4 between the capacitor electrode and the non-electrically connected portion may be greater than the gap d3 between the capacitor electrodes.

또한, 상기 유전체기판은 COG 타입일 수 있다. In addition, the dielectric substrate may be a COG type.

또한, 상기 유전체기판은 세라믹재료로 이루어질 수 있다. In addition, the dielectric substrate may be made of a ceramic material.

또한, 상기 세라믹재료는 금속계 산화 화합물이며, 상기 금속계 산화 화합물은 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3, 및 Nd2O3 중 선택된 1종 이상을 포함할 수 있다.In addition, the ceramic material is a metal-based oxide compound, and the metal-based oxide compound is Er 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , V 2 O 5 , CoO, MoO 3 , SnO 2 , BaTiO 3 , and Nd 2 It may include at least one selected from O 3 .

또한, 상기 바리스터는 ZnO, SrTiO3, BaTiO3, SiC 중 하나 이상을 포함하는 반도성 재료, 또는 Pr 및 Bi 계 재료 중 어느 하나로 이루어질 수 있다. In addition, the varistor may be made of any one of a semiconducting material including at least one of ZnO, SrTiO 3 , BaTiO 3 , and SiC, or a Pr- and Bi-based material.

한편, 본 발명은 도전성 케이스에서 외측으로 돌출 형성되는 첨단부를 포함하는 전도체; 회로부; 및 상기 전도체와 회로부를 전기적으로 연결하는 정전기보호소자를 포함하는 휴대용 전자장치를 제공한다. 여기서, 상기 정전기보호소자는 상술한 바와 같은 구조 및 특성을 갖는 다양한 실시예의 정전기보호소자가 바람직하게 이용될 수 있다.On the other hand, the present invention is a conductor including a tip protruding outward from the conductive case; circuit part; and an electrostatic protection device electrically connecting the conductor and the circuit unit. Here, the electrostatic protection device of various embodiments having the above-described structure and characteristics may be preferably used.

본 발명의 바람직한 실시예에 의하면, 상기 전도체는 사이드 키를 포함할 수 있다.According to a preferred embodiment of the present invention, the conductor may include a side key.

또한, 상기 첨단부는 외부 기기와 연결을 위한 커넥터의 삽입구의 일단을 포함할 수 있다.In addition, the tip portion may include one end of the insertion hole of the connector for connection with an external device.

한편, 본 발명은 대면적 유전체기판에 단위 구역별로 복수의 커패시터전극, 한 쌍의 상면전극, 한 쌍의 하면전극, 및 상기 전극들의 쌍 각각을 한 쌍의 연결부를 형성하는 단계; 상기 상면전극에 단일부품으로 이루어진 바리스터를 플립칩 형태로 솔더링하여 적층 결합하는 단계; 상기 유전체기판의 상면 및 상기 바리스터를 에폭시필름으로 몰딩하는 단계; 및 상기 단위 구역별로 절단하는 단계를 포함하는 정전기보호소자의 제조 방법을 제공한다. On the other hand, the present invention comprises the steps of forming a plurality of capacitor electrodes, a pair of top electrodes, a pair of bottom electrodes, and a pair of connecting portions each of the pairs of electrodes for each unit area on a large-area dielectric substrate; stacking and bonding a varistor made of a single component to the upper electrode in a flip-chip form; molding the upper surface of the dielectric substrate and the varistor with an epoxy film; and cutting for each unit area.

본 발명의 바람직한 실시예에 의하면, 상기 정전기보호소자의 제조 방법은 상기 형성하는 단계 이후에, 상기 한 쌍의 상면전극 사이의 공간에 방전물질을 충진하는 단계를 더 포함할 수 있다.According to a preferred embodiment of the present invention, the method of manufacturing the electrostatic protection device may further include filling a space between the pair of upper electrodes with a discharge material after the forming.

또한, 상기 정전기보호소자의 제조 방법은 상기 결합하는 단계 이후에, 상기 한 쌍의 상면전극 및 상기 바리스터의 하면에 의해 형성되는 공간을 방전물질로 충진하는 단계를 더 포함할 수 있다.In addition, the method of manufacturing the electrostatic protection device may further include filling a space formed by the pair of upper electrodes and the lower surface of the varistor with a discharge material after the assembling step.

또한, 상기 몰딩하는 단계는 에폭시필름을 상기 유전체기판 및 상기 바리스터의 상측에 배치하여 경화할 수 있다.In addition, the molding may be cured by disposing an epoxy film on the dielectric substrate and on the upper side of the varistor.

또한, 상기 형성하는 단계는 상기 한 쌍의 상면전극 사이의 간격(a)이 상기 한 쌍의 하면전극 사이의 간격(b)보다 작게 되도록 상기 상면전극 및 상기 하면전극을 형성할 수 있다.In addition, in the forming step, the upper electrode and the lower electrode may be formed so that the distance (a) between the pair of upper electrodes is smaller than the distance (b) between the pair of lower electrodes.

본 발명에 의하면, 정전기 보호기능과 커패시터 기능을 별도로 구비하고 단일 패키지화함으로써, 정전기에 대한 내성을 강화하고 커패시턴스 용량을 동시에 향상시키므로, 제품의 신뢰성을 향상시킬 수 있다. According to the present invention, since the static electricity protection function and the capacitor function are separately provided and packaged into a single package, the resistance to static electricity and the capacitance capacity are simultaneously improved, so that the reliability of the product can be improved.

또한, 본 발명은 정전기 보호기능과 커패시터 기능을 별도로 바리스터 단일부품과 유전체기판 형태로 구비하고 단일 패키지화함으로써, 제조공정을 단순화하고 다양한 용량에 따른 라인업이 용이하여 제조효율을 향상시키고 제조단가를 감소시킬 수 있다. In addition, the present invention is equipped with a single varistor component and a dielectric substrate type separately for the static electricity protection function and the capacitor function and packaged in a single package, thereby simplifying the manufacturing process and facilitating lineup according to various capacities to improve manufacturing efficiency and reduce manufacturing cost. can

또한, 본 발명은 COG 타입의 유전체기판을 사용하여 커패시턴스를 구현함으로써, 정전기 보호기능의 온도특성을 보완하여 전체 패키지의 온도특성을 안정화시킬 수 있으므로 제품의 신뢰성을 향상시킬 수 있다. In addition, the present invention can improve the reliability of the product because the temperature characteristics of the entire package can be stabilized by supplementing the temperature characteristics of the static electricity protection function by implementing the capacitance using the COG type dielectric substrate.

또한, 본 발명은 유전체기판을 이용함으로써, 커패시턴스의 구현시 설계 자유도가 증가하므로, 다양한 용량의 라인업이 가능하여 별도의 공정 변경 없이도 고객사의 요구에 신속히 대응할 수 있다. In addition, since the present invention uses a dielectric substrate, the degree of freedom in design is increased when implementing the capacitance, so that a lineup of various capacities is possible, so that it is possible to quickly respond to a customer's request without a separate process change.

또한, 본 발명은 바리스터 단일부품과 유전체기판을 몰딩하여 단일 패키지화함으로써, 바리스터 단일부품 및 유전체기판을 보호하는 동시에 전체 칩 사이즈의 크기를 일정하게 규격화할 수 있고, 제조공정 상에서 픽업성을 향상시킬 수 있으므로, 정전기보호소자의 픽업을 위한 별도의 노력이 필요없어 제조효율을 더욱 향상시킬 수 있다. In addition, the present invention molds a single varistor component and a dielectric substrate into a single package, thereby protecting the single varistor component and the dielectric substrate, and at the same time, it is possible to standardize the size of the entire chip size uniformly, and to improve pickup properties in the manufacturing process. Therefore, there is no need for a separate effort for picking up the electrostatic protection device, so that manufacturing efficiency can be further improved.

또한, 본 발명은 대면적 유전체기판을 이용하고 에폭시필름을 경화시켜 몰딩함으로써, 대량생산이 용이하므로, 폐기되는 원자재를 감소시켜 제조비용을 더욱 감소시키고 환경 개선에 이바지할 수 있다. In addition, the present invention uses a large-area dielectric substrate and hardens and molds the epoxy film, so that mass production is easy, and thus, it is possible to further reduce the manufacturing cost and contribute to environmental improvement by reducing discarded raw materials.

또한, 본 발명은 바리스터를 단층으로 구성함으로써, 커패시턴스를 형성하기 위한 공간을 충분히 확보하여 고용량의 커패시턴스를 구현하기 용이하거나, 상대적으로 체적이 큰 유전체기판을 이용하면서도 칩 사이즈를 일정하게 규격화할 수 있다. In addition, in the present invention, by configuring the varistor as a single layer, it is easy to realize a high capacity capacitance by securing enough space for forming a capacitance, or it is possible to standardize the chip size uniformly while using a dielectric substrate with a relatively large volume. .

또한, 본 발명은 유전체기판의 상면전극 사이의 간격을 하면전극 사이의 간격에 비하여 작게 형성함으로써, 상면전극 사이의 공간을 통한 정전기 방전이 가능하여 정전기의 방전 경로가 부가되어 정전기에 대한 내성을 더욱 향상시킬 수 있다. In addition, in the present invention, by forming the gap between the upper electrodes of the dielectric substrate smaller than the gap between the lower electrodes, electrostatic discharge is possible through the space between the upper electrodes, and a discharge path of static electricity is added to further improve the resistance to static electricity. can be improved

도 1은 본 발명의 일 실시예에 따른 정전기보호소자를 나타낸 단면도,
도 2는 도 1에서 몰딩부를 제거한 상태의 분해 사시도,
도 3은 본 발명의 일 실시예에 따른 정전기보호소자에서 기판의 상면전극 사이의 간격과 하면전극 사이의 간격의 관계를 나타내는 단면도,
도 4는 본 발명의 일 실시예에 따른 정전기보호소자에서 유전체기판의 일례를 나타낸 단면도,
도 5는 본 발명의 일 실시예에 따른 정전기보호소자에서 유전체기판의 다른 예를 나타낸 단면도,
도 6은 본 발명의 일 실시예에 따른 정전기보호소자에서 바리스터를 나타낸 단면도,
도 7은 본 발명의 일 실시예에 따른 정전기보호소자를 나타낸 단면도,
도 8은 본 발명의 일 실시예에 따른 정전기보호소자의 제조 방법을 나타낸 순서도,
도 9 내지 도 12는 본 발명의 일 실시예에 따른 정전기보호소자의 제조 방법에 따른 각 단계를 나타낸 단면도, 그리고,
도 13은 바리스터와 유전체의 온도변화율을 나타낸 그래프이다.1 is a cross-sectional view showing an electrostatic protection device according to an embodiment of the present invention;
2 is an exploded perspective view of a state in which the molding part is removed in FIG. 1;
3 is a cross-sectional view showing the relationship between the distance between the upper electrode and the lower electrode of the substrate in the electrostatic protection device according to an embodiment of the present invention;
4 is a cross-sectional view showing an example of a dielectric substrate in an electrostatic protection device according to an embodiment of the present invention;
5 is a cross-sectional view showing another example of a dielectric substrate in an electrostatic protection device according to an embodiment of the present invention;
6 is a cross-sectional view showing a varistor in an electrostatic protection device according to an embodiment of the present invention;
7 is a cross-sectional view showing an electrostatic protection device according to an embodiment of the present invention;
8 is a flowchart illustrating a method of manufacturing an electrostatic protection device according to an embodiment of the present invention;
9 to 12 are cross-sectional views showing each step according to the manufacturing method of the electrostatic protection device according to an embodiment of the present invention, and,
13 is a graph showing the temperature change rate of the varistor and the dielectric.

이하, 첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였으며, 명세서 전체를 통하여 동일 또는 유사한 구성요소에 대해서는 동일한 참조부호를 부가한다.Hereinafter, with reference to the accompanying drawings, embodiments of the present invention will be described in detail so that those of ordinary skill in the art to which the present invention pertains can easily implement them. The present invention may be embodied in many different forms and is not limited to the embodiments described herein. In order to clearly explain the present invention in the drawings, parts irrelevant to the description are omitted, and the same reference numerals are added to the same or similar components throughout the specification.

본 발명의 일 실시예에 따른 정전기보호소자(100)는 도 1, 도 4 및 도 7에 도시된 바와 같이, 유전체기판(110), 바리스터(120) 및 몰딩부(130)를 포함한다. The static electricity protection device 100 according to an embodiment of the present invention includes a dielectric substrate 110 , a varistor 120 , and a molding part 130 as shown in FIGS. 1 , 4 and 7 .

유전체기판(110)은 도 4에 도시된 바와 같이, 한 쌍의 하면전극(111a,111b), 한 쌍의 상면전극(112a,112b), 복수의 커패시터전극(113a,113b), 및 한 쌍의 연결부(114a,114b)를 포함한다. As shown in FIG. 4 , the dielectric substrate 110 includes a pair of bottom electrodes 111a and 111b, a pair of top electrodes 112a and 112b, a plurality of capacitor electrodes 113a and 113b, and a pair of and connecting portions 114a and 114b.

한 쌍의 하면전극(111a,111b)은 정전기보호소자(100)를 회로기판에 실장하기 위한 것으로서, 유전체기판(110)의 하면 양측에 형성될 수 있다. The pair of bottom electrodes 111a and 111b is for mounting the static electricity protection device 100 on a circuit board, and may be formed on both sides of the bottom surface of the dielectric substrate 110 .

한 쌍의 상면전극(112a,112b)은 바리스터(120)와 병렬로 연결하기 위한 것으로서, 유전체기판(110)의 상면 양측에 형성될 수 있다. 이때, 도 2에 도시된 바와 같이, 한 쌍의 상면전극(112a,112b) 사이에 공간(101)이 형성될 수 있다. 이러한 공간(101)은 한 쌍의 상면전극(112a,112b)을 통한 정전기(ESD)의 방전 경로를 형성할 수 있다. The pair of top electrodes 112a and 112b is for connecting in parallel with the varistor 120 and may be formed on both sides of the top surface of the dielectric substrate 110 . At this time, as shown in FIG. 2 , a space 101 may be formed between the pair of top electrodes 112a and 112b. The space 101 may form a discharge path of static electricity (ESD) through the pair of upper electrodes 112a and 112b.

즉, 한 쌍의 상면전극(112a,112b) 사이의 공간(101)을 통한 정전기 방전이 가능하여 바리스터(120)와 별도로 정전기의 방전 경로가 부가되어 정전기에 대한 내성을 더욱 향상시킬 수 있다. That is, since electrostatic discharge is possible through the space 101 between the pair of upper electrodes 112a and 112b, a discharge path of static electricity is added separately from the varistor 120, thereby further improving resistance to static electricity.

이때, 도 3에 도시된 바와 같이, 한 쌍의 상면전극(112a,112b) 사이의 간격(a)은 한 쌍의 하면전극(111a,111b) 사이의 간격(b)보다 작을 수 있다. 이에 의해, 외부에서 유입되는 정전기는 한 쌍의 하면전극(111a,111b)을 통하여 방전되기 전에 한 쌍의 상면전극(112a,112b)만을 통하여 방전될 수 있다. In this case, as shown in FIG. 3 , the distance a between the pair of upper electrodes 112a and 112b may be smaller than the distance b between the pair of lower electrodes 111a and 111b. Accordingly, static electricity flowing in from the outside may be discharged through only the pair of upper electrodes 112a and 112b before being discharged through the pair of lower electrodes 111a and 111b.

복수의 커패시터전극(113a,113b)은 유전체기판(110)을 이루는 복수의 시트층(110a) 상에 각각 형성될 수 있다. The plurality of capacitor electrodes 113a and 113b may be respectively formed on the plurality of sheet layers 110a constituting the dielectric substrate 110 .

이러한 커패시터전극(113a,113b)은 한 쌍의 연결부(114a,114b)를 통하여 한 쌍의 상면전극(112a,112b) 및 한 쌍의 하면전극(111a,111b)에 각각 연결될 수 있다. 즉, 일측의 커패시터전극(113a)은 연결부(114a)를 통하여 상면전극(112a) 및 하면전극(111a)에 각각 연결되고, 타측의 커패시터전극(113b)은 연결부(114b)를 통하여 상면전극(112b) 및 하면전극(111b)에 각각 연결될 수 있다. The capacitor electrodes 113a and 113b may be respectively connected to the pair of upper electrodes 112a and 112b and the pair of lower electrodes 111a and 111b through the pair of connecting portions 114a and 114b. That is, the capacitor electrode 113a on one side is respectively connected to the top electrode 112a and the bottom electrode 111a through the connection part 114a, and the capacitor electrode 113b on the other side is connected to the top electrode 112b through the connection part 114b. ) and the lower electrode 111b, respectively.

이때, 도 7에 도시된 바와 같이, 한 쌍의 상면전극(112a,112b)과 전기적으로 연결되지 않은 이웃하는 커패시터전극(113a,113b) 사이의 간격, 일례로, 상면전극(112b)과 최상위의 커패시터전극(113a) 사이의 간격(d2)은 커패시터전극(113a,113b) 사이의 간격(d3)보다 크게 형성될 수 있다.At this time, as shown in FIG. 7 , the distance between the pair of upper electrodes 112a and 112b and the adjacent capacitor electrodes 113a and 113b not electrically connected, for example, the upper electrode 112b and the uppermost The spacing d2 between the capacitor electrodes 113a may be larger than the spacing d3 between the capacitor electrodes 113a and 113b.

또한, 커패시터전극(113a,113b)과 전기적으로 연결되지 않은 연결부(114a,114b) 사이의 간격, 일례로, 최상위 커패시터전극(113a)과 연결부(114b) 사이의 간격(d4)은 커패시터전극(113a,113b) 사이의 간격(d3)보다 크게 형성될 수 있다.In addition, the distance between the capacitor electrodes 113a and 113b and the connecting portions 114a and 114b that are not electrically connected, for example, the distance d4 between the uppermost capacitor electrode 113a and the connecting portion 114b, is the capacitor electrode 113a. , 113b) may be formed larger than the interval d3.

상기 한 쌍의 연결부(114a,114b)는 유전체기판(110)에 관통 형성되는 도전성비아(114a,114b)일 수 있다. 여기서, 한 쌍의 도전성비아(114a,114b)는 유전체기판(110)을 관통하는 관통홀을 형성한 후 도전성물질로 충진되어 형성될 수 있다. 이러한 한 쌍의 도전성비아(114a,114b)에 의해 유전체기판(110)은 바리스터(120)와 병렬로 연결될 수 있다. The pair of connecting portions 114a and 114b may be conductive vias 114a and 114b formed through the dielectric substrate 110 . Here, the pair of conductive vias 114a and 114b may be formed by forming a through hole penetrating through the dielectric substrate 110 and then filling with a conductive material. The dielectric substrate 110 may be connected in parallel to the varistor 120 by the pair of conductive vias 114a and 114b.

여기서, 한 쌍의 도전성비아(114a,114b)는 유전체기판(110)의 내부에 형성되기 때문에, 커패시터전극(113a,113b)의 길이(L1)가 감소하여 그에 따른 용량이 제한되므로 이를 극복하기 위해 유전체기판(110)의 양측면에 한 쌍의 측면전극(114a',114b')이 구비될 수 있다.Here, since the pair of conductive vias 114a and 114b are formed inside the dielectric substrate 110, the length L1 of the capacitor electrodes 113a and 113b is reduced, thereby limiting the capacity thereof. A pair of side electrodes 114a ′ and 114b ′ may be provided on both sides of the dielectric substrate 110 .

일례로, 도 4에 도시된 바와 같이, 커패시터전극(113a,113b)의 각각의 길이(L1)가 한 쌍의 도전성비아(114a,114b) 사이로 제한되므로 커패시터를 이루는 면적이 감소하고, 이에 따라 커패시턴스의 용량이 제한된다. For example, as shown in FIG. 4 , since the length L1 of each of the capacitor electrodes 113a and 113b is limited between the pair of conductive vias 114a and 114b, the area constituting the capacitor decreases, and thus the capacitance capacity is limited.

커패시턴스의 용량을 증가시키기 위해, 도 5에 도시된 바와 같이, 유전체기판(110')은 상기 한 쌍의 연결부가 유전체기판(110')의 양측면에 형성될 수 있다. 즉, 상기 한 쌍의 연결부는 한 쌍의 측면전극(114a',114b')일 수 있다. In order to increase capacitance, as shown in FIG. 5 , in the dielectric substrate 110 ′, a pair of connection portions may be formed on both sides of the dielectric substrate 110 ′. That is, the pair of connecting portions may be a pair of side electrodes 114a' and 114b'.

여기서, 한 쌍의 측면전극(114a',114b')은 유전체기판(110)의 측면 일부를 드릴 가공 또는 펀칭 가공하여 반구형 홈을 형성하고, 도전성물질을 형성된 홈의 표면에 도포하거나 홈 내부에 충진하여 형성될 수 있다.Here, the pair of side electrodes 114a ′ and 114b ′ forms a hemispherical groove by drilling or punching a part of the side surface of the dielectric substrate 110 , and applying a conductive material to the surface of the groove or filling the groove. can be formed by

이때, 한 쌍의 측면전극(114a',114b')에 각각 연결되는 커패시터전극(113a',113b')의 길이(L2)는 도 4에 비하여 증가하기 때문에, 커패시터를 이루는 면적이 증가하여 커패시턴스를 증가시킬 수 있다. At this time, since the length L2 of the capacitor electrodes 113a' and 113b' respectively connected to the pair of side electrodes 114a' and 114b' increases compared to FIG. 4, the area forming the capacitor increases, thereby reducing the capacitance. can increase

이러한 유전체기판(110)은 COG 타입의 유전체기판일 수 있다. 여기서, COG 특성은 EIA(Electrical Industries Association)에서 규정하는 바와 같이 -55∼125℃의 사용온도 범위 내에서 0±30ppm/℃의 온도계수를 만족한다. 따라서, 이러한 COG 타입의 유전체기판(110)은 온도변화율이 매우 작기 때문에, 온도변화율이 큰 바리스터(120)에 대한 온도보상 기능을 제공할 수 있다. The dielectric substrate 110 may be a COG type dielectric substrate. Here, the COG characteristic satisfies a temperature coefficient of 0±30 ppm/℃ within the operating temperature range of -55 to 125 ℃ as prescribed by the Electrical Industries Association (EIA). Accordingly, since the COG-type dielectric substrate 110 has a very small temperature change rate, it is possible to provide a temperature compensation function for the varistor 120 having a large temperature change rate.

즉, 바리스터(120)는 재료의 특성상 온도변화율이 크기 때문에, 빈번한 사용에 따른 온도의 변화가 극심한 휴대용 전자장치에 사용되는 경우, 다른 부품에 영향을 미칠 수 있으므로, COG 타입의 유전체기판(110)에 의해 바리스터(120)의 온도변화에 따른 특성 열화를 보상할 수 있다. That is, since the varistor 120 has a large rate of temperature change due to the characteristics of the material, when used in a portable electronic device that has an extreme temperature change due to frequent use, it may affect other components, so that the COG type dielectric substrate 110 . By this, it is possible to compensate for the characteristic deterioration according to the temperature change of the varistor 120 .

한편, 바리스터 재료와 유전체의 온도변화율을 비교하여 보면(도 13 참조), 전체 온도 범위에서 유전체는 1% 미만의 온도변화율을 갖는 반면, 바리스터 재료는 온도에 따라 변화율이 크게 변화하는 것을 알 수 있다. 특히, 바리스터 재료는 5%이상의 변화율이 발생하는 경우도 있기 때문에, 신호특성상 커패시턴스 값이 5% 이내로 관리되어야 하는 경우에는 오차 범위 내에서 커패시턴스를 구현하기 곤란하므로, 커패시턴스는 유전체를 이용하여 구현하는 것이 바람직하다. On the other hand, when comparing the temperature change rate of the varistor material and the dielectric (see Fig. 13), it can be seen that the dielectric material has a temperature change rate of less than 1% in the entire temperature range, whereas the change rate of the varistor material changes greatly depending on the temperature. . In particular, since the varistor material sometimes has a change rate of 5% or more, when the capacitance value has to be managed within 5% due to signal characteristics, it is difficult to implement the capacitance within the error range. desirable.

이때, 유전체만으로 ESD 보호기능을 구현하는 경우, 선형적인 ESD 보호기능을 제공하기 어려운 점이 있다. In this case, when the ESD protection function is implemented only with the dielectric, it is difficult to provide a linear ESD protection function.

따라서, 본 발명의 일 실시예에 따른 정전기보호소자(100)는 ESD 기능을 제공하는 동시에 온도특성을 개선하고, 단일 칩에 의한 규격화를 위해 ESD 보호 기능은 바리스터 재료로 구현하고, 커패시턴스는 유전체로 구현한다.Therefore, the electrostatic protection device 100 according to an embodiment of the present invention provides an ESD function and improves temperature characteristics, and for standardization by a single chip, the ESD protection function is implemented with a varistor material, and the capacitance is made of a dielectric material. implement

이와 같이, COG 타입의 유전체기판(110)을 사용하여 고용량 커패시턴스를 구현함으로써, 온도변화율이 높은 바리스터(120)의 온도특성을 보완하여 전체 패키지의 온도특성을 안정화시킬 수 있으므로 제품의 신뢰성을 향상시킬 수 있다. As such, by implementing a high capacity capacitance using the COG-type dielectric substrate 110, the temperature characteristics of the varistor 120 with a high rate of temperature change can be supplemented to stabilize the temperature characteristics of the entire package, thereby improving the reliability of the product. can

아울러, 유전체기판(110)에 의해 고용량 커패시턴스를 구현함으로써, 온도변화율이 큰 바리스터(120)와 독립적으로 커패시턴스를 구현할 수 있어 커패시턴스에 대한 설계 자유도가 증가하므로, 별도의 공정 변경 없이도 다양한 용량의 라인업이 가능하여 고객사의 요구에 신속히 대응할 수 있다. In addition, by implementing a high capacity capacitance by the dielectric substrate 110, the capacitance can be implemented independently of the varistor 120 with a large temperature change rate, thereby increasing the design freedom for the capacitance. It is possible to respond quickly to customer needs.

이러한 유전체기판(110)은 복수의 시트층(110a)이 적층된 것일 수 있다(도 4 및 도 5 참조). 여기서, 복수의 시트층 각각은 유전율을 갖는 절연체로 이루어질 수 있으며, 세라믹 재료로 이루어질 수 있다. 일례로, 상기 세라믹 재료는 Er2O3, Dy2O3, Ho2O3, V2O5, CoO, MoO3, SnO2, BaTiO3, 및 Nd2O3 중 선택된 1종 이상을 포함하는 금속계 산화 화합물로 이루어질 수 있다. The dielectric substrate 110 may be a stack of a plurality of sheet layers 110a (see FIGS. 4 and 5). Here, each of the plurality of sheet layers may be made of an insulator having a dielectric constant, and may be made of a ceramic material. For example, the ceramic material includes at least one selected from Er 2 O 3 , Dy 2 O 3 , Ho 2 O 3 , V 2 O 5 , CoO, MoO 3 , SnO 2 , BaTiO 3 , and Nd 2 O 3 . It may be made of a metal-based oxide compound.

바리스터(120)는 유전체기판(110)과 병렬 연결되도록 유전체기판(110)의 한 쌍의 상면전극(112a,112b)에 적층 결합된다. 이러한 바리스터(120)는 단일부품으로 이루어지며, 정전기 보호기능을 가지며, 외부로부터 유입된 정전기를 통과시킨다. The varistor 120 is laminated and coupled to a pair of top electrodes 112a and 112b of the dielectric substrate 110 so as to be connected in parallel with the dielectric substrate 110 . The varistor 120 is made of a single component, has a function of protecting against static electricity, and allows static electricity introduced from the outside to pass therethrough.

일례로, 바리스터(120)는 도 6에 도시된 바와 같이, 한 쌍의 외부전극(121a,121b) 및 한 쌍의 내부전극(122a,122b)을 포함한다. For example, as shown in FIG. 6 , the varistor 120 includes a pair of external electrodes 121a and 121b and a pair of internal electrodes 122a and 122b.

한 쌍의 외부전극(121a,121b)은 바리스터(120)의 양측면에 구비되며, 솔더링을 통하여 유전체기판(110)의 한 쌍의 상면전극(112a,112b)에 결합될 수 있다.The pair of external electrodes 121a and 121b are provided on both sides of the varistor 120 and may be coupled to the pair of top electrodes 112a and 112b of the dielectric substrate 110 through soldering.

한 쌍의 내부전극(122a,122b)은 한 쌍의 외부전극(121a,121b)의 각각에 연결되며, 동일 평면 상에서 일정 간격으로 이격 배치될 수 있다.The pair of internal electrodes 122a and 122b is connected to each of the pair of external electrodes 121a and 121b, and may be spaced apart from each other at regular intervals on the same plane.

여기서, 정전기보호소자(100)는 별도의 유전체기판(110)으로 커패시터 기능을 구비하므로, 바리스터(120)에 의해 커패시턴스를 구현할 필요가 없으며, 더욱이, 바리스터(120)가 온도변화율이 높기 때문에, 그 내부에 커패시턴스를 형성하면 온도에 따라 커패시턴스가 변경되므로, 오히려 전체 패키지의 커패시턴스에 악영향을 미치므로, 가급적 커패시턴스를 형성하는 적층 구조를 배제하여 동일 평면 상에 전극을 배치하는 것이 바람직하다. Here, since the electrostatic protection device 100 has a capacitor function as a separate dielectric substrate 110, there is no need to implement a capacitance by the varistor 120. Furthermore, since the varistor 120 has a high temperature change rate, the If the capacitance is formed therein, the capacitance changes depending on the temperature, but rather adversely affects the capacitance of the entire package. Therefore, it is preferable to dispose the electrodes on the same plane by excluding the stacked structure that forms the capacitance as much as possible.

이에 의해, 바리스터(120)의 두께를 박형화할 수 있다. 따라서, 유전체기판(110)에 적층된 상태에서도 정전기보호소자(100)의 전체 두께의 증가를 방지하여 일정한 칩 사이즈로 규격화하는 것이 용이할 수 있다.Thereby, the thickness of the varistor 120 can be reduced. Therefore, it may be easy to standardize the electrostatic protection device 100 to a predetermined chip size by preventing an increase in the overall thickness of the electrostatic protection device 100 even in a state in which it is stacked on the dielectric substrate 110 .

즉, 바리스터(120)의 박형화에 따라 일정한 규격의 칩 사이즈 내에서 커패시턴스를 형성하기 위한 공간이 상대적으로 증가하기 때문에 충분한 공간을 확보하여 고용량의 커패시턴스를 구현하기 용이하고, 또한, 상대적으로 체적이 큰 유전체기판(110)을 이용하여 고용량 커패시터를 구현하면서도, 전체 칩 사이즈를 일정하게 규격화할 수 있다. That is, since the space for forming the capacitance within a chip size of a certain standard is relatively increased according to the thinning of the varistor 120, it is easy to secure a sufficient space to implement a high capacity capacitance, and also has a relatively large volume. While implementing a high-capacity capacitor using the dielectric substrate 110, the overall chip size can be uniformly standardized.

이러한 바리스터(120)는 몸체(120a)가 바리스터 물질로 이루어지며, 일례로, ZnO, SrTiO3, BaTiO3, SiC 중 하나 이상을 포함하는 반도성 재료, 또는 Pr 및 Bi 계 재료 중 어느 하나로 이루어질 수 있다. 여기서, 바리스터(120)는 한 쌍의 내부전극(122a,122b) 사이의 간격(d1) 및 바리스터 물질의 입경이 항복전압(Vbr)을 만족할 수 있도록 형성될 수 있다. The body 120a of the varistor 120 is made of a varistor material, for example, a semiconducting material including at least one of ZnO, SrTiO 3 , BaTiO 3 , SiC, or any one of Pr and Bi-based materials. have. Here, the varistor 120 may be formed such that the gap d1 between the pair of internal electrodes 122a and 122b and the particle diameter of the varistor material satisfy the breakdown voltage Vbr.

아울러, 바리스터(120)는 유전체기판(110)의 한 쌍의 상면전극(112a,112b)에 플립칩 형태로 적층 결합될 수 있다. 이때, 바리스터(120)는 솔더링에 의해 유전체기판(110)에 적층 결합될 수 있다.In addition, the varistor 120 may be laminated and coupled to the pair of top electrodes 112a and 112b of the dielectric substrate 110 in a flip-chip form. In this case, the varistor 120 may be laminated to the dielectric substrate 110 by soldering.

한편, 한 쌍의 상면전극(112a,112b) 사이의 공간(101)에 의한 방전 기능을 향상시키기 위해, 한 쌍의 상면전극(112a,112b) 및 바리스터(120)의 하면에 의해 형성되는 공간(101)은 그 일부 또는 전부에 방전물질이 충진될 수 있다. On the other hand, in order to improve the discharge function by the space 101 between the pair of upper electrodes 112a and 112b, a space formed by the lower surface of the pair of upper electrodes 112a and 112b and the varistor 120 ( 101) may be partially or entirely filled with a discharge material.

여기서, 상기 방전물질은 유전율이 낮고 전도도가 없으며, 과전압 인가시 쇼트(short)가 없어야 한다. 이를 위해, 상기 방전물질은 금속입자를 포함하는 비전도성 물질로 이루어질 수 있으며, SiC 또는 실리콘 계열의 성분을 포함하는 반도체 물질로 이루어질 수 있다. Here, the discharge material should have a low dielectric constant, no conductivity, and no short circuit when overvoltage is applied. To this end, the discharge material may be made of a non-conductive material including metal particles, and may be made of a semiconductor material including SiC or a silicon-based component.

몰딩부(130)는 유전체기판(110) 및 바리스터(120)를 몰딩부재에 의해 몰딩한다. 즉, 몰딩부(130)는 유전체기판(110)의 상면 및 바리스터(120)를 덮도록 몰딩한다. 일례로, 상기 몰딩부재는 에폭시로 이루어질 수 있다. 여기서, 몰딩부(130)는 에폭시필름을 경화시켜 형성될 수 있다.The molding unit 130 molds the dielectric substrate 110 and the varistor 120 by a molding member. That is, the molding unit 130 is molded to cover the upper surface of the dielectric substrate 110 and the varistor 120 . For example, the molding member may be made of epoxy. Here, the molding part 130 may be formed by curing the epoxy film.

이러한 몰딩부(130)에 의해 유전체기판(110)과 바리스터(120)를 몰딩하여 단일 패키지화함으로써, 유전체기판(110) 및 바리스터(120)를 보호하는 동시에 다양한 용량 및 특성의 바리스터(120) 단일부품을 이용하는 경우에도 전체 칩 사이즈를 일정하게 규격화할 수 있다. 이에 의해, 제조 공정 상에서 픽업성을 향상시킬 수 있으므로, 정전기보호소자(100)의 픽업을 위한 별도의 노력이 필요없어 제조효율을 더욱 향상시킬 수 있다. By molding the dielectric substrate 110 and the varistor 120 by the molding unit 130 to form a single package, the dielectric substrate 110 and the varistor 120 are protected and the varistor 120 having various capacities and characteristics at the same time as a single component. Even when using , it is possible to standardize the overall chip size uniformly. Accordingly, since pick-up properties can be improved in the manufacturing process, there is no need for a separate effort for pick-up of the static electricity protection device 100, thereby further improving manufacturing efficiency.

이와 같이, 유전체기판(110)과 단일부품의 바리스터(120)를 단일 패키지화함으로써, 유전체기판(110)과 바리스터(120)가 상이한 재료에 의해 서로 영향을 받지 않고 독립적으로 구비될 수 있으므로 정전기에 대한 내성을 강화하고 커패시턴스의 용량을 동시에 향상시키므로 제품의 신뢰성을 향상시킬 수 있다. In this way, by packaging the dielectric substrate 110 and the varistor 120 of a single component into a single package, the dielectric substrate 110 and the varistor 120 can be independently provided without being affected by each other by different materials. The reliability of the product can be improved by enhancing the immunity and improving the capacitance at the same time.

특히, 바리스터(120)와의 영향이 배제되어 유전체기판(110) 내에 적층 형성되는 커패시터전극들(113a,113b)의 간격을 보다 조밀하게 형성할 수 있어 커패시터전극의 적층 수를 증가시켜 고용량의 커패시턴스의 구현이 용이할 수 있다. In particular, the effect of the varistor 120 is excluded, so that the gap between the capacitor electrodes 113a and 113b stacked in the dielectric substrate 110 can be formed more densely, thereby increasing the number of stacked capacitor electrodes to increase the capacitance of the high capacity. It may be easy to implement.

이와 같은 정전기보호소자(100)는 휴대용 전자 장치에서, 외장 메탈케이스와 같은 전도체와 회로부 사이를 전기적으로 연결하도록 배치될 수 있다. 이때, 정전기보호소자(100)는 회로부의 접지에 직접 연결되어 유입되는 정전기를 회로부로 전달하지 않고 접지로 바이패스시킬 수 있다. Such an electrostatic protection device 100 may be disposed to electrically connect a circuit part and a conductor such as an external metal case in a portable electronic device. In this case, the static electricity protection device 100 may be directly connected to the ground of the circuit unit to bypass the incoming static electricity to the ground without transferring the static electricity to the circuit unit.

선택적으로, 정전기보호소자(100)가 회로부의 접지에 직접 연결되지 않은 경우, 즉, 전도체와 회로부를 전기적으로 연결하여 정전기를 통과시키기만 하는 경우, 휴대용 전자장치는 정전기를 접지로 바이패스하기 위한 별도의 보호소자를 구비할 수 있다. 이러한 보호소자는 써프레서 또는 바리스터일 수 있다. Optionally, when the static electricity protection device 100 is not directly connected to the ground of the circuit part, that is, only passes static electricity by electrically connecting the conductor and the circuit part, the portable electronic device is configured to bypass static electricity to the ground. A separate protection element may be provided. Such a protective element may be a suppressor or a varistor.

여기서, 상기 휴대용 전자장치는 휴대가 가능하고 운반이 용이한 휴대용 전자기기의 형태일 수 있다. 일례로, 상기 휴대용 전자장치는 스마트폰, 셀룰러폰 등과 같은 휴대단말기일 수 있으며, 스마트 워치, 디지털 카메라, DMB, 전자책, 넷북, 태블릿 PC, 휴대용 컴퓨터 등일 수 있다. 이러한 전자장치들은 외부기기와의 통신을 위한 안테나 구조들을 포함하는 임의의 적절한 전자 컴포넌트들을 구비할 수 있다. 더불어, 와이파이(WiFi) 및 블루투스와 같은 근거리 네트워크 통신을 사용하는 기기일 수 있다. Here, the portable electronic device may be in the form of a portable electronic device that is portable and easy to transport. For example, the portable electronic device may be a portable terminal such as a smart phone or a cellular phone, and may be a smart watch, a digital camera, a DMB, an e-book, a netbook, a tablet PC, a portable computer, and the like. These electronic devices may include any suitable electronic components including antenna structures for communication with an external device. In addition, it may be a device using a local area network communication such as Wi-Fi and Bluetooth.

이때, 상기 전도체는 도전성 케이스에서 외측으로 돌출 형성되는 첨단부를 포함할 수 있다. 일례로, 상기 전도체는 사이드 키를 포함할 수 있다. 아울러, 상기 첨단부는 외부 기기와 연결을 위한 커넥터의 삽입구, 일례로, 이어폰, 충전 케이블, 데이터 케이블 등이 삽입되는 커넥터의 삽입구의 일단을 포함할 수 있다.In this case, the conductor may include a tip protruding outward from the conductive case. In one example, the conductor may include a side key. In addition, the tip portion may include an insertion port of a connector for connection with an external device, for example, one end of the insertion port of a connector into which an earphone, a charging cable, a data cable, etc. are inserted.

즉, 본 발명의 실시예에 따른 정전기보호소자(100)는 정전기의 유입 가능성이 높은 외부로 돌출된 부분이나 뾰족한 형상을 갖는 부분과 회로부를 연결하기는 경우, 정전기(ESD)에 대한 내성, 온도특성, 및 커패시턴스 용량을 동시에 향상시킬 수 있다. That is, the static electricity protection device 100 according to the embodiment of the present invention has resistance to static electricity (ESD) and temperature when connecting a circuit part with an externally protruding part or a sharp part having a high probability of introducing static electricity. Characteristics and capacitance capacity can be improved at the same time.

이하, 도 8 내지 도 12를 참조하여 본 발명의 실시예에 따른 정전기보호소자의 제조 방법을 설명한다. Hereinafter, a method of manufacturing an electrostatic protection device according to an embodiment of the present invention will be described with reference to FIGS. 8 to 12 .

도 8에 도시된 바와 같이, 본 발명의 정전기보호소자의 제조 방법(800)은 유전체기판(110)에 커패시터전극(113a,113b) 및 외부 전극을 형성하는 단계(S810), 유전체기판(110)에 바리스터(120) 부품을 적층하는 단계(S820), 몰딩용 필름에 의해 몰딩하는 단계(S830 및 S840), 및 단위소자로 절단하는 단계(S850)를 포함한다. As shown in FIG. 8 , the method 800 for manufacturing an electrostatic protection device of the present invention includes forming capacitor electrodes 113a and 113b and external electrodes on a dielectric substrate 110 ( S810 ), dielectric substrate 110 . It includes a step (S820) of stacking the parts on the varistor 120, a step of molding by a film for molding (S830 and S840), and a step of cutting into a unit element (S850).

보다 상세하게는, 먼저, 도 9에 도시된 바와 같이, 대면적 유전체기판(110a)에 단위 구역별로 한 쌍의 하면전극(111a,111b), 한 쌍의 상면전극(112a,112b), 복수의 커패시터전극(113a,113b), 및 상기 전극들의 쌍 각각을 연결하는 한 쌍의 연결부(114a, 114b)를 형성한다(단계 S810). In more detail, first, as shown in FIG. 9 , a pair of bottom electrodes 111a and 111b, a pair of top electrodes 112a and 112b, and a plurality of The capacitor electrodes 113a and 113b and a pair of connecting portions 114a and 114b connecting each of the pairs of electrodes are formed (step S810).

여기서, 대면적 유전체기판(110)은 커패시터전극(113a,113b) 각각이 형성된 복수의 시트층을 적층하여 형성할 수 있다.Here, the large-area dielectric substrate 110 may be formed by stacking a plurality of sheet layers each having the capacitor electrodes 113a and 113b formed thereon.

이때, 한 쌍의 상면전극(112a,112b) 사이의 간격이 한 쌍의 하면전극(111a,111b) 사이의 간격보다 작게 되도록 대면적 유전체기판(110a)의 하면에 한 쌍의 하면전극(111a,111b)을 형성하고, 대면적 유전체기판(110a)의 상면에 한 쌍의 상면전극(112a,112b)을 형성할 수 있다.At this time, the pair of bottom electrodes 111a on the lower surface of the large-area dielectric substrate 110a so that the distance between the pair of upper electrodes 112a and 112b is smaller than the distance between the pair of lower electrodes 111a and 111b. 111b), and a pair of top electrodes 112a and 112b may be formed on the top surface of the large-area dielectric substrate 110a.

여기서, 한 쌍의 연결부(114a,114b)는 도전성비아나 측면전극일 수 있다. 이때, 한 쌍의 도전성비아(114a,114b)는 대면적 유전체기판(110a)에서 단위 구역 내에 관통홀을 형성한 후 관통홀에 도전성물질을 충진하여 형성될 수 있다.Here, the pair of connecting portions 114a and 114b may be conductive vias or side electrodes. In this case, the pair of conductive vias 114a and 114b may be formed by forming a through hole in a unit area in the large-area dielectric substrate 110a and then filling the through hole with a conductive material.

또한, 한 쌍의 측면전극(114a',114b')은 대면적 유전체기판(110a)에서 단위 구역의 경계면, 즉, 절단면(c) 상에 관통홀을 형성한 후에 관통홀에 도전성물질을 충진하거나 관통홀의 내벽에 도전성물질을 도포하여 형성될 수 있다. In addition, the pair of side electrodes 114a' and 114b' is formed on the boundary surface of the unit area in the large-area dielectric substrate 110a, that is, on the cut surface c, and then fills the through hole with a conductive material or It may be formed by applying a conductive material to the inner wall of the through hole.

다음으로, 도 10에 도시된 바와 같이, 한 쌍의 상면전극(112a,112b)에 바리스터(120)를 플립칩 형태로 솔더링하여 적층 결합한다(단계 S820). 여기서, 바리스터(120)는 단일부품으로서 사전 제작되거나 기존의 제품일 수 있다. Next, as shown in FIG. 10 , the varistor 120 is soldered to the pair of upper electrodes 112a and 112b in the form of flip-chips to laminate and combine (step S820 ). Here, the varistor 120 may be pre-manufactured as a single component or may be an existing product.

이때, 바리스터(120)의 한 쌍의 외부전극(121a,121b)이 대면적 유전체기판(110a)의 한 쌍의 상면전극(112a,112b)에 각각 결합되도록 적층결합할 수 있다. 이에 의해, 대면적 유전체기판(110a)의 단위 구역별로 바리스터(120)가 유전체기판(110)과 병렬로 연결될 수 있다.In this case, the pair of external electrodes 121a and 121b of the varistor 120 may be laminated to be coupled to the pair of top electrodes 112a and 112b of the large-area dielectric substrate 110a, respectively. Accordingly, the varistor 120 may be connected in parallel with the dielectric substrate 110 for each unit area of the large-area dielectric substrate 110a.

다음으로, 도 11에 도시된 바와 같이, 몰딩용 필름(130a)을 대면적 유전체기판(110a)의 상면 및 바리스터(120)의 상측에 배치한다(단계 S830). 이때, 몰딩용 필름(130a)은 대면적 유전체기판(110a)의 크기에 동일한 크기의 대면적 필름일 수 있다. 여기서, 몰딩용 필름(130a)은 에폭시필름일 수 있다. Next, as shown in FIG. 11 , the film for molding 130a is disposed on the upper surface of the large-area dielectric substrate 110a and the upper surface of the varistor 120 (step S830). In this case, the film for molding 130a may be a large-area film having the same size as that of the large-area dielectric substrate 110a. Here, the film for molding 130a may be an epoxy film.

이와 같이 배치된 상태에서 에폭시필름(130a)을 대면적 유전체기판(110a)의 상면 및 바리스터(120)를 덮도록 열융착하여 경화시킬 수 있다(단계 S840). 이때, 에폭시필름(130a)이 용해되어 도 12에 도시된 바와 같이, 대면적 유전체기판(110a)의 상면 및 바리스터(120)를 에폭시로 몰딩할 수 있다.In this arrangement, the epoxy film 130a may be heat-sealed to cover the upper surface of the large-area dielectric substrate 110a and the varistor 120 to be cured (step S840). At this time, the epoxy film 130a is dissolved, and as shown in FIG. 12 , the upper surface of the large-area dielectric substrate 110a and the varistor 120 can be molded with epoxy.

이에 의해, 대량생산이 용이하므로, 폐기되는 원자재를 감소시켜 제조비용을 더욱 감소시키고 환경 개선에 이바지할 수 있다. Thereby, since mass production is easy, it is possible to further reduce the manufacturing cost by reducing waste raw materials and contribute to environmental improvement.

이와 같이 몰딩이 완료된 후, 경계선(c)을 따라 단위 구역별로 절단한다. 이에 의해 단위 구역별로 정전기보호소자(100)가 제조될 수 있다. 이때, 대면적 유전체기판(110a)의 경계선(c)에서 관통홀에 의해 전극이 형성된 경우, 경계선(c)의 절단면을 따라 한 쌍의 측면전극(114a',114b')이 외부로 노출될 수 있다. After the molding is completed in this way, it is cut for each unit area along the boundary line (c). Accordingly, the static electricity protection device 100 may be manufactured for each unit area. At this time, when the electrode is formed by a through hole at the boundary line c of the large-area dielectric substrate 110a, a pair of side electrodes 114a ′ and 114b ′ can be exposed to the outside along the cut surface of the boundary line c. have.

한편, 한 쌍의 상면전극(112a,112b) 사이의 공간(101)에 대한 방전 특성을 향상시키기 위해 공간(101)에 방전물질을 형성할 수 있다. Meanwhile, a discharge material may be formed in the space 101 in order to improve the discharge characteristics of the space 101 between the pair of upper electrodes 112a and 112b.

일례로, 도 9에서와 같이, 한 쌍의 상면전극(112a,112b)을 형성한 후, 한 쌍의 상면전극(112a,112b) 사이의 공간(101)에 방전물질을 충진할 수 있다. For example, as shown in FIG. 9 , after the pair of top electrodes 112a and 112b is formed, the space 101 between the pair of top electrodes 112a and 112b may be filled with a discharge material.

대안적으로, 도 10에서와 같이, 바리스터(120)를 대면적 유전체기판(110a)에 적층 결합한 후, 한 쌍의 상면전극(112a,112b) 및 바리스터(120)의 하면에 의해 형성되는 공간(101) 방전물질로 충진할 수 있다.Alternatively, as shown in FIG. 10, after laminating and bonding the varistor 120 to the large-area dielectric substrate 110a, a space ( 101) It can be filled with a discharge material.

여기서, 상기 방전물질은 유전율이 낮고 전도도가 없으며, 과전압 인가시 쇼트(short)가 없어야 한다. 이를 위해, 상기 방전물질은 금속입자를 포함하는 비전도성 물질로 이루어질 수 있으며, SiC 또는 실리콘 계열의 성분을 포함하는 반도체 물질로 이루어질 수 있다. Here, the discharge material should have a low dielectric constant, no conductivity, and no short circuit when overvoltage is applied. To this end, the discharge material may be made of a non-conductive material including metal particles, and may be made of a semiconductor material including SiC or a silicon-based component.

이와 같이, 유전체기판(110)과 단일부품의 바리스터(120)를 별도로 구비하여 단일 패키지화함으로써, 실질적으로 기판 형성 공정과 패키지 공정만을 이용하여 제조공정을 단순화할 수 있다. As described above, by separately providing the dielectric substrate 110 and the single component varistor 120 to form a single package, the manufacturing process can be substantially simplified using only the substrate forming process and the package process.

이상에서 본 발명의 일 실시예에 대하여 설명하였으나, 본 발명의 사상은 본 명세서에 제시되는 실시 예에 제한되지 아니하며, 본 발명의 사상을 이해하는 당업자는 동일한 사상의 범위 내에서, 구성요소의 부가, 변경, 삭제, 추가 등에 의해서 다른 실시 예를 용이하게 제안할 수 있을 것이나, 이 또한 본 발명의 사상범위 내에 든다고 할 것이다.Although one embodiment of the present invention has been described above, the spirit of the present invention is not limited to the embodiments presented herein, and those skilled in the art who understand the spirit of the present invention can add components within the scope of the same spirit. , changes, deletions, additions, etc. may easily suggest other embodiments, but this will also fall within the scope of the present invention.

100 : 정전기보호소자 101 : 공간
110,110' : 유전체기판 110a : 대면적 유전체기판
111a,111b : 하면전극 112a,112b : 상면전극
113a,113b,113a',113b' : 커패시터전극
114a,114b : 도전성비아 114a',114b' : 측면전극
120 : 바리스터 121a,121b : 외부전극
122a,122b : 내부전극 130 : 몰딩부
130a ; 에폭시필름100: static protection element 101: space
110,110': dielectric substrate 110a: large area dielectric substrate
111a, 111b: bottom electrode 112a, 112b: top electrode
113a, 113b, 113a', 113b': capacitor electrode
114a, 114b: conductive via 114a', 114b': side electrode
120: varistor 121a, 121b: external electrode
122a, 122b: internal electrode 130: molding part
130a; epoxy film

Claims (24)

한 쌍의 하면전극, 한 쌍의 상면전극, 복수의 커패시터전극, 및 상기 하면전극의 쌍과 상기 상면전극의 쌍을 각각 연결하는 한 쌍의 연결부를 포함하는 유전체기판;
상기 유전체기판과 병렬 연결되도록 상기 유전체기판의 상면전극에 적층 결합되며 단일부품으로 이루어진 바리스터; 및
상기 유전체기판의 상면 및 상기 바리스터를 몰딩하는 몰딩부;를 포함하며,
상기 한 쌍의 상면전극 및 상기 바리스터의 하면에 의해 형성되는 공간은 방전물질이 충진되는 정전기보호소자.a dielectric substrate including a pair of bottom electrodes, a pair of top electrodes, a plurality of capacitor electrodes, and a pair of connecting portions connecting the pair of bottom electrodes and the pair of top electrodes, respectively;
a varistor laminated and coupled to the upper surface electrode of the dielectric substrate so as to be connected in parallel with the dielectric substrate and made of a single component; and
and a molding part for molding the upper surface of the dielectric substrate and the varistor.
A space formed by the pair of upper electrodes and the lower surface of the varistor is filled with a discharge material. 제1항에 있어서,
상기 바리스터는 동일 평면 상에서 일정 간격으로 이격 배치되는 한 쌍의 내부전극을 포함하는 정전기보호소자.According to claim 1,
The varistor is an electrostatic protection device including a pair of internal electrodes spaced apart from each other on the same plane. 제1항에 있어서,
상기 바리스터는 플립칩 형태로 상기 유전체기판에 적층 결합되는 정전기보호소자.According to claim 1,
The varistor is an electrostatic protection device laminated to the dielectric substrate in the form of a flip chip. 제3항에 있어서,
상기 바리스터는 솔더링에 의해 상기 유전체기판에 적층 결합되는 정전기보호소자.4. The method of claim 3,
The varistor is an electrostatic protection device laminated to the dielectric substrate by soldering. 제1항에 있어서,
상기 한 쌍의 상면전극 사이의 간격(a)은 상기 한 쌍의 하면전극 사이의 간격(b)보다 작은 정전기보호소자.According to claim 1,
The gap (a) between the pair of upper electrodes is smaller than the gap (b) between the pair of lower electrodes. 삭제delete 제1항에 있어서,
상기 방전물질은 금속입자를 포함하는 비전도성 물질 또는 반도체 물질로 이루어지는 정전기보호소자.According to claim 1,
The discharge material is an electrostatic protection device made of a non-conductive material or a semiconductor material including metal particles. 제1항에 있어서,
상기 한 쌍의 연결부는 상기 유전체기판에 관통 형성되는 도전성비아인 정전기보호소자.According to claim 1,
The pair of connecting portions are electrostatic protection devices that are conductive vias formed through the dielectric substrate. 제1항에 있어서,
상기 한 쌍의 연결부는 상기 유전체기판의 양측면에 형성되는 정전기보호소자.According to claim 1,
The pair of connection parts are static electricity protection devices formed on both sides of the dielectric substrate. 제1항에 있어서,
상기 상면전극과 전기적으로 연결되지 않은 이웃하는 커패시터전극 사이의 간격(d2)은 상기 커패시터전극 사이의 간격(d3)보다 큰 정전기보호소자.According to claim 1,
A gap (d2) between the top electrode and adjacent capacitor electrodes not electrically connected to each other is greater than a gap (d3) between the capacitor electrodes. 제1항에 있어서,
상기 커패시터전극과 전기적으로 연결되지 않은 연결부 사이의 간격(d4)은 상기 커패시터전극 사이의 간격(d3)보다 큰 정전기보호소자.According to claim 1,
The gap d4 between the capacitor electrode and the non-electrically connected portion is greater than the gap d3 between the capacitor electrodes. 제1항에 있어서,
상기 유전체기판은 COG 타입인 정전기보호소자.According to claim 1,
The dielectric substrate is a COG type static electricity protection device. 제1항에 있어서,
상기 유전체기판은 세라믹재료로 이루어지는 정전기보호소자.According to claim 1,
The dielectric substrate is an electrostatic protection device made of a ceramic material. 도전성 케이스에서 외측으로 돌출 형성되는 첨단부를 포함하는 전도체;
회로부; 및
상기 전도체와 회로부를 전기적으로 연결하는 청구항 1 내지 청구항 5 및 청구항 7 내지 청구항 13 중 어느 한 항에 기재된 정전기보호소자를 포함하는 휴대용 전자장치. a conductor including a tip protruding outwardly from the conductive case;
circuit part; and
A portable electronic device comprising the electrostatic protection device according to any one of claims 1 to 5 and 7 to 13, electrically connecting the conductor and the circuit part. 복수의 커패시터전극, 한 쌍의 상면전극, 한 쌍의 하면전극, 및 상기 하면전극의 쌍과 상기 상면전극의 쌍을 각각 연결하는 한 쌍의 연결부를, 대면적 유전체기판에 단위 구역별로 형성하는 단계;
상기 상면전극에 단일부품으로 이루어진 바리스터를 플립칩 형태로 솔더링하여 적층 결합하는 단계;
상기 유전체기판의 상면 및 상기 바리스터를 에폭시필름으로 몰딩하는 단계; 및
상기 단위 구역별로 절단하는 단계;를 포함하며,
상기 한 쌍의 상면전극 및 상기 바리스터의 하면에 의해 형성되는 공간은 방전물질이 충진되는 정전기보호소자의 제조 방법.Forming a plurality of capacitor electrodes, a pair of top electrodes, a pair of bottom electrodes, and a pair of connecting portions for connecting the pair of the bottom electrodes and the pair of the top electrodes, respectively, on a large-area dielectric substrate for each unit area ;
stacking and bonding a varistor made of a single component to the upper electrode in a flip-chip form;
molding the upper surface of the dielectric substrate and the varistor with an epoxy film; and
Including; cutting for each unit area;
The space formed by the pair of upper electrodes and the lower surface of the varistor is filled with a discharge material. 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete 삭제delete
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