KR102459981B1 - 표시장치 - Google Patents

Abstract

표시 장치는 베이스층, 게이트 구동 회로, 상기 게이트 구동 회로와 전기적으로 연결된 클록 신호 라인들, 상기 게이트 구동 회로와 전기적으로 연결된 전압 라인들, 화소들, 및 제1 도전부를 포함하는 표시 패널, 및 상기 표시 패널 위에 배치되며, 터치감지부 및 상기 터치감지부와 전기적으로 연결되며 상기 클록 신호 라인들 위에 배치된 터치 신호 라인들을 포함하는 터치감지유닛을 포함하고, 상기 클록 신호 라인들 각각에는 하나의 프레임의 영상이 표시되는 동안 레벨이 계속해서 변화하는 신호들이 인가되고, 상기 제1 도전부는 상기 클록 신호 라인들 및 상기 터치 신호 라인들 사이에 배치되고, 상기 제1 도전부에는 제1 관통홀들이 정의되며, 상기 제1 관통홀들은 상기 클록 신호 라인들과 비중첩할 수 있다.

Description

표시장치{DISPLAY APPARATUS}

본 발명은 표시 장치에 관한 것으로, 균일한 터치 감도를 제공하는 표시 장치에 관한 것이다.

텔레비전, 휴대 전화, 태블릿 컴퓨터, 네비게이션, 게임기 등과 같은 멀티 미디어 장치에 사용되는 다양한 표시장치들이 개발되고 있다. 표시장치들의 입력장치로써 키보드 또는 마우스 등을 포함한다. 또한, 최근에 표시장치들은 입력장치로써 터치감지유닛을 구비한다.

본 발명은 균일한 터치 감도를 갖는 터치감지유닛을 포함하는 표시 장치를 제공하는 것을 목적으로 한다.

본 발명의 일 실시예에 따른 표시 장치는 베이스층, 게이트 구동 회로, 상기 게이트 구동 회로와 전기적으로 연결된 클록 신호 라인들, 상기 게이트 구동 회로와 전기적으로 연결된 전압 라인들, 화소들, 및 제1 도전부를 포함하는 표시 패널, 및 상기 표시 패널 위에 배치되며, 터치감지부 및 상기 터치감지부와 전기적으로 연결되며 상기 클록 신호 라인들 위에 배치된 터치 신호 라인들을 포함하는 터치감지유닛을 포함하고, 상기 클록 신호 라인들 각각에는 하나의 프레임의 영상이 표시되는 동안 레벨이 계속해서 변화하는 신호들이 인가되고, 상기 제1 도전부는 상기 클록 신호 라인들 및 상기 터치 신호 라인들 사이에 배치되고, 상기 제1 도전부에는 제1 관통홀들이 정의되며, 상기 제1 관통홀들은 상기 클록 신호 라인들과 비중첩할 수 있다.

상기 제1 도전부는 상기 제1 관통홀들이 정의되지 않은 제1 영역, 상기 제1 관통홀들이 제1 밀도로 정의된 제2 영역, 및 상기 제1 관통홀들이 상기 제1 밀도보다 낮은 제2 밀도로 정의된 제3 영역을 포함할 수 있다.

상기 화소들 각각은 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하고, 상기 제1 도전부는 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 동일한 층 상에 배치될 수 있다.

상기 표시 패널은 상기 제1 도전부와 상이한 층 상에 배치되며, 상기 클록 신호 라인들 및 상기 터치 신호 라인들 사이에 배치된 제2 도전부를 더 포함할 수 있다.

상기 제1 도전부는 상기 제1 전극과 동일한 층 상에 배치되고, 상기 제2 도전부는 상기 제2 전극과 동일한 층 상에 배치될 수 있다.

평면 상에서 상기 제1 관통홀들은 상기 제2 도전부와 중첩할 수 있다.

상기 제2 도전부에는 제2 관통홀들이 정의되며, 상기 제2 관통홀들은 상기 제1 관통홀들과 비중첩할 수 있다.

상기 제1 도전층 및 상기 제2 도전층 각각에서는 상기 제2 전극에 제공되는 전압과 동일한 전압이 제공될 수 있다.

상기 제1 관통홀들 중 적어도 일부는 상기 전압 라인들과 중첩할 수 있다. 상기 표시 패널은 상기 화소들을 커버하는 박막 봉지층을 더 포함하고, 상기 터치감지유닛은 상기 박막 봉지층 위에 직접 배치될 수 있다.

본 발명의 실시예에 따른 표시 장치는 복수의 클록 신호 라인들과 복수의 터치 신호 라인들이 중첩하는 중첩 영역을 커버하는 도전부를 포함한다. 도전부는 클록 신호 라인들에 인가되는 신호의 레벨의 변화에 의해 터치 신호 라인들에 노이즈가 발생하는 것을 방지할 수 있다. 즉, 도전부는 상기 노이즈에 의해 터치감지유닛의 터치 감도가 변화되는 것을 차단할 수 있다.

도 1a는 본 발명의 일 실시예에 따른 표시장치의 제1 동작에 따른 사시도이다.
도 1b는 본 발명의 일 실시예에 따른 표시장치의 제2 동작에 따른 사시도이다.
도 1c는 본 발명의 일 실시예에 따른 표시장치의 제3 동작에 따른 사시도이다.
도 2는 본 발명의 일 실시예에 따른 표시장치의 단면도이다.
도 3a 및 3b는 본 발명의 일 실시예에 따른 표시장치의 사시도들이다.
도 4a는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 4b는 본 발명의 일 실시예에 따른 표시장치의 사시도이다.
도 5a는 본 발명의 일 실시예에 따른 유기발광 표시패널의 평면도이다.
도 5b는 본 발명의 일 실시예에 따른 게이트 구동회로의 구동 스테이지의 블록도이다.
도 5c는 본 발명의 일 실시예에 따른 표시모듈의 단면도이다.
도 6a는 본 발명의 일 실시예에 따른 화소의 등가회로도이다.
도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 6c는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다.
도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들의 단면도들이다.
도 8a는 본 발명의 일 실시예에 따른 터치감지유닛의 단면도이다.
도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치감지유닛의 평면도들이다.
도 8f는 도 8e의 BB영역의 부분 확대도이다.
도 9a는 도 5c의 AA영역의 부분 확대도이다.
도 9b는 도 9a의 WW영역을 간략하게 도시한 단면도이다.
도 9c는 도 5c의 AA영역의 부분 확대도이다.
도 9d는 도 5c의 AA영역의 부분 확대도이다.
도 10a는 도 5c의 AA영역의 부분 확대도이다.
도 10b는 도 10a의 XX영역을 간략하게 도시한 단면도이다.
도 10c는 도 5c의 AA영역의 부분 확대도이다.
도 10d는 도 10c의 YY영역을 간략하게 도시한 단면도이다.
도 11a는 도 5c의 AA영역의 부분 확대도이다.
도 11b는 도 11a의 ZZ영역을 간략하게 도시한 단면도이다.
도 11c는 도 5c의 AA영역의 부분 확대도이다.
도 12a는 도 5c의 AA영역의 부분 확대도이다.
도 12b는 도 12a에 도시된 일부 구성을 확대하여 도시된 평면도이다.
도 12c는 도 12a에 도시된 일부 구성을 확대하여 도시된 평면도이다.
도 13a는 도 5c의 AA영역의 부분 확대도이다.
도 13b는 도 13a에 도시된 일부 구성을 확대하여 도시된 평면도이다.
도 14a는 도 5c의 AA영역의 부분 확대도이다.
도 14b는 도 14a에 도시된 일부 구성을 확대하여 도시된 평면도이다.

본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태도 에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.

본 명세서에서, 어떤 구성요소(또는 영역, 층, 부분 등)가 다른 구성요소 "상에 있다", "연결 된다", 또는 "결합 된다"고 언급되는 경우에 그것은 다른 구성요소 상에 직접 연결/결합될 수 있거나 또는 그들 사이에 제3의 구성요소가 배치될 수도 있다는 것을 의미한다.

동일한 도면부호는 동일한 구성요소를 지칭한다. 또한, 도면들에 있어서, 구성요소들의 두께, 비율, 및 치수는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. "및/또는"은 연관된 구성들이 정의할 수 있는 하나 이상의 조합을 모두 포함한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 제1 구성요소는 제2 구성요소로 명명될 수 있고, 유사하게 제2 구성요소도 제1 구성요소로 명명될 수 있다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

또한, "아래에", "하측에", "위에", "상측에" 등의 용어는 도면에 도시된 구성들의 연관관계를 설명하기 위해 사용된다. 상기 용어들은 상대적인 개념으로, 도면에 표시된 방향을 기준으로 설명된다.

"포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

도 1a는 본 발명의 일 실시예에 따른 표시장치(DD)의 제1 동작에 따른 사시도이다. 도 1b는 본 발명의 일 실시예에 따른 표시장치(DD)의 제2 동작에 따른 사시도이다. 도 1c는 본 발명의 일 실시예에 따른 표시장치(DD)의 제3 동작에 따른 사시도이다.

도 1a에 도시된 것과 같이 제1 동작 모드에서, 이미지(IM)가 표시되는 표시면(IS)은 제1 방향(DR1)과 제2 방향(DR2)이 정의하는 면과 평행한다. 표시면(IS)의 법선 방향, 즉 표시장치(DD)의 두께 방향은 제3 방향(DR3)이 지시한다. 각 부재들의 전면(또는 상면)과 배면(또는 하면)은 제3 방향(DR3)에 의해 구분된다. 그러나, 제1 내지 제3 방향들(DR1, DR2, DR3)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다. 이하, 제1 내지 제3 방향들은 제1 내지 제3 방향들(DR1, DR2, DR3)이 각각 지시하는 방향으로 동일한 도면 부호를 참조한다.

도 1a 내지 도 1c는 표시장치(DD)의 일례로 플렉서블한 폴더블 표시장치를 도시하였다. 그러나, 본 발명은 말려지는 롤러블 표시장치 또는 밴디드 표시장치일 수 있고, 특별히 제한되지 않는다. 또한, 본 실시예에서 플렉서블 표시장치를 도시하였으나, 본 발명은 이에 제한되지 않는다. 본 실시예에 따른 표시장치(DD)는 플랫한 리지드 표시장치일 수도 있고, 휘어진 리지드 표시장치일 수도 있다. 본 발명에 따른 표시장치(DD)는 텔레비전, 모니터 등과 같은 대형 전자장치를 비롯하여, 휴대 전화, 태블릿, 자동차 네비게이션, 게임기, 스마트 와치 등과 같은 중소형 전자장치 등에 사용될 수 있다.

도 1a에 도시된 것과 같이, 표시장치(DD)의 표시면(IS)은 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 이미지(IM)가 표시되는 표시영역(DD-DA) 및 표시영역(DD-DA)에 인접한 비표시영역(DD-NDA)을 포함한다. 비표시영역(DD-NDA)은 이미지가 표시되지 않는 영역이다. 도 1a에는 이미지(IM)의 일 예로 화병을 도시하였다. 일 예로써, 표시영역(DD-DA)은 사각형상일 수 있다. 비표시영역(DD-NDA)은 표시영역(DD-DA)을 둘러쌀 수 있다. 다만, 이에 제한되지 않고, 표시영역(DD-DA)의 형상과 비표시영역(DD-NDA)의 형상은 상대적으로 디자인될 수 있다.

도 1a 내지 도 1c에 도시된 것과 같이, 표시장치(DD)는 동작 형태에 따라 정의되는 복수 개의 영역들을 포함할 수 있다. 표시장치(DD)는 벤딩축(BX)에 기초하여(on the basis of) 벤딩되는 벤딩영역(BA), 비벤딩되는 제1 비벤딩영역(NBA1), 및 제2 비벤딩영역(NBA2)을 포함할 수 있다.

도 1b에 도시된 것과 같이, 표시장치(DD)는 제1 비벤딩영역(NBA1)의 표시면(IS)과 제2 비벤딩영역(NBA2)의 표시면(IS)이 마주하도록 내측 벤딩(inner-bending)될 수 있다. 도 1c에 도시된 것과 같이, 표시장치(DD)는 표시면(IS)이 외부에 노출되도록 외측 벤딩(outer-bending)될 수도 있다.

도 1a 내지 도 1c에서는 하나의 벤딩영역(BA) 만을 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 본 발명의 일 실시예에서 표시장치(DD)는 복수 개의 벤딩영역(BA)을 포함할 수 있다.

본 발명의 일 실시예에서 표시장치(DD)는 도 1a 및 도 1b에 도시된 동작 모드만 반복되도록 구성될 수 있다. 하지만, 이에 제한되는 것은 아니고, 사용자가 표시장치(DD)를 조작하는 형태에 대응하게 벤딩영역(BA)이 정의될 수 있다. 예컨대, 벤딩영역(BA)은 도 1b 및 도 1c와 달리 제1 방향(DR1)에 평행하게 정의될 수 있고, 대각선 방향으로 정의될 수도 있다. 벤딩영역(BA)의 면적은 고정되지 않고, 곡률반경에 따라 결정될 수 있다.

도 2는 본 발명의 일 실시예에 따른 표시장치(DD)의 단면도이다. 도 2는 제2 방향(DR2)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.

도 2에 도시된 것과 같이, 표시장치(DD)는 보호필름(PM), 표시모듈(DM), 광학부재(LM), 윈도우(WM), 제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3)를 포함할 수 있다. 표시모듈(DM)은 보호필름(PM)과 광학부재(LM) 사이에 배치된다. 광학부재(LM)는 표시모듈(DM)과 윈도우(WM) 사이에 배치된다. 제1 접착부재(AM1)는 표시모듈(DM)과 보호필름(PM)을 결합하고, 제2 접착부재(AM2)는 표시모듈(DM)과 광학부재(LM)를 결합하고, 제3 접착부재(AM3)는 광학부재(LM)와 윈도우(WM)를 결합한다.

보호필름(PM)은 표시모듈(DM)을 보호한다. 보호필름(PM)은 외부에 노출된 제1 외면(OS-L)을 제공하고, 제1 접착부재(AM1)에 접착되는 접착면을 제공한다. 보호필름(PM)은 외부의 습기가 표시모듈(DM)에 침투하는 것을 방지하고, 외부 충격을 흡수한다.

보호필름(PM)은 플라스틱 필름을 베이스 기판으로써 포함할 수 있다. 보호필름(PM)은 폴리에테르술폰(PES, polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(PEI, polyetherimide), 폴리에틸렌나프탈레이트(PEN, polyethylenenaphthalate), 폴리에틸렌테레프탈레이트(PET, polyethyleneterephthalate), 폴리페닐렌설파이드(PPS, polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(PI, polyimide), 폴리카보네이트(PC, polycarbonate), 폴리아릴렌에테르술폰(poly(arylene ethersulfone)) 및 이들의 조합으로 이루어진 그룹에서 선택된 어느 하나를 포함하는 플라스틱 필름을 포함할 수 있다.

보호필름(PM)을 구성하는 물질은 플라스틱 수지들에 제한되지 않고, 유/무기 복합재료를 포함할 수 있다. 보호필름(PM)은 다공성 유기층 및 유기층의 기공들에 충전된 무기물을 포함할 수 있다. 보호필름(PM)은 플라스틱 필름에 형성된 기능층을 더 포함할 수 있다. 상기 기능층은 수지층을 포함할 수 있다. 상기 기능층은 코팅 방식에 의해 형성될 수 있다. 본 발명의 일 실시예에서 보호필름(PM)은 생략될 수 있다.

윈도우(WM)는 외부 충격으로부터 표시모듈(DM)를 보호하고, 사용자에게 입력면을 제공할 수 있다. 윈도우(WM)은 외부에 노출된 제2 외면(OS-U)을 제공하고, 제2 접착부재(AM2)에 접착되는 접착면을 제공한다. 도 1a 내지 도 1c에 도시된 표시면(IS)이 제2 외면(OS-U)일 수 있다.

윈도우(WM)는 플라스틱 필름을 포함할 수 있다. 윈도우(WM)는 다층구조를 가질 수 있다. 윈도우(WM)는 유리 기판, 플라스틱 필름, 플라스틱 기판으로부터 선택된 다층구조를 가질 수 있다. 윈도우(WM)는 베젤패턴을 더 포함할 수 있다. 상기 다층구조는 연속공정 또는 접착층을 이용한 접착공정을 통해 형성될 수 있다.

광학부재(LM)는 외부광 반사율을 감소시킨다. 광학부재(LM)는 적어도 편광필름을 포함할 수 있다. 광학부재(LM)는 위상차 필름을 더 포함할 수 있다. 본 발명의 일 실시예에서 광학부재(LM)는 생략될 수 있다.

표시모듈(DM)은 유기발광 표시패널(DP, 또는 표시패널) 및 터치감지유닛(TS)을 포함할 수 있다. 터치감지유닛(TS)은 유기발광 표시패널(DP) 상에 직접 배치된다. 본 명세서에서 "직접 배치된다"는 것은 별도의 접착층을 이용하여 부착하는 것을 제외하며, 연속공정에 의해 형성된 것을 의미한다.

유기발광 표시패널(DP)은 입력된 영상 데이터에 대응하는 이미지(IM, 도 1a 참조)를 생성한다. 유기발광 표시패널(DP)은 두께 방향(DR3)에서 마주하는 제1 표시패널면(BS1-L) 및 제2 표시패널면(BS1-U)을 제공한다. 본 실시예에서 유기발광 표시패널(DP)을 예시적으로 설명하였으나, 표시패널은 이에 제한되지 않는다.

터치감지유닛(TS)은 외부입력의 좌표정보를 획득한다. 터치감지유닛(TS)은 정전용량 방식으로 외부입력을 감지할 수 있다.

별도로 도시하지 않았으나, 본 발명의 일 실시예에 따른 표시모듈(DM)은 반사방지층을 더 포함할 수도 있다. 반사방지층은 컬러필터 또는 도전층/절연층/도전층의 적층 구조물을 포함할 수 있다. 반사방지층은 외부로부터 입사된 광을 흡수 또는 상쇄간섭 또는 편광시켜 외부광 반사율을 감소시킬 수 있다. 반사방지층은 광학부재(LM)의 기능을 대체할 수 있다.

제1 접착부재(AM1), 제2 접착부재(AM2), 및 제3 접착부재(AM3) 각각은 광학투명접착필름(OCA, Optically Clear Adhesive film) 또는 광학투명접착수지(OCR, Optically Clear Resin) 또는 감압접착필름(PSA, Pressure Sensitive Adhesive film)과 같은 유기 접착층일 수 있다. 유기 접착층은 폴리우레탄계, 폴리아크릴계, 폴리에스테르계, 폴리에폭시계, 폴리초산비닐계 등의 접착물질을 포함할 수 있다.

별도로 도시하지 않았으나, 표시장치(DD)는 도 1a 내지 도 1c에 도시된 상태를 유지하기 위해 상기 기능층들을 지지하는 프레임 구조물을 더 포함할 수 있다. 프레임 구조물은 관절 구조 또는 힌지 구조를 포함할 수 있다.

도 3a 및 도 3b는 본 발명의 일 실시예에 따른 표시장치(DD-1)의 사시도이다. 도 3a는 펼쳐진 상태의 표시장치(DD-1)를 도시하였고, 도 3b는 벤딩된 상태의 표시장치(DD-1)를 도시하였다.

표시장치(DD-1)는 하나의 벤딩영역(BA)과 하나의 비벤딩영역(NBA)을 포함할 수 있다. 표시장치(DD-1)의 비표시영역(DD-NDA)이 벤딩될 수 있다. 다만, 본 발명의 일 실시예에서 표시장치(DD-1)의 벤딩영역은 변경될 수 있다.

본 실시예에 따른 표시장치(DD-1)는, 도 1a 내지 도 1c에 도시된 표시장치(DD)와 다르게, 하나의 형태로 고정되어 작동할 수 있다. 표시장치(DD-1)는 도 3b에 도시된 것과 같이 벤딩된 상태로 작동할 수 있다. 표시장치(DD-1)는 벤딩된 상태로 프레임 등에 고정되고, 프레임이 전자장치의 하우징과 결합될 수 있다.

본 실시예에 따른 표시장치(DD-1)는 도 2에 도시된 것과 동일한 단면 구조를 가질 수 있다. 다만, 비벤딩영역(NBA)과 벤딩영역(BA)이 다른 적층 구조를 가질 수 있다. 비벤딩영역(NBA)은 도 2에 도시된 것과 동일한 단면 구조를 갖고, 벤딩영역(BA)은 도 2에 도시된 것과 다른 단면 구조를 가질 수 있다. 벤딩영역(BA)에는 광학부재(LM) 및 윈도우(WM)가 미배치될 수 있다. 즉, 광학부재(LM) 및 윈도우(WM)는 비벤딩영역(NBA)에만 배치될 수 있다. 제2 접착부재(AM2) 및 제3 접착부재(AM3) 역시 벤딩영역(BA)에 미배치될 수 있다.

도 4a는 본 발명의 일 실시예에 따른 표시장치(DD-2)의 사시도이다.

표시장치(DD-2)는 메인 이미지가 전면으로 표시되는 비벤딩영역(NBA, 또는 평면영역)과 서브 이미지가 측면으로 표시되는 벤딩영역(BA, 또는 측면영역)을 포함한다. 별도로 도시하지 않았으나, 서브 이미지는 소정의 정보를 제공하는 아이콘을 포함할 수 있다. 본 실시예에서 "비벤딩영역(NBA)과 벤딩영역(BA)"이라는 용어는 형상으로 구분되는 복수 개의 영역들로 표시장치(DD-2)를 정의한 것이다.

비벤딩영역(NBA)으로부터 벤딩된 벤딩영역(BA)은 제1 방향(DR1), 제2 방향(DR2), 및 제3 방향(DR3)과 교차하는 제4 방향(DR4)으로 서브 이미지을 표시한다. 그러나, 상기 제1 내지 제4 방향들(DR1 내지 DR4)이 지시하는 방향은 상대적인 개념으로서 다른 방향으로 변환될 수 있다.

도 4b는 본 발명의 일 실시예에 따른 표시장치(DD-3)의 사시도이다.

표시장치(DD-3)는 메인 이미지가 전면으로 표시되는 비벤딩영역(NBA), 서브 이미지가 측면으로 표시되는 제1 벤딩영역(BA1) 및 제2 벤딩영역(BA2)을 포함한다. 제1 벤딩영역(BA1) 및 제2 벤딩영역(BA2)은 비벤딩영역(NBA)의 양측으로부터 벤딩 될 수 있다.

도 5a는 본 발명의 일 실시예에 따른 유기발광 표시패널(DP)의 평면도이다.

도 5a에 도시된 것과 같이, 유기발광 표시패널(DP)은 평면상에서 표시영역(DA)과 비표시영역(NDA)을 포함한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1a 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1a 참조)에 각각 대응한다. 유기발광 표시패널(DP)의 표시영역(DA) 및 비표시영역(NDA)은 표시장치(DD, 도 1a 참조)의 표시영역(DD-DA, 도 1a 참조) 및 비표시영역(DD-NDA, 도 1a 참조)과 반드시 동일할 필요는 없고, 유기발광 표시패널(DP)의 구조/디자인에 따라 변경될 수 있다.

유기발광 표시패널(DP)은 복수 개의 화소들(PX)을 포함한다. 복수 개의 화소들(PX)이 배치된 영역이 표시영역(DA)으로 정의된다. 본 실시예에서 비표시영역(NDA)은 표시영역(DA)의 테두리를 따라 정의될 수 있다.

유기발광 표시패널(DP)은 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 전원 공급 라인(E-VSS), 및 패드부(PD)를 포함한다.

게이트 라인들(GL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결되고, 데이터 라인들(DL)은 복수 개의 화소들(PX) 중 대응하는 화소(PX)에 각각 연결된다. 발광 라인들(EL) 각각은 게이트 라인들(GL) 중 대응하는 게이트 라인에 나란하게 배열될 수 있다. 제어신호 라인(SL-D)은 게이트 구동회로(GDC)에 제어신호들을 제공할 수 있다. 초기화 전압 라인(SL-Vint)은 복수 개의 화소들(PX)에 초기화 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 복수 개의 화소들(PX)에 연결되며, 복수 개의 화소들(PX)에 제1 전압을 제공할 수 있다. 전압 라인(SL-VDD)은 제1 방향(DR1)으로 연장하는 복수의 라인들 및 제2 방향(DR2)으로 연장하는 복수의 라인들을 포함할 수 있다. 전원 공급 라인(E-VSS)은 비표시영역(NDA)에는 표시영역(DA)의 3개의 측면을 둘러싸며 배치될 수 있다. 전원 공급 라인(E-VSS)의 복수 개의 화소들(PX)에 공통 전압(예컨대, 제2 전압)을 제공할 수 있다. 공통 전압은 상기 제1 전압보다 낮은 레벨의 전압일 수 있다.

비표시영역(NDA)의 일측에는 게이트 라인들(GL) 및 발광 라인들(EL)이 연결된 게이트 구동회로(GDC)가 배치될 수 있다. 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD) 및 전원 공급 라인(E-VSS) 중 일부는 동일층에 배치되고, 일부는 다른 층에 배치된다.

패드부(PD)는 데이터 라인들(DL), 제어신호 라인(SL-D), 초기화 전압 라인(SL-Vint), 및 전압 라인(SL-VDD)의 말단에 연결될 수 있다.

도 5b는 본 발명의 일 실시예에 따른 게이트 구동회로(GDC)의 구동 스테이지(GDSi)의 블록도이다.

도 5b에서는 복수 개의 게이트 구동회로(GDC)의 구동 스테이지들 중 i번째 게이트 라인(GLi) 및 i번째 발광 라인(ELi)에 연결된 구동 스테이지(GDSi)를 예시적으로 도시하였다.

구동 스테이지(GDSi)는 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)를 포함할 수 있다. 구동 스테이지(GDSi)의 발광 제어 스테이지(EC-Ci)에는 제1 클록 신호 라인(CL1), 제2 클록 신호 라인(CL2), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제1 개시신호 라인(EF1)을 통해 발광 제어 신호들(CLK1, CLK2, VGL, VGH, EMFLM)이 제공될 수 있다. 게이트 구동 스테이지(GC-Ci)에는 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제2 개시신호 라인(EF2)을 통해 게이트 제어 신호들(CLK3, CLK4, VGH1, VGL1, FLM)이 제공될 수 있다.

본 실시예에서는 하나의 구동 스테이지(GDSi)안에 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)가 포함되는 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 발광 제어 스테이지(EC-Ci) 및 게이트 구동 스테이지(GC-Ci)는 서로 다른 구동 스테이지 안에 포함될 수 있다.

발광 제어 스테이지(EC-Ci)는 제1 클록 단자(CK1), 제2 클록 단자(CK2), 제1 전압 입력 단자(VPL1), 제2 전압 입력 단자(VPH1), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT1)를 포함할 수 있다.

제1 클록 단자(CK1)는 제1 클록 신호(CLK1)를 수신하고, 제2 클록 단자(CK2)는 제2 클록 신호(CLK2)를 수신한다. 제1 클록 신호(CLK1)와 제2 클록 신호(CLK2)는 위상이 다른 신호일 수 있다. 제2 클록 신호(CLK2)는 제1 클록 신호(CLK1)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.

제1 전압 입력 단자(VPL1)는 제1 전압(VGL)을 수신하고, 제2 전압 입력 단자(VPH1)는 제2 전압(VGH)을 수신한다. 제1 전압(VGL)의 전압 레벨은 제2 전압(VGH)의 전압 레벨보다 낮을 수 있다.

입력 단자(IN)는 이전 발광 제어 스테이지(예를 들어, EC-Ci-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 발광 제어 스테이지(예를 들어, EC-Ci+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT1)는 발광 제어 스테이지(EC-Ci)로부터 생성된 발광 제어 신호를 발광 라인(ELi)에 제공할 수 있다.

개시신호(EMFLM)는 발광 제어 스테이지 중 첫 번째 발광 제어 스테이지(예를 들어, EC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.

게이트 구동 스테이지(GC-Ci)는 제3 클록 단자(CK3), 제4 클록 단자(CK4), 제3 전압 입력 단자(VPL2), 제4 전압 입력 단자(VPH2), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT2)를 포함할 수 있다.

제3 클록 단자(CK3)는 제3 클록 신호(CLK3)를 수신하고, 제4 클록 단자(CK4)는 제4 클록 신호(CLK4)를 수신한다. 제3 클록 신호(CLK3)와 제4 클록 신호(CLK4)는 위상이 다른 신호일 수 있다. 제4 클록 신호(CLK4)는 제3 클록 신호(CLK3)의 위상이 반전된 신호이거나 위상이 지연된 신호일 수 있다.

제3 전압 입력 단자(VPL2)는 제3 전압(VL)을 수신하고, 제4 전압 입력 단자(VPH2)는 제4 전압(VGH1)을 수신한다. 제3 전압(VGL1)의 전압 레벨은 제4 전압(VGH1)의 전압 레벨보다 낮을 수 있다.

입력 단자(IN)는 이전 게이트 구동 스테이지(예를 들어, GC-Ci-1(미도시))의 캐리 신호를 수신할 수 있고, 캐리단자(CR)는 다음 게이트 구동 스테이지(예를 들어, GC-Ci+1(미도시))로 캐리 신호를 출력할 수 있다. 출력 단자(OUT2)는 게이트 구동 스테이지(GC-Ci)로부터 생성된 게이트 신호 게이트 라인(GLi)에 제공할 수 있다.

개시신호(FLM)는 게이트 구동 스테이지 중 첫 번째 게이트 구동 스테이지(예를 들어, GC-C1(미도시))의 입력 단자(IN)로 입력될 수 있다.

본 발명의 일 실시예에서 발광 제어 스테이지(EC-Ci)의 제1 클록 단자(CK1), 제2 클록 단자(CK2), 제1 전압 입력 단자(VPL1), 제2 전압 입력 단자(VPH1), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT1) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 캐리단자(CR)는 생략될 수 있다.

본 발명의 일 실시예에서 게이트 구동 스테이지(GC-Ci)의 제3 클록 단자(CK3), 제4 클록 단자(CK4), 제3 전압 입력 단자(VPL2), 제4 전압 입력 단자(VPH2), 입력 단자(IN), 캐리단자(CR), 및 출력 단자(OUT2) 중 어느 하나가 생략되거나, 다른 단자들이 더 포함될 수 있다. 예컨대, 캐리단자(CR)는 생략될 수 있다.

또한, 도 5b에서는 발광 제어 스테이지(EC-Ci)의 입력 단자(IN) 및 게이트 구동 스테이지(GC-Ci)의 입력 단자(IN)가 이전 스테이지의 캐리단자들 각각과 연결된 것을 예시적으로 설명하였으나, 이에 제한되는 것은 아니다. 구동 스테이지 간의 연결은 다양하게 변경될 수 있다.

도 5c는 본 발명의 일 실시예에 따른 표시모듈(DM)의 단면도이다. 도 5c는 제2 방향(DR2)과 제3 방향(DR3)이 정의하는 단면을 도시하였다.

도 5c에 도시된 것과 같이, 유기발광 표시패널(DP)은 베이스층(SUB), 베이스층(SUB) 상에 배치된 회로층(DP-CL), 발광소자층(DP-OLED), 및 박막 봉지층(TFE)을 포함한다.

베이스층(SUB)은 적어도 하나의 플라스틱 필름을 포함할 수 있다. 베이스층(SUB)은 플렉서블한 기판으로 플라스틱 기판, 유리 기판, 메탈 기판, 또는 유/무기 복합재료 기판 등을 포함할 수 있다. 플라스틱 기판은 아크릴계 수지, 메타크릴계 수지, 폴리이소프렌, 비닐계 수지, 에폭시계 수지, 우레탄계 수지, 셀룰로오스계 수지, 실록산계 수지, 폴리이미드계 수지, 폴리아미드계 수지 및 페릴렌계 수지 중 적어도 어느 하나를 포함할 수 있다.

회로층(DP-CL)은 복수 개의 절연층들, 복수 개의 도전층들 및 반도체층을 포함할 수 있다. 회로층(DP-CL)의 복수 개의 도전층들은 신호라인들 또는 화소의 제어회로를 구성할 수 있다. 회로층(DP-CL)은 표시영역(DA)에 배치된 화소 회로층(DP-PCL) 및 비표시영역(NDA)에 배치된 구동회로층(DP-DCL)을 포함할 수 있다. 화소 회로층(DP-PCL)은 앞서 도 5a에서 설명된 게이트 라인들(GL), 데이터 라인들(DL), 발광 라인들(EL), 초기화 전압 라인(SL-Vint), 전압 라인(SL-VDD), 및 화소들(PX)이 포함하는 회로들을 포함할 수 있다.

구동회로층(DP-DCL)은 앞서 도 5a에서 설명된 게이트 구동회로(GDC), 제어신호 라인(SL-D)을 포함할 수 있다. 제어신호 라인(SL-D)은 도 5b에 도시된, 제1 클록 신호 라인(CL1), 제2 클록 신호 라인(CL2), 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4), 제1 전압 라인(VL1), 제2 전압 라인(VH1), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 제1 개시신호 라인(EF1), 제2 개시신호 라인(EF2)을 포함할 수 있다. 상기 구성 중, 제1 클록 신호 라인(CL1), 제2 클록 신호 라인(CL2), 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)은 통칭하여 클록 신호라인들이라 지칭할 수 있다.

발광소자층(DP-OLED)은 유기발광 다이오드들을 포함한다.

박막 봉지층(TFE)은 발광소자층(DP-OLED)을 밀봉한다. 박막 봉지층(TFE)은 적어도 2 개의 무기층들과 그 사이에 배치된 유기층을 포함할 수 있다. 무기층들은 수분 및 산소로부터 발광소자층(DP-OLED)을 보호하고, 유기 박막은 먼지 입자와 같은 이물질로부터 발광소자층(DP-OLED)을 보호한다.

터치감지유닛(TS)은 박막 봉지층(TFE) 상에 배치된다. 터치감지유닛(TS)은 박막 봉지층(TFE) 상에 직접 배치될 수 있다. 다만, 이에 제한되는 것은 아니고, 박막 봉지층(TFE) 상에 버퍼층이 배치되고, 버퍼층 위에 터치감지유닛(TS)이 직접 배치될 수도 있다. 버퍼층은 무기층 또는 유기층일 수 있다. 무기층은 실리콘 나이트라이드, 실리콘 옥시 나이트라이드, 실리콘 옥사이드, 티타늄옥사이드 또는 알루미늄옥사이드 중 적어도 어느 하나를 포함할 수 있다. 유기층은 고분자, 예를 들어 아크릴 계열 유기층을 포함할 수 있다. 다만, 이는 예시적인 것으로 이에 제한되는 것은 아니다. 버퍼층이 별개의 구성인 것으로 설명하였으나, 버퍼층은 박막 봉지층(TFE)에 포함되는 구성일 수 있다.

터치감지유닛(TS)은 터치감지부(TSP)와 터치 신호 라인들(TSL)을 포함한다. 터치감지부(TSP)와 터치 신호 라인들(TSL)은 단층 또는 다층구조를 가질 수 있다. 터치감지부(TSP)와 터치 신호 라인들(TSL)은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 터치감지부(TSP)와 터치 신호 라인들(TSL)은 금속층, 예컨대 몰리브덴, 은, 티타늄, 구리, 알루미늄, 또는 이들의 합금을 포함할 수 있다. 터치감지부(TSP)와 터치 신호 라인들(TSL)은 동일한 층구조를 갖거나, 다른 층구조를 가질 수 있다. 터치감지유닛(TS)에 대한 구체적인 내용은 후술한다.

도 6a는 본 발명의 일 실시예에 따른 화소(PX)의 등가회로도이다.

도 6a에는 복수 개의 데이터 라인들(DL, 도 5a 참조) 중 k번째 데이터 라인(DLk)에 연결된 i번째 화소(PXi)를 예시적으로 도시하였다.

i번째 화소(PXi)는 유기발광 다이오드(OLED) 및 유기발광 다이오드를 제어하는 화소 구동회로를 포함한다. 구동회로는 7개의 박막 트랜지스터들(T1~T7) 및 하나의 스토리지 커패시터(Cst)를 포함할 수 있다.

구동 트랜지스터는 유기발광 다이오드(OLED)에 공급되는 구동전류를 제어한다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)와 전기적으로 연결된다. 제2 트랜지스터(T2)의 출력전극은 유기발광 다이오드(OLED)의 제1 전극과 직접 접촉하거나, 다른 트랜지스터(본 실시예에서 제6 트랜지스터(T6))를 경유하여 연결될 수 있다.

제어 트랜지스터의 제어 전극은 제어 신호를 수신할 수 있다. i번째 화소(PXi)에 인가되는 제어 신호는 i-1번째 게이트 신호(Si-1), i번째 게이트 신호(Si), i+1번째 게이트 신호(Si+1), 데이터 신호(Dk), 및 i번째 발광 제어 신호(Ei)를 포함할 수 있다. 본 발명의 실시예에서 제어 트랜지스터는 제1 트랜지스터(T1) 및 제3 내지 제7 트랜지스터들(T3~T7)을 포함할 수 있다.

제1 트랜지스터(T1)는 k번째 데이터 라인(DLk)에 접속된 입력전극, i번째 게이트 라인(GLi)에 접속된 제어 전극, 및 제2 트랜지스터(T2)의 출력전극에 접속된 출력전극을 포함한다. 제1 트랜지스터(T1)는 i번째 게이트 라인(GLi)에 인가된 게이트 신호(Si, 이하 i번째 게이트 신호)에 의해 턴-온되고, k번째 데이터 라인(DLk)에 인가된 데이터 신호(Dk)를 스토리지 커패시터(Cst)에 제공한다.

도 6b는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 도 6c는 본 발명의 일 실시예에 따른 유기발광 표시패널의 부분 단면도이다. 구체적으로, 도 6b는 도 6a에 도시된 등가회로의 제1 트랜지스터(T1)에 대응하는 부분의 단면을 도시하였다. 도 6c는 도 6a에 도시된 등가회로의 제2 트랜지스터(T2), 제6 트랜지스터(T6) 및 유기발광 다이오드(OLED)에 대응하는 부분의 단면을 도시하였다.

도 6b 및 도 6c를 참조하면, 베이스층(SUB) 상에 버퍼층(BFL)이 배치될 수 있다. 버퍼층(BFL)은 베이스층(SUB)과 도전성 패턴들 또는 반도체 패턴들의 결합력을 향상시킨다. 버퍼층(BFL)은 무기층을 포함할 수 있다. 별도로 도시되지 않았으나, 이물질이 유입되는 것을 방지하는 배리어층이 베이스층(SUB)의 상면에 더 배치될 수도 있다. 버퍼층(BFL)과 배리어층은 선택적으로 배치되거나 생략될 수 있다.

버퍼층(BFL) 상에 제1 트랜지스터(T1)의 반도체 패턴(OSP1: 이하 제1 반도체 패턴), 제2 트랜지스터(T2)의 반도체 패턴(OSP2: 이하 제2 반도체 패턴), 제6 트랜지스터(T6)의 반도체 패턴(OSP6: 이하 제6 반도체 패턴)이 배치된다. 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2), 및 제6 반도체 패턴(OSP6)은 아몰포스 실리콘, 폴리 실리콘, 금속 산화물 반도체에서 선택될 수 있다.

제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 위에는 제1 절연층(10)이 배치될 수 있다. 도 6b 및 도 6c에서는 제1 절연층(10)이 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6)을 커버하는 층 형태로 제공되는 것을 예시적으로 도시하였으나, 제1 절연층(10)은 제1 반도체 패턴(OSP1), 제2 반도체 패턴(OSP2) 및 제6 반도체 패턴(OSP6) 에 대응하여 배치된 패턴으로 제공될 수도 있다.

제1 절연층(10)은 복수 개의 무기 박막들을 포함할 수 있다. 복수 개의 무기 박막들은 실리콘 나이트라이드층, 실리콘 옥시 나이트라이드층 및 실리콘 옥사이드층을 포함할 수 있다.

제1 절연층(10) 상에는 제1 트랜지스터(T1)의 제어 전극(GE1: 이하, 제1 제어전극), 제2 트랜지스터(T2)의 제어 전극(GE2: 이하, 제2 제어전극), 제6 트랜지스터(T6)의 제어 전극(GE6: 이하, 제6 제어전극)이 배치된다. 제1 제어 전극(GE1), 제2 제어 전극(GE2), 제6 제어 전극(GE6)은 게이트 라인들(GL, 도 5a 참조)과 동일한 포토리소그래피 공정에 따라 제조될 수 있다.

제1 절연층(10) 상에는 제1 제어 전극(GE1), 제2 제어 전극(GE2) 및 제6 제어 전극(GE6)을 커버하는 제2 절연층(20)이 배치될 수 있다. 제2 절연층(20)은 평탄한 상면을 제공할 수 있다. 제2 절연층(20)은 유기 물질 및/또는 무기 물질을 포함할 수 있다.

제2 절연층(20) 상에 제1 트랜지스터(T1)의 입력전극(SE1: 이하, 제1 입력전극) 및 출력전극(DE1: 제1 출력전극), 제2 트랜지스터(T2)의 입력전극(SE2: 이하, 제2 입력전극) 및 출력전극(DE2: 제2 출력전극), 제6 트랜지스터(T6)의 입력전극(SE6: 이하, 제6 입력전극) 및 출력전극(DE6: 제6 출력전극)이 배치된다.

제1 입력전극(SE1)과 제1 출력전극(DE1)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제1 관통홀(CH1)과 제2 관통홀(CH2)을 통해 제1 반도체 패턴(OSP1)에 각각 연결된다. 제2 입력전극(SE2)과 제2 출력전극(DE2)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제3 관통홀(CH3)과 제4 관통홀(CH4)을 통해 제2 반도체 패턴(OSP2)에 각각 연결된다. 제6 입력전극(SE6)과 제6 출력전극(DE6)은 제1 절연층(10) 및 제2 절연층(20)을 관통하는 제5 관통홀(CH5)과 제6 관통홀(CH6)을 통해 제6 반도체 패턴(OSP6)에 각각 연결된다. 한편, 본 발명의 다른 실시예에서 제1 트랜지스터(T1), 제2 트랜지스터(T2), 및 제6 트랜지스터(T6)는 바텀 게이트 구조로 변형되어 실시될 수 있다.

제2 절연층(20) 상에 제1 입력전극(SE1), 제2 입력전극(SE2), 제6 입력전극(SE6), 제1 출력전극(DE1), 제2 출력전극(DE2), 제6 출력전극(DE6)을 커버하는 제3 절연층(30)이 배치된다. 제3 절연층(30)은 유기층 및/또는 무기층을 포함한다. 특히, 제3 절연층(30)은 평탄면을 제공하기 위해서 유기물질을 포함할 수 있다.

제1 절연층(10), 제2 절연층(20), 및 제3 절연층(30) 중 어느 하나는 화소의 회로 구조에 따라 생략될 수 있다. 제2 절연층(20), 및 제3 절연층(30) 각각은 층간 절연층(interlayer)으로 정의될 수 있다. 층간 절연층은 층간 절연층을 기준으로 하부에 배치된 도전패턴과 상부에 배치된 도전패턴의 사이에 배치되어 도전패턴들을 절연시킨다.

제3 절연층(30) 상에는 화소정의막(PDL) 및 유기발광 다이오드(OLED)가 배치된다. 제3 절연층(30) 상에 제1 전극(AE)이 배치된다. 제1 전극(AE)은 제3 절연층(30)을 관통하는 제7 관통홀(CH7)을 통해 제6 출력전극(DE6)에 연결된다. 화소정의막(PDL)에는 개구부(OP)가 정의된다. 화소정의막(PDL)의 개구부(OP)는 제1 전극(AE)의 적어도 일부분을 노출시킨다.

화소(PX)는 평면 상에서 화소 영역에 배치될 수 있다. 화소 영역은 발광영역(PXA)과 발광영역(PXA)에 인접한 비발광영역(NPXA)을 포함할 수 있다. 비발광영역(NPXA)은 발광영역(PXA)을 에워싸을수 있다. 본 실시예에서 발광영역(PXA)은 개구부(OP)에 의해 노출된 제1 전극(AE)의 일부영역에 대응하게 정의되었다.

정공 제어층(HCL)은 발광영역(PXA)과 비발광영역(NPXA)에 공통으로 배치될 수 있다. 별도로 도시되지 않았으나, 정공 제어층(HCL)과 같은 공통층은 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.

정공 제어층(HCL) 상에 유기발광층(EML)이 배치된다. 유기발광층(EML)은 개구부(OP)에 대응하는 영역에 배치될 수 있다. 즉, 유기발광층(EML)은 복수 개의 화소들(PX) 각각에 분리되어 형성될 수 있다. 본 실시예에서 패터닝된 유기발광층(EML)을 예시적으로 도시하였으나, 유기발광층(EML)은 복수 개의 화소들(PX)에 공통적으로 배치될 수 있다. 이때, 유기발광층(EML)은 백색 광을 생성할 수 있다. 또한, 유기발광층(EML)은 다층구조를 가질 수 있다.

유기발광층(EML) 상에 전자 제어층(ECL)이 배치된다. 별도로 도시되지 않았으나, 전자 제어층(ECL)은 복수 개의 화소들(PX, 도 5a 참조)에 공통으로 형성될 수 있다.

전자 제어층(ECL) 상에 제2 전극(CE)이 배치된다. 제2 전극(CE)은 복수 개의 화소들(PX)에 공통적으로 배치된다.

제2 전극(CE) 상에 박막 봉지층(TFE)이 배치된다. 박막 봉지층(TFE)은 복수 개의 화소들(PX)에 공통적으로 배치된다. 박막 봉지층(TFE)은 적어도 하나의 무기층과 적어도 하나의 유기층을 포함한다. 박막 봉지층(TFE)은 교번하게 적층된 복수 개의 무기층들과 복수 개의 유기층들을 포함할 수 있다.

본 실시예에서 박막 봉지층(TFE)은 제2 전극(CE)을 직접 커버한다. 본 발명의 일 실시예에서, 박막 봉지층(TFE)과 제2 전극(CE) 사이에는, 제2 전극(CE)를 커버하는 캡핑층이 더 배치될 수 있다. 이때 박막 봉지층(TFE)은 캡핑층을 직접 커버할 수 있다.

도 7a 내지 도 7c는 본 발명의 일 실시예에 따른 박막 봉지층들(TFE1, TFE2, TFE3)의 단면도들이다. 이하, 도 7a 내지 도 7c를 참조하여 본 발명의 일 실시예들에 따른 박막 봉지층들(TFE1, TFE2, TFE3)을 설명한다.

도 7a에 도시된 것과 같이, 박막 봉지층(TFE1)는 제2 전극(CE, 도 6c 참조)에 접촉하는 첫번째 무기 박막(IOL1)을 포함하여 n개의 무기 박막들(IOL1 내지 IOLn)을 포함할 수 있다. 첫번째 무기 박막(IOL1)은 하부 무기 박막으로 정의되고, n개의 무기 박막들(IOL1 내지 IOLn) 중 첫번째 무기 박막(IOL1) 이외의 무기 박막들은 상부 무기 박막들으로 정의될 수 있다.

박막 봉지층(TFE1)는 n-1개의 유기 박막들(OL1 내지 OLn)을 포함하고, n-1개의 유기 박막들(OL1 내지 OLn)은 n개의 무기 박막들(IOL1 내지 IOLn)과 교번하게 배치될 수 있다. n-1개의 유기 박막들(OL1 내지 OLn)은 평균적으로 n개의 무기 박막들(IOL1 내지 IOLn)보다 더 큰 두께를 가질 수 있다.

n개의 무기 박막들(IOL1 내지 IOLn) 각각은 1개의 물질을 포함하는 단층이거나, 각각이 다른 물질을 포함하는 복층을 가질 수 있다. n-1개의 유기 박막들(OL1 내지 OLn) 각각은 유기 모노머들을 증착 또는 인쇄하여 형성될 수 있다. 예를 들어, n-1 개의 유기 박막들(OL1 내지 OLn) 각각은 잉크젯 프린팅 방식을 이용하여 형성되거나, 아크릴계 모노머를 포함하는 조성물을 코팅하여 형성될 수 있다. 본 발명의 일 실시예에서 박막 봉지층(TFE1)은 n번째 유기 박막을 더 포함할 수 있다.

도 7b 및 도 7c에 도시된 것과 같이, 박막 봉지층들(TFE2, TFE3) 각각에 포함된 무기 박막들은 서로 동일하거나 다른 무기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다. 박막 봉지층들(TFE2, TFE3) 각각에 포함된 유기 박막들은 서로 동일하거나 다른 유기물질을 가질 수 있고, 서로 동일하거나 다른 두께를 가질 수 있다.

도 7b에 도시된 것과 같이, 박막 봉지층(TFE2)는 순차적으로 적층된 제1 무기 박막(IOL1), 제1 유기 박막(OL1), 제2 무기 박막(IOL2), 제2 유기 박막(OL2), 및 제3 무기 박막(IOL3)을 포함할 수 있다.

제1 무기 박막(IOL1)은 2층 구조를 가질 수 있다. 제1 서브층(S1)과 제2 서브층(S2)은 서로 다른 무기물질을 포함할 수 있다.

도 7c에 도시된 것과 같이, 박막 봉지층(TFE3)는 순차적으로 적층된 제1 무기 박막(IOL10), 제1 유기 박막(OL1) 및 제2 무기 박막(IOL20)을 포함할 수 있다. 제1 무기 박막(IOL10)은 2층 구조를 가질 수 있다. 제1 서브층(S10)과 제2 서브층(S20)은 서로 다른 무기물질을 포함할 수 있다. 제2 무기 박막(IOL20)은 2층 구조를 가질 수 있다. 제2 무기 박막(IOL20)은 서로 다른 증착 환경에서 증착된 제1 서브층(S100)과 제2 서브층(S200)을 포함할 수 있다. 제1 서브층(S100)은 저전원 조건에서 증착되고 제2 서브층(S200)은 고전원 조건에서 증착될 수 있다. 제1 서브층(S100)과 제2 서브층(S200)은 동일한 무기물질을 포함할 수 있다.

도 8a는 본 발명의 일 실시예에 따른 터치감지유닛(TS)의 단면도이다.

도 8a에 도시된 것과 같이, 터치감지유닛(TS)은 제1 도전층(TS-CL1), 제1 절연층(TS-IL1, 이하 제1 터치 절연층), 제2 도전층(TS-CL2), 및 제2 절연층(TS-IL2, 이하 제2 터치 절연층)을 포함한다. 제1 도전층(TS-CL1)은 박막 봉지층(TFE) 상에 직접 배치된다. 이에 제한되지 않고, 제1 도전층(TS-CL1)과 박막 봉지층(TFE) 사이에는 또 다른 버퍼층(예컨대, 무기층 또는 유기층)이 더 배치될 수 있다. 본 발명의 다른 실시예에서, 제1 도전층(TS-CL1) 및 박막 봉지층(TFE) 사이에는 플라스틱 필름, 유리기판, 플라스틱 기판이 배치될 수도 있다.

제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 단층구조를 갖거나, 제3 방향(DR3)을 따라 적층된 다층구조를 가질 수 있다. 다층구조의 도전층은 투명 도전층들과 금속층들 중 적어도 두 개 이상의 층들을 포함할 수 있다. 다층구조의 도전층은 서로 다른 금속을 포함하는 금속층들을 포함할 수 있다. 투명 도전층은 ITO(indium tin oxide), IZO(indium zinc oxide), ZnO(zinc oxide), ITZO(indium tin zinc oxide), PEDOT, 금속 나노 와이어, 그라핀을 포함할 수 있다. 금속층은 몰리브덴, 은, 티타늄, 구리, 알루미늄, 및 이들의 합금을 포함할 수 있다.

제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2) 각각은 복수 개의 패턴들을 포함한다. 이하, 제1 도전층(TS-CL1)은 제1 도전패턴들을 포함하고, 제2 도전층(TS-CL2)은 제2 도전패턴들을 포함하는 것으로 설명된다. 제1 도전패턴들과 제2 도전패턴들 각각은 터치전극들 및 터치 신호라인들을 포함할 수 있다.

제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2) 각각은 단층 또는 다층구조를 가질 수 있다. 제1 터치 절연층(TS-IL1) 및 제2 터치 절연층(TS-IL2) 각각은 무기층 및 유기층 중 적어도 어느 하나를 가질 수 있다.

제1 터치 절연층(TS-IL1)은 제1 도전층(TS-CL1) 및 제2 도전층(TS-CL2)을 절연시키면 충분하고 그 형상은 제한되지 않는다. 제1 도전패턴들과 제2 도전패턴들의 형상에 따라 제1 터치 절연층(TS-IL1)의 형상은 변경될 수 있다. 제1 터치 절연층(TS-IL1)은 박막 봉지층(TFE)을 전체적으로 커버하거나, 복수 개의 절연 패턴들을 포함할 수 있다. 복수 개의 절연 패턴들은 후술하는 제1 연결부들(CP1) 또는 제2 연결부들(CP2)에 중첩하면 충분하다.

본 실시예에서 2층형 터치감지유닛을 예시적으로 도시하였으나 이에 제한되지 않는다. 단층형 터치감지유닛은 도전층 및 도전층을 커버하는 절연층을 포함한다. 도전층은 터치센서들 및 터치센서들에 연결된 터치 신호라인들을 포함한다. 단층형 터치감지유닛은 셀프 캡 방식으로 좌표정보를 획득할 수 있다.

도 8b 내지 8e는 본 발명의 일 실시예에 따른 터치감지유닛(TS)의 평면도들이다.

도 8b에 도시된 것과 같이, 터치감지유닛(TS)은 터치감지부(TSP, 도 5c 참조)와 터치 신호 라인들(TSL, 도 5c 참조) 및 패드부(PDa)를 포함할 수 있다.

터치감지부(TSP, 도 5c 참조)는 제1 터치전극들(TE1-1 내지 TE1-m), 및 제2 터치전극들(TE2-1 내지 TE2-n)을 포함할 수 있다. 터치 신호 라인들(TSL, 도 5c 참조)은 제1 터치전극들(TE1-1 내지 TE1-m)에 연결된 제1 터치 신호라인들(SL1-1 내지 SL1-m), 및 제2 터치전극들(TE2-1 내지 TE2-n)에 연결된 제2 터치 신호라인들(SL2-1 내지 SL2-n)을 포함할 수 있다. 패드부(PDa)는 제1 터치 신호라인들(SL1-1 내지 SL1-m) 및 제2 터치 신호라인들(SL2-1 내지 SL2-n)에 전기적으로 연결될 수 있다.

제1 터치전극들(TE1-1 내지 TE1-m) 및 제1 터치 신호라인들(SL1-1 내지 SL1-m) 사이, 및 제2 터치전극들(TE2-1 내지 TE2-n)에 연결된 제2 터치 신호라인들(SL2-1 내지 SL2-n) 사이에는 접속 전극들(TSD)이 배치될 수 있다. 접속 전극들(TSD)은 제1 터치전극들(TE1-1 내지 TE1-m) 및 제2 터치전극들(TE2-1 내지 TE2-n) 각각의 끝단에 연결되어, 신호를 전달할 수 있다. 본 발명의 다른 실시예에서, 접속 전극들(TSD)은 생략될 수도 있다.

제1 터치전극들(TE1-1 내지 TE1-m) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제1 터치전극들(TE1-1 내지 TE1-m) 각각은 복수 개의 제1 터치 센서부들(SP1)과 복수 개의 제1 연결부들(CP1)를 포함한다. 제1 터치 센서부들(SP1)은 제1 방향(DR1)으로 나열된다. 제1 연결부들(CP1) 각각은 제1 터치 센서부들(SP1)은 중 인접하는 2개의 제1 터치 센서부들(SP1)을 연결한다. 구체적으로 도시하지 않았으나, 제1 터치 신호라인들(SL1-1 내지 SL1-m) 역시 메쉬 형상을 가질 수 있다.

제2 터치전극들(TE2-1 내지 TE2-n)은 제1 터치전극들(TE1-1 내지 TE1-m)과 절연 교차한다. 제2 터치전극들(TE2-1 내지 TE2-n) 각각은 복수 개의 터치 개구부들이 정의된 메쉬 형상을 가질 수 있다. 제2 터치전극들(TE2-1 내지 TE2-n) 각각은 복수 개의 제2 터치 센서부들(SP2)과 복수 개의 제2 연결부들(CP2)를 포함한다. 제2 터치 센서부들(SP2)은 제2 방향(DR2)으로 나열된다. 제2 연결부들(CP2) 각각은 제2 터치 센서부들(SP2)은 중 인접하는 2개의 제2 터치 센서부들(SP2)을 연결한다. 제2 터치 신호라인들(SL2-1 내지 SL2-n) 역시 메쉬 형상을 가질 수 있다.

제1 터치전극들(TE1-1 내지 TE1-m)과 제2 터치전극들(TE2-1 내지 TE2-n)은 정전결합된다. 제1 터치전극들(TE1-1 내지 TE1-m)에 터치감지 신호들이 인가됨에 따라 제1 터치 센서부들(SP1)과 제2 터치 센서부들(SP2) 사이에 커패시터들이 형성된다.

복수 개의 제1 터치 센서부들(SP1), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호라인들(SL1-1 내지 SL1-m), 복수 개의 제2 터치 센서부들(SP2), 복수 개의 제2 연결부들(CP2), 및 제2 터치 신호라인들(SL2-1 내지 SL2-n) 중 일부는 도 8a에 도시된 제1 도전층(TS-CL1)을 패터닝하여 형성하고, 다른 일부는 도 8a에 도시된 제2 도전층(TS-CL2)을 패터닝하여 형성할 수 있다.

다른 층 상에 배치된 도전 패턴들을 전기적으로 연결하기 위해, 도 8a에 도시된 제1 터치 절연층(TS-IL1)을 관통하는 콘택홀을 형성할 수 있다. 이하, 도 8c 내지 도 8e를 참조하여 일 실시예에 따른 터치감지유닛(TS)을 설명한다.

도 8c에 도시된 것과 같이, 박막 봉지층(TFE, 도 8a 참조) 상에 제1 도전패턴들이 배치된다. 제1 도전패턴들은 브릿지 패턴들(CP2)을 포함할 수 있다. 브릿지 패턴들(CP2)이 박막 봉지층(TFE) 상에 직접 배치된다. 표시영역(DA)을 커버하는 박막 봉지층(TFE)을 예시적으로 도시하였다. 브릿지 패턴들(CP2)은 도 8b에 도시된 제2 연결부들(CP2)에 대응한다.

도 8d에 도시된 것과 같이, 박막 봉지층(TFE) 상에 브릿지 패턴들(CP2)을 커버하는 제1 터치 절연층(TS-IL1)이 배치된다. 제1 터치 절연층(TS-IL1)에는 브릿지 패턴들(CP2)을 부분적으로 노출시키는 콘택홀들(CH)이 정의된다. 포토리소그래피 공정에 의해 콘택홀들(CH)이 형성될 수 있다.

도 8e에 도시된 것과 같이, 제1 터치 절연층(TS-IL1) 상에 제2 도전패턴들이 배치된다. 제2 도전패턴들은 복수 개의 제1 터치 센서부들(SP1, 도 8b 참조), 복수 개의 제1 연결부들(CP1), 및 제1 터치 신호라인들(SL1-1 내지 SL1-m), 복수 개의 제2 터치 센서부들(SP2, 도 8b 참조) 및 제2 터치 신호라인들(SL2-1 내지 SL2-n)을 포함할 수 있다. 별도로 도시하지 않았으나, 제1 터치 절연층(TS-IL1) 상에 제2 도전패턴들을 커버하는 제2 터치 절연층(TS-IL2)이 배치된다.

본 발명의 일 실시예에서 제1 도전패턴들은 제1 터치전극들(TE1-1 내지 TE1-m) 및 제1 터치 신호라인들(SL1-1 내지 SL1-m)을 포함할 수 있다. 제1 도전패턴들은 제2 터치전극들(TE2-1 내지 TE2-n) 및 제2 터치 신호라인들(SL2-1 내지 SL2-n)을 포함할 수 있다. 이때, 제1 터치 절연층(TS-IL1)에는 콘택홀들(CH)이 정의되지 않는다.

또한, 본 발명의 일 실시예에서 제1 도전패턴들과 제2 도전패턴들은 서로 바뀔 수 있다. 즉, 제2 도전패턴들이 브릿지 패턴들(CP2)을 포함할 수 있다.

도 8f는 도 8e의 BB영역의 부분 확대도이다.

도 8f에 도시된 것과 같이, 제1 터치 센서부(SP1)는 비발광영역(NPXA)에 중첩한다. 제1 터치 센서부(SP1)는 제1 방향(DR1) 및 제2 방향(DR2)과 교차하는 제5 방향(DR5)으로 연장하는 복수 개의 제1 연장부들(SP1-A)과 제5 방향(DR5)과 교차하는 제6 방향(DR6)으로 연장하는 복수 개의 제2 연장부들(SP1-B)을 포함한다. 복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 메쉬선으로 정의될 수 있다. 메쉬선의 선폭은 수 마이크로일 수 있다.

복수 개의 제1 연장부들(SP1-A)과 복수 개의 제2 연장부들(SP1-B)은 서로 연결되어 복수 개의 터치 개구부들(TS-OP)을 형성한다. 다시 말해, 제1 터치 센서부(SP1)는 복수 개의 터치 개구부들(TS-OP)을 구비한 메쉬 형상을 갖는다. 터치 개구부들(TS-OP)이 발광영역들(PXA)에 일대일 대응하는 것으로 도시하였으나, 이에 제한되지 않는다. 하나의 터치 개구부(TS-OP)는 2 이상의 발광영역들(PXA)에 대응할 수 있다.

발광영역들(PXA)의 크기는 다양할 수 있다. 예를 들어, 발광영역들(PXA) 중 청색광을 제공하는 발광영역들(PXA)과 적색광을 제공하는 발광영역들(PXA)의 크기는 상이할 수 있다. 따라서, 터치 개구부들(TS-OP)의 크기 역시 다양할 수 있다. 도 10에서는 발광영역들(PXA)의 크기가 다양한 것을 예시적으로 도시하였으나, 이에 제한되지 않는다. 발광영역들(PXA)의 크기는 서로 동일할 수 있고, 또한 터치 개구부들(TS-OP)의 크기도 서로 동일할 수 있다.

도 9a는 도 5c의 AA영역의 부분 확대도이다. 도 9b는 도 9a의 WW영역을 간략하게 도시한 단면도이다.

도 9a 및 도 9b를 참조하면, 터치 신호 라인들(TSL)이 도시된다. 터치 신호 라인들(TSL)은 도 8b에 도시된 제2 터치 신호라인들(SL1-1 내지 SL1-m)일 수 있다.

도전부(EP)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL1, CL2, CL3, CL4, 이하 CL) 사이에 배치될 수 있다. 도전부(EP)는 제2 전극(CE)과 동일층 상에 배치될 수 있다. 예컨대, 도전부(EP)와 제2 전극(CE)은 화소정의막(PDL) 위에 배치될 수 있다. 상기 동일층 상에 배치된다는 의미는, 동일한 층(예를 들어, 화소정의막(PDL))을 의미하는 것이고, 평평한 평면 만을 의미하는 것이 아니다.

제2 전극(CE)은 도전부(EP)를 향해 연장하고, 제2 전극(CE)과 도전부(EP)는 서로 연결될 수 있다. 즉, 제2 전극(CE)과 도전부(EP)는 동일한 공정을 통해 형성될 수 있다.

도전부(EP)는 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 도전부(EP)는 전원 공급 라인(E-VSS)로부터 제2 전압(ELVSS, 도 6a 참조)을 수신할 수 있다.

도전부(EP)는 평면상에서 터치 신호 라인들(TSL)과 클록 신호 라인들(CL)이 중첩하는 중첩 영역(OA)을 커버할 수 있다. 예컨대, 도전부(EP)는 중첩 영역(OA)을 완전히 커버할 수 있다. 도전부(EP)는 클록 신호 라인들(CL)에 인가되는 클록 신호에 의해 터치 신호 라인들(TSL)에 노이즈가 발생하는 것을 막을 수 있고, 그 결과 노이즈에 의한 터치감도 변화를 막을 수 있다.

비표시영역(NDA)에는 제1 댐부(DM1) 및 제2 댐부(DM2)가 배치될 수 있다. 제1 댐부(DM1) 및 제2 댐부(DM2)는 평면 상에서 표시영역(DA)을 둘러싸며 배치될 수 있다. 박막 봉지층(TFE)의 유기 박막(OL1)을 형성하기 위해 유기 모노머를 인쇄할 때, 제1 댐부(DM1) 및 제2 댐부(DM2)는 유기 모노머가 흘러 넘치는 것을 방지할 수 있다.

제1 댐부(DM1)는 전원 공급 라인(E-VSS) 위에 배치될 수 있다. 제1 댐부(DM1)는 단일층으로 형성될 수 있고, 제1 댐부(DM1)는 화소정의막(PDL)과 동시에 형성될 수 있다.

제2 댐부(DM2)는 제1 댐부(DM1) 외곽에 배치될 수 있다. 예컨대, 제1 댐부(DM1)와 표시영역(DA) 사이의 거리보다 제2 댐부(DM2)와 표시영역(DA) 사이의 거리보다 클 수 있다.

제2 댐부(DM2)는 전원 공급 라인(E-VSS)의 일부를 커버할 수 있다. 제2 댐부(DM2)는 복수의 층으로 형성될 수 있고, 제2 댐부(DM2)는 제1 층(DM2-1) 및 제2 층(DM2-2)을 포함할 수 있다. 제1 층(DM2-1)은 제3 절연층(30)과 동시에 형성될 수 있고, 제2 층(DM2-2)은 화소정의막(PDL)과 동시에 형성될 수 있다.

도 9a에서 화소정의막(PDL)은 평면 상에서 클록 신호 라인들(CL)과 모두 중첩하도록 연장된 형태를 도시하였으나, 이에 제한되는 것은 아니다. 예컨대, 본 발명의 다른 실시예에서, 화소정의막(PDL)은 게이트 구동회로(GDC)와 중첩하는 영역까지만 연장될 수도 있고, 클록 신호 라인들(CL) 중 일부와 중첩하는 영역까지만 연장될 수도 있다. 예를 들어, 화소정의막(PDL)은 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 및 제2 개시신호 라인(EF2)과 중첩하는 영역까지만 연장될 수도 있다.

도 9c는 도 5c의 AA영역의 부분 확대도이다.

도 9c를 참조하면, 도전부(EP-1)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL, 도 9b 참조) 사이에 배치될 수 있다. 도전부(EP-1)는 제2 전극(CE)과 동일층 상에 배치될 수 있다. 예컨대, 도전부(EP-1)와 제2 전극(CE)은 화소정의막(PDL) 위에 배치될 수 있다.

도전부(EP-1)는 제2 전극(CE)과 이격될 수 있다. 즉, 도전부(EP-1)와 제2 전극(CE)은 서로 물리적으로 연결되지 않을 수 있다. 도전부(EP-1)는 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 도전부(EP-1)는 전원 공급 라인(E-VSS)로부터 제2 전압(ELVSS, 도 6a 참조)을 수신할 수 있다. 하지만, 이는 예시적인 것으로, 도전부(EP-1)에는 정전압이 인가될 수 있다. 예를 들어, 도전부(EP-1)에는 제1 전압(ELVDD, 도 6a 참조)이 인가될 수도 있고, 그라운드 전압이 인가될 수 있고, 상기 나열한 것 외의 별도의 정전압이 인가될 수도 있다.

제2 전극(CE)은 전원 공급 라인(E-VSS)과 도시되지 않은 패턴을 통해 전기적으로 연결될 수 있다. 따라서, 제2 전극(CE)은 전원 공급 라인(E-VSS)로부터 제2 전압(ELVSS, 도 6a 참조)을 수신할 수 있다.

도전부(EP-1)는 클록 신호 라인들(CL)에 인가되는 신호에 의해 터치감지유닛의 터치 감도가 변하는 것을 차단할 수 있다.

도 9d는 도 5c의 AA영역의 부분 확대도이다.

도 9d를 참조하면, 도전부(EP-2)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL, 도 9b 참조) 사이에 배치될 수 있다. 도전부(EP-2)는 제2 전극(CE)과 동일층 상에 배치될 수 있다.

도전부(EP-2)에는 복수의 관통홀들(HL)이 정의될 수 있다. 복수의 관통홀들(HL)은 유기물 층을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 복수의 관통홀들(HL)은 터치 신호 라인들(TSL)과 클록 신호 라인들(CL)이 중첩하는 중첩 영역(OA, 도 9b 참조)과 중첩하지 않을 수 있다. 도 9d에서는 관통홀들(HL)이 평면 상에서 클록 신호 라인들(CL, 도 9b 참조)과 중첩하는 영역에서는 정의되지 않는 것을 예시적으로 도시하였다. 본 발명의 다른 실시예에서, 관통홀들(HL)은 평면 상에서 터치 신호 라인들(TSL)과 중첩하는 영역에서는 정의되지 않을 수도 있다.

본 발명의 실시예에 따르면, 중첩 영역(OA, 도 9b 참조)에는 관통홀들(HL)이 정의되지 않기 때문에, 도전부(EP-2)에는 복수의 관통홀들(HL)이 제공되더라도 클록 신호 라인들(CL)에 인가되는 신호에 의해 터치감지유닛의 터치 감도가 변화하는 것을 용이하게 차단할 수 있다.

도 10a는 도 5c의 AA영역의 부분 확대도이다. 도 10b는 도 10a의 XX영역을 간략하게 도시한 단면도이다.

도전부(EP-3)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-3)는 제1 전극(AE)과 동일층 상에 배치될 수 있다. 예컨대, 도전부(EP-3)와 제1 전극(AE)은 제3 절연층(30) 위에 배치될 수 있다. 제1 전극(AE)과 도전부(EP-3)는 동일한 공정을 통해 형성될 수 있다.

도전부(EP-3)는 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 도전부(EP-3)는 전원 공급 라인(E-VSS)로부터 제2 전압(ELVSS, 도 6a 참조)을 수신할 수 있다. 하지만, 이는 예시적인 것으로, 도전부(EP-3)에는 정전압이 인가될 수 있다. 예를 들어, 도전부(EP-1)에는 제1 전압(ELVDD, 도 6a 참조)이 인가될 수도 있고, 그라운드 전압이 인가될 수 있고, 상기 나열한 것 외의 별도의 정전압이 인가될 수도 있다.

도전부(EP-3)에는 복수의 관통홀들(HL-1)이 정의될 수 있다. 관통홀들(HL-1)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 관통홀들(HL-1)은 터치 신호 라인들(TSL)과 클록 신호 라인들(CL)이 중첩하는 중첩 영역(OA)과 중첩하지 않을 수 있다. 보다 구체적으로, 도 10a에서 관통홀들(HL-1)은 평면 상에서 클록 신호 라인들(CL)과 중첩하는 영역에서는 정의되지 않을 수 있다. 따라서, 도전부(EP-3)는 평면상에서 터치 신호 라인들(TSL)과 클록 신호 라인들(CL)이 중첩하는 중첩 영역(OA)을 완전히 커버할 수 있다. 도전부(EP-3)는 클록 신호 라인들(CL)로 인가되는 클록 신호에 의해 터치 신호 라인들(TSL)에 노이즈가 발생하는 것을 차단할 수 있다. 즉, 도전부(EP-3)에 의해 터치감도의 변화가 감소될 수 있고, 균일한 터치감도를 갖는 터치감지유닛이 제공될 수 있다.

도 10c는 도 5c의 AA영역의 부분 확대도이다. 도 10d는 도 10c의 YY영역을 간략하게 도시한 단면도이다.

도전부(EP-4)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-4)에는 복수의 관통홀들(HL-2)이 정의될 수 있다.

관통홀들(HL-2)은 터치 신호 라인들(TSL)과 클록 신호 라인들(CL)이 중첩하는 중첩 영역(OA)과 중첩하지 않을 수 있다. 보다 구체적으로, 도 10c에서 관통홀들(HL-2)은 평면 상에서 터치 신호 라인들(TSL)과 중첩하는 영역에서는 정의되지 않을 수 있다.

도전부(EP-4)는 터치 신호 라인들(TSL) 아래에서 클록 신호 라인들(CL)에 인가되는 신호를 차폐할 수 있다. 즉, 터치 신호 라인들(TSL)과 중첩하는 영역에는 관통홀들(HL-2)이 정의되지 않기 때문에, 터치 신호 라인들(TSL)에는 클록 신호 라인들(CL) 각각의 신호에 영향을 받아 발생하는 노이즈가 발생하지 않을 수 있다.

도 11a는 도 5c의 AA영역의 부분 확대도이다. 도 11b는 도 11a의 ZZ영역을 간략하게 도시한 단면도이다.

도전부(EP-5)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-5)는 제1 도전층(EP-L1) 및 제2 도전층(EP-L2)을 포함할 수 있다. 제1 도전층(EP-L1)은 제1 전극(AE)과 동일층 상에 배치되고, 제2 도전층(EP-L2)은 제2 전극(CE)과 동일층 상에 배치될 수 있다. 예컨대, 제1 도전층(EP-L1)과 제1 전극(AE)은 제3 절연층(30) 위에 배치될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 화소정의막(PDL) 위에 배치될 수 있다. 제1 도전층(EP-L1)과 제1 전극(AE)은 동일한 공정에 의해 형성될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 동일한 공정에 의해 형성될 수 있다.

제1 도전층(EP-L1) 및 제2 도전층(EP-L2) 각각은 전원 공급 라인(E-VSS)에 전기적으로 연결될 수 있다. 제1 도전층(EP-L1) 및 제2 도전층(EP-L2) 각각은 전원 공급 라인(E-VSS)로부터 제2 전압(ELVSS, 도 6a 참조)을 수신할 수 있다. 하지만 이는 예시적인 것으로, 제2 도전층(EP-L2)에는 정전압이 인가될 수 있다. 예를 들어, 제2 도전층(EP-L2)에는 제1 전압(ELVDD, 도 6a 참조)이 인가될 수도 있고, 그라운드 전압이 인가될 수 있고, 상기 나열한 것 외의 별도의 정전압이 인가될 수도 있다.

제1 도전층(EP-L1)에는 복수의 제1 관통홀들(HL-3)이 정의될 수 있다. 복수의 제1 관통홀들(HL-3)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 도 11a에서는 복수의 제1 관통홀들(HL-3)이 일정한 간격으로 이격되어 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다.

제2 도전층(EP-L2)은 평면 상에서 복수의 제1 관통홀들(HL-3)을 모두 커버할 수 있다. 본 실시예에 따르면, 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이는 제1 도전층(EP-L1) 및 제2 도전층(EP-L2)에 의해 이중 차폐될 수 있다. 또한, 평면 상에서 복수의 제1 관통홀들(HL-3)에 의해 차폐되지 않는 영역은 제2 도전층(EP-L2)이 복수의 제1 관통홀들(HL-3)을 커버하여 차폐될 수 있다. 따라서, 복수의 클록 신호 라인들(CL)에 하이 및 로우 레벨의 전압이 번갈아 가며 인가되더라도, 제1 도전층(EP-L1) 및 제2 도전층(EP-L2)에 의해 복수의 클록 신호 라인들(CL)에 인가되는 신호가 차폐되어, 터치 신호 라인들(TSL)에 노이즈가 발생하지 않을 수 있다.

도 11c는 도 5c의 AA영역의 부분 확대도이다.

도전부(EP-6)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-6)는 제1 도전층(EP-L1) 및 제2 도전층(EP-L2a)을 포함할 수 있다. 도 11c의 도전부(EP-6)는 앞서 도 11a에서 설명한 도전부(EP-5)와 비교하였을 때, 제2 도전층(EP-L2a)의 형상에 차이가 있다.

앞서 도 11a에서는 제2 전극(CE)은 제2 도전층(EP-L2)를 향해 연장하고, 제2 전극(CE)과 제2 도전층(EP-L2)은 서로 물리적으로 연결될 수 있다. 하지만, 도 11b에서는 제2 도전층(EP-L2a)은 제2 전극(CE)과 이격될 수 있다. 즉, 도전부(EP-1)와 제2 전극(CE)은 서로 물리적으로 연결되지 않을 수 있다.

도 12a는 도 5c의 AA영역의 부분 확대도이다. 도 12b는 도 12a에 도시된 일부 구성을 확대하여 도시된 평면도이다.

도전부(EP-6)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-6)는 제1 도전층(EP-L1a) 및 제2 도전층(EP-L2)을 포함할 수 있다. 제1 도전층(EP-L1a)은 제1 전극(AE)과 동일층 상에 배치되고, 제2 도전층(EP-L2)은 제2 전극(CE)과 동일층 상에 배치될 수 있다. 예컨대, 제1 도전층(EP-L1a)과 제1 전극(AE)은 제3 절연층(30) 위에 배치될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 화소정의막(PDL) 위에 배치될 수 있다. 제1 도전층(EP-L1a)과 제1 전극(AE)은 동일한 공정에 의해 형성될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 동일한 공정에 의해 형성될 수 있다.

제1 도전층(EP-L1a)에는 복수의 제1 관통홀들(HL-4)이 정의될 수 있다. 복수의 제1 관통홀들(HL-4)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 복수의 제1 관통홀들(HL-4)은 평면 상에서 클록 신호 라인들(CL)과 중첩하는 영역에서는 정의되지 않을 수 있다.

도 12b에서는 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4), 제3 전압 라인(VL2), 제4 전압 라인(VH2), 및 제2 개시신호 라인(EF2)을 예시적으로 도시하였다. 복수의 제1 관통홀들(HL-4)은 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)와 중첩하는 영역에 정의되지 않을 수 있다.

제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)은 하나의 프레임의 영상이 표시되는 동안 레벨이 계속해서 변화하는 신호가 인가될 수 있다. 따라서, 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)의 상부를 차폐하지 않는다면, 상기 신호에 의해 터치 신호 라인들(TSL)에 노이즈가 발생할 수 있다. 본 발명의 실시예에 따르면, 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)의 상부에 복수의 제1 관통홀들(HL-4)이 정의되지 않기 때문에, 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)의 상부는 완전히 차폐된다. 따라서, 제3 클록 신호 라인(CL3), 제4 클록 신호 라인(CL4)에 인가되는 신호에 의해 터치 신호 라인들(TSL)에 노이즈가 발생하는 것이 방지될 수 있다.

제1 도전층(EP-L1a)은 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다. 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 도 12b에 도시되었다.

제1 영역(AR1)은 클록 신호 라인들(CL)과 중첩하며, 복수의 제1 관통홀들(HL-4)이 정의되지 않은 영역일 수 있다. 도 12b에서는 제3 및 제4 클록 신호 라인들(CL3, CL4)과 중첩하지 않는 제1 영역(AR1)을 도시하였다. 제2 영역(AR2)은 복수의 제1 관통홀들(HL-4)이 정의된 영역으로, 복수의 제1 관통홀들(HL-4, HL-4a)에 의해 노출된 영역이 제1 면적 밀도를 갖는 영역일 수 있다. 제3 영역(AR3)은 복수의 제1 관통홀들(HL-4)이 정의된 영역으로, 복수의 제1 관통홀들(HL-4)에 의해 노출된 영역이 제2 면적 밀도를 갖는 영역일 수 있다. 제2 면적 밀도는 제1 면적 밀도보다 낮을 수 있다. 상기 노출된 영역은 제3 절연층(30)일 수 있다. 예를 들어, 제2 영역(AR2)에 정의된 복수의 제1 관통홀들(HL-4)의 제1 면적(SA1) 당 개수는 2개 일 수 있고, 제3 영역(AR3)에 정의된 복수의 제1 관통홀들(HL-4)의 제1 면적(SA1) 당 개수는 1개 일 수 있다.

제3 클록 신호 라인(CL3), 및 제4 클록 신호 라인(CL4)과 중첩하는 제1 영역(AR1)에는 복수의 제1 관통홀들(HL-4)이 정의되지 않기 때문에, 이를 보상하기 위해 제2 영역(AR2)에는 복수의 제1 관통홀들(HL-4a)이 더 정의될 수 있다.

제1 영역(AR1)에 점선으로 홀(HLa)의 형상을 도시하였다. 이는 설명의 편의를 위해 도시한 것이지, 제1 영역(AR1)에 홀(HLa)이 정의되었다는 것을 의미하는 것이 아니다. 복수의 제1 관통홀들(HL-4)이 균일한 간격으로 배치된다고 가정하였을 때, 제1 영역(AR1)에는 홀(HLa)이 있어야 하지만, 제1 영역(AR1)에는 홀이 정의되지 않는다. 그에 따라 제1 도전층(EP-L1a)에서 제1 관통홀들(HL-4)에 의해 제1 도전층(EP-L1a) 아래의 층(예를 들어, 제3 절연층(30))이 소정의 면적 이상이 노출되어야 한다는 설계 조건을 만족하지 못할 수 있고, 그 결과 유기물을 포함하는 층들로부터 발생 가능한 가스들의 배출이 원활하게 이루어지지 못하는 경우가 발생할 수 있다. 이를 방지하기 위하여, 제2 영역(AR2)에는 제1 영역(AR1)에 정의되지 못한 홀(HLa)의 갯수에 대응하여, 추가로 제1 관통홀들(HL-4a)이 정의될 수 있다. 따라서, 제1 도전층(EP-L1a)의 제1 관통홀들(HL-4)에 의해 제1 도전층(EP-L1a) 아래의 층(예를 들어, 제3 절연층(30))이 소정의 면적 이상이 노출되어야 한다는 설계 조건을 만족시킬 수 있다. 이해의 편의를 돕기 위해, 홀의 이동 관계를 보여주기 위해 가상의 홀(HLa)과 제1 관통홀들(HL-4a) 사이에 화살표를 도시하였다. 화살표는 구성 요소가 아니라, 단순히 이해를 돕기 위해 도시된 것이다.

도 12c는 도 12a에 도시된 일부 구성을 확대하여 도시된 평면도이다.

도 12c에서는 제1 영역(AR1)에는 홀(HLa)이 있어야 하지만, 제1 영역(AR1)에는 홀이 정의되지 않기 때문에, 이를 보상하기 위해 제2 영역(AR2)에 배치된 제1 관통홀들(HL-4b)의 크기를 확장시킨 것을 예로 들었다.

제1 관통홀들(HL-4b)의 크기가 확장되었다는 것은 제1 관통홀들(HL-4b) 아래에 배치된 제3 절연층(30, 도 12a 참조)의 노출 면적이 넓어졌다는 것과 동일한 의미를 갖는다. 그 결과, 제1 관통홀들(HL-4)이 도전부(EP-6, 도 12a 참조) 상에서 소정의 면적 이상을 가져야 한다는 설계 조건을 만족시킬 수 있다.

도 12c에서는 제1 관통홀들(HL-4b)이 제1 관통홀(HL-4) 대비 세로 방향의 폭만 확장된 것을 예로 들었으나, 이에 제한되는 것은 아니다. 예컨대, 제1 관통홀들(HL-4b)이 제1 관통홀(HL-4) 대비 가로 방향의 폭이 확장될 수도 있고, 세로 방향 및 가로 방향의 폭이 모두 확장될 수도 있다.

도 13a는 도 5c의 AA영역의 부분 확대도이다. 도 13b는 도 13a에 도시된 일부 구성을 확대하여 도시된 평면도이다.

도전부(EP-7)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-7)는 제1 도전층(EP-L1b) 및 제2 도전층(EP-L2)을 포함할 수 있다. 제1 도전층(EP-L1b)은 제1 전극(AE)과 동일층 상에 배치되고, 제2 도전층(EP-L2)은 제2 전극(CE)과 동일층 상에 배치될 수 있다. 예컨대, 제1 도전층(EP-L1b)과 제1 전극(AE)은 제3 절연층(30) 위에 배치될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 화소정의막(PDL) 위에 배치될 수 있다. 제1 도전층(EP-L1b)과 제1 전극(AE)은 동일한 공정에 의해 형성될 수 있고, 제2 도전층(EP-L2)과 제2 전극(CE)은 동일한 공정에 의해 형성될 수 있다.

제1 도전층(EP-L1b)에는 복수의 제1 관통홀들(HL-5)이 정의될 수 있다. 복수의 제1 관통홀들(HL-5)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 복수의 제1 관통홀들(HL-5)은 평면 상에서 터치 신호 라인들(TSL)과 중첩하는 영역에서는 정의되지 않을 수 있다.

도 13b에서는 일부 터치 신호 라인들(TSL)을 예시적으로 도시하였다. 복수의 제1 관통홀들(HL-5)은 터치 신호 라인들(TSL)과 중첩하는 영역에 정의되지 않을 수 있다.

즉, 터치 신호 라인들(TSL) 하부에는 복수의 제1 관통홀들(HL-5)이 정의되지 않기 때문에, 클록 신호 라인들(CL)에 인가되는 교류 신호의 영향을 줄일 수 있다. 따라서, 터치 신호 라인들(TSL)에 노이즈가 발생할 확률이 감소되고, 노이즈에 의한 터치감도의 변화를 막을 수 있다.

제1 도전층(EP-L1b)은 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)을 포함할 수 있다. 제1 영역(AR1), 제2 영역(AR2), 및 제3 영역(AR3)은 도 13b에 도시되었다.

제1 영역(AR1)은 터치 신호 라인들(TSL)과 중첩하며, 복수의 제1 관통홀들(HL-5)이 정의되지 않은 영역일 수 있다. 제2 영역(AR2)은 복수의 제1 관통홀들(HL-5, HL-5a)이 정의된 영역으로, 복수의 제1 관통홀들(HL-5, HL-5a)에 의해 노출된 영역이 제1 면적 밀도를 갖는 영역일 수 있다. 제3 영역(AR3)은 복수의 제1 관통홀들(HL-5)이 정의된 영역으로, 복수의 제1 관통홀들(HL-5)에 의해 노출된 영역이 제2 면적 밀도를 갖는 영역일 수 있다. 제2 면적 밀도는 제1 면적 밀도보다 낮을 수 있다. 상기 노출된 영역은 제3 절연층(30)일 수 있다. 예를 들어, 제2 영역(AR2)에 정의된 복수의 제1 관통홀들(HL-5)의 제1 면적(SA1) 당 개수는 2개 일 수 있고, 제3 영역(AR3)에 정의된 복수의 제1 관통홀들(HL-5)의 제1 면적(SA1) 당 개수는 1개 일 수 있다.

터치 신호 라인들(TSL)과 중첩하는 제1 영역(AR1)에는 복수의 제1 관통홀들(HL-5)이 정의되지 않기 때문에, 이를 보상하기 위해 제2 영역(AR2)에는 복수의 제1 관통홀들(HL-5a)이 더 정의될 수 있다. 예컨대, 제1 영역(AR1)에 점선으로 홀(HLa)의 형상을 도시하였다. 이는 설명의 편의를 위해 도시한 것이지, 제1 영역(AR1)에 홀(HLa)이 정의되었다는 것을 의미하는 것이 아니다. 복수의 제1 관통홀들(HL-5)이 균일한 간격으로 배치된다고 가정하였을 때, 제1 영역(AR1)에는 홀(HLa)이 있어야 하지만, 제1 영역(AR1)에는 홀이 정의되지 않는다. 그에 따라 제1 도전층(EP-L1b)에서 제1 관통홀들(HL-5)에 의해 제1 도전층(EP-L1b) 아래의 층(예를 들어, 제3 절연층(30))이 소정의 면적 이상이 노출되어야 한다는 설계 조건을 만족하지 못할 수 있고, 그 결과 유기물을 포함하는 층들로부터 발생 가능한 가스들의 배출이 원활하게 이루어지지 못하는 경우가 발생할 수 있다. 이를 방지하기 위하여, 제2 영역(AR2)에는 제1 영역(AR1)에 정의되지 못한 홀(HLa)의 개수에 대응하여, 추가로 제1 관통홀들(HL-5a)이 정의될 수 있다. 따라서, 제1 도전층(EP-L1b)의 제1 관통홀들(HL-5)에 의해 제1 도전층(EP-L1b) 아래의 층(예를 들어, 제3 절연층(30))이 소정의 면적 이상이 노출되어야 한다는 한다는 설계 조건을 만족시킬 수 있다.

도 13b에서는 도시하지 않았으나, 도 12c와 같이 제1 영역(AR1)에 홀이 정의되지 않은 것을 보상하기 위해 제2 영역(AR2)에 배치된 제1 관통홀들(HL-5)의 크기를 확장시킬 수도 있다.

도 14a는 도 5c의 AA영역의 부분 확대도이다. 도 14b는 도 14a에 도시된 일부 구성을 확대하여 도시된 평면도이다.

도전부(EP-8)는 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이에 배치될 수 있다. 도전부(EP-8)는 제1 도전층(EP-L1c) 및 제2 도전층(EP-L2b)을 포함할 수 있다. 제1 도전층(EP-L1c)은 제1 전극(AE)과 동일층 상에 배치되고, 제2 도전층(EP-L2b)은 제2 전극(CE)과 동일층 상에 배치될 수 있다.

제1 도전층(EP-L1c)에는 복수의 제1 관통홀들(HL-6)이 정의될 수 있다. 복수의 제1 관통홀들(HL-6)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다. 제2 도전층(EP-L2b)에는 복수의 제2 관통홀들(HL-7)이 정의될 수 있다. 복수의 제2 관통홀들(HL-7)은 유기물을 포함하는 층들로부터 발생 가능한 가스들을 배출시키는 역할을 할 수 있다.

평면 상에서 제1 관통홀들(HL-6)과 제2 관통홀들(HL-7)은 서로 비중첩할 수 있다. 따라서, 제1 관통홀들(HL-6)이 형성된 영역은 제2 도전층(EP-L2b)에 의해 커버되고, 제2 관통홀들(HL-7)이 형성된 영역은 제1 도전층(EP-L1c)에 의해 커버될 수 있다. 따라서, 터치 신호 라인들(TSL)과 복수의 클록 신호 라인들(CL) 사이의 중첩 영역은 제1 도전층(EP-L1c) 및 제2 도전층(EP-L2b) 중 적어도 어느 하나에 의해 차폐될 수 있다. 즉, 도전부(EP-8)는 클록 신호 라인들(CL)의 신호로부터 발생하는 노이즈에 의한 터치감도의 변화를 감소시킬 수 있다.

도 14b에서는 복수의 제1 관통홀들(HL-6)과 복수의 제2 관통홀들(HL-7) 각각이 제2 방향(DR1)으로 배열되며, 제1 방향(DR1)을 따라 교대로 배치된 것을 예시적으로 도시하였으나, 이에 제한되는 것은 아니다. 복수의 제1 관통홀들(HL-6)과 복수의 제2 관통홀들(HL-7)은 평면상에서 비중첩하며 다양하게 배치를 가질 수 있다. 예를 들어, 복수의 제1 관통홀들(HL-6)과 복수의 제2 관통홀들(HL-7)이 제1 방향(DR1) 및 제2 방향(DR2)으로 서로 번갈아 가며 배치될 수 있다.

이상에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자 또는 해당 기술 분야에 통상의 지식을 갖는 자라면, 후술될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허청구범위에 의해 정하여져야만 할 것이다.

DD: 표시장치 DM: 표시모듈
DP: 유기발광 표시패널 TS: 터치감지유닛
SUB: 베이스층 DP-CL: 회로층
DP-OLED: 발광 소자층 TFE: 박막 봉지층
DA: 표시영역 NDA: 비표시영역

Claims (11)

1. 베이스층, 게이트 구동 회로, 상기 게이트 구동 회로와 전기적으로 연결된 클록 신호 라인들, 상기 게이트 구동 회로와 전기적으로 연결된 전압 라인들, 화소들, 상기 화소들에 전기적으로 연결된 데이터 라인들, 상기 화소들 및 상기 게이트 구동 회로와 전기적으로 연결된 게이트 라인들, 제1 도전부, 및 상기 제1 도전부와 상이한 층 상에 배치된 제2 도전부를 포함하는 표시 패널; 및
   상기 표시 패널 위에 배치되며, 터치감지부 및 상기 터치감지부와 전기적으로 연결되며 상기 클록 신호 라인들 위에 배치된 터치 신호 라인들을 포함하는 터치감지유닛을 포함하고,
   상기 제1 도전부는 상기 클록 신호 라인들 및 상기 터치 신호 라인들 사이에 배치되고, 상기 제1 도전부에는 제1 관통홀들이 정의되며, 상기 제1 관통홀들은 상기 클록 신호 라인들과 비중첩하고,
   상기 제2 도전부는 상기 제1 도전부와 상기 터치 신호 라인들 사이에 배치된 표시 장치.
2. 제1 항에 있어서,
   상기 제1 도전부는 상기 제1 관통홀들이 정의되지 않은 제1 영역, 상기 제1 관통홀들이 제1 밀도로 정의된 제2 영역, 및 상기 제1 관통홀들이 상기 제1 밀도보다 낮은 제2 밀도로 정의된 제3 영역을 포함하는 표시 장치.
3. 제1 항에 있어서,
   상기 화소들 각각은 제1 전극, 상기 제1 전극 위에 배치된 발광층, 및 상기 발광층 위에 배치된 제2 전극을 포함하고,
   상기 제1 도전부는 상기 제1 전극 및 상기 제2 전극 중 어느 하나와 동일한 층 상에 배치된 표시 장치.
4. 삭제
5. 제3 항에 있어서,
   상기 제1 도전부는 상기 제1 전극과 동일한 층 상에 배치되고, 상기 제2 도전부는 상기 제2 전극과 동일한 층 상에 배치된 표시 장치.
6. 제5 항에 있어서,
   평면 상에서 상기 제1 관통홀들은 상기 제2 도전부와 중첩하는 표시 장치.
7. 제5 항에 있어서,
   상기 제2 도전부에는 제2 관통홀들이 정의되며, 상기 제2 관통홀들은 상기 제1 관통홀들과 비중첩하는 표시 장치.
8. 제3 항에 있어서,
   상기 제1 도전부 및 상기 제2 도전부 각각에서는 상기 제2 전극에 제공되는 전압과 동일한 전압이 제공되는 표시 장치.
9. 제1 항에 있어서,
   상기 제1 관통홀들 중 적어도 일부는 상기 전압 라인들과 중첩하는 표시 장치.
10. 제1 항에 있어서,
    상기 표시 패널은 상기 화소들을 커버하는 박막 봉지층을 더 포함하고, 상기 터치감지유닛은 상기 박막 봉지층 위에 직접 배치된 표시 장치.
    
11. 제1 항에 있어서,
    상기 게이트 구동 회로는 복수의 구동 스테이지들을 포함하고, 상기 클록 신호 라인들은 상기 구동 스테이지들 각각으로 클록 신호들을 제공하는 표시 장치.

Images