KR102454388B1 - Transistor array and Display Device - Google Patents
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Abstract
본 발명은 상호 인접하게 배치된 N(N은 2 이상 정수)개의 트랜지스터를 포함하는 트랜지스터 어레이를 제공한다. N개의 트랜지스터는 게이트전극이 모두 공통으로 접속되고 하나의 액티브층으로 마련된 하나의 채널을 함께 공유한다.The present invention provides a transistor array including N (N is an integer greater than or equal to 2) transistors disposed adjacent to each other. The N transistors all have gate electrodes connected in common and share one channel provided as one active layer.
Description
본 발명은 트랜지스터 어레이 및 이를 이용한 표시장치에 관한 것이다.The present invention relates to a transistor array and a display device using the same.
정보화 기술이 발달함에 따라 사용자와 정보 간의 연결 매체인 표시장치의 시장이 커지고 있다. 이에 따라, 전계발광표시장치, 액정표시장치 및 플라즈마표시장치 등과 같은 다양한 형태의 표시장치에 대한 사용이 증가하고 있다.As information technology develops, the market for display devices, which is a connection medium between users and information, is growing. Accordingly, the use of various types of display devices such as an electroluminescent display device, a liquid crystal display device, and a plasma display device is increasing.
표시장치에는 복수의 서브 픽셀을 포함하는 표시 패널, 표시 패널을 구동하는 구동부 및 표시 패널에 전원을 공급하는 전원 공급부 등이 포함된다. 구동부에는 표시 패널에 스캔신호(또는 게이트신호)를 공급하는 스캔구동부 및 표시 패널에 데이터신호를 공급하는 데이터 구동부 등이 포함된다.The display device includes a display panel including a plurality of sub-pixels, a driving unit for driving the display panel, and a power supply unit for supplying power to the display panel. The driver includes a scan driver that supplies a scan signal (or a gate signal) to the display panel and a data driver that supplies a data signal to the display panel.
표시장치 중 일부는 서브 픽셀들에 포함된 트랜지스터 어레이에 스캔신호 및 데이터신호 등이 공급되면, 선택된 서브 픽셀로부터 빛이 출사 또는 발광하게 됨으로써 영상을 표시할 수 있다.In some display devices, when a scan signal and a data signal are supplied to the transistor array included in the sub-pixels, light is emitted or emitted from the selected sub-pixel to display an image.
앞서 설명한 표시장치 중 전계발광표시장치는 발광다이오드, 트랜지스터 및 커패시터를 기반으로 서브 픽셀들이 구현되며 소자의 보상을 위해 다수의 트랜지스터가 구비된 보상회로가 필요하다.Among the display devices described above, the electroluminescent display device implements sub-pixels based on a light emitting diode, a transistor, and a capacitor, and a compensation circuit including a plurality of transistors is required for device compensation.
그런데 종래 제안된 방식을 따라 보상회로를 구현할 경우 소자 배치의 공간 효율성이 떨어짐은 물론 고해상도 및 고집적화에 불리한 구조적 단점이 있어 이의 개선이 요구된다.However, when the compensation circuit is implemented according to the conventionally proposed method, there are structural disadvantages that are disadvantageous in terms of high resolution and high integration as well as a decrease in the space efficiency of device arrangement, so improvement is required.
상술한 배경기술의 문제점을 해결하기 위한 본 발명은 회로 내에서 많은 면적을 차지하는 스위칭용 트랜지스터를 보다 효율적으로 구성 및 배치하여 공간을 마련하고 그 공간을 다른 구조물의 배치에 활용하여 소자 배치의 공간 효율성을 높일 수 있음은 물론 고해상도 및 고집적화에 유리한 이점을 제공하는 것이다.The present invention for solving the problems of the above-mentioned background art provides a space by more efficiently configuring and arranging a switching transistor occupying a large area in a circuit, and utilizing the space for the arrangement of other structures to provide a space efficiency of device arrangement of course, it is to provide advantageous advantages for high resolution and high integration.
상술한 과제 해결 수단으로 본 발명은 상호 인접하게 배치된 N(N은 2 이상 정수)개의 트랜지스터를 포함하는 트랜지스터 어레이를 제공한다. N개의 트랜지스터는 게이트전극이 모두 공통으로 접속되고 하나의 액티브층으로 마련된 하나의 채널을 함께 공유한다.As a means of solving the above problems, the present invention provides a transistor array including N (N is an integer greater than or equal to 2) transistors disposed adjacent to each other. The N transistors all have gate electrodes connected in common and share one channel provided as one active layer.
다른 측면에서 본 발명은 상호 인접하게 배치된 N(N은 2 이상 정수)개의 트랜지스터를 포함하는 서브 픽셀들 및 서브 픽셀들을 기반으로 영상을 표시하는 표시 패널을 포함하는 전계발광표시장치를 제공한다. N개의 트랜지스터는 게이트전극이 모두 공통으로 접속되고 하나의 액티브층으로 마련된 하나의 채널을 함께 공유한다.In another aspect, the present invention provides an electroluminescent display device including sub-pixels including N (N is an integer greater than or equal to 2) transistors disposed adjacent to each other and a display panel displaying an image based on the sub-pixels. The N transistors all have gate electrodes connected in common and share one channel provided as one active layer.
본 발명은 서브 픽셀의 보상회로 내에서 많은 면적을 차지하는 스위칭용 트랜지스터를 보다 효율적으로 구성 및 배치하여 공간을 마련하고 그 공간을 다른 구조물의 배치에 활용하여 소자 배치의 공간 효율성을 높일 수 있음은 물론 고해상도 및 고집적화에 유리한 이점을 제공하는 효과가 있다.According to the present invention, it is possible to more efficiently configure and arrange a switching transistor occupying a large area in a compensation circuit of a sub-pixel to provide a space, and utilize the space for arrangement of other structures to increase the space efficiency of device arrangement, of course. There is an effect of providing advantageous advantages for high resolution and high integration.
도 1은 유기전계발광표시장치의 개략적인 블록도.
도 2는 표시 패널의 단면을 개략적으로 나타낸 예시도.
도 3은 서브 픽셀의 개략적인 회로 구성도.
도 4는 종래에 제안된 트랜지스터들의 접속 구조를 나타낸 예시도.
도 5는 도 4(b)의 단면도.
도 6은 도 5에 도시된 제1트랜지스터의 구조를 설명하기 위한 도면.
도 7은 제1실시예에 따른 트랜지스터들의 접속 구조를 나타낸 예시도.
도 8은 도 7(b)의 단면도.
도 9는 제2실시예에 따른 트랜지스터들의 접속 구조를 나타낸 예시도.
도 10은 보상회로를 갖는 서브 픽셀들의 회로 구성 예시도.
도 11은 도 10의 서브 픽셀 중 하나를 종래 기술에 따라 구현한 예시도.
도 12는 도 10의 서브 픽셀 중 하나를 본 발명에 따라 구현한 예시도.
도 13은 종래와 본 발명 간의 비교 설명을 위한 도면.1 is a schematic block diagram of an organic light emitting display device;
2 is an exemplary diagram schematically illustrating a cross-section of a display panel;
3 is a schematic circuit configuration diagram of a sub-pixel;
4 is an exemplary diagram illustrating a connection structure of transistors proposed in the prior art;
Figure 5 is a cross-sectional view of Figure 4 (b).
6 is a view for explaining the structure of the first transistor shown in FIG.
7 is an exemplary diagram illustrating a connection structure of transistors according to the first embodiment;
Fig. 8 is a cross-sectional view of Fig. 7(b).
9 is an exemplary diagram illustrating a connection structure of transistors according to a second embodiment.
10 is an exemplary circuit configuration diagram of sub-pixels having a compensation circuit;
11 is an exemplary view in which one of the sub-pixels of FIG. 10 is implemented according to the prior art;
12 is an exemplary view of one of the sub-pixels of FIG. 10 implemented according to the present invention;
13 is a view for explaining a comparison between the prior art and the present invention;
이하, 본 발명의 실시를 위한 구체적인 내용을 첨부된 도면을 참조하여 설명한다.Hereinafter, specific details for carrying out the present invention will be described with reference to the accompanying drawings.
이하에서 설명되는 전계발광표시장치는 텔레비젼, 영상 플레이어, 개인용 컴퓨터(PC), 홈시어터, 스마트폰, 가상현실기기(VR) 등으로 구현될 수 있다. 그리고 이하에서 설명되는 전계발광표시장치는 유기발광다이오드(발광소자)를 기반으로 구현된 유기전계발광표시장치를 일례로 설명한다. 그러나 이하에서 설명되는 전계발광표시장치는 무기발광다이오드를 기반으로 구현될 수도 있다.The electroluminescent display device described below may be implemented as a TV, an image player, a personal computer (PC), a home theater, a smart phone, a virtual reality device (VR), and the like. In addition, as an electroluminescent display device to be described below, an organic light emitting display device implemented based on an organic light emitting diode (light emitting device) will be described as an example. However, the electroluminescent display device described below may be implemented based on an inorganic light emitting diode.
끝으로, 이하에서 설명되는 전계발광표시장치의 박막 트랜지스터는 게이트전극을 제외하고 타입(N타입 또는 P타입)에 따라 소오스전극과 드레인전극 또는 드레인전극과 소오스전극으로 명명될 수 있는바, 이를 한정하지 않기 위해 제1전극과 제2전극으로 설명한다.Finally, the thin film transistor of the electroluminescent display device described below can be named as a source electrode and a drain electrode or a drain electrode and a source electrode depending on the type (N-type or P-type) except for the gate electrode. In order not to do so, the first electrode and the second electrode will be described.
도 1은 유기전계발광표시장치의 개략적인 블록도이고, 도 2는 표시 패널의 단면을 개략적으로 나타낸 예시도이며, 도 3은 서브 픽셀의 개략적인 회로 구성도이다.1 is a schematic block diagram of an organic light emitting display device, FIG. 2 is an exemplary diagram schematically illustrating a cross-section of a display panel, and FIG. 3 is a schematic circuit configuration diagram of a sub-pixel.
도 1에 도시된 바와 같이, 유기전계발광표시장치에는 영상 처리부(110), 타이밍 제어부(120), 데이터 구동부(130), 스캔 구동부(140), 표시 패널(150) 및 전원 공급부(160)가 포함된다.1 , the organic light emitting display device includes an
영상 처리부(110)는 외부로부터 공급된 데이터신호(DATA)와 더불어 데이터 인에이블 신호(DE) 등을 출력한다. 영상 처리부(110)는 데이터 인에이블 신호(DE) 외에도 수직 동기신호, 수평 동기신호 및 클럭신호 중 하나 이상을 출력할 수 있으나 이 신호들은 설명의 편의상 생략 도시한다.The
타이밍 제어부(120)는 영상 처리부(110)로부터 데이터 인에이블 신호(DE) 또는 수직 동기신호, 수평 동기신호 및 클럭신호 등을 포함하는 구동신호와 더불어 데이터신호(DATA)를 공급받는다. 타이밍 제어부(120)는 구동신호에 기초하여 스캔 구동부(140)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어신호(GDC)와 데이터 구동부(130)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어신호(DDC)를 출력한다.The
데이터 구동부(130)는 타이밍 제어부(120)로부터 공급된 데이터 타이밍 제어신호(DDC)에 응답하여 타이밍 제어부(120)로부터 공급되는 데이터신호(DATA)를 샘플링하고 래치하여 감마 기준전압으로 변환하여 출력한다. 데이터 구동부(130)는 데이터라인들(DL1 ~ DLn)을 통해 데이터신호(DATA)를 출력한다. 데이터 구동부(130)는 IC(Integrated Circuit) 형태로 형성될 수 있다.The
스캔 구동부(140)는 타이밍 제어부(120)로부터 공급된 게이트 타이밍 제어신호(GDC)에 응답하여 스캔신호를 출력한다. 스캔 구동부(140)는 스캔라인들(GL1 ~ GLm)을 통해 스캔신호를 출력한다. 스캔 구동부(140)는 IC(Integrated Circuit) 형태로 형성되거나 표시 패널(150)에 게이트인패널(Gate In Panel) 방식으로 형성된다.The
전원 공급부(160)는 고전위전압과 저전위전압 등을 출력한다. 전원 공급부(160)로부터 출력된 고전위전압과 저전위전압 등은 표시 패널(150)에 공급된다. 고전위전압은 제1전원라인(VDD)을 통해 표시 패널(150)에 공급되고 저전위전압은 제2전원라인(VSS)을 통해 표시 패널(150)에 공급된다.The
표시 패널(150)은 데이터 구동부(130) 및 스캔 구동부(140)로부터 공급된 데이터신호(DATA) 및 스캔신호 그리고 전원 공급부(160)로부터 공급된 전원에 대응하여 영상을 표시한다. 표시 패널(150)은 영상을 표시할 수 있도록 동작하는 서브 픽셀들(SP)을 포함한다.The
도 2에 도시된 바와 같이, 표시 패널(150)은 제1기판(또는 박막 트랜지스터 기판)(150a), 영상을 표시하기 위한 픽셀들(P)이 배치된 표시영역(AA), 영상을 비표시하는 비표시영역(NA) 및 제2기판(보호기판 또는 보호필름)(150b)을 갖는다. 제1기판(150a) 및 제2기판(150b)은 유리와 같이 강성을 갖는 재료 또는 수지와 같이 연성을 갖는 재료 등으로 선택될 수 있다.As shown in FIG. 2 , the
픽셀들(P)은 표시영역(AA) 상에 적색(R), 백색(W), 청색(B) 및 녹색(G)의 순으로 배치된 서브 픽셀들을 포함할 수 있다. 그러나 서브 픽셀들의 배치 순서는 발광재료, 발광면적, 보상회로의 구성(또는 구조) 등에 따라 다양하게 변경될 수 있다.The pixels P may include sub-pixels arranged in the order of red (R), white (W), blue (B), and green (G) on the display area AA. However, the arrangement order of the sub-pixels may be variously changed depending on the light emitting material, the light emitting area, the configuration (or structure) of the compensation circuit, and the like.
픽셀들(P)은 도시된 바와 같이 적색(R), 백색(W), 청색(B) 및 녹색(G)의 서브 픽셀들로 정의되거나 이와 달리 적색(R), 녹색(G) 및 청색(B)의 서브 픽셀들로 정의될 수 있다. 서브 픽셀들은 두 개의 전극 사이에 위치하는 발광층의 재료 또는 발광층으로부터 출사된 빛을 바꿔주는 컬러필터의 재료에 대응하여 출사광의 색이 결정되도록 구현될 수 있다. 즉, 서브 픽셀들의 특성에 따라 픽셀들(P)은 다양한 형태로 구현될 수 있다.Pixels P are defined as sub-pixels of red (R), white (W), blue (B) and green (G) as shown, or alternatively, red (R), green (G) and blue ( It can be defined as the sub-pixels of B). The sub-pixels may be implemented such that the color of the emitted light is determined according to the material of the light emitting layer positioned between the two electrodes or the material of the color filter that changes the light emitted from the light emitting layer. That is, the pixels P may be implemented in various forms according to the characteristics of the sub-pixels.
도 3에 도시된 바와 같이, 하나의 서브 픽셀에는 스위칭 트랜지스터(T1), 구동 트랜지스터(DT), 커패시터(Cst), 보상회로(CC) 및 유기 발광다이오드(OLED)가 포함된다. 유기 발광다이오드(OLED)를 제외한 스위칭 트랜지스터(T1), 구동 트랜지스터(DT), 커패시터(Cst), 보상회로(CC)는 트랜지스터 어레이에 포함된다. 그리고 서브 픽셀의 구현 방식에 따라 보상회로(CC)는 생략될 수도 있다.As shown in FIG. 3 , one sub-pixel includes a switching transistor T1 , a driving transistor DT, a capacitor Cst, a compensation circuit CC, and an organic light emitting diode (OLED). Except for the organic light emitting diode (OLED), the switching transistor T1 , the driving transistor DT, the capacitor Cst, and the compensation circuit CC are included in the transistor array. In addition, the compensation circuit CC may be omitted depending on the implementation method of the sub-pixel.
스위칭 트랜지스터(T1)는 제1스캔라인(GL1)을 통해 공급된 스캔신호에 응답하여 제1데이터라인(DL1)을 통해 공급되는 데이터신호가 커패시터(Cst)에 데이터전압으로 저장되도록 스위칭 동작한다. 구동 트랜지스터(DT)는 커패시터(Cst)에 저장된 데이터전압에 따라 제1전원라인(VDD)(고전위전압)과 제2전원라인(VSS)(저전위전압) 사이로 구동 전류가 흐르도록 동작한다. 유기 발광다이오드(OLED)는 구동 트랜지스터(DR)에 의해 형성된 구동 전류에 따라 빛을 발광하도록 동작한다.The switching transistor T1 performs a switching operation so that the data signal supplied through the first data line DL1 is stored as a data voltage in the capacitor Cst in response to the scan signal supplied through the first scan line GL1 . The driving transistor DT operates so that a driving current flows between the first power line VDD (high potential voltage) and the second power line VSS (low potential voltage) according to the data voltage stored in the capacitor Cst. The organic light emitting diode OLED operates to emit light according to a driving current formed by the driving transistor DR.
보상회로(CC)는 구동 트랜지스터(DR)의 문턱전압 등을 보상하기 위해 서브 픽셀 내에 추가된 회로이다. 도 3에서는 스위칭 트랜지스터(T1), 구동 트랜지스터(DT), 커패시터(Cst) 및 유기 발광다이오드(OLED)를 포함하는 2T(Transistor)1C(Capacitor) 구조의 서브 픽셀을 일례로 설명하였다.The compensation circuit CC is a circuit added in the sub-pixel to compensate for the threshold voltage of the driving transistor DR. In FIG. 3 , a sub-pixel having a 2T (Transistor) 1C (Capacitor) structure including a switching transistor T1 , a driving transistor DT, a capacitor Cst, and an organic light emitting diode (OLED) has been described as an example.
하지만, 보상회로(CC)의 구성에 따라 3T1C, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C 등으로 구조가 변경될 수도 있다. 이처럼, 보상회로(CC)는 하나 이상의 트랜지스터로 구성될 수 있지만, 보상 방법에 따라 매우 다양한 형태로 구성될 수 있다.However, the structure may be changed to 3T1C, 4T1C, 5T1C, 6T1C, 7T1C, 8T1C, etc. according to the configuration of the compensation circuit CC. As such, the compensation circuit CC may be configured with one or more transistors, but may be configured in many different forms depending on a compensation method.
도 2에서는 정극성 전압에 의해 턴온되는 N타입을 일례로 스위칭 트랜지스터(T1)와 구동 트랜지스터(DT)를 도시하였으나 이는 부극성 전압에 의해 턴온되는 P타입으로 선택될 수도 있다. 이하에서는 보상회로(CC)의 내부에 포함된 트랜지스터들을 기반으로 본 발명과 관련된 부분을 도시 및 설명하되, P타입의 트랜지스터를 일례로 한다.In FIG. 2 , the switching transistor T1 and the driving transistor DT are illustrated as an example of the N-type turned on by the positive voltage, but it may be selected as the P-type turned on by the negative voltage. Hereinafter, parts related to the present invention will be illustrated and described based on transistors included in the compensation circuit CC, but a P-type transistor will be taken as an example.
<종래><Conventional>
도 4는 종래에 제안된 트랜지스터들의 접속 구조를 나타낸 예시도이고, 도 5는 도 4(b)의 단면도이며, 도 6은 도 5에 도시된 제1트랜지스터의 구조를 설명하기 위한 도면이다.FIG. 4 is an exemplary view showing a connection structure of transistors proposed in the prior art, FIG. 5 is a cross-sectional view of FIG. 4(b), and FIG. 6 is a view for explaining the structure of the first transistor shown in FIG.
도 4에 도시된 바와 같이, 종래에는 보상회로 구현 시 2개의 트랜지스터(M1, M2)를 사용하는 예가 제안된 바 있다. 제1 및 제2트랜지스터(M1, M2)의 게이트전극은 게이트전극끼리 그리고 드레인전극은 드레인전극끼리 공통으로 접속된다.As shown in FIG. 4 , an example of using two transistors M1 and M2 when implementing a compensation circuit has been conventionally proposed. The gate electrodes of the first and second transistors M1 and M2 are commonly connected to each other, and the drain electrode to the drain electrodes are commonly connected to each other.
이 구조는 게이트전극에 인가된 전압에 의해 2개의 트랜지스터(M1, M2)가 동시에 턴온된다. 그리고 2개의 트랜지스터(M1, M2)의 동시 턴온 동작에 의해, 제A노드(A), 제B노드(B) 및 제C노드(C)는 동시에 전기적으로 연결(도통)된다. 이때, 3개의 노드(A ~ C)가 연결된다는 것은 제A노드(A)의 신호나 전압이 제C노드(C)로, 제B노드(B)의 신호나 전압이 제C노드(C)로, 또는 제C노드(C)의 신호나 전압이 제A노드(A)와 제B노드(B)로 분기된다 로 해석될 수 있다.In this structure, the two transistors M1 and M2 are simultaneously turned on by the voltage applied to the gate electrode. And, by the simultaneous turn-on operation of the two transistors M1 and M2, the A-th node (A), the B-th node (B), and the C-th node (C) are simultaneously electrically connected (conducted). At this time, that the three nodes (A ~ C) are connected means that the signal or voltage of the A-th node (A) is the C-th node (C), and the signal or the voltage of the B-th node (B) is the C-th node (C). It can be interpreted as , or that the signal or voltage of the C-th node (C) is branched into the A-th node (A) and the B-th node (B).
종래에는 도 4(a)와 같이 접속된 제1 및 제2트랜지스터(M1, M2)를 구현하기 위해 이들에 하나의 게이트금속층(GATE)을 배치하였다. 하지만, 종래에 제안된 구조는 도 5와 같이 액티브층(ACT(M1), ACT(M2))을 트랜지스터들의 영역마다 형성하여 각기 구분된 채널을 갖도록 하였는데 이를 설명하면 다음과 같다.Conventionally, in order to implement the first and second transistors M1 and M2 connected as shown in FIG. 4A , one gate metal layer GATE is disposed thereon. However, in the conventionally proposed structure, as shown in FIG. 5 , the active layers ACT(M1) and ACT(M2) are formed for each region of the transistors to have separate channels.
도 5 및 도 6에 도시된 바와 같이, 제1기판(150a) 상에는 액티브층(ACT)이 형성되고, 액티브층(ACT) 상에는 게이트절연층(GI)이 형성되고, 게이트절연층(GI) 상에는 게이트금속층(GATE)이 형성된다. 도 5에서, ACT(M1)는 제1트랜지스터(M1)의 액티브층이되고, ACT(M2)는 제2트랜지스터(M2)의 액티브층이 된다.5 and 6 , an active layer ACT is formed on the
액티브층(ACT(M1), ACT(M2))은 산화물 재료로 선택된다. 산화물 재료로 선택된 액티브층(ACT(M1), ACT(M2))은 금속화 공정을 거치며 게이트금속층(GATE)에 의해 보호되는 영역(비 노출영역)은 채널영역(CH)이 되지만 나머지 노출된 영역은 소스 및 드레인전극층(SOURCE, DRAIN)과 같이 전극 역할을 할 수 있는 금속층이 된다.The active layers ACT(M1) and ACT(M2) are selected from oxide materials. The active layers ACT(M1) and ACT(M2) selected as oxide materials undergo a metallization process, and the region (non-exposed region) protected by the gate metal layer GATE becomes the channel region CH, but the remaining exposed regions Silver becomes a metal layer that can act as an electrode, such as the source and drain electrode layers (SOURCE, DRAIN).
실험 결과에 따르면, 종래에 제안된 구조는 제1 및 제2트랜지스터(M1, M2)의 게이트전극이 공통으로 접속되어 있어 동시 구동이 필요한 보상회로에 적용할 수 있는 이점이 있다. 하지만, 종래에 제안된 구조는 각기 구분된 채널을 갖도록 제1 및 제2트랜지스터(M1, M2)가 구현되어 있어 소자 배치의 공간 효율성이 떨어짐은 물론 고해상도 및 고집적화에 불리한 구조적 단점을 갖는 것으로 나타났다.According to the experimental results, the conventionally proposed structure has the advantage that it can be applied to a compensation circuit requiring simultaneous driving because the gate electrodes of the first and second transistors M1 and M2 are commonly connected. However, in the conventionally proposed structure, the first and second transistors M1 and M2 are implemented so as to have separate channels, so space efficiency of device arrangement is lowered, and it has been shown to have structural disadvantages that are disadvantageous for high resolution and high integration.
이하, 종래 기술을 기반으로 한 실험을 통해 마련된 본 발명의 실시예를 설명하면 다음과 같다.Hereinafter, an embodiment of the present invention prepared through an experiment based on the prior art will be described as follows.
<실시예><Example>
도 7은 제1실시예에 따른 트랜지스터들의 접속 구조를 나타낸 예시도이고, 도 8은 도 7(b)의 단면도이다.7 is an exemplary view illustrating a connection structure of transistors according to the first embodiment, and FIG. 8 is a cross-sectional view of FIG. 7(b).
도 7에 도시된 바와 같이, 제1실시예는 보상회로 구현 시 3개의 트랜지스터(M1, M2, M3)를 사용하는 예를 제안한다. 제1 내지 제3트랜지스터(M1 ~ M3)의 게이트전극은 게이트전극끼리 그리고 제1 내지 제3트랜지스터(M1 ~ M3)의 소스전극 및 드레인전극은 자신과 인접한 트랜지스터의 소스전극 또는 드레인전극에 접속된다.As shown in FIG. 7 , the first embodiment proposes an example of using three transistors M1 , M2 , and M3 when implementing the compensation circuit. The gate electrodes of the first to third transistors M1 to M3 are connected to each other, and the source and drain electrodes of the first to third transistors M1 to M3 are connected to the source electrode or drain electrode of the adjacent transistor. .
이 구조는 게이트전극에 인가된 전압에 의해 3개의 트랜지스터(M1 ~ M3)가 동시에 턴온된다. 그리고 3개의 트랜지스터(M1 ~ M3)의 동시 턴온 동작에 의해, 제A노드(A), 제B노드(B) 및 제C노드(C)는 동시에 전기적으로 연결(도통)된다. 이때, 3개의 노드(A ~ C)가 연결된다는 것은 제A노드(A)의 신호나 전압이 제C노드(C)로, 제B노드(B)의 신호나 전압이 제C노드(C)로, 또는 제C노드(C)의 신호나 전압이 제A노드(A)와 제B노드(B)로 분기된다 로 해석될 수 있다.In this structure, the three transistors M1 to M3 are simultaneously turned on by the voltage applied to the gate electrode. And, by the simultaneous turn-on operation of the three transistors M1 to M3, the A-th node (A), the B-th node (B), and the C-th node (C) are electrically connected (conducted) at the same time. At this time, that the three nodes (A ~ C) are connected means that the signal or voltage of the A-th node (A) is the C-th node (C), and the signal or the voltage of the B-th node (B) is the C-th node (C). It can be interpreted as , or that the signal or voltage of the C-th node (C) is branched into the A-th node (A) and the B-th node (B).
위의 설명 중 일부에 수식을 덧붙여 설명하면 다음과 같다.Some of the above explanations are explained by adding formulas as follows.
TFT ON : Vg - Vs (3개의 node 전압 중 가장 낮은 전압 = Vref) < Vth -> 제A 내지 제C(A ~ C) 노드 모두 단락TFT ON: Vg - Vs (the lowest voltage among the three node voltages = Vref) < Vth -> Short-circuited all nodes A to C (A to C)
TFT OFF : Vg - Vs (3개의 node 전압 중 가장 높은 전압) > Vth -> 제A 내지 제C(A ~ C) 노드 모두 개방TFT OFF : Vg - Vs (highest voltage among the three node voltages) > Vth -> All nodes A to C (A to C) are open
제1실시예는 도 7(a)와 같이 접속된 제1 내지 제3트랜지스터(M1 ~ M3)를 구현하기 위해 이들에 하나의 게이트금속층(GATE)을 배치한다. 그리고, 도 7(b) 및 도 7(c)와 같이 하나의 액티브층(ACT(M1) ~ ACT(M3))으로 마련된 하나의 채널을 제1 내지 제3트랜지스터(M1 ~ M3)가 함께 공유하도록 하는데 이를 설명하면 다음과 같다.In the first embodiment, one gate metal layer GATE is disposed on the first to third transistors M1 to M3 connected as shown in FIG. 7A . And, as shown in FIGS. 7(b) and 7(c), the first to third transistors M1 to M3 share one channel provided with one active layer ACT(M1) to ACT(M3). Here's how to do it:
도 7(b)을 참조하면, 제A노드(A)와 제B노드(B)는 수직방향으로 상호 이격하여 배치되고 양단의 하단이 접속된다. 제C노드(C)는 제A노드(A)와 제B노드(B) 간의 접속이 이루어지는 지점의 중앙에서 시작하여 수직방향으로 돌출된다.Referring to FIG. 7(b), the A-th node (A) and the B-th node (B) are disposed to be spaced apart from each other in the vertical direction, and lower ends of both ends are connected. The C-th node (C) starts from the center of the point where the connection between the A-th node (A) and the B-th node (B) is made and protrudes in the vertical direction.
그 결과 제A노드(A)와 제B노드(B)는 디귿자(ㄷ) 모양이 왼쪽으로 90도 회전된 형상 또는 U자 형상을 갖고, 제C노드(C)는 일자(1) 형상 또는 I자 형상을 갖는다. 게이트금속층(GATE)은 제A 내지 제C노드(A ~ C)가 모두 접속되는 접속지점(또는 각 노드의 끝단)을 따라 수평방향으로 배치된다.As a result, the A-th node (A) and the B-th node (B) have a shape (c) rotated 90 degrees to the left or a U-shape, and the C-th node (C) has a straight (1) shape or I has the shape of a The gate metal layer GATE is disposed in a horizontal direction along a connection point (or an end of each node) to which all of the A to Cth nodes A to C are connected.
도 7(b)의 구조에 따르면, 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에 수평을 이루며 제1, 제3 및 제2트랜지스터(M1, M3, M2)의 순으로 트랜지스터들이 배치된다. 그리고 제A 내지 제C노드(A ~ C)의 전체적인 형상은 대문자 Y와 유사한 형상을 갖는다.According to the structure of FIG. 7(b), the first, third, and second transistors M1, M3, and M2 are horizontally arranged at the connection points to which the A to C-th nodes A to C are connected, and the transistors are in the order of M1, M3, and M2. are placed And the overall shape of the A to C-th nodes (A to C) has a shape similar to the capital letter Y.
도 7(c)을 참조하면, 제A노드(A)와 제B노드(B)는 수직방향으로 상호 이격하여 배치되고 양단의 하단이 접속된다. 제C노드(C)는 제A노드(A)와 제B노드(B) 간의 접속이 이루어지는 지점의 좌측(또는 제A노드의 끝단)에서 시작하여 수직방향으로 돌출된다.Referring to FIG. 7(c), the A-th node (A) and the B-th node (B) are disposed to be spaced apart from each other in the vertical direction, and the lower ends of both ends are connected. The C-th node (C) starts from the left side (or the end of the A-th node) of the point where the connection between the A-th node (A) and the B-th node (B) is made and protrudes in the vertical direction.
그 결과 제A노드(A)와 제B노드(B)는 디귿자(ㄷ) 모양이 왼쪽으로 90도 회전된 형상 또는 U자 형상을 갖고, 제C노드(C)는 일자(1) 형상 또는 I자 형상을 갖는다. 게이트금속층(GATE)은 제A 내지 제C노드(A ~ C)가 모두 접속되는 접속지점을 따라 수평방향으로 배치된다.As a result, the A-th node (A) and the B-th node (B) have a shape (c) rotated 90 degrees to the left or a U-shape, and the C-th node (C) has a straight (1) shape or I has the shape of a The gate metal layer GATE is disposed in a horizontal direction along a connection point to which all of the A to Cth nodes A to C are connected.
도 7(c)의 구조에 따르면, 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에 제1, 제3 및 제2트랜지스터(M1, M3, M2)가 배치되되, 제1 및 제3트랜지스터(M1, M3)는 수직을 이루며(일부 영역이 중첩해도 무방) 배치되고 제2트랜지스터(M2)는 제B노드(B)의 끝단에 배치된다. 그리고 제A 내지 제C노드(A ~ C)의 전체적인 형상은 소문자 y를 가로 방향으로 대칭 이동 시킨 형상을 갖는다.According to the structure of FIG. 7(c), the first, third and second transistors M1, M3, and M2 are disposed at the connection points to which the A to C-th nodes A to C are connected, the first and The third transistors M1 and M3 are disposed vertically (partial regions may overlap), and the second transistor M2 is disposed at the end of the B-th node B. As shown in FIG. And the overall shape of the A to C nodes (A to C) has a shape in which the lowercase letter y is symmetrically moved in the horizontal direction.
종래에는 도 5와 같이 액티브층을 트랜지스터들의 영역마다 형성하여 각기 구분된 채널을 갖도록 하였다. 하지만, 제1실시예는 종래와 달리 하나의 액티브층을 모든 트랜지스터들이 공유하도록 형성하는데 이를 설명하면 다음과 같다.Conventionally, as shown in FIG. 5, an active layer is formed for each region of the transistors to have separate channels. However, in the first embodiment, unlike the prior art, one active layer is formed to be shared by all transistors, which will be described as follows.
도 8에 도시된 바와 같이, 제1기판(150a) 상에는 액티브층(ACT)이 형성되고, 액티브층(ACT) 상에는 게이트절연층(GI)이 형성되고, 게이트절연층(GI) 상에는 게이트금속층(GATE)이 형성된다. 도 8에서, ACT(M1)는 제1트랜지스터(M1)의 액티브층이되고, ACT(M3)는 제3트랜지스터(M3)의 액티브층이 되고, ACT(M2)는 제2트랜지스터(M2)의 액티브층이 된다.8, an active layer ACT is formed on the
액티브층(ACT(M1), ACT(M3), ACT(M2))은 산화물 재료로 선택된다. 산화물 재료로 선택된 액티브층(ACT(M1), ACT(M3), ACT(M2))은 금속화 공정을 거치며 게이트금속층(GATE)에 의해 보호되는 영역(비 노출영역)은 채널영역(CH)이 되지만 나머지 노출된 영역은 소스 및 드레인전극층과 같이 전극 역할을 할 수 있는 금속층이 된다.The active layers ACT(M1), ACT(M3) and ACT(M2) are selected from oxide materials. The active layers ACT(M1), ACT(M3), and ACT(M2) selected as oxide materials undergo a metallization process, and the region (non-exposed region) protected by the gate metal layer GATE is the channel region CH. However, the remaining exposed region becomes a metal layer that can act as an electrode, such as the source and drain electrode layers.
실험 결과에 따르면, 제1실시예의 구조는 제1 내지 제3트랜지스터(M1 ~ M3)의 게이트전극이 공통으로 접속되어 있어 동시 구동이 필요한 보상회로에 적용할 수 있는 이점이 있다. 또한, 제1실시예의 구조는 하나로 통일된 채널을 공유하도록 제1 내지 제3트랜지스터(M1 ~ M3)가 구현되므로 다수의 스위칭 트랜지스터가 필요할 경우 소자 배치의 공간 효율성(적은 면적을 차지하므로)을 높일 수 있음은 물론 고해상도 및 고집적화에 유리한 구조적 이점을 갖는 것으로 나타났다.According to the experimental results, in the structure of the first embodiment, the gate electrodes of the first to third transistors M1 to M3 are connected in common, so that the structure can be applied to a compensation circuit requiring simultaneous driving. In addition, in the structure of the first embodiment, since the first to third transistors M1 to M3 are implemented to share a unified channel, when a plurality of switching transistors are required, the space efficiency of device arrangement (since it occupies a small area) is increased. It has been shown to have structural advantages advantageous for high resolution and high integration.
<제2실시예><Second embodiment>
도 9는 제2실시예에 따른 트랜지스터들의 접속 구조를 나타낸 예시도이다.9 is an exemplary diagram illustrating a connection structure of transistors according to a second embodiment.
도 9에 도시된 바와 같이, 제2실시예는 보상회로 구현 시 N(N은 2 이상 정수)개의 트랜지스터를 사용하는 예를 제안한다. 도 9에서는 게이트전극이 모두 공통으로 연결된 3개의 트랜지스터를 일례로 하였다.As shown in FIG. 9 , the second embodiment proposes an example of using N (N is an integer greater than or equal to 2) transistors when implementing the compensation circuit. In FIG. 9 , three transistors having all gate electrodes connected in common are taken as an example.
하지만, 제3트랜지스터(M3)는 생략될 수도 있고, 제3트랜지스터의 자리에 제1 및 제2트랜지스터와 같이 2개의 트랜지스터가 위치할 수도 있다. 그러나 이하에서는 3개의 트랜지스터를 중점으로 설명하되 필요한 경우 2개의 트랜지스터로 구현된 경우에 대해서도 설명한다.However, the third transistor M3 may be omitted, or two transistors like the first and second transistors may be positioned in place of the third transistor. However, in the following description, three transistors will be mainly described, but if necessary, a case implemented with two transistors will also be described.
제1 내지 제3트랜지스터(M1 ~ M3)의 게이트전극은 게이트전극끼리, 상호 인접한 제1 및 제2트랜지스터(M1, M2)의 드레인전극은 드레인전극끼리 그리고 상호 인접한 제1 및 제2트랜지스터(M1, M2)의 드레인전극은 이들과 이격한 제3트랜지스터(M3)의 소스전극에 접속된다. 그러나 2개의 트랜지스터를 사용하는 경우, 제3트랜지스터(M3)는 생략되고 제1 및 제2트랜지스터(M1, M2)의 드레인전극은 제C노드(C)에 바로 연결된다.The gate electrodes of the first to third transistors M1 to M3 are gate electrodes, the drain electrodes of the first and second transistors M1 and M2 adjacent to each other are drain electrodes, and the first and second transistors M1 adjacent to each other. , M2) is connected to the source electrode of the third transistor M3 spaced apart from them. However, in the case of using two transistors, the third transistor M3 is omitted and the drain electrodes of the first and second transistors M1 and M2 are directly connected to the C-th node C. As shown in FIG.
이 구조는 게이트전극에 인가된 전압에 의해 3개의 트랜지스터(M1 ~ M3)가 동시에 턴온된다. 그리고 3개의 트랜지스터(M1 ~ M3)의 동시 턴온 동작에 의해, 제A노드(A), 제B노드(B) 및 제C노드(C)는 동시에 전기적으로 연결(도통)된다. 이때, 3개의 노드(A ~ C)가 연결된다는 것은 제A노드(A)의 신호나 전압이 제C노드(C)로, 제B노드(B)의 신호나 전압이 제C노드(C)로, 또는 제C노드(C)의 신호나 전압이 제A노드(A)와 제B노드(B)로 분기된다 로 해석될 수 있다.In this structure, the three transistors M1 to M3 are simultaneously turned on by the voltage applied to the gate electrode. And, by the simultaneous turn-on operation of the three transistors M1 to M3, the A-th node (A), the B-th node (B), and the C-th node (C) are electrically connected (conducted) at the same time. At this time, that the three nodes (A ~ C) are connected means that the signal or voltage of the A-th node (A) is the C-th node (C), and the signal or the voltage of the B-th node (B) is the C-th node (C). It can be interpreted as , or that the signal or voltage of the C-th node (C) is branched into the A-th node (A) and the B-th node (B).
위의 설명 중 일부에 수식을 덧붙여 설명하면 다음과 같다.Some of the above explanations are explained by adding formulas as follows.
TFT ON : Vg - Vs (3개의 node 전압 중 가장 낮은 전압 = Vref) < Vth -> 제A 내지 제C(A ~ C) 노드 모두 단락TFT ON: Vg - Vs (the lowest voltage among the three node voltages = Vref) < Vth -> Short-circuited all nodes A to C (A to C)
TFT OFF : Vg - Vs (3개의 node 전압 중 가장 높은 전압) > Vth -> 제A 내지 제C(A ~ C) 노드 모두 개방TFT OFF : Vg - Vs (highest voltage among the three node voltages) > Vth -> All nodes A to C (A to C) are open
제2실시예는 도 9(a)와 같이 접속된 제1 내지 제3트랜지스터(M1 ~ M3)를 구현하기 위해 이들에 하나의 게이트금속층(GATE)을 배치한다. 그리고, 도 9(b) 및 도 9(c)와 같이 하나의 액티브층(ACT(M1) ~ ACT(M3))으로 마련된 하나의 채널을 제1 내지 제3트랜지스터(M1 ~ M3)가 함께 공유하도록 하는데 이를 설명하면 다음과 같다.In the second embodiment, one gate metal layer GATE is disposed on the first to third transistors M1 to M3 connected as shown in FIG. 9A . In addition, the first to third transistors M1 to M3 share one channel provided with one active layer ACT(M1) to ACT(M3) as shown in FIGS. 9(b) and 9(c). Here's how to do it:
도 9(b)를 참조하면, 제A노드(A)와 제B노드(B)는 수직방향으로 상호 이격하여 배치되고 양단의 하단이 접속된다. 제C노드(C)는 제A노드(A)와 제B노드(B) 간의 접속이 이루어지는 지점의 중앙에서 시작하여 수직방향으로 돌출된다.Referring to FIG. 9( b ), the A-th node (A) and the B-th node (B) are disposed to be spaced apart from each other in the vertical direction, and the lower ends of both ends are connected. The C-th node (C) starts from the center of the point where the connection between the A-th node (A) and the B-th node (B) is made and protrudes in the vertical direction.
그 결과 제A노드(A)와 제B노드(B)는 디귿자(ㄷ) 모양이 왼쪽으로 90도 회전된 형상 또는 U자 형상을 갖고, 제C노드(C)는 일자(1) 형상 또는 I자 형상을 갖는다. 게이트금속층(GATE)은 제A 내지 제C노드(A ~ C)가 모두 접속되는 접속지점(또는 각 노드의 끝단)을 따라 수평방향으로 배치된다.As a result, the A-th node (A) and the B-th node (B) have a shape (c) rotated 90 degrees to the left or a U-shape, and the C-th node (C) has a straight (1) shape or I has the shape of a The gate metal layer GATE is disposed in a horizontal direction along a connection point (or an end of each node) to which all of the A to Cth nodes A to C are connected.
도 9(b)의 구조에 따르면, 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에 수평을 이루며 제1, 제3 및 제2트랜지스터(M1, M3, M2)의 순으로 트랜지스터들이 배치된다. 그리고 제A 내지 제C노드(A ~ C)의 전체적인 형상은 대문자 Y와 유사한 형상을 갖는다. 그러나 2개의 트랜지스터를 사용하는 경우, 제3트랜지스터(M3)는 생략된다. 그러므로 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에는 수평을 이루며 제1, 및 제2트랜지스터(M1, M2)가 배치된다.According to the structure of FIG. 9(b), the first, third, and second transistors M1, M3, and M2 are horizontally arranged at the connection points to which the A to C-th nodes A to C are connected. are placed And the overall shape of the A to C-th nodes (A to C) has a shape similar to the capital letter Y. However, when two transistors are used, the third transistor M3 is omitted. Therefore, the first and second transistors M1 and M2 are arranged horizontally at the connection points where the A to Cth nodes A to C are connected.
도 9(c)를 참조하면, 제A노드(A)와 제B노드(B)는 수직방향으로 상호 이격하여 배치되고 양단의 하단이 접속된다. 제C노드(C)는 제A노드(A)와 제B노드(B) 간의 접속이 이루어지는 지점의 좌측(또는 제A노드의 끝단)에서 시작하여 수직방향으로 돌출된다.Referring to FIG. 9(c), the A-th node (A) and the B-th node (B) are disposed to be spaced apart from each other in the vertical direction, and lower ends of both ends are connected. The C-th node (C) starts from the left side (or the end of the A-th node) of the point where the connection between the A-th node (A) and the B-th node (B) is made and protrudes in the vertical direction.
그 결과 제A노드(A)와 제B노드(B)는 디귿자(ㄷ) 모양이 왼쪽으로 90도 회전된 형상 또는 U자 형상을 갖고, 제C노드(C)는 일자(1) 형상 또는 I자 형상을 갖는다. 게이트금속층(GATE)은 제A 내지 제C노드(A ~ C)가 모두 접속되는 접속지점을 따라 수평방향으로 배치된다.As a result, the A-th node (A) and the B-th node (B) have a shape (c) rotated 90 degrees to the left or a U-shape, and the C-th node (C) has a straight (1) shape or I has the shape of a The gate metal layer GATE is disposed in a horizontal direction along a connection point to which all of the A to Cth nodes A to C are connected.
도 9(c)의 구조에 따르면, 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에 제1, 제3 및 제2트랜지스터(M1, M3, M2)가 배치되되, 제1 및 제3트랜지스터(M1, M3)는 수직을 이루며(일부 영역이 중첩해도 무방) 배치되고 제2트랜지스터(M2)는 제B노드(B)의 끝단에 배치된다. 그리고 제A 내지 제C노드(A ~ C)의 전체적인 형상은 소문자 y를 가로 방향으로 대칭 이동 시킨 형상을 갖는다. 그러나 2개의 트랜지스터를 사용하는 경우, 제3트랜지스터(M3)는 생략된다. 그러므로 제A 내지 제C노드(A ~ C)가 접속되는 접속지점에는 수평을 이루며 제1, 및 제2트랜지스터(M1, M2)가 배치된다.According to the structure of FIG. 9(c), the first, third and second transistors M1, M3, and M2 are disposed at the connection points where the A to C-th nodes A to C are connected, the first and The third transistors M1 and M3 are disposed vertically (partial regions may overlap), and the second transistor M2 is disposed at the end of the B-th node B. As shown in FIG. And the overall shape of the A to C nodes (A to C) has a shape in which the lowercase letter y is symmetrically moved in the horizontal direction. However, when two transistors are used, the third transistor M3 is omitted. Therefore, the first and second transistors M1 and M2 are arranged horizontally at the connection points where the A to Cth nodes A to C are connected.
종래에는 도 5와 같이 액티브층을 트랜지스터들의 영역마다 형성하여 각기 구분된 채널을 갖도록 하였다. 하지만, 제2실시예 또한 제1실시예와 같이 하나의 액티브층을 모든 트랜지스터들이 공유하도록 형성한다. 이 설명은 앞서 설명된 제1실시예에 이미 설명되어 있으므로 제1실시예의 도 8과 관련된 부분을 참조한다.Conventionally, as shown in FIG. 5, an active layer is formed for each region of the transistors to have separate channels. However, in the second embodiment, as in the first embodiment, one active layer is formed so that all transistors share it. Since this description has already been described in the first embodiment described above, reference is made to the portion related to Fig. 8 of the first embodiment.
실험 결과에 따르면, 제1실시예 및 제2실시예의 구조를 따르면, 게이트전극을 공통으로 접속하고 이들이 하나로 통일된 채널을 공유하도록 하는 구조는 적어도 2개의 트랜지스터에 적용 가능한 것으로 나타났다.According to the experimental results, according to the structures of the first and second embodiments, the structure in which the gate electrodes are commonly connected and they share a unified channel was found to be applicable to at least two transistors.
특히, 본 발명은 보상회로 구현 시 게이트전극이 공통으로 접속된 N(N은 2 이상 정수)개의 트랜지스터를 사용할 경우 소자 배치의 공간 효율성(적은 면적을 차지하므로)을 높일 수 있음은 물론 고해상도 및 고집적화에 유리한 구조적 이점을 갖는 것으로 나타났다.In particular, the present invention can increase the space efficiency (since it occupies a small area) of device arrangement, as well as high resolution and high integration, when N (N is an integer greater than or equal to 2) transistors commonly connected to the gate electrode are used when implementing the compensation circuit. has been shown to have advantageous structural advantages.
그러므로 본 발명은 2개 또는 M개(M은 2 이상 정수)의 게이트전극이 공통으로 접속 및 동시 구동이 필요한 트랜지스터들을 보상회로에 적용할 때, 하나의 통합된 채널을 공유하도록 2개 또는 N개(N은 2 이상 정수)의 트랜지스터들을 형성하여 소자 배치의 공간 효율성(적은 면적을 차지하므로)을 높일 수 있음은 물론 고집적화에 유리한 구조적 이점을 가질 수 있다.Therefore, in the present invention, when two or M gate electrodes (M is an integer greater than or equal to 2) gate electrodes are commonly connected and transistors that require simultaneous driving are applied to a compensation circuit, two or N gate electrodes are used to share one integrated channel. By forming transistors (N is an integer greater than or equal to 2), space efficiency (since it occupies a small area) of device arrangement may be increased, and structural advantages may be advantageous for high integration.
이하에서는 앞서 설명한 실시예들 중 제2실시예, 특히 제2실시예 중 게이트전극이 공통으로 접속된 2개의 트랜지스터를 특정 보상회로에 사용할 경우를 일례로 설명한다.Hereinafter, a case in which two transistors having a gate electrode connected in common are used in a specific compensation circuit in the second embodiment among the above-described embodiments, particularly in the second embodiment, will be described as an example.
도 10은 보상회로를 갖는 서브 픽셀들의 회로 구성 예시도이고, 도 11은 도 10의 서브 픽셀 중 하나를 종래 기술에 따라 구현한 예시도이며, 도 12는 도 10의 서브 픽셀 중 하나를 본 발명에 따라 구현한 예시도이고, 도 13은 종래와 본 발명 간의 비교 설명을 위한 도면이다.10 is an exemplary circuit configuration diagram of sub-pixels having a compensation circuit, FIG. 11 is an exemplary implementation of one of the sub-pixels of FIG. 10 according to the prior art, and FIG. 12 is one of the sub-pixels of FIG. 10 according to the present invention It is an exemplary diagram implemented according to the present invention, and FIG. 13 is a diagram for explaining a comparison between the prior art and the present invention.
도 10에 도시된 바와 같이, 제N서브 픽셀(SPn)과 제N+1서브 픽셀(SPn+1)은 동일한 회로로 구성된다. 제N서브 픽셀(SPn)은 인접 배치된 제N+1서브 픽셀(SPn+1)의 제1노드(N1)의 전위를 자신의 제4노드(N4)에서 이용할 수 있도록 한다. 이와 관련된 설명은 이하에서 다룬다.As shown in FIG. 10 , the N-th sub-pixel SPn and the N+1-th sub-pixel SPn+1 are configured with the same circuit. The N-th sub-pixel SPn enables its fourth node N4 to use the potential of the first node N1 of the N+1-th sub-pixel SPn+1 disposed adjacently. A description related to this is dealt with below.
제N서브 픽셀(SPn)에 포함된 회로의 구성 및 접속 관계를 설명하면 다음과 같다. 제N+1서브 픽셀(SPn+1)에 포함된 회로의 구성 및 접속 관계는 제N서브 픽셀(SPn)의 설명을 참조한다.The configuration and connection relationship of the circuit included in the N-th sub-pixel SPn will be described as follows. For the configuration and connection relationship of circuits included in the N+1th sub-pixel SPn+1, refer to the description of the N-th sub-pixel SPn.
제N서브 픽셀(SPn)은 제1 내지 제7트랜지스터(T1 ~ T7), 구동 트랜지스터(DT), 커패시터(Cst) 및 유기 발광다이오드(OLED)를 포함한다. 제N서브 픽셀(SPn)은 구동 트랜지스터(DT)의 문턱 전압을 자동으로 보상하는 내부 보상회로를 포함한다. 내부 보상회로에 포함되는 회로는 제2 내지 제7트랜지스터(T2 ~ T7)에 해당한다. 이들 중 제2 및 제6트랜지스터(T2, T6)는 싱글이 아닌 더블 트랜지스터로 구현된다.The N-th sub-pixel SPn includes first to seventh transistors T1 to T7 , a driving transistor DT, a capacitor Cst, and an organic light emitting diode OLED. The N-th sub-pixel SPn includes an internal compensation circuit for automatically compensating for the threshold voltage of the driving transistor DT. Circuits included in the internal compensation circuit correspond to the second to seventh transistors T2 to T7. Among them, the second and sixth transistors T2 and T6 are implemented as double transistors instead of single transistors.
제1트랜지스터(T1)는 제N주사신호라인(Scan[n])에 게이트전극이 연결되고 제I데이터라인(DLi)에 제1전극이 연결되고 제1노드(N1)에 제2전극이 연결된다. 커패시터(Cst)는 제1노드(N1)에 일단이 연결되고 제2노드(N2)에 타단이 연결된다. 구동 트랜지스터(DT)는 커패시터(Cst)의 타단에 게이트전극이 연결되고 제1전원라인(VDD)에 제1전극이 연결되고 제3노드(N3)에 제2전극이 연결된다.The first transistor T1 has a gate electrode connected to the N-th scan signal line Scan[n], a first electrode connected to the I-th data line DLi, and a second electrode connected to the first node N1. do. The capacitor Cst has one end connected to the first node N1 and the other end connected to the second node N2. The driving transistor DT has a gate electrode connected to the other end of the capacitor Cst, a first electrode connected to the first power line VDD, and a second electrode connected to the third node N3.
제2트랜지스터(T2)는 제N주사신호라인(Scan[n])에 게이트전극이 연결되고 제2노드(N2)에 제1전극이 연결되고 제3노드(N3)에 제2전극이 연결된다. 제6트랜지스터(T6)는 제N-1주사신호라인(Scan[n-1])에 게이트전극이 연결되고 제1노드(N1)에 제1전극이 연결되고 제2노드(N2)에 제2전극이 연결된다.The second transistor T2 has a gate electrode connected to an N-th scan signal line Scan[n], a first electrode connected to a second node N2, and a second electrode connected to a third node N3. . The sixth transistor T6 has a gate electrode connected to an N-1 th scan signal line Scan[n-1], a first electrode connected to a first node N1, and a second electrode connected to a second node N2. electrodes are connected.
제3트랜지스터(T3)는 제N발광신호라인(EM[n])에 게이트전극이 연결되고 제1노드(N1)에 제1전극이 연결되고 레퍼런스라인(VREF)에 제2전극이 연결된다. 제7트랜지스터(T7)는 제N-1주사신호라인(Scan[n-1])에 게이트전극이 연결되고 제1노드(N1)에 제1전극이 연결되고 레퍼런스라인(VREF)에 제2전극이 연결된다.The third transistor T3 has a gate electrode connected to the Nth light emitting signal line EM[n], a first electrode connected to the first node N1, and a second electrode connected to the reference line VREF. The seventh transistor T7 has a gate electrode connected to an N-1 th scan signal line Scan[n-1], a first electrode connected to a first node N1, and a second electrode connected to a reference line VREF. this is connected
제4트랜지스터(T4)는 제N발광신호라인(EM[n])에 게이트전극이 연결되고 제3노드(N3)에 제1전극이 연결되고 제4노드(N4)에 제2전극이 연결된다. 제5트랜지스터(T5)는 제N주사신호라인(Scan[n])에 게이트전극이 연결되고 제N+1서브 픽셀(SPn+1)의 제1노드(N1)에 제1전극이 연결되고 제4노드(N4)에 제2전극이 연결된다. 유기 발광다이오드(OLED)는 제4노드(N4)에 애노드전극이 연결되고 제2전원라인(VSS)에 캐소드전극이 연결된다.The fourth transistor T4 has a gate electrode connected to the Nth light emitting signal line EM[n], a first electrode connected to the third node N3, and a second electrode connected to the fourth node N4. . The fifth transistor T5 has a gate electrode connected to an Nth scan signal line Scan[n], a first electrode connected to a first node N1 of an N+1th sub-pixel SPn+1, and a first electrode connected to the fifth transistor T5. A second electrode is connected to the fourth node N4. The organic light emitting diode OLED has an anode electrode connected to the fourth node N4 and a cathode electrode connected to the second power line VSS.
앞서 설명된 제N서브 픽셀(SPn)은 제1전원라인(VDD)으로부터 대략 7V~9V의 전압을, 제2전원라인(VSS)으로부터 대략 0V의 전압을, 레퍼런스라인(VREF)으로부터 대략 1V~2V의 전압을 인가받을 수 있으나, 이에 한정되지 않는다.The N-th sub-pixel SPn described above receives a voltage of about 7V to 9V from the first power line VDD, a voltage of about 0V from the second power line VSS, and about 1V to about 1V from the reference line VREF. A voltage of 2V may be applied, but is not limited thereto.
앞서 설명된 제N서브 픽셀(SPn)은 초기화 기간, 샘플링 기간, 유지 기간 및 발광기간의 흐름으로 동작한다. 구간별 노드 및 구동 트랜지스터와 관련된 부분의 변화를 표로 나타내면 다음과 같다.The N-th sub-pixel SPn described above operates in a flow of an initialization period, a sampling period, a sustain period, and a light emission period. The table shows changes in nodes and driving transistors for each section as follows.
여기서, Vdata는 데이터전압, VDD는 고전위전압, Vref는 레퍼런스전압, Vkb는 제1 및 제2트랜지스터(T1, T2)의 턴오프에 의한 킥백 전압, Vth는 구동 트랜지스터의 문턱전압을 의미한다.Here, Vdata is a data voltage, VDD is a high potential voltage, Vref is a reference voltage, Vkb is a kickback voltage by turning off the first and second transistors T1 and T2, and Vth is a threshold voltage of the driving transistor.
앞서 설명된 제N서브 픽셀(SPn)은 자신의 내부에 포함된 제5트랜지스터(T5)를 다음단에 위치하는 제N+1서브 픽셀(SPn+1)의 내부에 배치할 수도 있다. 그 이유는 제5트랜지스터(T5)가 제N+1서브 픽셀(SPn+1)의 제1노드(N1)에 충전된 레퍼런스전압을 제N서브 픽셀(SPn)의 제4노드(N4)에 전달하는 역할을 하고 있어 현재단(n)이 아닌 다음단(n+1) 또는 전단(n-1)의 주사신호에 의해 턴온되더라도 무방한바, 배치의 자율성을 갖기 때문이다.The above-described N-th sub-pixel SPn may also arrange the fifth transistor T5 included therein in the N+1-th sub-pixel SPn+1 positioned at the next stage. The reason is that the fifth transistor T5 transfers the reference voltage charged in the first node N1 of the N+1-th sub-pixel SPn+1 to the fourth node N4 of the N-th sub-pixel SPn. This is because it can be turned on by the scan signal of the next stage (n+1) or the previous stage (n-1) rather than the current stage (n), because it has the autonomy of arrangement.
그러나 종래 기술에 따라 도 10에 도시된 서브 픽셀 회로의 레이아웃을 설계하면 다음과 같은 문제가 유발된다. 다만, 이하의 도 11 내지 도 13에서는 제N서브 픽셀(SPn)의 제7트랜지스터(T7)와 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)가 제N-1주사신호라인(Scan[n-1])에 게이트전극이 공통으로 연결된 구조를 일례로 설명한다. 그리고 이하의 도 11 내지 도 13에서는 본 발명과 직접적으로 관계되지 않는 부분을 서브 픽셀 회로의 레이아웃에서 생략한다.However, when the layout of the sub-pixel circuit shown in FIG. 10 is designed according to the prior art, the following problems are induced. However, in FIGS. 11 to 13 , the seventh transistor T7 of the N-th sub-pixel SPn and the fifth transistor T5 of the N-1 th sub-pixel SPn-1 receive the N-1th scan signal. A structure in which a gate electrode is commonly connected to the line Scan[n-1] will be described as an example. In addition, in the following FIGS. 11 to 13, portions not directly related to the present invention are omitted from the layout of the sub-pixel circuit.
도 11에 도시된 바와 같이, 제N서브 픽셀(SPn)의 내부에는 제N-1서브 픽셀(SPn-1)의 제4노드에 레퍼런스전압을 전달하기 위한 제5트랜지스터(T5)가 포함된다. 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)와 제N서브 픽셀(SPn)의 제7트랜지스터(T7)는 좌우로 인접 배치된다. 그리고 제N서브 픽셀(SPn)의 제7트랜지스터(T7)와 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)는 제N-1주사신호라인(Scan[n-1])에 게이트전극이 공통으로 연결된다.As shown in FIG. 11 , a fifth transistor T5 for transferring a reference voltage to the fourth node of the N-1 th sub-pixel SPn-1 is included in the N-th sub-pixel SPn. The fifth transistor T5 of the N-th sub-pixel SPn-1 and the seventh transistor T7 of the N-th sub-pixel SPn are disposed adjacent to each other on the left and right. In addition, the seventh transistor T7 of the N-th sub-pixel SPn and the fifth transistor T5 of the N-1 th sub-pixel SPn-1 are connected to the N-1 th scan signal line Scan[n-1]. The gate electrode is connected in common.
제N서브 픽셀(SPn)의 제7트랜지스터(T7)와 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)는 종래 기술에 따라 레이아웃되어 있는바, 각기 구분된 채널을 갖는다. 그 결과, 제7트랜지스터(T7)와 제5트랜지스터(T5) 간의 접속지점이 제N-1주사신호라인(Scan[n-1])의 하부 방향으로 돌출된 형태로 배치되어 제7트랜지스터(T7)와 제5트랜지스터(T5)가 차지하는 공간이 증가하게 된다.The seventh transistor T7 of the N-th sub-pixel SPn and the fifth transistor T5 of the N-1 th sub-pixel SPn-1 are laid out according to the prior art, and have separate channels. As a result, the connection point between the seventh transistor T7 and the fifth transistor T5 is disposed to protrude downward of the N-1th scan signal line Scan[n-1], so that the seventh transistor T7 ) and the space occupied by the fifth transistor T5 increases.
반면, 본 발명에 따라 도 10에 도시된 서브 픽셀 회로의 레이아웃을 설계하면 다음과 같이 종래 기술에서 발생하는 문제를 해소할 수 있다.On the other hand, if the layout of the sub-pixel circuit shown in FIG. 10 is designed according to the present invention, the problems occurring in the prior art can be solved as follows.
도 12에 도시된 바와 같이, 제N서브 픽셀(SPn)의 내부에는 제N-1서브 픽셀(SPn-1)의 제4노드에 레퍼런스전압을 전달하기 위한 제5트랜지스터(T5)가 포함된다. 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)와 제N서브 픽셀(SPn)의 제7트랜지스터(T7)는 좌우로 인접 배치된다. 그리고 제N서브 픽셀(SPn)의 제7트랜지스터(T7)와 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)는 제N-1주사신호라인(Scan[n-1])에 게이트전극이 공통으로 연결된다.As shown in FIG. 12 , a fifth transistor T5 for transferring a reference voltage to the fourth node of the N-1 th sub-pixel SPn-1 is included in the N-th sub-pixel SPn. The fifth transistor T5 of the N-th sub-pixel SPn-1 and the seventh transistor T7 of the N-th sub-pixel SPn are disposed adjacent to each other on the left and right. In addition, the seventh transistor T7 of the N-th sub-pixel SPn and the fifth transistor T5 of the N-1 th sub-pixel SPn-1 are connected to the N-1 th scan signal line Scan[n-1]. A gate electrode is commonly connected to
제N서브 픽셀(SPn)의 제7트랜지스터(T7)와 제N-1서브 픽셀(SPn-1)의 제5트랜지스터(T5)는 본 발명(특히, 제2실시예)에 따라 레이아웃되어 있는바, 하나로 통합된 채널을 공유하는 구조를 갖는다. 그 결과, 제7트랜지스터(T7)와 제5트랜지스터(T5) 간의 접속지점이 제N-1주사신호라인(Scan[n-1])과 중첩한 형태로 배치되어 제7트랜지스터(T7)와 제5트랜지스터(T5)가 차지하는 공간이 감소하게 된다. 제7트랜지스터(T7)와 제5트랜지스터(T5)의 제N-1주사신호라인(Scan[n-1])은 게이트금속층으로 이루어지므로, 게이트금속층은 이들 트랜지스터가 함께 공유하는 액티브층과 모두 중첩하게 배치된다.The seventh transistor T7 of the N-th sub-pixel SPn and the fifth transistor T5 of the N-1 th sub-pixel SPn-1 are laid out according to the present invention (particularly, the second embodiment). , has a structure that shares an integrated channel. As a result, the connection point between the seventh transistor T7 and the fifth transistor T5 overlaps the N-1th scan signal line Scan[n-1], so that the seventh transistor T7 and the fifth transistor T5 are overlapped. The space occupied by the 5 transistor T5 is reduced. Since the N-1th scan signal line Scan[n-1] of the seventh transistor T7 and the fifth transistor T5 is formed of a gate metal layer, the gate metal layer overlaps with the active layer shared by these transistors. is laid out
한편, 도 11 및 도 12에서 CNT는 미도시된 유기 발광다이오드의 하부전극(예: 애노드전극)과 접속되는 지점이다.Meanwhile, in FIGS. 11 and 12 , the CNT is a point connected to a lower electrode (eg, an anode electrode) of an organic light emitting diode (not shown).
도 13(a)의 종래 기술 대비 도 13(b)의 본 발명의 이점을 설명하면 다음과 같다.The advantages of the present invention of FIG. 13(b) compared to the prior art of FIG. 13(a) will be described as follows.
첫째, 본 발명은 제5트랜지스터(T5)에서 금속화된 액티브층(ACT)을 삭제하여 해당 공간을 확보(TR 공정에 필요한 최소 이격 거리 감소)할 수 있다. 서브 픽셀들은 좌우에서도 인접한다. 때문에, 제5트랜지스터(T5)에서 금속화된 액티브층(ACT)을 삭제하면 레퍼런스라인(VREF)과 제I데이터라인(DLi)과 인접하는 부분에는 공간이 형성된다. 이로 인하여, 제T2a트랜지스터(T2a)의 게이트전극의 위치를 제N주사신호라인(Scan[n])의 하부 방향이 아닌 상부 방향으로 배치할 수 있다.First, in the present invention, it is possible to secure a corresponding space (reducing the minimum separation distance required for the TR process) by deleting the metallized active layer ACT from the fifth transistor T5. The sub-pixels are also adjacent to the left and right. Therefore, when the metallized active layer ACT is removed from the fifth transistor T5 , a space is formed in a portion adjacent to the reference line VREF and the I-th data line DLi. For this reason, the position of the gate electrode of the T2a transistor T2a may be disposed in the upper direction rather than the lower direction of the N-th scan signal line Scan[n].
둘째, 본 발명은 제T2a트랜지스터(T2a)의 게이트전극의 위치를 변경하여 제N주사신호라인(Scan[n])의 하부 방향에 공간을 확보할 수 있다. 서브 픽셀들의 커패시터(Cst)는 고해상도로 갈수록 많은 저장 용량을 요구한다. 때문에, 제T2a트랜지스터(T2a)의 게이트전극의 위치를 변경하면 커패시터(Cst)의 용량을 종래 기술 대비 대략 30% 가량 증가시킬 수 있다.Second, according to the present invention, a space can be secured in the lower direction of the N-th scan signal line Scan[n] by changing the position of the gate electrode of the T2a-th transistor T2a. The capacitor Cst of the sub-pixels requires more storage capacity as the resolution increases. Therefore, if the position of the gate electrode of the T2a th transistor T2a is changed, the capacitance of the capacitor Cst can be increased by about 30% compared to the prior art.
셋째, 본 발명은 앞서 설명한 예들 외에도 다양한 형태로 게이트전극의 공통 접속이 가능한 적어도 2개의 트랜지스터들을 구성하여 고해상도 및 고집적화에 유리한 설계 환경을 마련할 수 있다.Third, according to the present invention, in addition to the above-described examples, it is possible to provide a design environment advantageous for high resolution and high integration by configuring at least two transistors capable of common connection of the gate electrode in various forms.
이상 본 발명은 서브 픽셀의 보상회로 내에서 많은 면적을 차지하는 스위칭용 트랜지스터를 보다 효율적으로 구성 및 배치하여 공간을 마련하고 그 공간을 다른 구조물의 배치에 활용하여 소자 배치의 공간 효율성을 높일 수 있음은 물론 고해상도 및 고집적화에 유리한 이점을 제공하는 효과가 있다.As described above, the present invention provides a space by more efficiently configuring and arranging a switching transistor occupying a large area in the compensation circuit of a sub-pixel, and utilizing the space for the arrangement of other structures to increase the space efficiency of device arrangement. Of course, there is an effect of providing advantageous advantages for high resolution and high integration.
이상 본 발명을 달성하기 위해, N개의 트랜지스터는 제1기판과, 제1기판 상에 위치하고 N개의 트랜지스터가 함께 공유하는 액티브층과, 액티브층 상에 위치하는 게이트절연층과, 게이트절연층 상에 위치하는 게이트금속층을 포함할 수 있다.In order to achieve the present invention, N transistors are formed on a first substrate, an active layer positioned on the first substrate and shared by the N transistors, a gate insulating layer positioned on the active layer, and a gate insulating layer It may include a gate metal layer positioned.
이상 본 발명을 달성하기 위해, 게이트금속층은 N개의 트랜지스터가 함께 공유하는 액티브층과 모두 중첩할 수 있다.In order to achieve the present invention, the gate metal layer may overlap all of the active layers shared by the N transistors.
이상 본 발명을 달성하기 위해, 액티브층은 산화물 재료로 선택될 수 있으나 이에 한정되지 않는다.In order to achieve the present invention, the active layer may be selected from an oxide material, but is not limited thereto.
이상 본 발명을 달성하기 위해, N개의 트랜지스터 중 하나는 외부로부터 공급된 레퍼런스전압을 제N서브 픽셀의 제1레퍼런스전압 인가노드에 전달하는 현재단의 트랜지스터이고, N개의 트랜지스터 중 다른 하나는 제N서브 픽셀의 제1노드에 충전된 레퍼런스전압을 제N서브 픽셀의 전단 또는 후단에 위치하는 서브 픽셀의 제2레퍼런스전압 인가노드에 전달하는 전단 또는 후단의 트랜지스터일 수 있다.In order to achieve the present invention, one of the N transistors is a current-stage transistor that transfers a reference voltage supplied from the outside to the first reference voltage applying node of the N-th sub-pixel, and the other of the N transistors is the N-th transistor. It may be a front-end or rear-end transistor that transfers the reference voltage charged in the first node of the sub-pixel to the second reference voltage application node of the sub-pixel located at the front or rear end of the N-th sub-pixel.
이상 본 발명을 달성하기 위해, 제1레퍼런스전압 인가노드는 제N서브 픽셀에서 주사신호에 의해 턴온되는 트랜지스터의 전극과 커패시터의 일단이 접속된 지점(N1참고)이고, 제2레퍼런스전압 인가노드는 제N서브 픽셀의 전단 또는 후단에서 발광신호에 의해 턴온되는 트랜지스터의 전극과 유기 발광다이오드의 애노드전극이 접속된 지점(N4참고)일 수 있다.In order to achieve the present invention, the first reference voltage applying node is a point (refer to N1) where the electrode of the transistor turned on by the scan signal in the N-th sub-pixel and one end of the capacitor are connected (see N1), and the second reference voltage applying node is It may be a point (refer to N4 ) where an electrode of a transistor turned on by a light emitting signal and an anode electrode of an organic light emitting diode are connected at the front or rear end of the N-th sub-pixel.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 상술한 본 발명의 기술적 구성은 본 발명이 속하는 기술 분야의 당업자가 본 발명의 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해되어야 한다. 아울러, 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어진다. 또한, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Although the embodiments of the present invention have been described above with reference to the accompanying drawings, the technical configuration of the present invention can be changed to other specific forms by those skilled in the art to which the present invention pertains without changing the technical spirit or essential features of the present invention. It will be appreciated that this may be practiced. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. In addition, the scope of the present invention is indicated by the following claims rather than the above detailed description. In addition, all changes or modifications derived from the meaning and scope of the claims and their equivalents should be construed as being included in the scope of the present invention.
110: 영상 처리부 120:타이밍 제어부
130:데이터 구동부 140:스캔 구동부
150: 표시 패널 160: 전원 공급부
M1 ~ M3: 제1 내지 제3트랜지스터
A ~ C: 제A 내지 제C노드
150a:제1기판 ACT: 액티브층
GI: 게이트절연층 GATE: 게이트금속층110: image processing unit 120: timing control unit
130: data driver 140: scan driver
150: display panel 160: power supply
M1 to M3: first to third transistors
A to C: Nodes A to C
150a: first substrate ACT: active layer
GI: gate insulating layer GATE: gate metal layer
Claims (12)
상기 서브 픽셀들을 기반으로 영상을 표시하는 표시 패널을 포함하고,
상기 N개의 트랜지스터는
게이트전극이 모두 공통으로 접속되고 하나의 액티브층으로 마련된 하나의 채널을 함께 공유하고,
제1기판과, 상기 제1기판 상에 위치하고 상기 N개의 트랜지스터가 함께 공유하는 액티브층과, 상기 액티브층 상에 위치하는 게이트절연층과, 상기 게이트절연층 상에 위치하는 게이트금속층을 포함하고,
상기 N개의 트랜지스터 중 하나는
외부로부터 공급된 레퍼런스전압을 제N서브 픽셀의 제1레퍼런스전압 인가노드에 전달하는 현재단의 트랜지스터이고,
상기 N개의 트랜지스터 중 다른 하나는
상기 제N서브 픽셀의 제1레퍼런스전압 인가노드에 충전된 상기 레퍼런스전압을 상기 제N서브 픽셀의 전단 또는 후단에 위치하는 서브 픽셀의 제2레퍼런스전압 인가노드에 전달하는 전단 또는 후단의 트랜지스터인 전계발광표시장치.sub-pixels including N (N is an integer greater than or equal to 2) transistors disposed adjacent to each other; and
a display panel displaying an image based on the sub-pixels;
The N transistors are
All gate electrodes are connected in common and share one channel provided as one active layer,
A first substrate, an active layer positioned on the first substrate and shared by the N transistors, a gate insulating layer positioned on the active layer, and a gate metal layer positioned on the gate insulating layer,
One of the N transistors is
It is a transistor of the current stage that transfers the reference voltage supplied from the outside to the first reference voltage applying node of the Nth sub-pixel,
Another one of the N transistors is
An electric field that is a front-end or rear-end transistor for transferring the reference voltage charged in the first reference voltage applying node of the N-th sub-pixel to the second reference voltage applying node of the sub-pixel located at the front or rear end of the N-th sub-pixel light-emitting display device.
상기 게이트금속층은
상기 N개의 트랜지스터가 함께 공유하는 상기 액티브층과 모두 중첩하는 전계발광표시장치.6. The method of claim 5,
The gate metal layer is
An electroluminescent display device overlapping all of the active layer shared by the N transistors.
상기 액티브층은
산화물 재료로 선택된 전계발광표시장치.6. The method of claim 5,
The active layer is
An electroluminescent display device selected as an oxide material.
상기 제1레퍼런스전압 인가노드는 상기 제N서브 픽셀에서 주사신호에 의해 턴온되는 트랜지스터의 전극과 커패시터의 일단이 접속된 지점이고,
상기 제2레퍼런스전압 인가노드는 제N서브 픽셀의 전단 또는 후단에서 발광신호에 의해 턴온되는 트랜지스터의 전극과 유기 발광다이오드의 애노드전극이 접속된 지점인 전계발광표시장치.6. The method of claim 5,
The first reference voltage applying node is a point at which an electrode of a transistor turned on by a scan signal in the N-th sub-pixel and one end of a capacitor are connected,
The second reference voltage applying node is a point at which an electrode of a transistor turned on by a light emitting signal at a front end or a rear end of the Nth sub-pixel and the anode electrode of the organic light emitting diode are connected.
상기 N개의 트랜지스터는 3개의 트랜지스터를 포함하고,
상기 3개의 트랜지스터는 신호나 전압이 인가되는 전극들에 연결된 제A노드, 제B노드 및 제C노드를 포함하고,
상기 제A노드와 상기 제B노드는 수직방향으로 상호 이격하여 배치되고 양단의 하단이 접속되며, 상기 제C노드는 상기 제A노드와 상기 제B노드가 접속되는 하단에서 수직방향으로 돌출된 형상을 갖는 전계발광표시장치.6. The method of claim 5,
The N transistors include three transistors,
The three transistors include an A-th node, a B-th node and a C-th node connected to electrodes to which a signal or voltage is applied,
The A-th node and the B-th node are vertically spaced apart from each other, and the lower ends of both ends are connected, and the C-th node protrudes vertically from the lower end where the A-th node and the B-th node are connected. An electroluminescent display device having
상기 3개의 트랜지스터는
평면 상에서 보았을 때 Y자 형상을 나타내도록 상기 제A노드와 상기 제B노드는 U자 형상을 갖고, 상기 제C노드는 I자 형상을 갖는 전계발광표시장치.
12. The method of claim 11,
The three transistors are
The A-th node and the B-th node have a U-shape, and the C-th node has an I-shape so as to exhibit a Y-shape when viewed in a plan view.
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