KR102439570B1 - Display device and method of driving the same - Google Patents

Display device and method of driving the same Download PDF

Info

Publication number
KR102439570B1
KR102439570B1 KR1020150159022A KR20150159022A KR102439570B1 KR 102439570 B1 KR102439570 B1 KR 102439570B1 KR 1020150159022 A KR1020150159022 A KR 1020150159022A KR 20150159022 A KR20150159022 A KR 20150159022A KR 102439570 B1 KR102439570 B1 KR 102439570B1
Authority
KR
South Korea
Prior art keywords
signal
data enable
enable signal
control circuit
timing control
Prior art date
Application number
KR1020150159022A
Other languages
Korean (ko)
Other versions
KR20170055796A (en
Inventor
박성빈
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020150159022A priority Critical patent/KR102439570B1/en
Publication of KR20170055796A publication Critical patent/KR20170055796A/en
Application granted granted Critical
Publication of KR102439570B1 publication Critical patent/KR102439570B1/en

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/22—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources
    • G09G3/30—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels
    • G09G3/32—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED]
    • G09G3/3208—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters using controlled light sources using electroluminescent panels semiconductive, e.g. using light-emitting diodes [LED] organic, e.g. using organic light-emitting diodes [OLED]
    • G09G3/3275—Details of drivers for data electrodes
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Control Of El Displays (AREA)
  • Liquid Crystal (AREA)

Abstract

본 발명은 데이터인에이블신호의 오류를 보정할 수 있는 방안을 제공하는 것에 과제가 있다.
이를 위해, 본 발명은 시스템회로에서 타이밍제어회로로 전송된 데이터인에이블신호에 대해 오류가 존재하는 경우에 피드백신호를 발생시켜 시스템회로에 전송하고, 이에 응답하여 시스템회로에서 데이터인에이블신호를 표시패널의 수직해상도에 대응되는 정상적인 데이터인에이블신호로 보정하는 동작을 수행하게 된다.
이에 따라, 정상적인 데이터인에이블신호를 발생시켜 이를 타이밍제어회로에 전송할 수 있게 되어, 게이트신호 출력 타이밍이 정상화되고 영상 표시가 올바르게 수행될 수 있게 된다.An object of the present invention is to provide a method capable of correcting an error in a data enable signal.
To this end, the present invention generates and transmits a feedback signal to the system circuit when there is an error in the data enable signal transmitted from the system circuit to the timing control circuit, and displays the data enable signal in the system circuit in response thereto. A correction operation is performed with a normal data enable signal corresponding to the vertical resolution of the panel.
Accordingly, it is possible to generate a normal data enable signal and transmit it to the timing control circuit, so that the gate signal output timing is normalized and image display can be performed correctly.

Description

표시장치 및 그 구동방법{Display device and method of driving the same}Display device and method of driving the same

본 발명은 표시장치에 관한 것으로서, 보다 상세하게는, 데이터인에이블신호의 오류를 보정할 수 있는 표시장치 및 그 구동방법에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device capable of correcting an error in a data enable signal and a driving method thereof.

정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정표시장치(LCD : liquid crystal display), 플라즈마표시장치(PDP : plasma display panel), 유기발광소자(OLED : organic light emitting diode)와 같은 여러가지 평판표시장치(flat display device)가 활용되고 있다.As the information society develops, the demand for display devices for displaying images is increasing in various forms. Various flat display devices such as OLEDs (organic light emitting diodes) are being used.

이들 평판표시장치는, 다수의 행라인과 열라인을 따라 다수의 화소가 배치되어 액티브매트릭스 방식으로 구동되는 표시패널과, 이 표시패널을 구동하는 구동회로부를 포함한다.These flat panel display devices include a display panel in which a plurality of pixels are arranged along a plurality of row lines and a plurality of column lines to be driven in an active matrix manner, and a driving circuit unit for driving the display panel.

구동회로부는, 데이터인에블신호를 포함한 타이밍신호와 영상신호를 출력하는 시스템회로와, 시스템회로에서 출력된 신호에 따라 각종 제어신호를 생성하는 타이밍제어회로와, 타이밍제어회로에서 출력된 제어신호에 따라 표시패널에 게이트신호와 영상신호를 출력하는 게이트구동회로 및 데이터구동회로를 포함한다.The driving circuit unit includes: a system circuit for outputting a timing signal including a data enable signal and an image signal; a timing control circuit for generating various control signals according to signals output from the system circuit; and a control signal output from the timing control circuit and a gate driving circuit and a data driving circuit for outputting a gate signal and an image signal to the display panel in accordance with the present invention.

이때, 데이터인에이블신호는 게이트신호 출력 타이밍을 결정하게 되는데, 표시장치의 온/오프(on/off)와 같이 구동 모드가 전환되는 경우에 데이터인에이블신호에 오류가 빈번하게 발생하게 된다.At this time, the data enable signal determines the gate signal output timing. When the driving mode is switched such as on/off of the display device, errors frequently occur in the data enable signal.

이 경우에, 비정상적인 데이터인에이블신호에 의해 게이트신호 출력 타이밍에 문제가 발생하게 되어, 표시패널은 정상적인 영상 표시를 수행할 수 없게 된다. In this case, a problem occurs in the gate signal output timing due to the abnormal data enable signal, so that the display panel cannot perform normal image display.

이와 관련하여, 정상적인 데이터인에이블신호는 표시패널의 수직해상도와 동일한 프레임당 클럭수를 갖게 되는데, 표시장치의 구동 모드가 변환되는 경우에 데이터인에이블신호의 프레임당 클럭수가 수직해상도 보다 작게 되는 오류가 발생하게 되고, 이로 인해 게이트신호가 수직해상도 만큼 출력될 수 없게 됨으로써, 영상 표시 이상이 유발된다.In this regard, the normal data enable signal has the same number of clocks per frame as the vertical resolution of the display panel, but when the driving mode of the display device is changed, the number of clocks per frame of the data enable signal is smaller than the vertical resolution is generated, and thus the gate signal cannot be output as much as the vertical resolution, thereby causing an image display abnormality.

본 발명은 데이터인에이블신호의 오류를 보정할 수 있는 방안을 제공하는 것에 과제가 있다. An object of the present invention is to provide a method capable of correcting an error in a data enable signal.

전술한 바와 같은 과제를 달성하기 위해, 본 발명은 전송된 데이터인에이블신호의 정상 여부를 판단하고 비정상으로 판단한 경우 피드백신호를 발생시키는 오류검출부를 포함하는 타이밍제어회로와, 피드백신호에 응답하여 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키도록 동작하는 신호보정부를 포함하고 제2데이터인에이블신호 발생시 이를 타이밍제어회로에 전송하는 시스템회로를 포함하는 표시장치를 제공한다.In order to achieve the above object, the present invention provides a timing control circuit including an error detection unit that determines whether a transmitted data enable signal is normal and generates a feedback signal when it is determined to be abnormal, and a second control circuit in response to the feedback signal. A system circuit comprising: a signal correction unit operable to generate a second data enable signal by correcting a frequency difference between the first data enable signal and the reference signal; and a system circuit for transmitting the second data enable signal to the timing control circuit when the second data enable signal is generated display is provided.

이때, 시스템회로는 제1데이터인에이블신호를 출력하는 신호처리부를 포함하고, 오류검출부에서 데이터인에이블신호를 정상으로 판단한 경우에 제1데이터인에이블신호는 신호보정부를 바이패스하여 상기 타이밍제어회로에 전송될 수 있다.At this time, the system circuit includes a signal processing unit for outputting a first data enable signal, and when the error detection unit determines that the data enable signal is normal, the first data enable signal bypasses the signal correction unit to bypass the timing control circuit can be transmitted to

그리고, 신호보정부는, 제1데이터인에이블신호와 기준신호 간의 주파수 차이를 반영한 펄스신호를 출력하는 비교기와, 펄스신호에 대응되는 제어전압을 출력하는 펄스-전압변환기와, 제어전압에 대응되는 상기 제2데이터인에이블신호를 출력하는 전압제어발진기를 포함할 수 있다.The signal correction unit includes a comparator for outputting a pulse signal reflecting the frequency difference between the first data enable signal and the reference signal, a pulse-to-voltage converter for outputting a control voltage corresponding to the pulse signal, and the control voltage corresponding to the control voltage. A voltage-controlled oscillator for outputting a second data enable signal may be included.

다른 측면에서, 본 발명은 타이밍제어회로의 오류검출부에서, 데이터인에이블신호의 정상 여부를 판단하고 비정상으로 판단한 경우에 피드백신호를 발생시키는 단계와, 시스템회로의 신호보정부에서 피드백신호에 응답하여 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키는 단계와, 제2데이터인에이블신호 발생시 이를 상기 타이밍제어회로에 전송하는 단계를 포함하는 표시장치 구동방법을 제공한다.In another aspect, the present invention includes the steps of, in an error detection unit of a timing control circuit, determining whether a data enable signal is normal, and generating a feedback signal when it is determined as abnormal, and a signal correction unit of a system circuit in response to the feedback signal A method of driving a display device, comprising: generating a second data enable signal by correcting a frequency difference between a first data enable signal and a reference signal; and transmitting the second data enable signal to the timing control circuit when the second data enable signal is generated provides

이때, 오류검출부에서 데이터인에이블신호를 정상으로 판단한 경우에, 제1데이터인에이블신호는 신호보정부를 바이패스하여 타이밍제어회로에 전송될 수 있다.In this case, when the error detection unit determines that the data enable signal is normal, the first data enable signal may be transmitted to the timing control circuit by bypassing the signal correction unit.

그리고, 신호보정부에서 상기 제2데이터인에이블신호를 발생시키는 단계는, 제1데이터인에이블신호와 기준신호 간의 주파수 차이를 반영한 펄스신호를 출력하는 단계와, 펄스신호에 대응되는 제어전압을 출력하는 단계와, 제어전압에 대응되는 제2데이터인에이블신호를 출력하는 단계를 포함할 수 있다.The generating of the second data enable signal by the signal correction unit includes outputting a pulse signal reflecting a frequency difference between the first data enable signal and a reference signal, and outputting a control voltage corresponding to the pulse signal and outputting a second data enable signal corresponding to the control voltage.

본 발명에서는, 시스템회로에서 타이밍제어회로로 전송된 데이터인에이블신호에 대해 오류가 존재하는 경우에 피드백신호를 발생시켜 시스템회로에 전송하고, 이에 응답하여 시스템회로에서 데이터인에이블신호를 표시패널의 수직해상도에 대응되는 정상적인 데이터인에이블신호로 보정하는 동작을 수행하게 된다.In the present invention, when there is an error in the data enable signal transmitted from the system circuit to the timing control circuit, a feedback signal is generated and transmitted to the system circuit, and in response, the system circuit transmits the data enable signal to the display panel. A correction operation is performed with a normal data enable signal corresponding to the vertical resolution.

이에 따라, 정상적인 데이터인에이블신호를 발생시켜 이를 타이밍제어회로에 전송할 수 있게 되어, 게이트신호 출력 타이밍이 정상화되고 영상 표시가 올바르게 수행될 수 있게 된다.Accordingly, it is possible to generate a normal data enable signal and transmit it to the timing control circuit, so that the gate signal output timing is normalized and image display can be performed correctly.

도 1은 본 발명의 실시예에 따른 표시장치의 구성을 개략적으로 도시한 도면.
도 2는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로와 시스템회로의 구성을 도시한 도면.
도 3은 도 2의 신호처리부의 구성을 도시한 도면.
도 4는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로에 비정상 데이터인에이블신호가 입력된 경우의 동작 과정을 도시한 도면.
도 5는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로에 정상 데이터인에이블신호가 입력된 경우의 동작 과정을 도시한 도면.1 is a diagram schematically illustrating a configuration of a display device according to an embodiment of the present invention;
2 is a diagram illustrating the configuration of a timing control circuit and a system circuit of a display device according to an embodiment of the present invention;
FIG. 3 is a diagram showing the configuration of a signal processing unit of FIG. 2;
4 is a diagram illustrating an operation process when an abnormal data enable signal is input to a timing control circuit of a display device according to an embodiment of the present invention;
5 is a diagram illustrating an operation process when a normal data enable signal is input to a timing control circuit of a display device according to an embodiment of the present invention;

이하, 도면을 참조하여 본 발명의 실시예를 설명한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings.

도 1은 본 발명의 실시예에 따른 표시장치의 구성을 개략적으로 도시한 도면이다.1 is a diagram schematically illustrating a configuration of a display device according to an embodiment of the present invention.

도 1을 참조하면, 본 실시예에 따른 표시장치(10)는 표시패널(100)과 표시패널(100)을 구동하는 구동회로부를 포함할 수 있으며, 구동회로부는 게이트구동회로(110)와, 데이터구동회로(120)와, 타이밍제어회로(200)와, 시스템회로(300)를 포함할 수 있다. Referring to FIG. 1 , the display device 10 according to the present embodiment may include a display panel 100 and a driving circuit unit for driving the display panel 100 , and the driving circuit unit includes a gate driving circuit 110 , It may include a data driving circuit 120 , a timing control circuit 200 , and a system circuit 300 .

표시패널(100)은 영상을 표시하는 구성으로서, 다수의 행라인과 다수의 열라인을 따라 매트릭스 형태로 배치된 다수의 화소(P)가 배치된다.The display panel 100 is a configuration for displaying an image, and a plurality of pixels P arranged in a matrix form along a plurality of row lines and a plurality of column lines are disposed.

표시패널(100)로서는 액정패널, 유기발광소자패널, 플라즈마표시패널과 같이 모든 종류의 표시패널이 사용될 수 있는데, 본 실시예에서는 설명의 편의를 위해 액정패널이 표시패널로 사용되는 경우를 예로 든다.As the display panel 100 , any type of display panel such as a liquid crystal panel, an organic light emitting device panel, or a plasma display panel may be used. .

이 경우에, 표시패널(100)은 어레이소자가 구비된 하부의 어레이기판과, 어레이기판과 마주보는 대향기판으로서, 예를 들면, 컬러필터가 구비된 상부의 컬러필터기판과, 어레이기판 및 컬러필터기판 사이에 위치하는 액정층을 포함할 수 있다.In this case, the display panel 100 includes a lower array substrate provided with an array element, an opposite substrate facing the array substrate, for example, an upper color filter substrate provided with a color filter, an array substrate, and a color filter. A liquid crystal layer positioned between the filter substrates may be included.

표시패널(110)의 어레이기판에는 행방향을 따라 연장된 다수의 게이트배선(GL)과, 열방향을 따라 연장된 다수의 데이터배선(DL)이 배치된다. 게이트배선 및 데이터배선(GL, DL)은 대응되는 화소(P)에 연결된다. A plurality of gate lines GL extending along a row direction and a plurality of data lines DL extending along a column direction are disposed on the array substrate of the display panel 110 . The gate line and the data line GL and DL are connected to the corresponding pixel P.

다수의 화소(P)는 컬러 영상 표시를 위해, 예를 들면, 적색을 표시하는 R(red) 화소, 녹색을 표시하는 G(green) 화소, 청색을 표시하는 B(blue) 화소를 포함할 수 있다. R,G,B 화소는 각 행라인을 따라 교대로 배치될 수 있으며, 서로 연속하는 R,G,B 화소는 영상 표시의 단위로 기능할 수 있다.The plurality of pixels P may include, for example, an R (red) pixel for displaying a red color, a G (green) pixel for displaying a green color, and a B (blue) pixel for displaying a blue color image for displaying a color image. have. The R, G, and B pixels may be alternately disposed along each row line, and the R, G, and B pixels successive to each other may function as a unit of image display.

각 화소(P)에는 게이트배선 및 데이터배선(GL, DL)과 연결되는 스위칭트랜지스터(T)와, 스위칭트랜지스터(T)에 연결된 액정커패시터(Clc)가 구성될 수 있다. 더욱이, 화소(P)에는 액정커패시터(Clc)에 인가되는 영상신호를 유지하기 위한 스토리지커패시터(Cst)가 구성될 수 있다.Each pixel P may include a switching transistor T connected to the gate and data lines GL and DL, and a liquid crystal capacitor Clc connected to the switching transistor T. Furthermore, a storage capacitor Cst for maintaining an image signal applied to the liquid crystal capacitor Clc may be configured in the pixel P.

스위칭트랜지스터(T)는 게이트배선(GL)을 통해 인가된 게이트신호에 따라 턴온되고, 이에 동기하여 데이터배선(DL)을 통해 인가된 영상신호 즉 영상데이터전압이 화소(P)에 인가된다. 이와 같이 인가된 영상데이터전압과, 공통전극에 인가된 공통전압(Vcom)에 의해 발생된 전계에 따라 액정을 구동하여 영상을 표시할 수 있게 된다.The switching transistor T is turned on according to the gate signal applied through the gate line GL, and in synchronization with this, the image signal applied through the data line DL, that is, the image data voltage, is applied to the pixel P. An image can be displayed by driving the liquid crystal according to the applied image data voltage and the electric field generated by the common voltage Vcom applied to the common electrode.

게이트구동회로(110)는 타이밍제어회로(200)로부터 출력된 게이트제어신호(GCS)에 따라, 게이트신호를 게이트배선(GL)에 순차적으로 출력한다. 게이트제어신호(GCS)는 게이트신호로서 출력되는 n상(n은 2 이상의 정수)의 게이트클럭신호를 포함할 수 있다. The gate driving circuit 110 sequentially outputs the gate signal to the gate line GL according to the gate control signal GCS output from the timing control circuit 200 . The gate control signal GCS may include an n-phase (n is an integer greater than or equal to 2) gate clock signal output as a gate signal.

한편, 게이트구동회로(110)는 GIP(gate in panel) 방식으로서 표시패널(110)의 어레이기판 제조 과정에서 형성되어 어레이기판에 직접 구성될 수 있는데, 이에 한정되지는 않는다. Meanwhile, the gate driving circuit 110 may be formed in a gate in panel (GIP) method in a manufacturing process of the array substrate of the display panel 110 and may be directly configured on the array substrate, but is not limited thereto.

데이터구동회로(120)는 타이밍제어회로(200)로부터 출력된 디지털 영상신호(Da)와 데이터제어신호(DCS)를 전달받고, 데이터제어신호(DCS)에 따라 영상신호를 대응되는 데이터배선(DL)에 출력하게 된다. 이때, 데이터구동회로(120)는 디지털 영상신호를 아날로그(analog) 형태의 전압인 영상데이터전압으로 변환하여 데이터배선(DL)으로 출력하게 된다.The data driving circuit 120 receives the digital image signal Da and the data control signal DCS output from the timing control circuit 200 , and transmits the image signal according to the data control signal DCS to the corresponding data line DL ) will be output. At this time, the data driving circuit 120 converts the digital image signal into an image data voltage, which is an analog voltage, and outputs it to the data line DL.

타이밍제어회로(200)는 시스템회로(300)로부터 영상신호(Da)와, 클럭신호(CLK) 및 타이밍신호(DE,VSYNC,HSYNC)를 포함하는 제어신호를 입력받게 된다. 여기서, 시스템회로(300)는 타이밍제어회로(200)에 대해 예를 들어 LVDS(Low Voltage Differential Signaling) 전송 방식으로 신호 전송을 수행할 수 있는데, 이에 한정되지는 않는다. The timing control circuit 200 receives from the system circuit 300 a control signal including an image signal Da, a clock signal CLK, and timing signals DE, VSYNC, and HSYNC. Here, the system circuit 300 may perform signal transmission with respect to the timing control circuit 200 by, for example, a low voltage differential signaling (LVDS) transmission method, but is not limited thereto.

타이밍제어회로(200)는 입력된 타이밍신호(DE,VSYNC,HSYNC)를 사용하여 게이트구동회로(110)의 동작을 제어하는 게이트제어신호(GCS)와 데이터구동회로(120)의 동작을 제어하는 데이터제어신호(DCS)를 생성하여 출력하게 된다. The timing control circuit 200 uses the input timing signals DE, VSYNC, HSYNC to control the operation of the gate control signal GCS and the data driving circuit 120 for controlling the operation of the gate driving circuit 110 . A data control signal DCS is generated and output.

여기서, 타이밍제어회로(200)에 입력되는 타이밍신호(DE,VSYNC,HSYNC)는 데이터인에이블신호(DE)와 수직동기신호(VSYNC)와 수평동기신호(HSYNC)를 포함할 수 있다.Here, the timing signals DE, VSYNC, and HSYNC input to the timing control circuit 200 may include a data enable signal DE, a vertical synchronization signal VSYNC, and a horizontal synchronization signal HSYNC.

이때, 데이터인에이블신호(DE)는 게이트신호의 출력 타이밍을 제어하게 된다. 이와 관련하여 예를 들면, 데이터인에이블신호(DE)는 표시패널(100)의 수직해상도(즉, 표시패널(100)의 행라인의 수) 만큼의 프레임당 클럭수를 갖게 되고, 이 데이터인에이블신호(DE)를 기초로 게이트신호의 출력 타이밍과 관련된 신호로서 n상의 게이트클럭신호가 발생되고, 또한 게이트출력인에이블신호가 발생될 수 있다. At this time, the data enable signal DE controls the output timing of the gate signal. In this regard, for example, the data enable signal DE has the number of clocks per frame equal to the vertical resolution of the display panel 100 (ie, the number of row lines of the display panel 100), and the data An n-phase gate clock signal may be generated as a signal related to the output timing of the gate signal based on the enable signal DE, and a gate output enable signal may also be generated.

이처럼, 데이터인에이블신호(DE)에 의해 게이트구동회로(110)의 게이트신호 출력 타이밍은 제어된다. 따라서, 종래와 같이 표시장치의 구동 모드 전환 등에 의해 타이밍제어회로(200)로 전송된 데이터인에이블신호(DE)에 오류가 발생하여 수직해상도 보다 작은 프레임당 클럭수의 비정상적인 데이터인에이블신호(DE)가 입력되면, 이를 기초로 생성되는 게이트제어신호(GCS) 또한 비정상 상태를 갖게 되고, 이에 따라 게이트구동회로(110)의 게이트신호 출력에 이상이 발생하여 표시패널(100)의 영상 표시에 문제가 발생한다.As such, the gate signal output timing of the gate driving circuit 110 is controlled by the data enable signal DE. Accordingly, an error occurs in the data enable signal DE transmitted to the timing control circuit 200 by switching the driving mode of the display device as in the prior art, and the data enable signal DE has an abnormal number of clocks per frame smaller than the vertical resolution. ) is input, the gate control signal GCS generated based on it also has an abnormal state, and accordingly, an abnormality occurs in the gate signal output of the gate driving circuit 110 , thereby causing a problem in the image display of the display panel 100 . occurs

이와 같은 문제를 개선하기 위해, 타이밍제어회로(200)는 입력된 데이터인에이블신호(DE)의 오류 여부 즉 정상 여부를 확인하고, 확인 결과 비정상이라고 판단되면 이 결과를 시스템회로(300)로 피드백하게 된다. 즉, 타이밍제어회로(200)는 데이터인에이블신호(DE)에 오류가 발생한 경우에 이에 대응하는 피드백신호(FS)를 발생시켜 시스템회로(300)로 전송하도록 구성된다.In order to improve this problem, the timing control circuit 200 checks whether the input data enable signal DE has an error, that is, whether it is normal, and if it is determined as abnormal as a result of the check, the timing control circuit 200 feeds back the result to the system circuit 300 . will do That is, when an error occurs in the data enable signal DE, the timing control circuit 200 is configured to generate a corresponding feedback signal FS and transmit it to the system circuit 300 .

시스템회로(300)는 외부의 비디오소스로부터 소스 영상신호와 소스 타이밍신호를 전송받고 이에 대한 신호 처리를 수행하여 타이밍제어회로(200)에 영상신호(Da)와 타이밍신호(DE,VSYNC,HSYNC)를 출력하게 된다.The system circuit 300 receives a source image signal and a source timing signal from an external video source, performs signal processing on them, and sends the image signal Da and the timing signals DE, VSYNC, HSYNC to the timing control circuit 200 . will output

특히, 본 실시예의 시스템회로(300)는 데이터인에이블신호(DE)의 오류 존재시 이에 대한 피드백신호(FS)를 타이밍제어회로(200)로부터 전송받도록 구성되고, 이때 시스템회로(300)는 피드백신호(FS)에 응답하여 데이터인에이블신호(DE)를 보정하여 정상적인 데이터인에이블신호(DE)를 출력하도록 동작하게 된다. In particular, the system circuit 300 of the present embodiment is configured to receive a feedback signal FS for the data enable signal DE when there is an error from the timing control circuit 200, and at this time, the system circuit 300 provides the feedback The data enable signal DE is corrected in response to the signal FS to output a normal data enable signal DE.

이에 따라, 타이밍제어회로(200)는 시스템회로(300)에 의해 보정되어 정상 상태를 갖는 데이터인에이블신호(DE)를 전송받게 됨으로써, 게이트신호의 출력 타이밍이 정상화되어 표시패널(100)에서 영상 표시가 올바르게 수행될 수 있게 된다.Accordingly, the timing control circuit 200 receives the data enable signal DE that is corrected by the system circuit 300 and has a normal state, so that the output timing of the gate signal is normalized and the image is displayed on the display panel 100 . The display can be performed correctly.

이와 같이 데이터인에이블신호(DE)를 정상적으로 보정하기 위한 타이밍제어회로(200)와 시스템회로(300)의 구성에 대해 도 2 및 3을 함께 참조하여 보다 상세하게 설명한다. As described above, the configuration of the timing control circuit 200 and the system circuit 300 for normally correcting the data enable signal DE will be described in more detail with reference to FIGS. 2 and 3 .

도 2는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로와 시스템회로의 구성을 도시한 도면이고, 도 3은 도 2의 신호처리부의 구성을 도시한 도면이다.2 is a diagram illustrating the configuration of a timing control circuit and a system circuit of a display device according to an embodiment of the present invention, and FIG. 3 is a diagram illustrating the configuration of the signal processing unit of FIG. 2 .

도 2를 더 참조하면, 타이밍제어회로(200)에는 수신기(Rx)와 오류검출블럭(210)이 구성될 수 있다. 수신기(Rx)는 시스템회로(300)의 전송기(Tx)로부터 전송되는 신호들을 입력받고 이를 타이밍제어회로(200) 내에 구성된 해당 회로소자들로 전달하게 된다.Referring further to FIG. 2 , the timing control circuit 200 may include a receiver Rx and an error detection block 210 . The receiver Rx receives signals transmitted from the transmitter Tx of the system circuit 300 and transmits them to corresponding circuit elements configured in the timing control circuit 200 .

한편, 타이밍제어회로(200)와 시스템회로(300)는 전송케이블(400)을 통해 연결되며, 이 전송케이블(400)을 통해 이들 간의 신호 전송이 수행될 수 있다. 이때, 전송케이블(400)에는 다수의 전송채널(CH)이 구비될 수 있는데, 전송채널(CH)은 시스템회로(300)에서 타이밍제어회로(200)로 출력된 신호들을 전송하기 위한 적어도 하나의 제1전송채널(CH1)과, 타이밍제어회로(200)에서 피드백신호(FS)를 시스템회로(300)로 전송하기 위한 제2전송채널(CH2)을 포함하게 된다. Meanwhile, the timing control circuit 200 and the system circuit 300 are connected through a transmission cable 400 , and signal transmission between them may be performed through the transmission cable 400 . At this time, the transmission cable 400 may be provided with a plurality of transmission channels (CH), the transmission channel (CH) is at least one for transmitting the signals output from the system circuit 300 to the timing control circuit 200 . It includes a first transmission channel CH1 and a second transmission channel CH2 for transmitting a feedback signal FS from the timing control circuit 200 to the system circuit 300 .

본 실시예에서는, 설명의 편의를 위해, 제1전송채널(CH1)로서 5개의 전송채널이 사용되는 경우를 예로 들어 도시하였다. 이와 같은 제1전송채널(CH1)을 통해 클럭신호(CLK)와 영상신호(Da)와 타이밍신호(DE,VSYNC,HSYNC)가 시스템회로(300)에서 타이밍제어회로(200)로 전송될 수 있게 된다. 이와 같은 신호들을 전송함에 있어 일예로 LVDS 방식으로 신호 전송이 수행될 수 있는데, 이 경우에 제1전송채널(CH1) 중 하나의 채널을 통해 클럭신호(CLK)가 전송되고, 이 클럭신호(CLK)에 동기하여 영상신호(Da)와 타이밍신호(DE,VSYNC,HSYNC)가 패키지 형태로 나머지 제1전송채널(CH1)을 통해 전송될 수 있다.In this embodiment, for convenience of description, a case in which five transport channels are used as the first transport channel CH1 is illustrated as an example. The clock signal CLK, the image signal Da, and the timing signals DE, VSYNC, HSYNC can be transmitted from the system circuit 300 to the timing control circuit 200 through the first transmission channel CH1. do. In transmitting such signals, for example, signal transmission may be performed in the LVDS method. In this case, the clock signal CLK is transmitted through one of the first transmission channels CH1, and the clock signal CLK ), the image signal Da and the timing signals DE, VSYNC, and HSYNC may be transmitted through the remaining first transmission channel CH1 in the form of a package.

피드백신호(FS)를 전송하는 제2전송채널(CH2)은 제1전송채널(CH1)과 신호 전송 방향이 반대가 되는 전송채널로서, 이는 전송케이블(400)에서 더미 채널로서 사용되던 채널을 사용하여 구성할 수 있다.The second transmission channel CH2 for transmitting the feedback signal FS is a transmission channel whose signal transmission direction is opposite to that of the first transmission channel CH1, which uses a channel used as a dummy channel in the transmission cable 400 . can be configured.

한편, 타이밍제어회로(200)의 오류검출블럭(210)은 수신기(Rx)로부터 데이터인에이블신호(DE)를 전달받아 데이터인에이블신호(DE)가 정상 상태인지 여부를 판단하게 된다. Meanwhile, the error detection block 210 of the timing control circuit 200 receives the data enable signal DE from the receiver Rx and determines whether the data enable signal DE is in a normal state.

이와 관련하여 예를 들면, 데이터인에이블신호(DE) 주파수와 표시패널(100)의 수직해상도에 대응되는 기준주파수(즉, 정상 상태의 데이터인에이블신호의 주파수)를 비교할 수 있으며, 이는 입력된 데이터인에이블신호(DE)의 프레임당 클럭수와 표시패널(100)의 수직해상도를 비교하는 것에 해당된다. 이 비교 결과, 데이터인에이블신호(DE) 주파수가 기준주파수 보다 작으면 비정상으로 판단하여 피드백신호(FS)를 발생시키게 된다. 그리고, 비교 결과 데이터인에이블신호(DE) 주파수가 기준주파수와 동일하면 정상으로 판단하고 별도의 피드백신호(FS)를 발생시키지 않게 된다.In this regard, for example, the frequency of the data enable signal DE may be compared with a reference frequency corresponding to the vertical resolution of the display panel 100 (ie, the frequency of the data enable signal in a normal state), which is This corresponds to comparing the number of clocks per frame of the data enable signal DE with the vertical resolution of the display panel 100 . As a result of this comparison, if the frequency of the data enable signal DE is less than the reference frequency, it is determined to be abnormal and a feedback signal FS is generated. And, as a result of the comparison, if the frequency of the data enable signal DE is the same as the reference frequency, it is determined as normal and a separate feedback signal FS is not generated.

시스템회로(300)는 외부의 비디오소스(500)로부터 소스 영상신호(Das)와 소스 타이밍신호(DEs,VSYNCs,HSYNCs)를 전송받고 이에 대한 신호 처리를 수행하여 클럭신호(CLK)에 따라 영상신호(Da)와 타이밍신호(DE,VSYNC,HSYNC)를 출력하게 된다. 이와 같은 시스템회로(300)는 전송기(Tx)와 제어유닛(CU)과 신호처리블럭(310)을 포함할 수 있다.The system circuit 300 receives the source image signal Das and the source timing signals DEs, VSYNCs, and HSYNCs from the external video source 500 and performs signal processing on the received image signals according to the clock signal CLK. (Da) and timing signals (DE, VSYNC, HSYNC) are output. Such a system circuit 300 may include a transmitter Tx, a control unit CU, and a signal processing block 310 .

전송기(Tx)는 시스템회로(300)에서 처리된 영상신호(Da) 및 타이밍신호(DE,VSYNC,HSYNC)를 클럭신호(CLK)와 함께 타이밍제어회로(200)의 수신기(Rx)로 송신하게 된다. The transmitter Tx transmits the image signal Da and the timing signals DE, VSYNC, HSYNC processed by the system circuit 300 to the receiver Rx of the timing control circuit 200 together with the clock signal CLK. do.

제어유닛(CU)은 시스템회로(300) 내에 구성된 회로소자들의 동작을 제어하는 구성에 해당된다. 특히, 제어유닛(CU)은 피드백신호(FS)를 입력받고 이에 응답하여 신호처리블럭(310)에서의 데이터인에이블신호(DE)에 대한 보정 동작을 제어하게 된다.The control unit CU corresponds to a configuration that controls the operation of circuit elements configured in the system circuit 300 . In particular, the control unit CU receives the feedback signal FS and controls the correction operation for the data enable signal DE in the signal processing block 310 in response thereto.

신호처리블럭(310)은 입력된 소스 데이터인에이블신호(DEs)를 처리하여 타이밍제어회로(200)로 전송되는 데이터인에이블신호(DE)를 발생시켜 출력하는 구성으로서, 이는 신호처리부(320)와 신호보정부(330)를 포함할 수 있다. The signal processing block 310 processes the input source data enable signal DEs to generate and output the data enable signal DE transmitted to the timing control circuit 200, which is a signal processing unit 320 . and a signal correction unit 330 .

신호처리부(320)는 입력된 소스 데이터인에이블신호(DEs)를 표시장치(10)의 동작 특성에 맞게(즉, 신호 수신측인 타이밍제어회로(200)의 동작 특성에 맞게) 처리하여 대응되는 데이터인에이블신호(DE)를 발생시켜 출력할 수 있다. 일예로, 소스 데이터인에이블신호(DEs)의 주파수 등은 표시장치(10)에서 요구되는 데이터인에이블신호(DE)의 주파수 등과 상이할 수 있으므로, 상이한 특성을 조정하여 데이터인에이블신호(DE)를 출력할 수 있다.The signal processing unit 320 processes the input source data enable signal DEs to match the operating characteristics of the display device 10 (that is, to match the operating characteristics of the timing control circuit 200 that is the signal receiving side) to correspond The data enable signal DE may be generated and output. For example, since the frequency of the source data enable signal DEs may be different from the frequency of the data enable signal DE required by the display device 10 , the data enable signal DEs by adjusting different characteristics. can be printed out.

이와 같이 신호처리부(320)에서 출력된 데이터인에이블신호(DE)는 피드백신호(FS) 발생 여부에 따라 전달 경로가 전환되도록 구성될 수 있다. As such, the data enable signal DE output from the signal processing unit 320 may be configured such that the transmission path is switched according to whether the feedback signal FS is generated.

이와 관련하여, 비정상 데이터인에이블신호(DE)가 타이밍제어회로(200)에 입력되어 피드백신호(FS)가 발생되는 경우에는, 이에 대한 신호 보정 처리를 위해 신호처리부(320)에서 출력된 데이터인에이블신호(DE)는 후단의 신호보정부(330)로 전달된다. In this regard, when the abnormal data enable signal DE is input to the timing control circuit 200 and the feedback signal FS is generated, the data output from the signal processing unit 320 for signal correction processing therefor is generated. The enable signal DE is transmitted to the signal correction unit 330 at the rear stage.

위와 달리, 정상 데이터인에이블신호(DE)가 타이밍제어회로(200)에 입력되어 피드백신호(FS)가 발생되지 않는 경우에는 별도의 신호 보정 처리가 불필요하므로, 이때에는 신호보정부(330)로 전달되지 않고 이를 바이패스(bypass)하여 송신기(Tx)로 전송될 수 있다. 이처럼, 데이터인에이블신호(DE)가 정상 상태인 경우에는 신호보정부를 우회하도록 출력 경로를 제어함으로써, 신호보정부(330)를 통한 불필요한 신호 처리를 수행하지 않아도 되는 장점이 있다.Contrary to the above, when the normal data enable signal DE is input to the timing control circuit 200 and the feedback signal FS is not generated, a separate signal correction process is unnecessary. It may be transmitted to the transmitter Tx by bypassing it without being transmitted. As such, when the data enable signal DE is in a normal state, there is an advantage in that unnecessary signal processing through the signal correction unit 330 is not required by controlling the output path to bypass the signal correction unit.

신호보정부(330)는 시스템회로(300)에서 타이밍제어회로(200)로 입력된 데이터인에이블신호(DE)가 비정상인 경우에 동작하게 된다. 즉, 피드백신호(FS)가 발생하게 되면 이에 응답하여, 제어유닛(310)은 신호보정부(330)가 시스템회로(300)에서 발생된 데이터인에이블신호(DE)에 대해 신호 보정 동작을 수행하도록 제어하게 된다. 여기서, 설명의 편의를 위해, 신호보정부(330)에 입력되는 데이터인에이블신호(DE)를 제1데이터인에이블신호(DE1)라고 한다.The signal correction unit 330 operates when the data enable signal DE input from the system circuit 300 to the timing control circuit 200 is abnormal. That is, when the feedback signal FS is generated, in response to this, the control unit 310 performs a signal correction operation on the data enable signal DE generated by the signal correction unit 330 in the system circuit 300 . control to do so. Here, for convenience of description, the data enable signal DE input to the signal correction unit 330 is referred to as a first data enable signal DE1 .

신호 보정 동작을 수행하기 위해, 신호보정부(330)는 위상고정루프(PLL: Phase Locked Loop)회로를 사용하여 구성될 수 있다. In order to perform the signal correction operation, the signal correction unit 330 may be configured using a phase locked loop (PLL) circuit.

이와 관련하여 도 3을 참조하면, 신호보정부(330)는 비교기(331)와 펄스-전압변환기(332)와 전압제어발진기(333)를 포함하여 구성될 수 있다. Referring to FIG. 3 in this regard, the signal correction unit 330 may include a comparator 331 , a pulse-voltage converter 332 , and a voltage-controlled oscillator 333 .

비교기(331)는 위상검출기(phase detector)로서 연산증폭기를 사용하여 구성될 수 있다. 이와 같은 비교기(331)는 제1데이터인에이블신호(DE1)와 기준신호(Ref)를 입력받고 이들 간의 주파수 즉 위상차를 비교하여, 이들 신호 간의 주파수 차이 즉 위상차 차이를 반영한 클럭신호인 펄스신호(PS)를 출력하게 된다.The comparator 331 may be configured using an operational amplifier as a phase detector. The comparator 331 receives the first data enable signal DE1 and the reference signal Ref, compares the frequency, that is, the phase difference between them, and the pulse signal which is a clock signal reflecting the frequency difference between these signals, that is, the phase difference PS) is output.

이와 관련하여, 기준신호(Ref)는 표시패널(100)의 수직해상도에 대응되는 기준주파수를 갖는 신호(즉 정상 상태의 데이터인에이블신호)이다. 따라서, 데이터인에이블신호(DE)가 비정상인 경우에는 이는 기준신호(Ref)와 주파수 차이가 발생하게 되므로, 이 주파수 차이가 반영된 펄스신호(PS)가 발생하게 된다.In this regard, the reference signal Ref is a signal having a reference frequency corresponding to the vertical resolution of the display panel 100 (ie, a data enable signal in a normal state). Accordingly, when the data enable signal DE is abnormal, a frequency difference is generated from the reference signal Ref, and a pulse signal PS reflecting the frequency difference is generated.

이와 같이 발생된 펄스신호(PS)는 펄스-전압변환기(332)로 입력되어 대응되는 아날로그 신호인 제어전압(Vt)으로 출력된다. The pulse signal PS generated in this way is input to the pulse-voltage converter 332 and is output as a control voltage Vt which is a corresponding analog signal.

이 제어전압(Vt)은 전압제어발진기(333)에 입력되어 대응되는 신호인 제2데이터인에이블신호(DE2)가 발생되어 출력될 수 있게 된다.The control voltage Vt is input to the voltage control oscillator 333 to generate and output the second data enable signal DE2 corresponding to the signal.

위와 같이 출력된 제2데이터인에이블신호(DE2)는 기준신호(Ref)와 제1데이터인에이블신호(DE1)의 주파수 차이가 반영된 신호로서, 즉 제1데이터인에이블신호(DE1)의 주파수를 기준신호(Ref)의 기준주파수 즉 정상주파수로 보정한 신호이다. The second data enable signal DE2 output as above is a signal in which the frequency difference between the reference signal Ref and the first data enable signal DE1 is reflected, that is, the frequency of the first data enable signal DE1 is It is a signal corrected to the reference frequency of the reference signal Ref, that is, the normal frequency.

따라서, 데이터인에이블신호(DE)가 비정상인 경우에, 신호보정부(330)를 동작시켜 비정상 데이터인에이블신호(DE)를 보정하여 정상적인 데이터인에이블신호(DE)를 발생시킬 수 있게 된다. 이에 따라, 정상적인 데이터인에이블신호(DE)가 타이밍제어회로(200)에 입력될 수 있게 되므로, 게이트신호 출력 타이밍이 정상화되어 영상 표시가 올바르게 수행될 수 있게 된다.Accordingly, when the data enable signal DE is abnormal, the signal correction unit 330 is operated to correct the abnormal data enable signal DE to generate a normal data enable signal DE. Accordingly, since the normal data enable signal DE can be input to the timing control circuit 200 , the gate signal output timing is normalized, so that image display can be performed correctly.

이하, 도 4 및 5를 더 참조하여, 전술한 구성을 갖는 표시장치의 구동방법에 대해 설명한다.Hereinafter, a method of driving the display device having the above-described configuration will be described with further reference to FIGS. 4 and 5 .

도 4는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로에 비정상 데이터인에이블신호가 입력된 경우의 동작 과정을 도시한 도면이고, 도 5는 본 발명의 실시예에 따른 표시장치의 타이밍제어회로에 정상 데이터인에이블신호가 입력된 경우의 동작 과정을 도시한 도면이다.4 is a diagram illustrating an operation process when an abnormal data enable signal is input to a timing control circuit of a display device according to an embodiment of the present invention, and FIG. 5 is a timing control diagram of a display device according to an embodiment of the present invention. It is a diagram showing an operation process when a normal data enable signal is input to the circuit.

먼저, 시스템회로(300)의 송신기(Tx)에서 타이밍제어회로(200)의 수신기(Rx)로 제1전송채널(CH1)을 통해 영상신호와 타이밍신호를 전송한다. First, the image signal and the timing signal are transmitted from the transmitter Tx of the system circuit 300 to the receiver Rx of the timing control circuit 200 through the first transmission channel CH1.

다음으로, 타이밍제어회로(200)의 오류검출블럭(210)은 수신기(Rx)로부터 데이터인에이블신호(DE)를 전달받아 오류 여부 즉 정상 여부를 판단하게 된다.Next, the error detection block 210 of the timing control circuit 200 receives the data enable signal DE from the receiver Rx and determines whether there is an error, that is, whether it is normal.

이때, 도 4에 도시한 바와 같이, 입력된 데이터인에이블신호(DE)의 주파수에 대해 오류가 검출되어 비정상 데이터인에이블신호(DEe)로 판단되면, 이 검출 결과를 나타내는 피드백신호(FS)를 발생시키게 된다.At this time, as shown in FIG. 4 , if an error is detected with respect to the frequency of the input data enable signal DE and it is determined as an abnormal data enable signal DEe, a feedback signal FS indicating the detection result is generated. will cause

이와 같이 발생된 피드백신호(FS)는 시스템회로(300)로 전송되고, 제어유닛(CU)의 제어 하에 피드백신호(FS)에 응답하여 신호처리블럭(310)은 데이터인에이블신호 보정 동작을 제어하게 된다.The feedback signal FS generated in this way is transmitted to the system circuit 300, and the signal processing block 310 controls the data enable signal correction operation in response to the feedback signal FS under the control of the control unit CU. will do

이와 관련하여, 신호처리블럭(310)의 신호처리부(320)에서 출력된 데이터인에이블신호 즉 제1데이터인에이블신호(DE1)는 신호보정부(330)로 입력된다. In this regard, the data enable signal output from the signal processing unit 320 of the signal processing block 310 , that is, the first data enable signal DE1 is input to the signal correction unit 330 .

이와 같이 제1데이터인에이블신호(DE1)이 입력되면, 신호보정부(330)의 비교기(도 3의 331 참조)는 제1데이터인에이블신호(DE1)를 기준신호(Ref)와 비교하여 이들 간의 주파수 차이에 따른 펄스신호(도 3의 PS 참조)를 발생시키게 된다.When the first data enable signal DE1 is input as described above, the comparator (refer to 331 of FIG. 3 ) of the signal correction unit 330 compares the first data enable signal DE1 with the reference signal Ref. A pulse signal (refer to PS in FIG. 3 ) is generated according to the difference in frequency between them.

이 펄스신호는 펄스-전압변환기(도 3의 332 참조)로 입력되어 대응되는 제어전압(도 3의 Vt 참조)이 출력된다. This pulse signal is input to a pulse-voltage converter (refer to 332 in FIG. 3) and a corresponding control voltage (refer to Vt in FIG. 3) is output.

이 제어전압은 전압제어발진기(도 3의 333 참조)에 입력되어 대응되는 신호인 제2데이터인에이블신호(DE2)가 출력된다.This control voltage is input to the voltage-controlled oscillator (refer to 333 of FIG. 3 ) and a corresponding signal, which is a second data enable signal DE2, is output.

위와 같이 출력된 제2데이터인에이블신호(DE2)는, 기준신호(Ref)를 기준으로 제1데이터인에이블신호(DE1)의 주파수 차이를 보정한 정상 데이터인에이블신호(DEn)이다. The second data enable signal DE2 output as described above is a normal data enable signal DEn obtained by correcting a frequency difference between the first data enable signal DE1 based on the reference signal Ref.

이와 같이 보정된 정상 데이터인에이블신호(DEn)는 시스템회로(300)의 송신기(Tx)를 통해 타이밍제어회로(200)의 수신기(Rx)로 전송된다. 이에 따라, 타이밍제어회로(200)는 정상 데이터인에이블신호(DEn)를 사용하여 정상적인 제어신호를 생성할 수 있게 되어, 게이트신호 출력 타이밍이 정상화되고 영상 표시가 올바르게 수행될 수 있게 된다.The corrected normal data enable signal DEn is transmitted to the receiver Rx of the timing control circuit 200 through the transmitter Tx of the system circuit 300 . Accordingly, the timing control circuit 200 can generate a normal control signal using the normal data enable signal DEn, so that the gate signal output timing is normalized and image display can be performed correctly.

한편, 도 5에 도시한 바와 같이, 오류검출블럭(210)에서 데이터인에이블신호(DE)에 대해 오류가 검출되지 않아 정상 신호로 판단되면, 별도의 피드백신호(FS)는 발생하지 않게 되고 이 경우에 신호보정부(330)는 동작하지 않게 된다. On the other hand, as shown in FIG. 5 , when an error is not detected in the data enable signal DE in the error detection block 210 and it is determined as a normal signal, a separate feedback signal FS is not generated and this In this case, the signal correction unit 330 does not operate.

이때, 신호처리부(320)에서 출력된 데이터인에이블신호(DE)는 신호보정부(330)로 입력되지 않고 송신부(Tx)를 통해 타이밍제어회로(200)로 전송된다. 이와 같이 시스템회로(300)로부터 입력된 데이터인에이블신호(DE)는 정상 신호에 해당되는바, 타이밍제어회로(200)는 정상적인 제어신호를 생성하게 되고, 이에 따른 정상적인 게이트신호 출력 타이밍에 의해 영상 표시는 정상적으로 수행된다.At this time, the data enable signal DE output from the signal processing unit 320 is not input to the signal correction unit 330 but is transmitted to the timing control circuit 200 through the transmission unit Tx. As described above, the data enable signal DE input from the system circuit 300 corresponds to a normal signal, and the timing control circuit 200 generates a normal control signal, and thus the image is generated by the normal gate signal output timing. Marking is performed normally.

전술한 바와 같이, 본 실시예에 따르면, 시스템회로에서 타이밍제어회로로 전송된 데이터인에이블신호에 대해 오류가 존재하는 경우에 피드백신호를 발생시켜 시스템회로에 전송하고, 이에 응답하여 시스템회로에서 데이터인에이블신호를 표시패널의 수직해상도에 대응되는 정상적인 데이터인에이블신호로 보정하는 동작을 수행하게 된다.As described above, according to the present embodiment, when there is an error in the data enable signal transmitted from the system circuit to the timing control circuit, a feedback signal is generated and transmitted to the system circuit, and in response, data from the system circuit An operation of correcting the enable signal with a normal data enable signal corresponding to the vertical resolution of the display panel is performed.

이에 따라, 정상적인 데이터인에이블신호를 발생시켜 이를 타이밍제어회로에 전송할 수 있게 되어, 게이트신호 출력 타이밍이 정상화되고 영상 표시가 올바르게 수행될 수 있게 된다.Accordingly, it is possible to generate a normal data enable signal and transmit it to the timing control circuit, so that the gate signal output timing is normalized and image display can be performed correctly.

전술한 본 발명의 실시예는 본 발명의 일예로서, 본 발명의 정신에 포함되는 범위 내에서 자유로운 변형이 가능하다. 따라서, 본 발명은, 첨부된 특허청구범위 및 이와 등가되는 범위 내에서의 본 발명의 변형을 포함한다.The above-described embodiment of the present invention is an example of the present invention, and free modifications are possible within the scope included in the spirit of the present invention. Accordingly, the present invention includes modifications of the present invention provided they come within the scope of the appended claims and their equivalents thereto.

10: 표시장치 100: 표시패널
110: 게이트구동회로 120: 데이터구동회로
200: 타이밍제어회로 210: 오류검출블럭
300: 시스템회로 310: 신호처리블럭
320: 신호처리부 330: 신호보정부
331: 비교기 332: 펄스-전압변환기
333: 전압제어발진기 400: 전송케이블
500: 비디오소스
FS: 피드백신호
Tx,Rx: 송신기,수신기
CH,CH1,CH2: 전송채널,제1전송채널,제2전송채널
DE: 데이터인에이블신호
VSYNC,HSYNC: 수직동기신호,수평동기신호
Da: 영상신호10: display device 100: display panel
110: gate driving circuit 120: data driving circuit
200: timing control circuit 210: error detection block
300: system circuit 310: signal processing block
320: signal processing unit 330: signal correction unit
331: comparator 332: pulse-voltage converter
333: voltage control oscillator 400: transmission cable
500: video source
FS: feedback signal
Tx,Rx: Transmitter, Receiver
CH, CH1, CH2: transport channel, first transport channel, second transport channel
DE: data enable signal
VSYNC,HSYNC: vertical sync signal, horizontal sync signal
Da: video signal

Claims (7)

전송된 데이터인에이블신호를 사용하여 표시패널의 구동을 제어하며, 상기 데이터인에이블신호의 정상 여부를 판단하고 비정상으로 판단한 경우 피드백신호를 발생시키는 오류검출부를 포함하는 타이밍제어회로와;
상기 피드백신호에 응답하여 입력된 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키도록 동작하는 신호보정부를 포함하고, 상기 제2데이터인에이블신호 발생시 이를 상기 타이밍제어회로에 전송하는 시스템회로
를 포함하고,
상기 오류검출부에서 상기 데이터인에이블신호를 정상으로 판단한 경우에, 상기 제1데이터인에이블신호는 상기 신호보정부를 바이패스하여 상기 타이밍제어회로에 전송되는 표시장치.
a timing control circuit including an error detection unit for controlling driving of the display panel using the transmitted data enable signal, determining whether the data enable signal is normal, and generating a feedback signal when the data enable signal is determined to be abnormal;
and a signal correction unit operable to generate a second data enable signal by correcting a frequency difference between a first data enable signal and a reference signal input in response to the feedback signal, and a system circuit that transmits to the timing control circuit
including,
When the error detection unit determines that the data enable signal is normal, the first data enable signal bypasses the signal correction unit and is transmitted to the timing control circuit.
 제 1 항에 있어서,
상기 시스템회로는 상기 제1데이터인에이블신호를 출력하는 신호처리부를 더 포함하는
표시장치.
The method of claim 1,
The system circuit further includes a signal processing unit for outputting the first data enable signal.
display device.
 전송된 데이터인에이블신호를 사용하여 표시패널의 구동을 제어하며, 상기 데이터인에이블신호의 정상 여부를 판단하고 비정상으로 판단한 경우 피드백신호를 발생시키는 오류검출부를 포함하는 타이밍제어회로와;
상기 피드백신호에 응답하여 입력된 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키도록 동작하는 신호보정부를 포함하고, 상기 제2데이터인에이블신호 발생시 이를 상기 타이밍제어회로에 전송하는 시스템회로
를 포함하고,
상기 신호보정부는,
상기 제1데이터인에이블신호와 기준신호 간의 주파수 차이를 반영한 펄스신호를 출력하는 비교기와;
상기 펄스신호에 대응되는 제어전압을 출력하는 펄스-전압변환기와;
상기 제어전압에 대응되는 상기 제2데이터인에이블신호를 출력하는 전압제어발진기를 포함하는
표시장치.
a timing control circuit including an error detection unit for controlling driving of the display panel using the transmitted data enable signal, determining whether the data enable signal is normal, and generating a feedback signal when the data enable signal is determined to be abnormal;
and a signal correction unit operable to generate a second data enable signal by correcting a frequency difference between a first data enable signal and a reference signal input in response to the feedback signal, and a system circuit that transmits to the timing control circuit
including,
The signal correction unit,
a comparator for outputting a pulse signal reflecting a frequency difference between the first data enable signal and a reference signal;
a pulse-voltage converter for outputting a control voltage corresponding to the pulse signal;
and a voltage-controlled oscillator outputting the second data enable signal corresponding to the control voltage.
display device.
 전송된 데이터인에이블신호를 사용하여 표시패널의 구동을 제어하는 타이밍제어회로의 오류검출부에서, 상기 데이터인에이블신호의 정상 여부를 판단하고, 비정상으로 판단한 경우에 피드백신호를 발생시키는 단계와;
시스템회로의 신호보정부에서 상기 피드백신호에 응답하여 입력된 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키는 단계와;
상기 시스템회로에서, 상기 제2데이터인에이블신호 발생시 이를 상기 타이밍제어회로에 전송하는 단계
를 포함하고,
상기 오류검출부에서 상기 데이터인에이블신호를 정상으로 판단한 경우에, 상기 제1데이터인에이블신호는 상기 신호보정부를 바이패스하여 상기 타이밍제어회로에 전송되는 표시장치 구동방법.
determining whether the data enable signal is normal in an error detection unit of a timing control circuit that controls driving of the display panel using the transmitted data enable signal, and generating a feedback signal when the data enable signal is determined to be abnormal;
generating a second data enable signal by correcting a frequency difference between a first data enable signal and a reference signal input in response to the feedback signal by a signal correction unit of a system circuit;
transmitting, in the system circuit, to the timing control circuit when the second data enable signal is generated
including,
When the error detection unit determines that the data enable signal is normal, the first data enable signal is transmitted to the timing control circuit by bypassing the signal correction unit.
 삭제delete 전송된 데이터인에이블신호를 사용하여 표시패널의 구동을 제어하는 타이밍제어회로의 오류검출부에서, 상기 데이터인에이블신호의 정상 여부를 판단하고, 비정상으로 판단한 경우에 피드백신호를 발생시키는 단계와;
시스템회로의 신호보정부에서 상기 피드백신호에 응답하여 입력된 제1데이터인에이블신호와 기준신호의 주파수 차이를 보정하여 제2데이터인에이블신호를 발생시키는 단계와;
상기 시스템회로에서, 상기 제2데이터인에이블신호 발생시 이를 상기 타이밍제어회로에 전송하는 단계
를 포함하고,
상기 신호보정부에서 상기 제2데이터인에이블신호를 발생시키는 단계는,
상기 제1데이터인에이블신호와 기준신호 간의 주파수 차이를 반영한 펄스신호를 출력하는 단계와;
상기 펄스신호에 대응되는 제어전압을 출력하는 단계와;
상기 제어전압에 대응되는 상기 제2데이터인에이블신호를 출력하는 단계를 포함하는
표시장치 구동방법.
determining whether the data enable signal is normal in an error detection unit of a timing control circuit that controls driving of the display panel using the transmitted data enable signal, and generating a feedback signal when the data enable signal is determined to be abnormal;
generating a second data enable signal by correcting a frequency difference between a first data enable signal and a reference signal input in response to the feedback signal by a signal correction unit of a system circuit;
transmitting, in the system circuit, to the timing control circuit when the second data enable signal is generated
including,
The step of generating the second data enable signal in the signal correction unit comprises:
outputting a pulse signal reflecting a frequency difference between the first data enable signal and a reference signal;
outputting a control voltage corresponding to the pulse signal;
outputting the second data enable signal corresponding to the control voltage
Display device driving method.
 제 1 항에 있어서,
상기 오류검출부는,
상기 데이터인에이블신호의 주파수와 상기 표시패널의 수직해상도에 대응되는 기준주파수를 비교하고,
상기 데이터인에이블신호의 주파수가 상기 기준주파수보다 작으면 비정상으로 판단하여 상기 피드백신호를 발생시키고, 상기 데이터인에이블신호의 주파수가 상기 기준주파수와 동일하면 정상으로 판단하여 상기 피드백신호를 발생시키지 않는
표시장치.The method of claim 1,
The error detection unit,
comparing the frequency of the data enable signal with a reference frequency corresponding to the vertical resolution of the display panel;
If the frequency of the data enable signal is less than the reference frequency, it is determined as abnormal and the feedback signal is generated. If the frequency of the data enable signal is the same as the reference frequency, it is determined as normal and the feedback signal is not generated.
display device.
KR1020150159022A 2015-11-12 2015-11-12 Display device and method of driving the same KR102439570B1 (en)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020150159022A KR102439570B1 (en) 2015-11-12 2015-11-12 Display device and method of driving the same

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020150159022A KR102439570B1 (en) 2015-11-12 2015-11-12 Display device and method of driving the same

Publications (2)

Publication Number Publication Date
KR20170055796A KR20170055796A (en) 2017-05-22
KR102439570B1 true KR102439570B1 (en) 2022-09-01

Family

ID=59049941

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020150159022A KR102439570B1 (en) 2015-11-12 2015-11-12 Display device and method of driving the same

Country Status (1)

Country Link
KR (1) KR102439570B1 (en)

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20070071955A (en) * 2005-12-30 2007-07-04 삼성전자주식회사 Liquid crystal display and the method of driving the same
KR20080004986A (en) * 2006-07-07 2008-01-10 삼성전자주식회사 Driving apparatus and liquid crystal display including the same and driving method thereof
KR20080105672A (en) * 2007-05-31 2008-12-04 엘지디스플레이 주식회사 Liquid crystal display and driving method thereof
CN103578396B (en) * 2012-08-08 2017-04-26 乐金显示有限公司 Display device and method of driving the same

Also Published As

Publication number Publication date
KR20170055796A (en) 2017-05-22

Similar Documents

Publication Publication Date Title
US9589524B2 (en) Display device and method for driving the same
KR102249807B1 (en) Display device and power control device
KR101859219B1 (en) Display device and driving method thereof
US9812090B2 (en) Display device and driving method thereof
KR102563779B1 (en) Organic light emitting diode display device
US20190333465A1 (en) Display device controlling an output timing of a data signal
KR102557335B1 (en) Method for transmitting signal
KR102293371B1 (en) Display device
US9576515B2 (en) Bright dot detection method and display panel
US8085240B2 (en) Display apparatus having a detection signal line used to transmit driving voltage signals to a digital driver
US8648785B2 (en) Display device for calculating and supplying a precharge potential
US10332479B2 (en) Display device and method of driving the same
US10937360B2 (en) Source driver for display apparatus
US9311840B2 (en) Display and operating method thereof
US10803811B2 (en) Display apparatus, driver for driving display panel and source driving signal generation method
KR102439570B1 (en) Display device and method of driving the same
KR102362112B1 (en) Display panel and display apparatus using the same
JP2008152023A (en) Display driver, bridge circuit, electro-optical device and electronic equipment
US10049630B2 (en) Image correcting unit and a liquid crystal display device having the same
US11443699B2 (en) Data driving circuit and display device including the same
KR101064477B1 (en) Organic light emitting display device and driving method for the same
KR20200051226A (en) Image display device and method for driving the same
EP4258255A1 (en) Display module, and method for transmitting control signal for display module
KR102555098B1 (en) Image display device and method for driving the same
KR101735391B1 (en) Organic light emitting diode display device and method for driving the same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant