KR102439569B1 - Liquid crystal display device - Google Patents
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Abstract
본 발명은 서로 인접한 서브픽셀들의 기생 커패시턴스가 상이하게 되어 표시품질이 저하되는 것을 방지하기 위하여, 제2게이트배선을 따라 제1데이터배선에서 제1서브픽셀 방향으로 연장되는 제1데이터연장배선과, 제1게이트배선을 따라 제2데이터배선에서 제2서브픽셀 방향으로 연장되는 제2데이터연장배선과, 게이트전극 및 소스전극이 제1게이트배선 및 제2데이터연장배선과 각각 연결되는 제1박막트랜지스터와, 게이트전극 및 소스전극이 제2게이트배선 및 제1데이터연장배선과 각각 연결되는 제2박막트랜지스터를 포함하고, 제1 및 제2박막트랜지스터의 드레인전극은 제1 및 제2화소전극과 각각 연결되거나, 제2 및 제1화소전극과 각각 연결되는 액정표시장치를 제공한다.The present invention provides a first data extension line extending from a first data line to a first subpixel direction along a second gate line in order to prevent display quality from being deteriorated due to different parasitic capacitances of adjacent subpixels; a second data extension line extending from the second data line to the second sub-pixel direction along the first gate line, and a first thin film transistor in which a gate electrode and a source electrode are respectively connected to the first gate line and the second data extension line and a second thin film transistor in which the gate electrode and the source electrode are respectively connected to the second gate line and the first data extension line, and the drain electrodes of the first and second thin film transistors are respectively connected to the first and second pixel electrodes. Provided is a liquid crystal display connected to or connected to second and first pixel electrodes, respectively.
Description
본 발명은 액정표시장치에 관한 것으로서, 서로 인접한 서브픽셀들의 기생 커패시턴스가 상이하게 되어 표시품질이 저하되는 것을 방지할 수 있는 액정표시장치에 관한 것이다.The present invention relates to a liquid crystal display device, and to a liquid crystal display device capable of preventing display quality from being deteriorated due to different parasitic capacitances of adjacent subpixels.
최근, 반도체 기술의 급속한 진보에 의하여 각종 전자 장치의 저전압화 및 저전력화와 함께 전자 기기의 소형화, 박형화 및 경량화의 추세에 따라 새로운 환경에 적합한 전자 표시 장치로서 평판 패널형 표시 장치에 대한 요구가 급격히 증대되고 있다. 이에 따라 액정 표시 장치(LCD), 플라즈마 표시 장치(PDP), 유기 이엘 표시 장치(OELD) 등과 같은 평판 패널형 표시 장치가 개발되고 있으며, 이러한 평판 패널형 표시 장치 중에서 소형화, 경량화 및 박형화가 용이하며, 낮은 소비 전력 및 낮은 구동 전압을 갖는 액정 표시 장치가 특히 주목 받고 있다.Recently, with the rapid progress of semiconductor technology, the demand for a flat panel type display device as an electronic display device suitable for a new environment is rapidly increasing in accordance with the trend of miniaturization, thinness, and weight reduction of electronic devices along with low voltage and low power of various electronic devices. is increasing Accordingly, flat panel display devices such as liquid crystal display (LCD), plasma display (PDP), organic EL display (OELD), etc. are being developed, and among these flat panel display devices, it is easy to reduce the size, weight and thickness. , a liquid crystal display device having a low power consumption and a low driving voltage is particularly attracting attention.
액정 표시 장치는 공통 전극, 컬러 필터, 블랙 매트릭스 등이 형성되어 있는 상부 투명 절연 기판과 스위칭 소자, 화소 전극등이 형성되어 있는 하부 투명 절연 기판 사이에 이방성 유전율을 갖는 액정 물질을 주입해 놓고, 화소 전극과 공통 전극에 서로 다른 전위를 인가함으로써 액정 물질에 형성되는 전계의 세기를 조정하여 액정 물질의 분자 배열을 변경시키고, 이를 통하여 투명 절연 기판에 투과되는 빛의 양을 조절함으로써 원하는 화상을 표현하는 표시 장치이다. 이러한 액정 표시 장치는 박막 트랜지스터(Thin Film Transistor; TFT) 소자를 스위칭 소자로 이용하는 박막 트랜지스터 액정 표시 장치(TFT LCD)가 주로 사용되고 있다.In the liquid crystal display device, a liquid crystal material having anisotropic dielectric constant is injected between an upper transparent insulating substrate on which a common electrode, a color filter, a black matrix, etc. are formed and a lower transparent insulating substrate on which a switching element, a pixel electrode, etc. are formed. By applying different potentials to the electrode and the common electrode, the strength of the electric field formed in the liquid crystal material is adjusted to change the molecular arrangement of the liquid crystal material, and through this, the desired image is expressed by controlling the amount of light transmitted through the transparent insulating substrate. display device. As such a liquid crystal display, a thin film transistor liquid crystal display (TFT LCD) using a thin film transistor (TFT) element as a switching element is mainly used.
이러한 액정 표시 장치는 화상이 표시되는 액정 표시 패널을 포함하게 되는데, 액정 표시 패널을 구동할 때에는 내부 액정의 열화를 방지하고, 화상의 표시 품질을 향상시키기 위하여 일정한 단위로 극성을 반전하여 구동하는 인버젼 구동 방법이 사용되는 것이 일반적이다.The liquid crystal display device includes a liquid crystal display panel on which an image is displayed. When the liquid crystal display panel is driven, the liquid crystal display panel is driven by inverting the polarity in a certain unit to prevent deterioration of the internal liquid crystal and to improve the display quality of the image. The version driving method is usually used.
인버젼 구동 방법은 극성이 반전되는 단위에 따라 프레임 인버젼(Frame Inversion) 방식, 라인 인버젼(Line Inversion) 방식, 도트 인버젼 방식(Dot Inversion)으로 구분된다. The inversion driving method is classified into a frame inversion method, a line inversion method, and a dot inversion method according to a unit in which the polarity is inverted.
액정표시장치는 게이트배선들을 구동하기 위한 게이트 구동부와 데이터배선들을 구동하기 위한 데이터 구동부를 포함하며, 액정표시장치가 대형화 및 고해상도화 될수록 요구되는 구동부를 이루는 IC의 갯수는 증가하고 있다.The liquid crystal display includes a gate driver for driving gate lines and a data driver for driving data lines, and as liquid crystal displays increase in size and high resolution, the number of ICs constituting the required driver increases.
그런데, 데이터 구동부의 IC는 타 소자에 비해 상대적으로 매우 고가이기 때문에, 최근에는 액정표시장치의 생산단가를 낮추기 IC 갯수를 줄이기 위한 여러 방법들이 연구 개발되고 있으며, 이중 하나로써 기존 대비 게이트배선들의 갯수는 2배로 늘리는 대신 데이터배선들의 갯수를 1/2배로 줄여 필요로 하는 IC의 갯수를 반으로 줄이면서도 기존과 동일 해상도를 구현하는 DRD(Double Rate Driving) 방식이 제안되었다.However, since the IC of the data driver is relatively expensive compared to other devices, various methods are being researched and developed to reduce the number of ICs in order to lower the production cost of liquid crystal display devices. DRD (Double Rate Driving) method has been proposed, which reduces the number of required ICs in half by halving the number of data lines instead of doubling it, while realizing the same resolution as before.
도 1은 종래의 DRD 방식 액정표시장치를 도시한 도면이다. 1 is a view showing a conventional DRD type liquid crystal display device.
도면에 도시한 바와 같이, 종래의 DRD 방식 액정표시장치는 3행 6열로 배열되는 제1 내지 제18서브픽셀(SP1~SP18)과, 제1 내지 제6게이트배선(GL1~GL6)과, 제1 내지 제4데이터배선(DL1~DL4)과, 제1 내지 제18박막트랜지스터(T1~T18)를 포함한다.As shown in the drawing, the conventional DRD type liquid crystal display device includes first to eighteenth sub-pixels SP1 to SP18 arranged in three rows and six columns, first to sixth gate wirings GL1 to GL6; 1 to 4 data lines DL1 to DL4 and first to 18th thin film transistors T1 to T18 are included.
또한, 제1 내지 제18서브픽셀(SP1~SP18)은 적색(R), 녹색(G) 및 청색(B) 중 어느 하나의 색을 표시하며, 서로 인접한 적색(R), 녹색(G) 및 청색(B)을 표시하는 3개의 서브 픽셀이 모여 하나의 단위 픽셀을 이룬다.In addition, the first to eighteenth sub-pixels SP1 to SP18 display any one of red (R), green (G), and blue (B), and adjacent to each other red (R), green (G) and Three sub-pixels displaying blue (B) form one unit pixel.
한편, 도면에는 제1 내지 제18서브픽셀(SP1~SP18)이 3행 6열로 배열되는 것으로 도시하였지만, 더 많은 수의 서브픽셀들이 다수의 행과 열로 배열될 수 있다.Meanwhile, although the first to eighteenth sub-pixels SP1 to SP18 are illustrated as being arranged in three rows and six columns in the drawing, a larger number of sub-pixels may be arranged in a plurality of rows and columns.
또한, 제1 및 제2게이트배선(GL1, GL2)은 1행에 배열되는 서브픽셀들(SP1~SP6)의 상측 및 하측에 각각 배치되고, 제3 및 제4게이트배선(GL3, GL4)은 2행에 배열되는 서브픽셀들(SP7~SP12)의 상측 및 하측에 각각 배치되고, 제5 및 제6게이트배선(GL5, GL6)은 3행에 배열되는 서브픽셀들(SP13~SP18)의 상측 및 하측에 각각 배치된다.In addition, the first and second gate wirings GL1 and GL2 are respectively disposed above and below the subpixels SP1 to SP6 arranged in one row, and the third and fourth gate wirings GL3 and GL4 are The subpixels SP7 to SP12 arranged in the second row are respectively disposed above and below, and the fifth and sixth gate wirings GL5 and GL6 are arranged above the subpixels SP13 to SP18 arranged in the third row. and disposed on the lower side, respectively.
또한, 제1 내지 제4데이터배선(DL1~DL4)은 제1 내지 제6게이트배선(GL1~GL6)과 교차하는데, 제1데이터배선(DL1)은 1열에 배열되는 서브픽셀들(SP1, SP7, SP13)의 좌측에 배치되고, 제2데이터 배선(DL2)은 2열에 배치되는 서브픽셀들(SP2, SP8, SP14) 및 3열에 배치되는 서브픽셀들(SP3, SP9, SP15) 사이에 배치되고, 제3데이터배선(DL3)은 제4열에 배치되는 서브픽셀들(SP4, SP10, SP16) 및 5열에 배치되는 서브픽셀들(SP5, SP11, SP17) 사이에 배치되고, 제4데이터배선(DL4)은 6열에 배치되는 서브픽셀들(SP6, SP12, SP18) 우측에 배치된다.Also, the first to fourth data lines DL1 to DL4 intersect the first to sixth gate lines GL1 to GL6 , and the first data line DL1 includes the sub-pixels SP1 and SP7 arranged in one column. . , the third data line DL3 is disposed between the subpixels SP4, SP10, and SP16 disposed in the fourth column and the subpixels SP5, SP11, and SP17 disposed in the fifth column, and the fourth data line DL4 ) is disposed on the right side of the sub-pixels SP6, SP12, and SP18 disposed in the sixth column.
또한, 제1박막트랜지스터(T1)는 제1게이트배선(GL1), 제1데이터배선(DL1) 및 제1서브픽셀(SP1)과 연결되고, 제2박막트랜지스터(T2)는 제2게이트배선(GL2) 및 제1데이터배선(DL1)과 연결되고, 제3박막트랜지스터(T3)는 제2게이트배선(GL2) 및 제2데이터배선(DL2)과 연결되고, 제4박막트랜지스터(T4)는 제1게이트배선(GL1) 및 제2데이터배선(DL2)과 연결되고, 제5박막트랜지스터(T5)는 제2게이트배선(GL2) 및 제3데이터배선(DL3)과 연결되고, 제6박막트랜지스터(T6)는 제1게이트배선(GL1) 및 제3데이터배선(DL3)과 연결된다.In addition, the first thin film transistor T1 is connected to the first gate line GL1, the first data line DL1, and the first sub-pixel SP1, and the second thin film transistor T2 is connected to the second gate line ( GL2) and the first data line DL1, the third thin film transistor T3 is connected to the second gate line GL2 and the second data line DL2, and the fourth thin film transistor T4 is the first Connected to the first gate line GL1 and the second data line DL2, the fifth thin film transistor T5 is connected to the second gate line GL2 and the third data line DL3, and the sixth thin film transistor T5 is connected to the second gate line GL2 and the third data line DL3. T6 is connected to the first gate line GL1 and the third data line DL3.
또한, 제7박막트랜지스터(T7)는 제3게이트배선(GL3) 및 제2데이터배선(DL2)과 연결되고, 제8박막트랜지스터(T8)는 제4게이트배선(GL4) 및 제2데이터배선(DL2)과 연결되고, 제9박막트랜지스터(T9)는 제4게이트배선(GL4) 및 제3데이터배선(DL3)과 연결되고, 제10박막트랜지스터(T10)는 제3게이트배선(GL3) 및 제3데이터배선(DL3)과 연결되고, 제11박막트랜지스터(T11)는 제4게이트배선(GL4) 및 제4데이터배선(DL4)과 연결되고, 제12박막트랜지스터(T12)는 제3게이트배선(GL3) 및 제4데이터배선(DL4)과 연결된다.In addition, the seventh thin film transistor T7 is connected to the third gate line GL3 and the second data line DL2, and the eighth thin film transistor T8 is connected to the fourth gate line GL4 and the second data line DL2. DL2), the ninth thin film transistor T9 is connected to the fourth gate line GL4 and the third data line DL3, and the tenth thin film transistor T10 is connected to the third gate line GL3 and the third data line DL3. It is connected to the third data line DL3, the eleventh thin film transistor T11 is connected to the fourth gate line GL4 and the fourth data line DL4, and the twelfth thin film transistor T12 is connected to the third gate line ( GL3) and the fourth data line DL4.
또한, 제13박막트랜지스터(T13)는 제5게이트배선(GL5) 및 제1데이터배선(DL1)과 연결되고, 제14박막트랜지스터(T14)는 제6게이트배선(GL6) 및 제1데이터배선(DL1)과 연결되고, 제15박막트랜지스터(T15)는 제6게이트배선(GL6) 및 제2데이터배선(DL2)과 연결되고, 제16박막트랜지스터(T16)는 제5게이트배선(GL5) 및 제2데이터배선(DL2)과 연결되고, 제17박막트랜지스터(T17)는 제6게이트배선(GL6) 및 제3데이터배선(DL3)과 연결되고, 제18박막트랜지스터(T18)는 제5게이트배선(GL5) 및 제3데이터배선(DL3)과 연결된다.In addition, the thirteenth thin film transistor T13 is connected to the fifth gate line GL5 and the first data line DL1 , and the 14th thin film transistor T14 is connected to the sixth gate line GL6 and the first data line DL1 . DL1), the fifteenth thin film transistor T15 is connected to the sixth gate line GL6 and the second data line DL2, and the sixteenth thin film transistor T16 is connected to the fifth gate line GL5 and the second data line DL2. It is connected to the second data line DL2, the 17th thin film transistor T17 is connected to the sixth gate line GL6 and the third data line DL3, and the 18th thin film transistor T18 is connected to the fifth gate line ( GL5) and the third data line DL3.
여기서, 제1 및 제3데이터 배선(DL1, DL3)과 제2 및 제4데이터배선(DL2, DL4)은 서로 다른 극성을 갖는 데이터전압을 일 프레임 동안 극성 반전 없이 공급하여 수평 2도트(dot) 인버젼 방식으로 구동하기 때문에 소비전력을 저감시킬 수 있다.Here, the first and third data lines DL1 and DL3 and the second and fourth data lines DL2 and DL4 supply data voltages having different polarities for one frame without inversion of polarity to form 2 horizontal dots. Power consumption can be reduced because it operates in an inversion method.
그러나, 이와 같은 수평 2도트(dot) 인버젼 방식으로 종래의 DRD 방식 액정표시장치을 구동함에 있어, 박막트랜지스터와 화소전극의 연결구조가 상이하게 되는 문제점이 있다.However, there is a problem in that the connection structure between the thin film transistor and the pixel electrode is different in driving the conventional DRD type liquid crystal display using the horizontal two-dot inversion method.
이는, 일 데이터배선 양측에 위치한 서브픽셀들 중 일 데이터배선과 가까운 쪽 서브픽셀에만 데이터전압을 공급하거나, 먼 쪽 서브픽셀에만 데이터전압을 공급하는 것이 아니라, 가까운 쪽 서브픽셀과 먼 쪽 서브픽셀 모두에 데이터전압을 공급하기 때문이다.In this case, the data voltage is not supplied only to the sub-pixel close to one data line among the sub-pixels located on both sides of the data line or the data voltage is not supplied to only the far sub-pixel, but both the near-side sub-pixel and the far-side sub-pixel This is because the data voltage is supplied to the
도 2는 도1의 제1데이터배선과 제1 및 제2서브픽셀의 연결관계를 도시한 평면도이다.FIG. 2 is a plan view illustrating a connection relationship between a first data line of FIG. 1 and first and second sub-pixels;
도면에 도시한 바와 같이, 종래의 DRD방식 액정표시장치는 제1화소전극(11)을 포함하는 제1서브픽셀(SP1)과 제2화소전극(12)을 포함하며 제1서브픽셀(SP1) 우측에 배치되는 제2서브픽셀(SP2)과, 제1 및 제2서브픽셀(SP1, SP2) 상측 및 하측에 각각 배치되는 제1 및 제2게이트배선(GL1, GL2)과, 제1 및 제2게이트배선(GL1, GL2)과 교차하고 제1서브픽셀(SP1) 좌측에 배치되는 제1데이터배선(DL1)과, 제1 및 제2박막트래지스터(T1, T2)를 포함한다.As shown in the drawing, the conventional DRD type liquid crystal display device includes a first sub-pixel SP1 including a
여기서, 제1박막트랜지스터(T1)는 제1게이트배선(GL1)과 제1데이터배선(DL1)과 연결되고, 제2박막트랜지스터(T2)는 제2게이트배선(GL2)과 제1데이터배선(DL1)과 연결된다.Here, the first thin film transistor T1 is connected to the first gate line GL1 and the first data line DL1, and the second thin film transistor T2 is connected to the second gate line GL2 and the first data line DL1. DL1).
구체적으로, 제1박막트랜지스터(T1)의 게이트전극(16)은 제1게이트배선(GL1)과 연결되고, 소스전극(17)은 제1데이터배선(DL1)과 연결되고, 드레인전극(18)은 드레인콘택홀(DCH1)을 통해 제1화소전극(11)과 연결된다.Specifically, the
또한, 제2박막트랜지스터(T2)의 게이트전극(13)은 제2게이트배선(GL2)과 연결되고, 소스전극(14)은 제1데이터배선(DL1)과 연결되고, 드레인전극(15)은 드레인콘택홀(DCH2)을 통해 제2화소전극(12)과 연결된다.In addition, the
또한, 제1데이터배선(DL1)은 동일 극성을 갖는 데이터전압을 일 프레임 동안 극성 반전 없이 공급하여 수평 2도트(dot) 인버젼 방식으로 구동한다.In addition, the first data line DL1 supplies a data voltage having the same polarity for one frame without inversion of polarity to drive it in a horizontal two-dot inversion method.
여기서, 제1데이터 배선(DL1)은 제1데이터 배선(DL1)에서 가까운 쪽 서브픽셀인 제1서브픽셀(SP1)과 먼 쪽 서브픽셀인 제2서브픽셀(SP2)에 데이터전압을 각각 공급한다.Here, the first data line DL1 supplies a data voltage to a first subpixel SP1 that is a subpixel closer to the first data line DL1 and a second subpixel SP2 that is a subpixel farther from the first data line DL1 , respectively. .
특히, 종래의 DRD방식 액정표시장치는 제1 및 제2박막트랜지스터(T1, T2)는 제1데이터배선(DL1)과 인접한 위치에 각각 고정하고, 이와 각각 연결되는 제1 및 제2화소전극(11, 12)을 연장하여 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극(18, 15)과 각각 연결한다.In particular, in the conventional DRD type liquid crystal display device, the first and second thin film transistors T1 and T2 are respectively fixed at positions adjacent to the first data line DL1, and first and second pixel electrodes ( 11 and 12 are extended and connected to the
이 때, 제1 및 제2화소전극(11, 12)의 연장 길이가 상이하기 때문에 제1 및 제2서브픽셀(SP1, SP2)의 기생 커패시턴스가 상이하게 되어 표시품질이 저하되고, 특히, 제1데이터 배선(DL1)에서 먼 쪽 서브픽셀인 제2서브픽셀(SP2)의 제2화소전극(12)은 제1화소전극(11) 보다 상대적으로 더 길게 연장해야 하기 때문에, 연장된 부분만큼 개구율이 저하되는 문제점이 있다.In this case, since the extension lengths of the first and
본 발명은 상기와 같은 종래의 문제를 해결하기 위한 것으로, 소비전력을 저감하고, 플리커 현상을 최소화하고, 표시품질 저하를 방지할 수 있는 액정표시장치를 제공하는 것을 그 목적으로 한다.An object of the present invention is to provide a liquid crystal display device capable of reducing power consumption, minimizing flicker, and preventing display quality deterioration.
전술한 바와 같은 목적을 달성하기 위해 본 발명은, 제2게이트배선을 따라 제1데이터배선에서 제1서브픽셀 방향으로 연장되는 제1데이터연장배선과, 제1게이트배선을 따라 제2데이터배선에서 제2서브픽셀 방향으로 연장되는 제2데이터연장배선과, 게이트전극 및 소스전극이 제1게이트배선 및 제2데이터연장배선과 각각 연결되는 제1박막트랜지스터와, 게이트전극 및 소스전극이 제2게이트배선 및 제1데이터연장배선과 각각 연결되는 제2박막트랜지스터를 포함하고, 제1 및 제2박막트랜지스터의 드레인전극은 제1 및 제2화소전극과 각각 연결되거나, 제2 및 제1화소전극과 각각 연결되는 액정표시장치를 제공한다.In order to achieve the above object, the present invention provides a first data extension line extending from the first data line along the second gate line in the direction of the first sub-pixel, and a second data line along the first gate line. The second data extension line extending in the second sub-pixel direction, the first thin film transistor having the gate electrode and the source electrode connected to the first gate line and the second data extension line, respectively, and the gate electrode and the source electrode connecting the second gate and second thin film transistors respectively connected to the wiring and the first data extension wiring, and drain electrodes of the first and second thin film transistors are respectively connected to the first and second pixel electrodes, or to the second and first pixel electrodes A liquid crystal display device connected to each other is provided.
본 발명은 1도트(dot) 인버젼 방식으로 구동함으로써 소비전력을 저감시킬 수 있고, 플리커 현상을 더 최소화할 수 있는 효과가 있다.According to the present invention, power consumption can be reduced by driving in a one-dot inversion method, and a flicker phenomenon can be further minimized.
또한, 서로 인접한 서브픽셀들의 기생 커패시턴스가 상이하게 되어 표시품질이 저하되는 것을 방지할 수 있는 효과가 있다.In addition, there is an effect of preventing display quality from being deteriorated due to different parasitic capacitances of adjacent subpixels.
도 1은 종래의 DRD 방식 액정표시장치를 도시한 도면이다.
도 2는 도1의 제1데이터배선과 제1 및 제2서브픽셀의 연결관계를 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 DRD 방식 액정표시장치를 도시한 도면이다.
도 4는 도3의 제1 및 제2데이터배선과 제1 및 제2서브픽셀의 연결관계를 도시한 평면도이다.1 is a view showing a conventional DRD type liquid crystal display device.
FIG. 2 is a plan view illustrating a connection relationship between a first data line of FIG. 1 and first and second sub-pixels;
3 is a diagram illustrating a DRD type liquid crystal display device according to an embodiment of the present invention.
4 is a plan view illustrating a connection relationship between the first and second data lines of FIG. 3 and the first and second sub-pixels.
이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 설명하기로 한다.Hereinafter, a preferred embodiment of the present invention will be described with reference to the drawings.
도 3은 본 발명의 실시예에 따른 DRD 방식 액정표시장치를 도시한 도면이다. 3 is a diagram illustrating a DRD type liquid crystal display device according to an embodiment of the present invention.
도면에 도시한 바와 같이, 본 발명의 실시예에 따른 DRD 방식 액정표시장치는 3행 6열로 배열되는 제1 내지 제18서브픽셀(SP1~SP18)과, 제1 내지 제6게이트배선(GL1~GL6)과, 제1 내지 제4데이터배선(DL1~DL4)과, 제1 내지 제18박막트랜지스터(T1~T18)를 포함한다.As shown in the drawing, the DRD type liquid crystal display device according to the embodiment of the present invention includes first to eighteenth sub-pixels SP1 to SP18 arranged in three rows and six columns, and first to sixth gate wirings GL1 to GL6), first to fourth data lines DL1 to DL4, and first to 18th thin film transistors T1 to T18.
또한, 제1 내지 제18서브픽셀(SP1~SP18)은 적색(R), 녹색(G) 및 청색(B) 중 어느 하나의 색을 표시하며, 서로 인접한 적색(R), 녹색(G) 및 청색(B)을 표시하는 3개의 서브 픽셀이 모여 하나의 단위 픽셀을 이룬다.In addition, the first to eighteenth sub-pixels SP1 to SP18 display any one of red (R), green (G), and blue (B), and adjacent to each other red (R), green (G) and Three sub-pixels displaying blue (B) form one unit pixel.
한편, 도면에는 제1 내지 제18서브픽셀(SP1~SP18)이 3행 6열로 배열되는 것으로 도시하였지만, 더 많은 수의 서브픽셀들이 다수의 행과 열로 배열될 수 있다.Meanwhile, although the first to eighteenth sub-pixels SP1 to SP18 are illustrated as being arranged in three rows and six columns in the drawing, a larger number of sub-pixels may be arranged in a plurality of rows and columns.
또한, 제1 및 제2게이트배선(GL1, GL2)은 1행에 배열되는 서브픽셀들(SP1~SP6)의 상측 및 하측에 각각 배치되고, 제3 및 제4게이트배선(GL3, GL4)은 2행에 배열되는 서브픽셀들(SP7~SP12)의 상측 및 하측에 각각 배치되고, 제5 및 제6게이트배선(GL5, GL6)은 3행에 배열되는 서브픽셀들(SP13~SP18)의 상측 및 하측에 각각 배치된다.In addition, the first and second gate wirings GL1 and GL2 are respectively disposed above and below the subpixels SP1 to SP6 arranged in one row, and the third and fourth gate wirings GL3 and GL4 are The subpixels SP7 to SP12 arranged in the second row are respectively disposed above and below, and the fifth and sixth gate wirings GL5 and GL6 are arranged above the subpixels SP13 to SP18 arranged in the third row. and disposed on the lower side, respectively.
또한, 제1 내지 제4데이터배선(DL1~DL4)은 제1 내지 제6게이트배선(GL1~GL6)과 교차하는데, 제1데이터배선(DL1)은 1열에 배열되는 서브픽셀들(SP1, SP7, SP13)의 좌측에 배치되고, 제2데이터 배선(DL2)은 2열에 배치되는 서브픽셀들(SP2, SP8, SP14) 및 3열에 배치되는 서브픽셀들(SP3, SP9, SP15) 사이에 배치되고, 제3데이터배선(DL3)은 제4열에 배치되는 서브픽셀들(SP4, SP10, SP16) 및 5열에 배치되는 서브픽셀들(SP5, SP11, SP17) 사이에 배치되고, 제4데이터배선(DL4)은 6열에 배치되는 서브픽셀들(SP6, SP12, SP18) 우측에 배치된다.Also, the first to fourth data lines DL1 to DL4 intersect the first to sixth gate lines GL1 to GL6 , and the first data line DL1 includes the sub-pixels SP1 and SP7 arranged in one column. . , the third data line DL3 is disposed between the subpixels SP4, SP10, and SP16 disposed in the fourth column and the subpixels SP5, SP11, and SP17 disposed in the fifth column, and the fourth data line DL4 ) is disposed on the right side of the sub-pixels SP6, SP12, and SP18 disposed in the sixth column.
또한, 제1박막트랜지스터(T1)는 제1게이트배선(GL1), 제2데이터배선(DL2) 및 제1서브픽셀(SP1)과 연결되고, 제2박막트랜지스터(T2)는 제2게이트배선(GL2) 및 제1데이터배선(DL1)과 연결되고, 제3박막트랜지스터(T3)는 제2게이트배선(GL2) 및 제2데이터배선(DL2)과 연결되고, 제4박막트랜지스터(T4)는 제1게이트배선(GL1) 및 제3데이터배선(DL3)과 연결되고, 제5박막트랜지스터(T5)는 제1게이트배선(GL1) 및 제4데이터배선(DL4)과 연결되고, 제6박막트랜지스터(T6)는 제2게이트배선(GL2) 및 제3데이터배선(DL3)과 연결된다.In addition, the first thin film transistor T1 is connected to the first gate line GL1, the second data line DL2, and the first sub-pixel SP1, and the second thin film transistor T2 is connected to the second gate line ( GL2) and the first data line DL1, the third thin film transistor T3 is connected to the second gate line GL2 and the second data line DL2, and the fourth thin film transistor T4 is the first It is connected to the first gate line GL1 and the third data line DL3, the fifth thin film transistor T5 is connected to the first gate line GL1 and the fourth data line DL4, and the sixth thin film transistor T5 is connected to the first gate line GL1 and the fourth data line DL4. T6 is connected to the second gate line GL2 and the third data line DL3.
또한, 제7박막트랜지스터(T7)는 제4게이트배선(GL4) 및 제1데이터배선(DL1)과 연결되고, 제8박막트랜지스터(T8)는 제3게이트배선(GL3) 및 제2데이터배선(DL2)과 연결되고, 제9박막트랜지스터(T9)는 제3게이트배선(GL3) 및 제3데이터배선(DL3)과 연결되고, 제10박막트랜지스터(T10)는 제4게이트배선(GL4) 및 제2데이터배선(DL2)과 연결되고, 제11박막트랜지스터(T11)는 제4게이트배선(GL4) 및 제3데이터배선(DL3)과 연결되고, 제12박막트랜지스터(T12)는 제3게이트배선(GL3) 및 제4데이터배선(DL4)과 연결된다.Also, the seventh thin film transistor T7 is connected to the fourth gate line GL4 and the first data line DL1, and the eighth thin film transistor T8 is connected to the third gate line GL3 and the second data line DL1. DL2), the ninth thin film transistor T9 is connected to the third gate line GL3 and the third data line DL3, and the tenth thin film transistor T10 is connected to the fourth gate line GL4 and the third data line DL3. It is connected to the second data line DL2, the eleventh thin film transistor T11 is connected to the fourth gate line GL4 and the third data line DL3, and the twelfth thin film transistor T12 is connected to the third gate line ( GL3) and the fourth data line DL4.
또한, 제13박막트랜지스터(T13)는 제5게이트배선(GL5) 및 제2데이터배선(DL2)과 연결되고, 제14박막트랜지스터(T14)는 제6게이트배선(GL6) 및 제1데이터배선(DL1)과 연결되고, 제15박막트랜지스터(T15)는 제6게이트배선(GL6) 및 제2데이터배선(DL2)과 연결되고, 제16박막트랜지스터(T16)는 제5게이트배선(GL5) 및 제3데이터배선(DL3)과 연결되고, 제17박막트랜지스터(T17)는 제5게이트배선(GL5) 및 제4데이터배선(DL4)과 연결되고, 제18박막트랜지스터(T18)는 제6게이트배선(GL6) 및 제3데이터배선(DL3)과 연결된다.In addition, the thirteenth thin film transistor T13 is connected to the fifth gate line GL5 and the second data line DL2 , and the 14th thin film transistor T14 is connected to the sixth gate line GL6 and the first data line DL2 . DL1), the fifteenth thin film transistor T15 is connected to the sixth gate line GL6 and the second data line DL2, and the sixteenth thin film transistor T16 is connected to the fifth gate line GL5 and the second data line DL2. The third data line DL3 is connected, the 17th thin film transistor T17 is connected with the fifth gate line GL5 and the fourth data line DL4, and the 18th thin film transistor T18 is connected with the sixth gate line ( GL6) and the third data line DL3.
이 때, 제2박막트랜지스터(T2)는 제2게이트배선(GL2)을 따라 제1데이터배선(DL1)에서 연장되어 그 끝단이 제1 및 제2서브픽셀(SP1, SP2) 사이에 대응하여 위치하는 제1데이터연장배선(E1)을 통해 제1데이터배선(DL1)과 연결되고, 제1박막트랜지스터(T1)는 제1게이트배선(GL1)을 따라 제2데이터배선(DL2)에서 연장되어 그 끝단이 제1 및 제2서브픽셀(SP1, SP2) 사이에 대응하여 위치하는 제2데이터연장배선(E2)을 통해 제2데이터배선(DL2)과 연결된다.In this case, the second thin film transistor T2 extends from the first data line DL1 along the second gate line GL2 and has ends corresponding to the positions between the first and second sub-pixels SP1 and SP2. is connected to the first data line DL1 through the first data extension line E1 to The end is connected to the second data line DL2 through the second data extension line E2 positioned correspondingly between the first and second sub-pixels SP1 and SP2.
마찬가지로, 제3 내지 제18박막트랜지스터(T3~T18)는, 제3 내지 제18박막트랜지스터(T3~T18)와 각각 연결되는 데이터배선(DL1~DL4)으로부터 연장된 데이터연장배선을 통해 데이터배선(DL1~DL4)과 각각 연결된다.Similarly, the third to eighteenth thin film transistors T3 to T18 are data wires ( DL1 to DL4) respectively.
여기서, 홀수 번째 데이터 배선(DL1, DL3)과 짝수 번째 데이터배선(DL2, DL4)이 서로 다른 극성을 갖는 데이터전압을 일 프레임 동안 극성 반전 없이 공급함으로써, 1도트(dot) 인버젼 방식으로 구동하기 때문에 소비전력을 저감시킬 수 있고, 수평 2도트(dot) 인버젼 방식 보다 플리커 현상을 더 최소화할 수 있다.Here, the odd-numbered data lines DL1 and DL3 and the even-numbered data lines DL2 and DL4 supply data voltages having different polarities for one frame without polarity inversion, thereby driving the 1-dot inversion method. Therefore, power consumption can be reduced, and the flicker phenomenon can be further minimized compared to the horizontal two-dot inversion method.
또한, 본 발명의 실시예에 따른 DRD 방식 액정표시장치는 1도트(dot) 인버젼 방식으로 구동함에 있어, 일 데이터배선 양측에 위치한 서브픽셀들 중 가까운 쪽 서브픽셀과 먼 쪽 서브픽셀 모두에 데이터전압을 공급하더라도, 각 데이터배선에서 연장된 데이터연장배선을 통해 각 데이터배선과 박막트랜지스터를 연결시키기 때문에, 박막트랜지스터와 화소전극의 연결구조를 동일하게 할 수 있다.In addition, when the DRD type liquid crystal display device according to the embodiment of the present invention is driven in the 1-dot inversion method, data is stored in both the near-side sub-pixel and the far-side sub-pixel among the sub-pixels located on both sides of one data line. Even when voltage is supplied, since each data line and the thin film transistor are connected through the data extension line extended from each data line, the thin film transistor and the pixel electrode can have the same connection structure.
도 4는 도3의 제1 및 제2데이터배선과 제1 및 제2서브픽셀의 연결관계를 도시한 평면도이다.4 is a plan view illustrating a connection relationship between the first and second data lines of FIG. 3 and the first and second sub-pixels.
도면에 도시한 바와 같이, 본 발명의 실시예에 따른 DRD방식 액정표시장치는 제1화소전극(111)을 포함하는 제1서브픽셀(SP1)과 제2화소전극(112)을 포함하며 제1서브픽셀(SP1) 우측에 배치되는 제2서브픽셀(SP2)과, 제1 및 제2서브픽셀(SP1, SP2) 상측 및 하측에 각각 배치되는 제1 및 제2게이트배선(GL1, GL2)과, 제1 및 제2게이트배선(GL1, GL2)과 교차하고 제1서브픽셀(SP1) 좌측 및 제2서브픽셀(SP2) 우측에 각각 배치되는 제1 및 제2데이터배선(DL1, DL2)과, 제1 및 제2데이터연장배선(E1, E2)와, 제1 및 제2박막트래지스터(T1, T2)를 포함한다.As shown in the drawing, the DRD type liquid crystal display device according to an embodiment of the present invention includes a first sub-pixel SP1 including a
여기서, 제1데이터연장배선(E1)은 제2게이트배선(GL2)을 따라 제1데이터배선(DL1)에서 제1서브픽셀(SP1) 방향으로 연장되어 그 끝단이 제1 및 제2서브픽셀(SP1, SP2) 사이에 대응하여 위치하고, 제2데이터연장배선(E2)은 제1게이트배선(GL1)을 따라 제2데이터배선(DL2)에서 제2서브픽셀(SP2) 방향으로 연장되어 그 끝단이 제1 및 제2서브픽셀(SP1, SP2) 사이에 대응하여 위치한다.Here, the first data extension line E1 extends from the first data line DL1 in the direction of the first sub-pixel SP1 along the second gate line GL2, and ends of the first and second sub-pixels ( Located between SP1 and SP2, the second data extension line E2 extends from the second data line DL2 along the first gate line GL1 in the direction of the second sub-pixel SP2 to the end thereof. It is positioned correspondingly between the first and second sub-pixels SP1 and SP2.
또한, 제1박막트랜지스터(T1)는 제1게이트배선(GL1)과 제2데이터연장배선(E2) 끝단과 각각 연결되고, 제2박막트랜지스터(T2)는 제2게이트배선(GL2)과 제1데이터연장배선(E1)과 연결된다.In addition, the first thin film transistor T1 is connected to the ends of the first gate line GL1 and the second data extension line E2, respectively, and the second thin film transistor T2 is connected to the second gate line GL2 and the first It is connected to the data extension line (E1).
구체적으로, 제1박막트랜지스터(T1)의 게이트전극(116)은 제1게이트배선(GL1)과 연결되고, 소스전극(117)은 제2데이터연장배선(E2)과 연결되고, 드레인전극(118)은 드레인콘택홀(DCH1)을 통해 제1화소전극(111)과 연결된다.Specifically, the
또한, 제2박막트랜지스터(T2)의 게이트전극(113)은 제2게이트배선(GL2)과 연결되고, 소스전극(114)은 제1데이터연장배선(E1)과 연결되고, 드레인전극(115)은 드레인콘택홀(DCH2)을 통해 제2화소전극(112)과 연결된다.In addition, the
한편, 도면과 달리, 제1박막트랜지스터(T1)의 게이트전극(116)은 제1게이트배선(GL1)과 연결되고, 소스전극(117)은 제2데이터연장배선(E2)과 연결되고, 드레인전극(118)은 드레인콘택홀을 통해 제2화소전극(112)과 연결될 수 도 있다.Meanwhile, unlike the drawing, the
이 때, 제2박막트랜지스터(T2)의 게이트전극(113)은 제2게이트배선(GL2)과 연결되고, 소스전극(114)은 제1데이터연장배선(E1)과 연결되고, 드레인전극(115)은 드레인콘택홀을 통해 제1화소전극(111)과 연결된다.At this time, the
또한, 도면에는 도시하지 않았지만, 제3화소전극(미도시)을 포함하며 제2서브픽셀(SP2) 및 제2데이터배선(DL2) 우측에 배치되는 제3서브픽셀(SP3)과, 제4화소전극(미도시)을 포함하며 제3서브픽셀(SP3) 우측에 배치되는 제4서브픽셀(SP4)과, 제1 및 제2게이트배선(GL1, GL2)과 교차하고, 제4서브픽셀(SP4) 우측에 배치되는 제3데이터배선(DL3)을 포함할 수 있다. Also, although not shown in the drawing, a third sub-pixel SP3 including a third pixel electrode (not shown) and disposed on the right side of the second sub-pixel SP2 and the second data line DL2, and a fourth pixel The fourth sub-pixel SP4 including an electrode (not shown) and disposed on the right side of the third sub-pixel SP3 intersects the first and second gate lines GL1 and GL2, and the fourth sub-pixel SP4 ) may include a third data line DL3 disposed on the right side.
여기서, 제3데이터연장배선(미도시)이 제2게이트배선(GL2)을 따라 제2데이터배선(DL2)에서 제3서브픽셀(SP3) 방향으로 연장되어 그 끝단이 제3 및 제4서브픽셀(SP3, SP4) 사이에 대응하여 위치하게 되고, 제4데이터연장배선(미도시)이 제1게이트배선(GL1)을 따라 제3데이터배선(DL3)에서 제4서브픽셀(SP4) 방향으로 연장되어 그 끝단이 제3 및 제4서브픽셀(SP3, SP4) 사이에 대응하여 위치할 수 있다.Here, a third data extension line (not shown) extends from the second data line DL2 in the direction of the third subpixel SP3 along the second gate line GL2 to end the third and fourth subpixels. is positioned between SP3 and SP4, and a fourth data extension line (not shown) extends from the third data line DL3 to the fourth sub-pixel SP4 along the first gate line GL1. Thus, an end thereof may be positioned correspondingly between the third and fourth sub-pixels SP3 and SP4.
또한, 제3박막트랜지스터(T3)의 게이트전극 및 소스전극은 제2게이트배선(GL2) 및 제3데이터연장배선(미도시) 끝단과 각각 연결되고, 제4박막트랜지스터(T4)의 게이트전극 및 소스전극은 제1게이트배선(GL1) 및 제4데이터연장배선(미도시) 끝단과 각각 연결될 수 있다.In addition, the gate electrode and the source electrode of the third thin film transistor T3 are respectively connected to the ends of the second gate line GL2 and the third data extension line (not shown), and the gate electrode and the source electrode of the fourth thin film transistor T4 The source electrode may be respectively connected to ends of the first gate line GL1 and the fourth data extension line (not shown).
이 때, 제3 및 제4박막트랜지스터(T3, T4)의 드레인전극은 제3 및 제4화소전극(미도시)과 각각 연결되거나, 제4 및 제3화소전극(미도시)과 각각 연결될 수 있다.In this case, the drain electrodes of the third and fourth thin film transistors T3 and T4 may be respectively connected to the third and fourth pixel electrodes (not shown) or respectively connected to the fourth and third pixel electrodes (not shown). have.
또한, 홀수 번째 데이터배선(DL1, DL3)과 짝수 번째 데이터배선(DL2, DL4)는 서로 다른 극성을 갖는 데이터전압을 일 프레임 동안 극성 반전 없이 공급하여 1도트(dot) 인버젼 방식으로 구동한다.In addition, the odd-numbered data lines DL1 and DL3 and the even-numbered data lines DL2 and DL4 supply data voltages having different polarities for one frame without polarity inversion to drive them in a 1-dot inversion method.
특히, 본 발명의 실시예에 따른 DRD방식 액정표시장치는 제1박막트랜지스터(T1)를 제2데이터연장배선(E2)을 통해 제2데이터배선(DL2)과 연결함으로써 제1박막트랜지스터(T1)를 제1 및 제2서브픽셀(SP1, SP2)의 상측 사이에 대응하여 배치하고, 제2박막트랜지스터(T2)를 제1데이터연장배선(E1)을 통해 제1데이터배선(DL1)과 연결함으로써 제2박막트랜지스터(T2)를 제1 및 제2서브픽셀(SP1, SP2)의 하측 사이에 대응하여 배치할 수 있다. In particular, in the DRD type liquid crystal display device according to the embodiment of the present invention, the first thin film transistor T1 is connected to the second data line DL2 through the second data extension line E2. by disposing correspondingly between the upper sides of the first and second sub-pixels SP1 and SP2, and connecting the second thin film transistor T2 to the first data line DL1 through the first data extension line E1. The second thin film transistor T2 may be disposed correspondingly between the lower sides of the first and second sub-pixels SP1 and SP2.
이 때, 제1 및 제2화소전극(111, 112)을 연장하여 제1 및 제2박막트랜지스터(T1, T2)의 드레인전극(118, 115)과 각각 연결하는데, 여기서, 제1 및 제2화소전극(111, 112)의 연장 길이는 서로 동일하기 때문에 제1 및 제2서브픽셀(SP1, SP2)의 기생 커패시턴스가 상이하게 되어 표시품질이 저하되는 것을 방지할 수 있다.At this time, the first and
또한, 제1 및 제2박막트랜지스터(T1, T2)와 제1 및 제2서브픽셀(SP1, SP2)까지의 거리가 서로 동일하기 때문에, 제1 및 제2박막트랜지스터(T1, T2)에서 어느 일 서브픽셀의 화소전극(111)을 상대적으로 더 길게 연장할 필요 없어, 연장된 부분만큼 개구율이 저하되는 것을 방지할 수 있다.In addition, since the distances to the first and second thin film transistors T1 and T2 and the first and second sub-pixels SP1 and SP2 are the same, which of the first and second thin film transistors T1 and T2 is Since it is not necessary to extend the
한편, 하나의 데이터배선을 공유하는 서브픽셀 각각의 박막트랜지스터는 게이트배선과 연결되는 방향이 서로 반대(상하)로 되어 있으므로, 게이트 배선 형성용 마스크와 데이터 배선 형성용 마스크가 상하로 틀어질 경우, 서로 다른 크기의 기생 커패시턴스를 갖게 된다. 이로 인하여, 인접한 서브 픽셀간의 효율전압이 서로 다르게 되어 표시품질을 저하시킬 수 있다On the other hand, since the thin film transistors of each of the subpixels sharing one data line are connected to the gate line in opposite directions (up and down), when the mask for forming the gate line and the mask for forming the data line are shifted up and down, They have different magnitudes of parasitic capacitance. As a result, efficiency voltages between adjacent sub-pixels may be different from each other, thereby degrading display quality.
이러한 문제점을 해결하기 위해, 본 발명의 실시예에 따른 DRD방식 액정표시장치는 제1 내지 제3박막트랜지스터(T1~T3)의 드레인전극(118, 115, 미도시) 하부에 배치되는 보상패턴(119, 120)을 더 포함한다.In order to solve this problem, the DRD type liquid crystal display device according to the embodiment of the present invention has a compensation pattern ( 119, 120).
이 때, 보상패턴(119, 120)은 드레인전극(118, 115, 미도시)과 중첩되어 배치되며, 제1 내지 제3박막트랜지스터(T1~T3)의 드레인전극(118, 115, 미도시)은 각각 수직방향으로 연장되어 T자형을 이룬다At this time, the
또한, 보상패턴(119, 120)은 제1 내지 제3박막트랜지스터(T1~T3)의 게이트전극(116, 113, 미도시)과 동일물질로 이루어진다.In addition, the
이에 따라, 데이터배선 형성용 마스크와 게이트배선 형성용 마스크가 서로 틀어지더라도, 기생 커패시턴스가 감소되는 서브픽셀에는 드레인전극(118, 115, 미도시)과 보상패턴(119, 120)의 중첩되는 면적이 넓어지고, 기생 커패시턴스가 증가되는 서브픽셀에는 드레인전극(118, 115, 미도시)과 보상패턴(119, 120)의 중첩되는 면적이 좁아져서 기생 커패시턴스를 보상할 수 있다.Accordingly, even if the mask for forming the data wiring and the mask for forming the gate wiring are displaced from each other, the overlapping area of the
본 발명은 전술한 실시예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The present invention is not limited to the above-described embodiments, and various changes and modifications are possible without departing from the spirit of the present invention.
GL1 ~ GL6 : 게이트배선 DL1 ~ DL4 : 데이터배선
SP1 ~ SP18 : 서브픽셀 T1 ~ T18 : 박막트랜지스터
E1, E2 : 데이터연장배선 119 : 보상패턴GL1 ~ GL6 : Gate wiring DL1 ~ DL4 : Data wiring
SP1 ~ SP18 : Sub-pixel T1 ~ T18 : Thin film transistor
E1, E2: data extension wiring 119: compensation pattern
Claims (8)
상기 제1 및 제2서브픽셀 상측 및 하측에 각각 배치되는 제1 및 제2게이트배선;
상기 제1 및 제2게이트배선과 교차하고, 상기 제1서브픽셀 좌측 및 상기 제2서브픽셀 우측에 각각 배치되는 제1 및 제2데이터배선;
상기 제2게이트배선을 따라 상기 제1데이터배선에서 상기 제1서브픽셀 방향으로 연장되는 제1데이터연장배선과, 상기 제1게이트배선을 따라 상기 제2데이터배선에서 상기 제2서브픽셀 방향으로 연장되는 제2데이터연장배선;
게이트전극 및 소스전극이 상기 제1게이트배선 및 제2데이터연장배선과 각각 연결되는 제1박막트랜지스터와, 게이트전극 및 소스전극이 상기 제2게이트배선 및 제1데이터연장배선과 각각 연결되는 제2박막트랜지스터;
제3화소전극을 포함하며, 상기 제2서브픽셀 및 제2데이터배선 우측에 배치되는 제3서브픽셀과, 상기 제3서브픽셀 우측에 배치되는 제4서브픽셀;
상기 제1 및 제2게이트배선과 교차하고, 상기 제4서브픽셀 우측에 배치되는 제3데이터배선;
상기 제2게이트배선을 따라 상기 제2데이터배선에서 상기 제3서브픽셀 방향으로 연장되는 제3데이터연장배선과, 상기 제1게이트배선을 따라 상기 제3데이터배선에서 상기 제4서브픽셀 방향으로 연장되는 제4데이터연장배선; 및
게이트전극 및 소스전극이 상기 제2게이트배선 및 제3데이터연장배선과 각각 연결되는 제3박막트랜지스터와, 게이트전극 및 소스전극이 상기 제1게이트배선 및 제4데이터연장배선과 각각 연결되는 제4박막트랜지스터를 포함하고,
상기 제1 및 제2박막트랜지스터의 드레인전극은 상기 제1 및 제2화소전극과 각각 연결되거나, 상기 제2 및 제1화소전극과 각각 연결되고,
상기 제3 및 제4박막트랜지스터의 드레인전극은 상기 제3 및 제4화소전극과 각각 연결되거나, 상기 제4 및 제3화소전극과 각각 연결되고,
상기 제1박막트랜지스터는 상기 제1 및 제2서브픽셀의 상측 사이에 배치되고, 상기 제2박막트랜지스터는 상기 제1 및 제2서브픽셀의 하측 사이에 배치되고,
상기 제3박막트랜지스터는 상기 제3 및 제4서브픽셀의 하측 사이에 배치되고, 상기 제4박막트랜지스터는 상기 제3 및 제4서브픽셀의 상측 사이에 배치되는 액정표시장치.
a first sub-pixel including a first pixel electrode and a second sub-pixel including a second pixel electrode and disposed on a right side of the first sub-pixel;
first and second gate wirings respectively disposed above and below the first and second sub-pixels;
first and second data lines intersecting the first and second gate lines and respectively disposed on the left side of the first sub-pixel and on the right side of the second sub-pixel;
a first data extension line extending from the first data line in the direction of the first sub-pixel along the second gate line; and a first data extension line extending from the second data line in the direction of the second sub-pixel along the first gate line a second data extension wiring;
a first thin film transistor in which a gate electrode and a source electrode are respectively connected to the first gate line and a second data extension line, and a second transistor in which the gate electrode and the source electrode are connected to the second gate line and the first data extension line, respectively thin film transistor;
a third sub-pixel including a third pixel electrode, the third sub-pixel disposed on the right side of the second sub-pixel and the second data line, and a fourth sub-pixel disposed on the right side of the third sub-pixel;
a third data line intersecting the first and second gate lines and disposed on a right side of the fourth sub-pixel;
a third data extension line extending from the second data line in the direction of the third sub-pixel along the second gate line, and a third data extension line extending from the third data line in the direction of the fourth sub-pixel along the first gate line a fourth data extension wiring; and
a third thin film transistor in which the gate electrode and the source electrode are respectively connected to the second gate line and the third data extension line, and a fourth transistor in which the gate electrode and the source electrode are respectively connected to the first gate line and the fourth data extension line including a thin film transistor;
The drain electrodes of the first and second thin film transistors are respectively connected to the first and second pixel electrodes or respectively connected to the second and first pixel electrodes,
The drain electrodes of the third and fourth thin film transistors are respectively connected to the third and fourth pixel electrodes or respectively connected to the fourth and third pixel electrodes,
the first thin film transistor is disposed between upper sides of the first and second subpixels, and the second thin film transistor is disposed between lower sides of the first and second subpixels;
The third thin film transistor is disposed between the lower sides of the third and fourth sub-pixels, and the fourth thin film transistor is disposed between the upper sides of the third and fourth sub-pixels.
상기 제 1 내지 제 4 서브픽셀은 1 도트 인버젼 방식으로 구동되는 액정표시장치.
The method of claim 1,
The first to fourth sub-pixels are driven in a one-dot inversion method.
상기 제1 내지 제4박막트랜지스터의 드레인전극은 각각 수직방향으로 연장되어 T자형을 이루는 액정표시장치.
4. The method of claim 3,
The drain electrodes of the first to fourth thin film transistors each extend in a vertical direction to form a T-shape.
상기 제1 내지 제4박막트랜지스터의 드레인전극 하부에 배치되며, 상기 드레인전극과 중첩되는 보상패턴
을 더 포함하는 액정표시장치.
5. The method of claim 4,
A compensation pattern disposed under the drain electrode of the first to fourth thin film transistors and overlapping the drain electrode
A liquid crystal display further comprising a.
상기 보상패턴은 상기 제1 내지 제4박막트랜지스터의 게이트전극과 동일물질로 이루어지는 액정표시장치.6. The method of claim 5,
The compensation pattern is made of the same material as the gate electrode of the first to fourth thin film transistors.
상기 제1박막트랜지스터에서 상기 제1 및 제2서브픽셀까지의 거리는 서로 동일하고, 상기 제2박막트랜지스터에서 상기 제1 및 제2서브픽셀까지의 거리는 서로 동일하고,
상기 제3박막트랜지스터에서 상기 제3 및 제4서브픽셀까지의 거리는 서로 동일하고, 상기 제4박막트랜지스터에서 상기 제3 및 제4서브픽셀까지의 거리는 서로 동일한 액정표시장치.
The method of claim 1,
A distance from the first thin film transistor to the first and second sub-pixels is the same, and a distance from the second thin film transistor to the first and second sub-pixels is equal to each other,
The distance from the third thin film transistor to the third and fourth sub-pixels is the same, and the distance from the fourth thin film transistor to the third and fourth sub-pixels is the same.
상기 제1 내지 제4박막트랜지스터의 드레인전극의 일단은 상기 제1 내지 제4박막트랜지스터의 게이트전극에 중첩되고, 상기 제1 내지 제4박막트랜지스터의 드레인전극의 타단은 상기 보상패턴에 중첩되는 액정표시장치.
7. The method of claim 6,
One end of the drain electrode of the first to fourth thin film transistors overlaps the gate electrode of the first to fourth thin film transistors, and the other end of the drain electrode of the first to fourth thin film transistors overlaps the compensation pattern. display device.
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