KR102437673B1 - 반도체 장치 - Google Patents

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KR102437673B1
KR102437673B1 KR1020150127412A KR20150127412A KR102437673B1 KR 102437673 B1 KR102437673 B1 KR 102437673B1 KR 1020150127412 A KR1020150127412 A KR 1020150127412A KR 20150127412 A KR20150127412 A KR 20150127412A KR 102437673 B1 KR102437673 B1 KR 102437673B1
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이백우
송은석
김영재
장재권
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Abstract

반도체 장치가 제공된다. 반도체 장치는, 배선층을 포함하는 기판, 상기 기판 상에, 상기 배선층과 전기적으로 절연되고, 제1 접착면과 상기 제1 접착면에서 연장되는 제1 말단면을 포함하는 제1 실드 도전층, 상기 제1 실드 도전층 상에 배치되는 반도체 칩, 상기 제1 실드 도전층 상에 배치되어 상기 반도체 칩을 덮는 몰딩부, 상기 제1 실드 도전층 및 상기 몰딩부 상에 배치되고, 제2 접착면과 상기 제2 접착면에서 연장되는 제2 말단면을 포함하는 제2 실드 도전층, 및 상기 제1 및 제2 접착면 사이에 배치되고, 상면 및 상기 상면과 대향하는 하면을 포함하는 접합부를 포함하되, 상기 접합부의 상기 하면은 상기 제1 접착면과 접촉하여 제1 접촉면을 형성하고, 상기 접합부의 상기 상면은 상기 제2 접착면과 접촉하여 제2 접촉면을 형성하고, 상기 제2 접촉면의 면적은 상기 제2 말단면의 면적보다 큰 반도체 장치.

Description

반도체 장치{Semiconductor device}
본 발명은 반도체 장치에 관한 것이다.
자기 메모리(MRAM: Magnetic Random Access Memory) 소자는 고속 기입 및 읽기 동작이 가능하고, 비휘발성 특성을 갖는다, 이러한 특성들에 의해 자기 메모리 소자는 새로운 기억 소자로서 각광 받고 있다.
일반적으로, 자기 메모리 소자의 단위 셀은 데이터를 저장하는 요소로서, 자기 터널 접합(MTJ: Magnetic Tunnel Junction) 패턴을 주로 채택하고 있다. 자기 터널 접합 패턴은 두 개의 자성막과 그 사이에 위치하는 터널 절연막을 포함한다. 즉, 자화(magnetization) 방향이 고정되어 있는 고정 자성(pinned ferromagnetic)막과 고정 자성막에 대해 자화 방향이 평행(parallel) 또는 반평행(anti-parallel)하게 바뀔 수 있는 자유 자성(free ferromagnetic)막 및 고정 자성막과 자유 자성막 사이에 배치된 터널 절연막을 포함한다.
본 발명이 해결하고자 하는 과제는, 자기장 차폐(shield) 효과를 높여 반도체 칩의 신뢰성을 향상시킨 반도체 장치를 제공하는 것이다.
본 발명이 해결하려는 과제는 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 일 실시예는, 배선층을 포함하는 기판, 상기 기판 상에, 상기 배선층과 전기적으로 절연되고, 제1 접착면과 상기 제1 접착면에서 연장되는 제1 말단면을 포함하는 제1 실드 도전층, 상기 제1 실드 도전층 상에 배치되는 반도체 칩, 상기 제1 실드 도전층 상에 배치되어 상기 반도체 칩을 덮는 몰딩부, 상기 제1 실드 도전층 및 상기 몰딩부 상에 배치되고, 제2 접착면과 상기 제2 접착면에서 연장되는 제2 말단면을 포함하는 제2 실드 도전층, 및 상기 제1 및 제2 접착면 사이에 배치되고, 상면 및 상기 상면과 대향하는 하면을 포함하는 접합부를 포함하되, 상기 접합부의 상기 하면은 상기 제1 접착면과 접촉하여 제1 접촉면을 형성하고, 상기 접합부의 상기 상면은 상기 제2 접착면과 접촉하여 제2 접촉면을 형성하고, 상기 제2 접촉면의 면적은 상기 제2 말단면의 면적보다 크다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 접촉면과 상기 제2 접촉면은 서로 마주볼 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 및 제2 접촉면은 서로 동일한 면적을 가질 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 접착면과 상기 제1 접촉면은 서로 동일한 면적을 가질 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 접촉면의 면적은 상기 제1 말단면의 면적보다 클 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 실드 도전층이 상기 기판의 상부로 연장되어, 상기 몰딩부의 측면을 감쌀 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 및 제2 실드 도전층과 상기 접합부는, 상기 기판 상에 밀폐 영역을 형성할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제2 실드 도전층이 상기 몰딩부의 측면으로 연장되어, 상기 몰딩부의 측면을 감쌀 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 접합부는 에폭시 수지(epoxy resin), 아크릴 수지(acrylic resin), 폴리 에스터 수지(polyester resin) 또는 폴리 카보네이트(polycarbonate) 중 적어도 하나의 유기 수지(organic resin)를 포함할 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 접합부는 니켈(Ni)을 포함하는 충전제(filler)를 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 기술적 사상에 따른 반도체 장치의 다른 실시예는, 배선층을 포함하는 기판, 상기 기판 상에, 상기 배선층과 전기적으로 절연되는 제1 실드 도전층, 상기 제1 실드 도전층 상에 배치되는 반도체 칩, 상기 제1 실드 도전층 및 상기 반도체 칩 상에 배치되는 제2 실드 도전층, 및 상기 제1 및 제2 실드 도전층 사이에 배치되고, 상기 제1 및 제2 실드 도전층과 접촉하고, 상기 제1 및 제2 실드 도전층을 따라 제1 방향으로 연장되는 접합부를 포함하되, 상기 접합부의 상기 제1 방향의 길이는 상기 제2 실드 도전층의 두께보다 크다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 접합부의 상기 제1 방향의 길이는 상기 제1 방향과 수직인 제2 방향의 길이보다 클 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 실드 도전층의 두께와 상기 제2 실드 도전층의 두께는 서로 다를 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 접합부의 상기 제2 방향의 길이는 상기 제1 실드 도전층의 두께 및 상기 제2 실드 도전층의 두께보다 작을 수 있다.
본 발명의 기술적 사상에 따른 몇몇 실시예에서, 상기 제1 실드 도전층은 내부를 관통하는 개구를 포함하고, 상기 반도체 칩은 상기 개구를 통과하는 와이어 본딩에 의해 상기 배선층과 전기적으로 연결될 수 있다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 2는 도 1의 기판의 내부를 확대한 부분 확대도이다.
도 3은 분리 구조를 갖는 실드 도전층의 외부 자기장 차폐 효과를 설명하기 위한 도면이다.
도 4는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 자속 전달량을 설명하기 위한 도면이다.
도 5는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 6은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 7은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 8은 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 9는 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 10 내지 도 14는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 15는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "연결된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 연결된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 소자 또는 구성 요소들과 다른 소자 또는 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 소자의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 소자를 뒤집을 경우, 다른 소자의 "아래(below)" 또는 "아래(beneath)"로 기술된 소자는 다른 소자의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 소자는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 소자나 구성요소들을 서술하기 위해서 사용되나, 이들 소자나 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자나 구성요소를 다른 소자나 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자나 구성요소는 본 발명의 기술적 사상 내에서 제2 소자나 구성요소 일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서는, 도 1 및 도 2를 참조하여, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치를 도시한 단면도이다. 도 2는 도 1의 기판의 내부를 확대한 부분 확대도이다.
도 1을 참조하면, 반도체 장치(100)는 기판(110), 제1 실드 도전층(120), 제2 실드 도전층(130), 반도체 칩(140), 접합부(150), 접착층(160), 와이어 본딩(170) 및 몰딩부(180)를 포함할 수 있다.
기판(110)은 배선층(111), 관통 비아(112), 솔더 마스크층(113), 절연층(114) 및 외부 접속 단자(115)를 포함할 수 있다.
배선층(111)은 기판(110)의 내부에 배치될 수 있고, 각각의 배선층(111)들은 서로 이격되어 배치될 수 있다. 배선층(111)에는 전압이 인가될 수 있다.
솔더 마스크층(113)은 상부 배선층 및 하부 배선층의 각각의 일면 상에 배치될 수 있고, 솔더 마스크층(113)은 상부 배선층 및 하부 배선층의 표면을 보호할 수 있다.
절연층(114)은 각각의 배선층(111)들 사이에 배치될 수 있고, 절연층(114)는 각각의 배선층(111)들을 상호간에 절연시킬 수 있다.
관통 비아(112)는 절연층(114)을 관통하도록 배치될 수 있고, 관통 비아(112)는 각각의 배선층(111)들은 전기적으로 연결할 수 있다.
외부 접속 단자(115)는 기판(110)의 하면에 배치될 수 있고, 하부 배선층과 전기적으로 연결될 수 있다. 도 1에는 외부 접속 단자(115)로 솔더 볼(solder ball)을 도시하였으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
기판(110)은 반도체 웨이퍼에 기반한 실리콘 기판일 수 있다. 몇몇의 실시예에서 기판(100)은 패키지용 기판일 수 있고, 예를 들어, 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다.
기판(110)은 예를 들어, 벌크 실리콘일 수 있다. 이와 달리, 기판(110)은 실리콘 기판일 수도 있고, 또는 다른 물질, 예를 들어, 실리콘게르마늄, 안티몬화 인듐, 납 텔루르 화합물, 인듐 비소, 인듐 인화물, 갈륨 비소 또는 안티몬화 갈륨을 포함할 수 있다. 또는, 기판(110)은 베이스 기판 상에 에피층이 배치된 것일 수도 있다.
제1 실드 도전층(120)은 기판(110) 상에 배치될 수 있다. 구체적으로, 제1 실드 도전층(120)은 기판(110) 상에 기판(110)과 평행한 방향으로 컨포멀하게 배치될 수 있다.
제1 실드 도전층(120)은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 실드 도전층(120)은 철(Fe), 철(Fe)-코발트(Co) 합금, 니켈(Ni)-철(Fe) 합금, 몰리-퍼몰리(Moly-Permally), 슈퍼몰리(Supermally), 메트글라스(MetglasTM) 또는 무-실드(Mu-Shield TM) 중 적어도 하나의 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제1 실드 도전층(120)은 자기장(Magnetic field)의 영향을 받아 자속(Magnetic flux)을 생성할 수 있다. 구체적으로, 제1 실드 도전층(120)은 외부 자기장의 영향을 받아 제1 실드 도전층(120)의 내부에 자속을 생성할 수 있다.
도 2를 참조하면, 제1 실드 도전층(120)은 배선층(111)과 이격되어 배치될 수 있다. 이로 인해, 제1 실드 도전층(120)은 배선층(111)과 전기적으로 절연될 수 있다.
제1 실드 도전층(120)은 제1 접착면(121), 제1 말단면(122) 및 개구(123)를 포함할 수 있다.
제1 접착면(121)은 접합부(150)의 하면과 마주보는 제1 실드 도전층(120)의 상면에 배치될 수 있고, 제1 접착면(121)은 제1 실드 도전층(120)의 상면의 일부에 형성될 수 있다.
제1 말단면(122)은 제1 접착면(121)에서 연장되는 제1 실드 도전층(120)의 말단에 형성된 단면이고, 제1 실드 도전층(120)의 단면의 면적은 전체적으로 동일할 수 있다. 즉, 제1 실드 도전층(120)의 단면의 면적은 제1 말단면(122)의 면적과 전체적으로 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 실드 도전층(120)의 단면의 면적은 다를 수 있다.
개구(123)는 제1 실드 도전층(120)의 일부를 관통하도록 형성될 수 있다. 도 1에는, 두 개의 개구(123)가 반도체 칩(140)의 양측에서 제1 실드 도전층(120)을 관통하도록 도시되어 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 개구(123)는 한 개만 형성될 수 있고, 또 다른 몇몇 실시예에서, 개구(123)는 제1 실드 도전층(120)의 일단에 형성될 수 있고, 또 다른 몇몇 실시예에서, 개구(123)는 접착층(160)의 하부에 형성될 수 있다.
접착층(160)은 제1 실드 도전층(120) 상에 배치될 수 있다. 구체적으로, 접착층(160)은 제1 실드 도전층(120) 상의 가운데 영역에 제1 실드 도전층(120)과 평행한 방향으로 컨포멀하게 배치될 수 있다. 또한, 접착층(160)은 제1 실드 도전층(120)의 내부에 배치된 복수의 개구(123) 상에는 미배치될 수 있다. 다만, 다른 몇몇 실시예에서, 접착층(160)은 제1 실드 도전층(120) 상에서 일 측으로 치우치도록 배치될 수 있다.
접착층(160)은 에폭시 수지(epoxy resin), 아크릴 수지(acrylic resin), 폴리 에스터 수지(polyester resin) 또는 폴리 카보네이트(polycarbonate) 중 적어도 하나의 유기 수지(organic resin)를 포함할 수 있다. 접착층(160)은 제1 실드 도전층(120)과 반도체 칩(140)을 연결시킬 수 있다.
반도체 칩(140)은 접착층(160) 상에 배치될 수 있다. 반도체 칩(140)은 접착층(160)에 의해 제1 실드 도전층(120) 상에 고정될 수 있다.
반도체 칩(140)은 실리콘, SOI(Silicon On Insulator), 실리콘 게르마늄 등을 이용하여 제조될 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
반도체 칩(140)은 예를 들어, 비휘발성 메모리 칩(non-volatile memory chip)일 수 있다. 구체적으로, 메모리 칩은 플래시 메모리 칩(flash memory chip)일 수 있다. 더욱 구체적으로, 메모리 칩은 낸드(NAND) 플래시 메모리 칩 또는 노어(NOR) 플래시 메모리 칩 중 어느 하나일 수 있다. 그러나 본 발명의 기술적 사상에 따른 반도체 장치가 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 메모리 칩은 PRAM(Phase-change Random-Access Memory), MRAM(Magneto-resistive Random-Access Memory), RRAM(Resistive Random-Access Memory) 중 어느 하나를 포함할 수도 있다.
STT-MRAM은 정렬된 스핀 방향을 지닌 높은 밀도의 전류가 자성체에 입사할 경우에 자성체의 자화 방향이 전류의 스핀 방향과 일치하지 않으면 전류의 스핀 방향으로 정렬하려는 현상을 이용한다.
반도체 칩(140)이 비휘발성 메모리 칩인 경우, 다양한 형태들의 반도체 패키지(semiconductor package)로 구현될 수 있다. 예를 들면, 본 발명의 기술적 사상에 따른 반도체 칩(140)은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등의 방식으로 패키징될 수 있다.
반도체 칩(140)이 MRAM인 경우, MRAM에서의 데이터 저장은 MTJ(Magnetic Tunnel Junction)에 이루어지고, MTJ에 가해지는 자기장을 변화시켜, 0 또는 1의 데이터를 저장하게 된다.
그러나, MRAM은 자기장의 변화에 따라 데이터가 저장되기 때문에, 외부 자기장이 MRAM 회로의 허용 레벨 이상으로 발생하면 오동작을 발생할 수 있다. 본 발명의 기술적 사상에 따른 반도체 장치(100)는 외부 자기장에 의한 오작동을 방지할 수 있다.
반도체 칩(140)은 와이어 본딩(170)을 통해 기판(110)과 연결될 수 있다. 구체적으로, 와이어 본딩(170)은 제1 실드 도전층(120) 내부를 관통하는 개구(123)를 통해 반도체 칩(140)과 기판(110)의 내부의 배선층(111)을 전기적으로 연결시킬 수 있다.
몰딩부(180)는 기판(110) 상에, 반도체 칩(140)을 덮도록 배치될 수 있다. 구체적으로, 몰딩부(180)는 반도체 칩(140), 개구(123)를 통해 노출된 기판(110)의 일부 및 제1 실드 도전층(120)의 일부를 덮도록 배치될 수 있다.
몰딩부(180)는 기판(110) 상에 배치된 반도체 칩(140), 와이어 본딩(170) 및 제1 실드 도전층(120)을 보호할 수 있다. 또한, 몰딩부(180)는 제2 실드 도전층(130)의 측면을 둘러싸도록 배치되어 제2 실드 도전층(130)을 보호할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 몰딩부(180)는 제2 실드 도전층(130)의 측면에 미배치될 수 있고, 또 다른 몇몇 실시예에서, 몰딩부(180)는 제2 실드 도전층(130)의 상면을 덮도록 배치될 수 있다.
몰딩부(180)는 예를 들어, 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC) 또는 언더필(under-fill) 물질일 수 있으나, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 실드 도전층(130)은 접합부(150) 및 몰딩부(180) 상에 배치될 수 있다. 구체적으로, 제2 실드 도전층(130)은 제1 실드 도전층(120) 상에 배치된 접합부(150) 및 몰딩부(180)를 덮도록 배치될 수 있다. 더욱 구체적으로, 제2 실드 도전층(130)의 일부는 몰딩부(180)의 측면으로 연장되어 몰딩부(180)의 측면을 감싸도록 배치될 수 있고, 연장된 제2 실드 도전층(130)의 일부는 접합부(150)를 덮도록 배치될 수 있다.
제2 실드 도전층(130)은 도전성 물질을 포함할 수 있다. 예를 들어, 제2 실드 도전층(130)은 철(Fe), 철(Fe)-코발트(Co) 합금, 니켈(Ni)-철(Fe) 합금, 몰리-퍼몰리(Moly-Permally), 슈퍼몰리(Supermally), 메트글라스(MetglasTM) 또는 무-실드(Mu-Shield TM) 중 적어도 하나의 물질을 포함할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다.
제2 실드 도전층(130)은 자기장의 영향을 받아 자속을 생성할 수 있다. 구체적으로, 제2 실드 도전층(130)은 제1 실드 도전층(120)에서 생성된 자속의 영향을 받아 제2 실드 도전층(130)의 내부에 자속을 생성할 수 있다.
제2 실드 도전층(130)은 제2 접착면(131) 및 제2 말단면(132)을 포함할 수 있다.
제2 접착면(131)은 접합부(150)의 상면과 마주보는 제2 실드 도전층(130)의 하면에 형성될 수 있고, 제2 접착면(131)은 제2 실드 도전층(130)의 하면의 일부에 형성될 수 있다.
제2 접착면(131)의 제1 방향(X) 길이와 제1 접착면(121)의 제1 방향(X) 길이는 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 접착면(131)의 제1 방향(X) 길이와 제1 접착면(121)의 제1 방향(X) 길이는 다를 수 있다. 구체적으로, 제2 접착면(131)의 면적은 제1 접착면(121)의 면적과 다를 수 있다.
제2 말단면(132)은 제2 접착면(131)에서 연장되는 제2 실드 도전층(130)의 말단에 형성된 단면이고, 제2 실드 도전층(130)의 단면의 면적은 전체적으로 동일할 수 있다. 즉, 제2 실드 도전층(130)의 단면의 면적은 제2 말단면(132)의 면적과 전체적으로 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제2 실드 도전층(130)의 단면의 면적은 다를 수 있다.
접합부(150)는 제1 실드 도전층(120)과 제2 실드 도전층(130) 사이에 배치될 수 있다. 구체적으로 접합부(150)는 제1 실드 도전층(120)의 제1 접착면(121)과 제2 실드 도전층(130)의 제2 접착면(122) 사이에 배치될 수 있다. 더욱 구체적으로, 접합부(150)의 상면은 제2 접착면(131)과 접촉하도록 배치될 수 있고, 접합부(150)의 하면은 제1 접착면(121)과 접촉하도록 배치될 수 있다.
접합부(150), 제1 실드 도전층(120) 및 제2 실드 도전층(130)는 기판(110) 상에 밀폐 영역을 형성할 수 있다. 반도체 칩(140)은 밀폐 영역 내에 배치될 수 있고, 이로 인해 외부 자기장으로부터 보호될 수 있다. 밀폐 영역은 몰딩부(180)에 의해 채워질 수 있다.
접합부(150)는 제1 실드 도전층(120)의 가장자리 상에 반도체 칩(140)의 측면을 둘러싸는 형태로 제1 실드 도전층(120)과 평행하도록 배치될 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 접합부(150)는 제1 실드 도전층(120)의 가장자리 상에 반도체 칩(140)의 일 측면에 배치될 수 있다.
접합부(150)는 제1 접촉면(151) 및 제2 접촉면(152)을 포함할 수 있다. 제1 접촉면(151)은 제1 실드 도전층(120)의 제1 접착면(121)과 접합부(150)의 하면이 접촉하는 면이고, 제1 접촉면(151)은 접합부(150)의 하면에 형성될 수 있다. 제2 접촉면(152)은 제2 실드 도전층(130)의 제2 접착면(131)과 접합부(150)의 상면이 접촉하는 면이고, 제2 접촉면(152)은 접합부(150)의 상면에 형성될 수 있다.
제1 접촉면(151)과 제1 접착면(121)의 면적을 동일할 수 있다. 또한, 제2 접촉면(152)과 제2 접착면(131)의 면적을 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 접촉면(151)과 제1 접착면(121)의 면적은 다를 수 있고, 제2 접촉면(152)과 제2 접착면(131)의 면적은 다를 수 있다.
접합부(150)는 예를 들어, 에폭시 수지(epoxy resin), 아크릴 수지(acrylic resin), 폴리 에스터 수지(polyester resin) 또는 폴리 카보네이트(polycarbonate) 중 적어도 하나의 유기 수지(organic resin)를 포함할 수 있다.
접합부(150)는 유지 수지를 포함함으로써 제1 실드 도전층(120)과 제2 실드 도전층(130)을 본딩(bonding)할 수 있다. 또한, 유기 수지는 제2 실드 도전층(130)에서 생성된 자속을 제1 실드 도전층(120)에 전달할 수 있다.
접합부(150)는 예를 들어, 니켈(Ni)을 포함하는 충전제(filler)를 포함할 수 있다. 접합부(150)는 유기 수지 및 충전제를 동시에 포함함으로써 제2 실드 도전층(130)에서 생성된 자속의 전달 량을 증가시킬 수 있다.
접합부(150)의 제1 방향(X) 길이(L1)는 접합부(150)의 제2 방향(Y) 길이(L2)보다 클 수 있다. 접합부(150)의 제1 방향(X) 길이(L1)가 증가하면, 제1 접촉면(151) 및 제2 접촉면(152)의 면적이 증가할 수 있고, 이로 인해, 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 효율적으로 전달될 수 있다.
또한, 접합부(150)의 제2 방향(Y) 길이(L2)가 감소하면, 제1 접촉면(151) 및 제2 접촉면(152)의 거리가 감소할 수 있고, 이로 인해, 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 효율적으로 전달될 수 있다.
결과적으로, 접합부(150)의 제1 방향(X) 길이(L1)가 증가하고, 접합부(150)의 제2 방향(Y) 길이(L2)가 감소할수록 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 효율적으로 전달될 수 있다.
접합부(150)의 제1 방향(X) 길이(L1)는 제1 실드 도전층(120)의 두께(d1) 및 제2 실드 도전층(130)의 두께(d3)보다 클 수 있다. 이로 인해, 제1 및 제2 실드 도전층(120, 130)과 접합부(150)의 접촉 면적이 증가하여, 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 효율적으로 전달될 수 있다.
접합부(150)의 제2 방향(Y) 길이(L2)는 제1 말단면(122)의 두께(d1) 및 제2 말단면(132)의 두께(d2)보다 작을 수 있다. 구체적으로, 접합부(150)의 제2 방향(Y) 길이(L2)는 제1 실드 도전층(120)의 두께(d1) 및 제2 실드 도전층(130)의 두께(d3)보다 작을 수 있다. 다른 몇몇 실시예에서, 접합부(150)의 제2 방향(Y) 길이(L2)는 제1 실드 도전층(120)의 두께(d1) 및 제2 실드 도전층(130)의 두께(d3)보다 클 수 있다. 다만, 이 경우, 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 전달되는 동안, 자속의 양이 감소될 수 있다.
제1 및 제2 접촉면(151, 152)의 면적은 제1 및 제2 말단면(122, 132)의 면적보다 클 수 있다. 이로 인해, 제1 및 제2 실드 도전층(120, 130)과 접합부(150)의 접촉 면적이 증가하여, 제2 실드 도전층(130)에서 생성된 자속이 제1 실드 도전층(120)에 효율적으로 전달될 수 있다.
제1 말단면(122)의 두께(d1) 및 제2 말단면(132)의 두께(d2)는 동일할 수 있다. 구체적으로, 제1 실드 도전층(120)의 두께(d1) 및 제2 실드 도전층(130)의 두께(d3)는 동일할 수 있다. 다만, 본 발명의 기술적 사상이 이에 제한되는 것은 아니다. 즉, 다른 몇몇 실시예에서, 제1 실드 도전층(120)의 두께(d1) 및 제2 실드 도전층(130)의 두께(d3)는 다를 수 있다.
이하에서는, 도 3을 참조하여, 분리 구조를 갖는 실드 도전층의 외부 자기장 차폐 효과를 설명한다.
도 3는 분리 구조를 갖는 실드 도전층의 외부 자기장 차폐 효과를 설명하기 위한 도면이다.
도 3을 참조하면, 제1 실드 도전층(120)은 반도체 칩(140)의 하부에 배치될 수 있고, 제2 실드 도전층(130)은 반도체 칩(140)의 상부에 배치될 수 있고, 제1 실드 도전층(120)과 제2 실드 도전층(130)은 미연결될 수 있다.
제2 실드 도전층(130)은 제1 외부 자기장(M1)의 영향을 받아 제2 실드 도전층(130)의 내부에 제1 자속(M2)을 생성할 수 있다. 이 후에, 제1 자속(M2)의 영향을 받아 반도체 장치의 내부에 내부 자기장(M3)이 생성될 수 있다. 이로 인해, 반도체 장치의 내부에 배치된 반도체 칩(140)은 자기장의 영향을 받아 오작동이 발생할 수 있다.
제1 실드 도전층(120)은 내부 자기장(M3)의 영향을 받아 제1 실드 도전층(120)의 내부에 제2 자속(M4)을 생성할 수 있다. 이 후에, 제2 자속(M4)의 영향을 받아 제2 외부 자기장(M5)이 생성될 수 있다.
도 3에 도시된 바와 같이, 제1 실드 도전층(120)과 제2 실드 도전층(130)이 분리된 구조는 반도체 장치의 내부에 배치된 반도체 칩(140)이 외부 자기장에 의해 영향을 받을 수 있다.
이하에서는, 도 4를 참조하여, 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 자속 전달량을 설명한다.
도 4는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치의 자속 전달량을 설명하기 위한 도면이다.
도 4를 참조하면, 제2 실드 도전층(130)은 외부 자기장(M1)의 영향을 받아 제2 실드 도전층(130)의 내부에 제1 자속(M2)을 생성할 수 있다. 이 후에, 제1 자속(M2)은 접합부(150)에 전달될 수 있고, 접합부(150)는 제1 자속(M2)의 영향을 받아 접합부(150)의 내부에 제2 자속(M8)을 생성할 수 있다.
이 경우, 제2 실드 도전층(130)과 접합부(150)의 접촉 면적이 상대적으로 크고, 이로 인해 접합부(35)에 전달되는 자속의 크기가 증가될 수 있다. 이 후에, 제1 실드 도전층(120)은 제2 자속(M8)의 영향을 받아 제1 실드 도전층(120)의 내부에 제3 자속(M9)을 생성할 수 있다.
제2 실드 도전층(130)과 접합부(150)의 접촉 면적이 증가할수록 접합부(150)의 내부에 생성되는 제2 자속(M8)의 크기를 증가시킬 수 있다. 또한, 제1 실드 도전층(120)과 접합부(150)의 접촉 면적이 증가할수록 제1 실드 도전층(120)의 내부에 생성되는 제3 자속(M9)의 크기를 증가시킬 수 있다.
구체적으로, 제1 실드 도전층(120) 및 제2 실드 도전층(130)과 접합부(150)의 접촉 면적이 증가할수록 반도체 장치(100)의 외부 자기장(M1) 차폐 효과를 증가시킬 수 있다.
제1 실드 도전층(120) 및 제2 실드 도전층(130)과 접합부(150)의 접촉 면적이 증가할수록 제2 자속(M8) 및 제3 자속(M9)의 크기는 제1 자속(M2)의 크기와 실질적으로 동일할 수 있다.
이하에서는, 도 5를 참조하여, 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 5는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 5를 참조하면, 반도체 장치(200)는 기판(210), 제1 실드 도전층(220), 제2 실드 도전층(230), 반도체 칩(240), 접합부(250), 접착층(260), 와이어 본딩(270) 및 몰딩부(280)를 포함할 수 있다.
제2 실드 도전층(230)은 접합부(250) 및 몰딩부(280) 상에 배치될 수 있다. 구체적으로, 제2 실드 도전층(230)은 제1 실드 도전층(220) 상에 배치된 접합부(250) 및 몰딩부(280)를 덮도록 배치될 수 있다. 더욱 구체적으로, 제1 실드 도전층(220)의 일부는 몰딩부(280)의 측면으로 연장되어 몰딩부(280)의 측면을 감싸도록 배치될 수 있고, 몰딩부(280)의 측면으로 연장된 제1 실드 도전층(220)의 일부는 접합부(250)의 하부와 접촉하도록 배치될 수 있다.
결과적으로, 반도체 장치(200)는 반도체 장치(100)과 달리, 제1 실드 도전층(220)이 몰딩부(280)의 측면에 배치될 수 있고, 제2 실드 도전층(230)은 몰딩부(280)의 측면으로 연장되지 않을 수 있고, 접합부(250)는 몰딩부(280)의 상부 측면을 둘러싸도록 배치될 수 있다.
반도체 장치(200)는 제1 실드 도전층(220), 제2 실드 도전층(230) 및 접합부(250)에 의해 밀폐 영역을 형성할 수 있다. 구체적으로, 반도체 칩(240)은 제1 실드 도전층(220)의 상면, 제1 실드 도전층(220)의 측벽, 접합부(250)의 일 측면 및 제2 실드 도전층(230)의 하면에 의해 밀폐될 수 있다. 이로 인해, 반도체 칩(200)은 외부 자기장으로부터 차폐될 수 있다.
이하에서는, 도 6을 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 6은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 6을 참조하면, 반도체 장치(300)는 기판(310), 제1 실드 도전층(320), 제2 실드 도전층(330), 반도체 칩(340), 접합부(350), 접착층(360), 와이어 본딩(370) 및 몰딩부(380)를 포함할 수 있다.
제2 실드 도전층(330)은 접합부(350) 및 몰딩부(380) 상에 배치될 수 있다. 구체적으로, 제2 실드 도전층(330)은 제1 실드 도전층(320) 상에 배치된 접합부(350) 및 몰딩부(380)를 덮도록 배치될 수 있다. 더욱 구체적으로, 제2 실드 도전층(330)의 일부는 몰딩부(380)의 일 측면으로 연장되어 몰딩부(380)의 일 측면을 감싸도록 배치될 수 있고, 몰딩부(380)의 일 측면으로 연장된 제2 실드 도전층(330)의 일부는 접합부(350)의 상부와 접촉하도록 배치될 수 있다.
결과적으로, 반도체 장치(300)는 반도체 장치(100)과 달리, 제2 실드 도전층(330)이 몰딩부(380)의 일 측면에만 배치될 수 있고, 제1 실드 도전층(320)은 몰딩부(380)의 측면으로 연장되지 않을 수 있고, 접합부(350)는 몰딩부(380)의 하부 일 측면을 감싸도록 배치될 수 있다.
제1 실드 도전층(320), 제2 실드 도전층(330) 및 접합부(350)는 반도체 칩(340)을 U자 형태로 둘러싸도록 배치될 수 있다. 이로 인해, 반도체 칩(300)은 외부 자기장으로부터 차폐될 수 있다.
이하에서는, 도 7을 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 7은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 7을 참조하면, 반도체 장치(400)는 기판(410), 제1 실드 도전층(420), 제2 실드 도전층(430), 반도체 칩(440), 접합부(450), 접착층(460), 와이어 본딩(470) 및 몰딩부(480)를 포함할 수 있다.
제2 실드 도전층(430)은 접합부(450) 및 몰딩부(480) 상에 배치될 수 있다. 구체적으로, 제2 실드 도전층(430)은 제1 실드 도전층(420) 상에 배치된 접합부(450) 및 몰딩부(480)를 덮도록 배치될 수 있다. 더욱 구체적으로, 제1 실드 도전층(420)의 일부는 몰딩부(480)의 일 측면으로 연장되어 몰딩부(480)의 일 측면을 감싸도록 배치될 수 있고, 몰딩부(480)의 일 측면으로 연장된 제1 실드 도전층(420)의 일부는 접합부(450)의 하부와 접촉하도록 배치될 수 있다.
결과적으로, 반도체 장치(400)는 반도체 장치(100)와 달리, 제1 실드 도전층(420)이 몰딩부(480)의 일 측면에만 배치될 수 있고, 제2 실드 도전층(430)은 몰딩부(480)의 측면으로 연장되지 않을 수 있고, 접합부(450)는 몰딩부(480)의 상부 일 측면을 감싸도록 배치될 수 있다.
제1 실드 도전층(420), 제2 실드 도전층(430) 및 접합부(450)는 반도체 칩(440)을 U자 형태로 둘러싸도록 배치될 수 있다. 이로 인해, 반도체 칩(400)은 외부 자기장으로부터 차폐될 수 있다.
이하에서는, 도 8을 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 8은 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 8을 참조하면, 반도체 장치(500)는 기판(510), 제1 실드 도전층(520), 제2 실드 도전층(530), 반도체 칩(540), 접합부(550), 접착층(560), 와이어 본딩(570) 및 몰딩부(580)를 포함할 수 있다.
제2 실드 도전층(530)의 말단면 및 접합부(550)가 밀폐 영역 내부로 돌출되도록 배치될 수 있고, 몰딩부(580)는 밀폐 영역의 외부의 제2 실드 도전층(530)의 측면에 미배치될 수 있다.
반도체 장치(500)는 반도체 장치(100)와 달리, 제1 실드 도전층(520)의 말단면, 제2 실드 도전층(530)의 말단면 및 접합부(550)는 밀폐 영역의 외부로 돌출되지 않을 수 있다. 이로 인해, 반도체 장치(500)는 반도체 장치(100)와 비교하여 상대적으로 소형화될 수 있다.
반도체 장치(500)는 제1 실드 도전층(520), 제2 실드 도전층(530) 및 접합부(550)에 의해 밀폐 영역을 형성할 수 있다. 구체적으로, 반도체 칩(540)은 제1 실드 도전층(520)의 상면, 제2 실드 도전층(530)의 측벽, 접합부(550)의 일 측면 및 제2 실드 도전층(530)의 하면에 의해 밀폐될 수 있다. 이로 인해, 반도체 칩(500)은 외부 자기장으로부터 차폐될 수 있다.
이하에서는, 도 9를 참조하여, 본 발명의 기술적 사상에 따른 또 다른 실시예에 따른 반도체 장치를 설명한다. 도 1에 도시된 실시예와의 차이점을 중심으로 설명한다.
도 9는 본 발명의 기술적 사상에 따른 다른 실시예에 따른 반도체 장치를 도시한 단면도이다.
도 9를 참조하면, 반도체 장치(600)는 기판(610), 제1 실드 도전층(620), 제2 실드 도전층(630), 반도체 칩(640), 접합부(650), 접착층(660), 와이어 본딩(670) 및 몰딩부(680)를 포함할 수 있다.
제2 실드 도전층(630)은 접합부(650) 및 몰딩부(680) 상에 배치될 수 있다. 구체적으로, 제2 실드 도전층(630)은 제1 실드 도전층(620) 상에 배치된 접합부(650) 및 몰딩부(680)를 덮도록 배치될 수 있다. 더욱 구체적으로, 제2 실드 도전층(630)의 일부는 몰딩부(680)의 일 측면으로 연장되어 몰딩부(680)의 일 측면을 감싸도록 배치될 수 있고, 몰딩부(680)의 일 측면으로 연장된 제2 실드 도전층(630)의 일부는 접합부(650)의 상부와 접촉하도록 배치될 수 있다.
결과적으로, 반도체 장치(600)는 반도체 장치(100)과 달리, 제2 실드 도전층(630)이 몰딩부(680)의 일 측면에만 배치될 수 있고, 제1 실드 도전층(620)은 몰딩부(680)의 측면으로 연장되지 않을 수 있고, 접합부(650)는 몰딩부(680)의 하부 일 측면을 감싸도록 배치될 수 있다.
제1 실드 도전층(620), 제2 실드 도전층(630) 및 접합부(650)는 반도체 칩(640)을 U자 형태로 둘러싸도록 배치될 수 있다. 이로 인해, 반도체 칩(600)은 외부 자기장으로부터 차폐될 수 있다.
반도체 장치(600)는 반도체 장치(100)와 달리, 제1 실드 도전층(620)을 관통하는 개구가 미형성될 수 있다. 구체적으로, 기판(610) 상의 일부 영역에 제1 실드 도전층(620)이 미배치될 수 있다. 더욱 구체적으로, 기판(610)과 접합부(650)가 오버랩되는 영역의 기판(610) 상에 제1 실드 도전층(620)이 배치될 수 있고, 기판(610)과 접합부(650)가 오버랩되는 영역과 대향하는 영역의 기판(610) 상에 제1 실드 도전층(620)이 미배치될 수 있다.
반도체 칩(640)과 기판(610)은 제1 실드 도전층(620)이 미배치된 영역을 통해 와이어 본딩(670)을 이용하여 전기적으로 연결될 수 있다.
이하에서는 도 10 내지 도 14를 참조하여, 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법에 대해 설명한다.
도 10 내지 도 14는 본 발명의 기술적 사상에 따른 일 실시예에 따른 반도체 장치의 제조 방법을 설명하는 중간 단계 도면들이다.
도 10을 참조하면, 기판(110)을 형성할 수 있다. 기판(110)은 배선층, 관통 비아, 솔더 마스크층, 절연층 및 외부 접속 단자를 포함하는 인쇄회로기판(PCB)일 수 있다.
도 11을 참조하면, 기판(110) 상에 제1 실드 도전층(120)을 형성할 수 있다. 구체적으로, 기판(110) 상에 도전성 물질을 포함하는 제1 실드 도전층(120)을 컨포멀하게(conformally) 형성할 수 있다. 이어서, 제1 실드 도전층(120)의 일부를 식각하여 내부를 관통하는 개구(123)를 형성할 수 있다.
도 12를 참조하면, 제1 실드 도전층(120) 상의 가운데 일부 영역에 접착층(160)을 형성할 수 있다. 접착층(160)은 개구(123) 상에는 형성되지 않을 수 있다. 이어서, 접착층(160) 상에 반도체 칩(140)을 형성할 수 있다. 반도체 칩(140)은 접착층(160)에 의해 기판(110)과 본딩될 수 있다.
반도체 칩(140)이 형성된 후에, 반도체 칩(140)과 기판(110)은 와이어 본딩(170)을 이용하여 연결될 수 있다. 구체적으로, 와이어 본딩(170)은 개구(123)를 통해 기판(110)의 내부의 배선층과 반도체 칩(140)을 전기적으로 연결할 수 있다.
도 13을 참조하면, 접합부(150)는 제1 실드 도전층(120)의 가장자리 상에 반도체 칩(140)의 측면을 둘러싸는 형태로 제1 실드 도전층(120)과 평행하도록 형성될 수 있다. 접합부(150)는 개구(123) 상에는 형성되지 않을 수 있다.
도 14를 참조하면, 몰딩부(180)는 기판(110) 상에, 반도체 칩(140)을 덮도록 형성될 수 있다. 구체적으로, 몰딩부(180)는 반도체 칩(140), 개구(123)를 통해 노출된 기판(110)의 일부 및 제1 실드 도전층(120)의 일부를 덮도록 형성될 수 있다.
이어서, 제2 실드 도전층(130)은 접합부(150) 및 몰딩부(180) 상에 형성될 수 있다. 구체적으로, 제2 실드 도전층(130)은 제1 실드 도전층(120) 상에 형성된 접합부(150) 및 몰딩부(180)를 덮도록 형성될 수 있다. 더욱 구체적으로, 제2 실드 도전층(130)의 일부는 몰딩부(180)의 측면으로 연장되어 몰딩부(180)의 측면을 감싸도록 형성될 수 있고, 연장된 제2 실드 도전층(130)의 일부는 접합부(150)를 덮도록 형성될 수 있다.
제2 실드 도전층(130)이 형성된 후에, 몰딩부(180)는 제2 실드 도전층(130)의 측면을 둘러싸도록 형성될 수 있다. 이러한 제조 공정을 통해 도 1의 반도체 장치(100)가 제조될 수 있다.
도 15는 본 발명의 기술적 사상에 따른 몇몇 실시예에 따른 반도체 장치를 적용할 수 있는 예시적인 반도체 시스템이다. 도 19는 태블릿 PC를 도시한 것이다. 본 발명의 기술적 사상에 따른 몇몇 실시예들에 따른 반도체 장치 중 적어도 하나는 태블릿 PC에 사용될 수 있다. 본 발명의 기술적 사상에 따른 몇몇 실시예들에 따른 반도체 장치는 예시하지 않는 다른 집적 회로 장치에도 적용될 수 있음은 당업자에게 자명하다.
이상 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 120: 제1 실드 도전층
130: 제2 실드 도전층 140: 반도체 칩
150: 접합부 160: 접착층
170: 와이어 본딩 180: 몰딩부

Claims (10)

  1. 배선층을 포함하는 기판;
    상기 기판 상에, 상기 배선층과 전기적으로 절연되고, 제1 접착면과 상기 제1 접착면에서 연장되는 제1 말단면을 포함하는 제1 실드 도전층;
    상기 제1 실드 도전층 상에 배치되는 반도체 칩;
    상기 제1 실드 도전층 상에 배치되어 상기 반도체 칩을 덮는 몰딩부;
    상기 제1 실드 도전층 및 상기 몰딩부 상에 배치되고, 제2 접착면과 상기 제2 접착면에서 연장되는 제2 말단면을 포함하는 제2 실드 도전층; 및
    상기 제1 및 제2 접착면 사이에 배치되고, 상면 및 상기 상면과 대향하는 하면을 포함하는 접합부를 포함하되,
    상기 반도체 칩은 상기 제1 및 제2 실드 도전층 각각과 전기적으로 절연되고,
    상기 제1 및 제2 실드 도전층은 상기 몰딩부 및 상기 접합부에 의해 완전히 분리되고,
    상기 접합부의 상기 하면은 상기 제1 접착면과 접촉하여 제1 접촉면을 형성하고,
    상기 접합부의 상기 상면은 상기 제2 접착면과 접촉하여 제2 접촉면을 형성하고,
    상기 제1 접촉면의 면적은 상기 제2 말단면의 면적보다 크고,
    상기 제2 접촉면의 면적은 상기 제2 말단면의 면적보다 큰 반도체 장치.
  2. 제 1항에 있어서,
    상기 제1 및 제2 접촉면은 서로 동일한 면적을 갖는 반도체 장치.
  3. 제 2항에 있어서,
    상기 제1 접착면과 상기 제1 접촉면은 서로 동일한 면적을 갖는 반도체 장치.
  4. 제 1항에 있어서,
    상기 제1 접촉면의 면적은 상기 제1 말단면의 면적보다 큰 반도체 장치.
  5. 제 1항에 있어서,
    상기 제1 실드 도전층이 상기 기판의 상부로 연장되어, 상기 몰딩부의 측면을 감싸는 반도체 장치.
  6. 제 1항에 있어서,
    상기 제1 및 제2 실드 도전층과 상기 접합부는, 상기 기판 상에 밀폐 영역을 형성하는 반도체 장치.
  7. 제 1항에 있어서,
    상기 접합부는 니켈(Ni)을 포함하는 충전제(filler)를 포함하는 반도체 장치.
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  10. 삭제
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