KR102433260B1 - Display device - Google Patents

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KR102433260B1
KR102433260B1 KR1020170148297A KR20170148297A KR102433260B1 KR 102433260 B1 KR102433260 B1 KR 102433260B1 KR 1020170148297 A KR1020170148297 A KR 1020170148297A KR 20170148297 A KR20170148297 A KR 20170148297A KR 102433260 B1 KR102433260 B1 KR 102433260B1
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Abstract

본 발명은 표시 장치에 관한 것으로서, 본 발명에 따른 표시 장치는 패드 영역을 포함하는 기판, 기판 상에서 패드 영역에 배치되는 복수의 평탄화 패턴 및 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함하여, 복수의 패드와 데이터 구동부의 전기적 연결을 개선시킬 수 있다.The present invention relates to a display device, and the display device according to the present invention includes a substrate including a pad area, a plurality of planarization patterns disposed on the pad area on the substrate, and a plurality of pads disposed on the plurality of planarization patterns, Electrical connection between the plurality of pads and the data driver may be improved.

Description

표시 장치{DISPLAY DEVICE}display device {DISPLAY DEVICE}

본 발명은 표시 장치에 관한 것으로서, 보다 상세하게는 복수의 패드와 외부 모듈 간의 전기적 연결이 개선된 표시 장치에 관한 것이다.The present invention relates to a display device, and more particularly, to a display device having improved electrical connection between a plurality of pads and an external module.

최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보 신호를 시각적으로 표현하는 디스플레이 분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저 소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판 표시 장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.Recently, as we enter the information age in earnest, the field of display that visually expresses electrical information signals has developed rapidly. Device) has been developed and is rapidly replacing the existing cathode ray tube (CRT).

이와 같은 평판 표시 장치의 구체적인 예로는 액정 표시 장치(LCD), 유기 발광 표시 장치(OLED), 전기 영동 표시 장치(EPD), 플라즈마 표시 장치(PDP) 및 전기 습윤 표시 장치(EWD) 등을 들 수 있다. Specific examples of the flat panel display include a liquid crystal display (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD), a plasma display (PDP), and an electrowetting display (EWD). have.

표시 장치는 영상이 구현되는 표시 영역과 표시 영역을 둘러싸는 비표시 영역을 포함한다. 비표시 영역에는 복수의 패드가 배치되며, 복수의 패드 상에는 COF(Chip On Film)배치될 수 있다. 복수의 패드와 COF는 도전성 물질로 이루어진 도전볼을 포함하는 접착제를 이용하여 전기적으로 연결될 수 있다. 복수의 패드 상애 배치된 COF에는 압력이 가해지고 도전볼이 깨짐에 따라 COF와 패드는 전기적으로 연결된다.The display device includes a display area in which an image is implemented and a non-display area surrounding the display area. A plurality of pads may be disposed in the non-display area, and a chip on film (COF) may be disposed on the plurality of pads. The plurality of pads and the COF may be electrically connected to each other using an adhesive including conductive balls made of a conductive material. As pressure is applied to the COF disposed on the plurality of pads and the conductive ball is broken, the COF and the pad are electrically connected.

최근, 고해상도 표시 장치를 구현하거나 비표시 영역의 사이즈를 줄이기 위하여, 복수의 패드 각각의 넓이와 서로 이웃하는 패드 사이의 간격은 점차 감소되고 있다. 이에, 복수의 패드 각각과 COF의 본딩 공정의 정밀화가 요구되고 있다. 그러나, 복수의 패드와 복수의 패드 사이의 공간의 단차가 크지 않아, 복수의 패드와 COF의 본딩 시 서로 이웃하는 패드가 도전볼에 의해 전기적으로 연결될 수 있다. 이에, 이웃하는 패드가 전기적으로 연결되는 등, 얼라인(Align) 불량 및 컨택(Contact) 불량이 발생하여 문제된다.Recently, in order to realize a high-resolution display device or to reduce the size of the non-display area, the width of each of the plurality of pads and the distance between the pads adjacent to each other are gradually decreasing. Accordingly, it is required to refine the bonding process of each of the plurality of pads and the COF. However, since the step difference between the plurality of pads and the space between the plurality of pads is not large, when the plurality of pads and the COF are bonded, adjacent pads may be electrically connected to each other by conductive balls. Accordingly, an alignment defect and a contact defect occur, such as electrically connecting neighboring pads.

본 발명이 해결하고자 하는 과제는 복수의 패드가 표시 영역에 배치되는 평탄화층 상부에 위치한 도전층과 동일한 물질로 이루어지고, 복수의 패드 각각의 하부에 평탄화층으로부터 연장된 복수의 평탄화 패턴을 배치하여, 패드가 배치된 영역과 서로 이웃하는 패드 사이 영역의 단차가 증가된 표시 장치를 제공하는 것이다.The problem to be solved by the present invention is that the plurality of pads are made of the same material as the conductive layer disposed on the planarization layer disposed in the display area, and a plurality of planarization patterns extending from the planarization layer are disposed under each of the plurality of pads. , to provide a display device in which a step difference between an area in which a pad is disposed and an area between adjacent pads is increased.

본 발명이 해결하고자 하는 다른 과제는 복수의 패드가 배치되는 패드 영역에서 복수의 패드의 하부에 배치되는 복수의 평탄화 패턴이 서로 분리되어 이격됨으로써 복수의 패드와 COF의 본딩 시 컨택 불량이 개선된 표시 장치를 제공하는 것이다.Another problem to be solved by the present invention is that a plurality of planarization patterns disposed under a plurality of pads in a pad area where a plurality of pads are disposed are separated from each other and spaced apart from each other, so that a contact defect is improved when a plurality of pads and a COF are bonded. to provide the device.

본 발명이 해결하고자 하는 또 다른 과제는 복수의 패드 각각의 하부에 배치되는 복수의 평탄화 패턴이 복수의 층으로 이루어짐으로써 복수의 패드와 서로 이웃하는 패드 사이 영역의 단차가 더욱 증가된 표시 장치를 제공하는 것이다. Another object of the present invention is to provide a display device in which a step difference between a plurality of pads and an adjacent pad is further increased by forming a plurality of planarization patterns disposed under each of a plurality of pads in a plurality of layers will do

본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.The problems of the present invention are not limited to the problems mentioned above, and other problems not mentioned will be clearly understood by those skilled in the art from the following description.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 패드 영역을 포함하는 기판, 기판 상에서 패드 영역에 배치되는 복수의 평탄화 패턴 및 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함한다. 이에, 패드 영역의 복수의 패드가 배치된 영역과 배치되지 않은 영역의 단차가 증가되어 서로 이웃하는 패드들이 연결되는 것이 방지될 수 있다.In order to solve the above problems, a display device according to an embodiment of the present invention provides a substrate including a pad area, a plurality of planarization patterns disposed on the pad area on the substrate, and a plurality of pads disposed on the plurality of planarization patterns. includes Accordingly, a step difference between an area in which a plurality of pads is disposed and an area in which the plurality of pads are not disposed in the pad area is increased, thereby preventing the pads adjacent to each other from being connected to each other.

전술한 바와 같은 과제를 해결하기 위하여 본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역, 표시 영역을 둘러싸고 패드 영역을 갖는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 트랜지스터, 트랜지스터 상부를 평탄화하도록 표시 영역에 배치된 평탄화층, 평탄화층으로부터 패드 영역으로 연장된 복수의 평탄화 패턴 및 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함한다. 이에, 복수의 패드와 외부 모듈 사이의 전기적 연결이 개선될 수 있다.In order to solve the above problems, a display device according to another exemplary embodiment includes a display area, a substrate including a non-display area surrounding the display area and having a pad area, a transistor disposed in the display area, and an upper portion of the transistor. and a planarization layer disposed on the display area to be planarized, a plurality of planarization patterns extending from the planarization layer to the pad area, and a plurality of pads disposed on the plurality of planarization patterns. Accordingly, the electrical connection between the plurality of pads and the external module may be improved.

기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.The details of other embodiments are included in the detailed description and drawings.

본 발명은 복수의 패드와 서로 이웃하는 패드 사이 영역의 단차가 증가됨에 따라, COF와 복수의 패드의 전기적 연결을 개선하는 효과가 있다.The present invention has the effect of improving the electrical connection between the COF and the plurality of pads as the step difference between the plurality of pads and the adjacent pads increases.

또한, 본 발명은 복수의 패드 각각의 하부에 배치되는 복수의 평탄화 패턴이 서로 이격됨에 따라, COF와 복수의 패드의 얼라인 불량 및 컨택 불량을 감소시키는 효과가 있다. In addition, since the plurality of planarization patterns disposed under each of the plurality of pads are spaced apart from each other, the present invention has an effect of reducing alignment and contact defects between the COF and the plurality of pads.

본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.The effect according to the present invention is not limited by the contents exemplified above, and more various effects are included in the present specification.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다.
도 2는 도 1의 A 영역의 확대도이다.
도 3a는 도 2의 IIIa-IIIa'에 대한 단면도이다.
도 3b는 도 2의 IIIb-IIIb'에 대한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 5는 도 4의 V-V'에 대한 단면도이다.
도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다.
도 7은 도 6의 VII-VII'에 대한 단면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다.1 is a plan view of a display device according to an exemplary embodiment.
FIG. 2 is an enlarged view of area A of FIG. 1 .
3A is a cross-sectional view taken along line IIIa-IIIa' of FIG. 2 .
3B is a cross-sectional view taken along line IIIb-IIIb' of FIG. 2 .
4 is an enlarged plan view of a display device according to another exemplary embodiment.
FIG. 5 is a cross-sectional view taken along line V-V' of FIG. 4 .
6 is an enlarged plan view of a display device according to still another exemplary embodiment.
7 is a cross-sectional view taken along line VII-VII' of FIG. 6 .
8 is a cross-sectional view of a display device according to another exemplary embodiment.

본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.Advantages and features of the present invention and methods of achieving them will become apparent with reference to the embodiments described below in detail in conjunction with the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but will be implemented in a variety of different forms, only these embodiments allow the disclosure of the present invention to be complete, and common knowledge in the technical field to which the present invention belongs It is provided to fully inform the possessor of the scope of the invention, and the present invention is only defined by the scope of the claims.

본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다. The shapes, sizes, proportions, angles, numbers, etc. disclosed in the drawings for explaining the embodiments of the present invention are illustrative and the present invention is not limited to the illustrated matters. Like reference numerals refer to like elements throughout. In addition, in describing the present invention, if it is determined that a detailed description of a related known technology may unnecessarily obscure the subject matter of the present invention, the detailed description thereof will be omitted. When 'including', 'having', 'consisting', etc. mentioned in this specification are used, other parts may be added unless 'only' is used. When a component is expressed in the singular, the case in which the plural is included is included unless specifically stated otherwise.

구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.In interpreting the components, it is interpreted as including an error range even if there is no separate explicit description.

위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다. In the case of a description of the positional relationship, for example, when the positional relationship of two parts is described as 'on', 'on', 'on', 'beside', etc., 'right' Alternatively, one or more other parts may be positioned between two parts unless 'directly' is used.

소자 또는 층이 다른 소자 또는 층 "위 (on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.Reference to a device or layer “on” another device or layer includes any intervening layer or other device directly on or in the middle of another device.

비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.Although first, second, etc. are used to describe various elements, these elements are not limited by these terms. These terms are only used to distinguish one component from another. Accordingly, the first component mentioned below may be the second component within the spirit of the present invention.

명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.Like reference numerals refer to like elements throughout.

도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.The size and thickness of each component shown in the drawings are illustrated for convenience of description, and the present invention is not necessarily limited to the size and thickness of the illustrated component.

본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하며, 당업자가 충분히 이해할 수 있듯이 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시 가능할 수도 있다.Each feature of the various embodiments of the present invention may be partially or wholly combined or combined with each other, and as those skilled in the art will fully understand, technically various interlocking and driving are possible, and each embodiment may be independently implemented with respect to each other, It may be possible to implement together in a related relationship.

이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.Hereinafter, various embodiments of the present invention will be described in detail with reference to the accompanying drawings.

도 1은 본 발명의 일 실시예에 따른 표시 장치의 평면도이다. 도 1에서는 설명의 편의를 위해 표시 장치(100)의 다양한 구성 요소 중 기판(110), 데이터 구동부(120), 게이트 구동부(130), 복수의 신호 배선(DL, GL) 및 복수의 링크 배선(DLL, GLL)만을 도시하였다. 1 is a plan view of a display device according to an exemplary embodiment. In FIG. 1 , for convenience of explanation, among various components of the display device 100 , a substrate 110 , a data driver 120 , a gate driver 130 , a plurality of signal wires DL and GL, and a plurality of link wires ( DLL, GLL) only.

도 1을 참조하면, 기판(110)은 표시 장치(100)의 여러 구성 요소들을 지지하기 위한 베이스 부재로, 절연 물질로 이루어질 수 있다. 예를 들어, 기판(110)은 유리 또는 폴리이미드(ployimide) 등과 같은 플라스틱 물질로 이루어질 수 있으나, 이에 제한되는 것은 아니다. Referring to FIG. 1 , a substrate 110 is a base member for supporting various components of the display device 100 , and may be made of an insulating material. For example, the substrate 110 may be made of a plastic material such as glass or polyimide, but is not limited thereto.

기판(110)에는 표시 영역(AA) 및 표시 영역(AA)을 둘러싸는 비표시 영역(NA)이 정의될 수 있다. 표시 영역(AA)은 표시 장치(100)에서 실제로 영상이 표시되는 영역으로, 표시 영역(AA)에는 표시부 및 표시부를 구동하기 위한 다양한 구동 소자 및 신호 배선(DL, GL)이 배치될 수 있다. 예를 들어, 표시부는 화소 전극과 공통 전극에 인가된 전압에 의해 발생되는 전계에 의해 액정을 구동하는 액정 표시부일 수 있다. 다만, 이에 제한되지 않고, 표시부는 애노드, 유기층, 및 캐소드를 포함하는 유기 발광 소자로 구성되는 유기 발광 표시부일 수도 있다. 또한, 표시부를 구동하기 위한 트랜지스터, 커패시터 등과 같은 다양한 구동 소자가 표시 영역(AA)에 배치될 수 있다. 본 명세서에서는 표시 장치(100)를 액정 표시 장치로 설명하였으나, 이에 제한되지 않으며, 표시 장치(100)는 유기 발광 표시 장치일 수도 있다.A display area AA and a non-display area NA surrounding the display area AA may be defined in the substrate 110 . The display area AA is an area where an image is actually displayed in the display device 100 , and various driving elements and signal lines DL and GL for driving the display unit and the display unit may be disposed in the display area AA. For example, the display unit may be a liquid crystal display unit that drives the liquid crystal by an electric field generated by a voltage applied to the pixel electrode and the common electrode. However, the present invention is not limited thereto, and the display unit may be an organic light emitting display unit including an organic light emitting device including an anode, an organic layer, and a cathode. In addition, various driving devices such as transistors and capacitors for driving the display unit may be disposed in the display area AA. In the present specification, the display device 100 has been described as a liquid crystal display, but the present disclosure is not limited thereto, and the display device 100 may be an organic light emitting diode display.

표시 영역(AA)에는 복수의 트랜지스터가 배치될 수 있다. 트랜지스터는 게이트 전극, 게이트 전극 상에 배치된 액티브층, 액티브층 상에 배치된 소스 전극 및 드레인 전극을 포함할 수 있다. 구체적으로, 표시 영역(AA)의 기판(110) 상에는 게이트 전극이 형성된다. 게이트 전극 상에는 게이트 절연층이 형성되고, 게이트 절연층 상에는 트랜지스터의 채널이 형성되는 액티브층이 형성된다. 게이트 절연층은 액티브층과 게이트 전극을 전기적으로 절연시킬 수 있다. 게이트 절연층은 실리콘 나이트라이드(SiNx) 또는 실리콘 옥사이드(SiOx) 등과 같은 무기물로 이루어지고, 단일층이거나 이들의 복수의 층으로 이루어질 수 있으며, 이에 한정되는 것은 아니다. 액티브층 상에는 트랜지스터의 소스 전극 및 드레인 전극이 형성될 수 있다. 트랜지스터는 앞서 설명한 바와 같이 바텀 게이트(bottom gate) 타입의 트랜지스터일 수 있으나, 트랜지스터의 적층 구조는 이에 제한되지 않으며, 탑 게이트(top gate) 타입의 트랜지스터일 수도 있다. A plurality of transistors may be disposed in the display area AA. The transistor may include a gate electrode, an active layer disposed on the gate electrode, and a source electrode and a drain electrode disposed on the active layer. Specifically, a gate electrode is formed on the substrate 110 of the display area AA. A gate insulating layer is formed on the gate electrode, and an active layer in which a channel of a transistor is formed is formed on the gate insulating layer. The gate insulating layer may electrically insulate the active layer and the gate electrode. The gate insulating layer is made of an inorganic material such as silicon nitride (SiNx) or silicon oxide (SiOx), and may be a single layer or a plurality of layers thereof, but is not limited thereto. A source electrode and a drain electrode of the transistor may be formed on the active layer. The transistor may be a bottom gate type transistor as described above, but the stacked structure of the transistor is not limited thereto, and may be a top gate type transistor.

표시 영역(AA)에는 복수의 화소가 배치된다. 복수의 화소는 빛을 발광하는 최소 단위로, 적색 화소, 녹색 화소 및 청색 화소를 포함할 수 있다. 복수의 화소 각각은 신호 배선(DL, GL), 즉, 게이트 배선(GL) 및 데이터 배선(DL)과 연결될 수 있다.A plurality of pixels are disposed in the display area AA. The plurality of pixels is a minimum unit emitting light and may include a red pixel, a green pixel, and a blue pixel. Each of the plurality of pixels may be connected to the signal lines DL and GL, that is, the gate line GL and the data line DL.

비표시 영역(NA)은 영상이 표시되지 않는 영역으로, 표시 영역(AA)을 둘러싸는 영역이다. 비표시 영역(NA)에는 표시 영역(AA)에 배치된 복수의 화소를 구동하기 위한 다양한 구성 요소들이 배치될 수 있다. 예를 들어, 도 1에 도시된 바와 같이, 데이터 구동부(120), 게이트 구동부(130), 표시 영역(AA)의 다양한 신호 배선(GL, DL)과 연결되는 링크 배선(GLL, DLL) 등이 비표시 영역(NA)에 배치될 수 있다.The non-display area NA is an area in which an image is not displayed and surrounds the display area AA. Various components for driving a plurality of pixels disposed in the display area AA may be disposed in the non-display area NA. For example, as shown in FIG. 1 , the data driver 120 , the gate driver 130 , and the link wires GLL and DLL connected to the various signal wires GL and DL of the display area AA are provided. It may be disposed in the non-display area NA.

비표시 영역(NA)에는 패드 영역(PA)이 정의될 수 있다. 패드 영역(PA)은 복수의 패드가 형성되는 영역이다. 패드 영역(PA)의 복수의 패드에는 외부 모듈, 예를 들어 데이터 구동부(120) 및 게이트 구동부(130)가 본딩될 수 있다. 즉, 패드 영역(PA)은 데이터 구동부(120) 및 게이트 구동부(130)와 기판(110)이 중첩하는 영역이다. 패드 영역(PA)에 배치되는 복수의 패드는 링크 배선(GLL, DLL)과 연결되고, 링크 배선(GLL, DLL)을 통하여 신호 배선(DL, GL)과 연결될 수 있다. 이에, 복수의 패드 각각은 복수의 화소 각각과 전기적으로 연결될 수 있다.A pad area PA may be defined in the non-display area NA. The pad area PA is an area in which a plurality of pads are formed. An external module, for example, the data driver 120 and the gate driver 130 may be bonded to the plurality of pads in the pad area PA. That is, the pad area PA is an area where the data driver 120 and the gate driver 130 and the substrate 110 overlap each other. The plurality of pads disposed in the pad area PA may be connected to the link lines GLL and DLL, and may be connected to the signal lines DL and GL through the link lines GLL and DLL. Accordingly, each of the plurality of pads may be electrically connected to each of the plurality of pixels.

데이터 구동부(120)는 영상을 표시하기 위한 데이터와 이를 처리하기 위한 구동 신호를 처리하는 구성으로, 표시 영역(AA)의 복수의 화소로 신호를 공급하기 위한 구성이다. 데이터 구동부(120)는 비표시 영역(NA)의 패드 영역(PA)에 본딩될 수 있다. 데이터 구동부(120)는 비표시 영역(NA)에 배치된 다양한 배선을 통해 데이터 전압을 표시 영역(AA)의 복수의 화소로 공급한다. 구체적으로, 데이터 구동부(120)는 비표시 영역(NA)의 패드 영역(PA)에 배치된 복수의 패드, 복수의 패드와 연결된 데이터 링크 배선(DLL)을 통해 데이터 전압을 복수의 화소로 공급할 수 있다. 도 1에서는 데이터 구동부(120)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 데이터 구동부(120)가 기판(110)에 배치될 수 있다.The data driver 120 is configured to process data for displaying an image and a driving signal for processing the data, and is configured to supply signals to a plurality of pixels in the display area AA. The data driver 120 may be bonded to the pad area PA of the non-display area NA. The data driver 120 supplies a data voltage to a plurality of pixels in the display area AA through various wirings disposed in the non-display area NA. Specifically, the data driver 120 may supply a data voltage to a plurality of pixels through a plurality of pads disposed in the pad area PA of the non-display area NA and a data link line DLL connected to the plurality of pads. have. In FIG. 1 , a plurality of data drivers 120 is illustrated, but the present invention is not limited thereto, and one data driver 120 may be disposed on the substrate 110 .

도 1을 참조하면, 데이터 구동부(120)는 베이스 필름(121), 구동 IC(122) 및 복수의 데이터 패드를 포함한다. 베이스 필름(121)은 데이터 구동부(120)를 지지하는 필름이다. 베이스 필름(121)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(122)는 영상을 표시하기 위한 데이터 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(122)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 복수의 데이터 패드는 데이터 구동부(120)가 비표시 영역(NA)에 배치되는 복수의 패드에 전기적으로 연결되어 복수의 패드로 신호를 전달하기 위한 패드이다. 복수의 데이터 패드는 비표시 영역(NA)에 배치된 복수의 패드 상에 1:1로 배치되어, 데이터 구동부(120)와 복수의 패드를 전기적으로 연결할 수 있다. 도 1에서는 설명의 편의를 위해 데이터 구동부(120)가 베이스 필름(121) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 데이터 패드에 대해서는 도 3b를 참조하여 보다 상세하게 설명한다.Referring to FIG. 1 , the data driver 120 includes a base film 121 , a driver IC 122 , and a plurality of data pads. The base film 121 is a film supporting the data driver 120 . The base film 121 may be made of an insulating material, for example, may be made of an insulating material having flexibility. The driving IC 122 is configured to process a data voltage for displaying an image and a driving signal for processing the data voltage. The driving IC 122 may be disposed in a method such as a chip on glass (COG), a chip on film (COF), or a tape carrier package (TCP) depending on a method of being mounted on the substrate 110 of the display device 100 . have. The plurality of data pads are electrically connected to the plurality of pads on which the data driver 120 is disposed in the non-display area NA to transmit signals to the plurality of pads. The plurality of data pads may be disposed 1:1 on the plurality of pads disposed in the non-display area NA to electrically connect the data driver 120 and the plurality of pads. 1 illustrates that the data driver 120 is a COF method mounted on the base film 121 for convenience of explanation, but is not limited thereto. The data pad will be described in more detail with reference to FIG. 3B .

게이트 구동부(130)는 타이밍 콘트롤러의 제어 하에 게이트 신호를 출력하고, 게이트 링크 배선(GLL)을 통해 데이터 전압이 충전되는 화소를 선택할 수 있다. 게이트 구동부(130)는 시프트 레지스터(shift register)를 이용하여 게이트 신호를 게이트 배선(GL)으로 순차적으로 공급할 수 있다. 게이트 구동부(130)는 베이스 필름(131), 구동 IC(132) 및 복수의 게이트 패드를 포함한다. 베이스 필름(131)은 게이트 구동부(130)를 지지하는 필름이다. 베이스 필름(131)은 절연 물질로 이루어질 수 있고, 예를 들어, 플렉서빌리티를 갖는 절연 물질로 이루어질 수 있다. 구동 IC(132)는 영상을 표시하기 위한 게이트 전압과 이를 처리하기 위한 구동 신호를 처리하는 구성이다. 구동 IC(132)는 표시 장치(100)의 기판(110) 상에 실장되는 방식에 따라 COG(Chip On Glass), COF(Chip On Film), TCP(Tape Carrier Package) 등의 방식으로 배치될 수 있다. 복수의 게이트 패드는 게이트 구동부(130)가 비표시 영역(NA)에 배치되는 복수의 패드에 전기적으로 연결되어 복수의 패드로 신호를 전달하기 위한 패드이다. 게이트 패드는 비표시 영역(NA)에 배치된 복수의 패드 상에 배치되어, 게이트 구동부(130)와 복수의 패드를 전기적으로 연결할 수 있다.The gate driver 130 may output a gate signal under the control of the timing controller and select a pixel to which the data voltage is charged through the gate link line GLL. The gate driver 130 may sequentially supply the gate signal to the gate line GL using a shift register. The gate driver 130 includes a base film 131 , a driving IC 132 , and a plurality of gate pads. The base film 131 is a film supporting the gate driver 130 . The base film 131 may be made of an insulating material, for example, may be made of an insulating material having flexibility. The driving IC 132 is configured to process a gate voltage for displaying an image and a driving signal for processing the gate voltage. The driving IC 132 may be disposed in a method such as a chip on glass (COG), a chip on film (COF), or a tape carrier package (TCP) depending on a method of being mounted on the substrate 110 of the display device 100 . have. The plurality of gate pads are pads for transmitting signals to the plurality of pads by electrically connecting the gate driver 130 to the plurality of pads disposed in the non-display area NA. The gate pad may be disposed on the plurality of pads disposed in the non-display area NA to electrically connect the gate driver 130 and the plurality of pads.

도 1에서는 설명의 편의를 위해 게이트 구동부(130)가 베이스 필름(131) 상에 실장된 COF 방식인 것으로 도시하였으나, 이에 제한되지 않는다. 또한, 게이트 구동부(130)가 복수인 것으로 도시되었으나, 이에 제한되지 않고, 1개의 게이트 구동부(130)가 기판(110)에 배치될 수 있다.1 illustrates that the gate driver 130 is a COF method mounted on the base film 131 for convenience of explanation, but is not limited thereto. Also, although it is illustrated that there are a plurality of gate drivers 130 , the present invention is not limited thereto, and one gate driver 130 may be disposed on the substrate 110 .

이하에서는, 기판(110)의 비표시 영역(NA)의 패드 영역(PA)에 대한 보다 상세한 설명을 위해 도 2 내지 도 3b를 함께 참조한다. Hereinafter, for a more detailed description of the pad area PA of the non-display area NA of the substrate 110, FIGS. 2 to 3B are also referred to.

도 2는 도 1의 A 영역의 확대도이다. 도 3a는 도 2의 IIIa-IIIa'에 대한 단면도이다. 도 3b는 도 2의 IIIb-IIIb'에 대한 단면도이다. 도 2 내지 도 3a에서는 설명의 편의를 위해 데이터 구동부(120)를 생략하여 도시하였다.FIG. 2 is an enlarged view of area A of FIG. 1 . 3A is a cross-sectional view taken along line IIIa-IIIa' of FIG. 2 . 3B is a cross-sectional view taken along line IIIb-IIIb' of FIG. 2 . 2 to 3A, the data driver 120 is omitted for convenience of description.

도 2 내지 도 3a를 참조하면, 기판(110) 상에서 표시 영역(AA)에는 게이트 절연층(111), 평탄화층(140) 및 데이터 배선(DL)이 배치된다. 구체적으로, 기판(110) 상에는 트랜지스터의 게이트 전극과 액티브 층을 절연시키는 게이트 절연층(111)이 배치된다. 게이트 절연층(111) 상에는 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL) 각각은 표시 영역(AA)에 배치되는 복수의 화소 각각에 연결되어, 복수의 화소 각각에 데이터 신호를 전달하는 배선이다. 2 to 3A , a gate insulating layer 111 , a planarization layer 140 , and a data line DL are disposed in the display area AA on the substrate 110 . Specifically, a gate insulating layer 111 that insulates the gate electrode and the active layer of the transistor is disposed on the substrate 110 . A plurality of data lines DL are disposed on the gate insulating layer 111 . Each of the plurality of data lines DL is connected to each of the plurality of pixels disposed in the display area AA and transmits a data signal to each of the plurality of pixels.

복수의 데이터 배선(DL)은 표시 영역(AA)에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 복수의 데이터 배선(DL)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Tialloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄(Cu/MoTi) 및 티타늄(Ti)/알루미늄(Al)/티타늄(Ti) 중 하나로 이루어질 수 있으나, 이에 제한되는 것은 아니다. The plurality of data lines DL may be formed of the same material as a source electrode and a drain electrode of a transistor disposed in the display area AA. The plurality of data lines DL may be formed of a conductive metal material, for example, aluminum (Al), an aluminum alloy (Al alloy), tungsten (W), copper (Cu), a copper alloy, molybdenum (Mo), Silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Tialloy), moly tungsten (MoW), moly titanium (MoTi) ), copper/motitanium (Cu/MoTi), and titanium (Ti)/aluminum (Al)/titanium (Ti), but is not limited thereto.

복수의 데이터 배선(DL) 상에는 평탄화층(140)이 배치된다. 평탄화층(140)은 표시 영역(AA)에 배치되는 트랜지스터 등의 소자의 상부를 평탄화하기 위한 층이다. 평탄화층(140)은 유기 물질로 이루어진 절연층일 수 있다. 평탄화층(140)은 복수의 데이터 배선(DL) 상부 및 표시 영역(AA) 전체에 배치되어 복수의 데이터 배선(DL) 상부를 평탄화할 수 있다. A planarization layer 140 is disposed on the plurality of data lines DL. The planarization layer 140 is a layer for planarizing an upper portion of a device such as a transistor disposed in the display area AA. The planarization layer 140 may be an insulating layer made of an organic material. The planarization layer 140 may be disposed over the plurality of data lines DL and the entire display area AA to planarize the upper portions of the plurality of data lines DL.

도 2 내지 도 3a를 참조하면, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에는 게이트 절연층(111), 데이터 링크 배선(DLL) 및 평탄화층(140)이 배치된다. 구체적으로, 게이트 절연층(111)은 표시 영역(AA)으로부터 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역까지 연장되어 기판(110) 상에 배치된다. 즉, 게이트 절연층(111)은 표시 영역(AA)으로부터 패드 영역(PA)의 일측까지 연장되어 기판(110) 상에 배치된다. 2 to 3A , a gate insulating layer 111 , a data link line DLL, and a planarization layer 140 are disposed in the non-display area NA except for the pad area PA. Specifically, the gate insulating layer 111 extends from the display area AA to an area of the non-display area NA except for the pad area PA and is disposed on the substrate 110 . That is, the gate insulating layer 111 extends from the display area AA to one side of the pad area PA and is disposed on the substrate 110 .

게이트 절연층(111) 상에는 데이터 링크 배선(DLL)이 배치된다. 데이터 링크 배선(DLL)은 패드(160)와 데이터 배선(DL)을 연결하여, 데이터 신호를 복수의 화소에 전달하는 배선이다. 데이터 링크 배선(DLL)은 표시 영역(AA)에 배치되는 데이터 배선(DL)으로부터 연장되어 데이터 배선(DL)과 전기적으로 연결된다. A data link line DLL is disposed on the gate insulating layer 111 . The data link line DLL is a line that connects the pad 160 and the data line DL to transmit data signals to the plurality of pixels. The data link line DLL extends from the data line DL disposed in the display area AA and is electrically connected to the data line DL.

데이터 링크 배선(DLL)은 데이터 배선(DL)과 동일한 물질로 이루어질 수 있다. 이에, 앞서 설명한 바와 같이, 데이터 링크 배선(DLL)은 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 데이터 링크 배선(DLL)은 도전성 금속 물질로 이루어질 수 있고, 예를 들어, 알루미늄(Al), 알루미늄 합금(Al alloy), 텅스텐(W), 구리(Cu), 구리 합금, 몰리브덴(Mo), 은(Ag), 은 합금(Ag alloy), 금 (Au), 금 합금(Au alloy), 크롬(Cr), 티타늄(Ti), 티타늄 합금(Tialloy), 몰리텅스텐(MoW), 몰리티타늄(MoTi), 구리/몰리티타늄 (Cu/MoTi) 및 티타늄(Ti)/알루미늄(Al)/티타늄(Ti) 중 하나로 이루어질 수 있으나, 이에 제한되는 것은 아니다. The data link line DLL may be made of the same material as the data line DL. Accordingly, as described above, the data link line DLL may be formed of the same material as the source electrode and the drain electrode of the transistor. The data link wiring (DLL) may be formed of a conductive metal material, for example, aluminum (Al), aluminum alloy (Al alloy), tungsten (W), copper (Cu), copper alloy, molybdenum (Mo), silver (Ag), silver alloy (Ag alloy), gold (Au), gold alloy (Au alloy), chromium (Cr), titanium (Ti), titanium alloy (Tialloy), molytungsten (MoW), moly titanium (MoTi) , copper/motitanium (Cu/MoTi) and titanium (Ti)/aluminum (Al)/titanium (Ti), but is not limited thereto.

데이터 링크 배선(DLL)과 데이터 배선(DL)은 동시에 형성되어 하나의 배선으로 이루어질 수 있다. 즉 데이터 링크 배선(DLL)은 데이터 배선(DL)으로부터 연장되어 배치될 수 있다. 따라서, 데이터 링크 배선(DLL)과 데이터 배선(DL)은 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The data link line DLL and the data line DL are simultaneously formed to form a single line. That is, the data link line DLL may be disposed to extend from the data line DL. Accordingly, the data link line DLL and the data line DL may be formed of the same material. However, it is not limited thereto.

한편, 도 1 내지 도 3a에 도시된 것과 달리, 복수의 데이터 배선(DL)은 표시 영역(AA)에 배치되는 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수도 있다. 또한, 데이터 링크 배선(DLL)은 데이터 배선(DL)과 동일한 물질, 즉, 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.Meanwhile, unlike illustrated in FIGS. 1 to 3A , the plurality of data lines DL may be made of the same material as the gate electrode of the transistor disposed in the display area AA. Also, the data link line DLL may be formed of the same material as the data line DL, that is, the same material as the gate electrode of the transistor. However, it is not limited thereto.

복수의 데이터 링크 배선(DLL) 상에는 평탄화층(140)이 배치된다. 즉, 복수의 데이터 링크 배선(DLL) 각각은 평탄화층(140) 하부에 배치된다. 평탄화층(140)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되어 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역을 평탄화시키는 층이다. 평탄화층(140)은 유기 물질로 이루어진 절연층일 수 있다. 평탄화층(140)은 복수의 데이터 링크 배선(DLL) 상부 및 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역 전체에 배치되어 복수의 데이터 링크 배선(DLL)의 상부를 평탄화할 수 있다. A planarization layer 140 is disposed on the plurality of data link lines DLL. That is, each of the plurality of data link lines DLL is disposed under the planarization layer 140 . The planarization layer 140 is disposed in an area of the non-display area NA except for the pad area PA to planarize an area of the non-display area NA except for the pad area PA. The planarization layer 140 may be an insulating layer made of an organic material. The planarization layer 140 may be disposed over the plurality of data link lines DLL and the entire non-display area NA except for the pad area PA to planarize upper portions of the plurality of data link lines DLL. .

비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에서 복수의 데이터 링크 배선(DLL) 상에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 구체적으로, 비표시 영역(NA)에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)과 동일한 층으로서, 동시에 형성될 수 있다. 그러나, 이에 제한되는 것은 아니다.In the non-display area NA except for the pad area PA, the planarization layer 140 disposed on the plurality of data link lines DLL extends from the planarization layer 140 disposed in the display area AA. can be placed. Specifically, the planarization layer 140 disposed in the non-display area NA is the same layer as the planarization layer 140 disposed in the display area AA, and may be formed at the same time. However, it is not limited thereto.

도 2에 도시된 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치된 평탄화층(140)은 복수의 데이터 링크 배선(DLL) 상부에서 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역 전체를 덮으며 배치된다. 그러나, 이와 달리, 평탄화층(140)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에서 복수의 데이터 링크 배선(DLL)과 중첩되는 영역에만 배치되고, 복수의 데이터 링크 배선(DLL)이 배치되지 않은 데이터 링크 배선(DLL) 사이의 영역에는 배치되지 않을 수 있다. 즉, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 복수의 패턴을 포함할 수 있고, 복수의 패던 각각은 복수의 데이터 링크 배선(DLL)과 중첩할 수 있다.The planarization layer 140 disposed in an area other than the pad area PA of the non-display area NA shown in FIG. 2 is disposed on the plurality of data link lines DLLs in the pad area PA of the non-display area NA. ) to cover the entire area except for However, unlike this, the planarization layer 140 is disposed only in an area overlapping the plurality of data link lines DLL in the non-display area NA except for the pad area PA, and the plurality of data link lines DLLs. ) may not be disposed in a region between the data link lines DLL. That is, the planarization layer 140 disposed in an area of the non-display area NA except for the pad area PA may include a plurality of patterns, and each of the plurality of padns overlaps a plurality of data link lines DLL. can do.

도 2 내지 도 3b를 참조하면, 비표시 영역(NA)의 패드 영역(PA)에는 복수의 평탄화 패턴(150)이 배치된다. 복수의 평탄화 패턴(150)은 상면이 평탄한 복수의 패턴이다. 2 to 3B , a plurality of planarization patterns 150 are disposed in the pad area PA of the non-display area NA. The plurality of planarization patterns 150 are a plurality of patterns having a flat top surface.

복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)과 동일한 물질로 이루어질 수 있다. 즉, 복수의 평탄화 패턴(150)은 유기 절연 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다. The plurality of planarization patterns 150 may be made of the same material as the planarization layer 140 disposed in the display area AA. That is, the plurality of planarization patterns 150 may be formed of an organic insulating material. However, it is not limited thereto.

또한, 복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장될 수 있다. 구체적으로, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 따라서, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 또한, 비표시 영역(NA) 중 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 따라서, 비표시 영역(NA) 중 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)과 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 즉, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140) 및 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되며, 이에, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140) 및 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)의 상부는 평탄할 수 있다. 표시 영역(AA)에는 게이트 절연층(111), 트랜지스터 등의 소자가 배치되며, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에는 데이터 링크 배선(DLL) 등이 배치된다. 이에, 표시 영역(AA)에 배치되는 평탄화층(140) 및 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)의 두께보다 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)의 두께가 더 두꺼울 수 있다.Also, the plurality of planarization patterns 150 may extend from the planarization layer 140 disposed in the display area AA. Specifically, the planarization layer 140 disposed in the non-display area NA except for the pad area PA may be disposed to extend from the planarization layer 140 disposed in the display area AA. Accordingly, the planarization layer 140 disposed in the display area AA and the planarization layer 140 disposed in an area other than the pad area PA among the non-display area NA may be simultaneously formed and made of the same material. can In addition, the plurality of planarization patterns 150 disposed in the pad area PA of the non-display area NA extend from the planarization layer 140 disposed in an area of the non-display area NA except for the pad area PA. and can be placed. Accordingly, the plurality of planarization patterns 150 disposed in the pad area PA of the non-display area NA and the planarization layer 140 disposed in the area other than the pad area PA of the non-display area NA may be simultaneously formed. may be formed, and may be made of the same material. That is, the planarization layer 140 disposed in the display area AA, the planarization layer 140 disposed in an area other than the pad area PA among the non-display area NA, and the plurality of planarization layers disposed in the pad area PA. The planarization pattern 150 may be formed simultaneously and may be made of the same material. The plurality of planarization patterns 150 extend from the planarization layer 140 disposed in the display area AA, and thus, the planarization layer 140 disposed in the display area AA and a pad area of the non-display area NA. Upper portions of the planarization layer 140 disposed in the area except PA and the plurality of planarization patterns 150 disposed in the pad area PA may be flat. A gate insulating layer 111 and devices such as a transistor are disposed in the display area AA, and a data link line DLL and the like are disposed in an area of the non-display area NA except for the pad area PA. Accordingly, the thickness of the planarization layer 140 disposed in the display area AA and the planarization layer 140 disposed in an area other than the pad area PA among the non-display area NA is greater than the thickness of the planarization layer 140 disposed in the pad area PA. The plurality of planarization patterns 150 may have a greater thickness.

복수의 평탄화 패턴(150)은 패드 영역(PA)에서 서로 이격된다. 구체적으로 복수의 평탄화 패턴(150)은 패드 영역(PA)에 배치되며, 서로 이격되어 소정의 간격을 두고 차례로 배치될 수 있다. 이에, 복수의 평탄화 패턴(150)은 서로 분리되어 패드 영역(PA)에 배치될 수 있다. 복수의 평탄화 패턴(150)은 패드 영역(AA) 전체에 대응하여 배치되는 평탄화층을 패터닝하여 형성될 수 있다. 즉, 패드 영역(PA) 전체에 상대적으로(예를 들어, 패시베이션층 또는 게이트 절연층) 두꺼운 두께를 갖는 평탄화층이 형성될 수 있고, 두꺼운 두께를 갖는 평탄화층을 복수의 평탄화 패턴(150)으로 패터닝할 수 있다. 이에 따라, 본 발명의 일 실시예에 따른 표시장치는 상대적으로 두꺼운 평탄화층을 패터닝하여 평탄화 패턴(150)을 형성함으로써 도전볼이 안정적으로 깨지도록 하여 컨택 불량의 발생을 저하시킬 수 있다. 또한, 앞서 설명한 바와 같이, 표시 영역(AA)에 배치되는 평탄화층(140)의 두께는 게이트 절연층(111)의 두께보다 두꺼울 수 있다. 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 형성될 수 있으므로, 복수의 평탄화 패턴(150)의 두께는 게이트 절연층(111)의 두께보다 클 수 있다. 따라서, 복수의 평탄화 패턴(150)은 게이트 절연층(111)보다 두꺼울 수 있으며, 패드 영역(PA) 전체에 대응하도록 배치된 평탄화층이 패터닝되어 형성될 수 있다.The plurality of planarization patterns 150 are spaced apart from each other in the pad area PA. In detail, the plurality of planarization patterns 150 may be disposed in the pad area PA and may be sequentially disposed at a predetermined distance apart from each other. Accordingly, the plurality of planarization patterns 150 may be separated from each other and disposed in the pad area PA. The plurality of planarization patterns 150 may be formed by patterning a planarization layer disposed to correspond to the entire pad area AA. That is, a planarization layer having a relatively thick thickness (eg, a passivation layer or a gate insulating layer) may be formed over the entire pad area PA, and the planarization layer having a thick thickness is formed into a plurality of planarization patterns 150 . can be patterned. Accordingly, in the display device according to an embodiment of the present invention, the occurrence of contact defects can be reduced by forming the planarization pattern 150 by patterning a relatively thick planarization layer to stably break the conductive ball. Also, as described above, the thickness of the planarization layer 140 disposed in the display area AA may be thicker than the thickness of the gate insulating layer 111 . Since the plurality of planarization patterns 150 disposed in the pad area PA may be formed to extend from the planarization layer 140 disposed in the display area AA, the thickness of the plurality of planarization patterns 150 may be equal to that of the gate insulating layer. It may be greater than the thickness of (111). Accordingly, the plurality of planarization patterns 150 may be thicker than the gate insulating layer 111 , and a planarization layer disposed to correspond to the entire pad area PA may be patterned and formed.

복수의 평탄화 패턴(150)이 서로 분리되어 배치됨으로써, 복수의 평탄화 패턴(150) 사이에는 복수의 평탄화 패턴(150)이 배치되지 않은 영역이 존재할 수 있다. 이에, 비표시 영역(NA) 중 평탄화 패턴(150)이 배치된 영역과, 서로 이웃하는 평탄화 패턴(150) 사이 영역으로서 평탄화 패턴(150)이 배치되지 않은 영역 간에는 단차(d3)가 존재할 수 있다.Since the plurality of planarization patterns 150 are disposed to be separated from each other, a region in which the plurality of planarization patterns 150 are not disposed may exist between the plurality of planarization patterns 150 . Accordingly, a step d3 may exist between an area in which the planarization pattern 150 is disposed in the non-display area NA and an area in which the planarization pattern 150 is not disposed as an area between the adjacent planarization patterns 150 . .

복수의 평탄화 패턴(150) 상에는 복수의 패드(160)가 배치된다. 복수의 패드(160)는 기판(110)과 데이터 구동부(120)를 연결하는 패드(160)로서, 데이터 구동부(120)로부터 데이터 신호를 전달받아 복수의 데이터 링크 배선(DLL) 각각으로 전달할 수 있다. A plurality of pads 160 are disposed on the plurality of planarization patterns 150 . The plurality of pads 160 is a pad 160 that connects the substrate 110 and the data driver 120 , and may receive a data signal from the data driver 120 and transmit it to each of the plurality of data link lines DLL. .

복수의 패드(160) 각각은 금속층(161) 및 투명 도전층(162)을 포함한다. 금속층(161)은 복수의 평탄화 패턴(150) 상에 배치되고, 금속 물질로 이루어진 층이다. 금속층(161)은 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 이루어질 수 있다. 보조 배선은 표시 영역(AA)에서 평탄화층(140) 상에 배치되는 배선으로서, 표시 영역(AA)에 배치되는 공통 전극과 전기적으로 연결되는 배선이다. 보조 배선은 표시 영역(AA)에 정의되는 복수의 화소 사이에 배치되어 공통 전극에 고전위 전압을 인가할 수 있다. 본 발명의 일 실시예에서, 금속층(161)은 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 형성하는 이유는, 게이트 전극, 소스 전극 또는 드레인 전극은 평탄화층(140) 하부에 형성되는 층이나, 보조 배선은 평탄화층(140) 상부에 배치되는 층이기 때문에 패드를 형성함에 있어 공정 상 유리하기 때문이다. 이에 따라, 본 발명의 일 실시예에서 금속층(161)이 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 형성된다고 하였으나, 이에 한정되지 않고, 평탄화층(140) 상부에 형성되는 금속층이면 어느 물질이든 가능하다.Each of the plurality of pads 160 includes a metal layer 161 and a transparent conductive layer 162 . The metal layer 161 is disposed on the plurality of planarization patterns 150 and is a layer made of a metal material. The metal layer 161 may be made of the same material as the auxiliary wiring disposed in the display area AA. The auxiliary wiring is a wiring disposed on the planarization layer 140 in the display area AA, and is a wiring electrically connected to the common electrode disposed in the display area AA. The auxiliary wiring may be disposed between a plurality of pixels defined in the display area AA to apply a high potential voltage to the common electrode. In one embodiment of the present invention, the reason that the metal layer 161 is formed of the same material as the auxiliary wiring disposed in the display area AA is that the gate electrode, the source electrode, or the drain electrode is formed under the planarization layer 140 . This is because the layer or auxiliary wiring is a layer disposed on the planarization layer 140 , and thus is advantageous in the process of forming the pad. Accordingly, in the exemplary embodiment of the present invention, although it has been described that the metal layer 161 is formed of the same material as the auxiliary wiring disposed in the display area AA, the present invention is not limited thereto, and any metal layer formed on the planarization layer 140 may be used. any material is possible.

공통 전극은 표시 영역(AA)에 배치되는 픽셀 전극과 함께 전계를 형성하고, 이 전계에 의하여 표시 영역(AA)에 배치되는 액정은 구동된다. 복수의 패드(160)의 금속층(161)은 보조 전극과 동일한 물질로 이루어질 수 있으며, 예를 들면, 구리(Cu), 은(Ag) 등과 같은 도전 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The common electrode forms an electric field together with the pixel electrode disposed in the display area AA, and the liquid crystal disposed in the display area AA is driven by the electric field. The metal layer 161 of the plurality of pads 160 may be made of the same material as the auxiliary electrode, for example, may be made of a conductive material such as copper (Cu) or silver (Ag). However, it is not limited thereto.

복수의 패드(160)의 금속층(161)은 컨택홀(CH)을 통하여 데이터 링크 배선(DLL)과 연결된다. 구체적으로, 금속층(161)은 평탄화층(140)에 형성된 컨택홀(CH)을 통하여 데이터 링크 배선(DLL)과 전기적으로 연결된다. The metal layers 161 of the plurality of pads 160 are connected to the data link line DLL through the contact hole CH. Specifically, the metal layer 161 is electrically connected to the data link line DLL through the contact hole CH formed in the planarization layer 140 .

복수의 패드(160)의 투명 도전 층(162)은 금속층(161) 상에 배치된다. 투명 도전층(162)은 ITO(Indium Tin Oxide) 등과 같은 투명 도전성 산화물(Transparent Conductive Oxide) 이루어진 층이다. 투명 도전층(162)은 금속층(161) 상에 배치되어 금속층(161) 전체를 덮을 수 있다. 금속층(161)이 최외곽 층인 경우, 부식될 수 있다. 이와 같이 금속층(161)이 산화될 경우, 복수의 패드(160)로 전달된 데이터 신호는 데이터 링크 배선(DLL)으로 원활하게 전달되지 못할 수 있다. 이와 달리, 투명 도전성 산화물로 이루어진 투명 도전층(162)은 금속층(161)보다 부식되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는 금속층(161) 상에 투명 도전층(162)을 배치하고, 투명 도전층(162)은 금속층(161) 전체를 덮을 수 있다. 이에, 투명 도전층(162)이 금속층(161)의 상부에 배치되어 금속층(161)은 산화되지 않도록 보호될 수 있다. 따라서, 금속층(1610의 산화가 방지되어 표시 장치(100)의 신호 전달이 개선될 수 있다.The transparent conductive layers 162 of the plurality of pads 160 are disposed on the metal layer 161 . The transparent conductive layer 162 is a layer made of a transparent conductive oxide such as indium tin oxide (ITO). The transparent conductive layer 162 may be disposed on the metal layer 161 to cover the entire metal layer 161 . When the metal layer 161 is the outermost layer, it may be corroded. When the metal layer 161 is oxidized as described above, the data signal transmitted to the plurality of pads 160 may not be smoothly transmitted to the data link line DLL. Alternatively, the transparent conductive layer 162 made of the transparent conductive oxide may be less corroded than the metal layer 161 . Accordingly, in the display device 100 according to an embodiment of the present invention, the transparent conductive layer 162 may be disposed on the metal layer 161 , and the transparent conductive layer 162 may cover the entire metal layer 161 . Accordingly, the transparent conductive layer 162 may be disposed on the metal layer 161 to protect the metal layer 161 from being oxidized. Accordingly, oxidation of the metal layer 1610 may be prevented, and signal transmission of the display device 100 may be improved.

도 3a 내지 도 3b를 참조하면, 복수의 패드(160) 상에는 접착층(170) 및 데이터 구동부(120)가 배치된다. 구체적으로, 복수의 패드(160) 상에는 접착층(170)이 배치되고, 접착층(170) 상에는 데이터 구동부(120)가 배치된다. 3A to 3B , the adhesive layer 170 and the data driver 120 are disposed on the plurality of pads 160 . Specifically, the adhesive layer 170 is disposed on the plurality of pads 160 , and the data driver 120 is disposed on the adhesive layer 170 .

데이터 구동부(120)는 베이스 필름(121)과 복수의 데이터 패드(123)을 포함한다. 베이스 필름(121)의 하부에는 복수의 데이터 패드(123)가 배치되며, 복수의 데이터 패드(123)가 배치된 베이스 필름(121)은 복수의 패드(160) 상부에 배치될 수 있다. 복수의 데이터 패드(123)는 데이터 구동부(120)와 복수의 패드(160)를 전기적으로 연결시키며, 데이터 신호를 복수의 패드(160)에 전달할 수 있다. 복수의 데이터 패드(123) 각각은 복수의 패드(160)와 중첩할 수 있다. The data driver 120 includes a base film 121 and a plurality of data pads 123 . A plurality of data pads 123 may be disposed under the base film 121 , and the base film 121 on which the plurality of data pads 123 are disposed may be disposed on the plurality of pads 160 . The plurality of data pads 123 may electrically connect the data driver 120 and the plurality of pads 160 , and may transmit data signals to the plurality of pads 160 . Each of the plurality of data pads 123 may overlap the plurality of pads 160 .

접착층(170)은 데이터 구동부(120)와 복수의 패드(160) 사이에 배치되는 접착 물질로 이루어진 층이다. 접착층(170)은 복수의 패드(160)와 데이터 구동부(120)의 복수의 데이터 패드(123)를 접착한다. 접착층(170)은 분산되어 있는 복수의 도전볼(EB)을 포함한다. 도전볼(EB)은 복수의 데이터 패드(123) 각각과 복수의 패드(160) 각각을 전기적으로 연결하기 위한 도전성 파티클이다. 복수의 패드(160)와 복수의 데이터 패드(123) 사이에는 복수의 도전볼(EB)이 포함된 접착층(170)이 배치될 수 있고, 복수의 패드(160) 각각과 복수의 데이터 패드(123) 각각이 부착될 수 있도록, 복수의 패드(160)와 복수의 데이터 패드(123) 에는 압력이 가해질 수 있다. 복수의 패드(160)와 데이터 패드(123) 사이에 배치되는 도전볼(EB)은 압력에 의하여 깨지거나 변형될 수 있고, 복수의 도전볼(EB)은 서로 연결될 수도 있다. 따라서, 복수의 패드(160) 각각과 복수의 데이터 패드(123) 각각은 깨지거나 변형된 도전볼(EB)에 의하여 전기적으로 연결될 수 있다. 복수의 패드(160) 각각과 복수의 데이터 패드(123) 각각이 연결됨에 따라, 데이터 구동부(120)에서 복수의 패드(160)로 데이터 신호가 전달될 수 있다. 복수의 패드(160)로 전달된 데이터 신호는 복수의 데이터 링크 배선(DLL) 및 복수의 데이터 배선(DL)을 통하여 복수의 화소로 전달될 수 있다The adhesive layer 170 is a layer made of an adhesive material disposed between the data driver 120 and the plurality of pads 160 . The adhesive layer 170 bonds the plurality of pads 160 and the plurality of data pads 123 of the data driver 120 to each other. The adhesive layer 170 includes a plurality of dispersed conductive balls EB. The conductive balls EB are conductive particles for electrically connecting each of the plurality of data pads 123 and each of the plurality of pads 160 . An adhesive layer 170 including a plurality of conductive balls EB may be disposed between the plurality of pads 160 and the plurality of data pads 123 , and each of the plurality of pads 160 and the plurality of data pads 123 may be disposed. ), pressure may be applied to the plurality of pads 160 and the plurality of data pads 123 to be attached to each other. The conductive balls EB disposed between the plurality of pads 160 and the data pad 123 may be broken or deformed by pressure, and the plurality of conductive balls EB may be connected to each other. Accordingly, each of the plurality of pads 160 and each of the plurality of data pads 123 may be electrically connected to each other by a broken or deformed conductive ball EB. As each of the plurality of pads 160 and each of the plurality of data pads 123 are connected, a data signal may be transmitted from the data driver 120 to the plurality of pads 160 . The data signal transmitted to the plurality of pads 160 may be transmitted to the plurality of pixels through the plurality of data link lines DLL and the plurality of data lines DL.

본 발명의 일 실시예에 따른 표시 장치(100)는, 복수의 패드(160) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치됨으로써, 데이터 구동부(120)로부터 복수의 패드(160)로의 데이터 신호의 전달을 개선할 수 있다. 구체적으로, 패드(160) 하부에 평탄화 패턴(150)이 배치되지 않을 경우, 데이터 패드(123)의 하면으로부터 패드(160)의 상면까지의 이격 거리(d1)와 데이터 패드(123)의 하면으로부터 기판(110)까지의 이격 거리(d2)의 차이는 매우 작을 수 있다. 즉, 패드(160) 하부에 평탄화 패턴(150)이 배치되지 않을 경우, 패드(160)의 상면까지의 이격 거리(d1)과 기판(110)까지의 이격 거리(d2)의 차이는 패드(160)의 두께일 수 있다. 이때, 패드(160) 상면까지의 이격 거리(d1)과 기판(110)까지의 이격 거리(d2)의 차이가 상당히 작을 경우, 도전볼(EB)은 복수의 패드(160) 사이의 영역에서도 깨질 수 있다. 이에, 복수의 패드(160) 각각은 각각의 패드(160)와 중첩하여 배치되는 데이터 패드(123)가 아닌, 중첩하여 배치되는 데이터 패드(123)와 이웃하여 배치된 데이터 패드(123)와 전기적으로 연결될 수 있다. 따라서, 해당 패드(160)로 전달되어야 할 데이터 신호가 아닌 이웃하는 패드(160)로 전달되어야 할 데이터 신호가 해당 패드(160)로 전달되어, 복수의 화소로 잘못된 데이터 신호가 전달될 수 있으며, 이에, 표시 장치(100)는 오작동될 수 있다In the display device 100 according to an embodiment of the present invention, each of the plurality of planarization patterns 150 is disposed under each of the plurality of pads 160 , so that the data driver 120 to the plurality of pads 160 . It is possible to improve the transmission of data signals. Specifically, when the planarization pattern 150 is not disposed under the pad 160 , the separation distance d1 from the lower surface of the data pad 123 to the upper surface of the pad 160 and the lower surface of the data pad 123 . The difference in the separation distance d2 to the substrate 110 may be very small. That is, when the planarization pattern 150 is not disposed under the pad 160 , the difference between the separation distance d1 to the upper surface of the pad 160 and the separation distance d2 to the substrate 110 is the pad 160 . ) may be the thickness of At this time, when the difference between the separation distance d1 to the upper surface of the pad 160 and the separation distance d2 to the substrate 110 is very small, the conductive ball EB may be broken even in the area between the plurality of pads 160 . can Accordingly, each of the plurality of pads 160 is electrically connected to the data pad 123 disposed adjacent to the overlapping data pad 123 and not the data pad 123 disposed to overlap each pad 160 . can be connected to Therefore, instead of the data signal to be transmitted to the corresponding pad 160, the data signal to be transmitted to the neighboring pad 160 is transmitted to the corresponding pad 160, and an erroneous data signal may be transmitted to a plurality of pixels, Accordingly, the display device 100 may malfunction.

이와 달리, 복수의 패드(160) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치될 경우, 데이터 패드(123) 하면으로부터 패드(160) 상면까지의 이격 거리(d1)과 데이터 패드(123) 하면으로부터 기판(110)까지의 이격 거리(d2)의 차이는 복수의 평탄화 패턴(150)이 배치되지 않은 경우보다 증가될 수 있다. 즉, 패드(160) 상면까지의 이격 거리(d1)과 기판(110)까지의 이격 거리(d2)의 차이는 패드(160)의 두께와 평탄화 패턴(150)의 두께를 합한 값일 수 있다. 따라서, 복수의 패드(160)가 배치된 영역과 이웃하는 패드(160) 사이에 패드(160)가 배치되지 않은 영역 간의 단차(d3)는 증가될 수 있다. 이 단차(d3)가 증가될 경우, 복수의 패드(160) 사이의 패드(160)가 배치되지 않은 영역에 배치된 도전볼(EB)은 깨지는 등, 변형되지 않을 수 있다. 즉, 복수의 패드(160)가 배치되지 않은 이웃하는 패드(160) 사이의 영역의 경우, 데이터 패드(123) 하면으로부터 기판(110)까지의 이격 거리(d2)가 증가될 수 있고, 이에, 이 영역에 배치된 도전볼(EB)은 깨지지 않을 수 있다. 이에, 패드(160)는, 패드(160)와 중첩하여 배치되는 데이터 패드(123)와 이웃하여 배치되는 데이터 패드(123)와 연결되지 않을 수 있다. 따라서, 본 발명의 일 실시예에 따른 표시 장치(100)는, 복수의 패드(160) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치됨으로써, 데이터 구동부(120)와 복수의 패드(160)간 얼라인 불량 또는 컨택 불량이 개선될 수 있으며, 데이터 구동부(120)와 복수의 패드(160)간의 전기적 연결이 개선될 수 있다. On the other hand, when the plurality of planarization patterns 150 are respectively disposed under each of the plurality of pads 160 , the separation distance d1 from the lower surface of the data pad 123 to the upper surface of the pad 160 and the data pad 123 are ) The difference in the separation distance d2 from the lower surface of the substrate 110 may be increased compared to a case in which the plurality of planarization patterns 150 are not disposed. That is, the difference between the separation distance d1 to the upper surface of the pad 160 and the separation distance d2 to the substrate 110 may be the sum of the thickness of the pad 160 and the thickness of the planarization pattern 150 . Accordingly, the step d3 between the area in which the plurality of pads 160 is disposed and the area in which the pad 160 is not disposed between the adjacent pads 160 may increase. When the step d3 is increased, the conductive balls EB disposed in an area where the pads 160 are not disposed between the plurality of pads 160 may not be deformed, such as being broken. That is, in the case of the area between the adjacent pads 160 where the plurality of pads 160 are not disposed, the separation distance d2 from the lower surface of the data pad 123 to the substrate 110 may be increased. The conductive ball EB disposed in this area may not be broken. Accordingly, the pad 160 may not be connected to the data pad 123 disposed adjacent to the data pad 123 disposed to overlap the pad 160 . Accordingly, in the display device 100 according to an embodiment of the present invention, each of the plurality of planarization patterns 150 is disposed under each of the plurality of pads 160 , so that the data driver 120 and the plurality of pads 160 are disposed. ) may be improved in alignment or contact failure, and electrical connection between the data driver 120 and the plurality of pads 160 may be improved.

도 2 내지 도 3b는 데이터 구동부(120)가 본딩되는 패드 영역(PA)에 대해서 설명하였으나, 게이트 구동부(130)가 본딩되는 패드 영역에도 상술한 바와 같은 패드(160) 구조가 동일하게 적용될 수 있다.2 to 3B have described the pad area PA to which the data driver 120 is bonded, the same pad 160 structure as described above may also be applied to the pad area to which the gate driver 130 is bonded. .

도 4는 본 발명의 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 5는 도 4의 V-V'에 대한 단면도이다. 도 4 내지 도 5의 표시 장치(200)는 도 1 내지 도 3b의 표시 장치(100)와 비교하여 복수의 패드(260A, 260B) 및 복수의 데이터 링크 배선(DLL1, DLL2)이 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.4 is an enlarged plan view of a display device according to another exemplary embodiment. FIG. 5 is a cross-sectional view taken along line V-V' of FIG. 4 . The display device 200 of FIGS. 4 to 5 is different from the display device 100 of FIGS. 1 to 3B except that the plurality of pads 260A and 260B and the plurality of data link wires DLL1 and DLL2 are different. When it is substantially the same, a duplicate description will be omitted.

도 4 내지 도 5를 참조하면, 표시 영역(AA)의 기판(110) 상에는 게이트 절연층(211), 평탄화층(140) 및 데이터 배선(DL)이 배치된다. 구체적으로, 기판(110) 상에는 게이트 절연층(211)이 배치된다. 게이트 절연층(211) 상에는 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL)은 표시 영역(AA)에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루질 수 있다. 복수의 데이터 배선(DL) 상에는 평탄화층(140)이 배치된다. 평탄화층(140)은 복수의 데이터 배선(DL) 상부 및 표시 영역(AA) 전체 배치되어 복수의 데이터 배선(DL) 상부를 평탄화할 수 있다. 평탄화층(140)의 두께는 표시 영역(AA) 배치되는 게이트 절연층(211)의 두께보다 두꺼울 수 있다. 즉, 평탄화층(140)은 게이트 절연층(211)보다 두꺼운 두께를 갖는 층일 수 있다4 to 5 , a gate insulating layer 211 , a planarization layer 140 , and a data line DL are disposed on the substrate 110 of the display area AA. Specifically, the gate insulating layer 211 is disposed on the substrate 110 . A plurality of data lines DL are disposed on the gate insulating layer 211 . The plurality of data lines DL may be formed of the same material as the source electrode and the drain electrode of the transistor disposed in the display area AA. A planarization layer 140 is disposed on the plurality of data lines DL. The planarization layer 140 may be disposed over the plurality of data lines DL and the entire display area AA to planarize the upper portions of the plurality of data lines DL. The thickness of the planarization layer 140 may be greater than the thickness of the gate insulating layer 211 disposed in the display area AA. That is, the planarization layer 140 may be a layer having a thickness greater than that of the gate insulating layer 211 .

도 4 내지 도 5를 참조하면, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에는 게이트 절연층(211), 제1 데이터 링크 배선(DLL1), 제2 데이터 링크 배선(DLL2) 및 평탄화층(140)이 배치된다. 게이트 절연층(211)은 표시 영역(AA)으로부터 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역까지 연장되어 기판(110) 상에 배치된다. 4 to 5 , in the non-display area NA except for the pad area PA, the gate insulating layer 211 , the first data link line DLL1 , the second data link line DLL2 and the A planarization layer 140 is disposed. The gate insulating layer 211 extends from the display area AA to an area of the non-display area NA except for the pad area PA and is disposed on the substrate 110 .

게이트 절연층(211) 상에는 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)이 배치된다. 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)은 이웃하여 교대로 배치된다. 즉, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)은 서로 번갈아 배치된다. A first data link line DLL1 and a second data link line DLL2 are disposed on the gate insulating layer 211 . The first data link line DLL1 and the second data link line DLL2 are alternately disposed adjacent to each other. That is, the first data link line DLL1 and the second data link line DLL2 are alternately disposed.

제1 데이터 링크 배선(DLL1)은 데이터 배선(DL)과 동일한 물질로 이루어질 수 있다. 구체적으로, 앞서 설명한 바와 같이, 데이터 배선(DL)은 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 이때, 제1 데이터 링크 배선(DLL1)은 데이터 배선(DL)과 동일한 물질, 즉, 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. The first data link line DLL1 may be made of the same material as the data line DL. Specifically, as described above, the data line DL may be formed of the same material as the source electrode and the drain electrode of the transistor. In this case, the first data link line DLL1 may be formed of the same material as the data line DL, that is, the same material as the source electrode and the drain electrode of the transistor.

제1 데이터 링크 배선(DLL1)이 데이터 배선(DL)과 동일한 물질로 이루어짐에 따라, 제1 데이터 링크 배선(DLL1)은 데이터 배선(DL)으로부터 연장되어 배치될 수 있다. 즉, 제1 데이터 링크 배선(DLL1)과 데이터 배선(DL)은 동시에 형성되어 하나의 배선으로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.As the first data link line DLL1 is made of the same material as the data line DL, the first data link line DLL1 may extend from the data line DL. That is, the first data link line DLL1 and the data line DL are simultaneously formed to form a single line. However, it is not limited thereto.

제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 상이한 물질로 이루어질 수 있다. 구체적으로, 앞서 설명한 바와 같이, 데이터 배선(DL)은 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 이때, 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 상이한 물질, 즉, 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The second data link line DLL2 may be formed of a material different from that of the data line DL. Specifically, as described above, the data line DL may be formed of the same material as the source electrode and the drain electrode of the transistor. In this case, the second data link line DLL2 may be formed of a material different from that of the data line DL, that is, the same material as the gate electrode of the transistor. However, it is not limited thereto.

제2 데이터 링크 배선(DLL2)과 데이터 배선(DL)은 제2 컨택홀(CH2)을 통하여 전기적으로 연결될 수 있다. 데이터 배선(DL)은 비표시 영역(NA)에서 게이트 절연층(211)에 형성된 제2 컨택홀(CH2)을 통하여 제2 데이터 링크 배선(DLL2)과 전기적으로 연결될 수 있다. The second data link line DLL2 and the data line DL may be electrically connected through the second contact hole CH2 . The data line DL may be electrically connected to the second data link line DLL2 through the second contact hole CH2 formed in the gate insulating layer 211 in the non-display area NA.

제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2) 상에는 평탄화층(140)이 배치된다. 즉, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2) 각각은 평탄화층(140) 하부에 배치된다. 평탄화층(140)은 복수의 데이터 링크 배선(DLL1, DLL2) 상부 및 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역 전체에 배치되어 복수의 데이터 링크 배선(DLL1, DLL2)의 상부를 평탄화할 수 있다. A planarization layer 140 is disposed on the first data link line DLL1 and the second data link line DLL2 . That is, each of the first data link line DLL1 and the second data link line DLL2 is disposed under the planarization layer 140 . The planarization layer 140 is disposed over the plurality of data link lines DLL1 and DLL2 and over the non-display area NA except for the pad area PA to cover upper portions of the plurality of data link lines DLL1 and DLL2. can be flattened.

이때, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2) 상에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 즉, 비표시 영역(NA)에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)과 동일한 층으로서, 동시에 형성될 수 있다. 따라서, 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2) 상에 배치되는 평탄화층(140)과 표시 영역(AA)에 배치되는 평탄화층(140)은 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.In this case, the planarization layer 140 disposed on the first data link line DLL1 and the second data link line DLL2 may extend from the planarization layer 140 disposed in the display area AA. That is, the planarization layer 140 disposed in the non-display area NA is the same layer as the planarization layer 140 disposed in the display area AA and may be simultaneously formed. Accordingly, the planarization layer 140 disposed on the first data link line DLL1 and the second data link line DLL2 and the planarization layer 140 disposed on the display area AA may be made of the same material. However, it is not limited thereto.

한편, 앞서 설명한 바와 같이, 복수의 데이터 배선(DL)은 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수도 있다. 이때, 제1 데이터 링크 배선(DLL1)은 데이터 배선(DL)과 동일한 물질, 즉, 트랜지스터의 게이트 전극과 동일한 물질로 이루어질 수 있다. 또한, 제2 데이터 링크 배선(DLL2)은 데이터 배선(DL)과 상이한 물질, 즉, 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.Meanwhile, as described above, the plurality of data lines DL may be made of the same material as the gate electrode of the transistor. In this case, the first data link line DLL1 may be formed of the same material as the data line DL, that is, the same material as the gate electrode of the transistor. Also, the second data link line DLL2 may be made of a material different from that of the data line DL, that is, the same material as that of the source electrode and the drain electrode of the transistor. However, it is not limited thereto.

도 4 내지 도 5를 참조하면, 비표시 영역(NA)의 패드 영역(PA)에는 복수의 평탄화 패턴(150) 및 복수의 패드(260A, 260B)가 배치된다. 4 to 5 , a plurality of planarization patterns 150 and a plurality of pads 260A and 260B are disposed in the pad area PA of the non-display area NA.

복수의 평탄화 패턴(150)은 패드 영역(PA)에서 서로 이격된다. 즉, 복수의 평탄화 패턴(150)은 서로 분리되어 패드 영역(PA)에 배치될 수 있다. 이에, 비표시 영역(NA) 중 평탄화 패턴(150)이 배치된 영역과, 서로 이웃하는 평탄화 패턴(150) 사이 영역으로서 평탄화 패턴(150)이 배치되지 않은 영역 간에는 단차가 존재할 수 있다.The plurality of planarization patterns 150 are spaced apart from each other in the pad area PA. That is, the plurality of planarization patterns 150 may be separated from each other and disposed in the pad area PA. Accordingly, a step may exist between an area in which the planarization pattern 150 is disposed in the non-display area NA and an area in which the planarization pattern 150 is not disposed as an area between the adjacent planarization patterns 150 .

또한 복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장될 수 있다. 구체적으로, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 따라서, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 또한, 비표시 영역(NA) 중 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 따라서, 비표시 영역(NA) 중 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)과 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다. 즉, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140) 및 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 동시에 형성될 수 있으며, 동일한 물질로 이루어질 수 있다.Also, the plurality of planarization patterns 150 may extend from the planarization layer 140 disposed in the display area AA. Specifically, the planarization layer 140 disposed in the non-display area NA except for the pad area PA may be disposed to extend from the planarization layer 140 disposed in the display area AA. Accordingly, the planarization layer 140 disposed in the display area AA and the planarization layer 140 disposed in an area other than the pad area PA among the non-display area NA may be simultaneously formed and made of the same material. can In addition, the plurality of planarization patterns 150 disposed in the pad area PA of the non-display area NA extend from the planarization layer 140 disposed in an area of the non-display area NA except for the pad area PA. and can be placed. Accordingly, the plurality of planarization patterns 150 disposed in the pad area PA of the non-display area NA and the planarization layer 140 disposed in the area other than the pad area PA of the non-display area NA may be simultaneously formed. may be formed, and may be made of the same material. That is, the planarization layer 140 disposed in the display area AA, the planarization layer 140 disposed in an area other than the pad area PA among the non-display area NA, and the plurality of planarization layers disposed in the pad area PA. The planarization pattern 150 may be formed simultaneously and may be made of the same material.

각각의 복수의 평탄화 패턴(150) 상에는 복수의 패드(260A, 260B) 각각이 배치된다. 복수의 패드(260A, 260B)는 제1 패드(260A) 및 제2 패드(260B)를 포함한다. 제1 패드(260A)와 제2 패드(260B)는 서로 이웃하여 교대로 배치된다. 즉, 제1 패드(260A)와 제2 패드(260B)는 패드 영역(PA)이 연장된 방향을 따라 번갈아 배치된다. 패드 영역(PA)이 연장된 방향은 도 1에 도시된 게이트 배선(GL)이 연장된 방향과 동일한 방향을 의미한다.A plurality of pads 260A and 260B are respectively disposed on each of the plurality of planarization patterns 150 . The plurality of pads 260A and 260B includes a first pad 260A and a second pad 260B. The first pad 260A and the second pad 260B are alternately disposed adjacent to each other. That is, the first pad 260A and the second pad 260B are alternately disposed along the direction in which the pad area PA extends. The extending direction of the pad area PA refers to the same direction as the extending direction of the gate line GL illustrated in FIG. 1 .

복수의 패드(260A, 260B) 각각은 금속층 및 투명 도전층을 포함한다. 구체적으로, 복수의 패드(260A, 260B) 중 제1 패드(260A)는 제1 금속층 및 제1 투명 도전층을 포함한다. 제1 금속층은 제1 패드(260A) 하부에 배치된 평탄화 패턴(150) 상에 배치된다. 그리고, 복수의 패드(260A, 260B) 중 제2 패드(260B)는 제2 금속층(261B) 및 제2 투명 도전층(261B)을 포함한다. 제2 금속층(261B)은 제2 패드(260B) 하부에 배치된 평탄화 패턴(150) 상에 배치된다. 제1 금속층 및 제2 금속층(261B)은 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 이루어질 수 있다. Each of the plurality of pads 260A and 260B includes a metal layer and a transparent conductive layer. Specifically, the first pad 260A among the plurality of pads 260A and 260B includes a first metal layer and a first transparent conductive layer. The first metal layer is disposed on the planarization pattern 150 disposed under the first pad 260A. In addition, the second pad 260B of the plurality of pads 260A and 260B includes a second metal layer 261B and a second transparent conductive layer 261B. The second metal layer 261B is disposed on the planarization pattern 150 disposed under the second pad 260B. The first metal layer and the second metal layer 261B may be formed of the same material as the auxiliary wiring disposed in the display area AA.

제1 패드(260A)는 제1 데이터 링크 배선(DLL1)과 연결된다. 제1 패드(260A)의 제1 금속층은 평탄화층(140)에 형성된 제3 컨택홀(CH3)을 통하여 제1 데이터 링크 배선(DLL1)과 전기적으로 연결된다. 그리고, 제2 패드(260B)는 제2 데이터 링크 배선(DLL2)과 연결된다. 제2 패드(260B)의 제2 금속층(261B)은 평탄화층(140)과 게이트 절연층(211)에 형성된 제1 컨택홀(CH1)을 통하여 제2 데이터 링크 배선(DLL2)과 전기적으로 연결된다.The first pad 260A is connected to the first data link line DLL1 . The first metal layer of the first pad 260A is electrically connected to the first data link line DLL1 through the third contact hole CH3 formed in the planarization layer 140 . In addition, the second pad 260B is connected to the second data link line DLL2 . The second metal layer 261B of the second pad 260B is electrically connected to the second data link line DLL2 through the first contact hole CH1 formed in the planarization layer 140 and the gate insulating layer 211 . .

제1 패드(260A)의 제1 금속층 상에는 제1 투명 도전층이 배치된다. 제1 투명 도전층은 제1 금속층 상에 배치되어 제1 금속층 전체를 덮을 수 있다. 그리고, 제2 패드(260B)의 제2 금속층(261B) 상에는 제2 투명 도전층(261B)이 배치된다. 제2 투명 도전층(261B)은 제2 금속층(261B) 상에 배치되어 제2 금속층(261B) 전체를 덮을 수 있다. 제1 금속층 및 제2 금속층(261B)은 제1 투명 도전층 및 제2 투명 도전층(261B)보다 쉽게 부식될 수 있다. 따라서, 제1 금속층과 제2 금속층(261B) 각각은 제1 투명 도전층과 제2 투명 도전층(261B) 각각에 의하여 덮힘으로써, 제1 금속층 및 제2 금속층(261B)의 산화는 방지될 수 있다.A first transparent conductive layer is disposed on the first metal layer of the first pad 260A. The first transparent conductive layer may be disposed on the first metal layer to cover the entire first metal layer. A second transparent conductive layer 261B is disposed on the second metal layer 261B of the second pad 260B. The second transparent conductive layer 261B may be disposed on the second metal layer 261B to cover the entire second metal layer 261B. The first and second metal layers 261B may be more easily corroded than the first and second transparent conductive layers 261B. Therefore, each of the first and second metal layers 261B is covered by the first and second transparent conductive layers, respectively, so that oxidation of the first and second metal layers 261B can be prevented. have.

본 발명의 다른 실시예에 따른 표시 장치(200)는, 복수의 패드(260A, 260B) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치됨으로써, 데이터 구동부(120)와 복수의 패드(260A, 260B) 사이의 전기적 연결이 개선될 수 있다. 앞서 설명한 바와 같이, 복수의 패드(260A, 260B) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치될 경우, 데이터 패드(123) 하면으로부터 복수의 패드(260A, 260B) 상면까지의 이격 거리과 데이터 패드(123) 하면으로부터 기판(110)까지의 이격 거리의 차이는 복수의 평탄화 패턴(150)이 배치되지 않은 경우보다 증가될 수 있다. 따라서, 복수의 패드(260A, 260B)가 배치된 영역과 이웃하는 패드(260A, 260B) 사이에 복수의 패드(260A, 260B)가 배치되지 않은 영역 간의 단차는 증가될 수 있다. 이에, 복수의 패드(260A, 260B)는 중첩되는 데이터 패드가 아닌 중첩되는 데이터 패드와 이웃하는 데이터 패드와 잘못 전기적으로 연결되지 않을 수 있다. In the display device 200 according to another embodiment of the present invention, each of the plurality of planarization patterns 150 is disposed under each of the plurality of pads 260A and 260B, so that the data driver 120 and the plurality of pads 260A are disposed. , 260B) can be improved. As described above, when each of the plurality of planarization patterns 150 is disposed under each of the plurality of pads 260A and 260B, the distance from the lower surface of the data pad 123 to the upper surface of the plurality of pads 260A and 260B, and A difference in a separation distance from the lower surface of the data pad 123 to the substrate 110 may be increased compared to a case in which the plurality of planarization patterns 150 are not disposed. Accordingly, a step difference between an area in which the plurality of pads 260A and 260B is disposed and an area in which the plurality of pads 260A and 260B is not disposed between the adjacent pads 260A and 260B may be increased. Accordingly, the plurality of pads 260A and 260B may not be electrically connected to an overlapping data pad and a neighboring data pad instead of the overlapping data pad.

또한, 본 발명의 다른 실시예에 따른 표시 장치(200)는, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)이 서로 다른 물질로 이루어짐으로써, 복수의 데이터 링크 배선(DLL1, DLL2)이 배치된 비표시 영역(NA)의 넓이를 줄일 수 있다. 구체적으로, 제1 데이터 링크 배선(DLL1)은 트랜지스터의 소스 전극 및 드레인 전극으로 이루어질 수 있으며, 제2 데이터 링크 배선(DLL2)은 트랜지스터의 게이트 전극으로 이루어질 수 있다. 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)은 이웃하여 교대로 배치된다. 이웃하는 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)이 각각 다른 물질로 이루어짐에 따라, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2) 사이의 간격은 좁혀질 수 있다. 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)이 같은 물질로 동일 층상에 형성될 경우, 포토리소그래피(photolithography) 공정 등에서의 최소한의 공정 마진이 필요하므로, 배선 사이의 간격은 일정 간격 이상으로 유지되어야 한다. 그러나, 제1 데이터 링크 배선(DLL1)과 제2 데이터 링크 배선(DLL2)이 서로 다른 물질로 서로 다른 층상에 형성될 경우, 서로 다른 포토리소그래피 공정에 의해 형성되므로, 배선 사이의 간격이 동일 층상에 형성되는 경우보다 감소될 수 있다. 따라서, 본 발명의 다른 실시예에 따른 표시 장치(200)는, 이웃하여 배치되는 제1 데이터 링크 배선(DLL1) 및 제2 데이터 링크 배선(DLL2)이 각각 다른 물질로 이루어짐으로써, 비표시 영역(NA)의 넓이를 줄일 수 있다. Also, in the display device 200 according to another embodiment of the present invention, the first data link line DLL1 and the second data link line DLL2 are made of different materials, so that the plurality of data link lines DLL1 and DLL2 are formed of different materials. The area of the non-display area NA in which the DLL2 is disposed may be reduced. Specifically, the first data link line DLL1 may be formed of a source electrode and a drain electrode of a transistor, and the second data link line DLL2 may be formed of a gate electrode of the transistor. The first data link line DLL1 and the second data link line DLL2 are alternately disposed adjacent to each other. As the adjacent first data link line DLL1 and the second data link line DLL2 are made of different materials, the gap between the first data link line DLL1 and the second data link line DLL2 is narrowed. can get When the first data link line DLL1 and the second data link line DLL2 are formed of the same material on the same layer, a minimum process margin is required in a photolithography process, etc., so the distance between the lines is constant. should be maintained over the gap. However, when the first data link line DLL1 and the second data link line DLL2 are formed of different materials on different layers, they are formed by different photolithography processes, so that the distance between the wires is formed on the same layer. can be reduced than when formed. Accordingly, in the display device 200 according to another exemplary embodiment of the present invention, since the first data link line DLL1 and the second data link line DLL2 disposed adjacent to each other are made of different materials, the non-display area ( NA) can be reduced.

도 6은 본 발명의 또 다른 실시예에 따른 표시 장치의 확대 평면도이다. 도 7은 도 6의 VII-VII'에 대한 단면도이다. 도 6 내지 도 7의 표시 장치(300)는, 도 1 내지 도 3b의 표시 장치(100)와 비교하여 복수의 패드(360) 및 복수의 데이터 링크 배선(DLL)이 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.6 is an enlarged plan view of a display device according to still another exemplary embodiment. 7 is a cross-sectional view taken along line VII-VII' of FIG. 6 . The display device 300 of FIGS. 6 to 7 is substantially different from the display device 100 of FIGS. 1 to 3B except that the plurality of pads 360 and the plurality of data link lines DLL are different. Since it is the same, a duplicate description will be omitted.

도 6 내지 도 7을 참조하면, 표시 영역(AA)에는 게이트 절연층(311), 평탄화층(140) 및 데이터 배선(DL)이 배치된다. 구체적으로, 기판(110) 상에는 게이트 절연층(311)이 배치된다. 게이트 절연층(311) 상에는 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL) 각각은 표시 영역(AA)에 배치되는 복수의 화소 각각에 연결된다.6 to 7 , a gate insulating layer 311 , a planarization layer 140 , and a data line DL are disposed in the display area AA. Specifically, a gate insulating layer 311 is disposed on the substrate 110 . A plurality of data lines DL are disposed on the gate insulating layer 311 . Each of the plurality of data lines DL is connected to each of the plurality of pixels disposed in the display area AA.

복수의 데이터 배선(DL)은 표시 영역(AA)에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. 복수의 데이터 배선(DL) 상에는 평탄화층(140)이 배치된다. 평탄화층(140)은 복수의 데이터 배선(DL) 상부 및 표시 영역(AA) 전체 배치되어 복수의 데이터 배선(DL) 상부를 평탄화할 수 있다. 평탄화층(140)의 두께는 표시 영역(AA) 배치되는 게이트 절연층(311)의 두께보다 클 수 있다. 즉, 평탄화층(140)은 게이트 절연층(311)보다 큰 두께를 갖는 층일 수 있다The plurality of data lines DL may be formed of the same material as a source electrode and a drain electrode of a transistor disposed in the display area AA. A planarization layer 140 is disposed on the plurality of data lines DL. The planarization layer 140 may be disposed over the plurality of data lines DL and the entire display area AA to planarize the upper portions of the plurality of data lines DL. The thickness of the planarization layer 140 may be greater than the thickness of the gate insulating layer 311 disposed in the display area AA. That is, the planarization layer 140 may be a layer having a thickness greater than that of the gate insulating layer 311 .

비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에는 평탄화층(140) 및 복수의 데이터 링크 배선(DLL)이 배치된다. 구체적으로, 기판(110) 상에는 평탄화층(140)이 배치된다. 평탄화층(140)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되어 상부를 평탄화할 수 있다. 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 구체적으로, 비표시 영역(NA)에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)과 동일한 층으로서, 동시에 형성될 수 있다. 따라서, 비표시 영역(NA)에 배치되는 평탄화층(140)과 표시 영역(AA)에 배치되는 평탄화층(140)은 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.The planarization layer 140 and the plurality of data link lines DLL are disposed in the non-display area NA except for the pad area PA. Specifically, the planarization layer 140 is disposed on the substrate 110 . The planarization layer 140 may be disposed in an area of the non-display area NA except for the pad area PA to planarize an upper portion of the planarization layer 140 . The planarization layer 140 may be disposed to extend from the planarization layer 140 disposed in the display area AA. Specifically, the planarization layer 140 disposed in the non-display area NA is the same layer as the planarization layer 140 disposed in the display area AA, and may be formed at the same time. Accordingly, the planarization layer 140 disposed in the non-display area NA and the planarization layer 140 disposed in the display area AA may be formed of the same material. However, it is not limited thereto.

비표시 영역(NA)에 배치되는 평탄화층(140) 상에는 복수의 데이터 링크 배선(DLL)이 배치된다. 즉, 복수의 데이터 링크 배선(DLL)은, 표시 영역(AA)에서 패드 영역(PA)의 일측까지 연장되어 배치된 평탄화층(140)의 상부에 배치된다. 이때, 복수의 데이터 링크 배선(DLL)은 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 이루어질 수 있다. 앞서 설명한 바와 같이, 보조 배선은 평탄화층(140) 상에 배치되며, 공통 전극과 전기적으로 연결되는 배선을 의미한다. A plurality of data link lines DLL is disposed on the planarization layer 140 disposed in the non-display area NA. That is, the plurality of data link lines DLL is disposed on the planarization layer 140 extending from the display area AA to one side of the pad area PA. In this case, the plurality of data link lines DLL may be formed of the same material as the auxiliary lines disposed in the display area AA. As described above, the auxiliary wiring is disposed on the planarization layer 140 and refers to a wiring electrically connected to the common electrode.

복수의 데이터 링크 배선(DLL) 각각은 표시 영역(AA)에 배치되는 복수의 데이터 배선(DL) 각각과 전기적으로 연결된다. 구체적으로, 복수의 데이터 링크 배선(DLL) 각각은 평탄화층(140)에 형성된 컨택홀(CH)을 통하여 복수의 데이터 배선(DL) 각각과 전기적으로 연결될 수 있다.Each of the plurality of data link lines DLL is electrically connected to each of the plurality of data lines DL disposed in the display area AA. In detail, each of the plurality of data link lines DLL may be electrically connected to each of the plurality of data lines DL through a contact hole CH formed in the planarization layer 140 .

데이터 링크 배선(DLL) 상에는 투명 도전층(362)이 배치될 수 있다. 투명 도전층(362)은 투명 도전 물질로 이루어진 층으로서, 예를 들면, ITO(Indium Tin Oxide)로 이루어질 수 있다. 그러나, 이에 제한되지 않는다. 구체적으로, 투명 도전층(362)은 데이터 링크 배선(DLL) 상에 배치되어 데이터 링크 배선(DLL) 전체를 덮는다. 투명 도전층(362)이 데이터 링크 배선(DLL) 전체를 덮으며 배치됨으로써, 데이터 링크 배선(DLL)의 산화는 방지될 수 있다. A transparent conductive layer 362 may be disposed on the data link line DLL. The transparent conductive layer 362 is a layer made of a transparent conductive material, and may be made of, for example, indium tin oxide (ITO). However, it is not limited thereto. Specifically, the transparent conductive layer 362 is disposed on the data link line DLL to cover the entire data link line DLL. Since the transparent conductive layer 362 is disposed to cover the entire data link line DLL, oxidation of the data link line DLL may be prevented.

도 6 내지 도 7을 참조하면, 비표시 영역(NA)의 패드 영역(PA)에는 복수의 평탄화 패턴(150)이 배치된다. 복수의 평탄화 패턴(150)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)은 표시 영역(AA)에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있고, 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 평탄화층(140)으로부터 연장되어 배치될 수 있다. 따라서, 표시 영역(AA)에 배치되는 평탄화층(140), 비표시 영역(NA) 중 패드 영역(PA)를 제외한 여역에 배치되는 평탄화층(140) 및 패드 영역(PA)에 배치되는 복수의 평탄화 패턴(150)은 동시에 형성될 수 있으며, 모두 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.6 to 7 , a plurality of planarization patterns 150 are disposed in the pad area PA of the non-display area NA. The plurality of planarization patterns 150 may be disposed to extend from the planarization layer 140 disposed in the display area AA. The planarization layer 140 disposed in the non-display area NA except for the pad area PA may extend from the planarization layer 140 disposed in the display area AA, and may be disposed in the pad area PA. The plurality of planarization patterns 150 may be disposed to extend from the planarization layer 140 disposed in an area of the non-display area NA except for the pad area PA. Accordingly, the planarization layer 140 disposed in the display area AA, the planarization layer 140 disposed in a region excluding the pad area PA among the non-display area NA, and the plurality of planarization layers disposed in the pad area PA The planarization patterns 150 may be simultaneously formed, and all may be made of the same material. However, it is not limited thereto.

복수의 평탄화 패턴(150)은 패드 영역(PA)에서 서로 이격된다. 구체적으로 복수의 평탄화 패턴(150)은 소정의 간격을 두고 서로 분리되어 패드 영역(PA)에 배치될 수 있다. 복수의 평탄화 패턴(150)이 서로 분리되어 배치됨으로써, 복수의 평탄화 패턴(150) 사이에는 복수의 평탄화 패턴(150)이 배치되지 않은 영역이 존재할 수 있다. 이에, 비표시 영역(NA) 중 평탄화 패턴(150)이 배치된 영역과, 서로 이웃하는 평탄화 패턴(150) 사이 영역으로서 평탄화 패턴(150)이 배치되지 않은 영역 간에는 단차가 존재할 수 있다.The plurality of planarization patterns 150 are spaced apart from each other in the pad area PA. In detail, the plurality of planarization patterns 150 may be separated from each other at a predetermined interval and disposed in the pad area PA. Since the plurality of planarization patterns 150 are disposed to be separated from each other, a region in which the plurality of planarization patterns 150 are not disposed may exist between the plurality of planarization patterns 150 . Accordingly, a step may exist between an area in which the planarization pattern 150 is disposed in the non-display area NA and an area in which the planarization pattern 150 is not disposed as an area between the adjacent planarization patterns 150 .

복수의 평탄화 패턴(150) 상에는 복수의 패드(360)가 배치된다. 복수의 패드(360) 각각은 금속층(361) 및 투명 도전층(362)을 포함한다. 구체적으로, 금속층(361)은 평탄화 패턴(150) 상에 배치되며, 금속층(361) 상에는 투명 도전층(362)이 배치된다. 이때, 복수의 패드(360) 각각은 복수의 데이터 링크 배선(DLL) 각각과 동일한 물질로 이루어질 수 있다. 즉, 금속층(361)은 복수의 데이터 링크 배선(DLL)과 동일한 물질로 이루어질 수 있다. 금속층(361)은 표시 영역(AA)에 배치되는 보조 전극과 동일한 물질로 이루어질 수 있으며, 이에, 금속층(361)은 복수의 데이터 링크 배선(DLL)으로부터 연장되어 배치될 수 있다. 금속층(361)과 복수의 데이터 링크 배선(DLL)은 서로 동일한 물질로 형성되며, 전기적으로 연결될 수 있다.A plurality of pads 360 are disposed on the plurality of planarization patterns 150 . Each of the plurality of pads 360 includes a metal layer 361 and a transparent conductive layer 362 . Specifically, the metal layer 361 is disposed on the planarization pattern 150 , and a transparent conductive layer 362 is disposed on the metal layer 361 . In this case, each of the plurality of pads 360 may be formed of the same material as each of the plurality of data link lines DLL. That is, the metal layer 361 may be made of the same material as the plurality of data link lines DLL. The metal layer 361 may be made of the same material as the auxiliary electrode disposed in the display area AA, and thus the metal layer 361 may be disposed to extend from the plurality of data link lines DLL. The metal layer 361 and the plurality of data link lines DLL may be formed of the same material and may be electrically connected to each other.

복수의 패드(360)의 금속층(361) 상에는 투명 도전층(362)이 배치된다. 투명 도전층(362)은 금속층(361) 상에 배치되어 금속층(361) 전체를 덮을 수 있다. 이에, 금속층(361)의 산화가 방지될 수 있다. 이때 금속층(361) 상의 투명 도전층(362)은 복수의 데이터 링크 배선(DLL) 각각 상의 투명 도전층(362)으로부터 연장되어 하나의 층으로 형성된다. 즉, 복수의 데이터 링크 배선(DLL) 상에 배치되는 투명 도전층(362)과 복수의 패드(360)의 금속층(361) 상에 배치되는 투명 도전층(362)은 동일한 공정을 형성되어 하나의 층으로 배치될 수 있다.A transparent conductive layer 362 is disposed on the metal layer 361 of the plurality of pads 360 . The transparent conductive layer 362 may be disposed on the metal layer 361 to cover the entire metal layer 361 . Accordingly, oxidation of the metal layer 361 may be prevented. In this case, the transparent conductive layer 362 on the metal layer 361 extends from the transparent conductive layer 362 on each of the plurality of data link lines DLL and is formed as one layer. That is, the transparent conductive layer 362 disposed on the plurality of data link lines DLL and the transparent conductive layer 362 disposed on the metal layer 361 of the plurality of pads 360 are formed through the same process to form one single process. It can be arranged in layers.

본 발명의 또 다른 실시예에 따른 표시 장치(300)는, 복수의 패드(360) 각각의 하부에 복수의 평탄화 패턴(150) 각각을 배치하며, 복수의 데이터 링크 배선(DLL)을 복수의 패드(360)와 동일한 물질로 형성함으로써, 데이터 구동부(120)와 복수의 패드(360) 사이의 컨택 불량을 개선할 수 있다. 앞서 설명한 바와 같이, 복수의 패드(360) 각각의 하부에 복수의 평탄화 패턴(150) 각각이 배치될 경우, 데이터 패드(123) 하면으로부터 패드(360) 상면까지의 이격 거리과 데이터 패드(123) 하면으로부터 기판(110)까지의 이격 거리의 차이는 복수의 평탄화 패턴(150)이 배치되지 않은 경우보다 증가될 수 있다. 따라서, 복수의 패드(360)가 배치된 영역과 이웃하는 두 패드(360) 사이에 패드(360)가 배치되지 않은 영역 간의 단차는 증가될 수 있다. 복수의 패드(360)가 배치되지 않는 이웃하는 패드(360) 사이의 영역에 배치된 도전볼은 깨지지 않을 수 있다. 이에, 복수의 패드(360)는 복수의 패드(360) 각각에 중첩되는 데이터 패드(123)와 전기적으로 올바르게 연결될 수 있으며, 중첩되지 않는 데이터 패드(123)와 복수의 패드(360)가 전기적으로 잘못 연결되는 것은 방지될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(300)는, 복수의 패드(360)와 복수의 패드(360) 상에 전기적으로 연결되는 복수의 데이터 패드(123) 간의 얼라인 불량 및 컨택 불량을 개선하고, 이웃하는 패드(360) 간의 전기적인 연결을 방지할 수 있다.In the display device 300 according to another embodiment of the present invention, each of a plurality of planarization patterns 150 is disposed under each of a plurality of pads 360 , and a plurality of data link lines DLLs are connected to a plurality of pads. By forming the same material as 360 , a contact defect between the data driver 120 and the plurality of pads 360 may be improved. As described above, when each of the plurality of planarization patterns 150 is disposed under each of the plurality of pads 360 , the distance from the lower surface of the data pad 123 to the upper surface of the pad 360 and the lower surface of the data pad 123 . The difference in the separation distance from the to the substrate 110 may be increased compared to the case in which the plurality of planarization patterns 150 are not disposed. Accordingly, a step difference between an area in which the plurality of pads 360 is disposed and an area in which the pad 360 is not disposed between two adjacent pads 360 may be increased. Conductive balls disposed in a region between adjacent pads 360 where the plurality of pads 360 are not disposed may not be broken. Accordingly, the plurality of pads 360 may be correctly electrically connected to the data pad 123 overlapping each of the plurality of pads 360 , and the non-overlapping data pad 123 and the plurality of pads 360 may be electrically connected to each other. Misconnection can be prevented. Accordingly, in the display device 300 according to another embodiment of the present invention, misalignment and contact between the plurality of pads 360 and the plurality of data pads 123 electrically connected to the plurality of pads 360 . It is possible to improve defects and prevent electrical connection between neighboring pads 360 .

도 8은 본 발명의 또 다른 실시예에 따른 표시 장치의 단면도이다. 도 8의 표시 장치(400)는, 도 6 내지 도 7의 표시 장치(300)와 비교하여 평탄화층(440), 데이터 링크 배선(DLL) 및 복수의 패드(460)가 상이하다는 것을 제외하면 실질적으로 동일한 바, 중복 설명은 생략한다.8 is a cross-sectional view of a display device according to another exemplary embodiment. The display device 400 of FIG. 8 is substantially different from the display device 300 of FIGS. 6 to 7 , except that the planarization layer 440 , the data link line DLL, and the plurality of pads 460 are different. As the same bar, duplicate description will be omitted.

도 8을 참조하면, 표시 영역(AA)에는 게이트 절연층(311), 데이터 배선(DL) 및 평탄화층(440)이 배치된다. 구체적으로, 기판(110) 상에는 게이트 절연층(311)이 배치된다. 게이트 절연층(311) 상에는 복수의 데이터 배선(DL)이 배치된다. 복수의 데이터 배선(DL) 각각은 표시 영역(AA)에 배치되는 복수의 화소 각각에 연결된다. 이때, 복수의 데이터 배선(DL)은 표시 영역(AA)에 배치되는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다. Referring to FIG. 8 , a gate insulating layer 311 , a data line DL, and a planarization layer 440 are disposed in the display area AA. Specifically, a gate insulating layer 311 is disposed on the substrate 110 . A plurality of data lines DL are disposed on the gate insulating layer 311 . Each of the plurality of data lines DL is connected to each of the plurality of pixels disposed in the display area AA. In this case, the plurality of data lines DL may be formed of the same material as the source electrode and the drain electrode of the transistor disposed in the display area AA.

복수의 데이터 배선(DL) 상에는 평탄화층(440)이 배치된다. 평탄화층(440)은 제1 평탄화층(441) 및 제2 평탄화층(442)을 포함한다. 복수의 데이터 배선(DL) 상에는 제1 평탄화층(441)이 배치되며, 제1 평탄화층(441) 상에는 제2 평탄화층(442)이 배치된다. 제1 평탄화층(441)은 표시 영역(AA)에서 트랜지스터 등의 소자들의 상부를 평탄화하기 위한 층이다. 제2 평탄화층(442)은 제1 평탄화층(441) 상에 배치되는 소자들의 상부를 평탄화하기 위한 층이다. 표시 영역(AA)에 제2 평탄화층(442)이 배치됨으로써, 제1 평탄화층(441)과 제2 평탄화층(442) 사이에 도전층이 배치될 수 있다. 이에, 도전층으로 이루어지는 추가적인 배선이 배치될 수 있다. 제1 평탄화층(441) 및 제2 평탄화층(442)은 유기 절연 물질로 형성될 수 있으나, 이에 제한되지는 않는다. 제1 평탄화층(441)의 두께 및 제2 평탄화층(442)의 두께는 표시 영역(AA) 배치되는 게이트 절연층(311)의 두께보다 두꺼울 수 있다. 즉, 제1 평탄화층(441) 및 제2 평탄화층(442)은 게이트 절연층(311)보다 두꺼운 두께를 갖는 층일 수 있다A planarization layer 440 is disposed on the plurality of data lines DL. The planarization layer 440 includes a first planarization layer 441 and a second planarization layer 442 . A first planarization layer 441 is disposed on the plurality of data lines DL, and a second planarization layer 442 is disposed on the first planarization layer 441 . The first planarization layer 441 is a layer for planarizing upper portions of devices such as transistors in the display area AA. The second planarization layer 442 is a layer for planarizing upper portions of devices disposed on the first planarization layer 441 . As the second planarization layer 442 is disposed in the display area AA, a conductive layer may be disposed between the first planarization layer 441 and the second planarization layer 442 . Accordingly, an additional wiring made of a conductive layer may be disposed. The first planarization layer 441 and the second planarization layer 442 may be formed of an organic insulating material, but is not limited thereto. The thickness of the first planarization layer 441 and the thickness of the second planarization layer 442 may be greater than the thickness of the gate insulating layer 311 disposed in the display area AA. That is, the first planarization layer 441 and the second planarization layer 442 may be layers having a thickness greater than that of the gate insulating layer 311 .

비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에는 제1 평탄화층(441), 제2 평탄화층(442), 복수의 데이터 링크 배선(DLL) 및 투명 도전층(462)이 배치된다. 구체적으로, 기판(110) 상에는 제1 평탄화층(441)이 배치된다. 제1 평탄화층(441)은 표시 영역(AA)에 배치되는 제1 평탄화층(441)으로부터 연장되어 배치될 수 있다. 즉, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제1 평탄화층(441)은 표시 영역(AA)에 배치되는 제1 평탄화층(441)과 동일한 층으로서, 동시에 형성될 수 있다. 또한, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제1 평탄화층(441)과 표시 영역(AA)에 배치되는 제1 평탄화층(441)은 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.A first planarization layer 441 , a second planarization layer 442 , a plurality of data link lines DLL, and a transparent conductive layer 462 are disposed in the non-display area NA except for the pad area PA. . Specifically, a first planarization layer 441 is disposed on the substrate 110 . The first planarization layer 441 may extend from the first planarization layer 441 disposed in the display area AA. That is, the first planarization layer 441 disposed in the non-display area NA except for the pad area PA is the same layer as the first planarization layer 441 disposed in the display area AA and is formed at the same time. can be Also, the first planarization layer 441 disposed in the non-display area NA except for the pad area PA and the first planarization layer 441 disposed in the display area AA may be made of the same material. . However, it is not limited thereto.

제1 평탄화층(441) 상에는 제2 평탄화층(442)이 배치된다. 제2 평탄화층(442)은 표시 영역(AA)에 배치되는 제2 평탄화층(442)으로부터 연장되어 배치될 수 있다. 즉, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제2 평탄화층(442)은 표시 영역(AA)에 배치되는 제2 평탄화층(442)과 동일한 층으로서, 동시에 형성될 수 있다. 또한, 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제2 평탄화층(442)과 표시 영역(AA)에 배치되는 제2 평탄화층(442)은 동일한 물질로 이루어질 수 있다. 그러나, 이에 제한되는 것은 아니다.A second planarization layer 442 is disposed on the first planarization layer 441 . The second planarization layer 442 may extend from the second planarization layer 442 disposed in the display area AA. That is, the second planarization layer 442 disposed in the non-display area NA except for the pad area PA is the same layer as the second planarization layer 442 disposed in the display area AA and is formed at the same time. can be Also, the second planarization layer 442 disposed in the non-display area NA except for the pad area PA and the second planarization layer 442 disposed in the display area AA may be made of the same material. . However, it is not limited thereto.

비표시 영역(NA)에 배치되는 제2 평탄화층(442) 상에는 복수의 데이터 링크 배선(DLL)이 배치된다. 즉, 복수의 데이터 링크 배선(DLL)은, 제2 평탄화층(442)의 상부에 배치된다. 이때, 복수의 데이터 링크 배선(DLL)은 표시 영역(AA)에 배치되는 보조 배선과 동일한 물질로 이루어질 수 있다. 보조 배선은 표시 영역(AA)의 제2 평탄화층(442) 상에 배치되며, 공통 전극과 전기적으로 연결되는 배선을 의미한다. A plurality of data link lines DLL is disposed on the second planarization layer 442 disposed in the non-display area NA. That is, the plurality of data link lines DLL is disposed on the second planarization layer 442 . In this case, the plurality of data link lines DLL may be formed of the same material as the auxiliary lines disposed in the display area AA. The auxiliary wiring is disposed on the second planarization layer 442 of the display area AA and refers to a wiring electrically connected to the common electrode.

복수의 데이터 링크 배선(DLL) 각각은 표시 영역(AA)에 배치되는 복수의 데이터 배선(DL) 각각과 전기적으로 연결된다. 구체적으로, 복수의 데이터 링크 배선(DLL) 각각은 제1 평탄화층(441) 및 제2 평탄화층(442)에 형성된 컨택홀(CH)을 통하여 복수의 데이터 배선(DL) 각각과 전기적으로 연결될 수 있다.Each of the plurality of data link lines DLL is electrically connected to each of the plurality of data lines DL disposed in the display area AA. Specifically, each of the plurality of data link lines DLL may be electrically connected to each of the plurality of data lines DL through a contact hole CH formed in the first planarization layer 441 and the second planarization layer 442 . have.

복수의 데이터 링크 배선(DLL) 상에는 투명 도전층(462)이 배치될 수 있다. 구체적으로, 투명 도전층(462)은 데이터 링크 배선(DLL) 상에 배치되어 데이터 링크 배선(DLL) 전체를 덮는다. 투명 도전층(462)이 데이터 링크 배선(DLL) 전체를 덮으며 배치됨으로써, 데이터 링크 배선(DLL)의 산화는 방지될 수 있다. A transparent conductive layer 462 may be disposed on the plurality of data link lines DLL. Specifically, the transparent conductive layer 462 is disposed on the data link line DLL to cover the entire data link line DLL. Since the transparent conductive layer 462 is disposed to cover the entire data link line DLL, oxidation of the data link line DLL may be prevented.

도 8을 참조하면, 비표시 영역(NA)의 패드 영역(PA)에는 복수의 평탄화 패턴(450)이 배치된다. 구체적으로, 복수의 평탄화 패턴(450)은 제1 층(451) 및 제2 층(452)을 포함한다. 기판(110) 상에는 제1 층(451)이 배치된다. 패드 영역(PA)의 평탄화 패턴(450)의 제1 층(451)은 표시 영역(AA)에 배치되는 제1 평탄화층(441)과 비표시 영역(NA) 중 패드 영역(PA)를 제외한 영역에 배치되는 제1 평탄화층(441)으로부터 연장되어 배치될 수 있다. 따라서, 제1 층(451)은 표시 영역(AA)에 배치되는 제1 평탄화층(441) 및 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제1 평탄화층(441)과 동일한 물질로 이루어질 수 있다. 복수의 평탄화 패턴(450)의 제1 층(451) 상에는 제2 층(452)이 배치된다. 패드 영역(PA)의 평탄화 패턴(450)의 제2 층(452)은 표시 영역(AA)에 배치되는 제2 평탄화층(442)과 비표시 영역(NA) 중 패드 영역(PA)를 제외한 영역에 배치되는 제2 평탄화층(442)으로부터 연장되어 배치될 수 있다. 따라서, 제2 층(452)은 표시 영역(AA)에 배치되는 제2 평탄화층(442) 및 비표시 영역(NA) 중 패드 영역(PA)을 제외한 영역에 배치되는 제2 평탄화층(442)과 동일한 물질로 이루어질 수 있다. 복수의 평탄화 패턴(450) 상에는 복수의 패드(460)가 배치된다. 구체적으로, 복수의 평탄화 패턴(450) 각각의 제2 층(452) 상에는 복수의 패드(460) 각각이 배치된다. 복수의 패드(460)는 금속층(461) 및 투명 도전층(462)을 포함한다. 구체적으로, 금속층(461)은 평탄화 패턴(450)의 제2 층(452) 상에 배치되며, 금속층(461) 상에는 투명 도전층(462)이 배치된다. 이때, 금속층(461)은 복수의 데이터 링크 배선(DLL)으로부터 연장되어 배치될 수 있다. 또한, 복수의 패드(460) 각각은 복수의 데이터 링크 배선(DLL) 각각과 동일한 물질로 이루어질 수 있다. 즉, 금속층(461)은 복수의 데이터 링크 배선(DLL)과 동일한 물질로 이루어질 수 있다. 금속층(461)과 복수의 데이터 링크 배선(DLL)은 서로 동일한 물질로 형성되며, 전기적으로 연결될 수 있다.Referring to FIG. 8 , a plurality of planarization patterns 450 are disposed in the pad area PA of the non-display area NA. Specifically, the plurality of planarization patterns 450 include a first layer 451 and a second layer 452 . A first layer 451 is disposed on the substrate 110 . The first layer 451 of the planarization pattern 450 of the pad area PA is an area other than the pad area PA among the first planarization layer 441 disposed in the display area AA and the non-display area NA. It may be disposed to extend from the first planarization layer 441 disposed on the . Accordingly, the first layer 451 includes the first planarization layer 441 disposed in the display area AA and the first planarization layer 441 disposed in an area other than the pad area PA among the non-display area NA. It may be made of the same material as A second layer 452 is disposed on the first layer 451 of the plurality of planarization patterns 450 . The second layer 452 of the planarization pattern 450 of the pad area PA is an area other than the pad area PA among the second planarization layer 442 disposed in the display area AA and the non-display area NA. It may be disposed to extend from the second planarization layer 442 disposed on the . Accordingly, the second layer 452 includes the second planarization layer 442 disposed in the display area AA and the second planarization layer 442 disposed in an area of the non-display area NA except for the pad area PA. It may be made of the same material as A plurality of pads 460 are disposed on the plurality of planarization patterns 450 . Specifically, each of the plurality of pads 460 is disposed on the second layer 452 of each of the plurality of planarization patterns 450 . The plurality of pads 460 include a metal layer 461 and a transparent conductive layer 462 . Specifically, the metal layer 461 is disposed on the second layer 452 of the planarization pattern 450 , and a transparent conductive layer 462 is disposed on the metal layer 461 . In this case, the metal layer 461 may be disposed to extend from the plurality of data link lines DLL. In addition, each of the plurality of pads 460 may be formed of the same material as each of the plurality of data link lines DLL. That is, the metal layer 461 may be made of the same material as the plurality of data link lines DLL. The metal layer 461 and the plurality of data link lines DLL may be formed of the same material and may be electrically connected to each other.

복수의 패드(460)의 금속층(461) 상에는 투명 도전층(462)이 배치된다. 투명 도전층(462)은 금속층(461) 상에 배치되어 금속층(461) 전체를 덮을 수 있다. 이에, 금속층(461)의 산화가 방지될 수 있다. 이때 금속층(461) 상의 투명 도전층(462)은 복수의 데이터 링크 배선(DLL) 각각 상의 투명 도전층(462)으로부터 연장되어 하나의 층으로 형성된다. 즉, 복수의 데이터 링크 배선(DLL) 상에 배치되는 투명 도전층(462)과 복수의 패드(460)의 금속층(461) 상에 배치되는 투명 도전층(462)은 동일한 공정을 형성되어 하나의 층으로 배치될 수 있다.A transparent conductive layer 462 is disposed on the metal layer 461 of the plurality of pads 460 . The transparent conductive layer 462 may be disposed on the metal layer 461 to cover the entire metal layer 461 . Accordingly, oxidation of the metal layer 461 may be prevented. In this case, the transparent conductive layer 462 on the metal layer 461 extends from the transparent conductive layer 462 on each of the plurality of data link lines DLL and is formed as one layer. That is, the transparent conductive layer 462 disposed on the plurality of data link lines DLL and the transparent conductive layer 462 disposed on the metal layer 461 of the plurality of pads 460 are formed through the same process to form one single process. It can be arranged in layers.

본 발명의 또 다른 실시예에 따른 표시 장치(400)는, 평탄화층(440)이 복수의 평탄화층으로 구성된다. 구체적으로, 평탄화층(440)은 제1 평탄화층(441) 및 제2 평탄화층(442)을 포함한다. 평탄화층(440)이 복수의 층으로 구성됨에 따라, 제1 평탄화층(441)과 제2 평탄화층(442)의 사이에는 배선 또는 소자가 배치될 수 있다. 따라서, 본 발명의 또 다른 실시예에 따른 표시 장치(400)는 평탄화층(440)이 제1 평탄화층(441) 및 제2 평탄화층(442)를 포함함으로써, 표시 장치(400)의 배선 또는 소자의 배치에 필요한 추가적인 공간이 확보될 수 있다. In the display device 400 according to another exemplary embodiment of the present invention, the planarization layer 440 includes a plurality of planarization layers. Specifically, the planarization layer 440 includes a first planarization layer 441 and a second planarization layer 442 . As the planarization layer 440 includes a plurality of layers, a wiring or device may be disposed between the first planarization layer 441 and the second planarization layer 442 . Accordingly, in the display device 400 according to another embodiment of the present invention, since the planarization layer 440 includes the first planarization layer 441 and the second planarization layer 442 , the wiring of the display device 400 or Additional space required for the arrangement of the device may be secured.

그리고, 본 발명의 또 다른 실시예에 따른 표시 장치(400)는, 복수의 패드(460) 각각의 하부에 복수의 층으로 이루어진 복수의 평탄화 패턴(450) 각각을 배치함으로써, 복수의 패드(460)와 데이터 구동부(120)의 전기적 연결을 개선할 수 있다. 구체적으로, 복수의 평탄화 패턴(450)은 표시 영역(AA)에 배치되는 제1 평탄화층(441)과 동일한 물질로 이루어진 제1 층(451)과 표시 영역(AA)에 배치되는 제2 평탄화층(442)과 동일한 물질로 이루어진 제2 층(452)을 포함한다. 이에, 복수의 평탄화 패턴(450)의 두께는 하나의 층으로 이루어진 경우보다 증가될 수 있다. 다시 말해서, 패드 영역(PA)에 있어, 데이터 구동부(120)의 데이터 패드(123)의 하면으로부터 패드(460)의 상면까지의 이격 거리와 데이터 패드(123)의 하면으로부터 기판(110)까지의 이격 거리의 차이는 더욱 증가될 수 있다. 패드(460)가 배치되는 영역과 패드(460)가 배치되지 않은 두 패드(460) 사이의 영역 간의 단차는 증가될 수 있다. 따라서, 복수의 패드(460)는 패드(460)와 중첩되는 데이터 패드(123)가 아닌, 중첩되는 데이터 패드(123)와 이웃하는 데이터 패드와 전기적으로 잘못 연결되지 않을 수 있다. 본 발명의 또 다른 실시예에 따른 표시 장치(400)는, 평탄화 패턴(450)이 제1 층(451) 및 제2 층(452)을 포함함으로써, 데이터 구동부(120)의 복수의 데이터 패드(123) 각각과 복수의 패드(460) 각각의 전기적 연결을 명확히하고, 컨택 불량 및 얼라인 불량을 억제할 수 있다.In addition, in the display device 400 according to another exemplary embodiment of the present invention, by disposing each of the plurality of planarization patterns 450 including a plurality of layers under each of the plurality of pads 460 , the plurality of pads 460 . ) and the electrical connection of the data driver 120 may be improved. Specifically, the plurality of planarization patterns 450 include a first layer 451 made of the same material as the first planarization layer 441 disposed in the display area AA and a second planarization layer disposed in the display area AA. and a second layer 452 of the same material as 442 . Accordingly, the thickness of the plurality of planarization patterns 450 may be increased compared to a case in which a single layer is formed. In other words, in the pad area PA, the separation distance from the lower surface of the data pad 123 of the data driver 120 to the upper surface of the pad 460 and the distance from the lower surface of the data pad 123 to the substrate 110 are The difference in the separation distance may be further increased. A step difference between the area in which the pad 460 is disposed and the area between the two pads 460 in which the pad 460 is not disposed may increase. Accordingly, the plurality of pads 460 may not be electrically connected to the data pad 123 overlapping the pad 460 and not to the data pad adjacent to the data pad 123 overlapping the pad 460 . In the display device 400 according to another embodiment of the present invention, since the planarization pattern 450 includes the first layer 451 and the second layer 452 , the plurality of data pads ( 123) and each of the plurality of pads 460 may be clarified, and contact failure and alignment failure may be suppressed.

본 발명의 실시예들에 따른 표시 장치는 다음과 같이 설명될 수 있다.Display devices according to embodiments of the present invention may be described as follows.

본 발명의 일 실시예에 따른 표시 장치는, 패드 영역을 포함하는 기판, 기판 상에서 패드 영역에 배치되는 복수의 평탄화 패턴 및 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함할 수 있다.A display device according to an exemplary embodiment may include a substrate including a pad area, a plurality of planarization patterns disposed on the pad area on the substrate, and a plurality of pads disposed on the plurality of planarization patterns.

본 발명의 다른 특징에 따르면, 복수의 패드 각각은, 복수의 평탄화 패턴 상의 금속층 및 금속층을 덮는 투명 도전층을 포함할 수 있다.According to another feature of the present invention, each of the plurality of pads may include a metal layer on the plurality of planarization patterns and a transparent conductive layer covering the metal layer.

본 발명의 또 다른 특징에 따르면, 복수의 평탄화 패턴은, 패드 영역에서 서로 이격될 수 있다.According to another feature of the present invention, the plurality of planarization patterns may be spaced apart from each other in the pad area.

본 발명의 또 다른 특징에 따르면, 기판은 표시 영역 및 표시 영역을 둘러싸고 패드 영역을 포함하는 비표시 영역을 포함하고, 복수의 평탄화 패턴은 표시 영역에 배치되는 평탄화층과 동일 물질로 이루어질 수 있다.According to another aspect of the present invention, the substrate may include a display area and a non-display area surrounding the display area and including a pad area, and the plurality of planarization patterns may be made of the same material as a planarization layer disposed on the display area.

본 발명의 또 다른 특징에 따르면, 복수의 평탄화 패턴은 평탄화층으로부터 연장될 수 있다.According to another feature of the present invention, the plurality of planarization patterns may extend from the planarization layer.

본 발명의 또 다른 특징에 따르면, 평탄화층은 제1 평탄화층 및 제1 평탄화층 상의 제2 평탄화층으로 이루어지고, 복수의 평탄화 패턴 각각은 제1 평탄화층과 동일한 물질로 이루어지는 제1 층 및 제1 층 상에서 제2 평탄화층과 동일한 물질로 이루어지는 제2 층을 포함할 수 있다.According to another feature of the present invention, the planarization layer includes a first planarization layer and a second planarization layer on the first planarization layer, and each of the plurality of planarization patterns includes a first layer and a first planarization layer made of the same material as the first planarization layer. A second layer made of the same material as the second planarization layer may be included on the first layer.

본 발명의 또 다른 특징에 따르면, 복수의 패드는, 평탄화층 상에 배치되고, 표시 영역에 배치되는 공통 전극과 전기적으로 연결되는 보조 배선과 동일한 물질로 이루어질 수 있다.According to another aspect of the present invention, the plurality of pads may be formed of the same material as the auxiliary wiring disposed on the planarization layer and electrically connected to the common electrode disposed in the display area.

본 발명의 다른 실시예에 따른 표시 장치는, 표시 영역, 표시 영역을 둘러싸고 패드 영역을 갖는 비표시 영역을 포함하는 기판, 표시 영역에 배치된 트랜지스터, 트랜지스터 상부를 평탄화하도록 표시 영역에 배치된 평탄화층, 평탄화층으로부터 패드 영역으로 연장된 복수의 평탄화 패턴 및 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함할 수 있다.A display device according to another exemplary embodiment includes a display area, a substrate including a non-display area surrounding the display area and having a pad area, a transistor disposed in the display area, and a planarization layer disposed in the display area to planarize an upper portion of the transistor , a plurality of planarization patterns extending from the planarization layer to the pad area, and a plurality of pads disposed on the plurality of planarization patterns.

본 발명의 또 다른 특징에 따르면, 복수의 평탄화 패턴은 패드 영역에서 서로 분리될 수 있다.According to another feature of the present invention, the plurality of planarization patterns may be separated from each other in the pad area.

본 발명의 또 다른 특징에 따르면, 복수의 패드는, 평탄화층 상에 배치되고, 표시 영역에 배치된 공통 전극과 전기적으로 연결되는 보조 배선과 동일한 물질로 이루어질 수 있다.According to another feature of the present invention, the plurality of pads may be formed of the same material as the auxiliary wiring disposed on the planarization layer and electrically connected to the common electrode disposed in the display area.

본 발명의 또 다른 특징에 따르면, 복수의 패드 각각은, 복수의 평탄화 패턴 상의 금속층 및 금속층을 덮는 투명 도전층을 포함할 수 있다.According to another feature of the present invention, each of the plurality of pads may include a metal layer on the plurality of planarization patterns and a transparent conductive layer covering the metal layer.

본 발명의 또 다른 특징에 따르면, 표시 장치는 표시 영역에 배치되며, 트랜지스터와 전기적으로 연결되는 복수의 신호 배선 및 비표시 영역에 배치되며, 복수의 신호 배선 각각과 복수의 패드 각각을 전기적으로 연결시키는 복수의 링크 배선을 더 포함할 수 있다.According to another aspect of the present invention, the display device is disposed in the display area, disposed in a plurality of signal lines electrically connected to the transistor and in the non-display area, and electrically connects each of the plurality of signal lines and each of the plurality of pads. It may further include a plurality of link wiring.

본 발명의 또 다른 특징에 따르면, 복수의 링크 배선은, 트랜지스터의 게이트 전극 또는 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어질 수 있다.According to another feature of the present invention, the plurality of link wirings may be made of the same material as the gate electrode of the transistor or the source electrode and the drain electrode of the transistor.

본 발명의 또 다른 특징에 따르면, 평탄화층은 비표시 영역의 패드 영역의 일측까지 연장되어 배치되며, 복수의 링크 배선 각각은, 평탄화층 하부에 배치될 수 있다.According to another feature of the present invention, the planarization layer may be disposed to extend to one side of the pad area of the non-display area, and each of the plurality of link wires may be disposed under the planarization layer.

본 발명의 또 다른 특징에 따르면, 복수의 링크 배선은 복수의 패드와 동일한 물질로 이루어질 수 있다.According to another feature of the present invention, the plurality of link wirings may be made of the same material as the plurality of pads.

본 발명의 또 다른 특징에 따르면, 평탄화층은 비표시 영역의 패드 영역의 일측까지 연장되어 배치되며, 복수의 링크 배선 각각은 평탄화층 상에 배치될 수 있다.According to another feature of the present invention, the planarization layer may be disposed to extend to one side of the pad area of the non-display area, and each of the plurality of link wires may be disposed on the planarization layer.

이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.Although the embodiments of the present invention have been described in more detail with reference to the accompanying drawings, the present invention is not necessarily limited to these embodiments, and various modifications may be made within the scope without departing from the technical spirit of the present invention. . Therefore, the embodiments disclosed in the present invention are not intended to limit the technical spirit of the present invention, but to explain, and the scope of the technical spirit of the present invention is not limited by these embodiments. Therefore, it should be understood that the embodiments described above are illustrative in all respects and not restrictive. The protection scope of the present invention should be construed by the following claims, and all technical ideas within the equivalent range should be construed as being included in the scope of the present invention.

100, 200, 300, 400: 표시 장치
110: 기판
111, 211, 311: 게이트 절연층
120: 데이터 구동부
121: 베이스 필름
122: 구동 IC
123: 데이터 패드
130: 게이트 구동부
131: 베이스 필름
132: 구동 IC
133: 게이트 패드
140: 평탄화층
150: 평탄화 패턴
160, 360, 460: 패드
161, 361, 461: 금속층
162, 362, 462: 투명 절연층
170: 접착층
260A: 제1 패드
260B: 제2 패드
261B: 제2 금속층
261B: 제2 투명 절연층
440: 평탄화층
441: 제1 평탄화층
442: 제2 평탄화층
450: 평탄화 패턴
451: 제1 평탄화 패턴
452: 제2 평탄화 패턴
AA: 표시 영역
NA: 비표시 영역
GL: 게이트 배선
DL: 데이터 배선
GLL: 게이트 링크 배선
DLL: 데이터 링크 배선
DLL1: 제1 데이터 링크 배선
DLL2: 제2 데이터 링크 배선
PA: 패드 영역 100, 200, 300, 400: display device
110: substrate
111, 211, 311: gate insulating layer
120: data driving unit
121: base film
122: driving IC
123: data pad
130: gate driver
131: base film
132: driving IC
133: gate pad
140: planarization layer
150: flattening pattern
160, 360, 460: pad
161, 361, 461: metal layer
162, 362, 462: transparent insulating layer
170: adhesive layer
260A: first pad
260B: second pad
261B: second metal layer
261B: second transparent insulating layer
440: planarization layer
441: first planarization layer
442: second planarization layer
450: flattening pattern
451: first planarization pattern
452: second planarization pattern
AA: display area
NA: non-display area
GL: gate wiring
DL: data wiring
GLL: gate link wiring
DLL: Data Link Wiring
DLL1: first data link wiring
DLL2: Second data link wiring
PA: pad area

Claims (16)

표시 영역 및 상기 표시 영역을 둘러싸고 패드 영역을 포함하는 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치되는 박막 트랜지스터;
상기 표시 영역에 배치되고, 상기 박막 트랜지스터의 상부를 평탄화하는 평탄화층;
상기 기판 상에서 상기 패드 영역에 배치되는 복수의 평탄화 패턴; 및
상기 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함하고,
상기 복수의 평탄화 패턴은 상기 평탄화층으로부터 연장되어 상기 평탄화층과 동일 물질로 이루어지고,
상기 복수의 패드는, 상기 평탄화층 상에 배치되고, 상기 표시 영역에 배치되는 공통 전극과 전기적으로 연결되는 보조 배선과 동일한 물질로 이루어지고,
상기 복수의 평탄화 패턴은 상기 기판과 상기 복수의 패드 사이에 배치되는, 표시 장치.a substrate including a display area and a non-display area surrounding the display area and including a pad area;
a thin film transistor disposed in the display area;
a planarization layer disposed on the display area and planarizing an upper portion of the thin film transistor;
a plurality of planarization patterns disposed on the pad area on the substrate; and
a plurality of pads disposed on the plurality of planarization patterns;
The plurality of planarization patterns extend from the planarization layer and are made of the same material as the planarization layer,
The plurality of pads are disposed on the planarization layer and made of the same material as an auxiliary wire electrically connected to the common electrode disposed in the display area;
The plurality of planarization patterns are disposed between the substrate and the plurality of pads. 제1항에 있어서,
상기 복수의 패드 각각은, 상기 복수의 평탄화 패턴 상의 금속층 및 상기 금속층을 덮는 투명 도전층을 포함하는, 표시 장치.According to claim 1,
Each of the plurality of pads includes a metal layer on the plurality of planarization patterns and a transparent conductive layer covering the metal layer. 제1항에 있어서,
상기 복수의 평탄화 패턴은, 상기 패드 영역에서 서로 이격되는, 표시 장치.According to claim 1,
The plurality of planarization patterns are spaced apart from each other in the pad area. 삭제delete 삭제delete 제1항에 있어서,
상기 평탄화층은 제1 평탄화층 및 상기 제1 평탄화층 상의 제2 평탄화층으로 이루어지고,
상기 복수의 평탄화 패턴 각각은 상기 제1 평탄화층과 동일한 물질로 이루어지는 제1 층 및 상기 제1 층 상에서 상기 제2 평탄화층과 동일한 물질로 이루어지는 제2 층을 포함하는, 표시 장치.According to claim 1,
The planarization layer consists of a first planarization layer and a second planarization layer on the first planarization layer,
Each of the plurality of planarization patterns includes a first layer made of the same material as the first planarization layer and a second layer on the first layer made of the same material as the second planarization layer. 삭제delete 표시 영역, 상기 표시 영역을 둘러싸고 패드 영역을 갖는 비표시 영역을 포함하는 기판;
상기 표시 영역에 배치된 트랜지스터;
상기 트랜지스터 상부를 평탄화하도록 상기 표시 영역에 배치된 평탄화층;
상기 평탄화층으로부터 상기 패드 영역으로 연장되어 상기 평탄화층과 동일 물질로 이루어지는 복수의 평탄화 패턴; 및
상기 복수의 평탄화 패턴 상에 배치된 복수의 패드를 포함하고,
상기 복수의 패드는, 상기 평탄화층 상에 배치되고, 상기 표시 영역에 배치된 공통 전극과 전기적으로 연결되는 보조 배선과 동일한 물질로 이루어지고,
상기 복수의 평탄화 패턴은 상기 복수의 패드와 상기 기판 사이에 배치되는, 표시 장치.a substrate including a display area and a non-display area surrounding the display area and having a pad area;
a transistor disposed in the display area;
a planarization layer disposed on the display area to planarize an upper portion of the transistor;
a plurality of planarization patterns extending from the planarization layer to the pad area and made of the same material as the planarization layer; and
a plurality of pads disposed on the plurality of planarization patterns;
the plurality of pads are disposed on the planarization layer and made of the same material as an auxiliary wire electrically connected to the common electrode disposed in the display area;
The plurality of planarization patterns are disposed between the plurality of pads and the substrate. 제8항에 있어서,
상기 복수의 평탄화 패턴은 상기 패드 영역에서 서로 분리되는, 표시 장치.9. The method of claim 8,
and the plurality of planarization patterns are separated from each other in the pad area. 삭제delete 제8항에 있어서,
상기 복수의 패드 각각은, 상기 복수의 평탄화 패턴 상의 금속층 및 상기 금속층을 덮는 투명 도전층을 포함하는, 표시 장치.9. The method of claim 8,
Each of the plurality of pads includes a metal layer on the plurality of planarization patterns and a transparent conductive layer covering the metal layer. 제8항에 있어서,
상기 표시 영역에 배치되며, 상기 트랜지스터와 전기적으로 연결되는 복수의 신호 배선; 및
상기 비표시 영역에 배치되며, 상기 복수의 신호 배선 각각과 상기 복수의 패드 각각을 전기적으로 연결시키는 복수의 링크 배선을 더 포함하는, 표시 장치.9. The method of claim 8,
a plurality of signal lines disposed in the display area and electrically connected to the transistors; and
and a plurality of link wires disposed in the non-display area and electrically connecting each of the plurality of signal wires and each of the plurality of pads. 제12항에 있어서,
상기 복수의 링크 배선은, 상기 트랜지스터의 게이트 전극 또는 상기 트랜지스터의 소스 전극 및 드레인 전극과 동일한 물질로 이루어지는, 표시 장치.13. The method of claim 12,
The plurality of link wirings are made of the same material as a gate electrode of the transistor or a source electrode and a drain electrode of the transistor. 제13항에 있어서,
상기 평탄화층은 상기 비표시 영역의 상기 패드 영역의 일측까지 연장되어 배치되며,
상기 복수의 링크 배선 각각은, 상기 평탄화층 하부에 배치된, 표시 장치.14. The method of claim 13,
The planarization layer is disposed to extend to one side of the pad area of the non-display area,
Each of the plurality of link wirings is disposed under the planarization layer. 제12항에 있어서,
상기 복수의 링크 배선은 상기 복수의 패드와 동일한 물질로 이루어지는, 표시 장치.13. The method of claim 12,
The plurality of link wirings are made of the same material as the plurality of pads. 제15항에 있어서,
상기 평탄화층은 상기 비표시 영역의 상기 패드 영역의 일측까지 연장되어 배치되며,
상기 복수의 링크 배선 각각은 상기 평탄화층 상에 배치된, 표시 장치.
16. The method of claim 15,
The planarization layer is disposed to extend to one side of the pad area of the non-display area,
each of the plurality of link wirings is disposed on the planarization layer.
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