KR102432733B1 - 전자 장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명의 실시예들이 해결하려는 과제는, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다. 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능하다.

Description

전자 장치 및 그 제조 방법{ELECTRONIC DEVICE AND METHOD FOR FABRICATING THE SAME}
본 특허 문헌은 메모리 회로 또는 장치와, 전자 장치에서의 이들의 응용에 관한 것이다.
최근 전자기기의 소형화, 저전력화, 고성능화, 다양화 등에 따라, 컴퓨터, 휴대용 통신기기 등 다양한 전자기기에서 정보를 저장할 수 있는 반도체 장치가 요구되고 있으며, 이에 대한 연구가 진행되고 있다. 이러한 반도체 장치로는 인가되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 이용하여 데이터를 저장할 수 있는 반도체 장치 예컨대, RRAM(Resistive Random Access Memory), PRAM(Phase-change Random Access Memory), FRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), 이-퓨즈(E-fuse) 등이 있다.
본 발명의 실시예들이 해결하려는 과제는, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치는, 기판; 상기 기판 상에 형성되고 상기 기판에 접하는 복수의 하부 배선을 포함하는 제1몰드층; 상기 제1몰드층 상에 상기 하부 배선들과 중첩되는 복수의 홀 오픈부를 정의하는 제2몰드층; 상기 제2몰드층 상에 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제3몰드층; 및 상기 홀 오픈부들과 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다.
특히, 상기 하부 배선은 상기 제1몰드층을 관통하는 필라 패턴을 포함할 수 있다. 또한, 상기 하부 배선은 각각 메쉬 타입으로 배치된 복수의 제1콘택플러그와 제2콘택플러그를 포함할 수 있다. 또한, 상기 제1콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 제2콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 제1콘택플러그들과 제2콘택플러그들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치될 수 있다. 또한, 상기 제1콘택플러그들과 제2콘택플러그들은 사선 방향으로 일정간격을 갖고 번갈아 배치될 수 있다. 또한, 상기 홀 오픈부는 메쉬(Mesh) 타입으로 배치될 수 있다. 또한, 상기 라인 오픈부는 제2방향으로 연장된 라인 타입의 오픈부를 포함할 수 있다. 또한, 상기 라인 오픈부는 제1방향으로 일정간격 이격되어 배치될 수 있다. 또한, 상기 제1 내지 제3몰드층은 절연물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치는, 반도체 메모리를 포함하는 전자 장치로서, 상기 반도체 메모리는, 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다.
특히, 상기 반도체 기판과 가변 저항 소자 사이에 하부 콘택을 더 포함할 수 있다. 또한, 상기 가변 저항 소자 및 상부 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정 간격 이격 배치될 수 있다. 또한, 상기 소스라인 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 상부 콘택들과 소스라인 콘택들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치될 수 있다. 또한, 상기 상부 콘택들과 소스라인 콘택들은 사선 방향으로 일정간격을 갖고 번갈아 배치될 수 있다. 또한, 상기 홀 오픈부들은 메쉬(Mesh) 타입으로 배치될 수 있다. 또한, 상기 라인 오픈부들은 제2방향으로 연장된 라인 타입의 오픈부를 포함할 수 있다. 또한, 상기 라인 오픈부들은 제1방향으로 일정간격 이격되어 배치될 수 있다. 또한, 상기 라인 오픈부들은 상기 상부 콘택들에 중첩되는 오픈부들과 소스라인 콘택들에 중첩되는 오픈부들을 포함할 수 있다. 또한, 상기 제1 및 제2몰드층은 절연물질을 포함할 수 있다.
또한, 상기 전자 장치는, 마이크로프로세서를 더 포함하고, 상기 마이크로프로세서는, 상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부; 상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고, 상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세서를 더 포함하고, 상기 프로세서는, 상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부; 상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및 상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부일 수 있다.
또한, 상기 전자 장치는, 프로세싱 시스템을 더 포함하고, 상기 프로세싱 시스템은, 수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서; 상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치; 상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및 상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고, 상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부일 수 있다.
또한, 상기 전자 장치는, 데이터 저장 시스템을 더 포함하고, 상기 데이터 저장 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치; 외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러; 상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및 상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부일 수 있다.
또한, 상기 전자 장치는, 메모리 시스템을 더 포함하고, 상기 메모리 시스템은, 데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리; 외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러; 상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및 상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고, 상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부일 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 장치 제조 방법은, 기판 상에 메쉬타입으로 배치된 복수의 하부 배선을 포함하는 제1몰드층을 형성하는 단계; 상기 제1몰드층 상에 제2몰드층을 형성하는 단계; 상기 제2몰드층을 선택적으로 식각하여 상기 하부 배선들과 중첩되는 복수의 홀 오픈부를 형성하는 단계; 상기 홀 오픈부들에 갭필막을 매립하는 단계; 상기 제2몰드층 상에 제3몰드층을 형성하는 단계; 상기 제3몰드층을 선택적으로 식각하여 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 형성하는 단계; 상기 갭필막을 제거하는 단계; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 형성하는 단계를 포함할 수 있다.
특히, 상기 하부 배선은 상기 제1몰드층을 관통하는 필라 패턴을 포함할 수 있다. 또한, 상기 하부 배선은 각각 메쉬 타입으로 배치된 복수의 제1콘택플러그와 제2콘택플러그를 포함할 수 있다. 또한, 상기 제1콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 제2콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 제1콘택플러그들과 제2콘택플러그들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치될 수 있다. 또한, 상기 제1콘택플러그들과 제2콘택플러그들은 사선 방향으로 일정간격을 갖고 번갈아 배치될 수 있다. 또한, 상기 홀 오픈부는 메쉬(Mesh) 타입으로 배치될 수 있다. 또한, 상기 라인 오픈부는 제2방향으로 연장된 라인 타입의 오픈부를 포함할 수 있다. 또한, 상기 라인 오픈부는 제1방향으로 일정간격 이격되어 배치될 수 있다. 또한, 상기 갭필막은 상기 제2 및 제3몰드층에 대해 선택비를 갖는 물질을 포함할 수 있다. 또한, 상기 제1 내지 제3몰드층은 절연물질을 포함할 수 있다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 전자 장치 제조 방법은, 반도체 메모리를 포함하는 전자 장치의 제조 방법으로서, 반도체 기판 상에 메쉬 타입으로 배치된 복수의 가변 저항 소자을 형성하는 단계; 상기 가변 저항 소자들 상에 복수의 상부 콘택을 형성하는 단계; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택을 형성하는 단계; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층을 형성하는 단계; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층을 형성하는 단계; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 형성하는 단계를 포함할 수 있다.
특히, 상기 가변 저항 소자을 형성하는 단계 전에, 상기 반도체 기판 상에 하부 콘택을 형성하는 단계를 더 포함할 수 있다. 또한, 상기 가변 저항 소자 및 상부 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정 간격 이격 배치될 수 있다. 또한, 상기 소스라인 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치될 수 있다. 또한, 상기 상부 콘택들과 소스라인 콘택들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치될 수 있다. 또한, 상기 상부 콘택들과 소스라인 콘택들은 사선 방향으로 일정간격을 갖고 번갈아 배치될 수 있다. 또한, 상기 홀 오픈부들은 메쉬(Mesh) 타입으로 배치될 수 있다. 또한, 상기 라인 오픈부들은 제2방향으로 연장된 라인 타입의 오픈부를 포함할 수 있다. 또한, 상기 라인 오픈부들은 제1방향으로 일정간격 이격되어 배치될 수 있다. 또한, 상기 라인 오픈부들은 상기 상부 콘택들에 중첩되는 오픈부들과 소스라인 콘택들에 중첩되는 오픈부들을 포함할 수 있다. 또한, 상기 제1 및 제2몰드층은 절연물질을 포함할 수 있다.
상술한 본 발명의 실시예들에 의한 반도체 메모리를 포함하는 전자 장치 및 그 제조 방법에 의하면, 공정이 용이하고 가변 저항 소자의 특성 향상이 가능하다.
도 1a 및 도 1b는 본 발명의 실시예에 따른 반도체 장치를 설명하기 위한 단면도 및 평면도이다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 전자 장치를 설명하기 위한 단면도 및 평면도이다.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 공정 단면도이다.
도 6a 내지 도 6i는 본 발명의 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 평면도이다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
이하에서는, 첨부된 도면을 참조하여 다양한 실시예들이 상세히 설명된다.
도면은 반드시 일정한 비율로 도시된 것이라 할 수 없으며, 몇몇 예시들에서, 실시예들의 특징을 명확히 보여주기 위하여 도면에 도시된 구조물 중 적어도 일부의 비례는 과장될 수도 있다. 도면 또는 상세한 설명에 둘 이상의 층을 갖는 다층 구조물이 개시된 경우, 도시된 것과 같은 층들의 상대적인 위치 관계나 배열 순서는 특정 실시예를 반영할 뿐이어서 본 발명이 이에 한정되는 것은 아니며, 층들의 상대적인 위치 관계나 배열 순서는 달라질 수도 있다. 또한, 다층 구조물의 도면 또는 상세한 설명은 특정 다층 구조물에 존재하는 모든 층들을 반영하지 않을 수도 있다(예를 들어, 도시된 두 개의 층 사이에 하나 이상의 추가 층이 존재할 수도 있다). 예컨대, 도면 또는 상세한 설명의 다층 구조물에서 제1 층이 제2 층 상에 있거나 또는 기판상에 있는 경우, 제1 층이 제2 층 상에 직접 형성되거나 또는 기판상에 직접 형성될 수 있음을 나타낼 뿐만 아니라, 하나 이상의 다른 층이 제1 층과 제2 층 사이 또는 제1 층과 기판 사이에 존재하는 경우도 나타낼 수 있다.
도 1a 및 도 1b는 본 발명의 제1실시예에 따른 반도체 장치를 설명하기 위한 단면도 및 평면도이다. 도 1a는 반도체 장치의 단면도이고, 도 1b는 반도체 장치의 평면도를 나타내며, 도 1a는 도 1b를 A-A'방향에서 바라본 단면도를 나타낸다.
도 1a 및 도 1b에 도시된 바와 같이, 본 실시예의 반도체 장치는, 반도체 기판(101) 상에 위치하고 번갈아 배치된 복수의 제1콘택플러그(103) 및 제2콘택플러그(104)를 포함하는 제1몰드층(102)과, 제1몰드층(102) 상에 위치하고 제1 및 제2콘택플러그(103, 104)들과 중첩되는 영역에 복수의 홀 오픈부(106)를 정의하는 제2몰드층(105)과, 제2몰드층(105) 상에 위치하고 홀 오픈부(106)들과 중첩되는 영역에 복수의 라인 오픈부(108)를 정의하는 제3몰드층(107)과, 홀 오픈부(106)들과 라인 오픈부(108)들에 동시에 매립되는 복수의 제1도전라인(109) 및 제2도전라인(110)을 포함할 수 있다.
제1몰드층(102)은 반도체 기판(101) 상에 형성되고, 제1콘택플러그(103)들과 제2콘택플러그(104)들을 형성하기 위한 몰드층 역할을 할 수 있다. 제1몰드층(102)은 이웃하는 콘택플러그(103, 104)들간의 절연 및 반도체 기판(101)과 상부층 간의 절연을 위해 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등으로 형성될 수 있다.
제1콘택플러그(103)들과 제2콘택플러그(104)들은 각각 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다. 이때, 제1콘택플러그(103)들과 제2콘택플러그(104)들은 제1방향(X) 및/또는 제2방향(Y)에서 중첩되지 않도록 어긋나게 배치될 수 있으며, 각각의 제1콘택플러그(103)들과 제2콘택플러그(104)들은 서로 간에 일정한 간격 갖고 배치될 수 있다. 즉, 도 1b의 A-A' 기준선과 같은 사선 방향으로 제1콘택플러그(103)들과 제2콘택플러그(104)들이 일정간격을 갖고 번갈아 배치될 수 있다.
제1콘택플러그(103)들과 제2콘택플러그(104)들은 반도체 기판(101)과 상부층을 전기적으로 연결하는 역할을 할 수 있으며, 이를 위해 전도성을 갖는 도전물질로 형성될 수 있다. 제1콘택플러그(103)들과 제2콘택플러그(104)들은 동일 표면높이를 가지고 형성되나 그 역할 및/또는 연결부분이 서로 상이할 수 있다.
제2몰드층(105)은 제1콘택플러그(103)들 및 제2콘택플러그(104)들과 중첩되는 영역에 복수의 홀 오픈부(106)를 정의할 수 있다. 제2몰드층(105)은 제1 및 제2콘택플러그(103, 104)들과 상부층 간의 단락 방지 및 오버레이 마진확보를 위한 버퍼층 역할을 할 수 있다. 제2몰드층(105)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
홀 오픈부(106)는 메쉬(Mesh) 타입으로 제1 및 제2콘택플러그(103, 104)들과 중첩된 영역이 모두 오픈되도록 형성될 수 있다. 홀 오픈부(106)들은 제1 및 제2콘택플러그(103, 104)들과 동일한 배치를 가질 수 있다. 홀 오픈부(106)의 선폭 및 위치는 필요에 따라 유동적으로 조절될 수 있다.
제3몰드층(107)은 홀 오픈부(106)들과 중첩되는 영역에 복수의 라인 오픈부(108)를 정의할 수 있다. 제3몰드층(107)은 도전라인을 형성하기 위한 몰드층 역할 및 이웃하는 도전라인 간의 절연을 위한 절연층 역할을 할 수 있다. 제3몰드층(107)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
라인 오픈부(108)들은 제2방향(Y)으로 연장된 라인타입의 오픈부를 가리키며, 라인 오픈부(108)들은 제1방향(X)으로 일정간격 이격되어 배치될 수 있다. 즉, 라인 오픈부(108)들은 제1콘택플러그(103)들에 중첩되는 오픈부들과 제2콘택플러그(104)들에 중첩되는 오픈부들로 구분될 수 있다.
제1도전라인(109)들과 제2도전라인(110)들은 각각 제1콘택플러그(103)들과 제2콘택플러그(104)들에 전기적으로 연결될 수 있다. 제1도전라인(109)들과 제2도전라인(110)들은 홀 오픈부(106)들과 라인 오픈부(108)들을 동시에 매립하는 도전물질을 포함할 수 있다.
특히, 본 실시예에서는 제1 및 제2도전라인(109, 110)들과 제1 및 제2콘택플러그(103, 104)들 사이에 개재된 절연성의 제2몰드층(105)의 두께만큼 제1 및 제2도전라인(109, 110)들과 제1 및 제2콘택플러그(103, 104)들 간의 거리확보가 가능하므로, 제1 및 제2도전라인(109, 110)들과 제1 및 제2콘택플러그(103, 104)들 사이의 단락(Short)을 방지할 수 있다. 즉, 제1 및 제2콘택플러그(103, 104)들이 저항특성 향상을 위해 큰 선폭을 갖고 형성되어도, 상부에 제2몰드층(105)이 개재되어 거리확보가 가능하므로, 제1 및 제2콘택플러그(103, 104)들의 선폭과 관계없이 제1 및 제2도전라인(109, 110)들과의 단락(Short)을 방지할 수 있다. 또한, 제2몰드층(105)에 형성된 홀 오픈부(106)의 선폭 및 위치 조절이 유동적으로 가능하고, 더욱이 홀 오픈부(106)들과 라인 오픈부(108)들이 다마신 형태를 가짐으로써 제1 및 제2콘택플러그(103, 104)와 제1 및 제2도전라인(109, 110) 간의 오버레이(Overlay) 마진을 극대화 시킬 수 있다.
도 2a 내지 도 2f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 설명하기 위한 평면도이다. 이해를 돕기 위해 도 2a 내지 도 2f와 도 3a 내지 도 3f를 함께 설명하기로 한다. 도 2a 내지 도 2f는 도 3a 내지 도 3f의 평면도를 A-A'방향에서 바라본 단면도를 나타낸다.
도 2a 및 도 3a에 도시된 바와 같이, 반도체 기판(11) 상에 제1몰드층(12)을 형성할 수 있다. 반도체 기판(11)은 실리콘 기판 등을 포함할 수 있다. 제1몰드층(12)은 제1 및 제2콘택플러그(13, 14)들 간의 절연을 위한 절연층 및 반도체 기판(11)과 상부층(미도시) 간의 층간절연역할을 할 수 있다. 제1몰드층(12)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
이어서, 제1몰드층(12)을 관통하여 반도체 기판(11)에 전기적으로 연결되는 복수의 제1콘택플러그(13) 및 제2콘택플러그(14)를 형성할 수 있다. 제1 및 제2콘택플러그(14)들은 제1몰드층(12)을 관통하여 반도체 기판(11)을 노출시키는 복수의 콘택홀을 형성하고, 콘택홀들에 도전물질을 매립한 후 분리 공정을 진행하는 일련의 공정을 통해 형성될 수 있다.
제1 및 제2콘택플러그(13, 14)들은 동시에 형성될 수 있고, 또는 제1콘택플러그(13)들을 형성하는 공정 후, 추가적인 콘택홀 공정 및 매립 공정을 통해 제2콘택플러그(14)들을 형성하는 공정이 차례로 진행될 수 있다. 제1콘택플러그(13)들과 제2콘택플러그(14)들은 반도체 기판(11)과 상부층(미도시)을 전기적으로 연결하는 역할을 할 수 있으며, 이를 위해 전도성을 갖는 도전물질로 형성될 수 있다. 제1 및 제2콘택플러그(13, 14)들은 저항 특성 개선을 위해 가능한 큰 선폭을 가지고 형성될 수 있다. 제1 및 제2콘택플러그(13, 14)들은 동일 표면높이를 가지고 형성되나, 그 역할 및/또는 연결부분이 서로 상이할 수 있다.
제1콘택플러그(13)들과 제2콘택플러그(14)들은 각각 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다. 이때, 제1콘택플러그(13)들과 제2콘택플러그(14)들은 제1방향(X) 및/또는 제2방향(Y)에서 중첩되지 않도록 어긋나게 배치될 수 있으며, 각각의 제1콘택플러그(13)들과 제2콘택플러그(14)들은 서로 간에 일정한 간격 갖고 배치될 수 있다. 즉, 도 3a의 A-A' 기준선과 같은 사선 방향으로 제1콘택플러그(13)들과 제2콘택플러그(14)들이 일정간격을 갖고 번갈아 배치될 수 있다.
도 2b 및 도 3b에 도시된 바와 같이, 제1몰드층(12)을 포함하는 전면에 제2몰드층(15)을 형성할 수 있다. 제2몰드층(15)은 홀 오픈부(16)를 정의하기 위한 몰드층 역할을 할 수 있으며, 제1 및 제2콘택플러그(13, 14)들과 후속 공정을 통한 상부층(미도시) 간의 단락 방지 및 오버레이 마진확보를 위한 버퍼층 역할을 할 수 있다. 제2몰드층(15)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등으로 형성될 수 있다.
이어서, 제2몰드층(15)을 선택적으로 식각하여 제1 및 제2콘택플러그(13, 14)들을 노출시키는 복수의 홀 오픈부(16)를 형성할 수 있다. 홀 오픈부(16)들은 제1 및 제2콘택플러그(13, 14)들과 중첩되는 영역이 모두 오픈되는 메쉬(Mesh) 타입으로 형성될 수 있다. 홀 오픈부(16)들은 제1 및 제2콘택플러그(13, 14)들과 동일한 배치를 가질 수 있다. 홀 오픈부(16)의 선폭 및 위치는 필요에 따라 유동적으로 조절될 수 있다.
도 2c 및 도 3c에 도시된 바와 같이, 홀 오픈부(16)들을 매립하는 희생층(17)을 형성할 수 있다. 희생층(17)은 후속 라인 오픈부(미도시)와 함께 다마신 구조를 형성하기 위한 희생층 역할을 할 수 있다. 희생층(17)은 제1 및 제2몰드층(12, 15)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 또한, 희생층(17)은 습식 또는 건식 세정 등을 통해 제거가 용이한 물질로 형성될 수 있다. 희생층(17)은 홀 오픈부(16)들을 매립하기 충분한 두께로 절연물질을 도포한 후, 각각의 홀 오픈부(16)들 내에 잔류하도록 하는 분리 공정을 통해 형성될 수 있다.
도 2d 및 도 3d에 도시된 바와 같이, 제2몰드층(15)을 포함하는 전면에 제3몰드층(18)을 형성할 수 있다. 제3몰드층(18)은 도전라인(미도시)을 형성하기 위한 몰드층 역할 및 이웃하는 도전라인 간의 절연을 위한 절연층 역할을 할 수 있다. 제3몰드층(18)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
이어서, 제3몰드층(18)을 선택적으로 식각하여 희생층(17)을 노출시키는 복수의 라인 오픈부(19)를 형성할 수 있다. 라인 오픈부(19)들은 제2방향(Y)으로 연장된 라인타입의 오픈부를 가리키며, 라인 오픈부(19)들은 제1방향(X)으로 일정간격 이격되어 배치될 수 있다. 즉, 라인 오픈부(19)들은 제1콘택플러그(13)들에 중첩되는 오픈부들과 제2콘택플러그(14)들에 중첩되는 오픈부들로 구분될 수 있다.
도 2e 및 도 3e에 도시된 바와 같이, 희생층(17, 도 2d 참조)을 제거할 수 있다. 희생층은 건식 또는 습식 세정을 통해 제거될 수 있다.
희생층이 제거됨에 따라 홀 오픈부(16)들이 노출되며, 홀 오픈부(16)와 라인 오픈부(19)로 인한 다마신 구조가 형성될 수 있다.
도 2f 및 도 3f에 도시된 바와 같이, 홀 오픈부(16)들과 라인 오픈부(19)들을 동시에 매립하는 복수의 제1도전라인(20A) 및 제2도전라인(20B)이 형성될 수 있다. 제1도전라인(20A) 및 제2도전라인(20B)들은 홀 오픈부(16)들과 라인 오픈부(19)들에 의한 다마신 구조에 도전물질을 매립한 후, 제3몰드층(18)에 의해 이웃하는 도전라인이 분리되도록 하는 분리 공정 등의 일련의 공정을 통해 형성될 수 있다.
제1도전라인(20A)들은 제1콘택플러그(13)들과 전기적으로 연결될 수 있고, 제2도전라인(20B)들은 제2콘택플러그(14)들과 전기적으로 연결될 수 있다. 제1도전라인(20A)들과 제2도전라인(20B)들은 제1콘택플러그(13)들 및 제2콘택플러그(14)들의 역할 및 연결부분에 따라 각각 다른 전원선에 연결될 수 있다.
위와 같이, 본 실시예에서는 제1몰드층(12)과 제3몰드층(18) 사이에 제2몰드층(15)을 개재하여 제1 및 제2콘택플러그(13, 14)들과 제1 및 제2도전라인(20A, 20B)들 사이의 간격을 확보하여 제1 및 제2콘택플러그(13, 14)들과 제1 및 제2도전라인(20A, 20B)들 간의 단락(Short)을 방지할 수 있다. 또한, 제2몰드층(15)에 의해 정의된 홀 오픈부(16)들은 필요에 따라 유동적인 선폭 조절 및 위치 조절이 가능하고, 더욱이 홀 오픈부(16)들과 라인 오픈부(19)들에 의한 다마신 구조로 인해 제1 및 제2콘택플러그(13, 14)들과 제1 및 제2도전라인(20A, 20B)들 간의 오버레이(Overlay) 마진을 극대화 시킬 수 있다.
도 4a 및 도 4b는 본 발명의 실시예에 따른 전자 장치를 설명하기 위한 단면도 및 평면도이다. 도 4a는 전자 장치의 단면도이고, 도 4b는 전자 장치의 평면도를 나타내며, 도 4a는 도 4b를 A-A'방향에서 바라본 단면도를 나타낸다.
도 4a 및 도 4b에 도시된 바와 같이, 본 실시예에 따른 전자 장치는, 요구되는 소정 소자(미도시) 예컨대, 가변 저항 소자(304)로의 억세스를 제어하는 트랜지스터 등이 형성된 반도체 기판(301)과, 반도체 기판(301) 상에 위치하여 복수의 가변 저항 소자(304) 각각의 하단과 반도체 기판(301)의 일부 예컨대, 트랜지스터의 드레인(Drain)을 서로 접속시키는 하부 콘택(303)과, 하부 콘택(303) 상에 위치하는 가변 저항 소자(304)와, 가변 저항 소자(304) 상에 위치하고 복수의 가변 저항 소자(304) 각각의 상단과 비트라인(310)을 서로 접속시키는 상부 콘택(306)과, 비트라인(310) 사이에 번갈아 배치된 소스라인(311)과, 소스라인(311)과 반도체 기판(301)의 일부 예컨대, 트랜지스터의 소스(Source)를 전기적으로 연결시키는 소스라인 콘택(307)과, 이웃하는 비트라인(310) 및 소스라인(311)들 사이를 절연시키는 제1 및 제2몰드층(308, 309)을 포함할 수 있다.
반도체 기판(301)은 트랜지스터(미도시) 등을 포함하는 실리콘 기판을 포함할 수 있다. 반도체 기판(301) 상에는 이웃하는 하부 콘택(303)들 사이를 절연시키는 제1층간절연층(302)이 형성될 수 있다. 제1층간절연층(302)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
제1층간절연층(302) 상에는 이웃하는 가변 저항 소자(304)와 상부 콘택(306)의 절연을 위한 제2층간절연층(305)이 형성될 수 있다. 제2층간절연층(305)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
하부 콘택(303) 및 상부 콘택(306)은 각각 반도체 기판(301)과 가변 저항 소자(304)의 전기적 연결 및 가변 저항 소자(304)와 비트라인(310)의 전기적 연결을 위한 콘택 역할을 할 수 있으며, 이를 위해 전도성을 갖는 도전물질로 형성될 수 있다.
하부 콘택(303), 가변 저항 소자(304) 및 상부 콘택(306)은 메모리 소자를 이루는 구성요소로 상하간에 중첩되어 동일한 배치 구조를 가질 수 있다. 상부 콘택(306)을 포함하는 복수의 메모리 소자는 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다.
소스라인 콘택(307)은 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다. 소스라인 콘택(307)은 제1 및 제2층간절연층(302, 305)을 관통하여 반도체 기판(301)에 전기적으로 연결될 수 있다. 이를 위해 전도성을 갖는 도전물질로 형성될 수 있다.
메모리 소자들과 소스라인 콘택(307)들은 각각 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다. 이때, 메모리 소자들과 소스라인 콘택(307)들은 제1방향(X) 및/또는 제2방향(Y)에서 중첩되지 않도록 어긋나게 배치될 수 있으며, 각각의 메모리 소자들과 소스라인 콘택(307)들은 서로 간의 일정한 간격 갖고 배치될 수 있다. 즉, 도 3b의 A-A' 기준선과 같은 사선 방향으로 메모리 소자들과 소스라인 콘택(307)들이 일정간격을 갖고 번갈아 배치될 수 있다.
가변 저항 소자(304)는 하부 콘택(303) 상에 위치하며, 양단에 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 물질을 포함할 수 있다. 가변 저항 소자(304)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이금속 산화물, 페로브스카이트(Perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(Chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항 소자(304)는 단일막 구조 또는 둘 이상의 막이 조합하여 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다.
제1몰드층(308)은 제2층간절연층(305) 상에 위치하고, 상부 콘택(306) 및 소스라인 콘택(307)에 중첩되는 영역에 복수의 홀 오픈부(309)를 정의할 수 있다. 제1몰드층(308)은 상부 콘택(306) 및 소스라인 콘택(307)들과 비트라인(312) 및 소스라인(313) 간의 단락 방지 및 오버레이 마진 확보를 위한 버퍼층 역할을 할 수 있다. 제1몰드층(308)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
홀 오픈부(309)는 메쉬(Mesh) 타입으로 배치된 홀 패턴을 포함할 수 있으며, 상부 콘택(306) 및 소스라인 콘택(307)과 중첩된 영역이 모두 오픈되도록 형성될 수 있다. 홀 오픈부(309)의 선폭 및 위치는 필요에 따라 유동적으로 조절될 수 있다.
제2몰드층(310)은 제1몰드층(308) 상에 위치하고, 홀 오픈부(309)들과 중첩되는 영역에 복수의 라인 오픈부(311)를 정의할 수 있다. 제2몰드층(310)은 비트라인(312) 및 소스라인(313)을 형성하기 위한 몰드층 역할 및 비트라인(312)과 소스라인(313) 사이의 절연을 위한 절연층 역할을 할 수 있다. 제2몰드층(310)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
라인 오픈부(311)들은 제2방향(Y)으로 연장된 라인타입의 오픈부를 가리키며, 라인 오픈부(311)들은 제1방향(X)으로 일정간격 이격되어 배치될 수 있다. 라인 오픈부(311)들은 상부 콘택(306)들에 중첩되는 오픈부들과 소스라인 콘택(307)들에 중첩되는 오픈부들로 구분될 수 있다.
비트라인(312)들과 소스라인(313)들은 각각 상부 콘택(306)들과 소스라인 콘택(307)들에 각각 전기적으로 연결될 수 있다.
특히, 본 실시예에서는 비트라인(312) 및 소스라인(313)들과 상부 콘택(306) 및 소스라인 콘택(307)들 사이에 절연성의 제1몰드층(308)이 개재되어, 제1몰드층(308)의 두께만큼 비트라인(312) 및 소스라인(313)들과 상부 콘택(306) 및 소스라인 콘택(307)들 간의 거리확보가 가능하므로, 비트라인(312) 및 소스라인(313)들과 상부 콘택(306) 및 소스라인 콘택(307)들 사이의 단락(Short)을 방지할 수 있다. 특히, 제1몰드층(308)에 형성된 홀 오픈부(309)의 선폭 및 위치 조절이 유동적으로 가능하고, 더욱이 홀 오픈부(309)들과 라인 오픈부(311)들이 다마신 형태를 가짐으로써 비트라인(312) 및 소스라인(313)들과 상부 콘택(306) 및 소스라인 콘택(307)들 간의 오버레이 마진을 극대화 시킬 수 있다.
도 5a 내지 도 5i는 본 발명의 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 공정 단면도이다. 도 6a 내지 도 6i는 본 발명의 실시예에 따른 전자 장치 제조 방법을 설명하기 위한 평면도이다. 이해를 돕기 위해 도 5a 내지 도 5i와 도 6a 내지 도 6i를 함께 설명하기로 한다. 도 5a 내지 도 5i는 도 6a 내지 도 6i의 평면도를 A-A'방향에서 바라본 단면도를 나타낸다.
도 5a 및 도 6a에 도시된 바와 같이, 요구되는 소정 소자(미도시) 예컨대, 트랜지스터 등을 포함하는 반도체 기판(31) 상에 제1층간절연층(32)을 형성할 수 있다. 제1층간절연층(32)은 이웃하는 하부 콘택(33)들 간의 절연을 위한 절연층 및 반도체 기판(31)과 상부층(미도시) 간의 층간절연 역할을 할 수 있다. 제1층간절연층(32)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
이어서, 제1층간절연층(32)을 관통하여 반도체 기판(31)에 연결되는 복수의 하부 콘택(33)을 형성할 수 있다. 하부 콘택(33)은 제1층간절연층(32)을 선택적으로 식각하여 반도체 기판(31)의 일부 예컨대, 트랜지스터의 드레인(Drain) 영역을 노출시키는 콘택홀을 형성하고, 콘택홀에 도전물질을 매립한 후, 제1층간절연층(32)에 의해 이웃하는 하부 콘택(33)들을 분리시키는 분리 공정 등 일련의 공정을 통해 형성할 수 있다. 하부 콘택(33)은 반도체 기판(31)과 후속 공정을 통한 가변 저항 소자를 전기적으로 연결하기 위한 콘택 역할을 할 수 있다.
하부 콘택(33)들은 제1방향(X) 및 제1방향(X)과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다.
도 5b 및 도 6b에 도시된 바와 같이, 하부 콘택(33) 상에 가변 저항 소자(34)를 형성할 수 있다. 가변 저항 소자(34)는 하부 콘택(33)을 포함하는 전면에 가변저항층을 형성한 후, 하부 콘택(33)과 접하도록 패터닝하는 일련의 공정을 통해 형성될 수 있다.
가변 저항 소자(34)는 양단에 공급되는 전압 또는 전류에 따라 서로 다른 저항 상태 사이에서 스위칭하는 특성을 갖는 물질을 포함할 수 있다. 가변 저항 소자(34)는 RRAM, PRAM, FRAM, MRAM 등에 이용되는 다양한 물질 예컨대, 전이금속 산화물, 페로브스카이트(Perovskite)계 물질 등과 같은 금속 산화물, 칼코게나이드(Chalcogenide)계 물질 등과 같은 상변화 물질, 강유전 물질, 강자성 물질 등을 포함할 수 있다. 가변 저항 소자(34)는 단일막 구조 또는 둘 이상의 막이 조합하여 가변 저항 특성을 나타내는 다중막 구조를 가질 수 있다.
도 5c 및 도 6c에 도시된 바와 같이, 제1층간절연층(32) 상에 제2층간절연층(35)을 형성할 수 있다. 제2층간절연층(35)은 이웃하는 가변 저항 소자(34) 및 상부 콘택(36) 간의 절연을 위한 절연층 역할을 할 수 있다. 제2층간절연층(35)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
이어서, 제2층간절연층(35)을 관통하여 가변 저항 소자(34)에 접하는 복수의 상부 콘택(36)을 형성할 수 있다. 상부 콘택(36)은 제2층간절연층(35)을 선택적으로 식각하여 가변 저항 소자(34)를 노출시키는 콘택홀을 형성한 후, 콘택홀 내에 도전물질을 매립하고, 제2층간절연층(35)에 의해 이웃하는 상부 콘택(36)들을 분리시키는 분리 공정 등 일련의 공정을 통해 형성할 수 있다.
하부 콘택(33), 가변 저항 소자(34) 및 상부 콘택(36)은 메모리 소자를 이루는 구성요소로 상하간에 중첩되어 동일한 배치구조를 가질 수 있다. 즉, 상부 콘택(36)을 포함하는 복수의 메모리 소자는 제1방향(X) 및 제1방향과 교차하는 제2방향(Y)으로 일정간격 이격된 메쉬(Mesh) 타입의 배치 구조를 가질 수 있다.
도 5d 및 도 6d에 도시된 바와 같이, 상부 콘택(36)들 사이의 제1 및 제2층간절연층(32, 35)을 관통하여 반도체 기판(31)에 전기적으로 연결되는 복수의 소스라인 콘택(37)을 형성할 수 있다. 소스라인 콘택(37)들은 제1방향(X) 및 제1방향과 교차하는 제2방향으로 일정간격 이격된 메쉬(Mesh) 타입의 배치구조를 가질 수 있다.
이때, 상부 콘택(36)들과 소스라인 콘택(37)들은 제1방향(X) 및/또는 제2방향(Y)에서 중첩되지 않도록 어긋나게 배치될 수 있으며, 각각의 상부 콘택(36)들과 소스라인 콘택(37)들은 서로 간에 일정한 간격 갖고 배치될 수 있다. 즉, 도 6d의 A-A' 기준선과 같은 사선 방향으로 상부 콘택(36)들과 소스라인 콘택(37)들이 일정간격을 갖고 번갈아 배치될 수 있다.
도 5e 및 도 6e에 도시된 바와 같이, 제2층간절연층(35)을 포함하는 전면에 제1몰드층(38)을 형성할 수 있다. 제1몰드층(38)은 복수의 홀 오픈부(39)를 정의하기 위한 몰드층 역할을 할 수 있으며, 상부 콘택(36)들 및 소스라인 콘택(37)들과 후속 공정을 통한 도전라인(예컨대, 비트라인 및/또는 소스라인) 간의 단락 방지 및 오버레이 마진확보를 위한 버퍼층 역할을 할 수 있다. 제1몰드층(38)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등으로 형성될 수 있다.
이어서, 제1몰드층(38)을 선택적으로 식각하여 상부 콘택(36)들 및 소스라인 콘택(37)들을 노출시키는 복수의 홀 오픈부(39)를 형성할 수 있다. 홀 오픈부(39)들은 상부 콘택(36)들 및 소스라인 콘택(37)들과 중첩되는 여역이 모두 오픈되는 메쉬(Mesh) 타입으로 형성될 수 있다. 홀 오픈부(39)들은 상부 콘택(36)들 및 소스라인 콘택(37)들과 동일한 배치를 가질 수 있다. 홀 오픈부(39)의 선폭 및 위치는 필요에 따라 유동적으로 조절될 수 있다.
도 5f 및 도 6f에 도시된 바와 같이, 홀 오픈부(39)들을 매립하는 희생층(40)을 형성할 수 있다. 희생층(40)은 후속 라인 오픈부(미도시)와 함께 다마신 구조를 형성하기 위한 희생층 역할을 할 수 있다. 희생층(40)은 제2층간절연층(35) 및 제1몰드층(38)에 대해 식각선택비를 갖는 물질로 형성될 수 있다. 또한, 희생층(40)은 습식 또는 건식 세정 등을 통해 제거가 용이한 물질로 형성될 수 있다. 희생층(40)은 홀 오픈부(39)들을 매립하기 충분한 두께로 절연물질을 도포한 후, 각각의 홀 오픈부(39)들 내에 잔류하도록 하는 분리 공정을 통해 형성될 수 있다.
도 5g 및 도 6g에 도시된 바와 같이, 제1몰드층(38)을 포함하는 전면에 제2몰드층(41)을 형성할 수 있다. 제2몰드층(41)은 도전라인(미도시)을 형성하기 위한 몰드층 역할 및 이웃하는 도전라인 간의 절연을 위한 절연층 역할을 할 수 있다. 제2몰드층(41)은 절연물질 예컨대, 산화물질, 질화물질 또는 산질화물질 등을 포함할 수 있다.
이어서, 제2몰드층(41)을 선택적으로 식각하여 희생층(40)을 노출시키는 복수의 라인 오픈부(42)를 형성할 수 있다. 라인 오픈부(42)들은 제2방향(Y)으로 연장된 라인타입의 오픈부를 가리키며, 라인 오픈부(42)들은 제1방향(X)으로 일정간격 이격되어 배치될 수 있다. 즉, 라인 오픈부(42)들은 상부 콘택(36)들에 중첩되는 오픈부들과 소스라인 콘택(37)들에 중첩되는 오픈부들로 구분될 수 있다.
도 5h 및 도 6h에 도시된 바와 같이, 희생층(40, 도 5g 참조)을 제거할 수 있다. 희생층은 건식 또는 습식 세정을 통해 제거될 수 있다.
희생층이 제거됨에 따라 홀 오픈부(39)들이 노출되며, 홀 오픈부(39)와 라인 오픈부(42)로 인한 다마신 구조가 형성될 수 있다.
도 5i 및 도 6i에 도시된 바와 같이, 홀 오픈부(39)들과 라인 오픈부(42)들을 동시에 매립하는 복수의 비트라인(43A) 및 소스라인(43B)을 형성할 수 있다. 비트라인(43A) 및 소스라인(43B)은 홀 오픈부(39)들과 라인 오픈부(42)들에 의한 다마신 구조에 도전물질을 매립한 후, 제2몰드층(41)에 의해 이웃하는 비트라인(43A) 및/또는 소스라인(43B)이 분리되도록 하는 분리 공정 등의 일련의 공정을 통해 형성될 수 있다.
비트라인(43A)들은 상부 콘택(36)에 접하여 반도체 기판(31)의 일부 즉, 트랜지스터(미도시)의 드레인(Drain) 영역에 전기적으로 연결될 수 있고, 소스라인(43B)들은 소스라인 콘택(37)에 접하여 트랜지스터의 소스(Source) 영역에 전기적으로 연결될 수 있다.
위와 같이, 본 실시예에서는 제2층간절연층(35)과 제2몰드층(41) 사이에 제1몰드층(38)을 개재하여, 상부 콘택(36)들 및 소스라인 콘택(37)들과 비트라인(43A) 및 소스라인(43B)들 사이의 간격을 확보함으로써 상부 콘택(36)들 및 소스라인 콘택(37)들과 비트라인(43A) 및 소스라인(43B)들 간의 단락(Short)을 방지할 수 있다. 또한, 제1몰드층(38)에 의해 정의된 홀 오픈부(39)들은 필요에 따라 유동적인 선폭 조절 및 위치 조절이 가능하고, 더욱이 홀 오픈부(39)들과 라인 오픈부(42)들에 의한 다마신 구조로 인해 상부 콘택(36)들 및 소스라인 콘택(37)들과 비트라인(43A) 및 소스라인(43B)들 간의 오버레이 마진을 극대화 시킬 수 있다.
전술한 실시예들의 메모리 회로 또는 반도체 장치는 다양한 장치 또는 시스템에 이용될 수 있다. 도 7 내지 도 11은 전술한 실시예들의 메모리 회로 또는 반도체 장치를 구현할 수 있는 장치 또는 시스템의 몇몇 예시들을 나타낸다.
도 7은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 마이크로프로세서의 구성도의 일 예이다.
도 7을 참조하면, 마이크로프로세서(1000)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행할 수 있으며, 기억부(1010), 연산부(1020), 제어부(1030) 등을 포함할 수 있다. 마이크로프로세서(1000)는 중앙 처리 장치(Central Processing Unit; CPU), 그래픽 처리 장치(Graphic Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 어플리케이션 프로세서(Application Processor; AP) 등 각종 데이터 처리 장치 일 수 있다.
기억부(1010)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 마이크로프로세서(1000) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등을 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1010)는 연산부(1020)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다.
기억부(1010)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예컨대, 기억부(1010)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 기억부(1010)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 마이크로프로세서(1000)의 동작 특성 향상이 가능하다.
연산부(1020)는 제어부(1030)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산 또는 논리 연산을 수행할 수 있다. 연산부(1020)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다.
제어부(1030)는 기억부(1010), 연산부(1020), 마이크로프로세서(1000)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 마이크로프로세서(1000)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
본 실시예에 따른 마이크로프로세서(1000)는 기억부(1010) 이외에 외부 장치로부터 입력되거나 외부 장치로 출력할 데이터를 임시 저장할 수 있는 캐시 메모리부(1040)를 추가로 포함할 수 있다. 이 경우 캐시 메모리부(1040)는 버스 인터페이스(1050)를 통해 기억부(1010), 연산부(1020) 및 제어부(1030)와 데이터를 주고 받을 수 있다.
도 8은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 프로세서의 구성도의 일 예이다.
도 8을 참조하면, 프로세서(1100)는 다양한 외부 장치로부터 데이터를 받아서 처리한 후 그 결과를 외부 장치로 보내는 일련의 과정을 제어하고 조정하는 일을 수행하는 마이크로프로세서의 기능 이외에 다양한 기능을 포함하여 성능 향상 및 다기능을 구현할 수 있다. 프로세서(1100)는 마이크로프로세서의 역할을 하는 코어부(1110), 데이터를 임시 저장하는 역할을 하는 캐시 메모리부(1120) 및 내부와 외부 장치 사이의 데이터 전달을 위한 버스 인터페이스(1130)를 포함할 수 있다. 프로세서(1100)는 멀티 코어 프로세서(Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP) 등과 같은 각종 시스템 온 칩(System on Chip; SoC)을 포함할 수 있다.
본 실시예의 코어부(1110)는 외부 장치로부터 입력된 데이터를 산술 논리 연산하는 부분으로, 기억부(1111), 연산부(1112) 및 제어부(1113)를 포함할 수 있다.
기억부(1111)는 프로세서 레지스터(Processor register), 레지스터(Register) 등으로, 프로세서(1100) 내에서 데이터를 저장하는 부분일 수 있고, 데이터 레지스터, 주소 레지스터, 부동 소수점 레지스터 등를 포함할 수 있으며 이외에 다양한 레지스터를 포함할 수 있다. 기억부(1111)는 연산부(1112)에서 연산을 수행하는 데이터나 수행결과 데이터, 수행을 위한 데이터가 저장되어 있는 주소를 일시적으로 저장하는 역할을 수행할 수 있다. 연산부(1112)는 프로세서(1100)의 내부에서 연산을 수행하는 부분으로, 제어부(1113)가 명령을 해독한 결과에 따라서 여러 가지 사칙 연산, 논리 연산 등을 수행할 수 있다. 연산부(1112)는 하나 이상의 산술 논리 연산 장치(Arithmetic and Logic Unit; ALU) 등을 포함할 수 있다. 제어부(1113)는 기억부(1111), 연산부(1112), 프로세서(1100)의 외부 장치 등으로부터 신호를 수신하고, 명령의 추출이나 해독, 프로세서(1100)의 신호 입출력의 제어 등을 수행하고, 프로그램으로 나타내어진 처리를 실행할 수 있다.
캐시 메모리부(1120)는 고속으로 동작하는 코어부(1110)와 저속으로 동작하는 외부 장치 사이의 데이터 처리 속도 차이를 보완하기 위해 임시로 데이터를 저장하는 부분으로, 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123)를 포함할 수 있다. 일반적으로 캐시 메모리부(1120)는 1차, 2차 저장부(1121, 1122)를 포함하며 고용량이 필요할 경우 3차 저장부(1123)를 포함할 수 있으며, 필요시 더 많은 저장부를 포함할 수 있다. 즉 캐시 메모리부(1120)가 포함하는 저장부의 개수는 설계에 따라 달라질 수 있다. 여기서, 1차, 2차, 3차 저장부(1121, 1122, 1123)의 데이터 저장 및 판별하는 처리 속도는 같을 수도 있고 다를 수도 있다. 각 저장부의 처리 속도가 다른 경우, 1차 저장부의 속도가 제일 빠를 수 있다. 캐시 메모리부(1120)의 1차 저장부(1121), 2차 저장부(1122) 및 3차 저장부(1123) 중 하나 이상의 저장부는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 캐시 메모리부(1120)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해 캐시 메모리부(1120)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 프로세서(1100)의 동작 특성 향상이 가능하다.
도 8에는 1차, 2차, 3차 저장부(1121, 1122, 1123)가 모두 캐시 메모리부(1120)의 내부에 구성된 경우를 도시하였으나, 캐시 메모리부(1120)의 1차, 2차, 3차 저장부(1121, 1122, 1123)는 모두 코어부(1110)의 외부에 구성되어 코어부(1110)와 외부 장치간의 처리 속도 차이를 보완할 수 있다. 또는, 캐시 메모리부(1120)의 1차 저장부(1121)는 코어부(1110)의 내부에 위치할 수 있고, 2차 저장부(1122) 및 3차 저장부(1123)는 코어부(1110)의 외부에 구성되어 처리 속도 차이의 보완 기능이 보다 강화될 수 있다. 또는, 1차, 2차 저장부(1121, 1122)는 코어부(1110)의 내부에 위치할 수 있고, 3차 저장부(1123)는 코어부(1110)의 외부에 위치할 수 있다.
버스 인터페이스(1130)는 코어부(1110), 캐시 메모리부(1120) 및 외부 장치를 연결하여 데이터를 효율적으로 전송할 수 있게 해주는 부분이다.
본 실시예에 따른 프로세서(1100)는 다수의 코어부(1110)를 포함할 수 있으며 다수의 코어부(1110)가 캐시 메모리부(1120)를 공유할 수 있다. 다수의 코어부(1110)와 캐시 메모리부(1120)는 직접 연결되거나, 버스 인터페이스(1130)를 통해 연결될 수 있다. 다수의 코어부(1110)는 모두 상술한 코어부의 구성과 동일하게 구성될 수 있다. 프로세서(1100)가 다수의 코어부(1110)를 포함할 경우, 캐시 메모리부(1120)의 1차 저장부(1121)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고 2차 저장부(1122)와 3차 저장부(1123)는 다수의 코어부(1110)의 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다. 여기서, 1차 저장부(1121)의 처리 속도가 2차, 3차 저장부(1122, 1123)의 처리 속도보다 빠를 수 있다. 다른 실시예에서, 1차 저장부(1121)와 2차 저장부(1122)는 다수의 코어부(1110)의 개수에 대응하여 각각의 코어부(1110) 내에 구성되고, 3차 저장부(1123)는 다수의 코어부(1110) 외부에 버스 인터페이스(1130)를 통해 공유되도록 구성될 수 있다.
본 실시예에 따른 프로세서(1100)는 데이터를 저장하는 임베디드(Embedded) 메모리부(1140), 외부 장치와 유선 또는 무선으로 데이터를 송수신할 수 있는 통신모듈부(1150), 외부 기억 장치를 구동하는 메모리 컨트롤부(1160), 외부 인터페이스 장치에 프로세서(1100)에서 처리된 데이터나 외부 입력장치에서 입력된 데이터를 가공하고 출력하는 미디어처리부(1170) 등을 추가로 포함할 수 있으며, 이 이외에도 다수의 모듈과 장치를 포함할 수 있다. 이 경우 추가된 다수의 모듈들은 버스 인터페이스(1130)를 통해 코어부(1110), 캐시 메모리부(1120) 및 상호간 데이터를 주고 받을 수 있다.
여기서 임베디드 메모리부(1140)는 휘발성 메모리뿐만 아니라 비휘발성 메모리를 포함할 수 있다. 휘발성 메모리는 DRAM(Dynamic Random Access Memory), Moblie DRAM, SRAM(Static Random Access Memory), 및 이와 유사한 기능을 하는 메모리 등을 포함할 수 있으며, 비휘발성 메모리는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory), 및 이와 유사한 기능을 수행하는 메모리 등을 포함할 수 있다.
통신모듈부(1150)는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있다. 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
메모리 컨트롤부(1160)는 프로세서(1100)와 서로 다른 통신 규격에 따라 동작하는 외부 저장 장치 사이에 전송되는 데이터를 처리하고 관리하기 위한 것으로 각종 메모리 컨트롤러, 예를 들어, IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), RAID(Redundant Array of Independent Disks), SSD(Solid State Disk), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등을 제어하는 컨트롤러를 포함할 수 있다.
미디어처리부(1170)는 프로세서(1100)에서 처리된 데이터나 외부 입력장치로부터 영상, 음성 및 기타 형태로 입력된 데이터를 가공하고, 이 데이터를 외부 인터페이스 장치로 출력할 수 있다. 미디어처리부(1170)는 그래픽 처리 장치(Graphics Processing Unit; GPU), 디지털 신호 처리 장치(Digital Signal Processor; DSP), 고선명 오디오(High Definition Audio; HD Audio), 고선명 멀티미디어 인터페이스(High Definition Multimedia Interface; HDMI) 컨트롤러 등을 포함할 수 있다.
도 9는 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 시스템의 구성도의 일 예이다.
도 9는 참조하면, 시스템(1200)은 데이터를 처리하는 장치로, 데이터에 대하여 일련의 조작을 행하기 위해 입력, 처리, 출력, 통신, 저장 등을 수행할 수 있다. 시스템(1200)은 프로세서(1210), 주기억장치(1220), 보조기억장치(1230), 인터페이스 장치(1240) 등을 포함할 수 있다. 본 실시예의 시스템(1200)은 컴퓨터(Computer), 서버(Server), PDA(Personal Digital Assistant), 휴대용 컴퓨터(Portable Computer), 웹 타블렛(Web Tablet), 무선 폰(Wireless Phone), 모바일 폰(Mobile Phone), 스마트 폰(Smart Phone), 디지털 뮤직 플레이어(Digital Music Player), PMP(Portable Multimedia Player), 카메라(Camera), 위성항법장치(Global Positioning System; GPS), 비디오 카메라(Video Camera), 음성 녹음기(Voice Recorder), 텔레매틱스(Telematics), AV시스템(Audio Visual System), 스마트 텔레비전(Smart Television) 등 프로세스를 사용하여 동작하는 각종 전자 시스템일 수 있다.
프로세서(1210)는 입력된 명령어의 해석과 시스템(1200)에 저장된 자료의 연산, 비교 등의 처리를 제어할 수 있고, 마이크로프로세서(Micro Processor Unit; MPU), 중앙 처리 장치(Central Processing Unit; CPU), 싱글/멀티 코어 프로세서(Single/Multi Core Processor), 그래픽 처리 장치(Graphic Processing Unit; GPU), 어플리케이션 프로세서(Application Processor; AP), 디지털 신호 처리 장치(Digital Signal Processor; DSP) 등을 포함할 수 있다.
주기억장치(1220)는 프로그램이 실행될 때 보조기억장치(1230)로부터 프로그램 코드나 자료를 이동시켜 저장, 실행시킬 수 있는 기억장소로, 전원이 끊어져도 기억된 내용이 보존될 수 있다. 주기억장치(1220)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 주기억장치(1220)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 주기억장치(1220)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 주기억장치(1220)는 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 주기억장치(1220)는 전술한 실시예의 반도체 장치를 포함하지 않고, 전원이 꺼지면 모든 내용이 지워지는 휘발성 메모리 타입의 에스램(Static Random Access Memory; SRAM), 디램(Dynamic Random Access Memory) 등을 포함할 수 있다.
보조기억장치(1230)는 프로그램 코드나 데이터를 보관하기 위한 기억장치를 말한다. 주기억장치(1220)보다 속도는 느리지만 많은 자료를 보관할 수 있다. 보조기억장치(1230)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 보조기억장치(1230)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 보조기억장치(1230)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 시스템(1200)의 동작 특성 향상이 가능하다.
또한, 보조기억장치(1230)는 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 데이터 저장 시스템(도 10의 1300 참조)을 더 포함할 수 있다. 이와는 다르게, 보조기억장치(1230)는 전술한 실시예의 반도체 장치를 포함하지 않고 자기를 이용한 자기테이프, 자기디스크, 빛을 이용한 레이져 디스크, 이들 둘을 이용한 광자기디스크, 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 데이터 저장 시스템(도 10의 1300 참조)들을 포함할 수 있다.
인터페이스 장치(1240)는 본 실시예의 시스템(1200)과 외부 장치 사이에서 명령, 데이터 등을 교환하기 위한 것일 수 있으며, 키패드(keypad), 키보드(keyboard), 마우스(Mouse), 스피커(Speaker), 마이크(Mike), 표시장치(Display), 각종 휴먼 인터페이스 장치(Human Interface Device; HID), 통신장치 등일 수 있다. 통신장치는 유선 네트워크와 연결할 수 있는 모듈, 무선 네트워크와 연결할 수 있는 모듈, 및 이들 전부를 포함할 수 있다. 유선 네트워크 모듈은, 전송 라인을 통하여 데이터를 송수신하는 다양한 장치들과 같이, 유선랜(Local Area Network; LAN), 유에스비(Universal Serial Bus; USB), 이더넷(Ethernet), 전력선통신(Power Line Communication; PLC) 등을 포함할 수 있으며, 무선 네트워크 모듈은, 전송 라인 없이 데이터를 송수신하는 다양한 장치들과 같이, 적외선 통신(Infrared Data Association; IrDA), 코드 분할 다중 접속(Code Division Multiple Access; CDMA), 시분할 다중 접속(Time Division Multiple Access; TDMA), 주파수 분할 다중 접속(Frequency Division Multiple Access; FDMA), 무선랜(Wireless LAN), 지그비(Zigbee), 유비쿼터스 센서 네트워크(Ubiquitous Sensor Network; USN), 블루투스(Bluetooth), RFID(Radio Frequency IDentification), 롱텀에볼루션(Long Term Evolution; LTE), 근거리 무선통신(Near Field Communication; NFC), 광대역 무선 인터넷(Wireless Broadband Internet; Wibro), 고속 하향 패킷 접속(High Speed Downlink Packet Access; HSDPA), 광대역 코드 분할 다중 접속(Wideband CDMA; WCDMA), 초광대역 통신(Ultra WideBand; UWB) 등을 포함할 수 있다.
도 10은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 데이터 저장 시스템의 구성도의 일 예이다.
도 10을 참조하면, 데이터 저장 시스템(1300)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 저장 장치(1310), 이를 제어하는 컨트롤러(1320), 외부 장치와의 연결을 위한 인터페이스(1330), 및 데이터를 임시 저장하기 위한 임시 저장 장치(1340)를 포함할 수 있다. 데이터 저장 시스템(1300)은 하드 디스크(Hard Disk Drive; HDD), 광학 드라이브(Compact Disc Read Only Memory; CDROM), DVD(Digital Versatile Disc), 고상 디스크(Solid State Disk; SSD) 등의 디스크 형태와 USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
저장 장치(1310)는 데이터를 반 영구적으로 저장하는 비휘발성 메모리를 포함할 수 있다. 여기서, 비휘발성 메모리는, ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
컨트롤러(1320)는 저장 장치(1310)와 인터페이스(1330) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 컨트롤러(1320)는 데이터 저장 시스템(1300) 외부에서 인터페이스(1330)를 통해 입력된 명령어들을 처리하기 위한 연산 등을 수행하는 프로세서(1321)를 포함할 수 있다.
인터페이스(1330)는 데이터 저장 시스템(1300)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것이다. 데이터 저장 시스템(1300)이 카드인 경우, 인터페이스(1330)는, USB(Universal Serial Bus Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스들과 호환될 수 있거나, 또는, 이들 장치와 유사한 장치에서 사용되는 인터페이스들과 호환될 수 있다. 데이터 저장 시스템(1300)이 디스크 형태일 경우, 인터페이스(1330)는 IDE(Integrated Device Electronics), SATA(Serial Advanced Technology Attachment), SCSI(Small Computer System Interface), eSATA(External SATA), PCMCIA(Personal Computer Memory Card International Association), USB(Universal Serial Bus) 등과 같은 인터페이스와 호환될 수 있거나, 또는, 이들 인터페이스와 유사한 인터페이스와 호환될 수 있다. 인터페이스(1330)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
임시 저장 장치(1340)는 외부 장치와의 인터페이스, 컨트롤러, 및 시스템의 다양화, 고성능화에 따라 인터페이스(1330)와 저장 장치(1310)간의 데이터의 전달을 효율적으로 하기 위하여 데이터를 임시로 저장할 수 있다. 임시 저장 장치(1340)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 임시 저장 장치(1340)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 임시 저장 장치(1340)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 데이터 저장 시스템(1300)의 동작 특성 향상이 가능하다.
도 11은 본 발명의 일 실시예에 따른 메모리 장치를 구현하는 메모리 시스템의 구성도의 일 예이다.
도 11을 참조하면, 메모리 시스템(1400)은 데이터 저장을 위한 구성으로 비휘발성 특성을 가지는 메모리(1410), 이를 제어하는 메모리 컨트롤러(1420), 외부 장치와의 연결을 위한 인터페이스(1430) 등을 포함할 수 있다. 메모리 시스템(1400)은 고상 디스크(Solid State Disk; SSD), USB메모리(Universal Serial Bus Memory; USB Memory), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등의 카드 형태일 수 있다.
데이터를 저장하는 메모리(1410)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 메모리(1410)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 메모리(1410)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 메모리는 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
메모리 컨트롤러(1420)는 메모리(1410)와 인터페이스(1430) 사이에서 데이터의 교환을 제어할 수 있다. 이를 위해 메모리 컨트롤러(1420)는 메모리 시스템(1400) 외부에서 인터페이스(1430)를 통해 입력된 명령어들을 처리 연산하기 위한 프로세서(1421)를 포함할 수 있다.
인터페이스(1430)는 메모리 시스템(1400)과 외부 장치간에 명령 및 데이터 등을 교환하기 위한 것으로, USB(Universal Serial Bus), 씨큐어 디지털 카드(Secure Digital; SD), 미니 씨큐어 디지털 카드(mini Secure Digital card; mSD), 마이크로 씨큐어 디지털 카드(micro SD), 고용량 씨큐어 디지털 카드(Secure Digital High Capacity; SDHC), 메모리 스틱 카드(Memory Stick Card), 스마트 미디어 카드(Smart Media Card; SM), 멀티 미디어 카드(Multi Media Card; MMC), 내장 멀티 미디어 카드(Embedded MMC; eMMC), 컴팩트 플래시 카드(Compact Flash; CF) 등과 같은 장치에서 사용되는 인터페이스와 호환될 수 있거나, 또는, 이들 장치들과 유사한 장치들에서 사용되는 인터페이스와 호환될 수 있다. 인터페이스(1430)는 서로 다른 타입을 갖는 하나 이상의 인터페이스와 호환될 수도 있다.
본 실시예의 메모리 시스템(1400)은 외부 장치와의 인터페이스, 메모리 컨트롤러, 및 메모리 시스템의 다양화, 고성능화에 따라 인터페이스(1430)와 메모리(1410)간의 데이터의 입출력을 효율적으로 전달하기 위한 버퍼 메모리(1440)를 더 포함할 수 있다. 데이터를 임시로 저장하는 버퍼 메모리(1440)는 전술한 반도체 장치의 실시예들 중 하나 이상을 포함할 수 있다. 예를 들어, 버퍼 메모리(1440)는 반도체 기판; 상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자; 상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택; 상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택; 상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층; 상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및 상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함할 수 있다. 이를 통해, 버퍼 메모리(1440)의 데이터 저장 특성이 향상되고 제조 공정이 용이할 수 있다. 결과적으로, 메모리 시스템(1400)의 동작 특성 향상이 가능하다.
더불어, 본 실시예의 버퍼 메모리(1440)는 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 더 포함할 수 있다. 이와는 다르게, 버퍼 메모리(1440)는 전술한 실시예의 반도체 장치를 포함하지 않고 휘발성인 특성을 가지는 SRAM(Static Random Access Memory), DRAM(Dynamic Random Access Memory), 비휘발성인 특성을 가지는 ROM(Read Only Memory), NOR Flash Memory, NAND Flash Memory, PRAM(Phase Change Random Access Memory), RRAM(Resistive Random Access Memory), STTRAM(Spin Transfer Torque Random Access Memory), MRAM(Magnetic Random Access Memory) 등을 포함할 수 있다.
이상으로 해결하고자 하는 과제를 위한 다양한 실시예들이 기재되었으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자진 자라면 본 발명의 기술사상의 범위 내에서 다양한 변경 및 수정이 이루어질 수 있음은 명백하다.
101 : 반도체 기판 102 : 제1몰드층
103 : 제1콘택플러그 104 : 제2콘택플러그
105 : 제2몰드층 106 : 홀 오픈부
107 : 제3몰드층 108 : 라인 오픈부
109 : 제1도전라인 110 : 제2도전라인

Claims (50)

  1. 기판;
    상기 기판 상에 형성되고 상기 기판에 접하는 복수의 하부 배선을 포함하는 제1몰드층;
    상기 제1몰드층 상에 형성되고 복수의 홀 오픈부를 포함하도록 패터닝된 제2몰드층;
    상기 제2몰드층 상에 형성되고 복수의 라인 오픈부를 포함하도록 패터닝된 제3몰드층; 및
    상기 홀 오픈부들과 라인 오픈부들을 동시에 매립하는 도전물질층을 포함하하되,
    각각의 상기 홀 오픈부는 각각의 상기 하부배선과 오버랩되고,
    각각의 상기 라인 오픈부는 둘 이상의 상기 홀 오픈부들과 오버랩되는
    반도체 장치.
  2. ◈청구항 2은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 배선은 상기 제1몰드층을 관통하는 필라 패턴을 포함하는 반도체 장치.
  3. ◈청구항 3은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 하부 배선은 각각 메쉬 타입으로 배치된 복수의 제1콘택플러그와 제2콘택플러그를 포함하는 반도체 장치.
  4. ◈청구항 4은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치된 반도체 장치.
  5. ◈청구항 5은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제2콘택플러그들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치된 반도체 장치.
  6. ◈청구항 6은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1콘택플러그들과 제2콘택플러그들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치된 반도체 장치.
  7. ◈청구항 7은(는) 설정등록료 납부시 포기되었습니다.◈
    제3항에 있어서,
    상기 제1콘택플러그들과 제2콘택플러그들은 사선 방향으로 일정간격을 갖고 번갈아 배치된 반도체 장치.
  8. ◈청구항 8은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 홀 오픈부는 메쉬(Mesh) 타입으로 배치되는 반도체 장치.
  9. ◈청구항 9은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라인 오픈부는 제2방향으로 연장된 라인 타입의 오픈부를 포함하는 반도체 장치.
  10. ◈청구항 10은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 라인 오픈부는 제1방향으로 일정간격 이격되어 배치된 반도체 장치.
  11. ◈청구항 11은(는) 설정등록료 납부시 포기되었습니다.◈
    제1항에 있어서,
    상기 제1 내지 제3몰드층은 절연물질을 포함하는 반도체 장치.
  12. 반도체 메모리를 포함하는 전자 장치로서,
    상기 반도체 메모리는,
    반도체 기판;
    상기 반도체 기판 상부에 형성된 복수의 가변 저항 소자;
    상기 가변 저항 소자들 상에 형성된 복수의 상부 콘택;
    상기 상부 콘택들 사이에 배치되며 상기 반도체 기판과 연결되는 복수의 소스라인 콘택;
    상기 상부 콘택들 및 소스라인 콘택들과 중첩되는 복수의 홀 오픈부를 정의하는 제1몰드층;
    상기 홀 오픈부들과 중첩되는 복수의 라인 오픈부를 정의하는 제2몰드층; 및
    상기 홀 오픈부들 및 라인 오픈부들을 동시에 매립하는 도전물질층을 포함하되,
    각각의 상기 라인 오픈부는 둘 이상의 상기 홀 오픈부들과 오버랩되는
    전자 장치.
  13. ◈청구항 13은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 반도체 기판과 가변 저항 소자 사이에 하부 콘택을 더 포함하는 전자 장치.
  14. ◈청구항 14은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 가변 저항 소자 및 상부 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정 간격 이격 배치된 전자 장치.
  15. ◈청구항 15은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 소스라인 콘택들은 제1방향 및 제1방향과 교차하는 제2방향으로 일정간격 이격 배치된 전자 장치.
  16. ◈청구항 16은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 상부 콘택들과 소스라인 콘택들은 제1방향 및/또는 제2방향에서 중첩되지 않도록 어긋나게 배치된 전자 장치.
  17. ◈청구항 17은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 상부 콘택들과 소스라인 콘택들은 사선 방향으로 일정간격을 갖고 번갈아 배치된 전자 장치.
  18. ◈청구항 18은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 홀 오픈부들은 메쉬(Mesh) 타입으로 배치되는 전자 장치.
  19. ◈청구항 19은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 라인 오픈부들은 제2방향으로 연장된 라인 타입의 오픈부를 포함하는 전자 장치.
  20. ◈청구항 20은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 라인 오픈부들은 제1방향으로 일정간격 이격되어 배치된 전자 장치.
  21. ◈청구항 21은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 라인 오픈부들은 상기 상부 콘택들에 중첩되는 오픈부들과 소스라인 콘택들에 중첩되는 오픈부들을 포함하는 전자 장치.
  22. ◈청구항 22은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 제1 및 제2몰드층은 절연물질을 포함하는 전자 장치.
  23. ◈청구항 23은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 전자 장치는, 마이크로프로세서를 더 포함하고,
    상기 마이크로프로세서는,
    상기 마이크로프로세서 외부로부터의 명령을 포함하는 신호를 수신하고, 상기 명령의 추출이나 해독 또는 상기 마이크로프로세서의 신호의 입출력 제어를 수행하는 제어부;
    상기 제어부가 명령을 해독한 결과에 따라서 연산을 수행하는 연산부; 및
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 기억부를 포함하고,
    상기 반도체 메모리는, 상기 마이크로프로세서 내에서 상기 기억부의 일부인
    전자 장치.
  24. ◈청구항 24은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 전자 장치는, 프로세서를 더 포함하고,
    상기 프로세서는,
    상기 프로세서의 외부로부터 입력된 명령에 따라 데이터를 이용하여 상기 명령에 대응하는 연산을 수행하는 코어부;
    상기 연산을 수행하는 데이터, 상기 연산을 수행한 결과에 대응하는 데이터 또는 상기 연산을 수행하는 데이터의 주소를 저장하는 캐시 메모리부; 및
    상기 코어부와 상기 캐시 메모리부 사이에 연결되고, 상기 코어부와 상기 캐시 메모리부 사이에 데이터를 전송하는 버스 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 프로세서 내에서 상기 캐시 메모리부의 일부인
    전자 장치.
  25. ◈청구항 25은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 전자 장치는, 프로세싱 시스템을 더 포함하고,
    상기 프로세싱 시스템은,
    수신된 명령을 해석하고 상기 명령을 해석한 결과에 따라 정보의 연산을 제어하는 프로세서;
    상기 명령을 해석하기 위한 프로그램 및 상기 정보를 저장하기 위한 보조기억장치;
    상기 프로그램을 실행할 때 상기 프로세서가 상기 프로그램 및 상기 정보를 이용해 상기 연산을 수행할 수 있도록 상기 보조기억장치로부터 상기 프로그램 및 상기 정보를 이동시켜 저장하는 주기억장치; 및
    상기 프로세서, 상기 보조기억장치 및 상기 주기억장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스 장치를 포함하고,
    상기 반도체 메모리는, 상기 프로세싱 시스템 내에서 상기 보조기억장치 또는 상기 주기억장치의 일부인
    전자 장치.
  26. ◈청구항 26은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 전자 장치는, 데이터 저장 시스템을 더 포함하고,
    상기 데이터 저장 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 저장 장치;
    외부로부터 입력된 명령에 따라 상기 저장 장치의 데이터 입출력을 제어하는 컨트롤러;
    상기 저장 장치와 외부 사이에 교환되는 데이터를 임시로 저장하는 임시 저장 장치; 및
    상기 저장 장치, 상기 컨트롤러 및 상기 임시 저장 장치 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 데이터 저장 시스템 내에서 상기 저장 장치 또는 상기 임시 저장 장치의 일부인
    전자 장치.
  27. ◈청구항 27은(는) 설정등록료 납부시 포기되었습니다.◈
    제12항에 있어서,
    상기 전자 장치는, 메모리 시스템을 더 포함하고,
    상기 메모리 시스템은,
    데이터를 저장하며 공급되는 전원에 관계없이 저장된 데이터가 유지되는 메모리;
    외부로부터 입력된 명령에 따라 상기 메모리의 데이터 입출력을 제어하는 메모리 컨트롤러;
    상기 메모리와 외부 사이에 교환되는 데이터를 버퍼링하기 위한 버퍼 메모리; 및
    상기 메모리, 상기 메모리 컨트롤러 및 상기 버퍼 메모리 중 하나 이상과 외부와의 통신을 수행하기 위한 인터페이스를 포함하고,
    상기 반도체 메모리는, 상기 메모리 시스템 내에서 상기 메모리 또는 상기 버퍼 메모리의 일부인
    전자 장치.
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